JP2000269214A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】半導体基板を破壊させずに良好に配線溝、ヴィ
アホールあるいはコンタクトホールなどの微細孔を埋め
込むことができる銅を配線材料の主成分とした半導体装
置及びその製造方法を提供すること。 【解決手段】半導体基板１上に酸化膜２等の絶縁膜を形
成し、所定の領域に配線溝３及び接続孔４を形成する。
酸化膜２の表面上、配線溝３及び接続孔４の内壁にタン
タル／タンタルナイトライドの積層膜からなるバリアメ
タル５を形成する。次に、銅に約１０ｗｔ％程度の銀を
含有させたターゲットを用いてロングスロースパッタ法
により銅合金膜６を形成し、熱処理して配線溝３内及び
接続孔４内を埋め込む。その後、ＣＭＰ法により表面の
余分な銅合金膜６及びバリアメタル５を除去し表面を平
坦化する。
アホールあるいはコンタクトホールなどの微細孔を埋め
込むことができる銅を配線材料の主成分とした半導体装
置及びその製造方法を提供すること。 【解決手段】半導体基板１上に酸化膜２等の絶縁膜を形
成し、所定の領域に配線溝３及び接続孔４を形成する。
酸化膜２の表面上、配線溝３及び接続孔４の内壁にタン
タル／タンタルナイトライドの積層膜からなるバリアメ
タル５を形成する。次に、銅に約１０ｗｔ％程度の銀を
含有させたターゲットを用いてロングスロースパッタ法
により銅合金膜６を形成し、熱処理して配線溝３内及び
接続孔４内を埋め込む。その後、ＣＭＰ法により表面の
余分な銅合金膜６及びバリアメタル５を除去し表面を平
坦化する。
Description
【０００１】
【発明の属する技術分野】本発明は、埋め込み配線等の
配線を含む半導体装置及びその製造方法のうち、特に、
銅を主成分とした配線に関するものである。
配線を含む半導体装置及びその製造方法のうち、特に、
銅を主成分とした配線に関するものである。
【０００２】
【従来の技術】近年、半導体装置の配線技術として銅を
用いる高信頼性配線技術の開発が進められている。銅配
線の形成方法として現在主流とされているのは、デュア
ルダマシン技術である。デュアルダマシン技術は、半導
体基板上の絶縁膜に形成された半導体基板と電気的接合
をするためのコンタクトホールや、多層配線形成時に異
層配線間を接続するためのヴィアホールなどの接続孔と
配線溝を同時に銅膜で埋め込み、その後、ＣＭＰ(Chemi
cal Mechanical Polishing)法にて余分な銅膜を除去
し、表面を平坦化するものである。また、接続孔や配線
溝を銅膜で埋め込む技術としては、熱による流動性を利
用したリフロースパッタ法、ＣＶＤ(Chemical Vapour
Deposition)法、シード層をスパッタ法によって形成
した後にメッキで埋め込むメッキ法などがある。
用いる高信頼性配線技術の開発が進められている。銅配
線の形成方法として現在主流とされているのは、デュア
ルダマシン技術である。デュアルダマシン技術は、半導
体基板上の絶縁膜に形成された半導体基板と電気的接合
をするためのコンタクトホールや、多層配線形成時に異
層配線間を接続するためのヴィアホールなどの接続孔と
配線溝を同時に銅膜で埋め込み、その後、ＣＭＰ(Chemi
cal Mechanical Polishing)法にて余分な銅膜を除去
し、表面を平坦化するものである。また、接続孔や配線
溝を銅膜で埋め込む技術としては、熱による流動性を利
用したリフロースパッタ法、ＣＶＤ(Chemical Vapour
Deposition)法、シード層をスパッタ法によって形成
した後にメッキで埋め込むメッキ法などがある。
【０００３】
【発明が解決しようとする課題】銅は、通常表面に酸化
膜等が形成されない雰囲気中であれば４００℃程度の加
熱で流動性を有するようになる。しかし、コンタクトホ
ールあるいはヴィアホールといった微細孔などの高アス
ペクトパターンにリフロースパッタ法により銅膜を埋め
込む場合、表面張力の影響により微細孔の底部まで良好
に埋め込まれず、ボイドが発生するという問題があっ
た。このため、銅が融解するほどの高温、すなわち銅の
融点である１０８５℃以上の温度で熱処理し表面張力を
抑えると、高温のため半導体基板自体が破壊してしまう
という問題があった。また、メッキ法によって銅膜を埋
め込む場合、電解メッキ中の電極反応によるガスの発生
のために銅膜内に気泡が発生したり、メッキ浴からの汚
染で不純物が含有されやすいという問題があった。ま
た、ＣＶＤ法による銅膜の埋め込みはコストがかかり、
良質の膜を得るのが困難であるという問題があった。本
発明は上記のような事情を考慮し、半導体基板を破壊さ
せずに良好に微細孔を埋め込むことができる銅を配線材
料の主成分とした半導体装置及びその製造方法を実現す
ることを目的としている。
膜等が形成されない雰囲気中であれば４００℃程度の加
熱で流動性を有するようになる。しかし、コンタクトホ
ールあるいはヴィアホールといった微細孔などの高アス
ペクトパターンにリフロースパッタ法により銅膜を埋め
込む場合、表面張力の影響により微細孔の底部まで良好
に埋め込まれず、ボイドが発生するという問題があっ
た。このため、銅が融解するほどの高温、すなわち銅の
融点である１０８５℃以上の温度で熱処理し表面張力を
抑えると、高温のため半導体基板自体が破壊してしまう
という問題があった。また、メッキ法によって銅膜を埋
め込む場合、電解メッキ中の電極反応によるガスの発生
のために銅膜内に気泡が発生したり、メッキ浴からの汚
染で不純物が含有されやすいという問題があった。ま
た、ＣＶＤ法による銅膜の埋め込みはコストがかかり、
良質の膜を得るのが困難であるという問題があった。本
発明は上記のような事情を考慮し、半導体基板を破壊さ
せずに良好に微細孔を埋め込むことができる銅を配線材
料の主成分とした半導体装置及びその製造方法を実現す
ることを目的としている。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、半導体基板上に形成された絶
縁膜と、この絶縁膜の所定の領域に形成された凹部と、
この凹部内に充填され１Ｂ族あるいは２Ｂ族の元素が含
有されている銅合金膜とを具備したことを特徴とするも
のである。また、配線が半導体基板上の絶縁膜に形成さ
れた溝に埋め込まれており、前記絶縁膜に電気的接続の
ためのコンタクトホールあるいは異層配線間を接続する
ヴィアホールを有し、前記配線、前記コンタクトホール
あるいは前記ヴィアホールを埋め込む配線材料として銅
を主成分とする材料を用いた半導体装置において、前記
配線材料は１Ｂ族あるいは２Ｂ族の元素を含有している
ことを特徴とするものである。更に、前記１Ｂ族あるい
は２Ｂ族の元素は、銀、金、亜鉛、水銀のいずれかであ
ることが望ましい。また、半導体基板上に絶縁膜を形成
する工程と、前記絶縁膜の所定の領域に溝を形成する工
程と、表面上に１Ｂ族あるいは２Ｂ族の元素を含有した
銅合金膜を形成し前記溝内を埋め込む工程とを具備した
ことを特徴とする半導体装置の製造方法がある。また、
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の
所定の領域に溝を形成する工程と、前記溝内を含む表面
上に銅膜を形成する工程と、前記銅膜上に１Ｂ族あるい
は２Ｂ族の元素の膜を形成する工程と、前記半導体基板
を熱処理し少なくとも前記溝内を埋め込む程度に銅合金
膜を形成する工程とを具備したことを特徴とする半導体
装置の製造方法がある。
に本発明の半導体装置は、半導体基板上に形成された絶
縁膜と、この絶縁膜の所定の領域に形成された凹部と、
この凹部内に充填され１Ｂ族あるいは２Ｂ族の元素が含
有されている銅合金膜とを具備したことを特徴とするも
のである。また、配線が半導体基板上の絶縁膜に形成さ
れた溝に埋め込まれており、前記絶縁膜に電気的接続の
ためのコンタクトホールあるいは異層配線間を接続する
ヴィアホールを有し、前記配線、前記コンタクトホール
あるいは前記ヴィアホールを埋め込む配線材料として銅
を主成分とする材料を用いた半導体装置において、前記
配線材料は１Ｂ族あるいは２Ｂ族の元素を含有している
ことを特徴とするものである。更に、前記１Ｂ族あるい
は２Ｂ族の元素は、銀、金、亜鉛、水銀のいずれかであ
ることが望ましい。また、半導体基板上に絶縁膜を形成
する工程と、前記絶縁膜の所定の領域に溝を形成する工
程と、表面上に１Ｂ族あるいは２Ｂ族の元素を含有した
銅合金膜を形成し前記溝内を埋め込む工程とを具備した
ことを特徴とする半導体装置の製造方法がある。また、
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の
所定の領域に溝を形成する工程と、前記溝内を含む表面
上に銅膜を形成する工程と、前記銅膜上に１Ｂ族あるい
は２Ｂ族の元素の膜を形成する工程と、前記半導体基板
を熱処理し少なくとも前記溝内を埋め込む程度に銅合金
膜を形成する工程とを具備したことを特徴とする半導体
装置の製造方法がある。
【０００５】更に、前記溝内を埋め込む工程時にレーザ
ー照射による瞬間アニールを行なうことが望ましい。更
に、前記銅合金膜を形成する工程の後に、表面を平坦化
する工程を具備することが望ましい。また、半導体基板
上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に第１の配線溝を形成する工程と、第１の配線材料で
前記第１の配線溝を埋め込む工程と、表面上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜の前記第１の
配線溝上に対応する領域に第２の配線溝を形成する工程
と、前記第２の配線溝の底部に前記第１の配線溝に達す
るまでの深さを有し前記第２の配線溝よりも開口径が小
さい接続孔を形成する工程と、銅を主成分とし１Ｂ族あ
るいは２Ｂ族が添加されている第２の配線材料で前記第
２の配線溝及び前記接続孔を同時に埋め込む工程とを具
備したことを特徴とする半導体装置の製造方法がある。
ー照射による瞬間アニールを行なうことが望ましい。更
に、前記銅合金膜を形成する工程の後に、表面を平坦化
する工程を具備することが望ましい。また、半導体基板
上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に第１の配線溝を形成する工程と、第１の配線材料で
前記第１の配線溝を埋め込む工程と、表面上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜の前記第１の
配線溝上に対応する領域に第２の配線溝を形成する工程
と、前記第２の配線溝の底部に前記第１の配線溝に達す
るまでの深さを有し前記第２の配線溝よりも開口径が小
さい接続孔を形成する工程と、銅を主成分とし１Ｂ族あ
るいは２Ｂ族が添加されている第２の配線材料で前記第
２の配線溝及び前記接続孔を同時に埋め込む工程とを具
備したことを特徴とする半導体装置の製造方法がある。
【０００６】
【発明の実施の形態】以下、図面を参照して本発明の第
1の実施の形態にかかる半導体装置及びその製造方法に
ついて説明する。図１は、本発明の第１の実施の形態に
かかる半導体装置の製造工程を説明した断面図である。
まず、図１（ａ）に示されるように、半導体基板１上に
酸化膜２を形成し、レジスト等によりマスクを形成して
所定の領域をエッチングし、配線溝３を形成する。次
に、更にレジストをパターニングして、配線溝３底部の
所定の領域を半導体基板１に達する程度までエッチング
し、接続孔４を形成する。その後、温度：約５００℃、
時間：約３０分程度で半導体基板１を加熱し、酸化膜２
中のガスを放出させる。次に、タンタル／タンタルナイ
トライドの積層膜をバリアメタル５として酸化膜２の表
面上、配線溝３及び接続孔４の内壁に形成する。次に、
図１（ｂ）に示されるように、銅に約１０ｗｔ％程度の
銀を含有させたターゲットを用いてロングスロースパッ
タ法により銅合金膜６を形成する。その後、真空状態を
維持したまま、温度：約７００℃で約５分間加熱し配線
溝３内及び接続孔４内を埋め込む。次に、図１（ｃ）に
示されるように、ＣＭＰ法により表面の余分な銅合金膜
６及びバリアメタル５を除去し表面を平坦化する。その
後、温度：２００〜３００℃、例えば、約２５０℃で１
時間程度アニール処理を行ない、銅及び銀の結晶純度を
上昇させ全体の抵抗を下げる。以上により、本発明の第
１の実施の形態にかかる半導体装置の製造工程が終了す
る。
1の実施の形態にかかる半導体装置及びその製造方法に
ついて説明する。図１は、本発明の第１の実施の形態に
かかる半導体装置の製造工程を説明した断面図である。
まず、図１（ａ）に示されるように、半導体基板１上に
酸化膜２を形成し、レジスト等によりマスクを形成して
所定の領域をエッチングし、配線溝３を形成する。次
に、更にレジストをパターニングして、配線溝３底部の
所定の領域を半導体基板１に達する程度までエッチング
し、接続孔４を形成する。その後、温度：約５００℃、
時間：約３０分程度で半導体基板１を加熱し、酸化膜２
中のガスを放出させる。次に、タンタル／タンタルナイ
トライドの積層膜をバリアメタル５として酸化膜２の表
面上、配線溝３及び接続孔４の内壁に形成する。次に、
図１（ｂ）に示されるように、銅に約１０ｗｔ％程度の
銀を含有させたターゲットを用いてロングスロースパッ
タ法により銅合金膜６を形成する。その後、真空状態を
維持したまま、温度：約７００℃で約５分間加熱し配線
溝３内及び接続孔４内を埋め込む。次に、図１（ｃ）に
示されるように、ＣＭＰ法により表面の余分な銅合金膜
６及びバリアメタル５を除去し表面を平坦化する。その
後、温度：２００〜３００℃、例えば、約２５０℃で１
時間程度アニール処理を行ない、銅及び銀の結晶純度を
上昇させ全体の抵抗を下げる。以上により、本発明の第
１の実施の形態にかかる半導体装置の製造工程が終了す
る。
【０００７】配線材料成膜時に、あらかじめ銅に約１０
ｗｔ％の銀を含有させることによって、配線抵抗を上昇
させることなく銅の融点を降下させることができる。例
えば、銅と銀は共晶系であり、銀を添加させることによ
って、銅の融点は純銅の場合の１０８５℃(１３５８Ｋ)
から最高で７８０℃（１０５３Ｋ）まで降下させること
ができる。したがって、銅合金が従来よりも低い温度で
融解するので、微細孔を埋め込む場合にも表面張力が低
下し、且つ、低温のため半導体装置自体の破壊を防止す
ることができる。また、銅に銀、金等の元素を添加する
ことによって、固溶強化により銅合金膜６全体の硬度が
上がり、ＣＭＰ法による平坦工程時に銅がやわらかいた
めに発生するスクラッチの数を減少させることができ
る。尚、本発明は第１の実施の形態に限定されず、銅合
金膜６は、コリメーションスパッタ法、イオナイズドス
パッタ法等の方法で形成することも可能である。また、
成膜後に配線溝３及び接続孔４に銅合金膜６を良好に埋
め込むための熱処理工程としては、レーザー照射によっ
て瞬間アニールを行なう方法や、基板温度を約４００℃
程度に加熱しながら不活性ガスにより半導体基板１に約
５００気圧程度の圧力をかける方法等を用いてもよい。
ｗｔ％の銀を含有させることによって、配線抵抗を上昇
させることなく銅の融点を降下させることができる。例
えば、銅と銀は共晶系であり、銀を添加させることによ
って、銅の融点は純銅の場合の１０８５℃(１３５８Ｋ)
から最高で７８０℃（１０５３Ｋ）まで降下させること
ができる。したがって、銅合金が従来よりも低い温度で
融解するので、微細孔を埋め込む場合にも表面張力が低
下し、且つ、低温のため半導体装置自体の破壊を防止す
ることができる。また、銅に銀、金等の元素を添加する
ことによって、固溶強化により銅合金膜６全体の硬度が
上がり、ＣＭＰ法による平坦工程時に銅がやわらかいた
めに発生するスクラッチの数を減少させることができ
る。尚、本発明は第１の実施の形態に限定されず、銅合
金膜６は、コリメーションスパッタ法、イオナイズドス
パッタ法等の方法で形成することも可能である。また、
成膜後に配線溝３及び接続孔４に銅合金膜６を良好に埋
め込むための熱処理工程としては、レーザー照射によっ
て瞬間アニールを行なう方法や、基板温度を約４００℃
程度に加熱しながら不活性ガスにより半導体基板１に約
５００気圧程度の圧力をかける方法等を用いてもよい。
【０００８】次に、本発明の第２の実施の形態にかかる
半導体装置及びその製造方法について説明する。図２
は、本発明の第２の実施の形態にかかる半導体装置の製
造工程を説明する断面図である。バリアメタル５を形成
する工程までは、本発明の第１の実施の形態と同様なの
で説明を省略する。次に、図２（ａ）に示されるよう
に、真空状態を維持したまま表面上に銅膜７を成膜し、
その後、連続して表面上に銀膜８を形成する。このと
き、銅膜７と銀膜８の膜厚の比は、（銅膜の膜厚）：
（銀膜の膜厚）＝１０：２程度とする。次に、図２
（ｂ）に示されるように、レーザー照射によるアニール
を行ない、銅膜７を合金化し、この結果得られた銅合金
膜９で配線溝３及び接続孔４を埋め込む。次に、図２
（ｃ）に示されるように、ＣＭＰ法により表面の余分な
銅合金膜９及びバリアメタル５を除去し表面を平坦化す
る。その後、温度：約２５０℃で１時間程度アニール処
理を行ない、銅及び銀の結晶純度を上昇させ全体の抵抗
を下げる。以上により、本発明の第２の実施の形態にか
かる半導体装置の製造工程が終了する。銅膜７と銀膜８
を積層することによって、この２つの膜の界面から銅合
金が流動し配線溝３及び接続孔４への埋め込みが良好に
進む。
半導体装置及びその製造方法について説明する。図２
は、本発明の第２の実施の形態にかかる半導体装置の製
造工程を説明する断面図である。バリアメタル５を形成
する工程までは、本発明の第１の実施の形態と同様なの
で説明を省略する。次に、図２（ａ）に示されるよう
に、真空状態を維持したまま表面上に銅膜７を成膜し、
その後、連続して表面上に銀膜８を形成する。このと
き、銅膜７と銀膜８の膜厚の比は、（銅膜の膜厚）：
（銀膜の膜厚）＝１０：２程度とする。次に、図２
（ｂ）に示されるように、レーザー照射によるアニール
を行ない、銅膜７を合金化し、この結果得られた銅合金
膜９で配線溝３及び接続孔４を埋め込む。次に、図２
（ｃ）に示されるように、ＣＭＰ法により表面の余分な
銅合金膜９及びバリアメタル５を除去し表面を平坦化す
る。その後、温度：約２５０℃で１時間程度アニール処
理を行ない、銅及び銀の結晶純度を上昇させ全体の抵抗
を下げる。以上により、本発明の第２の実施の形態にか
かる半導体装置の製造工程が終了する。銅膜７と銀膜８
を積層することによって、この２つの膜の界面から銅合
金が流動し配線溝３及び接続孔４への埋め込みが良好に
進む。
【０００９】また、銀や金等は耐酸化性に優れているた
め、銅膜７上の全面に形成することによって銅膜７の酸
化を防止することができる。次に、本発明の第３の実施
の形態にかかる半導体装置及びその製造方法について図
３を用いて説明する。図３は、本発明の第３の実施の形
態にかかる半導体装置の製造工程を説明する断面図であ
る。バリアメタル５を形成する工程までは、本発明の第
１及び第２の実施の形態と同様のため説明を省略する。
次に、図３（ａ）に示されるように、銅に約１０ｗｔ％
程度の水銀を含有させたターゲットを用いてロングスロ
ースパッタ法により銅合金膜１０を形成する。銅合金膜
１０の形成には、この他コリメーションスパッタ法、イ
オナイズドスパッタ法を用いてもよい。その後、真空状
態を維持したまま、温度：約４００℃で約５分間加熱し
配線溝３内及び接続孔４内を埋め込む。次に、図３
（ｂ）に示されるように、ＣＭＰ法により表面の余分な
銅合金膜１０及びバリアメタル５を除去し表面を平坦化
する。その後、温度：約５０℃程度で１時間程度アニー
ル処理を行なう。以上により、本発明の第３の実施の形
態にかかる半導体装置の製造工程が終了する。
め、銅膜７上の全面に形成することによって銅膜７の酸
化を防止することができる。次に、本発明の第３の実施
の形態にかかる半導体装置及びその製造方法について図
３を用いて説明する。図３は、本発明の第３の実施の形
態にかかる半導体装置の製造工程を説明する断面図であ
る。バリアメタル５を形成する工程までは、本発明の第
１及び第２の実施の形態と同様のため説明を省略する。
次に、図３（ａ）に示されるように、銅に約１０ｗｔ％
程度の水銀を含有させたターゲットを用いてロングスロ
ースパッタ法により銅合金膜１０を形成する。銅合金膜
１０の形成には、この他コリメーションスパッタ法、イ
オナイズドスパッタ法を用いてもよい。その後、真空状
態を維持したまま、温度：約４００℃で約５分間加熱し
配線溝３内及び接続孔４内を埋め込む。次に、図３
（ｂ）に示されるように、ＣＭＰ法により表面の余分な
銅合金膜１０及びバリアメタル５を除去し表面を平坦化
する。その後、温度：約５０℃程度で１時間程度アニー
ル処理を行なう。以上により、本発明の第３の実施の形
態にかかる半導体装置の製造工程が終了する。
【００１０】配線材料成膜時に、あらかじめ銅に約１０
ｗｔ％の水銀を含有させることによって、第１及び第２
の実施の形態と同様に、配線抵抗を上昇させることなく
銅の融点を降下させることができる。例えば、銅と水銀
は共晶系であり、水銀を添加することによって、銅の融
点は純銅の場合の１０８５℃(１３５８Ｋ)から最高で６
６０℃（９３３Ｋ）まで降下させることができる。した
がって、銅合金が従来よりも低い温度で融解するので、
第１及び第２の実施の形態と同様に、接続孔４のような
微細孔を埋め込む場合にも表面張力が低下し、且つ、低
温のため半導体装置自体の破壊を防止することができ
る。また、水銀は一部が蒸発除去されるので、平坦化工
程後の熱処理は５０℃程度の低温で行なっても、十分に
配線の抵抗値を低下させることができる。尚、本発明は
上記第１乃至第３の実施の形態に限定されず、銅に添加
する元素は銀や水銀以外でも周期律表の１Ｂ族（銀、
金）あるいは２Ｂ族（亜鉛、水銀等）の元素を用いるこ
とも可能である。例えば、亜鉛と銅は包晶系であり、亜
鉛を添加することによって、銅合金の融点は高抵抗化合
物相を形成しない領域で約９０２℃程度に降下する。ま
た、金を添加した場合には、高抵抗化合相を形成しない
添加量３０ｗｔ％程度で１０００℃程度にまで融点が降
下する。
ｗｔ％の水銀を含有させることによって、第１及び第２
の実施の形態と同様に、配線抵抗を上昇させることなく
銅の融点を降下させることができる。例えば、銅と水銀
は共晶系であり、水銀を添加することによって、銅の融
点は純銅の場合の１０８５℃(１３５８Ｋ)から最高で６
６０℃（９３３Ｋ）まで降下させることができる。した
がって、銅合金が従来よりも低い温度で融解するので、
第１及び第２の実施の形態と同様に、接続孔４のような
微細孔を埋め込む場合にも表面張力が低下し、且つ、低
温のため半導体装置自体の破壊を防止することができ
る。また、水銀は一部が蒸発除去されるので、平坦化工
程後の熱処理は５０℃程度の低温で行なっても、十分に
配線の抵抗値を低下させることができる。尚、本発明は
上記第１乃至第３の実施の形態に限定されず、銅に添加
する元素は銀や水銀以外でも周期律表の１Ｂ族（銀、
金）あるいは２Ｂ族（亜鉛、水銀等）の元素を用いるこ
とも可能である。例えば、亜鉛と銅は包晶系であり、亜
鉛を添加することによって、銅合金の融点は高抵抗化合
物相を形成しない領域で約９０２℃程度に降下する。ま
た、金を添加した場合には、高抵抗化合相を形成しない
添加量３０ｗｔ％程度で１０００℃程度にまで融点が降
下する。
【００１１】また、上記第１乃至第３の実施の形態に限
定されず、銅に添加する元素の添加量は約８ｗｔ％程度
以上で、かつ、高抵抗化合物相を形成しない範囲であれ
ばよい。尚、本発明は上記第１乃至第３の実施の形態に
限定されず、配線溝と接続孔を配線材料を同時に埋め込
むデュアルダマシンプロセスだけでなく、シングルダマ
シンプロセスあるいはその他コンタクトホール等の埋め
込み工程に適用することもできる。
定されず、銅に添加する元素の添加量は約８ｗｔ％程度
以上で、かつ、高抵抗化合物相を形成しない範囲であれ
ばよい。尚、本発明は上記第１乃至第３の実施の形態に
限定されず、配線溝と接続孔を配線材料を同時に埋め込
むデュアルダマシンプロセスだけでなく、シングルダマ
シンプロセスあるいはその他コンタクトホール等の埋め
込み工程に適用することもできる。
【００１２】
【発明の効果】本発明によれば、銅に１Ｂ族あるいは２
Ｂ族の元素を添加することによって、配線抵抗を著しく
上昇させることなく配線材料となる銅合金膜の融点を降
下させることができ、従来よりも低温で銅が流動性を高
めるので、半導体装置を破壊させることなく微細孔を良
好に埋め込むことができる。
Ｂ族の元素を添加することによって、配線抵抗を著しく
上昇させることなく配線材料となる銅合金膜の融点を降
下させることができ、従来よりも低温で銅が流動性を高
めるので、半導体装置を破壊させることなく微細孔を良
好に埋め込むことができる。
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造工程を説明した断面図。
の製造工程を説明した断面図。
【図２】本発明の第２の実施の形態のかかる半導体装置
の製造工程を説明した断面図。
の製造工程を説明した断面図。
【図３】本発明の第３の実施の形態にかかる半導体装置
の製造工程を説明した断面図。
の製造工程を説明した断面図。
１…半導体基板、 ２…酸化膜、 ３…配線溝、 ４…接続孔、 ５…バリアメタル、 ６，９，１０…銅合金膜、 ７…銅膜、 ８…銀膜
Claims (8)
- 【請求項１】 半導体基板上に形成された絶縁膜と、こ
の絶縁膜の所定の領域に形成された凹部と、この凹部内
に充填され１Ｂ族あるいは２Ｂ族の元素が含有されてい
る銅合金膜とを具備したことを特徴とする半導体装置。 - 【請求項２】 配線が半導体基板上の絶縁膜に形成され
た溝に埋め込まれており、前記絶縁膜に電気的接続のた
めのコンタクトホールあるいは異層配線間を接続するヴ
ィアホールを有し、前記配線、前記コンタクトホールあ
るいは前記ヴィアホールを埋め込む配線材料として銅を
主成分とする材料を用いた半導体装置において、前記配
線材料は１Ｂ族あるいは２Ｂ族の元素を含有しているこ
とを特徴とする半導体装置。 - 【請求項３】 前記１Ｂ族あるいは２Ｂ族の元素は、
銀、金、亜鉛、水銀のいずれかであることを特徴とする
請求項１または請求項２記載の半導体装置。 - 【請求項４】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜の所定の領域に溝を形成する工程と、 表面上に１Ｂ族あるいは２Ｂ族の元素を含有した銅合金
膜を形成し前記溝内を埋め込む工程とを具備したことを
特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜の所定の領域に溝を形成する工程と、 前記溝内を含む表面上に銅膜を形成する工程と、 前記銅膜上に１Ｂ族あるいは２Ｂ族の元素の膜を形成す
る工程と、 前記半導体基板を熱処理し少なくとも前記溝内を埋め込
む程度に銅合金膜を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。 - 【請求項６】 前記溝内を埋め込む工程時にレーザー照
射による瞬間アニールを行なうことを特徴とする請求項
４または請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記銅合金膜を形成する工程の後に、表
面を平坦化する工程を具備したことを特徴とする請求項
４または請求項５記載の半導体装置の製造方法。 - 【請求項８】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上に第１の配線溝を形成する工程と、 第１の配線材料で前記第１の配線溝を埋め込む工程と、 表面上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の前記第１の配線溝上に対応する領域
に第２の配線溝を形成する工程と、 前記第２の配線溝の底部に前記第１の配線溝に達するま
での深さを有し前記第２の配線溝よりも開口径が小さい
接続孔を形成する工程と、銅を主成分とし１Ｂ族あるい
は２Ｂ族が添加されている第２の配線材料で前記第２の
配線溝及び前記接続孔を同時に埋め込む工程とを具備し
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067626A JP2000269214A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067626A JP2000269214A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269214A true JP2000269214A (ja) | 2000-09-29 |
Family
ID=13350392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11067626A Pending JP2000269214A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269214A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701673B1 (ko) * | 2001-12-18 | 2007-03-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 구리 배선 형성방법 |
| US7259095B2 (en) | 2002-04-26 | 2007-08-21 | Nec Electronics Corporation | Semiconductor device and manufacturing process therefor as well as plating solution |
| WO2014010333A1 (ja) * | 2012-07-09 | 2014-01-16 | 東京エレクトロン株式会社 | Ｃｕ配線の形成方法およびコンピュータ読み取り可能な記憶媒体 |
| JP2015012132A (ja) * | 2013-06-28 | 2015-01-19 | 東京エレクトロン株式会社 | Ｃｕ配線の形成方法 |
| CN108091595A (zh) * | 2016-11-22 | 2018-05-29 | 细美事有限公司 | 基板处理装置及基板处理方法 |
-
1999
- 1999-03-15 JP JP11067626A patent/JP2000269214A/ja active Pending
Cited By (10)
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