JP2000269214A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、埋め込み配線等の
配線を含む半導体装置及びその製造方法のうち、特に、
銅を主成分とした配線に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device including a wiring such as an embedded wiring and a method of manufacturing the same.
The present invention relates to a wiring mainly composed of copper.
【０００２】[0002]
【従来の技術】近年、半導体装置の配線技術として銅を
用いる高信頼性配線技術の開発が進められている。銅配
線の形成方法として現在主流とされているのは、デュア
ルダマシン技術である。デュアルダマシン技術は、半導
体基板上の絶縁膜に形成された半導体基板と電気的接合
をするためのコンタクトホールや、多層配線形成時に異
層配線間を接続するためのヴィアホールなどの接続孔と
配線溝を同時に銅膜で埋め込み、その後、ＣＭＰ(Chemi
cal Mechanical Polishing)法にて余分な銅膜を除去
し、表面を平坦化するものである。また、接続孔や配線
溝を銅膜で埋め込む技術としては、熱による流動性を利
用したリフロースパッタ法、ＣＶＤ(Chemical Vapour
Deposition)法、シード層をスパッタ法によって形成
した後にメッキで埋め込むメッキ法などがある。2. Description of the Related Art In recent years, a highly reliable wiring technique using copper as a wiring technique for a semiconductor device has been developed. The dual-damascene technology is currently the mainstream method of forming copper wiring. Dual damascene technology is used to connect wiring and connection holes such as contact holes for electrical connection with the semiconductor substrate formed in the insulating film on the semiconductor substrate, and via holes for connecting different layers of wiring when forming multilayer wiring. The trench is filled with a copper film at the same time, and then CMP (Chemi
This is to remove the excess copper film by cal mechanical polishing (polishing) and flatten the surface. In addition, techniques for embedding connection holes and wiring grooves with a copper film include a reflow sputtering method using fluidity due to heat, a CVD (Chemical Vapor) method, and the like.
Deposition), a plating method in which a seed layer is formed by a sputtering method and then buried by plating.
【０００３】[0003]
【発明が解決しようとする課題】銅は、通常表面に酸化
膜等が形成されない雰囲気中であれば４００℃程度の加
熱で流動性を有するようになる。しかし、コンタクトホ
ールあるいはヴィアホールといった微細孔などの高アス
ペクトパターンにリフロースパッタ法により銅膜を埋め
込む場合、表面張力の影響により微細孔の底部まで良好
に埋め込まれず、ボイドが発生するという問題があっ
た。このため、銅が融解するほどの高温、すなわち銅の
融点である１０８５℃以上の温度で熱処理し表面張力を
抑えると、高温のため半導体基板自体が破壊してしまう
という問題があった。また、メッキ法によって銅膜を埋
め込む場合、電解メッキ中の電極反応によるガスの発生
のために銅膜内に気泡が発生したり、メッキ浴からの汚
染で不純物が含有されやすいという問題があった。ま
た、ＣＶＤ法による銅膜の埋め込みはコストがかかり、
良質の膜を得るのが困難であるという問題があった。本
発明は上記のような事情を考慮し、半導体基板を破壊さ
せずに良好に微細孔を埋め込むことができる銅を配線材
料の主成分とした半導体装置及びその製造方法を実現す
ることを目的としている。Copper generally has fluidity when heated at about 400 ° C. in an atmosphere in which an oxide film or the like is not formed on the surface. However, when a copper film is embedded by reflow sputtering in a high aspect pattern such as a fine hole such as a contact hole or a via hole, the bottom of the fine hole is not satisfactorily embedded due to the influence of surface tension, and a void is generated. . Therefore, if heat treatment is performed at a temperature high enough to melt copper, that is, at a temperature of 1085 ° C. or more, which is the melting point of copper, and the surface tension is suppressed, there is a problem that the semiconductor substrate itself is broken due to the high temperature. Further, when a copper film is embedded by a plating method, there is a problem that bubbles are generated in the copper film due to generation of gas due to an electrode reaction during electrolytic plating, and impurities are easily contained due to contamination from a plating bath. . Also, burying a copper film by the CVD method is costly,
There was a problem that it was difficult to obtain a good quality film. The present invention has been made in consideration of the above circumstances, and has as its object to realize a semiconductor device containing copper as a main component of a wiring material that can satisfactorily fill a fine hole without destroying a semiconductor substrate, and a method of manufacturing the same. I have.
【０００４】[0004]
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、半導体基板上に形成された絶
縁膜と、この絶縁膜の所定の領域に形成された凹部と、
この凹部内に充填され１Ｂ族あるいは２Ｂ族の元素が含
有されている銅合金膜とを具備したことを特徴とするも
のである。また、配線が半導体基板上の絶縁膜に形成さ
れた溝に埋め込まれており、前記絶縁膜に電気的接続の
ためのコンタクトホールあるいは異層配線間を接続する
ヴィアホールを有し、前記配線、前記コンタクトホール
あるいは前記ヴィアホールを埋め込む配線材料として銅
を主成分とする材料を用いた半導体装置において、前記
配線材料は１Ｂ族あるいは２Ｂ族の元素を含有している
ことを特徴とするものである。更に、前記１Ｂ族あるい
は２Ｂ族の元素は、銀、金、亜鉛、水銀のいずれかであ
ることが望ましい。また、半導体基板上に絶縁膜を形成
する工程と、前記絶縁膜の所定の領域に溝を形成する工
程と、表面上に１Ｂ族あるいは２Ｂ族の元素を含有した
銅合金膜を形成し前記溝内を埋め込む工程とを具備した
ことを特徴とする半導体装置の製造方法がある。また、
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の
所定の領域に溝を形成する工程と、前記溝内を含む表面
上に銅膜を形成する工程と、前記銅膜上に１Ｂ族あるい
は２Ｂ族の元素の膜を形成する工程と、前記半導体基板
を熱処理し少なくとも前記溝内を埋め込む程度に銅合金
膜を形成する工程とを具備したことを特徴とする半導体
装置の製造方法がある。According to the present invention, there is provided a semiconductor device comprising: an insulating film formed on a semiconductor substrate; a concave portion formed in a predetermined region of the insulating film;
A copper alloy film filled in the recess and containing a 1B group or 2B group element. Further, the wiring is embedded in a groove formed in an insulating film on the semiconductor substrate, the insulating film has a contact hole for electrical connection or a via hole connecting between different-layer wiring, the wiring, In a semiconductor device using a material containing copper as a main component as a wiring material for filling the contact hole or the via hole, the wiring material contains a 1B group or 2B group element. . Further, the group 1B or 2B element is desirably any of silver, gold, zinc, and mercury. A step of forming an insulating film on the semiconductor substrate; a step of forming a groove in a predetermined region of the insulating film; and a step of forming a copper alloy film containing a 1B group or 2B group element on the surface to form the groove. And a step of embedding the inside of the semiconductor device. Also,
Forming an insulating film on the semiconductor substrate, forming a groove in a predetermined region of the insulating film, forming a copper film on a surface including the inside of the groove, and forming a 1B group on the copper film Alternatively, there is a method of manufacturing a semiconductor device, comprising: a step of forming a film of a group 2B element; and a step of heat-treating the semiconductor substrate to form a copper alloy film to at least fill the trench. .
【０００５】更に、前記溝内を埋め込む工程時にレーザ
ー照射による瞬間アニールを行なうことが望ましい。更
に、前記銅合金膜を形成する工程の後に、表面を平坦化
する工程を具備することが望ましい。また、半導体基板
上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に第１の配線溝を形成する工程と、第１の配線材料で
前記第１の配線溝を埋め込む工程と、表面上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜の前記第１の
配線溝上に対応する領域に第２の配線溝を形成する工程
と、前記第２の配線溝の底部に前記第１の配線溝に達す
るまでの深さを有し前記第２の配線溝よりも開口径が小
さい接続孔を形成する工程と、銅を主成分とし１Ｂ族あ
るいは２Ｂ族が添加されている第２の配線材料で前記第
２の配線溝及び前記接続孔を同時に埋め込む工程とを具
備したことを特徴とする半導体装置の製造方法がある。Further, it is desirable to perform instantaneous annealing by laser irradiation during the step of filling the trench. Further, it is preferable to provide a step of flattening the surface after the step of forming the copper alloy film. A step of forming a first insulating film on the semiconductor substrate; a step of forming a first wiring groove on the first insulating film; and filling the first wiring groove with a first wiring material. A step of forming a second insulating film on a surface, a step of forming a second wiring groove in a region of the second insulating film corresponding to the area above the first wiring groove, Forming a connection hole at the bottom of the wiring groove with a depth to reach the first wiring groove and having a smaller opening diameter than the second wiring groove; A step of simultaneously filling the second wiring groove and the connection hole with a second wiring material to which is added.
【０００６】[0006]
【発明の実施の形態】以下、図面を参照して本発明の第
1の実施の形態にかかる半導体装置及びその製造方法に
ついて説明する。図１は、本発明の第１の実施の形態に
かかる半導体装置の製造工程を説明した断面図である。
まず、図１（ａ）に示されるように、半導体基板１上に
酸化膜２を形成し、レジスト等によりマスクを形成して
所定の領域をエッチングし、配線溝３を形成する。次
に、更にレジストをパターニングして、配線溝３底部の
所定の領域を半導体基板１に達する程度までエッチング
し、接続孔４を形成する。その後、温度：約５００℃、
時間：約３０分程度で半導体基板１を加熱し、酸化膜２
中のガスを放出させる。次に、タンタル／タンタルナイ
トライドの積層膜をバリアメタル５として酸化膜２の表
面上、配線溝３及び接続孔４の内壁に形成する。次に、
図１（ｂ）に示されるように、銅に約１０ｗｔ％程度の
銀を含有させたターゲットを用いてロングスロースパッ
タ法により銅合金膜６を形成する。その後、真空状態を
維持したまま、温度：約７００℃で約５分間加熱し配線
溝３内及び接続孔４内を埋め込む。次に、図１（ｃ）に
示されるように、ＣＭＰ法により表面の余分な銅合金膜
６及びバリアメタル５を除去し表面を平坦化する。その
後、温度：２００〜３００℃、例えば、約２５０℃で１
時間程度アニール処理を行ない、銅及び銀の結晶純度を
上昇させ全体の抵抗を下げる。以上により、本発明の第
１の実施の形態にかかる半導体装置の製造工程が終了す
る。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
A semiconductor device and a method for manufacturing the same according to one embodiment will be described. FIG. 1 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
First, as shown in FIG. 1A, an oxide film 2 is formed on a semiconductor substrate 1, a mask is formed with a resist or the like, and a predetermined region is etched to form a wiring groove 3. Next, the resist is further patterned, and a predetermined region at the bottom of the wiring groove 3 is etched until it reaches the semiconductor substrate 1 to form a connection hole 4. Then, the temperature: about 500 ° C,
Time: about 30 minutes, the semiconductor substrate 1 is heated and the oxide film 2 is heated.
Release the gas inside. Next, a laminated film of tantalum / tantalum nitride is formed as a barrier metal 5 on the surface of the oxide film 2 and on the inner walls of the wiring grooves 3 and the connection holes 4. next,
As shown in FIG. 1B, a copper alloy film 6 is formed by a long throw sputtering method using a target containing about 10 wt% of silver in copper. After that, while maintaining the vacuum state, heating is performed at a temperature of about 700 ° C. for about 5 minutes to bury the inside of the wiring groove 3 and the inside of the connection hole 4. Next, as shown in FIG. 1C, the surface is flattened by removing the excess copper alloy film 6 and barrier metal 5 on the surface by the CMP method. Thereafter, the temperature is 200 to 300 ° C., for example, about 250 ° C. and 1
Annealing is performed for about an hour to increase the crystal purity of copper and silver and lower the overall resistance. With the above, the manufacturing process of the semiconductor device according to the first embodiment of the present invention is completed.
【０００７】配線材料成膜時に、あらかじめ銅に約１０
ｗｔ％の銀を含有させることによって、配線抵抗を上昇
させることなく銅の融点を降下させることができる。例
えば、銅と銀は共晶系であり、銀を添加させることによ
って、銅の融点は純銅の場合の１０８５℃(１３５８Ｋ)
から最高で７８０℃（１０５３Ｋ）まで降下させること
ができる。したがって、銅合金が従来よりも低い温度で
融解するので、微細孔を埋め込む場合にも表面張力が低
下し、且つ、低温のため半導体装置自体の破壊を防止す
ることができる。また、銅に銀、金等の元素を添加する
ことによって、固溶強化により銅合金膜６全体の硬度が
上がり、ＣＭＰ法による平坦工程時に銅がやわらかいた
めに発生するスクラッチの数を減少させることができ
る。尚、本発明は第１の実施の形態に限定されず、銅合
金膜６は、コリメーションスパッタ法、イオナイズドス
パッタ法等の方法で形成することも可能である。また、
成膜後に配線溝３及び接続孔４に銅合金膜６を良好に埋
め込むための熱処理工程としては、レーザー照射によっ
て瞬間アニールを行なう方法や、基板温度を約４００℃
程度に加熱しながら不活性ガスにより半導体基板１に約
５００気圧程度の圧力をかける方法等を用いてもよい。When forming a wiring material, about 10
By containing wt% of silver, the melting point of copper can be lowered without increasing the wiring resistance. For example, copper and silver are eutectic, and by adding silver, the melting point of copper is 1085 ° C. (1358 K) of pure copper.
To 780 ° C (1053K). Therefore, since the copper alloy is melted at a lower temperature than before, the surface tension is reduced even when the fine holes are buried, and the semiconductor device itself can be prevented from being broken due to the low temperature. Further, by adding elements such as silver and gold to copper, the hardness of the entire copper alloy film 6 is increased by solid solution strengthening, and the number of scratches generated due to soft copper during the flattening step by the CMP method is reduced. Can be. Note that the present invention is not limited to the first embodiment, and the copper alloy film 6 can be formed by a method such as a collimation sputtering method or an ionized sputtering method. Also,
As a heat treatment step for satisfactorily embedding the copper alloy film 6 in the wiring groove 3 and the connection hole 4 after the film formation, a method of performing instantaneous annealing by laser irradiation or a method of setting the substrate temperature to about 400 ° C.
A method of applying a pressure of about 500 atm to the semiconductor substrate 1 with an inert gas while heating to about the same may be used.
【０００８】次に、本発明の第２の実施の形態にかかる
半導体装置及びその製造方法について説明する。図２
は、本発明の第２の実施の形態にかかる半導体装置の製
造工程を説明する断面図である。バリアメタル５を形成
する工程までは、本発明の第１の実施の形態と同様なの
で説明を省略する。次に、図２（ａ）に示されるよう
に、真空状態を維持したまま表面上に銅膜７を成膜し、
その後、連続して表面上に銀膜８を形成する。このと
き、銅膜７と銀膜８の膜厚の比は、（銅膜の膜厚）：
（銀膜の膜厚）＝１０：２程度とする。次に、図２
（ｂ）に示されるように、レーザー照射によるアニール
を行ない、銅膜７を合金化し、この結果得られた銅合金
膜９で配線溝３及び接続孔４を埋め込む。次に、図２
（ｃ）に示されるように、ＣＭＰ法により表面の余分な
銅合金膜９及びバリアメタル５を除去し表面を平坦化す
る。その後、温度：約２５０℃で１時間程度アニール処
理を行ない、銅及び銀の結晶純度を上昇させ全体の抵抗
を下げる。以上により、本発明の第２の実施の形態にか
かる半導体装置の製造工程が終了する。銅膜７と銀膜８
を積層することによって、この２つの膜の界面から銅合
金が流動し配線溝３及び接続孔４への埋め込みが良好に
進む。Next, a semiconductor device and a method of manufacturing the same according to a second embodiment of the present invention will be described. FIG.
FIG. 7 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention. The steps up to the step of forming the barrier metal 5 are the same as those in the first embodiment of the present invention, and thus the description thereof is omitted. Next, as shown in FIG. 2A, a copper film 7 is formed on the surface while maintaining a vacuum state,
Thereafter, a silver film 8 is continuously formed on the surface. At this time, the ratio of the thickness of the copper film 7 to the thickness of the silver film 8 is (the thickness of the copper film):
(Thickness of silver film) = about 10: 2. Next, FIG.
As shown in (b), annealing by laser irradiation is performed, the copper film 7 is alloyed, and the wiring groove 3 and the connection hole 4 are buried with the copper alloy film 9 obtained as a result. Next, FIG.
As shown in (c), the surface is flattened by removing the excess copper alloy film 9 and barrier metal 5 on the surface by the CMP method. Thereafter, annealing is performed at a temperature of about 250 ° C. for about 1 hour to increase the crystal purity of copper and silver and lower the overall resistance. Thus, the manufacturing process of the semiconductor device according to the second embodiment of the present invention is completed. Copper film 7 and silver film 8
Are stacked, the copper alloy flows from the interface between the two films, and the filling in the wiring grooves 3 and the connection holes 4 proceeds favorably.
【０００９】また、銀や金等は耐酸化性に優れているた
め、銅膜７上の全面に形成することによって銅膜７の酸
化を防止することができる。次に、本発明の第３の実施
の形態にかかる半導体装置及びその製造方法について図
３を用いて説明する。図３は、本発明の第３の実施の形
態にかかる半導体装置の製造工程を説明する断面図であ
る。バリアメタル５を形成する工程までは、本発明の第
１及び第２の実施の形態と同様のため説明を省略する。
次に、図３（ａ）に示されるように、銅に約１０ｗｔ％
程度の水銀を含有させたターゲットを用いてロングスロ
ースパッタ法により銅合金膜１０を形成する。銅合金膜
１０の形成には、この他コリメーションスパッタ法、イ
オナイズドスパッタ法を用いてもよい。その後、真空状
態を維持したまま、温度：約４００℃で約５分間加熱し
配線溝３内及び接続孔４内を埋め込む。次に、図３
（ｂ）に示されるように、ＣＭＰ法により表面の余分な
銅合金膜１０及びバリアメタル５を除去し表面を平坦化
する。その後、温度：約５０℃程度で１時間程度アニー
ル処理を行なう。以上により、本発明の第３の実施の形
態にかかる半導体装置の製造工程が終了する。Since silver, gold, and the like have excellent oxidation resistance, they can be formed on the entire surface of the copper film 7 to prevent oxidation of the copper film 7. Next, a semiconductor device and a method of manufacturing the same according to a third embodiment of the present invention will be described with reference to FIG. FIG. 3 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the third embodiment of the present invention. The steps up to the step of forming the barrier metal 5 are the same as those of the first and second embodiments of the present invention, and thus the description thereof is omitted.
Next, as shown in FIG.
The copper alloy film 10 is formed by a long throw sputtering method using a target containing a certain amount of mercury. In addition, the copper alloy film 10 may be formed by a collimation sputtering method or an ionized sputtering method. After that, while maintaining the vacuum state, heating is performed at a temperature of about 400 ° C. for about 5 minutes to bury the inside of the wiring groove 3 and the inside of the connection hole 4. Next, FIG.
As shown in (b), the surface is planarized by removing the excess copper alloy film 10 and barrier metal 5 on the surface by the CMP method. Thereafter, annealing is performed at a temperature of about 50 ° C. for about 1 hour. Thus, the manufacturing process of the semiconductor device according to the third embodiment of the present invention is completed.
【００１０】配線材料成膜時に、あらかじめ銅に約１０
ｗｔ％の水銀を含有させることによって、第１及び第２
の実施の形態と同様に、配線抵抗を上昇させることなく
銅の融点を降下させることができる。例えば、銅と水銀
は共晶系であり、水銀を添加することによって、銅の融
点は純銅の場合の１０８５℃(１３５８Ｋ)から最高で６
６０℃（９３３Ｋ）まで降下させることができる。した
がって、銅合金が従来よりも低い温度で融解するので、
第１及び第２の実施の形態と同様に、接続孔４のような
微細孔を埋め込む場合にも表面張力が低下し、且つ、低
温のため半導体装置自体の破壊を防止することができ
る。また、水銀は一部が蒸発除去されるので、平坦化工
程後の熱処理は５０℃程度の低温で行なっても、十分に
配線の抵抗値を低下させることができる。尚、本発明は
上記第１乃至第３の実施の形態に限定されず、銅に添加
する元素は銀や水銀以外でも周期律表の１Ｂ族（銀、
金）あるいは２Ｂ族（亜鉛、水銀等）の元素を用いるこ
とも可能である。例えば、亜鉛と銅は包晶系であり、亜
鉛を添加することによって、銅合金の融点は高抵抗化合
物相を形成しない領域で約９０２℃程度に降下する。ま
た、金を添加した場合には、高抵抗化合相を形成しない
添加量３０ｗｔ％程度で１０００℃程度にまで融点が降
下する。When forming the wiring material, about 10
By including wt% mercury, the first and second
Similarly to the embodiment, the melting point of copper can be lowered without increasing the wiring resistance. For example, copper and mercury are eutectic, and by adding mercury, the melting point of copper increases from 1085 ° C. (1358 K) of pure copper to a maximum of 6 ° C.
It can be lowered to 60 ° C (933K). Therefore, the copper alloy melts at a lower temperature than before,
As in the first and second embodiments, when a fine hole such as the connection hole 4 is buried, the surface tension is reduced, and the semiconductor device itself can be prevented from being broken due to a low temperature. Further, since a part of mercury is removed by evaporation, even if the heat treatment after the flattening step is performed at a low temperature of about 50 ° C., the resistance value of the wiring can be sufficiently reduced. The present invention is not limited to the above-described first to third embodiments, and the element to be added to copper other than silver and mercury may be a group 1B group of the periodic table (silver,
It is also possible to use an element of gold) or group 2B (zinc, mercury, etc.). For example, zinc and copper are peritectic, and the addition of zinc lowers the melting point of a copper alloy to about 902 ° C. in a region where a high-resistance compound phase is not formed. When gold is added, the melting point drops to about 1000 ° C. at an addition amount of about 30 wt% that does not form a high-resistance combined phase.
【００１１】また、上記第１乃至第３の実施の形態に限
定されず、銅に添加する元素の添加量は約８ｗｔ％程度
以上で、かつ、高抵抗化合物相を形成しない範囲であれ
ばよい。尚、本発明は上記第１乃至第３の実施の形態に
限定されず、配線溝と接続孔を配線材料を同時に埋め込
むデュアルダマシンプロセスだけでなく、シングルダマ
シンプロセスあるいはその他コンタクトホール等の埋め
込み工程に適用することもできる。The present invention is not limited to the above-described first to third embodiments. The addition amount of the element added to copper is not less than about 8 wt% and may be any range as long as a high-resistance compound phase is not formed. . The present invention is not limited to the above-described first to third embodiments, but may be applied not only to a dual damascene process in which the wiring groove and the connection hole are simultaneously filled with the wiring material, but also to a single damascene process or other embedding processes such as contact holes. It can also be applied.
【００１２】[0012]
【発明の効果】本発明によれば、銅に１Ｂ族あるいは２
Ｂ族の元素を添加することによって、配線抵抗を著しく
上昇させることなく配線材料となる銅合金膜の融点を降
下させることができ、従来よりも低温で銅が流動性を高
めるので、半導体装置を破壊させることなく微細孔を良
好に埋め込むことができる。According to the present invention, copper is composed of group 1B or 2
By adding a group B element, the melting point of the copper alloy film serving as the wiring material can be lowered without significantly increasing the wiring resistance, and copper increases the fluidity at a lower temperature than in the prior art. The fine holes can be satisfactorily embedded without being destroyed.
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造工程を説明した断面図。FIG. 1 is a sectional view illustrating a manufacturing process of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態のかかる半導体装置
の製造工程を説明した断面図。FIG. 2 is a sectional view illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention.
【図３】本発明の第３の実施の形態にかかる半導体装置
の製造工程を説明した断面図。FIG. 3 is a sectional view illustrating a manufacturing process of a semiconductor device according to a third embodiment of the present invention.
１…半導体基板、 ２…酸化膜、 ３…配線溝、 ４…接続孔、 ５…バリアメタル、 ６，９，１０…銅合金膜、 ７…銅膜、 ８…銀膜 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Oxide film, 3 ... Wiring groove, 4 ... Connection hole, 5 ... Barrier metal, 6, 9, 10 ... Copper alloy film, 7 ... Copper film, 8 ... Silver film
Claims (8)
の絶縁膜の所定の領域に形成された凹部と、この凹部内
に充填され１Ｂ族あるいは２Ｂ族の元素が含有されてい
る銅合金膜とを具備したことを特徴とする半導体装置。1. An insulating film formed on a semiconductor substrate, a concave portion formed in a predetermined region of the insulating film, and a copper alloy filled in the concave portion and containing a 1B or 2B element. A semiconductor device comprising a film.
た溝に埋め込まれており、前記絶縁膜に電気的接続のた
めのコンタクトホールあるいは異層配線間を接続するヴ
ィアホールを有し、前記配線、前記コンタクトホールあ
るいは前記ヴィアホールを埋め込む配線材料として銅を
主成分とする材料を用いた半導体装置において、前記配
線材料は１Ｂ族あるいは２Ｂ族の元素を含有しているこ
とを特徴とする半導体装置。2. A wiring is buried in a groove formed in an insulating film on a semiconductor substrate, and the insulating film has a contact hole for electrical connection or a via hole connecting between different-layer wirings, In a semiconductor device using a material containing copper as a main component as a wiring material for filling the wiring, the contact hole or the via hole, the wiring material contains a 1B group or 2B group element. Semiconductor device.
銀、金、亜鉛、水銀のいずれかであることを特徴とする
請求項１または請求項２記載の半導体装置。3. The group 1B or 2B element is
3. The semiconductor device according to claim 1, wherein the semiconductor device is one of silver, gold, zinc, and mercury.
と、 前記絶縁膜の所定の領域に溝を形成する工程と、 表面上に１Ｂ族あるいは２Ｂ族の元素を含有した銅合金
膜を形成し前記溝内を埋め込む工程とを具備したことを
特徴とする半導体装置の製造方法。4. A step of forming an insulating film on a semiconductor substrate; a step of forming a groove in a predetermined region of the insulating film; and forming a copper alloy film containing a 1B group or 2B group element on the surface. And a step of burying the trench.
と、 前記絶縁膜の所定の領域に溝を形成する工程と、 前記溝内を含む表面上に銅膜を形成する工程と、 前記銅膜上に１Ｂ族あるいは２Ｂ族の元素の膜を形成す
る工程と、 前記半導体基板を熱処理し少なくとも前記溝内を埋め込
む程度に銅合金膜を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。5. A step of forming an insulating film on a semiconductor substrate; a step of forming a groove in a predetermined region of the insulating film; a step of forming a copper film on a surface including the inside of the groove; A semiconductor device comprising: a step of forming a film of a Group 1B or 2B element on the film; and a step of heat-treating the semiconductor substrate to form a copper alloy film to at least fill the trench. Manufacturing method.
射による瞬間アニールを行なうことを特徴とする請求項
４または請求項５記載の半導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 4, wherein an instantaneous annealing by laser irradiation is performed during the step of filling the trench.
面を平坦化する工程を具備したことを特徴とする請求項
４または請求項５記載の半導体装置の製造方法。7. The method according to claim 4, further comprising a step of flattening a surface after the step of forming the copper alloy film.
工程と、 前記第１の絶縁膜上に第１の配線溝を形成する工程と、 第１の配線材料で前記第１の配線溝を埋め込む工程と、 表面上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の前記第１の配線溝上に対応する領域
に第２の配線溝を形成する工程と、 前記第２の配線溝の底部に前記第１の配線溝に達するま
での深さを有し前記第２の配線溝よりも開口径が小さい
接続孔を形成する工程と、銅を主成分とし１Ｂ族あるい
は２Ｂ族が添加されている第２の配線材料で前記第２の
配線溝及び前記接続孔を同時に埋め込む工程とを具備し
たことを特徴とする半導体装置の製造方法。8. A step of forming a first insulating film on a semiconductor substrate; a step of forming a first wiring groove on the first insulating film; and a step of forming the first wiring with a first wiring material. Embedding a groove, forming a second insulating film on a surface, forming a second wiring groove in a region of the second insulating film corresponding to the first wiring groove, Forming a connection hole at the bottom of the second wiring groove with a depth to reach the first wiring groove and having a smaller opening diameter than the second wiring groove; Or a step of simultaneously filling the second wiring groove and the connection hole with a second wiring material to which Group 2B is added.
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- 1999-03-15 JP JP11067626A patent/JP2000269214A/en active Pending
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