JP2000241786A - Ｔｆｔ基板及び多面取りガラス基板上へのｔｆｔ基板の配列方法 - Google Patents
Ｔｆｔ基板及び多面取りガラス基板上へのｔｆｔ基板の配列方法Info
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Abstract
(57)【要約】
【課題】 多面取りガラス基板を用いてＴＦＴ基板を製
造する際に、ＴＦＴ基板製造工程中で剥離帯電等により
トランスファパッド（ＴＰ）部配線に電荷が蓄積した際
に、隣接ＴＰ部配線間で放電して静電破壊を生じやす
い。 【解決手段】 第１の配線層により形成された第１のＴ
Ｐ部配線を含む第１のＴＰと第１の配線層より上層の第
２の配線層により形成された第２のＴＰ部配線を含む第
２のＴＰとをこのＴＦＴ基板の辺に平行で且つ中心を通
る直線を対称軸として互いに対称の位置に配置する、或
いはこのＴＦＴ基板の同一辺端上に配置したＴＰの中の
少なくとも同一辺の両端部の一方には第１のＴＰを他方
には第２のＴＰを配置する、或いはこのＴＦＴ基板の４
隅の一方の互いに対角の位置に第１のＴＰを配置し他方
の互いに対角の位置には第２のＴＰを配置する。
造する際に、ＴＦＴ基板製造工程中で剥離帯電等により
トランスファパッド（ＴＰ）部配線に電荷が蓄積した際
に、隣接ＴＰ部配線間で放電して静電破壊を生じやす
い。 【解決手段】 第１の配線層により形成された第１のＴ
Ｐ部配線を含む第１のＴＰと第１の配線層より上層の第
２の配線層により形成された第２のＴＰ部配線を含む第
２のＴＰとをこのＴＦＴ基板の辺に平行で且つ中心を通
る直線を対称軸として互いに対称の位置に配置する、或
いはこのＴＦＴ基板の同一辺端上に配置したＴＰの中の
少なくとも同一辺の両端部の一方には第１のＴＰを他方
には第２のＴＰを配置する、或いはこのＴＦＴ基板の４
隅の一方の互いに対角の位置に第１のＴＰを配置し他方
の互いに対角の位置には第２のＴＰを配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、この液晶パネルを
構成する基板に関し、特に透明基板の表面に薄膜トラン
ジスタ（ＴＦＴ）などの薄膜半導体素子がマトリックス
アレイ状に配置された構成を含むＴＦＴ基板の構造に関
する。また、同一ガラス基板上に複数の同一ＴＦＴ基板
を同時に形成した後、個々のＴＦＴ基板に分割する多面
取りの場合のガラス基板上へのＴＦＴ基板の配列方法に
関する。
構成する基板に関し、特に透明基板の表面に薄膜トラン
ジスタ（ＴＦＴ）などの薄膜半導体素子がマトリックス
アレイ状に配置された構成を含むＴＦＴ基板の構造に関
する。また、同一ガラス基板上に複数の同一ＴＦＴ基板
を同時に形成した後、個々のＴＦＴ基板に分割する多面
取りの場合のガラス基板上へのＴＦＴ基板の配列方法に
関する。
【０００２】
【従来の技術】通常、液晶パネルは、ＴＦＴ基板とカラ
ーフィルター基板とを含んで構成される。このうち、Ｔ
ＦＴ基板の従来例について、特にカラーフィルター基板
側の対向電極との間の導通を取るためのトランスファパ
ッド（以下、ＴＰとする）部を中心に、図面を参照して
説明する。
ーフィルター基板とを含んで構成される。このうち、Ｔ
ＦＴ基板の従来例について、特にカラーフィルター基板
側の対向電極との間の導通を取るためのトランスファパ
ッド（以下、ＴＰとする）部を中心に、図面を参照して
説明する。
【０００３】図５は、第１の従来例のＴＦＴ基板２０の
ＴＦＴ（図示せず）、第１のＴＰ２０２１，２０２２、
第２のＴＰ２０３１，２０３２、ゲート配線２０４０、
ソース配線２０５０、第１のＴＰ間接続配線２０４１，
２０４２、第２のＴＰ間接続配線２０５１，２０５２等
を模式的に示す平面図であり、図６は多面取りガラス基
板７上に４枚の同一ＴＦＴ基板２１，２２，２３，２４
を配列した４面取りの場合を模式的に示す平面図であ
る。更に、図７は図６のＢ部の部分拡大平面図であり、
図８は図７のＢ２−Ｂ２’部及びＢ３−Ｂ３’部の断面
図である。
ＴＦＴ（図示せず）、第１のＴＰ２０２１，２０２２、
第２のＴＰ２０３１，２０３２、ゲート配線２０４０、
ソース配線２０５０、第１のＴＰ間接続配線２０４１，
２０４２、第２のＴＰ間接続配線２０５１，２０５２等
を模式的に示す平面図であり、図６は多面取りガラス基
板７上に４枚の同一ＴＦＴ基板２１，２２，２３，２４
を配列した４面取りの場合を模式的に示す平面図であ
る。更に、図７は図６のＢ部の部分拡大平面図であり、
図８は図７のＢ２−Ｂ２’部及びＢ３−Ｂ３’部の断面
図である。
【０００４】次に、図５〜図８を参照して、このＴＦＴ
基板２０の製造方法の概略を説明する。
基板２０の製造方法の概略を説明する。
【０００５】まず、透明な多面取りガラス基板７上に第
１の配線層となる導電性金属膜（Ｃｒ，Ａｌ，Ｍｏ膜
等）をスパッタリング技術等により堆積し、フォトリソ
グラフィ技術によりパターニング後この導電性金属膜を
エッチングしてＴＦＴのゲート配線２０４０を形成す
る。この時、第１のＴＰ間接続配線２０４１，２０４
２、及び第１のＴＰ２０２１，２０２２を構成する図示
されていない第１のＴＰ部配線（図８の第１のＴＰ部配
線２３４５，２４４５に同じ）も形成する。
１の配線層となる導電性金属膜（Ｃｒ，Ａｌ，Ｍｏ膜
等）をスパッタリング技術等により堆積し、フォトリソ
グラフィ技術によりパターニング後この導電性金属膜を
エッチングしてＴＦＴのゲート配線２０４０を形成す
る。この時、第１のＴＰ間接続配線２０４１，２０４
２、及び第１のＴＰ２０２１，２０２２を構成する図示
されていない第１のＴＰ部配線（図８の第１のＴＰ部配
線２３４５，２４４５に同じ）も形成する。
【０００６】次いで、プラズマＣＶＤ技術によりゲート
絶縁膜となる絶縁膜４（ＳｉＯ２，窒化膜等）と半導体
膜（図示せず）を連続して成膜後、フォトリソグラフィ
技術によりパターニングし、更にドライエッチング技術
により半導体膜をエッチングしてアイランド部（図示せ
ず）を形成する。
絶縁膜となる絶縁膜４（ＳｉＯ２，窒化膜等）と半導体
膜（図示せず）を連続して成膜後、フォトリソグラフィ
技術によりパターニングし、更にドライエッチング技術
により半導体膜をエッチングしてアイランド部（図示せ
ず）を形成する。
【０００７】次に、第２の配線層となる導電性金属膜
（Ｃｒ，Ａｌ，Ｍｏ膜等）をスパッタリング技術により
堆積し、フォトリソグラフィ技術によりパターニング
後、この導電性金属膜をエッチング（ウェットエッチン
グ技術又は、ドライエッチンッグ技術による）してソー
ス配線２０５０を形成する。この時、第２のＴＰ間接続
配線２０５１，２０５２、及び第２のＴＰ２０３１，２
０３２を構成する図示されていない第２のＴＰ部配線
（図８の第２のＴＰ部配線２１５５，２２５５に同じ）
も同時に形成する。
（Ｃｒ，Ａｌ，Ｍｏ膜等）をスパッタリング技術により
堆積し、フォトリソグラフィ技術によりパターニング
後、この導電性金属膜をエッチング（ウェットエッチン
グ技術又は、ドライエッチンッグ技術による）してソー
ス配線２０５０を形成する。この時、第２のＴＰ間接続
配線２０５１，２０５２、及び第２のＴＰ２０３１，２
０３２を構成する図示されていない第２のＴＰ部配線
（図８の第２のＴＰ部配線２１５５，２２５５に同じ）
も同時に形成する。
【０００８】次に、プラズマＣＶＤ技術にて保護膜５
（シリコン窒化膜）を堆積する。図８（ｂ２１）或いは
図８（ｂ３１）が、この状態でのＴＰ部の断面を示して
いる。次いで、第１のＴＰ２０２１，２０２２と第２の
ＴＰ２０３１，２０３２とを全て電気的に接続するため
各ＴＰ間接続配線部のコンタクトホール（図示せず）及
び各ＴＰ部をフォトリソグラフィ技術にてパターニング
後、ウェットエッチング技術又はドライエッチング技術
にて保護膜５及び必要に応じて絶縁膜４をエッチングし
て開孔する。
（シリコン窒化膜）を堆積する。図８（ｂ２１）或いは
図８（ｂ３１）が、この状態でのＴＰ部の断面を示して
いる。次いで、第１のＴＰ２０２１，２０２２と第２の
ＴＰ２０３１，２０３２とを全て電気的に接続するため
各ＴＰ間接続配線部のコンタクトホール（図示せず）及
び各ＴＰ部をフォトリソグラフィ技術にてパターニング
後、ウェットエッチング技術又はドライエッチング技術
にて保護膜５及び必要に応じて絶縁膜４をエッチングし
て開孔する。
【０００９】次に、第３の配線層となる抵抗配線膜（Ｉ
ＴＯ膜等）を堆積し、フォトリソグラフィ技術にてパタ
ーニング後、この低抵抗配線膜をエッチングして低抵抗
配線２０６１〜２０６４を形成する。この時、具体的に
図示されてはいないが、図６のような多面取りの場合
は、各ＴＦＴ基板間も接続されて各ＴＦＴ基板のＴＰは
全て電気的に等価となり、以後の工程ではＴＦＴ基板分
割までは静電気の問題は生じなくなる。尚、以後の工程
は本発明と直接関わりがないので、説明を省略する。
ＴＯ膜等）を堆積し、フォトリソグラフィ技術にてパタ
ーニング後、この低抵抗配線膜をエッチングして低抵抗
配線２０６１〜２０６４を形成する。この時、具体的に
図示されてはいないが、図６のような多面取りの場合
は、各ＴＦＴ基板間も接続されて各ＴＦＴ基板のＴＰは
全て電気的に等価となり、以後の工程ではＴＦＴ基板分
割までは静電気の問題は生じなくなる。尚、以後の工程
は本発明と直接関わりがないので、説明を省略する。
【００１０】また、図９〜図１２は、第２の従来例のＴ
ＦＴ基板３０を説明する図で、図９はＴＦＴ基板３０の
模式的な平面図、図１０は４枚の同一ＴＦＴ基板３１，
３２，３３，３４を多面取りガラス基板７上にマトリッ
クス状に配列した模式的な平面図、図１１は図１０のＣ
部の部分拡大図、図１２は図１１のＣ１−Ｃ１’部及び
Ｃ２−Ｃ２’部の模式的な断面図である。第２の従来例
では、全てのＴＰが同一の配線層構造の第３のＴＰ３０
９１〜３０９４となっている。
ＦＴ基板３０を説明する図で、図９はＴＦＴ基板３０の
模式的な平面図、図１０は４枚の同一ＴＦＴ基板３１，
３２，３３，３４を多面取りガラス基板７上にマトリッ
クス状に配列した模式的な平面図、図１１は図１０のＣ
部の部分拡大図、図１２は図１１のＣ１−Ｃ１’部及び
Ｃ２−Ｃ２’部の模式的な断面図である。第２の従来例
では、全てのＴＰが同一の配線層構造の第３のＴＰ３０
９１〜３０９４となっている。
【００１１】この第３のＴＰ３０９１〜３０９４は、第
１の配線層による図示されていない第１のＴＰ部配線
（図１２の第１のＴＰ部配線３１４５，３２４５に同
じ）と第２の配線層によるやはり図示されていない第２
のＴＰ部配線（図１２の第２のＴＰ部配線３１５５，３
２５５に同じ）とが積層された構成となっている。
１の配線層による図示されていない第１のＴＰ部配線
（図１２の第１のＴＰ部配線３１４５，３２４５に同
じ）と第２の配線層によるやはり図示されていない第２
のＴＰ部配線（図１２の第２のＴＰ部配線３１５５，３
２５５に同じ）とが積層された構成となっている。
【００１２】
【発明が解決しようとする課題】ＴＦＴ基板の製造の効
率化のために、同一ガラス基板上にに複数のＴＦＴ基板
を形成する多面取りの採用は不可欠であり、しかもＴＦ
Ｔ基板の大型化により各ＴＦＴ基板間の間隔はますます
狭くなっている。
率化のために、同一ガラス基板上にに複数のＴＦＴ基板
を形成する多面取りの採用は不可欠であり、しかもＴＦ
Ｔ基板の大型化により各ＴＦＴ基板間の間隔はますます
狭くなっている。
【００１３】通常、ＴＰ部は、ＴＦＴ基板の最外周部に
パターニングされる為、他のＴＦＴ基板との距離が最も
近接することになる。また、ＴＰ部は、ゲート配線，ソ
ース配線と比較して大きなパターンであり、ＴＦＴ製造
工程中の剥離帯電等に際して電荷が蓄積され易い。この
為、図８（ｂ２１）或いは図１２（ｃ１１），（ｃ２
１）のように、同じ配線層、特に第２のＴＰ２１３１，
２２３２或いは第３のＴＰ３１９３，３２９４，３４９
２等となる上層の第２の配線層によるＴＰ部配線がＴＰ
部配線２１５５と２２５５、ＴＰ部配線３１５５と３４
５５或いはＴＰ部配線３１５５と３２５５のように、隣
接し且つ保護膜等で被覆され互いに絶縁された状態の場
合、隣接ＴＰ部配線間で放電を生じやすいと云う問題が
あった。
パターニングされる為、他のＴＦＴ基板との距離が最も
近接することになる。また、ＴＰ部は、ゲート配線，ソ
ース配線と比較して大きなパターンであり、ＴＦＴ製造
工程中の剥離帯電等に際して電荷が蓄積され易い。この
為、図８（ｂ２１）或いは図１２（ｃ１１），（ｃ２
１）のように、同じ配線層、特に第２のＴＰ２１３１，
２２３２或いは第３のＴＰ３１９３，３２９４，３４９
２等となる上層の第２の配線層によるＴＰ部配線がＴＰ
部配線２１５５と２２５５、ＴＰ部配線３１５５と３４
５５或いはＴＰ部配線３１５５と３２５５のように、隣
接し且つ保護膜等で被覆され互いに絶縁された状態の場
合、隣接ＴＰ部配線間で放電を生じやすいと云う問題が
あった。
【００１４】本発明は、多面取りガラス基板を用いてＴ
ＦＴ基板を製造する際に、ＴＦＴ基板製造工程中で剥離
帯電等によりＴＰ部配線に電荷が蓄積しても、隣接ＴＰ
部配線間放電を防止し歩留りの良いＴＦＴ基板の構造及
び多面取りガラス基板上へのＴＦＴ基板の配列方法を提
供するものである。
ＦＴ基板を製造する際に、ＴＦＴ基板製造工程中で剥離
帯電等によりＴＰ部配線に電荷が蓄積しても、隣接ＴＰ
部配線間放電を防止し歩留りの良いＴＦＴ基板の構造及
び多面取りガラス基板上へのＴＦＴ基板の配列方法を提
供するものである。
【００１５】
【課題を解決するための手段】本発明のＴＦＴ基板は、
第１の配線層により形成された第１のトランスファパッ
ド部配線を含む第１のトランスファパッドと前記第１の
配線層より上層の第２の配線層により形成された第２の
トランスファパッド部配線を含む第２のトランスファパ
ッドとを有し、且つ少なくとも前記第１のトランスファ
パッドは前記第２のトランスファパッド部配線を含ま
ず、前記第１，第２のトランスファパッドは前記ＴＦＴ
基板の周辺部に配置され、且つ前記第１のトランスファ
パッドと第２のトランスファパッドとは前記ＴＦＴ基板
の辺に平行で且つ中心を通る直線を対称軸として互いに
対称の位置に配置されていることを特徴とする。
第１の配線層により形成された第１のトランスファパッ
ド部配線を含む第１のトランスファパッドと前記第１の
配線層より上層の第２の配線層により形成された第２の
トランスファパッド部配線を含む第２のトランスファパ
ッドとを有し、且つ少なくとも前記第１のトランスファ
パッドは前記第２のトランスファパッド部配線を含ま
ず、前記第１，第２のトランスファパッドは前記ＴＦＴ
基板の周辺部に配置され、且つ前記第１のトランスファ
パッドと第２のトランスファパッドとは前記ＴＦＴ基板
の辺に平行で且つ中心を通る直線を対称軸として互いに
対称の位置に配置されていることを特徴とする。
【００１６】また、本発明の他のＴＦＴ基板は、前記第
１，第２のトランスファパッドが前記ＴＦＴ基板の辺端
部に配置され、且つ前記ＴＦＴ基板の同一辺端上に配置
されたトランスファパッドの中の少なくとも前記同一辺
の両端部の一方には前記第１のトランスファパッドが、
他方には前記第２のトランスファパッドが配置されてい
ることを特徴とする。
１，第２のトランスファパッドが前記ＴＦＴ基板の辺端
部に配置され、且つ前記ＴＦＴ基板の同一辺端上に配置
されたトランスファパッドの中の少なくとも前記同一辺
の両端部の一方には前記第１のトランスファパッドが、
他方には前記第２のトランスファパッドが配置されてい
ることを特徴とする。
【００１７】また、本発明の他のＴＦＴ基板は、前記第
１，第２のトランスファパッドはそれぞれ前記ＴＦＴ基
板の４隅の一方の互いに対角の位置に第１のトランスフ
ァパッドが配置され、他方の互いに対角の位置には第２
のトランスファパッドが配置されていることを特徴とす
る。
１，第２のトランスファパッドはそれぞれ前記ＴＦＴ基
板の４隅の一方の互いに対角の位置に第１のトランスフ
ァパッドが配置され、他方の互いに対角の位置には第２
のトランスファパッドが配置されていることを特徴とす
る。
【００１８】尚、第１の配線層と第２の配線層は、それ
ぞれ、ゲート配線層とソース配線層とすることができ
る。
ぞれ、ゲート配線層とソース配線層とすることができ
る。
【００１９】また、全てのＴＰが、第３の配線層を最上
層膜として備えるのが望ましい。この第３の配線層は、
ＩＴＯ膜等の低抵抗金属膜とすることが望ましい。
層膜として備えるのが望ましい。この第３の配線層は、
ＩＴＯ膜等の低抵抗金属膜とすることが望ましい。
【００２０】また、ＴＦＴ基板の製造に複数のＴＦＴ基
板を同一ガラス基板上に規則的に配列した多面取りガラ
ス基板を用いる場合、前記多面取りガラス基板上への前
記ＴＦＴ基板の配列が、異なる前記ＴＦＴ基板上であっ
て且つ互いに隣接しているそれぞれのＴＰが互いに絶縁
層で分離された異なる配線層で形成されたＴＰ部配線を
含むようになっていることを特徴とする。
板を同一ガラス基板上に規則的に配列した多面取りガラ
ス基板を用いる場合、前記多面取りガラス基板上への前
記ＴＦＴ基板の配列が、異なる前記ＴＦＴ基板上であっ
て且つ互いに隣接しているそれぞれのＴＰが互いに絶縁
層で分離された異なる配線層で形成されたＴＰ部配線を
含むようになっていることを特徴とする。
【００２１】尚、ＴＦＴ基板の製造に多面取りガラス基
板を用いる場合、本発明のＴＦＴ基板をマトリックス状
に配列するのが望ましい。
板を用いる場合、本発明のＴＦＴ基板をマトリックス状
に配列するのが望ましい。
【００２２】このような多面取りガラス基板を用いれ
ば、保護膜堆積直後の隣接する他のＴＦＴ基板のＴＰ部
配線が異なる配線層となり、ＴＰ部配線を介したＴＦＴ
基板間の静電破壊を防止でき、歩留り良くＴＦＴ基板を
製造できる。
ば、保護膜堆積直後の隣接する他のＴＦＴ基板のＴＰ部
配線が異なる配線層となり、ＴＰ部配線を介したＴＦＴ
基板間の静電破壊を防止でき、歩留り良くＴＦＴ基板を
製造できる。
【００２３】
【発明の実施の形態】以下に本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２４】図１は、本発明のＴＦＴ基板の一実施形態
を説明するための図で、ＴＦＴ基板１０のＴＦＴ（図示
せず）、第１のＴＰ１０２１，１０２２及び第２のＴＰ
１０３１，１０３２、ゲート配線１０４０、第１のＴＰ
間接続配線１０４１，１０４２、ソース配線１０５０、
第２のＴＰ間接続配線１０５１，１０５２等の配置を模
式的に示す平面図である。
を説明するための図で、ＴＦＴ基板１０のＴＦＴ（図示
せず）、第１のＴＰ１０２１，１０２２及び第２のＴＰ
１０３１，１０３２、ゲート配線１０４０、第１のＴＰ
間接続配線１０４１，１０４２、ソース配線１０５０、
第２のＴＰ間接続配線１０５１，１０５２等の配置を模
式的に示す平面図である。
【００２５】図２は、本発明の多面取りガラス基板上へ
のＴＦＴ基板の配列方法の一実施形態を説明するための
図で、多面取りガラス基板７上に４枚の図１に示すＴＦ
Ｔ基板１１，１２，１３，１４を配列した４面取りの場
合を模式的に示す平面図である。
のＴＦＴ基板の配列方法の一実施形態を説明するための
図で、多面取りガラス基板７上に４枚の図１に示すＴＦ
Ｔ基板１１，１２，１３，１４を配列した４面取りの場
合を模式的に示す平面図である。
【００２６】図３は、図２のＡ部の部分拡大平面図であ
り、図４は図３のＡ１−Ａ１’部及びＡ２−Ａ２’部の
断面図である。
り、図４は図３のＡ１−Ａ１’部及びＡ２−Ａ２’部の
断面図である。
【００２７】図１を参照すると、本実施形態のＴＦＴ基
板１０は、４隅Ｐ，Ｑ，Ｒ，Ｓ部にＴＰを配置してい
る。具体的には、隅Ｑ，Ｓ部には、それぞれ第１のＴＰ
１０２１，１０２２を配置し、隅Ｐ，Ｒ部には、それぞ
れ第２のＴＰ１０３１，１０３２が配置してある。これ
らのＴＰは、ＴＦＴ基板１０の中心を通りＴＦＴ基板１
０の辺に平行な対称軸に関して互いに対称の位置関係に
ある。例えば、第１の対称軸１に関して隅Ｐに配置され
た第２のＴＰ１０３１と隅Ｓに配置された第１のＴＰ１
０２２とが互いに対称の位置にある。第１のＴＰ１０２
１と第２のＴＰ１０３２についても同様に第１の対称軸
１に関して互いに対称の位置にある。また、第２の対称
軸２に関しては、第２のＴＰ１０３１と第１のＴＰ１０
２１とが、或いは第１のＴＰ１０２２と第２のＴＰ１０
３２とが互いに対称の位置になるように配置されてい
る。
板１０は、４隅Ｐ，Ｑ，Ｒ，Ｓ部にＴＰを配置してい
る。具体的には、隅Ｑ，Ｓ部には、それぞれ第１のＴＰ
１０２１，１０２２を配置し、隅Ｐ，Ｒ部には、それぞ
れ第２のＴＰ１０３１，１０３２が配置してある。これ
らのＴＰは、ＴＦＴ基板１０の中心を通りＴＦＴ基板１
０の辺に平行な対称軸に関して互いに対称の位置関係に
ある。例えば、第１の対称軸１に関して隅Ｐに配置され
た第２のＴＰ１０３１と隅Ｓに配置された第１のＴＰ１
０２２とが互いに対称の位置にある。第１のＴＰ１０２
１と第２のＴＰ１０３２についても同様に第１の対称軸
１に関して互いに対称の位置にある。また、第２の対称
軸２に関しては、第２のＴＰ１０３１と第１のＴＰ１０
２１とが、或いは第１のＴＰ１０２２と第２のＴＰ１０
３２とが互いに対称の位置になるように配置されてい
る。
【００２８】次に、図１〜図４を参照して、本実施形態
のＴＦＴ基板１０の製造方法の概略を、図２の多面取り
の場合を例として説明する。
のＴＦＴ基板１０の製造方法の概略を、図２の多面取り
の場合を例として説明する。
【００２９】まず、透明な多面取りガラス基板７の上に
第１の配線層となる導電性金属膜（Ｃｒ，Ａｌ，Ｍｏ膜
等）をスパッタリング技術により堆積し、フォトリソグ
ラフィ技術によりパターニング後、ウェットエッチング
技術によりこの導電性金属膜をエッチングして第１のＴ
Ｐ１０２１，１０２２を構成する図示されていない第１
のＴＰ部配線（図４の第１のＴＰ部配線１２４５，１４
４５に同じ）、ゲート配線１０４０及び第１のＴＰ間接
続配線１０４１，１０４２を形成する。
第１の配線層となる導電性金属膜（Ｃｒ，Ａｌ，Ｍｏ膜
等）をスパッタリング技術により堆積し、フォトリソグ
ラフィ技術によりパターニング後、ウェットエッチング
技術によりこの導電性金属膜をエッチングして第１のＴ
Ｐ１０２１，１０２２を構成する図示されていない第１
のＴＰ部配線（図４の第１のＴＰ部配線１２４５，１４
４５に同じ）、ゲート配線１０４０及び第１のＴＰ間接
続配線１０４１，１０４２を形成する。
【００３０】次に、プラズマＣＶＤ技術により絶縁膜４
（シリコン酸化膜、シリコン窒化膜等）と半導体膜（図
示せず）を堆積し、フォトリソグラフィ技術によりパタ
ーニング後、半導体膜をドライエッチングしてアイラン
ド部（図示せず）を形成する。
（シリコン酸化膜、シリコン窒化膜等）と半導体膜（図
示せず）を堆積し、フォトリソグラフィ技術によりパタ
ーニング後、半導体膜をドライエッチングしてアイラン
ド部（図示せず）を形成する。
【００３１】次に、第２の配線層となる導電性金属膜
（Ｃｒ，Ａｌ，Ｍｏ膜等）をスパッタリング技術により
堆積し、フォトリソグラフィ技術によりパターニング
後、ウェットエッチング技術又は、ドライエッチンッグ
技術によりこの導電性金属膜をエッチングして第２のＴ
Ｐ１０３１，１０３２を構成する図示されていない第２
のＴＰ部配線（図４の第２のＴＰ部配線１１５５に同
じ）、ソース配線１０５０及び第２のＴＰ間接続配線１
０５１，１０５２を形成する。
（Ｃｒ，Ａｌ，Ｍｏ膜等）をスパッタリング技術により
堆積し、フォトリソグラフィ技術によりパターニング
後、ウェットエッチング技術又は、ドライエッチンッグ
技術によりこの導電性金属膜をエッチングして第２のＴ
Ｐ１０３１，１０３２を構成する図示されていない第２
のＴＰ部配線（図４の第２のＴＰ部配線１１５５に同
じ）、ソース配線１０５０及び第２のＴＰ間接続配線１
０５１，１０５２を形成する。
【００３２】次に、プラズマＣＶＤ技術にて保護膜５
（シリコン窒化膜等）を堆積する。図４（ａ１１），
（ａ２１）は、この保護膜５を堆積後の状態を示す断面
図である。
（シリコン窒化膜等）を堆積する。図４（ａ１１），
（ａ２１）は、この保護膜５を堆積後の状態を示す断面
図である。
【００３３】次に、第１のＴＰと第２のＴＰを全て接続
するため、各ＴＰ間接続配線部の図示されていないコン
タクトホール及び各ＴＰ部をフォトリソグラフィ技術に
てパターニングし、絶縁膜４及び必要に応じて保護膜５
をウェットエッチング技術又は、ドライエッチング技術
にてエッチングし、各ＴＰ部及びコンタクトホールを開
孔する。
するため、各ＴＰ間接続配線部の図示されていないコン
タクトホール及び各ＴＰ部をフォトリソグラフィ技術に
てパターニングし、絶縁膜４及び必要に応じて保護膜５
をウェットエッチング技術又は、ドライエッチング技術
にてエッチングし、各ＴＰ部及びコンタクトホールを開
孔する。
【００３４】次に、第３の配線層となる導電性の低抵抗
配線膜（ＩＴＯ膜等）を堆積し、フォトリソグラフィ技
術にてパターニング後、この低抵抗配線膜をエッチング
し、低抵抗配線１０６１〜１０６４を形成して第１のＴ
Ｐ１０２１，１０２２と第２のＴＰ１０３１，１０３２
を形成すると共にこれらの各ＴＰを全て電気的に接続す
る。この時、図示されていないが、多面取りガラス基板
７上の全てのＴＦＴ基板１１，１２，１３，１４間も電
気的に接続されて多面取りガラス基板７上の全てのＴＰ
は全て電気的に等価となり、以後の工程ではＴＦＴ基板
分割までは静電気の問題は生じなくなる。
配線膜（ＩＴＯ膜等）を堆積し、フォトリソグラフィ技
術にてパターニング後、この低抵抗配線膜をエッチング
し、低抵抗配線１０６１〜１０６４を形成して第１のＴ
Ｐ１０２１，１０２２と第２のＴＰ１０３１，１０３２
を形成すると共にこれらの各ＴＰを全て電気的に接続す
る。この時、図示されていないが、多面取りガラス基板
７上の全てのＴＦＴ基板１１，１２，１３，１４間も電
気的に接続されて多面取りガラス基板７上の全てのＴＰ
は全て電気的に等価となり、以後の工程ではＴＦＴ基板
分割までは静電気の問題は生じなくなる。
【００３５】尚、以後の工程は本発明と直接関わりがな
いので説明を省略するが、最終的には切断線８で切断さ
れて、個別のＴＦＴ基板１１，１２，１３，１４とな
る。
いので説明を省略するが、最終的には切断線８で切断さ
れて、個別のＴＦＴ基板１１，１２，１３，１４とな
る。
【００３６】多面取りガラス基板を用いたＴＦＴ基板製
造工程中では、通常、保護膜５を堆積後の状態（図４
（ａ１１），（ａ２１）、図８（ｂ２１），（ｂ３
１）、図１２（ｃ１１），（ｃ２１）に示す状態）が、
互いに異なるＴＦＴ基板上にあって且つ隣接している各
ＴＰ部配線間静電破壊を最も生じやすい。
造工程中では、通常、保護膜５を堆積後の状態（図４
（ａ１１），（ａ２１）、図８（ｂ２１），（ｂ３
１）、図１２（ｃ１１），（ｃ２１）に示す状態）が、
互いに異なるＴＦＴ基板上にあって且つ隣接している各
ＴＰ部配線間静電破壊を最も生じやすい。
【００３７】しかし、本実施形態のＴＦＴ基板１０をマ
トリックス状に配列した多面取りガラス基板７では、図
４（ａ１１），（ａ２１）に示すとおり、異なるＴＦＴ
基板上で且つ隣接するＴＰ部配線は、一方が第１の配線
層で形成された第１のＴＰ部配線１２４５或いは１４４
５であり、他方は、第２の配線層で形成された第２のＴ
Ｐ部配線１１５５になり、絶縁膜４により分離されてい
る。
トリックス状に配列した多面取りガラス基板７では、図
４（ａ１１），（ａ２１）に示すとおり、異なるＴＦＴ
基板上で且つ隣接するＴＰ部配線は、一方が第１の配線
層で形成された第１のＴＰ部配線１２４５或いは１４４
５であり、他方は、第２の配線層で形成された第２のＴ
Ｐ部配線１１５５になり、絶縁膜４により分離されてい
る。
【００３８】したがって、隣接する一方のＴＰ部配線の
みが剥離帯電により帯電して隣接するＴＰ部配線間で電
位差が発生しても、絶縁膜４が電界集中を緩和し、隣接
ＴＰ部配線間の放電を防止できる。
みが剥離帯電により帯電して隣接するＴＰ部配線間で電
位差が発生しても、絶縁膜４が電界集中を緩和し、隣接
ＴＰ部配線間の放電を防止できる。
【００３９】具体的には、例えば第１の従来例で、図８
（ｂ２１）の場合、保護膜５が１５０ｎｍのシリコン窒
化膜でなり、ＴＰ部間の距離が３．８５ｍｍのとき、剥
離帯電電圧１ＫＶでＴＰ部間の放電を生じたのに対し、
本実施形態の場合、図４（ａ１１）或いは図４（ａ２
１）いずれの場合も、絶縁膜４が（ＳiＯ2膜１５０ｎｍ
＋ＳiＮx膜３２５ｎｍ）でなり、ＴＰ部間の距離が３．
８５ｍｍのとき、剥離帯電電圧３ＫＶでもＴＰ部間の放
電は観測されなかった。
（ｂ２１）の場合、保護膜５が１５０ｎｍのシリコン窒
化膜でなり、ＴＰ部間の距離が３．８５ｍｍのとき、剥
離帯電電圧１ＫＶでＴＰ部間の放電を生じたのに対し、
本実施形態の場合、図４（ａ１１）或いは図４（ａ２
１）いずれの場合も、絶縁膜４が（ＳiＯ2膜１５０ｎｍ
＋ＳiＮx膜３２５ｎｍ）でなり、ＴＰ部間の距離が３．
８５ｍｍのとき、剥離帯電電圧３ＫＶでもＴＰ部間の放
電は観測されなかった。
【００４０】
【発明の効果】以上説明したように、本発明のＴＦＴ基
板は、第１の配線層により形成された第１のトランスフ
ァパッド部配線を含む第１のトランスファパッドと第１
の配線層より上層の第２の配線層により形成された第２
のトランスファパッド部配線を含む第２のトランスファ
パッドとがこのＴＦＴ基板の辺に平行で且つ中心を通る
直線を対称軸として互いに対称の位置に配置されてい
る、或いはこのＴＦＴ基板の同一辺端上に配置されたト
ランスファパッドの中の少なくとも同一辺の両端部の一
方には第１のトランスファパッドが配置され他方には第
２のトランスファパッドが配置されている、或いはこの
ＴＦＴ基板の４隅の一方の互いに対角の位置に第１のト
ランスファパッドが配置され他方の互いに対角の位置に
は第２のトランスファパッドが配置されているので、本
発明のＴＦＴ基板をマトリックス状に配列した多面取り
ガラス基板を用いてＴＦＴ基板の製造を行えば、保護膜
堆積直後の隣接する他のＴＦＴ基板のＴＰ部配線が異な
る配線層となり、ＴＰ部配線を介したＴＦＴ基板間の静
電破壊を防止でき、歩留り良くＴＦＴ基板を製造できる
という効果が得られる。
板は、第１の配線層により形成された第１のトランスフ
ァパッド部配線を含む第１のトランスファパッドと第１
の配線層より上層の第２の配線層により形成された第２
のトランスファパッド部配線を含む第２のトランスファ
パッドとがこのＴＦＴ基板の辺に平行で且つ中心を通る
直線を対称軸として互いに対称の位置に配置されてい
る、或いはこのＴＦＴ基板の同一辺端上に配置されたト
ランスファパッドの中の少なくとも同一辺の両端部の一
方には第１のトランスファパッドが配置され他方には第
２のトランスファパッドが配置されている、或いはこの
ＴＦＴ基板の４隅の一方の互いに対角の位置に第１のト
ランスファパッドが配置され他方の互いに対角の位置に
は第２のトランスファパッドが配置されているので、本
発明のＴＦＴ基板をマトリックス状に配列した多面取り
ガラス基板を用いてＴＦＴ基板の製造を行えば、保護膜
堆積直後の隣接する他のＴＦＴ基板のＴＰ部配線が異な
る配線層となり、ＴＰ部配線を介したＴＦＴ基板間の静
電破壊を防止でき、歩留り良くＴＦＴ基板を製造できる
という効果が得られる。
【図１】本発明のＴＦＴ基板の一実施形態のＴＰ配置を
模式的に示す平面図である。
模式的に示す平面図である。
【図２】本発明の多面取りガラス基板上へのＴＦＴ基板
の配列方法の一実施形態を模式的に示す図であり、図１
のＴＦＴ基板を４枚マトリックス状に配列した平面図で
ある。
の配列方法の一実施形態を模式的に示す図であり、図１
のＴＦＴ基板を４枚マトリックス状に配列した平面図で
ある。
【図３】図２のＡ部を拡大した模式的な平面図である。
【図４】図３のＡ１−Ａ１’部及びＡ２−Ａ２’部の模
式的な断面図である。（ａ１１）と（ａ１２）は、それ
ぞれ第３の配線層形成前と形成後のＡ１−Ａ１’部の断
面図であり、（ａ２１）と（ａ２２）は、それぞれ第３
の配線層形成前と形成後のＡ２−Ａ２’部の断面図であ
る。
式的な断面図である。（ａ１１）と（ａ１２）は、それ
ぞれ第３の配線層形成前と形成後のＡ１−Ａ１’部の断
面図であり、（ａ２１）と（ａ２２）は、それぞれ第３
の配線層形成前と形成後のＡ２−Ａ２’部の断面図であ
る。
【図５】従来のＴＦＴ基板のＴＰ構成の一例を模式的に
示す平面図である。
示す平面図である。
【図６】図５のＴＦＴ基板４枚を、多面取りガラス基板
上へマトリックス状に配列した例を模式的に示す平面図
である。
上へマトリックス状に配列した例を模式的に示す平面図
である。
【図７】図６のＢ部の拡大平面図である。
【図８】図７のＢ２−Ｂ２’部及びＢ３−Ｂ３’部の模
式的な断面図である。（ｂ２１）と（ｂ２２）は、それ
ぞれ第３の配線層形成前と形成後のＢ２−Ｂ２’部の断
面図であり、（ｂ３１）と（ｂ３２）は、それぞれ第３
の配線層形成前と形成後のＢ３−Ｂ３’部の断面図であ
る。
式的な断面図である。（ｂ２１）と（ｂ２２）は、それ
ぞれ第３の配線層形成前と形成後のＢ２−Ｂ２’部の断
面図であり、（ｂ３１）と（ｂ３２）は、それぞれ第３
の配線層形成前と形成後のＢ３−Ｂ３’部の断面図であ
る。
【図９】従来のＴＦＴ基板ＴＰ構成の他の例を模式的に
示す平面図である。
示す平面図である。
【図１０】図９のＴＦＴ基板４枚を、多面取りガラス基
板上へマトリックス状に配列した例を模式的に示す平面
図である。
板上へマトリックス状に配列した例を模式的に示す平面
図である。
【図１１】図１０のＣ部の拡大平面図である。
【図１２】図１１のＣ１−Ｃ１’部及びＣ２−Ｃ２’部
の模式的な断面図である。（ｃ１１）と（ｃ１２）は、
それぞれ第３の配線層形成前と形成後のＣ１−Ｃ１’部
の断面図であり、（ｃ２１）と（ｃ２２）は、それぞれ
第３の配線層形成前と形成後のＣ２−Ｃ２’部の断面図
である。
の模式的な断面図である。（ｃ１１）と（ｃ１２）は、
それぞれ第３の配線層形成前と形成後のＣ１−Ｃ１’部
の断面図であり、（ｃ２１）と（ｃ２２）は、それぞれ
第３の配線層形成前と形成後のＣ２−Ｃ２’部の断面図
である。
１ 第１の対称軸 ２ 第２の対称軸 ４ 絶縁膜 ５ 保護膜 ７ 多面取りガラス基板 ８ 切断線 １０〜１４，２０〜２４，３０〜３４ ＴＦＴ基板 １０２１，１０２２，１１２１，１１２２，１２２２，
１４２１，２０２１，２０２２，２３２１，２４２２
第１のトランスファパッド（ＴＰ） １０３１，１０３２，１１３１，１１３２，１３３１，
２０３１，２０３２，２１３１，２２３２ 第２のト
ランスファパッド（ＴＰ） １０４０ ゲート配線 １０４１，１０４２，１１４１，１１４２，１２４１
第１のＴＰ間接続配線 １０５０ ソース配線 １０５１，１０５２，１１５１，１１５２ 第２のＴ
Ｐ間接続配線 １０６１〜１０６４，１１６１〜１１６４，１２６４，
１３６１，１４６２，２０６１〜２０６４，２１６３，
２２６４，２３６１，２４６２，３０６１〜３０６４，
３１６３，３２６４，３３６１，３４６２ 低抵抗配
線 １１５５，２１５５，２２５５，３１５５，３２５５，
３４５５ 第２のＴＰ部配線 １２４５，１４４５ 第１のＴＰ部配線 ２３４５，２４４５，３１４５，３２４５，３４４５
第１のＴＰ部配線 ３０９１〜３０９４，３１９３，３２９４，３３９１，
３４９２ 第３のトランスファパッド（ＴＰ）
１４２１，２０２１，２０２２，２３２１，２４２２
第１のトランスファパッド（ＴＰ） １０３１，１０３２，１１３１，１１３２，１３３１，
２０３１，２０３２，２１３１，２２３２ 第２のト
ランスファパッド（ＴＰ） １０４０ ゲート配線 １０４１，１０４２，１１４１，１１４２，１２４１
第１のＴＰ間接続配線 １０５０ ソース配線 １０５１，１０５２，１１５１，１１５２ 第２のＴ
Ｐ間接続配線 １０６１〜１０６４，１１６１〜１１６４，１２６４，
１３６１，１４６２，２０６１〜２０６４，２１６３，
２２６４，２３６１，２４６２，３０６１〜３０６４，
３１６３，３２６４，３３６１，３４６２ 低抵抗配
線 １１５５，２１５５，２２５５，３１５５，３２５５，
３４５５ 第２のＴＰ部配線 １２４５，１４４５ 第１のＴＰ部配線 ２３４５，２４４５，３１４５，３２４５，３４４５
第１のＴＰ部配線 ３０９１〜３０９４，３１９３，３２９４，３３９１，
３４９２ 第３のトランスファパッド（ＴＰ）
Claims (8)
- 【請求項１】 液晶パネルを構成する四辺形状のＴＦＴ
基板において、該ＴＦＴ基板は第１の配線層により形成
された第１のトランスファパッド部配線を含む第１のト
ランスファパッドと前記第１の配線層より上層の第２の
配線層により形成された第２のトランスファパッド部配
線を含む第２のトランスファパッドとを有し、且つ少な
くとも前記第１のトランスファパッドは前記第２のトラ
ンスファパッド部配線を含まず、前記第１，第２のトラ
ンスファパッドは前記ＴＦＴ基板の周辺部に配置され、
且つ前記第１のトランスファパッドと第２のトランスフ
ァパッドとは前記ＴＦＴ基板の辺に平行で且つ中心を通
る直線を対称軸として互いに対称の位置に配置されてい
ることを特徴とするＴＦＴ基板。 - 【請求項２】 液晶パネルを構成する四辺形状のＴＦＴ
基板において、該ＴＦＴ基板は第１の配線層により形成
された第１のトランスファパッド部配線を含む第１のト
ランスファパッドと前記第１の配線層より上層の第２の
配線層により形成された第２のトランスファパッド部配
線を含む第２のトランスファパッドとを有し、且つ少な
くとも前記第１のトランスファパッドは前記第２のトラ
ンスファパッド部配線を含まず、前記第１，第２のトラ
ンスファパッドは前記ＴＦＴ基板の辺端部に配置され、
且つ前記ＴＦＴ基板の同一辺端上に配置されたトランス
ファパッドの中の少なくとも前記同一辺の両端部の一方
には前記第１のトランスファパッドが、他方には前記第
２のトランスファパッドが配置されていることを特徴と
するＴＦＴ基板。 - 【請求項３】 液晶パネルを構成する四辺形状のＴＦＴ
基板において、該ＴＦＴ基板は第１の配線層により形成
された第１のトランスファパッド部配線を含む第１のト
ランスファパッドと前記第１の配線層より上層の第２の
配線層により形成された第２のトランスファパッド部配
線を含む第２のトランスファパッドとを有し、且つ少な
くとも前記第１のトランスファパッドは前記第２のトラ
ンスファパッド部配線を含まず、前記第１，第２のトラ
ンスファパッドはそれぞれ前記ＴＦＴ基板の４隅の一方
の互いに対角の位置に第１のトランスファパッドが配置
され、他方の互いに対角の位置には第２のトランスファ
パッドが配置されていることを特徴とするＴＦＴ基板。 - 【請求項４】 第１のトランスファパッド部配線を形成
している第１の配線層が、ゲート配線層であり、第２の
トランスファパッド部配線を形成している第２の配線層
がソース配線層である請求項１，２又は３記載のＴＦＴ
基板。 - 【請求項５】 全てのトランスファパッドが、第３の配
線層を最上層膜として備えている請求項１乃至４いずれ
か１項に記載のＴＦＴ基板。 - 【請求項６】 第３の配線層がＩＴＯ膜で形成されてい
る請求項１乃至５いずれか１項に記載のＴＦＴ基板。 - 【請求項７】 複数のＴＦＴ基板を同一ガラス基板上に
規則的に配列した多面取りガラス基板において、異なる
前記ＴＦＴ基板上であって且つ互いに隣接しているそれ
ぞれのトランスファパッドは、互いに絶縁層で分離され
た異なる配線層で形成されたトランスファパッド部配線
を含むように配列したことを特徴とする多面取りガラス
基板上へのＴＦＴ基板の配列方法。 - 【請求項８】 請求項１乃至６いずれか１項に記載のＴ
ＦＴ基板をマトリックス状に配列したことを特徴とする
多面取りガラス基板上へのＴＦＴ基板の配列方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135199A JP3231727B2 (ja) | 1999-02-19 | 1999-02-19 | Ｔｆｔ基板及び多面取りガラス基板上へのｔｆｔ基板の配列方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135199A JP3231727B2 (ja) | 1999-02-19 | 1999-02-19 | Ｔｆｔ基板及び多面取りガラス基板上へのｔｆｔ基板の配列方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000241786A true JP2000241786A (ja) | 2000-09-08 |
| JP3231727B2 JP3231727B2 (ja) | 2001-11-26 |
Family
ID=12606100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4135199A Expired - Fee Related JP3231727B2 (ja) | 1999-02-19 | 1999-02-19 | Ｔｆｔ基板及び多面取りガラス基板上へのｔｆｔ基板の配列方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3231727B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214627A (ja) * | 2000-11-17 | 2002-07-31 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに投射型表示装置 |
| JP2002250929A (ja) * | 2001-02-26 | 2002-09-06 | Optrex Corp | 反射型液晶表示パネル用マザー基板 |
| JP2007256741A (ja) * | 2006-03-24 | 2007-10-04 | Epson Imaging Devices Corp | 電気光学装置の製造方法、電気光学装置、及び電子機器 |
| JP2007272010A (ja) * | 2006-03-31 | 2007-10-18 | Mitsubishi Electric Corp | 液晶表示装置の製造方法 |
| CN101542372B (zh) * | 2007-02-19 | 2011-09-21 | 东芝松下显示技术有限公司 | 液晶盒用长条状母材、液晶盒用多单元母材、阵列基板用基板、及液晶盒的制造方法 |
| JP7018918B2 (ja) | 2005-12-26 | 2022-02-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1999
- 1999-02-19 JP JP4135199A patent/JP3231727B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214627A (ja) * | 2000-11-17 | 2002-07-31 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに投射型表示装置 |
| JP2002250929A (ja) * | 2001-02-26 | 2002-09-06 | Optrex Corp | 反射型液晶表示パネル用マザー基板 |
| JP4717231B2 (ja) * | 2001-02-26 | 2011-07-06 | オプトレックス株式会社 | 反射型液晶表示パネル用マザー基板 |
| JP7018918B2 (ja) | 2005-12-26 | 2022-02-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2007256741A (ja) * | 2006-03-24 | 2007-10-04 | Epson Imaging Devices Corp | 電気光学装置の製造方法、電気光学装置、及び電子機器 |
| JP2007272010A (ja) * | 2006-03-31 | 2007-10-18 | Mitsubishi Electric Corp | 液晶表示装置の製造方法 |
| CN101542372B (zh) * | 2007-02-19 | 2011-09-21 | 东芝松下显示技术有限公司 | 液晶盒用长条状母材、液晶盒用多单元母材、阵列基板用基板、及液晶盒的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3231727B2 (ja) | 2001-11-26 |
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