JPH08179362A - 薄膜トランジスタアレイ基板 - Google Patents
薄膜トランジスタアレイ基板Info
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- JPH08179362A JPH08179362A JP31982694A JP31982694A JPH08179362A JP H08179362 A JPH08179362 A JP H08179362A JP 31982694 A JP31982694 A JP 31982694A JP 31982694 A JP31982694 A JP 31982694A JP H08179362 A JPH08179362 A JP H08179362A
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Abstract
(57)【要約】
【目的】 ゲート電極線と透明保持容量電極とのコンタ
クトの熱履歴による接触抵抗の増大を防止するととも
に、画素電極などのパターニング工程などでの低抵抗ゲ
ート配線の腐蝕による断線を防止したTFTアレイ基板
を提供する。 【構成】 絶縁基板1上にゲート電極線3、ソース電極
線10、電極線の交差部に設けられたTFT、該TFT
のドレイン電極11に接続された画素電極5、および透
明導電膜からなり前記ゲート電極線と電気的に接続され
る保持容量電極2と保持容量絶縁膜13とを有するマト
リックス型表示装置用のTFTアレイ基板であって、前
記ゲート電極線は少なくとも低抵抗材料からなる第1ゲ
ート電極線3aと高融点金属材料からなる第2ゲート電
極線3bとを有し、第1ゲート電極線の表面は第2ゲー
ト電極線により完全に被覆され、かつ、前記ゲート電極
線と保持容量電極との接触部は第2ゲート電極線の材料
により接続される。
クトの熱履歴による接触抵抗の増大を防止するととも
に、画素電極などのパターニング工程などでの低抵抗ゲ
ート配線の腐蝕による断線を防止したTFTアレイ基板
を提供する。 【構成】 絶縁基板1上にゲート電極線3、ソース電極
線10、電極線の交差部に設けられたTFT、該TFT
のドレイン電極11に接続された画素電極5、および透
明導電膜からなり前記ゲート電極線と電気的に接続され
る保持容量電極2と保持容量絶縁膜13とを有するマト
リックス型表示装置用のTFTアレイ基板であって、前
記ゲート電極線は少なくとも低抵抗材料からなる第1ゲ
ート電極線3aと高融点金属材料からなる第2ゲート電
極線3bとを有し、第1ゲート電極線の表面は第2ゲー
ト電極線により完全に被覆され、かつ、前記ゲート電極
線と保持容量電極との接触部は第2ゲート電極線の材料
により接続される。
Description
【0001】
【産業上の利用分野】本発明は、マトリックス型表示装
置に用いられる、薄膜トランジスタアレイ基板に関する
ものである。
置に用いられる、薄膜トランジスタアレイ基板に関する
ものである。
【0002】
【従来の技術】マトリックス型表示装置は、通常、薄膜
トランジスタ(以下、TFTという)などが設けられた
薄膜トランジスタアレイ基板(以下、TFTアレイ基板
ともいう)とカラーフィルターなどが設けられた対向基
板の2枚の基板のあいだに液晶などの表示材料が挟持さ
れ、この表示材料に選択的に電圧が印加されるように構
成されている。前記TFTアレイ基板には、マトリック
ス状に配列された透明性導電膜からなる画素電極が設け
られ、これらの画素電極ごとに選択的に電圧を印加する
ためのTFTなどのスイッチング素子および電荷を保持
し、かつ、前記TFTの寄生容量による信号レベルの変
動を低減するための電荷保持容量が設けられている。従
来、この種の装置としては、図7〜9に示すものがあ
る。図7は、従来のマトリックス型表示装置の画素部分
の平面図、図8は図7のA−A線断面図、図9はTFT
アクティブマトリックス型の液晶表示装置(以下、LC
Dという)の画素の等価回路を示す図である。
トランジスタ(以下、TFTという)などが設けられた
薄膜トランジスタアレイ基板(以下、TFTアレイ基板
ともいう)とカラーフィルターなどが設けられた対向基
板の2枚の基板のあいだに液晶などの表示材料が挟持さ
れ、この表示材料に選択的に電圧が印加されるように構
成されている。前記TFTアレイ基板には、マトリック
ス状に配列された透明性導電膜からなる画素電極が設け
られ、これらの画素電極ごとに選択的に電圧を印加する
ためのTFTなどのスイッチング素子および電荷を保持
し、かつ、前記TFTの寄生容量による信号レベルの変
動を低減するための電荷保持容量が設けられている。従
来、この種の装置としては、図7〜9に示すものがあ
る。図7は、従来のマトリックス型表示装置の画素部分
の平面図、図8は図7のA−A線断面図、図9はTFT
アクティブマトリックス型の液晶表示装置(以下、LC
Dという)の画素の等価回路を示す図である。
【0003】図7および図8において、1は透明の絶縁
基板、2はゲート電極線と接続される保持容量電極、3
aは第1ゲート電極線、3bは第2ゲート電極線、5は
画素電極、6はゲート絶縁膜、7はノンドープアモリフ
ァスシリコンからなる活性層、8はチャネル保護膜、9
はリンドープアモルファスシリコンからなるコンタクト
層、10はソース電極線、11はドレイン電極、12は
パッシベーション膜、13は保持容量絶縁膜、14は保
持容量電極2とゲート電極線3(3a、3b)を接続す
るコンタクトホール、15は画素電極5とドレイン電極
11を接続するコンタクトホールである。
基板、2はゲート電極線と接続される保持容量電極、3
aは第1ゲート電極線、3bは第2ゲート電極線、5は
画素電極、6はゲート絶縁膜、7はノンドープアモリフ
ァスシリコンからなる活性層、8はチャネル保護膜、9
はリンドープアモルファスシリコンからなるコンタクト
層、10はソース電極線、11はドレイン電極、12は
パッシベーション膜、13は保持容量絶縁膜、14は保
持容量電極2とゲート電極線3(3a、3b)を接続す
るコンタクトホール、15は画素電極5とドレイン電極
11を接続するコンタクトホールである。
【0004】LCDの各画素は各電極や配線間に図9に
示されるような等価回路図で表わされる容量が形成され
ている。図9において、C1、C8はゲート電極線3とソ
ース電極線10とのあいだの容量、C2、C9はTFTの
ドレイン・ソース間、C3、C10はTFTのゲート・ド
レイン間、C4、C11はTFTのドレイン・ソース間の
各容量を、C5、C12はTFTのドレインと次段のソー
ス電極線10とのあいだの容量、C6、C13は液晶層に
よる容量、C7、C14は保持容量をそれぞれ示す。この
LCDのn番目のゲート電極線に寄生する総容量Cgn
は、
示されるような等価回路図で表わされる容量が形成され
ている。図9において、C1、C8はゲート電極線3とソ
ース電極線10とのあいだの容量、C2、C9はTFTの
ドレイン・ソース間、C3、C10はTFTのゲート・ド
レイン間、C4、C11はTFTのドレイン・ソース間の
各容量を、C5、C12はTFTのドレインと次段のソー
ス電極線10とのあいだの容量、C6、C13は液晶層に
よる容量、C7、C14は保持容量をそれぞれ示す。この
LCDのn番目のゲート電極線に寄生する総容量Cgn
は、
【0005】
【数1】
【0006】で表わされる。すなわち、各画素のゲート
電極線3に寄生する容量は次段の画素の容量の影響を受
け、順次ゲート電極線3の容量が増大する。その結果、
ゲート信号の遅延が生じ、表示ムラになるため、ゲート
電極線3の低抵抗化が必要となり、ゲート電極線3をA
lなどの比抵抗の小さな金属材料あるいは、前記低抵抗
金属とTa、Crの高融点金属との2層膜で形成してい
る。
電極線3に寄生する容量は次段の画素の容量の影響を受
け、順次ゲート電極線3の容量が増大する。その結果、
ゲート信号の遅延が生じ、表示ムラになるため、ゲート
電極線3の低抵抗化が必要となり、ゲート電極線3をA
lなどの比抵抗の小さな金属材料あるいは、前記低抵抗
金属とTa、Crの高融点金属との2層膜で形成してい
る。
【0007】つぎに、従来のTFTアレイ基板の形成方
法について説明する。まず、透明導電膜からなる保持容
量電極2を形成し、保持容量絶縁膜13を形成したの
ち、保持容量絶縁膜13をドライエッチングなどでエッ
チングすることにより、保持容量電極2上にゲート電極
線3との接続のためのコンタクトホール14を形成す
る。そののち、低抵抗金属材料であるAlなどを成膜
し、フォトリソグラフィーおよびエッチングにより、前
記コンタクトホール14を覆うように第1ゲート電極線
3aを形成する。そののち、Ta、Crなどの高融点金
属材料からなる第2ゲート電極線3bを形成する。つぎ
に、画素電極5を前記保持容量電極2と一部が重畳する
ように形成し、ゲート絶縁膜6、活性層7とするノンド
ープ半導体層、およびチャネル保護膜8を成膜する。そ
して、チャネル保護膜8をアイランド状にフォトリソグ
ラフィーおよびエッチングによりパターニングする。つ
ぎに、オーミックコンタクト層9であるリンドープ半導
体層を成膜し、画素電極5とドレイン電極11を接続す
るためのコンタクトホール15を形成する。さらに、ソ
ース電極線10およびドレイン電極11をAlなどの金
属膜で形成し、チャネル部分のリンドープ半導体層を除
去する。最後に保護膜12を形成してTFTアレイ基板
を作製する。
法について説明する。まず、透明導電膜からなる保持容
量電極2を形成し、保持容量絶縁膜13を形成したの
ち、保持容量絶縁膜13をドライエッチングなどでエッ
チングすることにより、保持容量電極2上にゲート電極
線3との接続のためのコンタクトホール14を形成す
る。そののち、低抵抗金属材料であるAlなどを成膜
し、フォトリソグラフィーおよびエッチングにより、前
記コンタクトホール14を覆うように第1ゲート電極線
3aを形成する。そののち、Ta、Crなどの高融点金
属材料からなる第2ゲート電極線3bを形成する。つぎ
に、画素電極5を前記保持容量電極2と一部が重畳する
ように形成し、ゲート絶縁膜6、活性層7とするノンド
ープ半導体層、およびチャネル保護膜8を成膜する。そ
して、チャネル保護膜8をアイランド状にフォトリソグ
ラフィーおよびエッチングによりパターニングする。つ
ぎに、オーミックコンタクト層9であるリンドープ半導
体層を成膜し、画素電極5とドレイン電極11を接続す
るためのコンタクトホール15を形成する。さらに、ソ
ース電極線10およびドレイン電極11をAlなどの金
属膜で形成し、チャネル部分のリンドープ半導体層を除
去する。最後に保護膜12を形成してTFTアレイ基板
を作製する。
【0008】
【発明が解決しようとする課題】従来のTFTアレイ基
板は、ゲート信号の遅延による面内均一性の低下を低減
するために、ゲート電極線をAlなど低抵抗金属材料か
らなる第1ゲート電極線とCrなどの高融点金属材料か
らなる第2ゲート電極線とにより2層化して形成される
が、Alなどからなる第1ゲート電極線と透明保持容量
電極とのコンタクトがゲート絶縁膜やアモルファスシリ
コンなどの成膜工程(200℃程度)の熱履歴により劣
化し、図10に示すような大きなコンタクト抵抗を生
じ、見かけ上の保持容量が変化するという問題がある。
なお、図10は前記熱履歴後の電圧−電流特性を示す図
で、A1がAl単層のばあい、CrがCr単層のばあい
を示し、横軸が印加電圧、縦軸がそのときの電流値を示
す。
板は、ゲート信号の遅延による面内均一性の低下を低減
するために、ゲート電極線をAlなど低抵抗金属材料か
らなる第1ゲート電極線とCrなどの高融点金属材料か
らなる第2ゲート電極線とにより2層化して形成される
が、Alなどからなる第1ゲート電極線と透明保持容量
電極とのコンタクトがゲート絶縁膜やアモルファスシリ
コンなどの成膜工程(200℃程度)の熱履歴により劣
化し、図10に示すような大きなコンタクト抵抗を生
じ、見かけ上の保持容量が変化するという問題がある。
なお、図10は前記熱履歴後の電圧−電流特性を示す図
で、A1がAl単層のばあい、CrがCr単層のばあい
を示し、横軸が印加電圧、縦軸がそのときの電流値を示
す。
【0009】また、透明導電膜からなる画素電極のパタ
ーニング時に、コンタクトホール部分14のカバレッジ
不良のために、保持容量電極あるいは第1ゲート電極線
に腐蝕が発生し、ゲート電極線に断線が生じるという問
題がある。
ーニング時に、コンタクトホール部分14のカバレッジ
不良のために、保持容量電極あるいは第1ゲート電極線
に腐蝕が発生し、ゲート電極線に断線が生じるという問
題がある。
【0010】本発明は、前記のような従来の問題を解決
するためになされたもので、透明性導電膜の保持容量電
極とゲート電極線とのコンタクトの劣化がなく、しか
も、画素電極形成工程などのパターニングによるゲート
電極線の断線の発生のない低抵抗ゲート電極線を有する
TFTアレイ基板を実現することを目的とするものであ
る。
するためになされたもので、透明性導電膜の保持容量電
極とゲート電極線とのコンタクトの劣化がなく、しか
も、画素電極形成工程などのパターニングによるゲート
電極線の断線の発生のない低抵抗ゲート電極線を有する
TFTアレイ基板を実現することを目的とするものであ
る。
【0011】
【課題を解決するための手段】本発明のTFTアレイ基
板は、透明の絶縁基板上に並設された複数のゲート電極
線、該ゲート電極線に交差する複数のソース電極線、該
2つの電極線の交差部に設けられた薄膜トランジスタ、
該薄膜トランジスタのドレイン電極に接続された透明導
電膜からなる画素電極、および透明導電膜からなり前記
ゲート電極線と電気的に接続される保持容量電極と少な
くとも前記画素電極の一部とのあいだに挟持される保持
容量絶縁膜と該画素電極の一部とからなる保持容量を有
するマトリックス型表示装置用の薄膜トランジスタアレ
イ基板であって、前記ゲート電極線は少なくとも低抵抗
材料からなる第1ゲート電極線と高融点金属材料からな
る第2ゲート電極線とを有し、第1ゲート電極線の表面
は第2ゲート電極線により完全に被覆され、かつ、前記
ゲート電極線と保持容量電極との接触部は第2ゲート電
極線の材料により接続されている。
板は、透明の絶縁基板上に並設された複数のゲート電極
線、該ゲート電極線に交差する複数のソース電極線、該
2つの電極線の交差部に設けられた薄膜トランジスタ、
該薄膜トランジスタのドレイン電極に接続された透明導
電膜からなる画素電極、および透明導電膜からなり前記
ゲート電極線と電気的に接続される保持容量電極と少な
くとも前記画素電極の一部とのあいだに挟持される保持
容量絶縁膜と該画素電極の一部とからなる保持容量を有
するマトリックス型表示装置用の薄膜トランジスタアレ
イ基板であって、前記ゲート電極線は少なくとも低抵抗
材料からなる第1ゲート電極線と高融点金属材料からな
る第2ゲート電極線とを有し、第1ゲート電極線の表面
は第2ゲート電極線により完全に被覆され、かつ、前記
ゲート電極線と保持容量電極との接触部は第2ゲート電
極線の材料により接続されている。
【0012】前記透明の絶縁基板上に透明導電膜からな
る保持容量電極が設けられ、該保持容量電極上に前記保
持容量絶縁膜が設けられ、該保持容量絶縁膜上の一部に
前記第1ゲート電極線を覆って第2ゲート電極線が設け
られ、前記保持容量絶縁膜に設けられたコンタクトホー
ルに前記第2ゲート電極線の材料が被膜されることによ
り前記ゲート電極線と前記保持容量電極とが接続される
ことによって前記構成を達成できる。
る保持容量電極が設けられ、該保持容量電極上に前記保
持容量絶縁膜が設けられ、該保持容量絶縁膜上の一部に
前記第1ゲート電極線を覆って第2ゲート電極線が設け
られ、前記保持容量絶縁膜に設けられたコンタクトホー
ルに前記第2ゲート電極線の材料が被膜されることによ
り前記ゲート電極線と前記保持容量電極とが接続される
ことによって前記構成を達成できる。
【0013】前記構成はまた、前記透明の絶縁基板上に
前記第2ゲート電極線が前記第1ゲート電極線を覆うよ
うに設けられ、前記保持容量電極が該第2ゲート電極線
上に設けられることにより前記ゲート電極線と前記保持
容量電極とが接続されてもよい。
前記第2ゲート電極線が前記第1ゲート電極線を覆うよ
うに設けられ、前記保持容量電極が該第2ゲート電極線
上に設けられることにより前記ゲート電極線と前記保持
容量電極とが接続されてもよい。
【0014】前記保持容量電極上に該保持容量電極を覆
うように前記保持容量絶縁膜が設けられ、かつ、該保持
容量絶縁膜が前記薄膜トランジスタのゲート電極上を除
いた全面に設けられてることが、ゲート電極線の一層の
保護の点から好ましい。
うように前記保持容量絶縁膜が設けられ、かつ、該保持
容量絶縁膜が前記薄膜トランジスタのゲート電極上を除
いた全面に設けられてることが、ゲート電極線の一層の
保護の点から好ましい。
【0015】前記薄膜トランジスタのゲート電極が前記
第2ゲート電極線と同じ材料で形成され、該薄膜トラン
ジスタのゲート絶縁膜と同一層で前記保持容量電極表面
がさらに覆われていることが、成膜工程削減の点から好
ましい。
第2ゲート電極線と同じ材料で形成され、該薄膜トラン
ジスタのゲート絶縁膜と同一層で前記保持容量電極表面
がさらに覆われていることが、成膜工程削減の点から好
ましい。
【0016】
【作用】本発明のTFTアレイ基板によれば、エッチン
グ液などに腐蝕され易いAlなどの低抵抗金属からなる
第1ゲート電極線がCr、Moなどのエッチング液など
に腐蝕されにくく、かつ、耐熱性のある高融点金属から
なる第2ゲート電極線により完全に覆われているため、
画素電極などのパターニングの際に腐蝕して断線が生じ
ることがなくなる。さらに本発明のTFTアレイ基板に
よれば、保持容量電極との電気的接続のためのコンタク
トを第2ゲート電極線の金属材料により行っているた
め、ゲート絶縁膜や半導体層などの成膜時における熱履
歴によっても劣化することがなく、低い接触抵抗を維持
することができる。
グ液などに腐蝕され易いAlなどの低抵抗金属からなる
第1ゲート電極線がCr、Moなどのエッチング液など
に腐蝕されにくく、かつ、耐熱性のある高融点金属から
なる第2ゲート電極線により完全に覆われているため、
画素電極などのパターニングの際に腐蝕して断線が生じ
ることがなくなる。さらに本発明のTFTアレイ基板に
よれば、保持容量電極との電気的接続のためのコンタク
トを第2ゲート電極線の金属材料により行っているた
め、ゲート絶縁膜や半導体層などの成膜時における熱履
歴によっても劣化することがなく、低い接触抵抗を維持
することができる。
【0017】また、請求項2記載の発明によれば、透明
の絶縁基板上に保持容量電極がゲート電極線により下層
に形成される構造のTFTアレイ基板において、第1ゲ
ート電極線が第2ゲート電極線により完全に覆われ、か
つ、保持容量電極とのコンタクトは保持容量絶縁膜に設
けられたコンタクトホールを介して第2ゲート電極線の
材料によりなされるため、第1ゲート電極線と保持容量
電極線との接触はなく、前述の作用を呈する。
の絶縁基板上に保持容量電極がゲート電極線により下層
に形成される構造のTFTアレイ基板において、第1ゲ
ート電極線が第2ゲート電極線により完全に覆われ、か
つ、保持容量電極とのコンタクトは保持容量絶縁膜に設
けられたコンタクトホールを介して第2ゲート電極線の
材料によりなされるため、第1ゲート電極線と保持容量
電極線との接触はなく、前述の作用を呈する。
【0018】さらに、請求項3記載の発明によれば、透
明の絶縁基板上にゲート電極線が保持容量電極より下層
に形成される構造のTFTアレイ基板において、絶縁基
板上に設けられた第1ゲート電極線を完全に覆って第2
ゲート電極線が設けられ、さらに第2ゲート電極線の上
に保持容量電極が設けられているため、第1ゲート電極
線が露出することはなく保持容量電極との接触は第2ゲ
ート電極線のみで行われ、前述の作用を呈する。
明の絶縁基板上にゲート電極線が保持容量電極より下層
に形成される構造のTFTアレイ基板において、絶縁基
板上に設けられた第1ゲート電極線を完全に覆って第2
ゲート電極線が設けられ、さらに第2ゲート電極線の上
に保持容量電極が設けられているため、第1ゲート電極
線が露出することはなく保持容量電極との接触は第2ゲ
ート電極線のみで行われ、前述の作用を呈する。
【0019】請求項4記載の発明のよれば、保持容量電
極および第2ゲート電極線の表面が保持容量絶縁膜によ
り覆われているため、一層パターニングの際のエッチン
グに対してゲート電極線が保護され、第2ゲート電極線
にピンホールがあっても完全に腐蝕を防止することがで
き、信頼性が向上する。
極および第2ゲート電極線の表面が保持容量絶縁膜によ
り覆われているため、一層パターニングの際のエッチン
グに対してゲート電極線が保護され、第2ゲート電極線
にピンホールがあっても完全に腐蝕を防止することがで
き、信頼性が向上する。
【0020】さらに請求項5記載の発明によれば、TF
Tのゲート絶縁膜と保持容量の保持容量絶縁膜とが同一
層で形成され、第2ゲート電極線上が完全に覆われるた
め、第2ゲート電極線にピンホールがあっても少ない工
程で完全に腐蝕を防止することができ、信頼性が向上す
る。
Tのゲート絶縁膜と保持容量の保持容量絶縁膜とが同一
層で形成され、第2ゲート電極線上が完全に覆われるた
め、第2ゲート電極線にピンホールがあっても少ない工
程で完全に腐蝕を防止することができ、信頼性が向上す
る。
【0021】
【実施例】つぎに図面を参照しながら本発明のTFTア
レイ基板について説明する。図1〜2は本発明のTFT
アレイ基板の実施例1の一画素部分の平面説明図および
そのA−A線断面説明図、図3〜4は同じく実施例2の
同様の図、図5〜6は同じく実施例3の同様の図であ
る。
レイ基板について説明する。図1〜2は本発明のTFT
アレイ基板の実施例1の一画素部分の平面説明図および
そのA−A線断面説明図、図3〜4は同じく実施例2の
同様の図、図5〜6は同じく実施例3の同様の図であ
る。
【0022】本発明のTFTアレイ基板は、透明の絶縁
基板1上に並設された複数のゲート電極線3(3a、3
b)、該ゲート電極線3に交差する複数のソース電極線
10、該2つの電極線の交差部に設けられたTFT、該
TFTのドレイン電極11に接続された透明導電膜から
なる画素電極5、および透明導電膜からなり前記ゲート
電極線3と電気的に接続される保持容量電極2と少なく
とも前記画素電極5の一部とのあいだに挟持される保持
容量絶縁膜13と該画素電極5の一部とからなる保持容
量を有するマトリックス型表示装置用のTFTアレイ基
板であって、前記ゲート電極線3は少なくとも低抵抗材
料からなる第1ゲート電極線3aと高融点金属材料から
なる第2ゲート電極線3bとを有し、第1ゲート電極線
3aの表面は第2ゲート電極線3bにより完全に被覆さ
れ、かつ、前記ゲート電極線3と保持容量電極2との接
触部は第2ゲート電極線3bの材料により接続されるこ
とにより構成されている。すなわち、本発明では、ゲー
ト電極線をAl、Cu、Agなどの低抵抗金属材料から
なる第1ゲート電極3aと耐熱性やエッチング時の耐薬
品性のあるCr、Mo、Ta、W、Ti、Ni−Crな
どの高融点金属材料からなる第2ゲート電極線3bの少
なくとも2層から構成し、薬品などに腐蝕し易い第1ゲ
ート電極線3aを第2ゲート電極線3bにより完全に被
覆し、低抵抗特性とともに耐薬品性を確保し、保持容量
電極2とのコンタクトは第2ゲート電極線3bの耐熱性
のある金属材料のみで行うことによりゲート絶縁膜6や
活性層7の成膜時の熱サイクルに対しても小さい接触抵
抗を維持することができるようにしたものである。
基板1上に並設された複数のゲート電極線3(3a、3
b)、該ゲート電極線3に交差する複数のソース電極線
10、該2つの電極線の交差部に設けられたTFT、該
TFTのドレイン電極11に接続された透明導電膜から
なる画素電極5、および透明導電膜からなり前記ゲート
電極線3と電気的に接続される保持容量電極2と少なく
とも前記画素電極5の一部とのあいだに挟持される保持
容量絶縁膜13と該画素電極5の一部とからなる保持容
量を有するマトリックス型表示装置用のTFTアレイ基
板であって、前記ゲート電極線3は少なくとも低抵抗材
料からなる第1ゲート電極線3aと高融点金属材料から
なる第2ゲート電極線3bとを有し、第1ゲート電極線
3aの表面は第2ゲート電極線3bにより完全に被覆さ
れ、かつ、前記ゲート電極線3と保持容量電極2との接
触部は第2ゲート電極線3bの材料により接続されるこ
とにより構成されている。すなわち、本発明では、ゲー
ト電極線をAl、Cu、Agなどの低抵抗金属材料から
なる第1ゲート電極3aと耐熱性やエッチング時の耐薬
品性のあるCr、Mo、Ta、W、Ti、Ni−Crな
どの高融点金属材料からなる第2ゲート電極線3bの少
なくとも2層から構成し、薬品などに腐蝕し易い第1ゲ
ート電極線3aを第2ゲート電極線3bにより完全に被
覆し、低抵抗特性とともに耐薬品性を確保し、保持容量
電極2とのコンタクトは第2ゲート電極線3bの耐熱性
のある金属材料のみで行うことによりゲート絶縁膜6や
活性層7の成膜時の熱サイクルに対しても小さい接触抵
抗を維持することができるようにしたものである。
【0023】この構成は保持容量電極2がゲート電極線
3より下層に形成される実施例1の構造のばあいには、
透明の絶縁基板1上に設けられたITO(酸化インジウ
ムスズ)、酸化スズ、酸化インジウムなどの透明導電電
膜からなる保持容量電極2とチッ化シリコン、酸化シリ
コン、酸化タンタル、酸化アルミニウムなどからなる保
持容量絶縁膜13を形成したのち、第1ゲート電極線3
aを成膜し、パターニングして形成し、そののち保持容
量絶縁膜13にコンタクト孔14を設け、第2ゲート電
極線3bの金属材料を成膜し、第1ゲート電極線3aお
よびコンタクト孔14が被膜されるようにパターニング
することによりえられる。
3より下層に形成される実施例1の構造のばあいには、
透明の絶縁基板1上に設けられたITO(酸化インジウ
ムスズ)、酸化スズ、酸化インジウムなどの透明導電電
膜からなる保持容量電極2とチッ化シリコン、酸化シリ
コン、酸化タンタル、酸化アルミニウムなどからなる保
持容量絶縁膜13を形成したのち、第1ゲート電極線3
aを成膜し、パターニングして形成し、そののち保持容
量絶縁膜13にコンタクト孔14を設け、第2ゲート電
極線3bの金属材料を成膜し、第1ゲート電極線3aお
よびコンタクト孔14が被膜されるようにパターニング
することによりえられる。
【0024】また、ゲート電極線3が保持容量電極2よ
り下層に形成される実施例2または3の構造のばあいに
は、透明の絶縁基板1上に第1ゲート電極線3a、第2
ゲート電極線3bをそれぞれ順次成膜およびパターニン
グすることにより形成し、ついで保持容量電極2を成膜
して第2ゲート電極線3bとのコンタクト部を被覆する
ようにパターニングすることにより前述の本発明の構成
がえられる。
り下層に形成される実施例2または3の構造のばあいに
は、透明の絶縁基板1上に第1ゲート電極線3a、第2
ゲート電極線3bをそれぞれ順次成膜およびパターニン
グすることにより形成し、ついで保持容量電極2を成膜
して第2ゲート電極線3bとのコンタクト部を被覆する
ようにパターニングすることにより前述の本発明の構成
がえられる。
【0025】さらに第2ゲート電極線3b上を絶縁膜で
被覆することにより第2ゲート電極線3bにピンホール
などがあっても完全に腐蝕などから保護することができ
るが、この絶縁膜による保護は実施例2に示される保持
容量絶縁膜13で保護されたり、実施例3に示されるゲ
ート絶縁膜6により保護される。
被覆することにより第2ゲート電極線3bにピンホール
などがあっても完全に腐蝕などから保護することができ
るが、この絶縁膜による保護は実施例2に示される保持
容量絶縁膜13で保護されたり、実施例3に示されるゲ
ート絶縁膜6により保護される。
【0026】つぎに具体的な実施例でさらに詳細に説明
する。
する。
【0027】[実施例1]まず、図1〜2に示されるよ
うに、透明絶縁性基板1上に透明導電膜からなる保持容
量電極2を形成する。つぎに保持容量絶縁膜13とな
る、たとえばチッ化シリコンをプラズマCVD法などで
成膜する。さらに、Alなどからなる第1ゲート電極線
3aをスパッタ法などで成膜したのち、まず第1ゲート
電極線3aをパターニングし、そののち、保持容量絶縁
膜13にコンタクトホール14を形成する。そして、C
rなどからなる第2ゲート電極線3bを第1ゲート電極
線3aおよびコンタクトホール14を完全に覆うように
形成する。さらに、保持容量電極2と同様の透明導電膜
からなる画素電極5を形成し、ゲート絶縁膜6となる、
たとえばチッ化シリコン、および活性層7である、たと
えばノンドープアモルファスシリコン(i−a−Si)
およびたとえばチッ化シリコンなどからなるチャネル保
護膜8を連続成膜し、チャネル保護膜8をパターニング
する。さらに、たとえばリンドープアモルファスシリコ
ン(n+−a−Si)などからなるコンタクト層9を形
成する。ついでコンタクト層9およびゲート絶縁膜6を
ドライエッチングなどにより連続してエッチングし、画
素電極5上にコンタクトホール15を形成する。さら
に、ソース電極線10およびドレイン電極11を形成す
るためのCrおよびAlを成膜し、パターニングし、前
記ソース電極線10およびドレイン電極11をマスクと
して、画素およびチャネル上の不要なノンドープアモル
ファスシリコン層およびリンドープアモルファスシリコ
ン層をドライエッチングなどで除去する。最後にチッ化
シリコンなどの保護膜12を形成し、TFTアレイ基板
が完成する。
うに、透明絶縁性基板1上に透明導電膜からなる保持容
量電極2を形成する。つぎに保持容量絶縁膜13とな
る、たとえばチッ化シリコンをプラズマCVD法などで
成膜する。さらに、Alなどからなる第1ゲート電極線
3aをスパッタ法などで成膜したのち、まず第1ゲート
電極線3aをパターニングし、そののち、保持容量絶縁
膜13にコンタクトホール14を形成する。そして、C
rなどからなる第2ゲート電極線3bを第1ゲート電極
線3aおよびコンタクトホール14を完全に覆うように
形成する。さらに、保持容量電極2と同様の透明導電膜
からなる画素電極5を形成し、ゲート絶縁膜6となる、
たとえばチッ化シリコン、および活性層7である、たと
えばノンドープアモルファスシリコン(i−a−Si)
およびたとえばチッ化シリコンなどからなるチャネル保
護膜8を連続成膜し、チャネル保護膜8をパターニング
する。さらに、たとえばリンドープアモルファスシリコ
ン(n+−a−Si)などからなるコンタクト層9を形
成する。ついでコンタクト層9およびゲート絶縁膜6を
ドライエッチングなどにより連続してエッチングし、画
素電極5上にコンタクトホール15を形成する。さら
に、ソース電極線10およびドレイン電極11を形成す
るためのCrおよびAlを成膜し、パターニングし、前
記ソース電極線10およびドレイン電極11をマスクと
して、画素およびチャネル上の不要なノンドープアモル
ファスシリコン層およびリンドープアモルファスシリコ
ン層をドライエッチングなどで除去する。最後にチッ化
シリコンなどの保護膜12を形成し、TFTアレイ基板
が完成する。
【0028】本実施例によれば、保持容量電極とゲート
電極線とのコンタクト部の熱劣化がなく、しかも第1ゲ
ート電極線の形成時には、保持容量電極はすべて保持容
量絶縁膜で覆われているので、Alのエッチング時の腐
食を防止することができる。
電極線とのコンタクト部の熱劣化がなく、しかも第1ゲ
ート電極線の形成時には、保持容量電極はすべて保持容
量絶縁膜で覆われているので、Alのエッチング時の腐
食を防止することができる。
【0029】[実施例2]つぎに、本発明のTFTアレ
イ基板の第2の実施例を図3および図4を参照しながら
説明する。
イ基板の第2の実施例を図3および図4を参照しながら
説明する。
【0030】まず、透明な絶縁基板1上にAlなどから
なる第1ゲート電極線3aをスパッタ法などで成膜した
のち、パターニングし、ついで、Crなどからなる第2
ゲート電極線3bを第1ゲート電極線3aの配線部分を
完全に覆うように形成する。そののち、透明導電膜から
なる保持容量電極2をゲート電極線3とのコンタクト部
で前記第1ゲート電極線3aおよび第2ゲート電極線3
bの配線部分を完全に覆うように形成する。つぎに保持
容量絶縁膜12となるたとえばチッ化シリコンをプラズ
マCVD法などで0.1〜0.5μmの厚さに成膜し、
TFTのオン電流の減少を防ぐためゲート電極4上の保
持容量絶縁膜13を除去する。さらに、透明導電膜から
なる画素電極5を形成し、ゲート絶縁膜6となるたとえ
ばチッ化シリコンおよび活性層7であるたとえばノンド
ープアモルファスシリコン(i−a−Si)層およびた
とえばチッ化シリコンからなるチャネル保護膜8を連続
成膜し、チャネル保護膜8をパターニングする。さら
に、たとえばリンドープアモルファスシリコン(n+−
a−Si)からなるコンタクト層9を形成し、画素電極
5上にコンタクトホール15を形成するため、ノンドー
プアモルファスシリコンからなる活性層7およびリンド
ープアモルファスシリコン(n+−a−Si)からなる
コンタクト層9およびゲート絶縁膜6をドライエッチン
グなどにより連続でエッチングする。さらに、ソース電
極線10およびドレイン電極11を形成するためのCr
およびAlを成膜し、ついでパターニングし、前記ソー
ス電極線10およびドレイン電極11をマスクとして、
画素およびチャネル上の不要なノンドープアモルファス
シリコン層およびリンドープアモルファスシリコン層を
ドライエッチングなどで除去する。最後にチッ化シリコ
ンなどの保護膜12を形成し、TFTアレイ基板が完成
する。
なる第1ゲート電極線3aをスパッタ法などで成膜した
のち、パターニングし、ついで、Crなどからなる第2
ゲート電極線3bを第1ゲート電極線3aの配線部分を
完全に覆うように形成する。そののち、透明導電膜から
なる保持容量電極2をゲート電極線3とのコンタクト部
で前記第1ゲート電極線3aおよび第2ゲート電極線3
bの配線部分を完全に覆うように形成する。つぎに保持
容量絶縁膜12となるたとえばチッ化シリコンをプラズ
マCVD法などで0.1〜0.5μmの厚さに成膜し、
TFTのオン電流の減少を防ぐためゲート電極4上の保
持容量絶縁膜13を除去する。さらに、透明導電膜から
なる画素電極5を形成し、ゲート絶縁膜6となるたとえ
ばチッ化シリコンおよび活性層7であるたとえばノンド
ープアモルファスシリコン(i−a−Si)層およびた
とえばチッ化シリコンからなるチャネル保護膜8を連続
成膜し、チャネル保護膜8をパターニングする。さら
に、たとえばリンドープアモルファスシリコン(n+−
a−Si)からなるコンタクト層9を形成し、画素電極
5上にコンタクトホール15を形成するため、ノンドー
プアモルファスシリコンからなる活性層7およびリンド
ープアモルファスシリコン(n+−a−Si)からなる
コンタクト層9およびゲート絶縁膜6をドライエッチン
グなどにより連続でエッチングする。さらに、ソース電
極線10およびドレイン電極11を形成するためのCr
およびAlを成膜し、ついでパターニングし、前記ソー
ス電極線10およびドレイン電極11をマスクとして、
画素およびチャネル上の不要なノンドープアモルファス
シリコン層およびリンドープアモルファスシリコン層を
ドライエッチングなどで除去する。最後にチッ化シリコ
ンなどの保護膜12を形成し、TFTアレイ基板が完成
する。
【0031】本実施例によれば、第1ゲート電極線3
a、第2ゲート電極線3b、保持容量電極2をそれぞれ
順次成膜、パターニングすることにより、Al/ITO
のコンタクトの熱劣化を防止するとともに第1ゲート電
極線3aが第2ゲート電極線3bにより完全に被覆され
るとともに、保持容量電極2と接続されるゲート電極線
3が第2ゲート電極線3bの材料のみで行われるように
することができ、熱プロセスに対しても強く、かつ、エ
ッチングなどの腐蝕に対しても安定したゲート電極線を
有するTFTアレイ基板がえられる。
a、第2ゲート電極線3b、保持容量電極2をそれぞれ
順次成膜、パターニングすることにより、Al/ITO
のコンタクトの熱劣化を防止するとともに第1ゲート電
極線3aが第2ゲート電極線3bにより完全に被覆され
るとともに、保持容量電極2と接続されるゲート電極線
3が第2ゲート電極線3bの材料のみで行われるように
することができ、熱プロセスに対しても強く、かつ、エ
ッチングなどの腐蝕に対しても安定したゲート電極線を
有するTFTアレイ基板がえられる。
【0032】さらにこの表面を絶縁膜で被覆することに
より一層エッチングなどの腐蝕に対して信頼性が向上
し、本実施例では、保持容量の保持容量絶縁膜12とT
FTのゲート絶縁膜6とを別個に形成しているため、設
計の自由度があり、設計し易いという効果がある。
より一層エッチングなどの腐蝕に対して信頼性が向上
し、本実施例では、保持容量の保持容量絶縁膜12とT
FTのゲート絶縁膜6とを別個に形成しているため、設
計の自由度があり、設計し易いという効果がある。
【0033】[実施例3]つぎに、本発明のTFTアレ
イ基板の第3の実施例を図5および図6を参照しながら
説明する。
イ基板の第3の実施例を図5および図6を参照しながら
説明する。
【0034】まず、透明の絶縁基板1上にAlなどから
なる第1ゲート電極線3aをスパッタ法などで成膜した
のち、パターニングし、そして、Crなどからなる第2
ゲート電極線3bを第1ゲート電極線3aの配線部分を
完全に覆うように形成する。この際、TFTのゲート電
極4を第2ゲート電極線3bと同じ材料で形成する。そ
ののち、前記第1ゲート電極線3aおよび第2ゲート電
極線3bのコンタクト部分を完全に覆うように、透明導
電膜からなる保持容量電極2を形成する。つぎに、ゲー
ト絶縁膜6となるたとえばチッ化シリコンを全面に成膜
し、第2ゲート電極線3b上を完全に被覆するととも
に、保持容量電極2上にも形成し、保持容量絶縁膜13
をも兼ねる。ついで活性層7である、たとえばノンドー
プアモルファスシリコン(i−a−Si)および、たと
えばチッ化シリコンからなるチャネル保護膜8を連続成
膜し、チャネル保護膜8をパターニングする。そして、
たとえばリンドープアモルファスシリコン(n+−a−
Si)からなるコンタクト層9を形成し、アモルファス
シリコン層をアイランド状にパターニングし、透明導電
膜からなる画素電極5を形成する。さらに、ソース電極
線10およびドレイン電極11をマスクとして、画素お
よびチャネル上の不要なノンドープアモルファスシリコ
ン層およびリンドープアモルファスシリコン層をドライ
エッチングなどで除去する。最後にチッ化シリコンなど
の保護膜12を形成し、TFTアレイ基板が完成する。
なる第1ゲート電極線3aをスパッタ法などで成膜した
のち、パターニングし、そして、Crなどからなる第2
ゲート電極線3bを第1ゲート電極線3aの配線部分を
完全に覆うように形成する。この際、TFTのゲート電
極4を第2ゲート電極線3bと同じ材料で形成する。そ
ののち、前記第1ゲート電極線3aおよび第2ゲート電
極線3bのコンタクト部分を完全に覆うように、透明導
電膜からなる保持容量電極2を形成する。つぎに、ゲー
ト絶縁膜6となるたとえばチッ化シリコンを全面に成膜
し、第2ゲート電極線3b上を完全に被覆するととも
に、保持容量電極2上にも形成し、保持容量絶縁膜13
をも兼ねる。ついで活性層7である、たとえばノンドー
プアモルファスシリコン(i−a−Si)および、たと
えばチッ化シリコンからなるチャネル保護膜8を連続成
膜し、チャネル保護膜8をパターニングする。そして、
たとえばリンドープアモルファスシリコン(n+−a−
Si)からなるコンタクト層9を形成し、アモルファス
シリコン層をアイランド状にパターニングし、透明導電
膜からなる画素電極5を形成する。さらに、ソース電極
線10およびドレイン電極11をマスクとして、画素お
よびチャネル上の不要なノンドープアモルファスシリコ
ン層およびリンドープアモルファスシリコン層をドライ
エッチングなどで除去する。最後にチッ化シリコンなど
の保護膜12を形成し、TFTアレイ基板が完成する。
【0035】本実施例によれば、ゲート絶縁膜6と保持
容量絶縁膜13を同一層で形成するとともに、第2ゲー
ト電極線3bを完全に被覆しているため、ゲート電極線
3の保護のほか、工程の単純化の効果がある。
容量絶縁膜13を同一層で形成するとともに、第2ゲー
ト電極線3bを完全に被覆しているため、ゲート電極線
3の保護のほか、工程の単純化の効果がある。
【0036】
【発明の効果】本発明のTFTアレイ基板によれば、透
明導電膜からなる保持容量電極とゲート電極線のコンタ
クト部を高融点金属材料からなる第2ゲート電極線の材
料のみで接続しているため、コンタクトの熱履歴による
劣化を招くことがなく、コンタクト部の劣化がない低抵
抗ゲート電極線が実現する。
明導電膜からなる保持容量電極とゲート電極線のコンタ
クト部を高融点金属材料からなる第2ゲート電極線の材
料のみで接続しているため、コンタクトの熱履歴による
劣化を招くことがなく、コンタクト部の劣化がない低抵
抗ゲート電極線が実現する。
【0037】また、Alなどからなる第1ゲート電極線
を被覆する第2ゲート電極線を透明保持容量電極で、ま
たは保持容量電極とともに保持容量絶縁膜あるいはゲー
ト絶縁膜で覆うことにより、保持容量電極および画素電
極のパターニング時の腐蝕による断線を防止することが
でき、低抵抗で高歩留りのゲート電極線がえられる。そ
の結果、高精細で大面積の表示品質が向上したTFT形
LCDがえられる。
を被覆する第2ゲート電極線を透明保持容量電極で、ま
たは保持容量電極とともに保持容量絶縁膜あるいはゲー
ト絶縁膜で覆うことにより、保持容量電極および画素電
極のパターニング時の腐蝕による断線を防止することが
でき、低抵抗で高歩留りのゲート電極線がえられる。そ
の結果、高精細で大面積の表示品質が向上したTFT形
LCDがえられる。
【図1】 本発明TFTアレイ基板の一実施例の平面説
明図である。
明図である。
【図2】 図1のA−A線断面説明図である。
【図3】 本発明TFTアレイ基板の第2の実施例の画
素部の平面説明図である。
素部の平面説明図である。
【図4】 図3のA−A線断面説明図である。
【図5】 本発明TFTアレイ基板の第3の実施例の画
素部の平面説明図である。
素部の平面説明図である。
【図6】 図5のA−A線断面説明図である。
【図7】 従来のTFTアレイ基板の画素部の平面説明
図である。
図である。
【図8】 図7のA−A線断面説明図である。
【図9】 前記薄膜トランジスタ基板を用いたLCDの
画素部分の等価回路を示す図である。
画素部分の等価回路を示す図である。
【図10】 従来技術の説明図である。
1 透明の絶縁基板、2 保持容量電極、3 ゲート電
極線、3a 第1ゲート電極線、3b 第2ゲート電極
線、4 ゲート電極、5 画素電極、6 ゲート絶縁
膜、10 ソース電極線、11 ドレイン電極、13
保持容量絶縁膜、14 コンタクトホール。
極線、3a 第1ゲート電極線、3b 第2ゲート電極
線、4 ゲート電極、5 画素電極、6 ゲート絶縁
膜、10 ソース電極線、11 ドレイン電極、13
保持容量絶縁膜、14 コンタクトホール。
Claims (5)
- 【請求項1】 透明の絶縁基板上に並設された複数のゲ
ート電極線、該ゲート電極線に交差する複数のソース電
極線、該2つの電極線の交差部に設けられた薄膜トラン
ジスタ、該薄膜トランジスタのドレイン電極に接続され
た透明導電膜からなる画素電極、および透明導電膜から
なり前記ゲート電極線と電気的に接続される保持容量電
極と少なくとも前記画素電極の一部とのあいだに挟持さ
れる保持容量絶縁膜と該画素電極の一部とからなる保持
容量を有するマトリックス型表示装置用の薄膜トランジ
スタアレイ基板であって、前記ゲート電極線は少なくと
も低抵抗材料からなる第1ゲート電極線と高融点金属材
料からなる第2ゲート電極線とを有し、第1ゲート電極
線の表面は第2ゲート電極線により完全に被覆され、か
つ、前記ゲート電極線と保持容量電極との接触部は第2
ゲート電極線の材料により接続される薄膜トランジスタ
アレイ基板。 - 【請求項2】 前記透明の絶縁基板上に透明導電膜から
なる保持容量電極が設けられ、該保持容量電極上に前記
保持容量絶縁膜が設けられ、該保持容量絶縁膜上の一部
に前記第1ゲート電極線を覆って第2ゲート電極線が設
けられ、前記保持容量絶縁膜に設けられたコンタクトホ
ールに前記第2ゲート電極線の材料が被膜されることに
より前記ゲート電極線と前記保持容量電極とが接続され
てなる請求項1記載の薄膜トランジスタアレイ基板。 - 【請求項3】 前記透明の絶縁基板上に前記第2ゲート
電極線が前記第1ゲート電極線を覆うように設けられ、
前記保持容量電極が該第2ゲート電極線上に設けられる
ことにより前記ゲート電極線と前記保持容量電極とが接
続されてなる請求項1記載の薄膜トランジスタアレイ基
板。 - 【請求項4】 前記保持容量電極上に該保持容量電極を
覆うように前記保持容量絶縁膜が設けられ、かつ、該保
持容量絶縁膜が前記薄膜トランジスタのゲート電極上を
除いた全面に設けられてなる請求項3記載の薄膜トラン
ジスタアレイ基板。 - 【請求項5】 前記薄膜トランジスタのゲート電極が前
記第2ゲート電極線と同じ材料で形成され、該薄膜トラ
ンジスタのゲート絶縁膜と同一層で前記ゲート電極線お
よび前記保持容量電極表面が覆われてなる請求項3記載
の薄膜トランジスタアレイ基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31982694A JPH08179362A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタアレイ基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31982694A JPH08179362A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタアレイ基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08179362A true JPH08179362A (ja) | 1996-07-12 |
Family
ID=18114646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31982694A Pending JPH08179362A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタアレイ基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08179362A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020091688A (ko) * | 2001-05-31 | 2002-12-06 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터 액정표시소자 및 그의 제조방법 |
JP2004133422A (ja) * | 2002-09-03 | 2004-04-30 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板とその製造方法 |
KR100488933B1 (ko) * | 1997-12-22 | 2005-08-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자및그의제조방법 |
KR100793913B1 (ko) * | 2005-04-21 | 2008-01-15 | 삼성에스디아이 주식회사 | 액티브 매트릭스 회로 기판, 이의 제조방법, 및 이를구비한 액티브 매트릭스 디스플레이 장치 |
JP2010108000A (ja) * | 1996-12-30 | 2010-05-13 | Lg Display Co Ltd | 液晶表示装置及びその製造方法 |
US7968887B2 (en) | 2005-04-21 | 2011-06-28 | Samsung Mobile Display Co., Ltd. | Active matrix circuit substrate, method of manufacturing the same, and active matrix display including the active matrix circuit substrate |
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JP2013257530A (ja) * | 2012-06-12 | 2013-12-26 | Hannstar Display Corp | 液晶ディスプレイパネル及びその画素アレイ基板 |
-
1994
- 1994-12-22 JP JP31982694A patent/JPH08179362A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
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