JP2000236244A - 広帯域で漏話を抑えた差動マルチプレクサ - Google Patents
広帯域で漏話を抑えた差動マルチプレクサInfo
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Abstract
(57)【要約】 (修正有)
【課題】入力相互間の漏話を抑えるとともに出力スルー
レートを最大にしたマルチプレクサを提供する。 【解決方法】二入力差動マルチプレクサ10は、それぞ
れ互いに相補のこの論理レベル入力信号IN1およびN
IN1およびIN2およびNIN2とを受ける。また、
互いに相補の選択信号SELおよびNSELを受けて、
信号IN1およびNIN1または信号IN2およびNI
N2をその出力に選択的に導く。IN1およびNIN1
をトランジスタ12および14のゲートに、加えてSE
Lをトランジスタ16のゲートに加えると、電流源18
が通じて、出力はそれぞれトランジスタ40,42のゲ
ートに、従って電源48,50が接続され、出力ノード
52,54から出力されることになる。IN2,NIN
2が選択された場合も同様であるが、電圧源38は選択
信号SELおよびNSELに応答して異なるレベルの電
圧を供給する。
レートを最大にしたマルチプレクサを提供する。 【解決方法】二入力差動マルチプレクサ10は、それぞ
れ互いに相補のこの論理レベル入力信号IN1およびN
IN1およびIN2およびNIN2とを受ける。また、
互いに相補の選択信号SELおよびNSELを受けて、
信号IN1およびNIN1または信号IN2およびNI
N2をその出力に選択的に導く。IN1およびNIN1
をトランジスタ12および14のゲートに、加えてSE
Lをトランジスタ16のゲートに加えると、電流源18
が通じて、出力はそれぞれトランジスタ40,42のゲ
ートに、従って電源48,50が接続され、出力ノード
52,54から出力されることになる。IN2,NIN
2が選択された場合も同様であるが、電圧源38は選択
信号SELおよびNSELに応答して異なるレベルの電
圧を供給する。
Description
【0001】
【発明の属する技術分野】この発明は信号経路選択に関
し、特に広帯域で漏話を低く抑えた差動マルチプレクサ
に関する。
し、特に広帯域で漏話を低く抑えた差動マルチプレクサ
に関する。
【0002】
【発明が解決しようとする課題】信号経路選択、すなわ
ちルーチングでは、二つ以上の信号の多重化が必要にな
ることが多い。通常のマルチプレクサでは、二つ以上の
入力信号と一つの選択信号とを受ける。その選択信号の
指示した入力信号をバッファ経由でマルチプレクサの出
力に送るのである。
ちルーチングでは、二つ以上の信号の多重化が必要にな
ることが多い。通常のマルチプレクサでは、二つ以上の
入力信号と一つの選択信号とを受ける。その選択信号の
指示した入力信号をバッファ経由でマルチプレクサの出
力に送るのである。
【0003】マルチプレクサでは入力信号チャネル相互
間の漏話を減らしまたは除去する必要がある。また、高
速信号経路選択では、マルチプレクサが最高データ速度
で信号忠実度を維持するようにマルチプレクサの出力ス
ルーレートを最大にする必要がある。
間の漏話を減らしまたは除去する必要がある。また、高
速信号経路選択では、マルチプレクサが最高データ速度
で信号忠実度を維持するようにマルチプレクサの出力ス
ルーレートを最大にする必要がある。
【0004】したがって、従来技術の上述の問題点を解
消したマルチプレクサに対する需要が高まっている。特
に、広帯域で漏話を減らしたマルチプレクサが必要とさ
れている。
消したマルチプレクサに対する需要が高まっている。特
に、広帯域で漏話を減らしたマルチプレクサが必要とさ
れている。
【0005】
【課題を解決するための手段】この発明の一つの実施例
では、第1の入力信号および第1の選択信号を受ける第
1の入力デバイスをマルチプレクサに備える。その第1
の選択信号が第1の状態を有するとき、第1の入力デバ
イスは第1の入力信号に応答して第1のノードに第1の
電圧を発生する。第1の選択信号が第2の状態を有する
とき、第1の入力デバイスは第1のノードに第1の基準
電圧を発生する。第2の入力デバイスは第2の入力信号
と前記第1の選択信号に関連した第2の選択信号とを受
ける。第2の選択信号が第1の状態を有するとき、第2
の入力デバイスは第2の入力信号に応答して第2のノー
ドに第2の電圧を発生する。第2の選択信号が第2の状
態を有するとき、第2の入力デバイスは第2のノードに
第2の基準電圧を発生する。第1の出力バッファは第1
のノードに接続した入力端子と、出力ノードに接続した
出力端子とを備える。第1の出力バッファは出力端子で
第1の電圧を追跡し、第1の基準電圧が第1のノードに
生じたとき出力端子を高インピーダンスにする。第2の
出力バッファは第2のノードに接続した入力端子と、出
力ノードに接続した出力端子とを備える。第2の出力バ
ッファは出力端子で第2の電圧を追跡し、第2の基準電
圧が第2のノードに生じたとき出力端子を高インピーダ
ンスにする。
では、第1の入力信号および第1の選択信号を受ける第
1の入力デバイスをマルチプレクサに備える。その第1
の選択信号が第1の状態を有するとき、第1の入力デバ
イスは第1の入力信号に応答して第1のノードに第1の
電圧を発生する。第1の選択信号が第2の状態を有する
とき、第1の入力デバイスは第1のノードに第1の基準
電圧を発生する。第2の入力デバイスは第2の入力信号
と前記第1の選択信号に関連した第2の選択信号とを受
ける。第2の選択信号が第1の状態を有するとき、第2
の入力デバイスは第2の入力信号に応答して第2のノー
ドに第2の電圧を発生する。第2の選択信号が第2の状
態を有するとき、第2の入力デバイスは第2のノードに
第2の基準電圧を発生する。第1の出力バッファは第1
のノードに接続した入力端子と、出力ノードに接続した
出力端子とを備える。第1の出力バッファは出力端子で
第1の電圧を追跡し、第1の基準電圧が第1のノードに
生じたとき出力端子を高インピーダンスにする。第2の
出力バッファは第2のノードに接続した入力端子と、出
力ノードに接続した出力端子とを備える。第2の出力バ
ッファは出力端子で第2の電圧を追跡し、第2の基準電
圧が第2のノードに生じたとき出力端子を高インピーダ
ンスにする。
【0006】この発明の利点はマルチプレクサ入力が互
いに分離されており、入力信号チャネル相互間の漏話を
低減または除去していることである。この発明のもう一
つの利点は、内部スルーレートが高まり、それによって
マルチプレクサの出力スルーレートを上げ、マルチプレ
クサの周波数帯域性能を最大にしていることである。
いに分離されており、入力信号チャネル相互間の漏話を
低減または除去していることである。この発明のもう一
つの利点は、内部スルーレートが高まり、それによって
マルチプレクサの出力スルーレートを上げ、マルチプレ
クサの周波数帯域性能を最大にしていることである。
【0007】
【発明の実施の形態】この発明の好ましい実施例および
それらの利点は図面の図1を参照することによってより
よく理解されよう。この図には二入力差動マルチプレク
サ10が示してある。マルチプレクサ10は、第1の対
の互いに相補の論理レベル入力信号IN1およびNIN
1と第2の対の互いに相補の論理レベル入力信号IN2
およびNIN2とを受ける。また、マルチプレクサ10
は互いに相補の選択信号SELおよびNSELを受け
て、信号IN1およびNIN1または信号IN2および
NIN2をその出力に選択的に導く。この発明を三つ以
上の入力対の場合も実働化できることは理解されよう。
それらの利点は図面の図1を参照することによってより
よく理解されよう。この図には二入力差動マルチプレク
サ10が示してある。マルチプレクサ10は、第1の対
の互いに相補の論理レベル入力信号IN1およびNIN
1と第2の対の互いに相補の論理レベル入力信号IN2
およびNIN2とを受ける。また、マルチプレクサ10
は互いに相補の選択信号SELおよびNSELを受け
て、信号IN1およびNIN1または信号IN2および
NIN2をその出力に選択的に導く。この発明を三つ以
上の入力対の場合も実働化できることは理解されよう。
【0008】入力信号IN1およびNIN1をトランジ
スタ12および14のゲートにそれぞれ供給する。選択
信号SELをトランジスタ16、すなわちトランジスタ
12および14のソースにドレーンを、電流I1の電流
源18にソースをそれぞれ接続したトランジスタ16の
ゲートに加える。したがって、選択信号SELに応答し
てトランジスタ16はトランジスタ12および14と電
流源18との間に開いた回路または閉じた回路を形成す
る。
スタ12および14のゲートにそれぞれ供給する。選択
信号SELをトランジスタ16、すなわちトランジスタ
12および14のソースにドレーンを、電流I1の電流
源18にソースをそれぞれ接続したトランジスタ16の
ゲートに加える。したがって、選択信号SELに応答し
てトランジスタ16はトランジスタ12および14と電
流源18との間に開いた回路または閉じた回路を形成す
る。
【0009】同様に、入力信号IN2およびNIN2を
トランジスタ20および22のゲートにそれぞれ供給す
る。トランジスタ20および22のソースは互いに結合
する。相補選択信号NSELはトランジスタ24、すな
わちトランジスタ20および22のソースにドレーン
を、電流源18にソースをそれぞれ接続したトランジス
タ24のゲートに加える。したがって、相補選択信号N
SELに応答してトランジスタ24はトランジスタ20
および22と電流源18との間に開いた回路または閉じ
た回路を形成する。
トランジスタ20および22のゲートにそれぞれ供給す
る。トランジスタ20および22のソースは互いに結合
する。相補選択信号NSELはトランジスタ24、すな
わちトランジスタ20および22のソースにドレーン
を、電流源18にソースをそれぞれ接続したトランジス
タ24のゲートに加える。したがって、相補選択信号N
SELに応答してトランジスタ24はトランジスタ20
および22と電流源18との間に開いた回路または閉じ
た回路を形成する。
【0010】トランジスタ12のドレーンはノード25
に接続する。抵抗値Rの抵抗器26をノード25と電圧
V1の電圧源ノード28との間に接続する。同様に、ト
ランジスタ18のドレーンをノード29に接続する。抵
抗値Rの抵抗器30をノード29と電圧源ノード28と
の間に接続する。したがって、選択信号SELがハイの
ときトランジスタ12および14の一方が電流I1を導
通し、それらトランジスタの他方が非導通となる。その
結果、ノード25および29の一方が電源電圧V1にな
り、それらノードの他方がV1−I1*Rに等しい電圧
になる。
に接続する。抵抗値Rの抵抗器26をノード25と電圧
V1の電圧源ノード28との間に接続する。同様に、ト
ランジスタ18のドレーンをノード29に接続する。抵
抗値Rの抵抗器30をノード29と電圧源ノード28と
の間に接続する。したがって、選択信号SELがハイの
ときトランジスタ12および14の一方が電流I1を導
通し、それらトランジスタの他方が非導通となる。その
結果、ノード25および29の一方が電源電圧V1にな
り、それらノードの他方がV1−I1*Rに等しい電圧
になる。
【0011】同様に、トランジスタ20のドレーンをノ
ード31に接続する。抵抗値Rの抵抗器32をノード3
1と電圧V2の第2の電圧源ノード34との間に接続す
る。トランジスタ22のドレーンをノード35に接続す
る。抵抗値Rの抵抗器36をノード35と電圧源ノード
34との間に接続する。したがって、相互選択信号NS
ELがハイのときトランジスタ20および22の一方が
電流I1を導通し、それらトランジスタの他方が非導通
となる。その結果、ノード31および35の一方が電源
電圧V2になり、それらノードの他方がV2−I1*R
に等しい電圧になる。
ード31に接続する。抵抗値Rの抵抗器32をノード3
1と電圧V2の第2の電圧源ノード34との間に接続す
る。トランジスタ22のドレーンをノード35に接続す
る。抵抗値Rの抵抗器36をノード35と電圧源ノード
34との間に接続する。したがって、相互選択信号NS
ELがハイのときトランジスタ20および22の一方が
電流I1を導通し、それらトランジスタの他方が非導通
となる。その結果、ノード31および35の一方が電源
電圧V2になり、それらノードの他方がV2−I1*R
に等しい電圧になる。
【0012】電源電圧V1およびV2は選択信号SEL
およびNSELの供給を受ける電圧源38から供給され
る。後述のとおり、電圧源38は、選択信号SELおよ
びNSELに応答して、互いに異なるレベルの電源電圧
V1およびV2を生ずる。
およびNSELの供給を受ける電圧源38から供給され
る。後述のとおり、電圧源38は、選択信号SELおよ
びNSELに応答して、互いに異なるレベルの電源電圧
V1およびV2を生ずる。
【0013】ノード25、29、31および35の電圧
を出力トランジスタ40、42、44および46のゲー
トにそれぞれ供給する。これらトランジスタ40、4
2、44および46の各々のドレーンは電源電圧VDD
に、ソースは二つの電流源48および50の一方にそれ
ぞれ接続する。ゲート入力電圧をノード25および31
からそれぞれ受けるトランジスタ40および44のソー
スは出力ノード52経由で電流源48に接続する。同様
に、ゲート入力電圧をノード29および35からそれぞ
れ受けるトランジスタ42および46のソースは出力ノ
ード54経由で電流源50に接続する。
を出力トランジスタ40、42、44および46のゲー
トにそれぞれ供給する。これらトランジスタ40、4
2、44および46の各々のドレーンは電源電圧VDD
に、ソースは二つの電流源48および50の一方にそれ
ぞれ接続する。ゲート入力電圧をノード25および31
からそれぞれ受けるトランジスタ40および44のソー
スは出力ノード52経由で電流源48に接続する。同様
に、ゲート入力電圧をノード29および35からそれぞ
れ受けるトランジスタ42および46のソースは出力ノ
ード54経由で電流源50に接続する。
【0014】出力信号OUTはトランジスタ42および
46と電流源50とによって出力ノード54に生ずる。
相補の出力信号NOUTはトランジスタ40および44
と電流源48とによって出力ノード52に生ずる。
46と電流源50とによって出力ノード54に生ずる。
相補の出力信号NOUTはトランジスタ40および44
と電流源48とによって出力ノード52に生ずる。
【0015】一つの実施例では、マルチプレクサ10を
GaAs基板上に形成した集積回路で構成する。その実
施例では、マルチプレクサ10の構成要素のトランジス
タはチャネル長0.6ミクロンのnチャネルGaAsM
ESFETで構成する。トランジスタの幅並びにそれ以
外の回路定数および電圧値の例を上記参照数字に従って
表Aに示す。
GaAs基板上に形成した集積回路で構成する。その実
施例では、マルチプレクサ10の構成要素のトランジス
タはチャネル長0.6ミクロンのnチャネルGaAsM
ESFETで構成する。トランジスタの幅並びにそれ以
外の回路定数および電圧値の例を上記参照数字に従って
表Aに示す。
【0016】
【表1】 次に、マルチプレクサ10の動作を説明する。選択信号
SELがハイでNSELがローのとき、電流源18を流
れる電流I1はすべてトランジスタ12および14のソ
ースからの電流であり、トランジスタ20および22か
ら流入する電流はない。この状態においては、入力信号
IN1およびNIN1が出力信号OUTおよびNOUT
の値を決定する。
SELがハイでNSELがローのとき、電流源18を流
れる電流I1はすべてトランジスタ12および14のソ
ースからの電流であり、トランジスタ20および22か
ら流入する電流はない。この状態においては、入力信号
IN1およびNIN1が出力信号OUTおよびNOUT
の値を決定する。
【0017】したがって、上述のとおり、トランジスタ
12および14の一方が電流I1を導通し、それらトラ
ンジスタの他方が非導通状態にある。その結果、ノード
25および29の一方が電源電圧V1になり、それらノ
ードの他方がV1−I1*Rに等しい電圧になる。トラ
ンジスタ20および22は非導通状態にあるので、ノー
ド31および35は電源電圧V2に留まる。
12および14の一方が電流I1を導通し、それらトラ
ンジスタの他方が非導通状態にある。その結果、ノード
25および29の一方が電源電圧V1になり、それらノ
ードの他方がV1−I1*Rに等しい電圧になる。トラ
ンジスタ20および22は非導通状態にあるので、ノー
ド31および35は電源電圧V2に留まる。
【0018】選択信号SELがハイのときは、電圧源3
8が例えば3.3ボルトの電圧V1および低い方の例え
ば1.5ボルトの電圧V2を供給する。V1が3.3ボ
ルト、抵抗器26および30の一方におけるIR電圧降
下がおよそ0.7乃至0.8ボルトであるとすると、ノ
ード25および29の一方の電圧は約2.5ボルトにな
り、それらノードの他方の電圧は3.3ボルトになる。
電流源48および50はトランジスタ40および42が
確実にソースフォロワとして動作するようにし、それに
よって、出力信号OUTおよびNOUTの一方を3.0
ボルトで生じ、それら出力信号の他方を2.4ボルトで
生じる。このように、低い方の電源電圧1.5ボルト
(この実施例ではV2)がトランジスタ44および46
のゲートを1.5ボルトに維持し、それによってこれら
トランジスタ44および46を確実に非導通状態にし、
これらトランジスタがトランジスタ44および46から
の干渉を受けることなくソースフォロワとして作用でき
るようにすることが理解されよう。
8が例えば3.3ボルトの電圧V1および低い方の例え
ば1.5ボルトの電圧V2を供給する。V1が3.3ボ
ルト、抵抗器26および30の一方におけるIR電圧降
下がおよそ0.7乃至0.8ボルトであるとすると、ノ
ード25および29の一方の電圧は約2.5ボルトにな
り、それらノードの他方の電圧は3.3ボルトになる。
電流源48および50はトランジスタ40および42が
確実にソースフォロワとして動作するようにし、それに
よって、出力信号OUTおよびNOUTの一方を3.0
ボルトで生じ、それら出力信号の他方を2.4ボルトで
生じる。このように、低い方の電源電圧1.5ボルト
(この実施例ではV2)がトランジスタ44および46
のゲートを1.5ボルトに維持し、それによってこれら
トランジスタ44および46を確実に非導通状態にし、
これらトランジスタがトランジスタ44および46から
の干渉を受けることなくソースフォロワとして作用でき
るようにすることが理解されよう。
【0019】選択信号SELがローでNSELがハイの
場合は、マルチプレクサ10の動作が逆になり、入力信
号IN2およびNIN2が出力信号OUTおよびNOU
Tの値を決めることが理解されよう。この選択状態にお
いてトランジスタ20および22の一方が電流源18の
電流I1を導通する。電圧源38は電源電圧V1を低い
方の値(例えば1.5ボルト)で発生し、V2を高い方
の値(例えば3.3ボルト)で発生する。したがって、
出力トランジスタ44および46はソースフォロワとし
て動作し、トランジスタ40および42は非導通状態に
留まる。
場合は、マルチプレクサ10の動作が逆になり、入力信
号IN2およびNIN2が出力信号OUTおよびNOU
Tの値を決めることが理解されよう。この選択状態にお
いてトランジスタ20および22の一方が電流源18の
電流I1を導通する。電圧源38は電源電圧V1を低い
方の値(例えば1.5ボルト)で発生し、V2を高い方
の値(例えば3.3ボルト)で発生する。したがって、
出力トランジスタ44および46はソースフォロワとし
て動作し、トランジスタ40および42は非導通状態に
留まる。
【0020】抵抗器26および32が全く同一の抵抗器
であり、抵抗器30および36が全く同一の抵抗器であ
り、ノード25および31が全く同一のノードであり、
出力トランジスタ40および44が全く同一のトランジ
スタであり、出力トランジスタ42および46が全く同
一のトランジスタである代替のマルチプレクサ構成に比
べてマルチプレクサ10が際立った利点を備えているこ
とは上の説明から理解されよう。その代替的構成ではノ
ード25および31を実効的にワイヤードOR接続し、
ノード29および35も同様とする。この代替的構成は
マルチプレクサ10と同様に機能するが、その構成には
不利な点がある。
であり、抵抗器30および36が全く同一の抵抗器であ
り、ノード25および31が全く同一のノードであり、
出力トランジスタ40および44が全く同一のトランジ
スタであり、出力トランジスタ42および46が全く同
一のトランジスタである代替のマルチプレクサ構成に比
べてマルチプレクサ10が際立った利点を備えているこ
とは上の説明から理解されよう。その代替的構成ではノ
ード25および31を実効的にワイヤードOR接続し、
ノード29および35も同様とする。この代替的構成は
マルチプレクサ10と同様に機能するが、その構成には
不利な点がある。
【0021】例えば、互いに結合したノード25/31
には二つのトランジスタ12および20が接続してあ
り、そのために、このノードでのMiller容量(ゲート・
ドレーン間容量)は2倍になる。この付加容量のために
ノード25/31における電圧変動の速度が低下し、マ
ルチプレクサに達成可能な最大周波数および最大帯域を
低下させる。これら二つの性能の制約はマルチプレクサ
による多重化信号の数の増加とともに強まる。また、入
力信号IN1、NIN1、IN2およびNIN2は選択
信号SELおよびNSELの状態如何に拘わらず常に生
の信号であるが、トランジスタ12および20のMiller
容量は被選択入力信号と非選択入力信号との間の容量性
結合を形成し、望ましくない漏話を生ずる。
には二つのトランジスタ12および20が接続してあ
り、そのために、このノードでのMiller容量(ゲート・
ドレーン間容量)は2倍になる。この付加容量のために
ノード25/31における電圧変動の速度が低下し、マ
ルチプレクサに達成可能な最大周波数および最大帯域を
低下させる。これら二つの性能の制約はマルチプレクサ
による多重化信号の数の増加とともに強まる。また、入
力信号IN1、NIN1、IN2およびNIN2は選択
信号SELおよびNSELの状態如何に拘わらず常に生
の信号であるが、トランジスタ12および20のMiller
容量は被選択入力信号と非選択入力信号との間の容量性
結合を形成し、望ましくない漏話を生ずる。
【0022】これと対照的に、マルチプレクサ10は図
1に示すとおり、ワイヤードOR接続の出力と相互分離
された入力とを有する。したがって、ノード25、2
9、31および35における入力信号相互間の漏話は生
じない。また、これらノード25、29、31および3
5の各々における容量が減少し、マルチプレクサ10に
達成可能な周波数および帯域幅を増加させる。
1に示すとおり、ワイヤードOR接続の出力と相互分離
された入力とを有する。したがって、ノード25、2
9、31および35における入力信号相互間の漏話は生
じない。また、これらノード25、29、31および3
5の各々における容量が減少し、マルチプレクサ10に
達成可能な周波数および帯域幅を増加させる。
【0023】出力側では、例えばトランジスタ49およ
び44をソースでワイヤードOR接続する。これによっ
て、出力ノード52におけるゲート・ソース間容量の大
きさが2倍になる。しかし、出力トランジスタ40およ
び44は比較的大きい負荷容量を出力側に有する設計で
あるので、この付加的ゲート・ソース間容量が出力ノー
ド52における出力スルーレートに及ぼす影響は無視で
きる。また、ノード25および29並びにノード31お
よび35の一方は不活性時(非選択時)に一定電圧に保
持されるので、その不活性状態の出力トランジスタ40
または44のゲート・ソース間容量は出力信号NOUT
に認識可能な程度の漏話を生じさせることはない。
び44をソースでワイヤードOR接続する。これによっ
て、出力ノード52におけるゲート・ソース間容量の大
きさが2倍になる。しかし、出力トランジスタ40およ
び44は比較的大きい負荷容量を出力側に有する設計で
あるので、この付加的ゲート・ソース間容量が出力ノー
ド52における出力スルーレートに及ぼす影響は無視で
きる。また、ノード25および29並びにノード31お
よび35の一方は不活性時(非選択時)に一定電圧に保
持されるので、その不活性状態の出力トランジスタ40
または44のゲート・ソース間容量は出力信号NOUT
に認識可能な程度の漏話を生じさせることはない。
【0024】マルチプレクサ10の上述の利点は上記代
替的構成のものに対比して消費電力を特に大きくするこ
となく達成できる。すなわち、マルチプレクサ10は代
替的構成よりもいくぶん多い回路素子を要するが、帯域
幅を最大にしたり漏話を最小に抑えたりする必要のある
用途では有利である。
替的構成のものに対比して消費電力を特に大きくするこ
となく達成できる。すなわち、マルチプレクサ10は代
替的構成よりもいくぶん多い回路素子を要するが、帯域
幅を最大にしたり漏話を最小に抑えたりする必要のある
用途では有利である。
【0025】マルチプレクサ10を内蔵トランジスタが
GaAsMESFETで構成されるものとして上に述べ
てきたが、このマルチプレクサ10をバイポーラトラン
ジスタほかのスイッチングデバイスとともにシリコン基
板に形成することもできる。バイポーラトランジスタを
用いる場合は、マルチプレクサ10をエミッタ結合論理
(ECL)回路の形で具体化するのが有利であることは
理解されよう。したがって、特許請求の範囲の記載にお
いて、用語「第1の端子」はトランジスタについて用い
た箇所ではそのトランジスタのベース端子またはゲート
端子を意味する。同様に、「第2の端子」および「第3
の端子」はトランジスタについて用いた箇所ではそのト
ランジスタのコレクタ端子、ドレーン端子またはソース
端子を意味する。また、特許請求の範囲の記載における
用語「結合した」は、直接接続であるか中間の能動また
は受動回路素子経由の間接接続であるかを問わず、二つ
の素子の間のあらゆる電気的接続を意味する。
GaAsMESFETで構成されるものとして上に述べ
てきたが、このマルチプレクサ10をバイポーラトラン
ジスタほかのスイッチングデバイスとともにシリコン基
板に形成することもできる。バイポーラトランジスタを
用いる場合は、マルチプレクサ10をエミッタ結合論理
(ECL)回路の形で具体化するのが有利であることは
理解されよう。したがって、特許請求の範囲の記載にお
いて、用語「第1の端子」はトランジスタについて用い
た箇所ではそのトランジスタのベース端子またはゲート
端子を意味する。同様に、「第2の端子」および「第3
の端子」はトランジスタについて用いた箇所ではそのト
ランジスタのコレクタ端子、ドレーン端子またはソース
端子を意味する。また、特許請求の範囲の記載における
用語「結合した」は、直接接続であるか中間の能動また
は受動回路素子経由の間接接続であるかを問わず、二つ
の素子の間のあらゆる電気的接続を意味する。
【0026】この発明を非差動形の反転マルチプレクサ
として具体化できることも理解されよう。その実施例で
は信号NIN1、NIN2およびOUTはなく、トラン
ジスタ14、22、42および46、抵抗器30および
36並びに電流源50は除去する。また、その実施例で
は信号SELおよびNSELの両方を上述のとおり用い
るか、代替的には信号NSELを除去し、トランジスタ
24をゲートに選択信号SELを受けるpチャネルトラ
ンジスタで構成する。この代替的実施例によってもマル
チプレクサ10の有利な点を達成できることが理解され
よう。
として具体化できることも理解されよう。その実施例で
は信号NIN1、NIN2およびOUTはなく、トラン
ジスタ14、22、42および46、抵抗器30および
36並びに電流源50は除去する。また、その実施例で
は信号SELおよびNSELの両方を上述のとおり用い
るか、代替的には信号NSELを除去し、トランジスタ
24をゲートに選択信号SELを受けるpチャネルトラ
ンジスタで構成する。この代替的実施例によってもマル
チプレクサ10の有利な点を達成できることが理解され
よう。
【0027】この発明とその利点とを上に述べてきた
が、特許請求の範囲に記載したこの発明の真意および範
囲を逸脱することなくこの発明に種々の変更、置換およ
び改変が可能であることは理解されよう。
が、特許請求の範囲に記載したこの発明の真意および範
囲を逸脱することなくこの発明に種々の変更、置換およ
び改変が可能であることは理解されよう。
【図1】この発明の一つの実施例によって構成した差動
マルチプレクサの概略図。
マルチプレクサの概略図。
10 マルチプレクサ 12,14,20,22,16,24 トランジスタ 18,48,50 電流源 26,30,32,36 抵抗器 25,29,31,35 ノード 40,42,44,46 出力トランジスタ 52,54 出力ノード 28,34 電圧源ノード 38 電圧源 48,50 電流源
Claims (10)
- 【請求項1】第1の入力信号と第1の選択信号とを受け
るように動作でき、前記第1の選択信号が第1の状態を
有するとき前記第1の入力信号に応答して第1の電圧を
第1のノードに発生するように動作できるとともに、前
記第1の選択信号が第2の状態を有するとき第1の基準
電圧を前記第1のノードに発生するように動作できる第
1の入力デバイスと、 第2の入力信号と前記第1の選択信号に関連した第2の
選択信号とを受けるように動作でき、前記第2の選択信
号が第1の状態を有するとき前記第2の入力信号に応答
して第2の電圧を第2のノードに発生するように動作で
きるとともに、前記第2の選択信号が第2の状態を有す
るとき第2の基準電圧を前記第2のノードに発生するよ
うに動作できる第2の入力デバイスと、 前記第1のノードに結合された入力端子を有する第1の
出力バッファであって、出力ノードに結合された出力端
子を有し、前記第1の電圧を前記出力端子において追跡
するように動作でき、前記第1の基準電圧が前記第1の
ノードに印加されているとき前記出力端子に高インピー
ダンスを呈するように動作できる第1の出力バッファ
と、 前記第2のノードに結合された入力端子を有する第2の
出力バッファであって、前記出力ノードに結合された出
力端子を有し、前記第2の電圧を前記出力端子において
追跡するように動作でき、前記第2の基準電圧が前記第
2のノードに印加されているとき前記出力端子に高イン
ピーダンスを呈するように動作できる第2の出力バッフ
ァとを含むマルチプレクサ。 - 【請求項2】前記第1の入力デバイスが、 前記第1の入力信号を受けるように動作できる第1の入
力ノードと、 前記第1の入力ノードに結合された第1の端子を有する
第1の入力トランジスタと、 第1の基準電圧を供給する第1の電圧源ノードと、 前記第1の電圧源ノードと前記第1の入力トランジスタ
の第2の端子との間に結合された第1のインピーダンス
素子と、 前記第1の入力トランジスタの第3の端子に結合された
電流源とを含む請求項1記載のマルチプレクサ。 - 【請求項3】前記第2の入力デバイスが、 前記第2の入力信号を受けるように動作できる第2の入
力ノードと、 前記第2の入力ノードに結合された第1の端子を有し前
記電流源に結合された第3の端子を有する第2の入力ト
ランジスタと、 第2の基準電圧を供給する第2の電圧源ノードと、 前記第2の電圧源ノードと前記第2の入力トランジスタ
の第2の端子との間に結合された第2のインピーダンス
素子とを含む請求項2記載のマルチプレクサ。 - 【請求項4】前記第1の入力デバイスが、前記第1の選
択信号を受けるように動作できる第1の端子を有する第
1の選択トランジスタであって、前記第1の入力トラン
ジスタの前記第3の端子に結合された第2の端子をさら
に有するとともに、前記電流源に結合された第3の端子
をさらに有する第1の選択トランジスタをさらに有する
請求項3記載のマルチプレクサ。 - 【請求項5】前記第2の入力デバイスが、前記第2の選
択信号を受けるように動作できる第1の端子を有する第
2の選択トランジスタであって、前記第2の入力トラン
ジスタの前記第3の端子に結合された第2の端子をさら
に有するとともに、前記電流源に結合された第3の端子
をさらに有する第2の選択トランジスタをさらに有する
請求項4記載のマルチプレクサ。 - 【請求項6】前記第1の出力バッファが、前記第1のノ
ードに結合された第1の端子と基準電圧源に結合された
第2の端子と前記出力ノードに結合された第3の端子と
を有する第1の出力トランジスタを含む請求項1記載の
マルチプレクサ。 - 【請求項7】前記第2の出力バッファが、前記第2のノ
ードに結合された第1の端子と前記基準電圧源に結合さ
れた第2の端子と前記出力ノードに結合された第3の端
子とを有する第2の出力トランジスタを含む請求項6記
載のマルチプレクサ。 - 【請求項8】前記第1および第2の選択信号を受けるよ
うに動作できる電圧源であって、前記第1の選択信号の
前記第1の状態および前記第2の選択信号の前記第2の
状態に応答して第1のレベルで前記第1の基準電圧を第
2のレベルで前記第2の基準電圧をそれぞれ発生するよ
うに動作できるとともに、前記第1の選択信号の前記第
2の状態および前記第2の選択信号の前記第1の状態に
応答して前記第2のレベルで前記第1の基準電圧を前記
第1のレベルで前記第2の基準電圧をそれぞれ発生する
電圧源をさらに含む請求項3記載のマルチプレクサ。 - 【請求項9】第1の入力信号を受けるように動作できる
第1の入力ノードと、 第2の入力信号を受けるように動作できる第2の入力ノ
ードと、 前記第1の入力ノードに結合された第1の端子を有する
第1の入力トランジスタと、 前記第2の入力ノードに結合された第1の端子を有する
第2の入力トランジスタと、 第1の基準電圧を供給する第1の電圧源ノードと、 第2の基準電圧を供給する第2の電圧源ノードと、 前記第1の電圧源ノードと前記第1の入力トランジスタ
の第2の端子との間に結合された第1の抵抗器と、 前記第2の電圧源ノードと前記第2の入力トランジスタ
の第2の端子との間に結合された第2の抵抗器と、 電流源と、 第1の選択信号を受けるように動作できる第1の端子を
有する第1の選択トランジスタであって、前記第1の入
力トランジスタの第3の端子に結合された第2の端子を
さらに有するとともに、前記電流源に結合された第3の
端子をさらに有する第1の選択トランジスタと、 前記第1の選択信号に関連した第2の選択信号を受ける
ように動作できる第1の端子を有する第2の選択トラン
ジスタであって、前記第2の入力トランジスタの第3の
端子に結合された第2の端子をさらに有するとともに、
前記電流源に結合された第3の端子をさらに有する第2
の選択トランジスタと、 前記第1の入力トランジスタの前記第2の端子に結合さ
れた第1の端子を有する第1の出力トランジスタであっ
て、前記出力ノードに結合された第3の端子を有し、前
記第1の端子で受けた電圧が第1の範囲の中にあるとき
その電圧に応答して前記第3の端子に電圧を発生するよ
うに動作できるとともに、前記第1の端子で受けた前記
電圧が第2の範囲の中にあるとき前記第3の端子に高イ
ンピーダンスを呈するように動作できる第1の出力トラ
ンジスタと、 前記第2の入力トランジスタの前記第2の端子に結合さ
れた第1の端子を有する第2の出力トランジスタであっ
て、前記第1の出力トランジスタの前記第3の端子に結
合された第3の端子を有し、前記第1の端子で受けた電
圧が第3の範囲の中にあるときその電圧に応答して前記
第3の端子に電圧を発生するように動作できるととも
に、前記第1の端子で受けた前記電圧が第4の範囲の中
にあるとき前記第3の端子に高インピーダンスを呈する
ように動作できる第2の出力トランジスタとを含むマル
チプレクサ。 - 【請求項10】前記第1および第2の選択信号を受ける
ように動作できる電圧源であって、前記第1の選択信号
の前記第1の状態および前記第2の選択信号の前記第2
の状態に応答して前記第1の基準電圧を第1のレベルで
前記第2の基準電圧を前記第1のレベルよりも低い第2
のレベルでそれぞれ発生するように動作できるととも
に、前記第1の選択信号の前記第2の状態および前記第
2の選択信号の前記第1の状態に応答して前記第1の基
準電圧を前記第2のレベルで前記第2の基準電圧を前記
第1のレベルでそれぞれ発生するように動作できる請求
項9記載のマルチプレクサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/208625 | 1998-12-08 | ||
US09/208,625 US6310509B1 (en) | 1998-12-08 | 1998-12-08 | Differential multiplexer with high bandwidth and reduced crosstalk |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000236244A true JP2000236244A (ja) | 2000-08-29 |
Family
ID=22775335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11330476A Pending JP2000236244A (ja) | 1998-12-08 | 1999-11-19 | 広帯域で漏話を抑えた差動マルチプレクサ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6310509B1 (ja) |
EP (1) | EP1017193A3 (ja) |
JP (1) | JP2000236244A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7154918B2 (en) | 2001-10-19 | 2006-12-26 | Fujitsu Limited | Multiplexer circuit for converting parallel data into serial data at high speed and synchronized with a clock signal |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11205268A (ja) * | 1998-01-16 | 1999-07-30 | Sony Corp | 信号多重化回路 |
US6549037B1 (en) * | 2000-06-26 | 2003-04-15 | Intel Corporation | Apparatus and circuit having reduced leakage current and method therefor |
US6760349B1 (en) * | 2000-09-05 | 2004-07-06 | Agilent Technologies, Inc. | Multiplexer with channel sectioning, selectivity actuated current sources, and common-base amplifiers |
US6353338B1 (en) * | 2000-09-28 | 2002-03-05 | Lsi Logic Corporation | Reduced-swing differential output buffer with idle function |
US6614291B1 (en) * | 2001-06-15 | 2003-09-02 | Lattice Semiconductor Corp. | Low voltage, high speed CMOS CML latch and MUX devices |
US7123074B2 (en) * | 2004-02-24 | 2006-10-17 | Micrel, Inc. | Method and system for multichannel-isolation-technique multiplexer |
WO2007027833A2 (en) | 2005-09-02 | 2007-03-08 | Cypress Semiconductor Corp. | Circuit, system, and method for multiplexing signals with reduced jitter |
US7378835B2 (en) * | 2006-06-07 | 2008-05-27 | National Instruments Corporation | Interleaved differential multiplexer |
KR100911159B1 (ko) * | 2007-08-30 | 2009-08-06 | 한국과학기술원 | 멀티플렉서 회로 |
CN106549656A (zh) | 2016-11-22 | 2017-03-29 | 章策珉 | 一种频率拓展器 |
CN106374919B (zh) | 2016-11-22 | 2020-02-18 | 成都仕芯半导体有限公司 | 基于多路选择器的频率拓展装置 |
CN107453743A (zh) * | 2017-05-04 | 2017-12-08 | 李海莲 | 一种无线通信领域多路复用器的使用方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4963767A (en) * | 1988-08-25 | 1990-10-16 | National Semiconductor Corporation | Two-level ECL multiplexer without emitter dotting |
JPH02134006A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | 増幅回路 |
WO1993017500A1 (en) * | 1992-02-20 | 1993-09-02 | Northern Telecom Limited | Differential ecl circuit |
US5298810A (en) * | 1992-09-11 | 1994-03-29 | Cypress Semiconductor Corporation | BiCMOS CMOS/ECL data multiplexer |
US5485110A (en) * | 1994-02-01 | 1996-01-16 | Motorola Inc. | ECL differential multiplexing circuit |
US5420529A (en) * | 1994-05-19 | 1995-05-30 | Northern Telecom Limited | Current steering switch and hybrid BiCMOS multiplexer with CMOS commutation signal and CML/ECL data signals |
FR2724073A1 (fr) * | 1994-08-31 | 1996-03-01 | Sgs Thomson Microelectronics | Circuit logique a etages differentiels |
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US6239646B1 (en) * | 1998-10-29 | 2001-05-29 | Cypress Semiconductor Corp. | High-speed, multiple-input multiplexer scheme |
US6211722B1 (en) * | 1999-03-19 | 2001-04-03 | Lucent Technologies Inc. | Low voltage high speed multiplexer and latch |
-
1998
- 1998-12-08 US US09/208,625 patent/US6310509B1/en not_active Expired - Fee Related
-
1999
- 1999-11-19 JP JP11330476A patent/JP2000236244A/ja active Pending
- 1999-12-03 EP EP99309733A patent/EP1017193A3/en not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7154918B2 (en) | 2001-10-19 | 2006-12-26 | Fujitsu Limited | Multiplexer circuit for converting parallel data into serial data at high speed and synchronized with a clock signal |
Also Published As
Publication number | Publication date |
---|---|
US6310509B1 (en) | 2001-10-30 |
EP1017193A2 (en) | 2000-07-05 |
EP1017193A3 (en) | 2002-07-17 |
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