JPH11205268A - 信号多重化回路 - Google Patents
信号多重化回路Info
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- JPH11205268A JPH11205268A JP10007001A JP700198A JPH11205268A JP H11205268 A JPH11205268 A JP H11205268A JP 10007001 A JP10007001 A JP 10007001A JP 700198 A JP700198 A JP 700198A JP H11205268 A JPH11205268 A JP H11205268A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Time-Division Multiplex Systems (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】ジッタを低減することができる信号多重化回路
を提供する。 【解決手段】入力した差動データを選択駆動信号を受け
て出力する第１の回路をソースが共通に接続されたＮＭ
ＯＳトランジスタＮＴｎ１，ＮＴｎ２により構成し、入
力した差動データを第１の回路とは逆相で第１の回路の
出力に加算するように出力する、選択信号で選択させる
ことのない第２の回路を、ソースが共通に接続されたＮ
ＭＯＳトランジスタＮＴｎ３，ＮＴｎ４により構成し、
ＮＭＯＳトランジスタＮＴｎ１，ＮＴｎ２のソース同士
の接続点にセレクタ２２の選択駆動信号２２−ｎの出力
ラインに接続して信号取り出し回路２１−ｎを構成す
る。これにより、信号多重化回路の出力ノイズをキャン
セルでき、出力信号のジッタを低減することができる。
を提供する。 【解決手段】入力した差動データを選択駆動信号を受け
て出力する第１の回路をソースが共通に接続されたＮＭ
ＯＳトランジスタＮＴｎ１，ＮＴｎ２により構成し、入
力した差動データを第１の回路とは逆相で第１の回路の
出力に加算するように出力する、選択信号で選択させる
ことのない第２の回路を、ソースが共通に接続されたＮ
ＭＯＳトランジスタＮＴｎ３，ＮＴｎ４により構成し、
ＮＭＯＳトランジスタＮＴｎ１，ＮＴｎ２のソース同士
の接続点にセレクタ２２の選択駆動信号２２−ｎの出力
ラインに接続して信号取り出し回路２１−ｎを構成す
る。これにより、信号多重化回路の出力ノイズをキャン
セルでき、出力信号のジッタを低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、異なる位相で変化
したのち一定期間確定する多相の差動データのうち、そ
の多相の差動データの確定しているものをひとつずつ順
次選択して送り出す信号多重回路に関するものである。
したのち一定期間確定する多相の差動データのうち、そ
の多相の差動データの確定しているものをひとつずつ順
次選択して送り出す信号多重回路に関するものである。
【０００２】
【従来の技術】図６は、従来の信号多重化回路の構成例
を示す回路図である。この信号多重化回路１０は、差動
アンプからなる信号取り出し回路１１−１，，１１−
２，１１−３，〜，１１−ｎ、セレクタ１２、出力回路
１３、および信号取り出し回路１１−１〜１１−ｎの出
力をワイヤードオアして出力回路１３に入力させる一対
の信号線Ｑ，ＱＢ（Ｂは反転を示す）により構成されて
いる。
を示す回路図である。この信号多重化回路１０は、差動
アンプからなる信号取り出し回路１１−１，，１１−
２，１１−３，〜，１１−ｎ、セレクタ１２、出力回路
１３、および信号取り出し回路１１−１〜１１−ｎの出
力をワイヤードオアして出力回路１３に入力させる一対
の信号線Ｑ，ＱＢ（Ｂは反転を示す）により構成されて
いる。
【０００３】信号取り出し回路１１−１は、ソース同士
が接続されたｎチャネルＭＯＳ（ＮＭＯＳ）トランジス
タＮＴ１１，ＮＴ１２により構成されている。ＮＭＯＳ
トランジスタＮＴ１１，ＮＴ１２のソース同士の接続点
はセレクタ１２の出力１２−１に接続されている。ＮＭ
ＯＳトランジスタＮＴ１１のゲート電極が差動データ信
号ＩＮ１の入力ラインに接続され、ドレインが信号線Ｑ
Ｂに接続されている。そして、ＮＭＯＳトランジスタＮ
Ｔ１２のゲート電極が差動データ信号ＩＮ１Ｂの入力ラ
インに接続されドレインが信号線Ｑに接続されている。
が接続されたｎチャネルＭＯＳ（ＮＭＯＳ）トランジス
タＮＴ１１，ＮＴ１２により構成されている。ＮＭＯＳ
トランジスタＮＴ１１，ＮＴ１２のソース同士の接続点
はセレクタ１２の出力１２−１に接続されている。ＮＭ
ＯＳトランジスタＮＴ１１のゲート電極が差動データ信
号ＩＮ１の入力ラインに接続され、ドレインが信号線Ｑ
Ｂに接続されている。そして、ＮＭＯＳトランジスタＮ
Ｔ１２のゲート電極が差動データ信号ＩＮ１Ｂの入力ラ
インに接続されドレインが信号線Ｑに接続されている。
【０００４】以下同様、信号取り出し回路１１−ｎは、
ソース同士が接続されたＮＭＯＳトランジスタＮＴｎ
１，ＮＴｎ２により構成されている。ＮＭＯＳトランジ
スタＮＴｎ１，ＮＴｎ２のソース同士の接続点はセレク
タ１２の出力１２−ｎに接続されている。ＮＭＯＳトラ
ンジスタＮＴｎ１のゲート電極が差動データ信号ＩＮｎ
の入力ラインに接続され、ドレインが信号線ＱＢに接続
されている。そして、ＮＭＯＳトランジスタＮＴｎ２の
ゲート電極が差動データ信号ＩＮｎＢの入力ラインに接
続されドレインが信号線Ｑに接続されている。
ソース同士が接続されたＮＭＯＳトランジスタＮＴｎ
１，ＮＴｎ２により構成されている。ＮＭＯＳトランジ
スタＮＴｎ１，ＮＴｎ２のソース同士の接続点はセレク
タ１２の出力１２−ｎに接続されている。ＮＭＯＳトラ
ンジスタＮＴｎ１のゲート電極が差動データ信号ＩＮｎ
の入力ラインに接続され、ドレインが信号線ＱＢに接続
されている。そして、ＮＭＯＳトランジスタＮＴｎ２の
ゲート電極が差動データ信号ＩＮｎＢの入力ラインに接
続されドレインが信号線Ｑに接続されている。
【０００５】セレクタ１２は、ｎ本の選択線１２−１〜
１２−ｎが信号取り出し回路１１−１〜１１−ｎのＮＭ
ＯＳトランジスタのソース同士の接続点にそれぞれ接続
され、各選択線１２−１〜１２−ｎを選択的に駆動して
（電流を流して）信号取り出し回路１１−１〜１１−ｎ
を差動アンプとして作動させる。
１２−ｎが信号取り出し回路１１−１〜１１−ｎのＮＭ
ＯＳトランジスタのソース同士の接続点にそれぞれ接続
され、各選択線１２−１〜１２−ｎを選択的に駆動して
（電流を流して）信号取り出し回路１１−１〜１１−ｎ
を差動アンプとして作動させる。
【０００６】出力回路１３は、ｎｐｎ型トランジスタＴ
131 ，Ｔ132 および抵抗素子Ｒ131，Ｒ132 により構成
されている。トランジスタＴ131 のエミッタが信号線Ｑ
に接続され、トランジスタＴ132 のエミッタが信号線Ｑ
Ｂに接続されている。そして、トランジスタＴ131 のコ
レクタから信号ＯＵＴが出力され、トランジスタＴ132
のコレクタから信号ＯＵＴＢが出力される。
131 ，Ｔ132 および抵抗素子Ｒ131，Ｒ132 により構成
されている。トランジスタＴ131 のエミッタが信号線Ｑ
に接続され、トランジスタＴ132 のエミッタが信号線Ｑ
Ｂに接続されている。そして、トランジスタＴ131 のコ
レクタから信号ＯＵＴが出力され、トランジスタＴ132
のコレクタから信号ＯＵＴＢが出力される。
【０００７】このような構成において、ｎ相のデータを
多重化する場合、多相の差動データ信号ＩＮ１，ＩＮ１
Ｂ〜ＩＮｎ，ＩＮｎＢが各信号取り出し回路１１−１〜
１１−ｎに入力される。ここで、差動データ信号は、各
信号取り出し回路１１−１〜１１−ｎを構成する差動ア
ンプを構成するＮＭＯＳトランジスタＮＴ１１，ＮＴ１
２、〜、ＮＴｎ１，ＮＴｎ２のゲート電極に供給され
る。なお、信号取り出し回路１１−１〜１１−ｎがセレ
クタ１２により選択されていないときに値を変化させ、
選択されているときには、入力電位は変化しないように
タイミングが調整される。
多重化する場合、多相の差動データ信号ＩＮ１，ＩＮ１
Ｂ〜ＩＮｎ，ＩＮｎＢが各信号取り出し回路１１−１〜
１１−ｎに入力される。ここで、差動データ信号は、各
信号取り出し回路１１−１〜１１−ｎを構成する差動ア
ンプを構成するＮＭＯＳトランジスタＮＴ１１，ＮＴ１
２、〜、ＮＴｎ１，ＮＴｎ２のゲート電極に供給され
る。なお、信号取り出し回路１１−１〜１１−ｎがセレ
クタ１２により選択されていないときに値を変化させ、
選択されているときには、入力電位は変化しないように
タイミングが調整される。
【０００８】そして、セレクタ１２により信号取り出し
回路１１−１〜１１−ｎがひとつずつ順に選択される。
これにより、入力の確定している信号取り出し回路から
信号が信号線Ｑ，ＱＢに出力される。この信号線Ｑ，Ｑ
Ｂに出力された出力回路１３に入力され、ここで多重化
された出力信号ＯＵＴ，ＯＵＴＢが得られる。
回路１１−１〜１１−ｎがひとつずつ順に選択される。
これにより、入力の確定している信号取り出し回路から
信号が信号線Ｑ，ＱＢに出力される。この信号線Ｑ，Ｑ
Ｂに出力された出力回路１３に入力され、ここで多重化
された出力信号ＯＵＴ，ＯＵＴＢが得られる。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の信号多重化回路では、差動データ信号の値が変化す
る際に信号取り出し回路の差動アンプの入力電位の反転
がおこり、この電位の反転が信号取り出し回路を構成す
るＮＭＯＳトランジスタ（たとえばＮＴ１１，ＮＴ１
２）の寄生容量を介して出力回路１３への出力にノイズ
信号を発生してしまう。このノイズ信号は信号取り出し
回路がセレクタに選択されていないときに発生し、通常
他の信号取り出し回路が選択され出力を行っているとき
にあたる。そのためこのノイズ信号は他のデータの出力
を乱し、出力のジッタを増大させる原因となっている。
来の信号多重化回路では、差動データ信号の値が変化す
る際に信号取り出し回路の差動アンプの入力電位の反転
がおこり、この電位の反転が信号取り出し回路を構成す
るＮＭＯＳトランジスタ（たとえばＮＴ１１，ＮＴ１
２）の寄生容量を介して出力回路１３への出力にノイズ
信号を発生してしまう。このノイズ信号は信号取り出し
回路がセレクタに選択されていないときに発生し、通常
他の信号取り出し回路が選択され出力を行っているとき
にあたる。そのためこのノイズ信号は他のデータの出力
を乱し、出力のジッタを増大させる原因となっている。
【００１０】ここで図７を用いてノイズ出力とジッタの
関係について説明する。セレクタ１２に選択されている
信号取り出し回路（差動アンプ）からの出力により出力
回路１３からの出力電位(OUT実線）が変化する。それと
同時に選択されていない他の出力からノイズ(Noise) が
発生したとすると実際の出力は(OUT破線）のようにな
り、tdだけ出力変化のタイミングが早まり、これが出力
のジッタとなる。このジッタを低減することが多重化回
路の高速動作には必要となる。
関係について説明する。セレクタ１２に選択されている
信号取り出し回路（差動アンプ）からの出力により出力
回路１３からの出力電位(OUT実線）が変化する。それと
同時に選択されていない他の出力からノイズ(Noise) が
発生したとすると実際の出力は(OUT破線）のようにな
り、tdだけ出力変化のタイミングが早まり、これが出力
のジッタとなる。このジッタを低減することが多重化回
路の高速動作には必要となる。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ジッタを低減することができる
信号多重化回路を提供することにある。
のであり、その目的は、ジッタを低減することができる
信号多重化回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、異なる位相で変化する多相の差動データ
を確定させて多重化する信号多重化回路であって、それ
ぞれ異なる差動データを入力し、入力した差動データを
選択駆動信号を受けて出力する第１の回路と、入力した
差動データを上記第１の回路とは逆相で当該第１の回路
の出力に加算するように出力する、選択駆動信号で選択
させることのない第２の回路とを備えた複数の信号取り
出し回路と、上記選択駆動信号を選択的に上記各信号取
り出し回路の第１の回路に出力するセレクタと、上記各
信号取り出し回路の出力を多重化して出力する出力回路
とを有する。
め、本発明は、異なる位相で変化する多相の差動データ
を確定させて多重化する信号多重化回路であって、それ
ぞれ異なる差動データを入力し、入力した差動データを
選択駆動信号を受けて出力する第１の回路と、入力した
差動データを上記第１の回路とは逆相で当該第１の回路
の出力に加算するように出力する、選択駆動信号で選択
させることのない第２の回路とを備えた複数の信号取り
出し回路と、上記選択駆動信号を選択的に上記各信号取
り出し回路の第１の回路に出力するセレクタと、上記各
信号取り出し回路の出力を多重化して出力する出力回路
とを有する。
【００１３】また、本発明では、上記出力回路は、各信
号取り出し回路の第１および第２の回路の出力がワイヤ
ードオア接続された一対の第１および第２の信号線と、
当該第１および第２の信号線に出力された信号を出力す
る出力アンプにより構成されている。
号取り出し回路の第１および第２の回路の出力がワイヤ
ードオア接続された一対の第１および第２の信号線と、
当該第１および第２の信号線に出力された信号を出力す
る出力アンプにより構成されている。
【００１４】また、本発明では、上記第１の回路は互い
に駆動源に接続可能な入力端子が共通に接続された第１
および第２のトランジスタにより構成され、上記第２の
回路は互いに駆動源に接続可能な入力端子が共通に接続
された第３および第４のトランジスタにより構成され、
上記第１および第４のトランジスタの制御端子に差動デ
ータのうちの一方のデータが入力され、上記第２および
第３のトランジスタの制御端子に差動データのうちの他
方のデータが入力され、上記第１および第３のトランジ
スタの出力端子が上記第１の信号線に接続され、上記第
２および第４のトランジスタの出力端子が上記第２の信
号線に接続され、かつ、上記第１および第２のトランジ
スタの入力端子が上記セレクタの選択駆動信号の出力線
に接続されている。
に駆動源に接続可能な入力端子が共通に接続された第１
および第２のトランジスタにより構成され、上記第２の
回路は互いに駆動源に接続可能な入力端子が共通に接続
された第３および第４のトランジスタにより構成され、
上記第１および第４のトランジスタの制御端子に差動デ
ータのうちの一方のデータが入力され、上記第２および
第３のトランジスタの制御端子に差動データのうちの他
方のデータが入力され、上記第１および第３のトランジ
スタの出力端子が上記第１の信号線に接続され、上記第
２および第４のトランジスタの出力端子が上記第２の信
号線に接続され、かつ、上記第１および第２のトランジ
スタの入力端子が上記セレクタの選択駆動信号の出力線
に接続されている。
【００１５】また、本発明では、上記第１の回路は、第
１の信号線と基準電位間に直列に接続された第１および
第２のトランジスタと、第２の信号線と基準電位間に直
列に接続された第３および第４のトランジスタとから構
成され、上記第２の回路は、第１の信号線と基準電位間
に直列に接続された第５および第６のトランジスタと、
第２の信号線と基準電位間に直列に接続された第７およ
び第８のトランジスタとから構成され、上記第１および
第７のトランジスタの制御端子に差動データのうちの一
方のデータが入力され、上記第３および第５のトランジ
スタの制御端子に差動データのうちの他方のデータが入
力され、かつ、上記第２および第３のトランジスタの制
御端子が上記セレクタの選択駆動信号の出力線に接続さ
れ、上記第６および第８のトランジスタの制御端子が基
準電位に接続されている。
１の信号線と基準電位間に直列に接続された第１および
第２のトランジスタと、第２の信号線と基準電位間に直
列に接続された第３および第４のトランジスタとから構
成され、上記第２の回路は、第１の信号線と基準電位間
に直列に接続された第５および第６のトランジスタと、
第２の信号線と基準電位間に直列に接続された第７およ
び第８のトランジスタとから構成され、上記第１および
第７のトランジスタの制御端子に差動データのうちの一
方のデータが入力され、上記第３および第５のトランジ
スタの制御端子に差動データのうちの他方のデータが入
力され、かつ、上記第２および第３のトランジスタの制
御端子が上記セレクタの選択駆動信号の出力線に接続さ
れ、上記第６および第８のトランジスタの制御端子が基
準電位に接続されている。
【００１６】また、本発明では、上記第１の回路は、第
１の信号線と差動データのうちの一方のデータの入力ラ
インとの間に接続された第１のトランジスタと、第２の
信号線と差動データのうちの他方のデータの入力ライン
との間に接続された第２のトランジスタとから構成さ
れ、上記第２の回路は、第２の信号線と差動データのう
ちの一方のデータの入力ラインとの間に接続された第３
のトランジスタと、第１の信号線と差動データのうちの
他方のデータの入力ラインとの間に接続された第４のト
ランジスタとか構成され、上記第１および第２のトラン
ジスタの制御端子が上記セレクタの選択駆動信号の出力
線に接続され、上記第３および第４のトランジスタの制
御端子が基準電位に接続されている。
１の信号線と差動データのうちの一方のデータの入力ラ
インとの間に接続された第１のトランジスタと、第２の
信号線と差動データのうちの他方のデータの入力ライン
との間に接続された第２のトランジスタとから構成さ
れ、上記第２の回路は、第２の信号線と差動データのう
ちの一方のデータの入力ラインとの間に接続された第３
のトランジスタと、第１の信号線と差動データのうちの
他方のデータの入力ラインとの間に接続された第４のト
ランジスタとか構成され、上記第１および第２のトラン
ジスタの制御端子が上記セレクタの選択駆動信号の出力
線に接続され、上記第３および第４のトランジスタの制
御端子が基準電位に接続されている。
【００１７】また、上記各トランジスタはは絶縁ゲート
型電界効果トランジスタであり、上記入力端子はソース
電極であり、上記出力端子はドレイン電極であり、上記
制御端子はゲート電極ある。
型電界効果トランジスタであり、上記入力端子はソース
電極であり、上記出力端子はドレイン電極であり、上記
制御端子はゲート電極ある。
【００１８】本発明によれば、多相の差動データ信号が
各信号取り出し回路の第１および第２の回路にたとえば
並列に入力される。多相の差動データ信号は、信号取り
出し回路の第１の回路がセレクタにより選択されていな
いときに値を変化させ、選択されてるときには、入力電
位は変化しないようにタイミングが調整される。そし
て、セレクタにより信号取り出し回路がひとつずつ順に
選択される。これにより、入力の確定している信号取り
出し回路から信号が出力回路に出力され、ここで多重化
された出力信号が得られる。なお、差動データ信号の値
が変化する際に、信号取り出し回路の第１の回路の入力
電位の反転がおこり、この電位の反転が第１の回路を構
成するたとえばトランジスタの寄生容量を介して出力回
路への出力にノイズ信号が発生する。このとき、信号取
り出し回路の第１の回路と逆極性の信号が第２の回路に
より生成される。その結果、各信号取り出し回路の第２
の回路の出力信号は、第１の回路からのノイズ信号と振
幅が等しく位相の反転した信号となり、これによりノイ
ズがキャンセルされる。
各信号取り出し回路の第１および第２の回路にたとえば
並列に入力される。多相の差動データ信号は、信号取り
出し回路の第１の回路がセレクタにより選択されていな
いときに値を変化させ、選択されてるときには、入力電
位は変化しないようにタイミングが調整される。そし
て、セレクタにより信号取り出し回路がひとつずつ順に
選択される。これにより、入力の確定している信号取り
出し回路から信号が出力回路に出力され、ここで多重化
された出力信号が得られる。なお、差動データ信号の値
が変化する際に、信号取り出し回路の第１の回路の入力
電位の反転がおこり、この電位の反転が第１の回路を構
成するたとえばトランジスタの寄生容量を介して出力回
路への出力にノイズ信号が発生する。このとき、信号取
り出し回路の第１の回路と逆極性の信号が第２の回路に
より生成される。その結果、各信号取り出し回路の第２
の回路の出力信号は、第１の回路からのノイズ信号と振
幅が等しく位相の反転した信号となり、これによりノイ
ズがキャンセルされる。
【００１９】
【発明の実施の形態】第１実施形態 図１は、本発明に係る信号多重化回路の第１の実施形態
を示す回路図である。この信号多重化回路２０は、差動
アンプからなる信号取り出し回路２１−１，，２１−
２，２１−３，〜，２１−ｎ、セレクタ２２、出力回路
２３、および信号取り出し回路２１−２〜２１−ｎの出
力をワイヤードオアして出力回路２３に入力させる一対
の信号線Ｑ，ＱＢ（Ｂは反転を示す）により構成されて
いる。
を示す回路図である。この信号多重化回路２０は、差動
アンプからなる信号取り出し回路２１−１，，２１−
２，２１−３，〜，２１−ｎ、セレクタ２２、出力回路
２３、および信号取り出し回路２１−２〜２１−ｎの出
力をワイヤードオアして出力回路２３に入力させる一対
の信号線Ｑ，ＱＢ（Ｂは反転を示す）により構成されて
いる。
【００２０】信号取り出し回路２１−１は、ソース同士
が接続されたＮＭＯＳトランジスタＮＴ１１，ＮＴ１２
およびＮＭＯＳトランジスタＮＴ１３，ＮＴ１４により
構成されている。ＮＭＯＳトランジスタＮＴ１１，ＮＴ
１２のソース同士の接続点はセレクタ２２の選択駆動信
号の出力線２２−１に接続されている。ＮＭＯＳトラン
ジスタＮＴ１１，ＮＴ１４のゲート電極が差動データ信
号ＩＮ１の入力ラインに共通に接続され、ＮＭＯＳトラ
ンジスタＮＴ１２，ＮＴ１３のゲート電極が差動データ
信号ＩＮ１Ｂの入力ラインに共通に接続されている。Ｎ
ＭＯＳトランジスタＮＴ１１およびＮＴ１３のドレイン
が信号線ＱＢに接続され、ＮＭＯＳトランジスタＮＴ１
２およびＮＴ１４のドレインが信号線Ｑに接続されてい
る。このように、信号取り出し回路２１−１は、ＮＭＯ
ＳトランジスタＮＴ１１，ＮＴ１２からなる第１の回路
としての信号取り出し用差動アンプＡ−１ひとつと差動
アンプＡ−１と逆極性出力のＮＭＯＳトランジスタＮＴ
１３，１４からなる第２の回路としての第２の差動アン
プＢ−１ひとつの組から構成されている。
が接続されたＮＭＯＳトランジスタＮＴ１１，ＮＴ１２
およびＮＭＯＳトランジスタＮＴ１３，ＮＴ１４により
構成されている。ＮＭＯＳトランジスタＮＴ１１，ＮＴ
１２のソース同士の接続点はセレクタ２２の選択駆動信
号の出力線２２−１に接続されている。ＮＭＯＳトラン
ジスタＮＴ１１，ＮＴ１４のゲート電極が差動データ信
号ＩＮ１の入力ラインに共通に接続され、ＮＭＯＳトラ
ンジスタＮＴ１２，ＮＴ１３のゲート電極が差動データ
信号ＩＮ１Ｂの入力ラインに共通に接続されている。Ｎ
ＭＯＳトランジスタＮＴ１１およびＮＴ１３のドレイン
が信号線ＱＢに接続され、ＮＭＯＳトランジスタＮＴ１
２およびＮＴ１４のドレインが信号線Ｑに接続されてい
る。このように、信号取り出し回路２１−１は、ＮＭＯ
ＳトランジスタＮＴ１１，ＮＴ１２からなる第１の回路
としての信号取り出し用差動アンプＡ−１ひとつと差動
アンプＡ−１と逆極性出力のＮＭＯＳトランジスタＮＴ
１３，１４からなる第２の回路としての第２の差動アン
プＢ−１ひとつの組から構成されている。
【００２１】信号取り出し回路２１−２は、ソース同士
が接続されたＮＭＯＳトランジスタＮＴ２１，ＮＴ２２
およびＮＭＯＳトランジスタＮＴ２３，ＮＴ２４により
構成されている。ＮＭＯＳトランジスタＮＴ２１，ＮＴ
２２のソース同士の接続点はセレクタ２２の選択駆動信
号の出力線２２−２に接続されている。ＮＭＯＳトラン
ジスタＮＴ２１，ＮＴ２４のゲート電極が差動データ信
号ＩＮ２の入力ラインに共通に接続され、ＮＭＯＳトラ
ンジスタＮＴ２２，ＮＴ２３のゲート電極が差動データ
信号ＩＮ２Ｂの入力ラインに共通に接続されている。Ｎ
ＭＯＳトランジスタＮＴ２１およびＮＴ２３のドレイン
が信号線ＱＢに接続され、ＮＭＯＳトランジスタＮＴ２
２およびＮＴ２４のドレインが信号線Ｑに接続されてい
る。このように、信号取り出し回路２１−２は、ＮＭＯ
ＳトランジスタＮＴ２１，ＮＴ２２からなる第１の回路
としての信号取り出し用差動アンプＡ−２ひとつと差動
アンプＡ−２と逆極性出力のＮＭＯＳトランジスタＮＴ
２３，２４からなる第２の回路としての第２の差動アン
プＢ−２ひとつの組から構成されている。
が接続されたＮＭＯＳトランジスタＮＴ２１，ＮＴ２２
およびＮＭＯＳトランジスタＮＴ２３，ＮＴ２４により
構成されている。ＮＭＯＳトランジスタＮＴ２１，ＮＴ
２２のソース同士の接続点はセレクタ２２の選択駆動信
号の出力線２２−２に接続されている。ＮＭＯＳトラン
ジスタＮＴ２１，ＮＴ２４のゲート電極が差動データ信
号ＩＮ２の入力ラインに共通に接続され、ＮＭＯＳトラ
ンジスタＮＴ２２，ＮＴ２３のゲート電極が差動データ
信号ＩＮ２Ｂの入力ラインに共通に接続されている。Ｎ
ＭＯＳトランジスタＮＴ２１およびＮＴ２３のドレイン
が信号線ＱＢに接続され、ＮＭＯＳトランジスタＮＴ２
２およびＮＴ２４のドレインが信号線Ｑに接続されてい
る。このように、信号取り出し回路２１−２は、ＮＭＯ
ＳトランジスタＮＴ２１，ＮＴ２２からなる第１の回路
としての信号取り出し用差動アンプＡ−２ひとつと差動
アンプＡ−２と逆極性出力のＮＭＯＳトランジスタＮＴ
２３，２４からなる第２の回路としての第２の差動アン
プＢ−２ひとつの組から構成されている。
【００２２】信号取り出し回路２１−３は、ソース同士
が接続されたＮＭＯＳトランジスタＮＴ３１，ＮＴ３２
およびＮＭＯＳトランジスタＮＴ３３，ＮＴ３４により
構成されている。ＮＭＯＳトランジスタＮＴ３１，ＮＴ
３２のソース同士の接続点はセレクタ２２の選択駆動信
号の出力線２２−３に接続されている。ＮＭＯＳトラン
ジスタＮＴ３１，ＮＴ３４のゲート電極が差動データ信
号ＩＮ３の入力ラインに共通に接続され、ＮＭＯＳトラ
ンジスタＮＴ３２，ＮＴ３３のゲート電極が差動データ
信号ＩＮ３Ｂの入力ラインに共通に接続されている。Ｎ
ＭＯＳトランジスタＮＴ３１およびＮＴ３３のドレイン
が信号線ＱＢに接続され、ＮＭＯＳトランジスタＮＴ３
２およびＮＴ３４のドレインが信号線Ｑに接続されてい
る。このように、信号取り出し回路２１−３は、ＮＭＯ
ＳトランジスタＮＴ３１，ＮＴ３２からなる第１の回路
として信号取り出し用差動アンプＡ−３ひとつと差動ア
ンプＡ−３と逆極性出力のＮＭＯＳトランジスタＮＴ３
３，３４からなる第２の回路としての第２の差動アンプ
Ｂ−３ひとつの組から構成されている。
が接続されたＮＭＯＳトランジスタＮＴ３１，ＮＴ３２
およびＮＭＯＳトランジスタＮＴ３３，ＮＴ３４により
構成されている。ＮＭＯＳトランジスタＮＴ３１，ＮＴ
３２のソース同士の接続点はセレクタ２２の選択駆動信
号の出力線２２−３に接続されている。ＮＭＯＳトラン
ジスタＮＴ３１，ＮＴ３４のゲート電極が差動データ信
号ＩＮ３の入力ラインに共通に接続され、ＮＭＯＳトラ
ンジスタＮＴ３２，ＮＴ３３のゲート電極が差動データ
信号ＩＮ３Ｂの入力ラインに共通に接続されている。Ｎ
ＭＯＳトランジスタＮＴ３１およびＮＴ３３のドレイン
が信号線ＱＢに接続され、ＮＭＯＳトランジスタＮＴ３
２およびＮＴ３４のドレインが信号線Ｑに接続されてい
る。このように、信号取り出し回路２１−３は、ＮＭＯ
ＳトランジスタＮＴ３１，ＮＴ３２からなる第１の回路
として信号取り出し用差動アンプＡ−３ひとつと差動ア
ンプＡ−３と逆極性出力のＮＭＯＳトランジスタＮＴ３
３，３４からなる第２の回路としての第２の差動アンプ
Ｂ−３ひとつの組から構成されている。
【００２３】以下同様、信号取り出し回路２１−ｎは、
ソース同士が接続されたＮＭＯＳトランジスタＮＴｎ
１，ＮＴｎ２およびＮＭＯＳトランジスタＮＴｎ３，Ｎ
Ｔｎ４により構成されている。ＮＭＯＳトランジスタＮ
Ｔｎ１，ＮＴｎ２のソース同士の接続点はセレクタ２２
の選択駆動信号の出力線２２−ｎに接続されている。Ｎ
ＭＯＳトランジスタＮＴｎ１，ＮＴｎ４のゲート電極が
差動データ信号ＩＮｎの入力ラインに共通に接続され、
ＮＭＯＳトランジスタＮＴｎ２，ＮＴｎ３のゲート電極
が差動データ信号ＩＮｎＢの入力ラインに共通に接続さ
れている。ＮＭＯＳトランジスタＮＴｎ１およびＮＴｎ
３のドレインが信号線ＱＢに接続され、ＮＭＯＳトラン
ジスタＮＴｎ２およびＮＴｎ４のドレインが信号線Ｑに
接続されている。このように、信号取り出し回路２１−
ｎは、ＮＭＯＳトランジスタＮＴｎ１，ＮＴｎ２からな
る信号取り出し用差動アンプＡ−ｎひとつと差動アンプ
Ａ−ｎと逆極性出力のＮＭＯＳトランジスタＮＴｎ３，
ｎ４からなる第２の差動アンプＢ−ｎひとつの組から構
成されている。
ソース同士が接続されたＮＭＯＳトランジスタＮＴｎ
１，ＮＴｎ２およびＮＭＯＳトランジスタＮＴｎ３，Ｎ
Ｔｎ４により構成されている。ＮＭＯＳトランジスタＮ
Ｔｎ１，ＮＴｎ２のソース同士の接続点はセレクタ２２
の選択駆動信号の出力線２２−ｎに接続されている。Ｎ
ＭＯＳトランジスタＮＴｎ１，ＮＴｎ４のゲート電極が
差動データ信号ＩＮｎの入力ラインに共通に接続され、
ＮＭＯＳトランジスタＮＴｎ２，ＮＴｎ３のゲート電極
が差動データ信号ＩＮｎＢの入力ラインに共通に接続さ
れている。ＮＭＯＳトランジスタＮＴｎ１およびＮＴｎ
３のドレインが信号線ＱＢに接続され、ＮＭＯＳトラン
ジスタＮＴｎ２およびＮＴｎ４のドレインが信号線Ｑに
接続されている。このように、信号取り出し回路２１−
ｎは、ＮＭＯＳトランジスタＮＴｎ１，ＮＴｎ２からな
る信号取り出し用差動アンプＡ−ｎひとつと差動アンプ
Ａ−ｎと逆極性出力のＮＭＯＳトランジスタＮＴｎ３，
ｎ４からなる第２の差動アンプＢ−ｎひとつの組から構
成されている。
【００２４】セレクタ２２は、ｎ本の選択駆動信号の出
力線（選択線）２２−１〜２２−ｎが信号取り出し回路
２１−１〜２１−ｎの第１の回路としての差動アンプＡ
−１〜Ａ−ｎを構成するＮＭＯＳトランジスタのソース
同士の接続点にそれぞれ接続され、各選択線２２−１〜
２２−ｎを選択的に駆動して（電流を流して）信号取り
出し回路２１−１〜２１−ｎの差動アンプＡ−１〜Ａ−
ｎを作動させる。なお、信号取り出し回路２１−１〜２
１−ｎの差動アンプＢ−１〜Ｂ−ｎは常に選択されるこ
とはない。
力線（選択線）２２−１〜２２−ｎが信号取り出し回路
２１−１〜２１−ｎの第１の回路としての差動アンプＡ
−１〜Ａ−ｎを構成するＮＭＯＳトランジスタのソース
同士の接続点にそれぞれ接続され、各選択線２２−１〜
２２−ｎを選択的に駆動して（電流を流して）信号取り
出し回路２１−１〜２１−ｎの差動アンプＡ−１〜Ａ−
ｎを作動させる。なお、信号取り出し回路２１−１〜２
１−ｎの差動アンプＢ−１〜Ｂ−ｎは常に選択されるこ
とはない。
【００２５】出力回路２３は、ｎｐｎ型トランジスタＴ
131 ，Ｔ132 および抵抗素子Ｒ131，Ｒ132 におより構
成されている。トランジスタＴ131 のエミッタが信号線
Ｑに接続され、トランジスタＴ132 のエミッタが信号線
ＱＢに接続されている。トランジスタＴ131 ，Ｔ132 の
ベースが電源電圧ＶCCの供給ラインに接続されている。
そして、トランジスタＴ131 ，Ｔ132 のコレクタが抵抗
素子Ｒ131 ，Ｒ132 を介して電源電圧ＶCCの供給ライン
に接続され、トランジスタＴ131 のコレクタと抵抗素子
Ｒ131 との接続点から信号ＯＵＴが出力され、トランジ
スタＴ132 のコレクタと抵抗素子Ｒ132 との接続点から
信号ＯＵＴＢが出力される。
131 ，Ｔ132 および抵抗素子Ｒ131，Ｒ132 におより構
成されている。トランジスタＴ131 のエミッタが信号線
Ｑに接続され、トランジスタＴ132 のエミッタが信号線
ＱＢに接続されている。トランジスタＴ131 ，Ｔ132 の
ベースが電源電圧ＶCCの供給ラインに接続されている。
そして、トランジスタＴ131 ，Ｔ132 のコレクタが抵抗
素子Ｒ131 ，Ｒ132 を介して電源電圧ＶCCの供給ライン
に接続され、トランジスタＴ131 のコレクタと抵抗素子
Ｒ131 との接続点から信号ＯＵＴが出力され、トランジ
スタＴ132 のコレクタと抵抗素子Ｒ132 との接続点から
信号ＯＵＴＢが出力される。
【００２６】次に、上記構成による動作を説明する。ｎ
相のデータを多重化する場合、多相の差動データ信号Ｉ
Ｎ１，ＩＮ１Ｂ〜ＩＮｎ，ＩＮｎＢが各信号取り出し回
路２１−１〜２１−ｎのＮＭＯＳトランジスタＮＴ１１
およびＮＴ１２、〜、ＮＴｎ１およびＮＴｎ２から構成
される差動アンプＡ−１〜Ａ−ｎのゲート電極に入力さ
れる。
相のデータを多重化する場合、多相の差動データ信号Ｉ
Ｎ１，ＩＮ１Ｂ〜ＩＮｎ，ＩＮｎＢが各信号取り出し回
路２１−１〜２１−ｎのＮＭＯＳトランジスタＮＴ１１
およびＮＴ１２、〜、ＮＴｎ１およびＮＴｎ２から構成
される差動アンプＡ−１〜Ａ−ｎのゲート電極に入力さ
れる。
【００２７】多相の差動データ信号ＩＮ１，ＩＮ１Ｂ〜
ＩＮｎ，ＩＮｎＢは、信号取り出し回路２１−１〜２１
−ｎの差動アンプＡ−１〜Ａ−ｎがセレクタ２２により
選択されていないときに値を変化させ、選択されている
ときには、入力電位は変化しないようにタイミングが調
整される。
ＩＮｎ，ＩＮｎＢは、信号取り出し回路２１−１〜２１
−ｎの差動アンプＡ−１〜Ａ−ｎがセレクタ２２により
選択されていないときに値を変化させ、選択されている
ときには、入力電位は変化しないようにタイミングが調
整される。
【００２８】そして、セレクタ２２により信号取り出し
回路２１−１〜２１−ｎがひとつずつ順に選択される。
これにより、入力の確定している信号取り出し回路から
信号が信号線Ｑ，ＱＢに出力される。この信号線Ｑ，Ｑ
Ｂに出力された出力回路２３に入力され、ここで多重化
された出力信号ＯＵＴ，ＯＵＴＢが得られる。
回路２１−１〜２１−ｎがひとつずつ順に選択される。
これにより、入力の確定している信号取り出し回路から
信号が信号線Ｑ，ＱＢに出力される。この信号線Ｑ，Ｑ
Ｂに出力された出力回路２３に入力され、ここで多重化
された出力信号ＯＵＴ，ＯＵＴＢが得られる。
【００２９】なお、差動データ信号の値が変化する際
に、信号取り出し回路２１−１〜２１−ｎの差動アンプ
Ａ−１〜Ａ−ｎの入力電位の反転がおこり、この電位の
反転が差動アンプＡ−１〜Ａ−ｎを構成するＮＭＯＳト
ランジスタＮＴ１１およびＮＴ１２〜ＮＴｎ１およびＮ
Ｔｎ２の寄生容量を介して出力回路２３への出力にノイ
ズ信号が発生する。このとき、信号取り出し回路２１−
１〜２１−ｎの差動アンプＡ−１〜Ａ−ｎと逆極性の全
く同じ回路構成の第２の差動アンプＢ−１〜Ｂ−ｎから
も同様に，ＮＭＯＳトランジスタＮＴ１３およびＮＴ１
４〜ＮＴｎ３およびＮＴｎ４の寄生容量を介して信号が
出力される。この出力信号は、差動アンプＡ−１〜Ａ−
ｎからのノイズ信号と振幅が等しく位相の反転した信号
となり、これによりノイズがキャンセルされる。
に、信号取り出し回路２１−１〜２１−ｎの差動アンプ
Ａ−１〜Ａ−ｎの入力電位の反転がおこり、この電位の
反転が差動アンプＡ−１〜Ａ−ｎを構成するＮＭＯＳト
ランジスタＮＴ１１およびＮＴ１２〜ＮＴｎ１およびＮ
Ｔｎ２の寄生容量を介して出力回路２３への出力にノイ
ズ信号が発生する。このとき、信号取り出し回路２１−
１〜２１−ｎの差動アンプＡ−１〜Ａ−ｎと逆極性の全
く同じ回路構成の第２の差動アンプＢ−１〜Ｂ−ｎから
も同様に，ＮＭＯＳトランジスタＮＴ１３およびＮＴ１
４〜ＮＴｎ３およびＮＴｎ４の寄生容量を介して信号が
出力される。この出力信号は、差動アンプＡ−１〜Ａ−
ｎからのノイズ信号と振幅が等しく位相の反転した信号
となり、これによりノイズがキャンセルされる。
【００３０】実際の回路シミュレーションの波形を使っ
て実際にノイズがキャンセルされることを説明する。
て実際にノイズがキャンセルされることを説明する。
【００３１】図２は、図１の回路での出力回路２３の出
力信号ＯＵＴ／ＯＵＴＢの出力電圧波形を示す図であ
る。また、図３は、図６の回路での出力回路２３の出力
信号出力信号ＯＵＴ／ＯＵＴＢの出力電圧波形を示す図
である。図２および図３において、横軸が時間を、縦軸
が電圧をそれぞれ表している。
力信号ＯＵＴ／ＯＵＴＢの出力電圧波形を示す図であ
る。また、図３は、図６の回路での出力回路２３の出力
信号出力信号ＯＵＴ／ＯＵＴＢの出力電圧波形を示す図
である。図２および図３において、横軸が時間を、縦軸
が電圧をそれぞれ表している。
【００３２】図３に示すように、従来例では前述の理由
により入力信号が反転したときにセレクタで選択されて
いないにもかかわらず信号出力と比較して非常に大きな
ノイズ出力(Noise) が発生している。一方、図２に示す
ように、第２の差動アンプＢ−１〜Ｂ−ｎを付加した本
実施形態に係る回路では、ノイズがキャンセルされほと
んどノイズ出力がなくなっている。このように、本実施
形態に係る回路では。従来例と比較しノイズ出力は非常
に小さくにおさえられていることが回路シミュレーショ
ンにより確認できる。
により入力信号が反転したときにセレクタで選択されて
いないにもかかわらず信号出力と比較して非常に大きな
ノイズ出力(Noise) が発生している。一方、図２に示す
ように、第２の差動アンプＢ−１〜Ｂ−ｎを付加した本
実施形態に係る回路では、ノイズがキャンセルされほと
んどノイズ出力がなくなっている。このように、本実施
形態に係る回路では。従来例と比較しノイズ出力は非常
に小さくにおさえられていることが回路シミュレーショ
ンにより確認できる。
【００３３】以上説明したように、本第１の実施形態に
よれば、入力した差動データを選択駆動信号を受けて出
力する第１の回路をソースが共通に接続されたＮＭＯＳ
トランジスタＮＴｎ１，ＮＴｎ２により構成し、入力し
た差動データを第１の回路とは逆相で第１の回路の出力
に加算するように出力する、選択駆動信号で選択させる
ことのない第２の回路を、ソースが共通に接続されたＮ
ＭＯＳトランジスタＮＴｎ３，ＮＴｎ４により構成し、
ＮＭＯＳトランジスタＮＴｎ１，ＮＴｎ２のソース同士
の接続点にセレクタ２２の選択駆動信号２２−ｎの出力
ラインに接続して信号取り出し回路２１−ｎを構成した
ので、信号多重化回路の出力ノイズをキャンセルするこ
とができ、出力信号のジッタを低減することができる。
これにより信号多重化回路の高速動作（たとえば１ＧＨ
ｚや２ＧＨｚのパラレル・シリアル転送）が実現可能と
なる利点がある。
よれば、入力した差動データを選択駆動信号を受けて出
力する第１の回路をソースが共通に接続されたＮＭＯＳ
トランジスタＮＴｎ１，ＮＴｎ２により構成し、入力し
た差動データを第１の回路とは逆相で第１の回路の出力
に加算するように出力する、選択駆動信号で選択させる
ことのない第２の回路を、ソースが共通に接続されたＮ
ＭＯＳトランジスタＮＴｎ３，ＮＴｎ４により構成し、
ＮＭＯＳトランジスタＮＴｎ１，ＮＴｎ２のソース同士
の接続点にセレクタ２２の選択駆動信号２２−ｎの出力
ラインに接続して信号取り出し回路２１−ｎを構成した
ので、信号多重化回路の出力ノイズをキャンセルするこ
とができ、出力信号のジッタを低減することができる。
これにより信号多重化回路の高速動作（たとえば１ＧＨ
ｚや２ＧＨｚのパラレル・シリアル転送）が実現可能と
なる利点がある。
【００３４】なお、本第１の実施形態では、ノイズキャ
ンセル用回路として選択されない差動アンプＢ−１〜Ｂ
−ｎを例に説明したが、本発明がこれに限定されるもの
ではなく、以下に示すような他の態様が可能であること
はいうまでもない。
ンセル用回路として選択されない差動アンプＢ−１〜Ｂ
−ｎを例に説明したが、本発明がこれに限定されるもの
ではなく、以下に示すような他の態様が可能であること
はいうまでもない。
【００３５】第２実施形態 図４は、本発明に係る信号多重化回路の第２の実施形態
を示す回路図である。本第２の実施形態に係る信号多重
化回路２０Ａでは、信号取り出し回路２１−１〜２１−
ｎが、２個の差動アンプで構成される代わりに、次のよ
うに構成されている。すなわち、図４に示すように、信
号取り出し回路２１ー１Ａにおいて第１の回路が、信号
線ＱＢと接地ライン（基準電位）間に直列に接続された
ＮＭＯＳトランジスタＮＴ101 ，ＮＴ102 と、信号線Ｑ
と接地ライン間に直列に接続された第ＮＭＯＳトランジ
スタＮＴ103 ，ＮＴ104 により構成されている。さら
に、第２の回路が、信号線ＱＢと接地ライン間に直列に
接続されたＮＭＯＳトランジスタＮＴ105 ，ＮＴ106
と、信号線Ｑと接地ライン間に直列に接続されたＮＭＯ
ＳトランジスタＮＴ107 ，ＮＴ108 により構成されてい
る。そして、ＮＭＯＳトランジスタＮＴ101 ，ＮＴ107
のゲート電極に差動データＩＮ１が入力され、ＮＭＯＳ
トランジスタＮＴ103 ，ＮＴ105 のゲート電極に差動デ
ータＩＮ１Ｂが入力され、かつ、第１の回路のＮＭＯＳ
トランジスタＮＴ102 ，ＮＴ104 のゲートにセレクタ２
２の選択駆動信号２２−１の出力線に接続され、第２の
回路のＮＭＯＳトランジスタＮＴ106 ＮＴ108 のゲート
電極が接地ラインに接続されている。
を示す回路図である。本第２の実施形態に係る信号多重
化回路２０Ａでは、信号取り出し回路２１−１〜２１−
ｎが、２個の差動アンプで構成される代わりに、次のよ
うに構成されている。すなわち、図４に示すように、信
号取り出し回路２１ー１Ａにおいて第１の回路が、信号
線ＱＢと接地ライン（基準電位）間に直列に接続された
ＮＭＯＳトランジスタＮＴ101 ，ＮＴ102 と、信号線Ｑ
と接地ライン間に直列に接続された第ＮＭＯＳトランジ
スタＮＴ103 ，ＮＴ104 により構成されている。さら
に、第２の回路が、信号線ＱＢと接地ライン間に直列に
接続されたＮＭＯＳトランジスタＮＴ105 ，ＮＴ106
と、信号線Ｑと接地ライン間に直列に接続されたＮＭＯ
ＳトランジスタＮＴ107 ，ＮＴ108 により構成されてい
る。そして、ＮＭＯＳトランジスタＮＴ101 ，ＮＴ107
のゲート電極に差動データＩＮ１が入力され、ＮＭＯＳ
トランジスタＮＴ103 ，ＮＴ105 のゲート電極に差動デ
ータＩＮ１Ｂが入力され、かつ、第１の回路のＮＭＯＳ
トランジスタＮＴ102 ，ＮＴ104 のゲートにセレクタ２
２の選択駆動信号２２−１の出力線に接続され、第２の
回路のＮＭＯＳトランジスタＮＴ106 ＮＴ108 のゲート
電極が接地ラインに接続されている。
【００３６】以下同様に、信号取り出し回路２１ーｎＡ
において第１の回路が、信号線ＱＢと接地ライン（基準
電位）間に直列に接続されたＮＭＯＳトランジスタＮＴ
n01，ＮＴn02 と、信号線Ｑと接地ライン間に直列に接
続されたＮＭＯＳトランジスタＮＴn03 ，ＮＴn04 によ
り構成されている。さらに、第２の回路が、信号線ＱＢ
と接地ライン間に直列に接続されたＮＭＯＳトランジス
タＮＴn05 ，ＮＴn06 と、信号線Ｑと接地ライン間に直
列に接続されたＮＭＯＳトランジスタＮＴn07 ，ＮＴn0
8 により構成されている。そして、ＮＭＯＳトランジス
タＮＴn01 ，ＮＴn07 のゲート電極に差動データＩＮｎ
が入力され、ＮＭＯＳトランジスタＮＴn03 ，ＮＴn05
のゲート電極に差動データＩＮｎＢが入力され、かつ、
第１の回路のＮＭＯＳトランジスタＮＴn02 ，ＮＴn04
のゲートにセレクタ２２の選択駆動信号２２−ｎの出力
線に接続され、第２の回路のＮＭＯＳトランジスタＮＴ
n06 ，ＮＴn08 のゲート電極が接地ラインに接続されて
いる。
において第１の回路が、信号線ＱＢと接地ライン（基準
電位）間に直列に接続されたＮＭＯＳトランジスタＮＴ
n01，ＮＴn02 と、信号線Ｑと接地ライン間に直列に接
続されたＮＭＯＳトランジスタＮＴn03 ，ＮＴn04 によ
り構成されている。さらに、第２の回路が、信号線ＱＢ
と接地ライン間に直列に接続されたＮＭＯＳトランジス
タＮＴn05 ，ＮＴn06 と、信号線Ｑと接地ライン間に直
列に接続されたＮＭＯＳトランジスタＮＴn07 ，ＮＴn0
8 により構成されている。そして、ＮＭＯＳトランジス
タＮＴn01 ，ＮＴn07 のゲート電極に差動データＩＮｎ
が入力され、ＮＭＯＳトランジスタＮＴn03 ，ＮＴn05
のゲート電極に差動データＩＮｎＢが入力され、かつ、
第１の回路のＮＭＯＳトランジスタＮＴn02 ，ＮＴn04
のゲートにセレクタ２２の選択駆動信号２２−ｎの出力
線に接続され、第２の回路のＮＭＯＳトランジスタＮＴ
n06 ，ＮＴn08 のゲート電極が接地ラインに接続されて
いる。
【００３７】この構成は、差動アンプとしてＮＭＯＳト
ランジスタを用いていないが、上述した第１の実施形態
の場合と同様に動作し、信号多重化回路の出力ノイズを
キャンセルすることができ、出力信号のジッタを低減す
ることができる。
ランジスタを用いていないが、上述した第１の実施形態
の場合と同様に動作し、信号多重化回路の出力ノイズを
キャンセルすることができ、出力信号のジッタを低減す
ることができる。
【００３８】第３実施形態 図５は、本発明に係る信号多重化回路の第３の実施形態
を示す回路図である。本第３の実施形態に係る信号多重
化回路２０Ｂでは、信号取り出し回路２１−１Ｂ〜２１
−ｎＢが、２個の差動アンプで構成される代わりに、次
のように構成されている。すなわち、信号取り出し回路
２１ー１Ｂにおいて第１の回路が、信号線ＱＢと差動デ
ータＩＮ１の入力ラインとの間に接続されたＮＭＯＳト
ランジスタＮＴ111 と、信号線Ｑと差動データＩＮ１Ｂ
の入力ラインとの間に接続されたＮＭＯＳトランジスタ
ＮＴ112 とから構成されている。さらに、第２の回路
が、信号線Ｑと差動データＩＮ１の入力ラインとの間に
接続されたＮＭＯＳトランジスタＮＴ113 と、信号線Ｑ
と差動データＩＮ１Ｂの入力ラインとの間に接続された
ＮＭＯＳトランジスタＮＴ114 とから構成されていい
る。そして、第１の回路のＮＭＯＳトランジスタＮＴ11
1 ，ＮＴ112 のゲートがセレクタ２２の選択駆動信号２
２−１Ｂの出力線に接続され、第２の回路のＮＭＯＳト
ランジスタＮＴ113 ，ＮＴ114 のゲート電極が接地ライ
ンに接続されている。
を示す回路図である。本第３の実施形態に係る信号多重
化回路２０Ｂでは、信号取り出し回路２１−１Ｂ〜２１
−ｎＢが、２個の差動アンプで構成される代わりに、次
のように構成されている。すなわち、信号取り出し回路
２１ー１Ｂにおいて第１の回路が、信号線ＱＢと差動デ
ータＩＮ１の入力ラインとの間に接続されたＮＭＯＳト
ランジスタＮＴ111 と、信号線Ｑと差動データＩＮ１Ｂ
の入力ラインとの間に接続されたＮＭＯＳトランジスタ
ＮＴ112 とから構成されている。さらに、第２の回路
が、信号線Ｑと差動データＩＮ１の入力ラインとの間に
接続されたＮＭＯＳトランジスタＮＴ113 と、信号線Ｑ
と差動データＩＮ１Ｂの入力ラインとの間に接続された
ＮＭＯＳトランジスタＮＴ114 とから構成されていい
る。そして、第１の回路のＮＭＯＳトランジスタＮＴ11
1 ，ＮＴ112 のゲートがセレクタ２２の選択駆動信号２
２−１Ｂの出力線に接続され、第２の回路のＮＭＯＳト
ランジスタＮＴ113 ，ＮＴ114 のゲート電極が接地ライ
ンに接続されている。
【００３９】以下同様に、信号取り出し回路２１ーｎＢ
において第１の回路が、信号線ＱＢと差動データＩＮｎ
の入力ラインとの間に接続されたＮＭＯＳトランジスタ
ＮＴn11 と、信号線Ｑと差動データＩＮｎＢの入力ライ
ンとの間に接続されたＮＭＯＳトランジスタＮＴn12 と
から構成されている。さらに、第２の回路が、信号線Ｑ
と差動データＩＮｎの入力ラインとの間に接続されたＮ
ＭＯＳトランジスタＮＴn13 と、信号線Ｑと差動データ
ＩＮｎＢの入力ラインとの間に接続されたＮＭＯＳトラ
ンジスタＮＴn14 とから構成されていいる。そして、第
１の回路のＮＭＯＳトランジスタＮＴn11 ，ＮＴn12 の
ゲートがセレクタ２２の選択駆動信号２２−ｎＢの出力
線に接続され、第２の回路のＮＭＯＳトランジスタＮＴ
n13 ，ＮＴn14 のゲート電極が接地ラインに接続されて
いる。
において第１の回路が、信号線ＱＢと差動データＩＮｎ
の入力ラインとの間に接続されたＮＭＯＳトランジスタ
ＮＴn11 と、信号線Ｑと差動データＩＮｎＢの入力ライ
ンとの間に接続されたＮＭＯＳトランジスタＮＴn12 と
から構成されている。さらに、第２の回路が、信号線Ｑ
と差動データＩＮｎの入力ラインとの間に接続されたＮ
ＭＯＳトランジスタＮＴn13 と、信号線Ｑと差動データ
ＩＮｎＢの入力ラインとの間に接続されたＮＭＯＳトラ
ンジスタＮＴn14 とから構成されていいる。そして、第
１の回路のＮＭＯＳトランジスタＮＴn11 ，ＮＴn12 の
ゲートがセレクタ２２の選択駆動信号２２−ｎＢの出力
線に接続され、第２の回路のＮＭＯＳトランジスタＮＴ
n13 ，ＮＴn14 のゲート電極が接地ラインに接続されて
いる。
【００４０】なお、本第３の実施形態では、出力回路２
３Ｂもアンプを構成するＮＭＯＳトランジスタＮＴ131
〜ＮＴ133 および負荷用のｐチャネルＭＯＳ（ＰＭＯ
Ｓ）トランジスタＰＴ131 ，ＰＴ132 により構成されて
いる。
３Ｂもアンプを構成するＮＭＯＳトランジスタＮＴ131
〜ＮＴ133 および負荷用のｐチャネルＭＯＳ（ＰＭＯ
Ｓ）トランジスタＰＴ131 ，ＰＴ132 により構成されて
いる。
【００４１】この構成も、上述した第２の実施形態と同
様に、差動アンプとしてＮＭＯＳトランジスタを用いて
いないが、上述した第１の実施形態の場合と同様に動作
し、信号多重化回路の出力ノイズをキャンセルすること
ができ、出力信号のジッタを低減することができる。
様に、差動アンプとしてＮＭＯＳトランジスタを用いて
いないが、上述した第１の実施形態の場合と同様に動作
し、信号多重化回路の出力ノイズをキャンセルすること
ができ、出力信号のジッタを低減することができる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
信号多重化回路の出力ノイズをキャンセルすることがで
き、出力信号のジッタを低減することができる。これに
より信号多重化回路の高速動作が実現可能となる。
信号多重化回路の出力ノイズをキャンセルすることがで
き、出力信号のジッタを低減することができる。これに
より信号多重化回路の高速動作が実現可能となる。
【図１】本発明に係る信号多重化回路の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】図１の回路での出力回路２３の出力信号ＯＵＴ
／ＯＵＴＢの出力電圧波形を示す図である。
／ＯＵＴＢの出力電圧波形を示す図である。
【図３】図６の回路での出力回路１３の出力信号出力信
号ＯＵＴ／ＯＵＴＢの出力電圧波形を示す図である。
号ＯＵＴ／ＯＵＴＢの出力電圧波形を示す図である。
【図４】本発明に係る信号多重化回路の第２の実施形態
を示す回路図である。
を示す回路図である。
【図５】本発明に係る信号多重化回路の第３の実施形態
を示す回路図である。
を示す回路図である。
【図６】従来の信号多重化回路の構成例を示す回路図で
ある。
ある。
【図７】図６の回路の課題を説明するための図である。
２０，２０Ａ，２０Ｂ…信号多重化回路、２１−１，
〜，２１−ｎ、２１−１Ａ，〜，２１−ｎＡ、２１−１
Ｂ〜，２１−ｎＢ…信号取り出し回路、２２…セレク
タ、２３…出力回路、Ｑ，ＱＢ…信号線、ＩＮ１，ＩＮ
１Ｂ〜ＩＮｎ１，ＩＮｎＢ…差動データ信号、Ａ−１〜
Ａ−ｎ…選択される差動アンプ、Ｂ−１〜Ｂ−ｎ…選択
されない差動アンプ。
〜，２１−ｎ、２１−１Ａ，〜，２１−ｎＡ、２１−１
Ｂ〜，２１−ｎＢ…信号取り出し回路、２２…セレク
タ、２３…出力回路、Ｑ，ＱＢ…信号線、ＩＮ１，ＩＮ
１Ｂ〜ＩＮｎ１，ＩＮｎＢ…差動データ信号、Ａ−１〜
Ａ−ｎ…選択される差動アンプ、Ｂ−１〜Ｂ−ｎ…選択
されない差動アンプ。
Claims (8)
- 【請求項１】 異なる位相で変化する多相の差動データ
を確定させて多重化する信号多重化回路であって、 それぞれ異なる差動データを入力し、入力した差動デー
タを選択駆動信号を受けて出力する第１の回路と、入力
した差動データを上記第１の回路とは逆相で当該第１の
回路の出力に加算するように出力する、選択信号で選択
させることのない第２の回路とを備えた複数の信号取り
出し回路と、 上記選択信号を選択的に上記各信号取り出し回路の第１
の回路に出力するセレクタと、 上記各信号取り出し回路の出力を多重化して出力する出
力回路とを有する信号多重化回路。 - 【請求項２】 上記出力回路は、各信号取り出し回路の
第１および第２の回路の出力がワイヤードオア接続され
た一対の第１および第２の信号線と、当該第１および第
２の信号線に出力された信号を出力する出力アンプによ
り構成されている請求項１記載の信号多重化回路。 - 【請求項３】 上記第１の回路は互いに駆動源に接続可
能な入力端子が共通に接続された第１および第２のトラ
ンジスタにより構成され、上記第２の回路は互いに駆動
源に接続可能な入力端子が共通に接続された第３および
第４のトランジスタにより構成され、 上記第１および第４のトランジスタの制御端子に差動デ
ータのうちの一方のデータが入力され、上記第２および
第３のトランジスタの制御端子に差動データのうちの他
方のデータが入力され、 上記第１および第３のトランジスタの出力端子が上記第
１の信号線に接続され、上記第２および第４のトランジ
スタの出力端子が上記第２の信号線に接続され、 かつ、上記第１および第２のトランジスタの入力端子が
上記セレクタの選択信号の出力線に接続されている請求
項２記載の信号多重化回路。 - 【請求項４】 上記第１、第２、第３および第４のトラ
ンジスタは絶縁ゲート型電界効果トランジスタであり、
上記入力端子はソース電極であり、上記出力端子はドレ
イン電極であり、上記制御端子はゲート電極ある請求項
３記載の信号多重化回路。 - 【請求項５】 上記第１の回路は、第１の信号線と基準
電位間に直列に接続された第１および第２のトランジス
タと、第２の信号線と基準電位間に直列に接続された第
３および第４のトランジスタとから構成され、 上記第２の回路は、第１の信号線と基準電位間に直列に
接続された第５および第６のトランジスタと、第２の信
号線と基準電位間に直列に接続された第７および第８の
トランジスタとから構成され、 上記第１および第７のトランジスタの制御端子に差動デ
ータのうちの一方のデータが入力され、上記第３および
第５のトランジスタの制御端子に差動データのうちの他
方のデータが入力され、 かつ、上記第２および第３のトランジスタの制御端子が
上記セレクタの選択信号の出力線に接続され、 上記第６および第８のトランジスタの制御端子が基準電
位に接続されている請求項２記載の信号多重化回路。 - 【請求項６】 上記第１から第８のトランジスタは絶縁
ゲート型電界効果トランジスタであり、上記入力端子は
ソース電極であり、上記出力端子はドレイン電極であ
り、上記制御端子はゲート電極ある請求項３記載の信号
多重化回路。 - 【請求項７】 上記第１の回路は、第１の信号線と差動
データのうちの一方のデータの入力ラインとの間に接続
された第１のトランジスタと、第２の信号線と差動デー
タのうちの他方のデータの入力ラインとの間に接続され
た第２のトランジスタとから構成され、 上記第２の回路は、第２の信号線と差動データのうちの
一方のデータの入力ラインとの間に接続された第３のト
ランジスタと、第１の信号線と差動データのうちの他方
のデータの入力ラインとの間に接続された第４のトラン
ジスタとか構成され、 上記第１および第２のトランジスタの制御端子が上記セ
レクタの選択信号の出力線に接続され、 上記第３および第４のトランジスタの制御端子が基準電
位に接続されている請求項２記載の信号多重化回路。 - 【請求項８】 上記第１、第２、第３および第４のトラ
ンジスタは絶縁ゲート型電界効果トランジスタであり、
上記入力端子はソース電極であり、上記出力端子はドレ
イン電極であり、上記制御端子はゲート電極ある請求項
７記載の信号多重化回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007001A JPH11205268A (ja) | 1998-01-16 | 1998-01-16 | 信号多重化回路 |
| US09/231,631 US6385214B1 (en) | 1998-01-16 | 1999-01-15 | Signal multiplexing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007001A JPH11205268A (ja) | 1998-01-16 | 1998-01-16 | 信号多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205268A true JPH11205268A (ja) | 1999-07-30 |
Family
ID=11653861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10007001A Pending JPH11205268A (ja) | 1998-01-16 | 1998-01-16 | 信号多重化回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6385214B1 (ja) |
| JP (1) | JPH11205268A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1187382A2 (en) * | 2000-09-05 | 2002-03-13 | Agilent Technologies, Inc. (a Delaware corporation) | Multiplexer with channel sectioning, selectively actuated current sources, and common-base amplifiers |
| US10574228B2 (en) | 2013-12-12 | 2020-02-25 | Thine Electronics, Inc. | Signal multiplexer |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000278141A (ja) * | 1999-03-26 | 2000-10-06 | Mitsubishi Electric Corp | マルチプレクサ |
| US20050083108A1 (en) * | 2000-11-13 | 2005-04-21 | Sami Kiriaki | Analog multiplexers with CMOS control signals |
| US6720818B1 (en) * | 2002-11-08 | 2004-04-13 | Applied Micro Circuits Corporation | Method and apparatus for maximizing an amplitude of an output signal of a differential multiplexer |
| US7046072B2 (en) * | 2004-03-03 | 2006-05-16 | Atheros Communications, Inc. | Commutating phase selector |
| US8155018B2 (en) * | 2004-03-03 | 2012-04-10 | Qualcomm Atheros, Inc. | Implementing location awareness in WLAN devices |
| US7199619B2 (en) * | 2004-09-20 | 2007-04-03 | Analog Devices, Inc. | High-speed differential logic multiplexer |
| JP2009507425A (ja) * | 2005-09-02 | 2009-02-19 | サイプレス セミコンダクター コーポレイション | ジッタを低減させて信号を多重化する回路、システム、方法 |
| JP6107100B2 (ja) * | 2012-12-10 | 2017-04-05 | 富士通株式会社 | 合成回路及びこれを用いた駆動装置 |
| CN106549656A (zh) | 2016-11-22 | 2017-03-29 | 章策珉 | 一种频率拓展器 |
| CN106374919B (zh) * | 2016-11-22 | 2020-02-18 | 成都仕芯半导体有限公司 | 基于多路选择器的频率拓展装置 |
| US11271556B2 (en) | 2019-09-19 | 2022-03-08 | Analog Devices International Unlimited Company | Modular analog signal multiplexers for differential signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669096A (en) * | 1984-09-17 | 1987-05-26 | Heimbuch William G | Differential data line selector |
| US5955912A (en) * | 1995-10-25 | 1999-09-21 | Texas Instruments Incorporated | Multiplexer circuits |
| US6104338A (en) * | 1998-05-04 | 2000-08-15 | Snaptrack, Inc. | Method and apparatus for operating a satellite positioning system receiver |
| US6310509B1 (en) * | 1998-12-08 | 2001-10-30 | Triquint Semiconductor, Inc. | Differential multiplexer with high bandwidth and reduced crosstalk |
-
1998
- 1998-01-16 JP JP10007001A patent/JPH11205268A/ja active Pending
-
1999
- 1999-01-15 US US09/231,631 patent/US6385214B1/en not_active Expired - Fee Related
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| EP1187382A2 (en) * | 2000-09-05 | 2002-03-13 | Agilent Technologies, Inc. (a Delaware corporation) | Multiplexer with channel sectioning, selectively actuated current sources, and common-base amplifiers |
| EP1187382A3 (en) * | 2000-09-05 | 2005-07-20 | Agilent Technologies, Inc. (a Delaware corporation) | Multiplexer with channel sectioning, selectively actuated current sources, and common-base amplifiers |
| KR100722110B1 (ko) * | 2000-09-05 | 2007-05-25 | 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 | 멀티플렉서 |
| US10574228B2 (en) | 2013-12-12 | 2020-02-25 | Thine Electronics, Inc. | Signal multiplexer |
Also Published As
| Publication number | Publication date |
|---|---|
| US6385214B1 (en) | 2002-05-07 |
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