JP2000232107A - 半導体装置のパターン形成方法 - Google Patents

半導体装置のパターン形成方法

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JP2000232107A JP11034290A JP3429099A JP2000232107A JP 2000232107 A JP2000232107 A JP 2000232107A JP 11034290 A JP11034290 A JP 11034290A JP 3429099 A JP3429099 A JP 3429099A JP 2000232107 A JP2000232107 A JP 2000232107A
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etching
resist pattern
pattern
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Kazunori Yoshikawa
和範 吉川
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Abstract

(57)【要約】 【課題】 工程数を増加させることなく、積層構造より
なる微細な配線パターンを形成できる半導体装置のパタ
ーン形成方法を提供する。 【解決手段】 積層された第１および第２導電膜１、２
上にレジストパターン４が形成される。第２導電膜２が
パターニングされた後、残存したレジストパターン４を
除去することなく引続き第１導電膜１のパターニングが
行なわれる。レジストパターン４は第１導電膜１のパタ
ーニングが完了する前にエッチングにより完全に除去さ
れる。この後、第２導電膜２をマスクとしてエッチング
が続行され、第１導電膜１のパターニングが完了する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のパタ
ーン形成方法に関し、より特定的には、積層膜よりなる
パターンの形成方法に関するものである。
【０００２】
【従来の技術】以下、従来の半導体装置の配線パターン
の形成方法について説明する。
【０００３】図１９〜図２１は、従来の半導体装置の配
線パターンの形成方法を工程順に示す概略断面図であ
る。まず図１９を参照して、絶縁膜１０３上に、第１導
電膜１０１と第２導電膜１０２とが順に積層して形成さ
れる。この第２導電膜１０２の所定の領域上に、通常の
写真製版技術によりレジストパターン１０４が形成され
る。
【０００４】絶縁膜１０３はたとえば酸化シリコン（Ｓ
ｉＯ2 ）、第１導電膜１０１はチタン（Ｔｉ）やチタン
ナイトライド（ＴｉＮ）、第２導電膜１０２はアルミニ
ウム（Ａｌ）より形成される。また第１導電膜１０１は
絶縁膜１０３と第２導電膜１０２との化学的反応を抑制
するためのバリアメタルとして形成され、第２導電膜１
０２は主電気伝導層として形成される。
【０００５】各膜の膜厚の一例として、第１導電膜１０
１は１００ｎｍ、第２導電膜１０２は１００ｎｍ、レジ
ストパターン１０４は５００ｎｍの膜厚とされる。
【０００６】この後、レジストパターン１０４をマスク
として、第２導電膜１０２と第１導電膜１０１とに順次
エッチングが施される。
【０００７】図２０を参照して、このエッチングによ
り、第２導電膜１０２と第１導電膜１０１とは順次パタ
ーニングされるとともに、第２導電膜１０２上にはレジ
ストパターン１０４が残存される。
【０００８】これらの膜１０１、１０２のエッチング条
件の一例として、ＩＣＰ（Inductively Coupled Plasm
a）型のエッチング装置を用いた場合の条件を以下に記
す。
【０００９】エッチングガスおよびその流量：Ｃｌ2 ／
ＢＣｌ3 ／ＣＦ4 ＝８０／２０／２０ｓｃｃｍ［ｓｃｃ
ｍは標準状態における体積流量（ｃｍ3 ／分）である］ 標準圧力：１５ｍＴｏｒｒ ソース電力：７００Ｗ バイアス電力：６０Ｗ この条件におけるレジストパターン１０４に対する第１
もしくは第２導電膜１０１、１０２のエッチング選択比
（第１もしくは第２導電膜１０１、１０２のエッチング
量／レジストパターン１０４のエッチング量）は０．５
〜０．８程度である。このため、上記条件の場合、少な
くとも５００ｎｍ程度のレジスト１０４の膜厚が必要で
ある。
【００１０】この後、レジストパターン１０４が除去さ
れて、図２１に示すように第２導電膜１０２の上面が露
出し、配線のパターニングが完了する。
【００１１】
【発明が解決しようとする課題】半導体装置の高集積化
により配線幅や配線間隔の縮小が進行している。そのよ
うな微細な配線を形成するには、レジストパターンを正
確に転写する必要がある。しかしながら、微細化により
配線幅が縮小するため、レジストパターンのアスペクト
比が増大する。つまり、図１９において、微細化により
配線幅Ｗｒや配線間隔Ｗ0 が小さくなると、レジストパ
ターン１０４の厚みＴｒ／幅Ｗｒ（またはＷ0 ）で示さ
れるアスペクト比が大きくなる。これにより、レジスト
パターン１０４は細長くなるためレジストパターン１０
４の倒れが生じたり、レジストパターン１０４間が細く
なるためパターン間が繋がってしまうといった問題が生
じる。
【００１２】上記問題を防止するためには、レジストパ
ターン１０４のアスペクト比を減少させるか、もしくは
ハードマスクを用いて配線をエッチングするなどの方法
を取らなければならない。ハードマスクを用いる方法
は、配線層上に形成されたハードマスクをレジストパタ
ーンをマスクとしてエッチングし、レジストパターンを
アッシングにより除去した後、そのパターニングされた
ハードマスクをマスクとして用いて配線をパターニング
する方法である。
【００１３】しかしながら、前者の方法は、半導体装置
の高集積化により配線幅や配線間隔が縮小することを鑑
みると、従来の配線パターンの形成方法では不可能であ
る。また後者の方法では、ハードマスク加工のために工
程数が大幅に増加するといった問題点がある。
【００１４】それゆえ本発明の目的は、工程数を増加さ
せることなく、積層構造よりなる微細な配線パターンを
形成することのできる半導体装置のパターン形成方法を
提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置のパ
ターン形成方法は以下の工程を備えている。
【００１６】まず互いに異なる材質よりなる第１および
第２の膜が順に積層して形成される。そして第２の膜上
にレジストパターンが形成される。そしてレジストパタ
ーンをマスクとして第２の膜をエッチングすることによ
りパターニングして第１の膜の表面を選択的に露出させ
るとともに、パターニングされた第２の膜上にレジスト
パターンが残存される。そして露出した第１の膜をエッ
チングし、第１の膜のパターニングが完了する前に、第
１の膜のエッチングによりレジストパターンが完全に除
去される。
【００１７】本発明の半導体装置のパターン形成方法で
は、レジストパターンは、第１の膜のパターニングが完
了する前に、第１の膜のエッチングにより完全に除去さ
れるため、アッシングにより除去する必要はない。この
ため、レジストパターンをアッシングする工程を削除す
ることができ、製造工程の簡略化を図ることができる。
【００１８】またレジストの膜厚は、第１の膜のパター
ニング時にエッチングで完全に除去されるように設定さ
れる。この膜厚は、第１の膜のパターニング完了後にも
レジストが残存する従来例のレジストの膜厚よりも薄く
なければならない。これにより、レジストの膜厚を従来
例よりも薄く設定できるため、レジストのアスペクト比
の増大を抑えることができる。したがって、レジストの
倒れや、パターン間が繋がることを防止することができ
る。
【００１９】また、第１および第２の膜は互いに異なる
材質よりなるため、第１の膜のパターニングのためのエ
ッチングの際の第２の膜に対する第１の膜のエッチング
選択比を大きく確保できる。このため、第１の膜のパタ
ーニング途中でレジストパターンが完全に除去されて
も、第２の膜がマスクとして機能する。よって、第１の
膜のパターニングは良好に行なわれる。
【００２０】上記の半導体装置のパターン形成方法にお
いて好ましくは、第２の膜とレジストパターンとの間に
反射防止膜を形成する工程と、レジストパターンをマス
クとして反射防止膜をエッチングすることによりパター
ニングする工程とがさらに備えられている。反射防止膜
は、第２の膜のパターニング後であって第１の膜のパタ
ーニング完了前に第１の膜のエッチングにより完全に除
去される。
【００２１】この反射防止膜により、レジスト露光時に
照射される露光光の反射が防止され、レジストにパター
ンを正確に転写することが可能となる。
【００２２】上記の半導体装置のパターン形成方法にお
いて好ましくは、第１の膜のパターニング条件におけ
る、第２の膜に対する第１の膜のエッチング選択比は３
０以上である。
【００２３】これにより第１の膜のパターニング時に第
２の膜がなくなることが防止される。
【００２４】上記の半導体装置のパターン形成方法にお
いて好ましくは、第２の膜とレジストパターンとの間
に、第１および第２の膜と異なる材質よりなる第３の膜
を形成する工程と、レジストパターンをマスクとして第
３の膜をエッチングすることによりパターニングする工
程とがさらに備えられている。第３の膜は、第１の膜の
パターニングが完了した時点において、第２の膜上に残
存している。
【００２５】これにより、３層の積層膜を、少ない工程
でレジストパターンの倒れなどをも防止しつつパターニ
ングすることが可能となる。
【００２６】上記の半導体装置のパターン形成方法にお
いて好ましくは、第３の膜とレジストパターンとの間に
反射防止膜を形成する工程と、レジストパターンをマス
クとして反射防止膜をエッチングすることによりパター
ニングする工程とがさらに備えられている。反射防止膜
は、第２の膜のパターニング後であって第１の膜のパタ
ーニング完了前に第１の膜のエッチングにより完全に除
去される。
【００２７】この反射防止膜により、レジスト露光時に
照射される露光光の反射が防止され、レジストにパター
ンを正確に転写することが可能となる。
【００２８】上記の半導体装置のパターン形成方法にお
いて好ましくは、第１の膜のパターニング時における第
３の膜に対する第１の膜のエッチング選択比は３０以上
である。
【００２９】これにより、第１の膜のパターニング時に
第２および第３の膜がなくなることが防止される。
【００３０】上記の半導体装置のパターン形成方法にお
いて好ましくは、第１および第２の膜は導電膜である。
【００３１】これにより、導電膜の積層膜を、少ない工
程でレジストパターンの倒れなども防止しつつパターニ
ングすることが可能となる。
【００３２】上記の半導体装置のパターン形成方法にお
いて好ましくは、第３の膜は絶縁膜である。
【００３３】これにより、絶縁膜を含む積層膜を、少な
い工程でレジストパターンの倒れなども防止しつつパタ
ーニングすることが可能となる。
【００３４】上記の半導体装置のパターン形成方法にお
いて好ましくは、第２の膜の形成時の膜厚をＴｓ、第２
の膜のパターニング完了時の第１の膜の露出部の膜厚を
Ｔｆ、第２の膜のパターニング時のエッチング条件にお
けるレジストパターンに対する第２の膜のエッチング選
択比をＳ１、第１の膜のパターニング時のエッチング条
件におけるレジストパターンに対する第１の膜のエッチ
ング選択比をＳ２とすると、レジストパターンは、厚み
Ｔｒが、 Ｔｓ／Ｓ１＜Ｔｒ＜Ｔｓ／Ｓ１＋Ｔｆ／Ｓ２ となるように形成される。
【００３５】このようにレジストの膜厚を設定すること
により、レジストパターンは第２の膜のパターニング時
の途中でなくなるため、レジストパターンをアッシング
により削除する必要はなく、製造工程を簡略化すること
ができる。
【００３６】また、この膜厚とすることにより、従来例
のレジスト膜厚よりも膜厚を薄くすることができるた
め、レジストのアスペクト比の増大を抑えることがで
き、レジストの倒れや、パターン間が繋がることを防止
できる。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００３８】実施の形態１ 図１〜図４は、本発明の実施の形態１における半導体装
置の配線パターンの形成方法を工程順に示す概略断面図
である。図１を参照して、絶縁膜３上に第１導電膜１お
よび第２導電膜２が順に積層して成膜される。この後、
通常の写真製版技術により、第２導電膜２の所定の領域
上にレジストパターン４が形成される。
【００３９】ここで、第１および第２導電膜１、２の材
質には、第１導電膜１のパターニングのためのエッチン
グ条件において、第２導電膜２に対する第１導電膜１の
エッチング選択比（第１導電膜１のエッチング量／第２
導電膜２のエッチング量）が高くなるような材質が選ば
れる。たとえば、第１導電膜１にはチタン（Ｔｉ）やチ
タンナイトライド（ＴｉＮ）、第２導電膜２にはタング
ステン（Ｗ）が用いられる。ＴｉやＴｉＮは塩素系のガ
スでエッチングされるのに対し、Ｗはフッ素系のガスで
エッチングされるため、上記エッチング選択比は３０〜
５０程度と高くすることができる。また第１導電膜１は
たとえばバリアメタル層とし、第２導電膜２はたとえば
主電気伝導膜とするのは、従来技術と同様である。
【００４０】また絶縁膜３は、たとえば酸化シリコン
（ＳｉＯ2 ）などである。各膜の膜厚については、たと
えば絶縁膜３が１００ｎｍ、第１導電膜１が１００ｎ
ｍ、第２導電膜２が１００ｎｍ、レジストパターン４が
１５０ｎｍの膜厚とされる。ここで、レジストパターン
４の膜厚は、後述するように第１導電膜１のパターニン
グのためのエッチング中になくなる膜厚にされる。
【００４１】レジストパターン４をマスクとして第２導
電膜２にエッチングが施される。この第２導電膜２のエ
ッチング条件の一例として、ＩＣＰ型のエッチング装置
を用いた場合の条件を以下に示す。
【００４２】エッチングガスおよび流量：ＳＦ6 ／Ｎ2
／ＣＦ4 ＝９０／１０／２０ｓｃｃｍ［ｓｃｃｍは標準
状態における体積流量（ｃｍ3 ／分）である。］ 標準圧力：１５ｍＴｏｒｒ ソース電力：１０００Ｗ バイアス電力：４０Ｗ このエッチング条件におけるレジストパターン４に対す
る第２導電膜２のエッチング選択比（第２導電膜２のエ
ッチング量／レジストパターン４のエッチング量）は１
〜１．５程度である。
【００４３】図２を参照して、このエッチングにより、
少なくとも第１導電膜１の表面が露出するまで第２導電
膜２はエッチングされてパターニングされる。なお、こ
のエッチングにおいては、レジストパターン４もエッチ
ングされ、その膜厚はいくぶん薄くなる。しかし、第２
導電膜２のパターニング完了後にもレジストパターン４
は残存している。
【００４４】この後、残存しているレジストパターン４
をアッシングにより除去することなく、引続き第１導電
膜１にエッチングが施される。この第１導電膜１のエッ
チング条件の一例として、ＩＣＰ型のエッチング装置を
用いた場合の条件を以下に示す。
【００４５】エッチングガスおよび流量：Ｃｌ2 ／ＢＣ
ｌ3 ／ＣＦ4 ＝８０／２０／２０ｓｃｃｍ［ｓｃｃｍは
標準状態における体積流量（ｃｍ3 ／分）である。］ 標準圧力：１５ｍＴｏｒｒ ソース電力：１０００Ｗ バイアス電力：４０Ｗ このエッチング条件における第１導電膜１のレジストパ
ターン４に対するエッチング選択比と第２導電膜２に対
するエッチング選択比とは、各々０．５〜０．８、３０
〜５０程度である。
【００４６】図３を参照して、この第１導電膜１のパタ
ーニングのためのエッチング中にレジストパターン４は
完全に除去され、第２導電膜２の上部表面が露出する。
この後、第２導電膜２をマスクとして、上記条件でのエ
ッチングが引続き行なわれる。これにより、図４に示す
ように最終的に絶縁膜３の表面が露出した時点で第１導
電膜１のパターニングが完了する。
【００４７】レジストパターン４がなくなった後は、第
２導電膜２がマスクとなって第１導電膜１がパターニン
グされることとなる。この場合、上述したように第２導
電膜２に対する第１導電膜１のエッチング選択比が非常
に大きいため、第２導電膜２はマスクとしての形状を崩
すことなくエッチングが続行される。このため、第１導
電膜１のパターニングは良好に行なうことができる。
【００４８】なお、本実施の形態におけるレジストパタ
ーン４の膜厚（Ｔｒ：図１）は以下のように規定するこ
とができる。
【００４９】第２導電膜２が成膜された時点での膜厚を
Ｔｓ（図１）とし、第２導電膜２のパターニングが完了
した時点での第１導電膜１の露出部の膜厚をＴｆ（図
２）とし、第２導電膜２のパターニングのためのエッチ
ング条件におけるレジストパターン４に対する第２導電
膜２のエッチング選択比をＳ１とし、第１導電膜１のパ
ターニングのためのエッチング条件におけるレジストパ
ターン４に対する第１導電膜１のエッチング選択比をＳ
２とすると、レジストパターン４の膜厚Ｔｒは、 Ｔｓ／Ｓ１＜Ｔｒ＜Ｔｓ／Ｓ１＋Ｔｆ／Ｓ２ となるように設定される。
【００５０】このようにレジストパターン４の膜厚Ｔｒ
が設定されることにより、レジストパターン４は図２お
よび図３に示すように第１導電膜１のパターニングのた
めのエッチング途中で完全に除去されることになる。
【００５１】本実施の形態では、第１導電膜１の材質と
してＴｉ、ＴｉＮについて、また第２導電膜２の材料と
してＷについて説明したが、この材料に限定されるもの
ではなく、その他の材料であっても本発明を適用するこ
とができる。
【００５２】本実施の形態では、レジストパターンは図
２および図３で示すように第１導電膜１のパターニング
が完了する前に完全に除去される。このため、レジスト
パターンをアッシングにより除去する必要はない。よっ
て、レジストパターン４をアッシングする工程を削除す
ることができ、製造工程の簡略化を図ることができる。
【００５３】また、レジストパターン４の膜厚は、第１
導電膜１のパターニング時にエッチングで完全に除去さ
れるように設定される。この膜厚は、第１導電膜１のパ
ターニング後においてもレジストパターンが残存する従
来例のレジスト膜厚よりも薄くなければならない。これ
により、レジストパターン４の膜厚を従来例よりも薄く
設定できるため、レジストパターン４のアスペクト比の
増大を抑えることができる。したがって、レジストの倒
れやパターン間が繋がることを防止できる。
【００５４】また、第１および第２導電膜１、２は互い
に異なる材質よりなるため、第１導電膜１のパターニン
グのためのエッチング条件における、第２導電膜２に対
する第１導電膜１のエッチング選択比を大きく確保する
ことができる。このため、第１導電膜１のパターニング
途中でレジストパターン４が完全に除去されても、第２
導電膜２がマスクとして機能する。よって、第２導電膜
２がマスクとしての形状を崩すことがないため、第１導
電膜１のパターニングが良好に行なわれる。
【００５５】実施の形態２ 実施の形態１の製法において図１に示すようにレジスト
パターン４をパターニングする際には、レジストパター
ン４を露光する必要がある。この露光時において、レジ
ストパターン４の下層の膜からの露光光の反射が大きい
と、レジストパターン４に正確にパターンを転写するこ
とができない。このため、このような反射を防止したい
場合には、レジスト４の直下に反射防止膜が設けられる
こともある。本実施の形態では、この反射防止膜を設け
た場合の半導体装置の配線パターンの形成方法について
説明する。
【００５６】図５〜図８は、本発明の実施の形態２にお
ける半導体装置の配線パターンの形成方法を工程順に示
す概略断面図である。図５を参照して、実施の形態１と
同様の材質および膜厚で絶縁膜３、第１導電膜１および
第２導電膜２が順に積層して形成される。この後、たと
えば有機系の材質よりなる反射防止膜５が第２導電膜２
上に形成され、さらにその上に通常の写真製版技術によ
りレジストパターン４が形成される。このレジストパタ
ーン４をマスクとして反射防止膜５にエッチングが施さ
れる。
【００５７】図６を参照して、このエッチングにより、
反射防止膜５がパターニングされる。この後、実施の形
態１と同様の条件により、第２導電膜２のパターニング
のためのエッチングが施される。
【００５８】図７を参照して、このエッチングにより第
２導電膜２がパターニングされて第１導電膜１の表面が
露出する。この後、実施の形態１と同様の条件により、
第１導電膜１のパターニングのためのエッチングが施さ
れる。この第１導電膜１のパターニングの途中で、実施
の形態１と同様、レジストパターン４と反射防止膜５と
が完全に除去され、第２導電膜２の上部表面が露出す
る。この後、第２導電膜２をマスクとして第１導電膜１
のパターニングのためのエッチングが続行されることに
より、図８に示すように第１絶縁膜３の表面が露出して
第１導電膜１のパターニングが完了する。
【００５９】本実施の形態においても、実施の形態１と
同様の効果を得ることができる。加えて、レジストパタ
ーン４の下に反射防止膜５を設けたことにより、レジス
ト４の下層からの露光光の反射を防止でき、それにより
レジスト４のパターンの転写を正確に行なうことができ
る。
【００６０】実施の形態３ 本実施の形態では、パターニングされる積層構造の中に
絶縁層を含む場合について説明する。
【００６１】図９〜図１２は本発明の実施の形態３にお
ける半導体装置の配線パターンの形成方法を工程順に示
す概略断面図である。図９を参照して、第１絶縁膜３上
に第１導電膜１、第２導電膜２および第２絶縁膜６が順
に積層して成膜される。この後、第２絶縁膜６の所定の
領域上に通常の写真製版技術によりレジストパターン４
が形成される。ここで、第２絶縁膜６には、第１導電膜
１をパターニングするためのエッチング条件において第
２絶縁膜６に対する第１導電膜１のエッチング選択比が
高くなるような材質が用いられる。たとえば、第２絶縁
膜６は窒化シリコン（ＳｉＮ）、第１導電膜１はチタン
（Ｔｉ）やチタンナイトライド（ＴｉＮ）、第２導電膜
２はタングステン（Ｗ）が用いられる。
【００６２】ＴｉやＴｉＮは塩素系のガスでエッチング
されるのに対し、ＳｉＮやＷはフッ素系のガスでエッチ
ングされる。このため、第１導電膜１のパターニングの
ためのエッチング条件における第２絶縁膜６に対する第
１導電膜１のエッチング選択比を高くすることができ、
この選択比は３０〜５０程度である。第１導電膜１はた
とえばバリアメタルとし、第２導電膜２は主電気伝導膜
とするのは、従来技術と同様である。第１絶縁膜３は、
たとえば酸化シリコン（ＳｉＯ2 ）などである。各膜の
膜厚については、たとえば第１絶縁膜３は１００ｎｍ、
第１導電膜１は１００ｎｍ、第２導電膜２は１００ｎ
ｍ、第２絶縁膜６は５０ｎｍ、レジストパターン４は２
５０ｎｍの膜厚とされる。ここで、レジストパターン４
の膜厚は、上述した実施の形態１と同様、第１導電膜１
のパターニングのためのエッチング中になくなる膜厚に
される。
【００６３】レジストパターン４をマスクとして第２絶
縁膜６にエッチングが施される。この第２絶縁膜６のエ
ッチング条件の一例として、ＩＣＰ型のエッチング装置
を用いた場合の条件について以下に示す。
【００６４】エッチングガスおよび流量：ＳＦ6 ／Ｎ2
／ＣＦ4 ＝９０／１０／２０ｓｃｃｍ［ｓｃｃｍは標準
状態における体積流量（ｃｍ3 ／分）である。］ 標準圧力：１５ｍＴｏｒｒ ソース電力：１０００Ｗ バイアス電力：４０Ｗ このエッチング条件におけるレジストパターン４に対す
る第２絶縁膜６のエッチング選択比は１〜１．５程度で
ある。
【００６５】図１０を参照して、このエッチングによ
り、第２絶縁膜６がパターニングされ、第２導電膜２の
一部表面が露出する。この際、第２絶縁膜６上にレジス
トパターン４が残存される。
【００６６】この後、前工程で残存しているレジストパ
ターン４を除去することなく、続いて第２導電膜２のパ
ターニングのためのエッチングが施される。この第２導
電膜２のエッチング条件は、上述した第２絶縁膜６のエ
ッチング条件と同じとすることができる。
【００６７】図１１を参照して、このエッチングにより
第２導電膜２がパターニングされ、第１導電膜１の表面
が露出する。この状態で、まだ第２絶縁膜６上にレジス
トパターン４は残存している。この後、レジストパター
ン４を除去することなく、第１導電膜１のパターニング
のためのエッチングが施される。この第１導電膜１のエ
ッチング条件の一例として、ＩＣＰ型のエッチング装置
を用いた場合の条件を以下に記す。
【００６８】エッチングガスおよび流量：Ｃｌ2 ／ＢＣ
ｌ3 ／ＣＦ4 ＝８０／２０／２０ｓｃｃｍ［ｓｃｃｍは
標準状態における体積流量（ｃｍ3 ／分）である。］ 標準圧力：１５ｍＴｏｒｒ ソース電力：１０００Ｗ バイアス電力：４０Ｗ このエッチング条件における第１導電膜１のレジストパ
ターン４に対するエッチング選択比および第２絶縁膜６
に対するエッチング選択比はそれぞれ０．５〜０．８、
３０〜５０程度である。
【００６９】上記のエッチングにより、第１導電膜１は
パターニングされるが、パターニングが完了する途中で
レジストパターン４は完全に除去され、第２絶縁膜６の
表面が露出する。この後、第２絶縁膜６をマスクとして
第１導電膜１のエッチングが引続き行なわれ、最終的に
図１２に示すように第１絶縁膜３の表面が露出した時点
で第１導電膜１のパターニングが完了する。
【００７０】レジストパターンがなくなった後は、第２
絶縁膜６がマスクとなって第１導電膜１がパターニング
されることとなる。この場合、上述したようにこのエッ
チング条件における第２絶縁膜６に対する第１導電膜１
のエッチング選択比は３０〜５０程度と非常に大きくで
きるため、第１導電膜１のパターニング時に第２絶縁膜
６はマスクとしての形状を崩すことがない。したがっ
て、第１導電膜１は良好にパターニングされる。
【００７１】本実施の形態においても、実施の形態１と
同様、レジストパターン４は第１導電膜１のパターニン
グが完了する前にエッチングにより完全に除去されるた
め、レジストパターン４をアッシングにより除去する工
程が不要となり、製造工程の簡略化を図ることができ
る。
【００７２】またレジストパターン４の膜厚は、従来例
のレジストの膜厚よりも薄くできるため、レジストの倒
れや、パターン間が繋がることを防止できる。
【００７３】また、第１導電膜１および第２絶縁膜６は
互いに異なる材質よりなるため、第２絶縁膜６は第１導
電膜１のパターニング時にマスクとして機能し、ゆえに
第１導電膜１のパターニングは良好に行なわれる。
【００７４】実施の形態４ 本実施の形態では、実施の形態３の積層構造よりなるパ
ターンの形成において、実施の形態２と同様の反射防止
膜を設けた場合について説明する。
【００７５】図１３〜図１７は、本発明の実施の形態４
における半導体装置の配線パターンの形成方法を工程順
に示す概略断面図である。図１３を参照して、実施の形
態３と同様の材質および膜厚で第１絶縁膜３、第１導電
膜１、第２導電膜２および第２絶縁膜６が順に積層して
形成される。この後、第２絶縁膜６上にたとえば有機系
の材質よりなる反射防止膜５が形成され、さらにその上
に通常の写真製版技術によりレジストパターン４が形成
される。このレジストパターン４をマスクとして反射防
止膜５にエッチングが施される。
【００７６】図１４を参照して、このエッチングによ
り、反射防止膜５がパターニングされる。この後、実施
の形態３と同様の条件で、第２絶縁膜６のパターニング
のためのエッチングが施される。
【００７７】図１５を参照して、このエッチングによ
り、第２絶縁膜６がパターニングされて、第２導電膜２
の表面が露出する。この後、実施の形態３と同じ条件
で、第２導電膜２のパターニングのためのエッチングが
施される。
【００７８】図１６を参照して、このエッチングによ
り、第２導電膜２がパターニングされて第１導電膜１の
表面が露出する。この時点でまだ第２絶縁膜６上に反射
防止膜５とレジストパターン４とは残存している。この
反射防止膜５とレジストパターン４とを除去することな
く、実施の形態３と同じ条件で、第１導電膜１のパター
ニングのためのエッチングが施される。
【００７９】この第１導電膜１のパターニングの途中
で、レジストパターン４と反射防止膜５とが完全に除去
され、第２絶縁膜６の上部表面が露出する。この後、実
施の形態３と同様、第２絶縁膜６をマスクとして第１導
電膜１のパターニングのためのエッチングが続行され
る。これにより、図１７に示すように第１絶縁膜３の表
面が露出して第１導電膜１のパターニングが完了する。
【００８０】本実施の形態においても、実施の形態１と
同様の効果を得ることができる。加えて、レジストパタ
ーン４の下に反射防止膜５を設けたことにより、レジス
ト４の下層からの露光光の反射を防止でき、それにより
レジスト４のパターンの転写を正確に行なうことができ
る。
【００８１】なお、上記の実施の形態１〜４においてパ
ターニングされる配線層は、たとえば図１８に示すよう
にＤＲＡＭ（Dynamic Random Access Memory）に示され
るゲート電極層１１、ビット線１２、またはそれより上
層の配線１３などに用いられる部分のことである。
【００８２】また、上記の実施の形態１〜４で、積層膜
のパターンとして配線パターンについて説明したが、こ
れに限定されるものではなく、積層膜のパターンは絶縁
層が積層されたものであってもよい。
【００８３】また、上記の実施の形態１〜４では、パタ
ーニングされる積層膜として、２層の導電膜１、２また
は２層の導電膜１、２と１層の絶縁膜６とについて説明
したが、導電膜と絶縁膜の組合せはこれに限られるもの
ではない。
【００８４】また、積層膜は２層または３層に限定され
るものではなく、４層以上であってもよい。
【００８５】また第１および第２導電膜１、２の材質
は、上記した材質に限られるものではなく、第１導電膜
１と第２導電膜２とが異なる材質よりなり、かつ高いエ
ッチング選択比を確保できるものであればよい。
【００８６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８７】
【発明の効果】本発明の半導体装置のパターン形成方法
では、レジストパターンは、第１の膜のパターニングが
完了する前に、第１の膜のエッチングにより完全に除去
されるため、アッシングにより除去する必要はない。こ
のため、レジストパターンをアッシングする工程を削除
することができ、製造工程の簡略化を図ることができ
る。
【００８８】またレジストの膜厚は、第１の膜のパター
ニング時にエッチングで完全に除去されるように設定さ
れる。この膜厚は、第１の膜のパターニング完了後にも
レジストが残存する従来例のレジストの膜厚よりも薄く
なければならない。これにより、レジストの膜厚を従来
例よりも薄く設定できるため、レジストのアスペクト比
の増大を抑えることができる。したがって、レジストの
倒れや、パターン間が繋がることを防止することができ
る。
【００８９】また、第１および第２の膜は互いに異なる
材質よりなるため、第１の膜のパターニングのためのエ
ッチングの際の第２の膜に対する第１の膜のエッチング
選択比を大きく確保できる。このため、第１の膜のパタ
ーニング途中でレジストパターンが完全に除去されて
も、第２の膜がマスクとして機能する。よって、第１の
膜のパターニングは良好に行なわれる。
【００９０】上記の半導体装置のパターン形成方法にお
いて好ましくは、第２の膜とレジストパターンとの間に
反射防止膜を形成する工程と、レジストパターンをマス
クとして反射防止膜をエッチングすることによりパター
ニングする工程とがさらに備えられている。反射防止膜
は、第２の膜のパターニング後であって第１の膜のパタ
ーニング完了前に第１の膜のエッチングにより完全に除
去される。
【００９１】この反射防止膜により、レジスト露光時に
照射される露光光の反射が防止され、レジストにパター
ンを正確に転写することが可能となる。
【００９２】上記の半導体装置のパターン形成方法にお
いて好ましくは、第１の膜のパターニング条件におけ
る、第２の膜に対する第１の膜のエッチング選択比は３
０以上である。
【００９３】これにより第１の膜のパターニング時に第
２の膜がなくなることが防止される。
【００９４】上記の半導体装置のパターン形成方法にお
いて好ましくは、第２の膜とレジストパターンとの間
に、第１および第２の膜と異なる材質よりなる第３の膜
を形成する工程と、レジストパターンをマスクとして第
３の膜をエッチングすることによりパターニングする工
程とがさらに備えられている。第３の膜は、第１の膜の
パターニングが完了した時点において、第２の膜上に残
存している。
【００９５】これにより、３層の積層膜を、少ない工程
でレジストパターンの倒れなどをも防止しつつパターニ
ングすることが可能となる。
【００９６】上記の半導体装置のパターン形成方法にお
いて好ましくは、第３の膜とレジストパターンとの間に
反射防止膜を形成する工程と、レジストパターンをマス
クとして反射防止膜をエッチングすることによりパター
ニングする工程とがさらに備えられている。反射防止膜
は、第２の膜のパターニング後であって第１の膜のパタ
ーニング完了前に第１の膜のエッチングにより完全に除
去される。
【００９７】この反射防止膜により、レジスト露光時に
照射される露光光の反射が防止され、レジストにパター
ンを正確に転写することが可能となる。
【００９８】上記の半導体装置のパターン形成方法にお
いて好ましくは、第１の膜のパターニング時における第
３の膜に対する第１の膜のエッチング選択比は３０以上
である。
【００９９】これにより、第１の膜のパターニング時に
第２および第３の膜がなくなることが防止される。
【０１００】上記の半導体装置のパターン形成方法にお
いて好ましくは、第１および第２の膜は導電膜である。
【０１０１】これにより、導電膜の積層膜を、少ない工
程でレジストパターンの倒れなども防止しつつパターニ
ングすることが可能となる。
【０１０２】上記の半導体装置のパターン形成方法にお
いて好ましくは、第３の膜は絶縁膜である。
【０１０３】これにより、絶縁膜を含む積層膜を、少な
い工程でレジストパターンの倒れなども防止しつつパタ
ーニングすることが可能となる。
【０１０４】上記の半導体装置のパターン形成方法にお
いて好ましくは、第２の膜の形成時の膜厚をＴｓ、第２
の膜のパターニング完了時の第１の膜の露出部の膜厚を
Ｔｆ、第２の膜のパターニング時のエッチング条件にお
けるレジストパターンに対する第２の膜のエッチング選
択比をＳ１、第１の膜のパターニング時のエッチング条
件におけるレジストパターンに対する第１の膜のエッチ
ング選択比をＳ２とすると、レジストパターンは、厚み
Ｔｒが、 Ｔｓ／Ｓ１＜Ｔｒ＜Ｔｓ／Ｓ１＋Ｔｆ／Ｓ２ となるように形成される。
【０１０５】このようにレジストの膜厚を設定すること
により、レジストパターンは第２の膜のパターニング時
の途中でなくなるため、レジストパターンをアッシング
により削除する必要はなく、製造工程を簡略化すること
ができる。
【０１０６】また、この膜厚とすることにより、従来例
のレジスト膜厚よりも膜厚を薄くすることができるた
め、レジストのアスペクト比の増大を抑えることがで
き、レジストの倒れや、パターン間が繋がることを防止
できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
配線パターン形成方法の第１工程を示す概略断面図であ
る。
【図２】 本発明の実施の形態１における半導体装置の
配線パターン形成方法の第２工程を示す概略断面図であ
る。
【図３】 本発明の実施の形態１における半導体装置の
配線パターン形成方法の第３工程を示す概略断面図であ
る。
【図４】 本発明の実施の形態１における半導体装置の
配線パターン形成方法の第４工程を示す概略断面図であ
る。
【図５】 本発明の実施の形態２における半導体装置の
配線パターン形成方法の第１工程を示す概略断面図であ
る。
【図６】 本発明の実施の形態２における半導体装置の
配線パターン形成方法の第２工程を示す概略断面図であ
る。
【図７】 本発明の実施の形態２における半導体装置の
配線パターン形成方法の第３工程を示す概略断面図であ
る。
【図８】 本発明の実施の形態２における半導体装置の
配線パターン形成方法の第４工程を示す概略断面図であ
る。
【図９】 本発明の実施の形態３における半導体装置の
配線パターン形成方法の第１工程を示す概略断面図であ
る。
【図１０】 本発明の実施の形態３における半導体装置
の配線パターン形成方法の第２工程を示す概略断面図で
ある。
【図１１】 本発明の実施の形態３における半導体装置
の配線パターン形成方法の第３工程を示す概略断面図で
ある。
【図１２】 本発明の実施の形態３における半導体装置
の配線パターン形成方法の第４工程を示す概略断面図で
ある。
【図１３】 本発明の実施の形態４における半導体装置
の配線パターン形成方法の第１工程を示す概略断面図で
ある。
【図１４】 本発明の実施の形態４における半導体装置
の配線パターン形成方法の第２工程を示す概略断面図で
ある。
【図１５】 本発明の実施の形態４における半導体装置
の配線パターン形成方法の第３工程を示す概略断面図で
ある。
【図１６】 本発明の実施の形態４における半導体装置
の配線パターン形成方法の第４工程を示す概略断面図で
ある。
【図１７】 本発明の実施の形態４における半導体装置
の配線パターン形成方法の第５工程を示す概略断面図で
ある。
【図１８】 本発明の半導体装置の配線パターン形成方
法でパターニングされる積層膜が用いられる箇所を説明
するための図である。
【図１９】 従来の半導体装置の配線パターン形成方法
の第１工程を示す概略断面図である。
【図２０】 従来の半導体装置の配線パターン形成方法
の第２工程を示す概略断面図である。
【図２１】 従来の半導体装置の配線パターン形成方法
の第３工程を示す概略断面図である。
【符号の説明】
１ 第１導電膜、２ 第２導電膜、４ レジストパター
ン、５ 反射防止膜、６ 第２絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/302 Ｊ Ｆターム(参考） 2H025 AA00 AA02 AA03 AB16 AC01 AD01 AD03 DA21 DA34 DA40 FA41 2H096 AA25 CA05 CA20 HA11 5F004 AA16 BA20 DA01 DA04 DA11 DA18 DA25 DB00 DB10 DB26 EA05 EA22 EA28 EB02 5F033 HH18 HH19 HH33 MM05 MM13 QQ04 QQ12 QQ27 QQ28 QQ30 QQ35 WW02 XX33 5F046 AA20 PA07

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 互いに異なる材質よりなる第１および第
    ２の膜を順に積層して形成する工程と、 前記第２の膜上にレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記第２の膜をエ
    ッチングすることによりパターニングして前記第１の膜
    の表面を選択的に露出させるとともに、パターニングさ
    れた前記第２の膜上に前記レジストパターンを残存させ
    る工程と、 露出した前記第１の膜をエッチングし、前記第１の膜の
    パターニングが完了する前に、前記第１の膜のエッチン
    グにより前記レジストパターンを完全に除去する工程と
    を備えた、半導体装置のパターン形成方法。
  2. 【請求項２】 前記第２の膜と前記レジストパターンと
    の間に反射防止膜を形成する工程と、 前記レジストパターンをマスクとして前記反射防止膜を
    エッチングすることによりパターニングする工程とをさ
    らに備え、 前記反射防止膜は、前記第２の膜のパターニング後であ
    って前記第１の膜のパターニング完了前に、前記第１の
    膜のエッチングにより完全に除去される、請求項１に記
    載の半導体装置のパターン形成方法。
  3. 【請求項３】 前記第１の膜のパターニング条件におけ
    る、前記第２の膜に対する前記第１の膜のエッチング選
    択比は３０以上である、請求項１に記載の半導体装置の
    パターン形成方法。
  4. 【請求項４】 前記第２の膜と前記レジストパターンと
    の間に、前記第１および第２の膜と異なる材質よりなる
    第３の膜を形成する工程と、 前記レジストパターンをマスクとして前記第３の膜をエ
    ッチングすることによりパターニングする工程とをさら
    に備え、 前記第３の膜は、前記第１の膜のパターニングが完了し
    た時点において、前記第２の膜上に残存している、請求
    項１に記載の半導体装置のパターン形成方法。
  5. 【請求項５】 前記第３の膜と前記レジストパターンと
    の間に反射防止膜を形成する工程と、 前記レジストパターンをマスクとして前記反射防止膜を
    エッチングすることによりパターニングする工程とをさ
    らに備え、 前記反射防止膜は、前記第２の膜のパターニング後であ
    って前記第１の膜のパターニング完了前に、前記第１の
    膜のエッチングにより完全に除去される、請求項１に記
    載の半導体装置のパターン形成方法。
  6. 【請求項６】 前記第１の膜のパターニング時におけ
    る、前記第３の膜に対する前記第１の膜のエッチング選
    択比は３０以上である、請求項４に記載の半導体装置の
    パターン形成方法。
  7. 【請求項７】 前記第１および第２の膜は導電膜であ
    る、請求項１に記載の半導体装置のパターン形成方法。
  8. 【請求項８】 前記第３の膜は絶縁膜である、請求項４
    に記載の半導体装置のパターン形成方法。
  9. 【請求項９】 前記第２の膜の形成時の膜厚をＴｓ、前
    記第２の膜のパターニング完了時の前記第１の膜の露出
    部の膜厚をＴｆ、前記第２の膜のパターニング時のエッ
    チング条件における前記レジストパターンに対する前記
    第２の膜のエッチング選択比をＳ１、前記第１の膜のパ
    ターニング時のエッチング条件における前記レジストパ
    ターンに対する前記第１の膜のエッチング選択比をＳ２
    とすると、前記レジストパターンは、厚みＴｒが、 Ｔｓ／Ｓ１＜Ｔｒ＜Ｔｓ／Ｓ１＋Ｔｆ／Ｓ２ となるように形成される、請求項１に記載の半導体装置
    のパターン形成方法。
JP11034290A 1999-02-12 1999-02-12 半導体装置のパターン形成方法 Withdrawn JP2000232107A (ja)

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