JP2000231793A - フラッシュメモリの書込制御装置及びその書込制御方法 - Google Patents
フラッシュメモリの書込制御装置及びその書込制御方法Info
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- JP2000231793A JP2000231793A JP11031989A JP3198999A JP2000231793A JP 2000231793 A JP2000231793 A JP 2000231793A JP 11031989 A JP11031989 A JP 11031989A JP 3198999 A JP3198999 A JP 3198999A JP 2000231793 A JP2000231793 A JP 2000231793A
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Abstract
(57)【要約】
【課題】繰り返し書き込みにより書き込みレベルが上が
ることがない。保持試験の精度の劣化を防止。 【解決手段】フラッシュ・セルアレイ部11と、書込対
象2値データを格納しその書込対象2値データをフラッ
シュ・セルアレイ部11へ書き込むための書込部12
と、フラッシュ・セルアレイ部11に書き込まれている
2値データを読み出して格納するための読出部17とか
らなり、書込部12と読出部17との間に読出部17か
ら読み出された2値データを反転させるインバータ22
が介設されている。インバータ22により反転された反
転2値データが書込部12の書込対象2値データとして
再設定される。読出部と書込部の初期設定値を適正にす
ることにより、性能試験の高速化、試験精度の劣化を防
止することができる。このような繰返書込の単数、複数
・ステップで、フラッシュメモリの物理的特性により、
任意の書き込みデータについて書込レベルが上がること
がない。
ることがない。保持試験の精度の劣化を防止。 【解決手段】フラッシュ・セルアレイ部11と、書込対
象2値データを格納しその書込対象2値データをフラッ
シュ・セルアレイ部11へ書き込むための書込部12
と、フラッシュ・セルアレイ部11に書き込まれている
2値データを読み出して格納するための読出部17とか
らなり、書込部12と読出部17との間に読出部17か
ら読み出された2値データを反転させるインバータ22
が介設されている。インバータ22により反転された反
転2値データが書込部12の書込対象2値データとして
再設定される。読出部と書込部の初期設定値を適正にす
ることにより、性能試験の高速化、試験精度の劣化を防
止することができる。このような繰返書込の単数、複数
・ステップで、フラッシュメモリの物理的特性により、
任意の書き込みデータについて書込レベルが上がること
がない。
Description
【0001】
【発明の属する技術分野】本発明は、高電圧を印加して
発生させる電子電圧を記憶素子に記憶させ、その書込・
読出時に高圧反転動作が行われ記録値のその確認が必要
であるフラッシュメモリ、特に、その電子電圧の保持特
性の試験が必要であるフラッシュメモリの書込制御装置
及びその書込制御方法に関する。
発生させる電子電圧を記憶素子に記憶させ、その書込・
読出時に高圧反転動作が行われ記録値のその確認が必要
であるフラッシュメモリ、特に、その電子電圧の保持特
性の試験が必要であるフラッシュメモリの書込制御装置
及びその書込制御方法に関する。
【0002】
【従来の技術】アクセスの高速性が望まれる分野では、
そのメモリ装置には半導体メモリが使用される。一括消
去が可能であり、電源から切断されてもその記憶値が失
われない利点がある半導体メモリとして、フラッシュメ
モリが使用される。
そのメモリ装置には半導体メモリが使用される。一括消
去が可能であり、電源から切断されてもその記憶値が失
われない利点がある半導体メモリとして、フラッシュメ
モリが使用される。
【0003】高電圧印加により正負に局所的に電気活性
になることを利用したフラッシュメモリは、その保持性
能が劣化しやすい。図5は、公知のフラッシュメモリの
基本的回路を示している。フラッシュメモリ部であるセ
ルアレイ部101には、CPU100から送られてライ
トラッチ102にラッチ(設置)されている書込対象デ
ータが書込線バス103を介して書き込まれ、その書き
込みが終了すれば、今書き込まれたそのアドレスの書込
データが読出線バス104を介してリードラッチ105
に読み出されてラッチされ、リードラッチ105にラッ
チされている読出データはCPU100に戻され、CP
U100で書込データと読出データとの一致性の確認が
実行される。
になることを利用したフラッシュメモリは、その保持性
能が劣化しやすい。図5は、公知のフラッシュメモリの
基本的回路を示している。フラッシュメモリ部であるセ
ルアレイ部101には、CPU100から送られてライ
トラッチ102にラッチ(設置)されている書込対象デ
ータが書込線バス103を介して書き込まれ、その書き
込みが終了すれば、今書き込まれたそのアドレスの書込
データが読出線バス104を介してリードラッチ105
に読み出されてラッチされ、リードラッチ105にラッ
チされている読出データはCPU100に戻され、CP
U100で書込データと読出データとの一致性の確認が
実行される。
【0004】その一致性がない場合、即ち、データが正
しく書き込まれていない場合、ライトラッチ102に既
に書き込まれている書込対象データが再度セルアレイ部
101に書き込まれ、そのデータは再度リードラッチ1
05に読み出され、その書込データとその読出データの
一致性の確認が再度CPU100で確認される。両デー
タが一致するまでこのような動作が繰り返され、正しい
書き込みが行われる。
しく書き込まれていない場合、ライトラッチ102に既
に書き込まれている書込対象データが再度セルアレイ部
101に書き込まれ、そのデータは再度リードラッチ1
05に読み出され、その書込データとその読出データの
一致性の確認が再度CPU100で確認される。両デー
タが一致するまでこのような動作が繰り返され、正しい
書き込みが行われる。
【0005】このような書込みは、既に正しく書き込み
が行われているビットに対しても、誤って書き込まれて
いるビットに対する書込みと同様に書込動作が繰り返さ
れ、既に書き込まれているビットには次の書き込み時に
再び高電圧を受けて、その書き込みのための電圧レベル
が上昇し、ビットごとに書込レベルが異なって、そのア
レイは場所ごとに書込レベルがまちまちになり、保持性
の劣化が促進される。更に、保持性能を試験する保持試
験の時に、保持特性が最も悪いビットの特定が困難であ
り、保持試験の精度が上がらない。
が行われているビットに対しても、誤って書き込まれて
いるビットに対する書込みと同様に書込動作が繰り返さ
れ、既に書き込まれているビットには次の書き込み時に
再び高電圧を受けて、その書き込みのための電圧レベル
が上昇し、ビットごとに書込レベルが異なって、そのア
レイは場所ごとに書込レベルがまちまちになり、保持性
の劣化が促進される。更に、保持性能を試験する保持試
験の時に、保持特性が最も悪いビットの特定が困難であ
り、保持試験の精度が上がらない。
【0006】2度目の書込みを行わないようにした技術
は、特開平6−187791号で知られている。データ
修正のための書き込みデータの如何に係わらず繰返書込
ステップで書込レベルが上がることがないことが望まれ
る。更に、保持試験の精度の劣化を防止することができ
ることが望まれる。
は、特開平6−187791号で知られている。データ
修正のための書き込みデータの如何に係わらず繰返書込
ステップで書込レベルが上がることがないことが望まれ
る。更に、保持試験の精度の劣化を防止することができ
ることが望まれる。
【0007】
【発明が解決しようとする課題】本発明の課題は、デー
タ修正のための書き込みデータの如何に係わらず、繰返
書込により書き込みレベルが上がらず書き込みレベルを
揃えることができるフラッシュメモリの書込制御装置及
びその書込制御方法を提供することにある。本発明の他
の課題は、データ修正のための書き込みデータの如何に
係わらず、繰返書込により書き込みレベルが上がらず書
き込みレベルを揃えることができ、保持試験の精度の劣
化を防止することができるフラッシュメモリの書込制御
装置及びその書込制御方法を提供することにある。
タ修正のための書き込みデータの如何に係わらず、繰返
書込により書き込みレベルが上がらず書き込みレベルを
揃えることができるフラッシュメモリの書込制御装置及
びその書込制御方法を提供することにある。本発明の他
の課題は、データ修正のための書き込みデータの如何に
係わらず、繰返書込により書き込みレベルが上がらず書
き込みレベルを揃えることができ、保持試験の精度の劣
化を防止することができるフラッシュメモリの書込制御
装置及びその書込制御方法を提供することにある。
【0008】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧()つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも1
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧()つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも1
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
【0009】本発明によるフラッシュメモリの書込制御
装置は、フラッシュ・セルアレイ部と、書込対象2値デ
ータを格納しその書込対象2値データをフラッシュ・セ
ルアレイ部(11)へ書き込むための書込部(12)
と、フラッシュ・セルアレイ部(11)に書き込まれて
いる2値データを読み出して格納するための読出部(1
7)と、書込部(12)と読出部(17)との間に介設
され読出部(17)が出力する2値データを反転させて
書込部(12)に入力するためのインバータ(22)と
からなり、インバータ(22)により反転された反転2
値データが書込部(12)の書込対象2値データとして
再設定される。このような繰返書込の単数、複数・ステ
ップで、フラッシュメモリの物理的特性により、データ
修正のための書き込みデータの如何に係わらず、既に書
き込みが行われているビットに再書き込みを行うことが
なく、そのビットで書込レベルが上がることがなく、未
書きビットにのみ書き込みを行うことができる。この場
合、書込部(12)の初期値を全て零に設定することに
より、保持性能試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
装置は、フラッシュ・セルアレイ部と、書込対象2値デ
ータを格納しその書込対象2値データをフラッシュ・セ
ルアレイ部(11)へ書き込むための書込部(12)
と、フラッシュ・セルアレイ部(11)に書き込まれて
いる2値データを読み出して格納するための読出部(1
7)と、書込部(12)と読出部(17)との間に介設
され読出部(17)が出力する2値データを反転させて
書込部(12)に入力するためのインバータ(22)と
からなり、インバータ(22)により反転された反転2
値データが書込部(12)の書込対象2値データとして
再設定される。このような繰返書込の単数、複数・ステ
ップで、フラッシュメモリの物理的特性により、データ
修正のための書き込みデータの如何に係わらず、既に書
き込みが行われているビットに再書き込みを行うことが
なく、そのビットで書込レベルが上がることがなく、未
書きビットにのみ書き込みを行うことができる。この場
合、書込部(12)の初期値を全て零に設定することに
より、保持性能試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
【0010】読出部の2値データが元の書込対象2値デ
ータに一致した時に、再設定が停止されることになる。
更に、インバータ(22)と書込部(12)との間に介
設され論理和を生成するための論理和生成回路(32)
と、論理和生成回路(32)の入力側に接続される予書
込部(31)とからなり、インバータ(22)の出力側
は論理和生成回路(32)の入力側に接続され、論理和
生成回路(32)の出力側が書込部(12)に接続され
る回路構成は、既述の回路構成に等価的である。この場
合、読出部(17)の初期値を全て1に設定することに
より、保持性能試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
ータに一致した時に、再設定が停止されることになる。
更に、インバータ(22)と書込部(12)との間に介
設され論理和を生成するための論理和生成回路(32)
と、論理和生成回路(32)の入力側に接続される予書
込部(31)とからなり、インバータ(22)の出力側
は論理和生成回路(32)の入力側に接続され、論理和
生成回路(32)の出力側が書込部(12)に接続され
る回路構成は、既述の回路構成に等価的である。この場
合、読出部(17)の初期値を全て1に設定することに
より、保持性能試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
【0011】本発明によるフラッシュメモリの書込制御
方法は、フラッシュ・セルアレイ部(11)に書込対象
である第1・2値データを書き込むためのステップと、
書き込まれた第2・2値データをフラッシュ・セルアレ
イ部(11)から読み出すためのステップと、その読み
出された第2・2値データを反転するためのステップ
と、その反転された第3・2値データをフラッシュ・セ
ルアレイ部(11)に書き込むためのステップとからな
る方法である。
方法は、フラッシュ・セルアレイ部(11)に書込対象
である第1・2値データを書き込むためのステップと、
書き込まれた第2・2値データをフラッシュ・セルアレ
イ部(11)から読み出すためのステップと、その読み
出された第2・2値データを反転するためのステップ
と、その反転された第3・2値データをフラッシュ・セ
ルアレイ部(11)に書き込むためのステップとからな
る方法である。
【0012】更に、第3・2値データと第1・2値デー
タの論理和を生成するためのステップからなり、フラッ
シュ・セルアレイ部に書き込むためのステップは、その
ステップにより生成された論理和・2値データを第3・
2値データに置換してフラッシュ・セルアレイ部に書き
込むためのステップである。この方法は、既述の方法に
等価である。第1・2値データと前記第2・2値データ
が一致すれば、第3・2値データをフラッシュ・セルア
レイ部に書(11)き込むことを停止することになる。
タの論理和を生成するためのステップからなり、フラッ
シュ・セルアレイ部に書き込むためのステップは、その
ステップにより生成された論理和・2値データを第3・
2値データに置換してフラッシュ・セルアレイ部に書き
込むためのステップである。この方法は、既述の方法に
等価である。第1・2値データと前記第2・2値データ
が一致すれば、第3・2値データをフラッシュ・セルア
レイ部に書(11)き込むことを停止することになる。
【0013】
【発明の実施の形態】図に一致対応して、本発明による
フラッシュメモリの書込制御装置の実施の形態は、フラ
ッシュメモリ部であるセルアレイ部11を持ってフラッ
シュメモリ装置が設けられている。ライトラッチ12
が、書込用バス13を介してセルアレイ部11に接続さ
れている。ライトラッチ12に設置されている書込対象
データのセルアレイ部11への書込動作は、CPU14
の指令により実行される。
フラッシュメモリの書込制御装置の実施の形態は、フラ
ッシュメモリ部であるセルアレイ部11を持ってフラッ
シュメモリ装置が設けられている。ライトラッチ12
が、書込用バス13を介してセルアレイ部11に接続さ
れている。ライトラッチ12に設置されている書込対象
データのセルアレイ部11への書込動作は、CPU14
の指令により実行される。
【0014】ライトラッチ12は、セレクタ20を介し
てCPU14に接続されている。セレクタ20は、第1
データ転送バス15を介してCPU14に接続されてい
る。ライトラッチ12は、第2データ転送バス16を介
してセレクタ20に接続されている。リードラッチ17
が、読出用バス18を介してセルアレイ部11に接続さ
れている。リードラッチ17は、第3データ転送バス1
9を介してCPU14に接続されている。リードラッチ
17は、データ反転用転送バス21を介してセレクタ2
0に接続されている。データ反転用転送バス21には、
データを反転させるためのインバータ22が介設されて
いる。
てCPU14に接続されている。セレクタ20は、第1
データ転送バス15を介してCPU14に接続されてい
る。ライトラッチ12は、第2データ転送バス16を介
してセレクタ20に接続されている。リードラッチ17
が、読出用バス18を介してセルアレイ部11に接続さ
れている。リードラッチ17は、第3データ転送バス1
9を介してCPU14に接続されている。リードラッチ
17は、データ反転用転送バス21を介してセレクタ2
0に接続されている。データ反転用転送バス21には、
データを反転させるためのインバータ22が介設されて
いる。
【0015】ライトラッチ12には、CPU14から選
択指示信号23が入力される。選択指示信号23は、セ
レクタ20にも同時に入力される。選択指示信号23
は、データ反転用転送バス21を第2データ転送バス1
6に接続するか、又は、CPU14を第2データ転送バ
ス16に接続するかのいずれかを選択的に指示するため
の電気信号である。
択指示信号23が入力される。選択指示信号23は、セ
レクタ20にも同時に入力される。選択指示信号23
は、データ反転用転送バス21を第2データ転送バス1
6に接続するか、又は、CPU14を第2データ転送バ
ス16に接続するかのいずれかを選択的に指示するため
の電気信号である。
【0016】図2は、繰返書込動作のフローを示してい
る。セルアレイ部11の初期値が、零に設定される。初
期値として、(0,0,0,0,0,0,0,0)(=
0)が例示される。書込対象データ0が、選択指示信号
23により選択されて第2データ転送バス16に接続さ
れる第1データ転送バス15を介してライトラッチ12
に入力され、ライトラッチ12に、初期値(0,0,
0,0,0,0,0,0)が入力される。
る。セルアレイ部11の初期値が、零に設定される。初
期値として、(0,0,0,0,0,0,0,0)(=
0)が例示される。書込対象データ0が、選択指示信号
23により選択されて第2データ転送バス16に接続さ
れる第1データ転送バス15を介してライトラッチ12
に入力され、ライトラッチ12に、初期値(0,0,
0,0,0,0,0,0)が入力される。
【0017】ライトラッチ12に設定された初期値
(0,0,0,0,0,0,0,0)は、書込用バス1
3を介してセルアレイ部11の特定アドレスに書き込ま
れる(ステップS1)。この書き込みが終了すれば、そ
のアドレスに書き込まれているデータが、リードラッチ
17に読み出される。書き込み時にエラーが生じてい
て、リードラッチ17に読み出されるデータが(0,
0,0,1,1,0,0,1)であったとする。
(0,0,0,0,0,0,0,0)は、書込用バス1
3を介してセルアレイ部11の特定アドレスに書き込ま
れる(ステップS1)。この書き込みが終了すれば、そ
のアドレスに書き込まれているデータが、リードラッチ
17に読み出される。書き込み時にエラーが生じてい
て、リードラッチ17に読み出されるデータが(0,
0,0,1,1,0,0,1)であったとする。
【0018】このように読み出されたデータは、読出用
バス18を介して、リードラッチ17に格納される(ス
テップS2)。このようにリードラッチ17に格納され
た読出データ(0,0,0,1,1,0,0,1)は、
データ反転用転送バス21を介してインバータ22に入
力され、インバータ22により反転される。インバータ
22により反転された第1回反転データは、(1,1,
1,0,0,1,1,0)である。
バス18を介して、リードラッチ17に格納される(ス
テップS2)。このようにリードラッチ17に格納され
た読出データ(0,0,0,1,1,0,0,1)は、
データ反転用転送バス21を介してインバータ22に入
力され、インバータ22により反転される。インバータ
22により反転された第1回反転データは、(1,1,
1,0,0,1,1,0)である。
【0019】この第1回反転データは、セレクタ20に
入力される。次の選択指示信号23により選択されてデ
ータ反転用転送バス21が第2データ転送バス16に接
続されており、第1回反転データはライトラッチ12に
入力される。この入力により、ライトラッチ12の値
は、第1回反転データである(1,1,1,0,0,
1,1,0)に設定される(ステップS3)。
入力される。次の選択指示信号23により選択されてデ
ータ反転用転送バス21が第2データ転送バス16に接
続されており、第1回反転データはライトラッチ12に
入力される。この入力により、ライトラッチ12の値
は、第1回反転データである(1,1,1,0,0,
1,1,0)に設定される(ステップS3)。
【0020】第1回反転データが第2回書込対象データ
であり、これがセルアレイ部11に書き込まれる。この
書き込み時、初期値に対して反転している部分(1,
1,1,−,−,1,1,−)である”1”の部分は、
記憶素子の書込レベルを上げることはない。このように
書き込まれた第1回反転値データは、リードラッチ17
に2回目に読み出される。2回目に読み出されたデータ
は、まだ完全には修復されておらず1カ所のみにエラー
が残存し、(0,0,0,0,0,0,0,1)であっ
たとする(ステップS4)。このデータが、2回目に反
転され、ライトラッチ12に設定される(ステップS
4)。
であり、これがセルアレイ部11に書き込まれる。この
書き込み時、初期値に対して反転している部分(1,
1,1,−,−,1,1,−)である”1”の部分は、
記憶素子の書込レベルを上げることはない。このように
書き込まれた第1回反転値データは、リードラッチ17
に2回目に読み出される。2回目に読み出されたデータ
は、まだ完全には修復されておらず1カ所のみにエラー
が残存し、(0,0,0,0,0,0,0,1)であっ
たとする(ステップS4)。このデータが、2回目に反
転され、ライトラッチ12に設定される(ステップS
4)。
【0021】ライトラッチ12に2回目に設定される値
は、(1,1,1,1,1,1,1,0)である(ステ
ップS5)。この値が3度目にセルアレイ部11に書き
込まれる。この書き込みの時、2回目の書込データに対
して反転している部分(1,1,1,1,1,1,1,
−)である”1”の部分は、記憶素子の書込レベルを上
げることはない。セルアレイ部11からリードラッチ1
7に読み出されるデータが(0,0,0,0,0,0,
0,0)であったとする。
は、(1,1,1,1,1,1,1,0)である(ステ
ップS5)。この値が3度目にセルアレイ部11に書き
込まれる。この書き込みの時、2回目の書込データに対
して反転している部分(1,1,1,1,1,1,1,
−)である”1”の部分は、記憶素子の書込レベルを上
げることはない。セルアレイ部11からリードラッチ1
7に読み出されるデータが(0,0,0,0,0,0,
0,0)であったとする。
【0022】このデータ(0,0,0,0,0,0,
0,0)が、リードラッチ17に格納される(ステップ
S6)。読み出されるデータ、その読出の都度、第3デ
ータ転送バス19を介してCPU14に送られて初期値
と比較され、読み出されるそのデータと初期値とは、そ
の読出の都度、それらの間の一致性がCPU14により
確認されている。第3回目の読出時には、読出データは
初期値に一致している。その一致を確認したCPU14
は、それ以後の繰返書込を停止する。
0,0)が、リードラッチ17に格納される(ステップ
S6)。読み出されるデータ、その読出の都度、第3デ
ータ転送バス19を介してCPU14に送られて初期値
と比較され、読み出されるそのデータと初期値とは、そ
の読出の都度、それらの間の一致性がCPU14により
確認されている。第3回目の読出時には、読出データは
初期値に一致している。その一致を確認したCPU14
は、それ以後の繰返書込を停止する。
【0023】図3は、本発明による実施の他の形態を示
している。ライトラッチ12とCPU14との間に、プ
リライトラッチ31とOR回路32とが既述のセレクタ
に代えられて介設されている。図示されていないが、O
R回路32はバスの本数分が存在する。リードラッチ1
7とOR回路32の入力側との間のデータ反転用転送バ
ス21’に、インバータ22が介設されている。OR回
路32の出力側が、バス33によりライトラッチ12に
接続されている。選択指示信号23’が、CPU14か
らプリライトラッチ31とリードラッチ17に入力され
る。
している。ライトラッチ12とCPU14との間に、プ
リライトラッチ31とOR回路32とが既述のセレクタ
に代えられて介設されている。図示されていないが、O
R回路32はバスの本数分が存在する。リードラッチ1
7とOR回路32の入力側との間のデータ反転用転送バ
ス21’に、インバータ22が介設されている。OR回
路32の出力側が、バス33によりライトラッチ12に
接続されている。選択指示信号23’が、CPU14か
らプリライトラッチ31とリードラッチ17に入力され
る。
【0024】図4は、図3の実施の形態の繰返書込動作
のフローを示している。セルアレイ部11の初期値が、
(1,1,1,1,1,1,1,1)であるとする。書
込対象データ(1,01,0,1,0,0,1)を、プ
リライトラッチ31に設定する(ステップS11)。こ
の設定時の書き込み信号23’は1であり、この信号2
3’によりリードラッチ17はリセットされ、(1,
1,1,1,1,1,1,1)となる(ステップS1
2)。リードラッチ17に出力されるデータの出力値
は、(1,1,1,1,1,1,1,1)である。
のフローを示している。セルアレイ部11の初期値が、
(1,1,1,1,1,1,1,1)であるとする。書
込対象データ(1,01,0,1,0,0,1)を、プ
リライトラッチ31に設定する(ステップS11)。こ
の設定時の書き込み信号23’は1であり、この信号2
3’によりリードラッチ17はリセットされ、(1,
1,1,1,1,1,1,1)となる(ステップS1
2)。リードラッチ17に出力されるデータの出力値
は、(1,1,1,1,1,1,1,1)である。
【0025】この出力値は、インバータ22により反転
され、第1回反転データは、OR回路32に入力され
る。一方、プリライトラッチ31の出力値(1,0,
1,0,1,0,0,1)は、そのままの値で、OR回
路32に入力される。OR回路32が出力する論理和は
(ステップS13)、バス33を介して、ライトラッチ
12に入力される。ライトラッチ12には、(1,0,
1,0,1,0,0,1)が格納される(ステップS1
4)。
され、第1回反転データは、OR回路32に入力され
る。一方、プリライトラッチ31の出力値(1,0,
1,0,1,0,0,1)は、そのままの値で、OR回
路32に入力される。OR回路32が出力する論理和は
(ステップS13)、バス33を介して、ライトラッチ
12に入力される。ライトラッチ12には、(1,0,
1,0,1,0,0,1)が格納される(ステップS1
4)。
【0026】ライトラッチ12に設定された書き込み対
象データは、セルアレイ部11に書き込まれる。このよ
うな第1回目の書き込みが終了すると、今書き込まれた
アドレスのデータが、リードラッチ17に読み出され
る。読み出されたデータが、(1,0,1,0,1,
0,1,1)であったとする。この読出データ(1,
0,1,0,1,0,1,1)が、リードラッチ17に
格納される(ステップS15)。プリライトラッチ31
に書き込まれた書き込みデータに一致していないこの読
出データの反転値(0,1,0,1,0,1,0,0)
は、書き込みデータ(1,0,1,0,1,0,0,
1)との論理和が取られて(ステップS)、その論理和
が再びプリライトラッチ31に格納される(ステップS
17)。
象データは、セルアレイ部11に書き込まれる。このよ
うな第1回目の書き込みが終了すると、今書き込まれた
アドレスのデータが、リードラッチ17に読み出され
る。読み出されたデータが、(1,0,1,0,1,
0,1,1)であったとする。この読出データ(1,
0,1,0,1,0,1,1)が、リードラッチ17に
格納される(ステップS15)。プリライトラッチ31
に書き込まれた書き込みデータに一致していないこの読
出データの反転値(0,1,0,1,0,1,0,0)
は、書き込みデータ(1,0,1,0,1,0,0,
1)との論理和が取られて(ステップS)、その論理和
が再びプリライトラッチ31に格納される(ステップS
17)。
【0027】この論理和データが第2回目の書き込みデ
ータとして、セルアレイ部11に書き込まれる。書き込
みデータと読出データが一致するまで(ステップS1
8)、このような書き込みと読出が繰り返される。プリ
ライトラッチの値とリードラッチの値の反転値の論理和
を次の書き込みデータとするため、このような繰り返し
の動作中で、書き込みデータの値の如何に係わらず、フ
ラッシュメモリセルの書き込みレベルを揃えることがで
きる。
ータとして、セルアレイ部11に書き込まれる。書き込
みデータと読出データが一致するまで(ステップS1
8)、このような書き込みと読出が繰り返される。プリ
ライトラッチの値とリードラッチの値の反転値の論理和
を次の書き込みデータとするため、このような繰り返し
の動作中で、書き込みデータの値の如何に係わらず、フ
ラッシュメモリセルの書き込みレベルを揃えることがで
きる。
【0028】
【発明の効果】本発明によるフラッシュメモリの書込制
御装置及びその書込制御方法は、データ修正のための書
き込みデータの如何に係わらず、繰り返し書き込みによ
り書き込みレベルが上がることがない。インバータを用
いることにより、書き込みレベルを上げることがない当
該回路がシンプルである。初期設定値を適正に与えるこ
とにより、保持試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
御装置及びその書込制御方法は、データ修正のための書
き込みデータの如何に係わらず、繰り返し書き込みによ
り書き込みレベルが上がることがない。インバータを用
いることにより、書き込みレベルを上げることがない当
該回路がシンプルである。初期設定値を適正に与えるこ
とにより、保持試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
【図1】図1は、本発明によるフラッシュメモリの書込
制御装置の実施の形態を示す回路ブロック図である。
制御装置の実施の形態を示す回路ブロック図である。
【図2】図2は、本発明によるフラッシュメモリの書込
制御方法の実施の形態を示すフローチャートである。
制御方法の実施の形態を示すフローチャートである。
【図3】図3は、本発明によるフラッシュメモリの書込
制御装置の実施の他の形態を示す回路ブロック図であ
る。
制御装置の実施の他の形態を示す回路ブロック図であ
る。
【図4】図4は、本発明によるフラッシュメモリの書込
制御方法の実施の他の形態を示すフローチャートであ
る。
制御方法の実施の他の形態を示すフローチャートであ
る。
【図5】図5は、公知装置の回路ブロック図である。
11…フラッシュ・セルアレイ部 12…書込部(ライトラッチ) 17…読出部(リードラッチ) 22…インバータ 22…論理和生成回路(OR回路) 31…予書込部(プリライトラッチ)
Claims (8)
- 【請求項1】フラッシュ・セルアレイ部と、 書込対象2値データを格納し前記書込対象2値データを
前記フラッシュ・セルアレイ部へ書き込むための書込部
と、 前記フラッシュ・セルアレイ部に書き込まれている2値
データを読み出して格納するための読出部と、 前記書込部と前記読出部との間に介設され前記読出部が
出力する2値データを反転させて前記書込部に入力する
ためのインバータとからなり、 前記インバータにより反転された反転2値データが前記
書込部の書込対象2値データとして再設定されるフラッ
シュメモリの書込制御装置。 - 【請求項2】請求項1において、 前記読出部の2値データが元の書込対象2値データに一
致した時に、前記再設定が停止されることを特徴とする
フラッシュメモリの書込制御装置。 - 【請求項3】請求項1において、 前記書込部の初期設定値は、全てが0であることを特徴
とするフラッシュメモリの書込制御装置。 - 【請求項4】請求項1において、 更に、前記インバータと前記書込部との間に介設され論
理和を生成するための論理和生成回路と、 前記論理和生成回路の入力側に接続される予書込部とか
らなり、 前記インバータの出力側は前記論理和生成回路の前記入
力側に接続され、前記論理和生成回路の出力側が前記書
込部に接続され、 前記書込部の初期設定値は、全てが1であることを特徴
とするフラッシュメモリの書込制御装置。 - 【請求項5】フラッシュ・セルアレイ部に書込対象であ
る第1・2値データを書き込むためのステップと、 書き込まれた第2・2値データを前記フラッシュ・セル
アレイ部から読み出すためのステップと、 前記ステップにより読み出された第2・2値データを反
転するためのステップと、 前記ステップにより反転された第3・2値データを前記
フラッシュ・セルアレイ部に書き込むためのステップと
からなるフラッシュメモリの書込制御方法。 - 【請求項6】請求項5において、 前記第1・2値データの初期値は、全てが零であること
を特徴とするフラッシュメモリの書込制御方法。 - 【請求項7】請求項5において、 更に、前記第3・2値データと前記第1・2値データの
論理和を生成するためのステップからなり 前記フラッシュ・セルアレイ部に書き込むためのステッ
プは、前記ステップにより生成された論理和・2値デー
タを前記第3・2値データに置換して前記フラッシュ・
セルアレイ部に書き込むためのステップであることを特
徴とするフラッシュメモリの書込制御方法。 - 【請求項8】請求項7において、 前記第3・2値データは、初期値として全てが1に設定
されていることを特徴とするフラッシュメモリの書込制
御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11031989A JP2000231793A (ja) | 1999-02-09 | 1999-02-09 | フラッシュメモリの書込制御装置及びその書込制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11031989A JP2000231793A (ja) | 1999-02-09 | 1999-02-09 | フラッシュメモリの書込制御装置及びその書込制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000231793A true JP2000231793A (ja) | 2000-08-22 |
Family
ID=12346342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11031989A Pending JP2000231793A (ja) | 1999-02-09 | 1999-02-09 | フラッシュメモリの書込制御装置及びその書込制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000231793A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008145070A1 (en) * | 2007-05-30 | 2008-12-04 | Memoright Memoritech (Shenzhen) Co., Ltd | Flash memory data read/write processing method |
-
1999
- 1999-02-09 JP JP11031989A patent/JP2000231793A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008145070A1 (en) * | 2007-05-30 | 2008-12-04 | Memoright Memoritech (Shenzhen) Co., Ltd | Flash memory data read/write processing method |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030916 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031022 |