JP2000231793A - フラッシュメモリの書込制御装置及びその書込制御方法 - Google Patents
フラッシュメモリの書込制御装置及びその書込制御方法Info
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Abstract
(57)【要約】
【課題】繰り返し書き込みにより書き込みレベルが上が
ることがない。保持試験の精度の劣化を防止。 【解決手段】フラッシュ・セルアレイ部１１と、書込対
象２値データを格納しその書込対象２値データをフラッ
シュ・セルアレイ部１１へ書き込むための書込部１２
と、フラッシュ・セルアレイ部１１に書き込まれている
２値データを読み出して格納するための読出部１７とか
らなり、書込部１２と読出部１７との間に読出部１７か
ら読み出された２値データを反転させるインバータ２２
が介設されている。インバータ２２により反転された反
転２値データが書込部１２の書込対象２値データとして
再設定される。読出部と書込部の初期設定値を適正にす
ることにより、性能試験の高速化、試験精度の劣化を防
止することができる。このような繰返書込の単数、複数
・ステップで、フラッシュメモリの物理的特性により、
任意の書き込みデータについて書込レベルが上がること
がない。
ることがない。保持試験の精度の劣化を防止。 【解決手段】フラッシュ・セルアレイ部１１と、書込対
象２値データを格納しその書込対象２値データをフラッ
シュ・セルアレイ部１１へ書き込むための書込部１２
と、フラッシュ・セルアレイ部１１に書き込まれている
２値データを読み出して格納するための読出部１７とか
らなり、書込部１２と読出部１７との間に読出部１７か
ら読み出された２値データを反転させるインバータ２２
が介設されている。インバータ２２により反転された反
転２値データが書込部１２の書込対象２値データとして
再設定される。読出部と書込部の初期設定値を適正にす
ることにより、性能試験の高速化、試験精度の劣化を防
止することができる。このような繰返書込の単数、複数
・ステップで、フラッシュメモリの物理的特性により、
任意の書き込みデータについて書込レベルが上がること
がない。
Description
【０００１】
【発明の属する技術分野】本発明は、高電圧を印加して
発生させる電子電圧を記憶素子に記憶させ、その書込・
読出時に高圧反転動作が行われ記録値のその確認が必要
であるフラッシュメモリ、特に、その電子電圧の保持特
性の試験が必要であるフラッシュメモリの書込制御装置
及びその書込制御方法に関する。
発生させる電子電圧を記憶素子に記憶させ、その書込・
読出時に高圧反転動作が行われ記録値のその確認が必要
であるフラッシュメモリ、特に、その電子電圧の保持特
性の試験が必要であるフラッシュメモリの書込制御装置
及びその書込制御方法に関する。
【０００２】
【従来の技術】アクセスの高速性が望まれる分野では、
そのメモリ装置には半導体メモリが使用される。一括消
去が可能であり、電源から切断されてもその記憶値が失
われない利点がある半導体メモリとして、フラッシュメ
モリが使用される。
そのメモリ装置には半導体メモリが使用される。一括消
去が可能であり、電源から切断されてもその記憶値が失
われない利点がある半導体メモリとして、フラッシュメ
モリが使用される。
【０００３】高電圧印加により正負に局所的に電気活性
になることを利用したフラッシュメモリは、その保持性
能が劣化しやすい。図５は、公知のフラッシュメモリの
基本的回路を示している。フラッシュメモリ部であるセ
ルアレイ部１０１には、ＣＰＵ１００から送られてライ
トラッチ１０２にラッチ（設置）されている書込対象デ
ータが書込線バス１０３を介して書き込まれ、その書き
込みが終了すれば、今書き込まれたそのアドレスの書込
データが読出線バス１０４を介してリードラッチ１０５
に読み出されてラッチされ、リードラッチ１０５にラッ
チされている読出データはＣＰＵ１００に戻され、ＣＰ
Ｕ１００で書込データと読出データとの一致性の確認が
実行される。
になることを利用したフラッシュメモリは、その保持性
能が劣化しやすい。図５は、公知のフラッシュメモリの
基本的回路を示している。フラッシュメモリ部であるセ
ルアレイ部１０１には、ＣＰＵ１００から送られてライ
トラッチ１０２にラッチ（設置）されている書込対象デ
ータが書込線バス１０３を介して書き込まれ、その書き
込みが終了すれば、今書き込まれたそのアドレスの書込
データが読出線バス１０４を介してリードラッチ１０５
に読み出されてラッチされ、リードラッチ１０５にラッ
チされている読出データはＣＰＵ１００に戻され、ＣＰ
Ｕ１００で書込データと読出データとの一致性の確認が
実行される。
【０００４】その一致性がない場合、即ち、データが正
しく書き込まれていない場合、ライトラッチ１０２に既
に書き込まれている書込対象データが再度セルアレイ部
１０１に書き込まれ、そのデータは再度リードラッチ１
０５に読み出され、その書込データとその読出データの
一致性の確認が再度ＣＰＵ１００で確認される。両デー
タが一致するまでこのような動作が繰り返され、正しい
書き込みが行われる。
しく書き込まれていない場合、ライトラッチ１０２に既
に書き込まれている書込対象データが再度セルアレイ部
１０１に書き込まれ、そのデータは再度リードラッチ１
０５に読み出され、その書込データとその読出データの
一致性の確認が再度ＣＰＵ１００で確認される。両デー
タが一致するまでこのような動作が繰り返され、正しい
書き込みが行われる。
【０００５】このような書込みは、既に正しく書き込み
が行われているビットに対しても、誤って書き込まれて
いるビットに対する書込みと同様に書込動作が繰り返さ
れ、既に書き込まれているビットには次の書き込み時に
再び高電圧を受けて、その書き込みのための電圧レベル
が上昇し、ビットごとに書込レベルが異なって、そのア
レイは場所ごとに書込レベルがまちまちになり、保持性
の劣化が促進される。更に、保持性能を試験する保持試
験の時に、保持特性が最も悪いビットの特定が困難であ
り、保持試験の精度が上がらない。
が行われているビットに対しても、誤って書き込まれて
いるビットに対する書込みと同様に書込動作が繰り返さ
れ、既に書き込まれているビットには次の書き込み時に
再び高電圧を受けて、その書き込みのための電圧レベル
が上昇し、ビットごとに書込レベルが異なって、そのア
レイは場所ごとに書込レベルがまちまちになり、保持性
の劣化が促進される。更に、保持性能を試験する保持試
験の時に、保持特性が最も悪いビットの特定が困難であ
り、保持試験の精度が上がらない。
【０００６】２度目の書込みを行わないようにした技術
は、特開平６−１８７７９１号で知られている。データ
修正のための書き込みデータの如何に係わらず繰返書込
ステップで書込レベルが上がることがないことが望まれ
る。更に、保持試験の精度の劣化を防止することができ
ることが望まれる。
は、特開平６−１８７７９１号で知られている。データ
修正のための書き込みデータの如何に係わらず繰返書込
ステップで書込レベルが上がることがないことが望まれ
る。更に、保持試験の精度の劣化を防止することができ
ることが望まれる。
【０００７】
【発明が解決しようとする課題】本発明の課題は、デー
タ修正のための書き込みデータの如何に係わらず、繰返
書込により書き込みレベルが上がらず書き込みレベルを
揃えることができるフラッシュメモリの書込制御装置及
びその書込制御方法を提供することにある。本発明の他
の課題は、データ修正のための書き込みデータの如何に
係わらず、繰返書込により書き込みレベルが上がらず書
き込みレベルを揃えることができ、保持試験の精度の劣
化を防止することができるフラッシュメモリの書込制御
装置及びその書込制御方法を提供することにある。
タ修正のための書き込みデータの如何に係わらず、繰返
書込により書き込みレベルが上がらず書き込みレベルを
揃えることができるフラッシュメモリの書込制御装置及
びその書込制御方法を提供することにある。本発明の他
の課題は、データ修正のための書き込みデータの如何に
係わらず、繰返書込により書き込みレベルが上がらず書
き込みレベルを揃えることができ、保持試験の精度の劣
化を防止することができるフラッシュメモリの書込制御
装置及びその書込制御方法を提供することにある。
【０００８】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
【０００９】本発明によるフラッシュメモリの書込制御
装置は、フラッシュ・セルアレイ部と、書込対象２値デ
ータを格納しその書込対象２値データをフラッシュ・セ
ルアレイ部（１１）へ書き込むための書込部（１２）
と、フラッシュ・セルアレイ部（１１）に書き込まれて
いる２値データを読み出して格納するための読出部（１
７）と、書込部（１２）と読出部（１７）との間に介設
され読出部（１７）が出力する２値データを反転させて
書込部（１２）に入力するためのインバータ（２２）と
からなり、インバータ（２２）により反転された反転２
値データが書込部（１２）の書込対象２値データとして
再設定される。このような繰返書込の単数、複数・ステ
ップで、フラッシュメモリの物理的特性により、データ
修正のための書き込みデータの如何に係わらず、既に書
き込みが行われているビットに再書き込みを行うことが
なく、そのビットで書込レベルが上がることがなく、未
書きビットにのみ書き込みを行うことができる。この場
合、書込部（１２）の初期値を全て零に設定することに
より、保持性能試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
装置は、フラッシュ・セルアレイ部と、書込対象２値デ
ータを格納しその書込対象２値データをフラッシュ・セ
ルアレイ部（１１）へ書き込むための書込部（１２）
と、フラッシュ・セルアレイ部（１１）に書き込まれて
いる２値データを読み出して格納するための読出部（１
７）と、書込部（１２）と読出部（１７）との間に介設
され読出部（１７）が出力する２値データを反転させて
書込部（１２）に入力するためのインバータ（２２）と
からなり、インバータ（２２）により反転された反転２
値データが書込部（１２）の書込対象２値データとして
再設定される。このような繰返書込の単数、複数・ステ
ップで、フラッシュメモリの物理的特性により、データ
修正のための書き込みデータの如何に係わらず、既に書
き込みが行われているビットに再書き込みを行うことが
なく、そのビットで書込レベルが上がることがなく、未
書きビットにのみ書き込みを行うことができる。この場
合、書込部（１２）の初期値を全て零に設定することに
より、保持性能試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
【００１０】読出部の２値データが元の書込対象２値デ
ータに一致した時に、再設定が停止されることになる。
更に、インバータ（２２）と書込部（１２）との間に介
設され論理和を生成するための論理和生成回路（３２）
と、論理和生成回路（３２）の入力側に接続される予書
込部（３１）とからなり、インバータ（２２）の出力側
は論理和生成回路（３２）の入力側に接続され、論理和
生成回路（３２）の出力側が書込部（１２）に接続され
る回路構成は、既述の回路構成に等価的である。この場
合、読出部（１７）の初期値を全て１に設定することに
より、保持性能試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
ータに一致した時に、再設定が停止されることになる。
更に、インバータ（２２）と書込部（１２）との間に介
設され論理和を生成するための論理和生成回路（３２）
と、論理和生成回路（３２）の入力側に接続される予書
込部（３１）とからなり、インバータ（２２）の出力側
は論理和生成回路（３２）の入力側に接続され、論理和
生成回路（３２）の出力側が書込部（１２）に接続され
る回路構成は、既述の回路構成に等価的である。この場
合、読出部（１７）の初期値を全て１に設定することに
より、保持性能試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
【００１１】本発明によるフラッシュメモリの書込制御
方法は、フラッシュ・セルアレイ部（１１）に書込対象
である第１・２値データを書き込むためのステップと、
書き込まれた第２・２値データをフラッシュ・セルアレ
イ部（１１）から読み出すためのステップと、その読み
出された第２・２値データを反転するためのステップ
と、その反転された第３・２値データをフラッシュ・セ
ルアレイ部（１１）に書き込むためのステップとからな
る方法である。
方法は、フラッシュ・セルアレイ部（１１）に書込対象
である第１・２値データを書き込むためのステップと、
書き込まれた第２・２値データをフラッシュ・セルアレ
イ部（１１）から読み出すためのステップと、その読み
出された第２・２値データを反転するためのステップ
と、その反転された第３・２値データをフラッシュ・セ
ルアレイ部（１１）に書き込むためのステップとからな
る方法である。
【００１２】更に、第３・２値データと第１・２値デー
タの論理和を生成するためのステップからなり、フラッ
シュ・セルアレイ部に書き込むためのステップは、その
ステップにより生成された論理和・２値データを第３・
２値データに置換してフラッシュ・セルアレイ部に書き
込むためのステップである。この方法は、既述の方法に
等価である。第１・２値データと前記第２・２値データ
が一致すれば、第３・２値データをフラッシュ・セルア
レイ部に書（１１）き込むことを停止することになる。
タの論理和を生成するためのステップからなり、フラッ
シュ・セルアレイ部に書き込むためのステップは、その
ステップにより生成された論理和・２値データを第３・
２値データに置換してフラッシュ・セルアレイ部に書き
込むためのステップである。この方法は、既述の方法に
等価である。第１・２値データと前記第２・２値データ
が一致すれば、第３・２値データをフラッシュ・セルア
レイ部に書（１１）き込むことを停止することになる。
【００１３】
【発明の実施の形態】図に一致対応して、本発明による
フラッシュメモリの書込制御装置の実施の形態は、フラ
ッシュメモリ部であるセルアレイ部１１を持ってフラッ
シュメモリ装置が設けられている。ライトラッチ１２
が、書込用バス１３を介してセルアレイ部１１に接続さ
れている。ライトラッチ１２に設置されている書込対象
データのセルアレイ部１１への書込動作は、ＣＰＵ１４
の指令により実行される。
フラッシュメモリの書込制御装置の実施の形態は、フラ
ッシュメモリ部であるセルアレイ部１１を持ってフラッ
シュメモリ装置が設けられている。ライトラッチ１２
が、書込用バス１３を介してセルアレイ部１１に接続さ
れている。ライトラッチ１２に設置されている書込対象
データのセルアレイ部１１への書込動作は、ＣＰＵ１４
の指令により実行される。
【００１４】ライトラッチ１２は、セレクタ２０を介し
てＣＰＵ１４に接続されている。セレクタ２０は、第１
データ転送バス１５を介してＣＰＵ１４に接続されてい
る。ライトラッチ１２は、第２データ転送バス１６を介
してセレクタ２０に接続されている。リードラッチ１７
が、読出用バス１８を介してセルアレイ部１１に接続さ
れている。リードラッチ１７は、第３データ転送バス１
９を介してＣＰＵ１４に接続されている。リードラッチ
１７は、データ反転用転送バス２１を介してセレクタ２
０に接続されている。データ反転用転送バス２１には、
データを反転させるためのインバータ２２が介設されて
いる。
てＣＰＵ１４に接続されている。セレクタ２０は、第１
データ転送バス１５を介してＣＰＵ１４に接続されてい
る。ライトラッチ１２は、第２データ転送バス１６を介
してセレクタ２０に接続されている。リードラッチ１７
が、読出用バス１８を介してセルアレイ部１１に接続さ
れている。リードラッチ１７は、第３データ転送バス１
９を介してＣＰＵ１４に接続されている。リードラッチ
１７は、データ反転用転送バス２１を介してセレクタ２
０に接続されている。データ反転用転送バス２１には、
データを反転させるためのインバータ２２が介設されて
いる。
【００１５】ライトラッチ１２には、ＣＰＵ１４から選
択指示信号２３が入力される。選択指示信号２３は、セ
レクタ２０にも同時に入力される。選択指示信号２３
は、データ反転用転送バス２１を第２データ転送バス１
６に接続するか、又は、ＣＰＵ１４を第２データ転送バ
ス１６に接続するかのいずれかを選択的に指示するため
の電気信号である。
択指示信号２３が入力される。選択指示信号２３は、セ
レクタ２０にも同時に入力される。選択指示信号２３
は、データ反転用転送バス２１を第２データ転送バス１
６に接続するか、又は、ＣＰＵ１４を第２データ転送バ
ス１６に接続するかのいずれかを選択的に指示するため
の電気信号である。
【００１６】図２は、繰返書込動作のフローを示してい
る。セルアレイ部１１の初期値が、零に設定される。初
期値として、（０，０，０，０，０，０，０，０）（＝
０）が例示される。書込対象データ０が、選択指示信号
２３により選択されて第２データ転送バス１６に接続さ
れる第１データ転送バス１５を介してライトラッチ１２
に入力され、ライトラッチ１２に、初期値（０，０，
０，０，０，０，０，０）が入力される。
る。セルアレイ部１１の初期値が、零に設定される。初
期値として、（０，０，０，０，０，０，０，０）（＝
０）が例示される。書込対象データ０が、選択指示信号
２３により選択されて第２データ転送バス１６に接続さ
れる第１データ転送バス１５を介してライトラッチ１２
に入力され、ライトラッチ１２に、初期値（０，０，
０，０，０，０，０，０）が入力される。
【００１７】ライトラッチ１２に設定された初期値
（０，０，０，０，０，０，０，０）は、書込用バス１
３を介してセルアレイ部１１の特定アドレスに書き込ま
れる（ステップＳ１）。この書き込みが終了すれば、そ
のアドレスに書き込まれているデータが、リードラッチ
１７に読み出される。書き込み時にエラーが生じてい
て、リードラッチ１７に読み出されるデータが（０，
０，０，１，１，０，０，１）であったとする。
（０，０，０，０，０，０，０，０）は、書込用バス１
３を介してセルアレイ部１１の特定アドレスに書き込ま
れる（ステップＳ１）。この書き込みが終了すれば、そ
のアドレスに書き込まれているデータが、リードラッチ
１７に読み出される。書き込み時にエラーが生じてい
て、リードラッチ１７に読み出されるデータが（０，
０，０，１，１，０，０，１）であったとする。
【００１８】このように読み出されたデータは、読出用
バス１８を介して、リードラッチ１７に格納される（ス
テップＳ２）。このようにリードラッチ１７に格納され
た読出データ（０，０，０，１，１，０，０，１）は、
データ反転用転送バス２１を介してインバータ２２に入
力され、インバータ２２により反転される。インバータ
２２により反転された第１回反転データは、（１，１，
１，０，０，１，１，０）である。
バス１８を介して、リードラッチ１７に格納される（ス
テップＳ２）。このようにリードラッチ１７に格納され
た読出データ（０，０，０，１，１，０，０，１）は、
データ反転用転送バス２１を介してインバータ２２に入
力され、インバータ２２により反転される。インバータ
２２により反転された第１回反転データは、（１，１，
１，０，０，１，１，０）である。
【００１９】この第１回反転データは、セレクタ２０に
入力される。次の選択指示信号２３により選択されてデ
ータ反転用転送バス２１が第２データ転送バス１６に接
続されており、第１回反転データはライトラッチ１２に
入力される。この入力により、ライトラッチ１２の値
は、第１回反転データである（１，１，１，０，０，
１，１，０）に設定される（ステップＳ３）。
入力される。次の選択指示信号２３により選択されてデ
ータ反転用転送バス２１が第２データ転送バス１６に接
続されており、第１回反転データはライトラッチ１２に
入力される。この入力により、ライトラッチ１２の値
は、第１回反転データである（１，１，１，０，０，
１，１，０）に設定される（ステップＳ３）。
【００２０】第１回反転データが第２回書込対象データ
であり、これがセルアレイ部１１に書き込まれる。この
書き込み時、初期値に対して反転している部分（１，
１，１，−，−，１，１，−）である”１”の部分は、
記憶素子の書込レベルを上げることはない。このように
書き込まれた第１回反転値データは、リードラッチ１７
に２回目に読み出される。２回目に読み出されたデータ
は、まだ完全には修復されておらず１カ所のみにエラー
が残存し、（０，０，０，０，０，０，０，１）であっ
たとする（ステップＳ４）。このデータが、２回目に反
転され、ライトラッチ１２に設定される（ステップＳ
４）。
であり、これがセルアレイ部１１に書き込まれる。この
書き込み時、初期値に対して反転している部分（１，
１，１，−，−，１，１，−）である”１”の部分は、
記憶素子の書込レベルを上げることはない。このように
書き込まれた第１回反転値データは、リードラッチ１７
に２回目に読み出される。２回目に読み出されたデータ
は、まだ完全には修復されておらず１カ所のみにエラー
が残存し、（０，０，０，０，０，０，０，１）であっ
たとする（ステップＳ４）。このデータが、２回目に反
転され、ライトラッチ１２に設定される（ステップＳ
４）。
【００２１】ライトラッチ１２に２回目に設定される値
は、（１，１，１，１，１，１，１，０）である（ステ
ップＳ５）。この値が３度目にセルアレイ部１１に書き
込まれる。この書き込みの時、２回目の書込データに対
して反転している部分（１，１，１，１，１，１，１，
−）である”１”の部分は、記憶素子の書込レベルを上
げることはない。セルアレイ部１１からリードラッチ１
７に読み出されるデータが（０，０，０，０，０，０，
０，０）であったとする。
は、（１，１，１，１，１，１，１，０）である（ステ
ップＳ５）。この値が３度目にセルアレイ部１１に書き
込まれる。この書き込みの時、２回目の書込データに対
して反転している部分（１，１，１，１，１，１，１，
−）である”１”の部分は、記憶素子の書込レベルを上
げることはない。セルアレイ部１１からリードラッチ１
７に読み出されるデータが（０，０，０，０，０，０，
０，０）であったとする。
【００２２】このデータ（０，０，０，０，０，０，
０，０）が、リードラッチ１７に格納される（ステップ
Ｓ６）。読み出されるデータ、その読出の都度、第３デ
ータ転送バス１９を介してＣＰＵ１４に送られて初期値
と比較され、読み出されるそのデータと初期値とは、そ
の読出の都度、それらの間の一致性がＣＰＵ１４により
確認されている。第３回目の読出時には、読出データは
初期値に一致している。その一致を確認したＣＰＵ１４
は、それ以後の繰返書込を停止する。
０，０）が、リードラッチ１７に格納される（ステップ
Ｓ６）。読み出されるデータ、その読出の都度、第３デ
ータ転送バス１９を介してＣＰＵ１４に送られて初期値
と比較され、読み出されるそのデータと初期値とは、そ
の読出の都度、それらの間の一致性がＣＰＵ１４により
確認されている。第３回目の読出時には、読出データは
初期値に一致している。その一致を確認したＣＰＵ１４
は、それ以後の繰返書込を停止する。
【００２３】図３は、本発明による実施の他の形態を示
している。ライトラッチ１２とＣＰＵ１４との間に、プ
リライトラッチ３１とＯＲ回路３２とが既述のセレクタ
に代えられて介設されている。図示されていないが、Ｏ
Ｒ回路３２はバスの本数分が存在する。リードラッチ１
７とＯＲ回路３２の入力側との間のデータ反転用転送バ
ス２１’に、インバータ２２が介設されている。ＯＲ回
路３２の出力側が、バス３３によりライトラッチ１２に
接続されている。選択指示信号２３’が、ＣＰＵ１４か
らプリライトラッチ３１とリードラッチ１７に入力され
る。
している。ライトラッチ１２とＣＰＵ１４との間に、プ
リライトラッチ３１とＯＲ回路３２とが既述のセレクタ
に代えられて介設されている。図示されていないが、Ｏ
Ｒ回路３２はバスの本数分が存在する。リードラッチ１
７とＯＲ回路３２の入力側との間のデータ反転用転送バ
ス２１’に、インバータ２２が介設されている。ＯＲ回
路３２の出力側が、バス３３によりライトラッチ１２に
接続されている。選択指示信号２３’が、ＣＰＵ１４か
らプリライトラッチ３１とリードラッチ１７に入力され
る。
【００２４】図４は、図３の実施の形態の繰返書込動作
のフローを示している。セルアレイ部１１の初期値が、
（１，１，１，１，１，１，１，１）であるとする。書
込対象データ（１，０１，０，１，０，０，１）を、プ
リライトラッチ３１に設定する（ステップＳ１１）。こ
の設定時の書き込み信号２３’は１であり、この信号２
３’によりリードラッチ１７はリセットされ、（１，
１，１，１，１，１，１，１）となる（ステップＳ１
２）。リードラッチ１７に出力されるデータの出力値
は、（１，１，１，１，１，１，１，１）である。
のフローを示している。セルアレイ部１１の初期値が、
（１，１，１，１，１，１，１，１）であるとする。書
込対象データ（１，０１，０，１，０，０，１）を、プ
リライトラッチ３１に設定する（ステップＳ１１）。こ
の設定時の書き込み信号２３’は１であり、この信号２
３’によりリードラッチ１７はリセットされ、（１，
１，１，１，１，１，１，１）となる（ステップＳ１
２）。リードラッチ１７に出力されるデータの出力値
は、（１，１，１，１，１，１，１，１）である。
【００２５】この出力値は、インバータ２２により反転
され、第１回反転データは、ＯＲ回路３２に入力され
る。一方、プリライトラッチ３１の出力値（１，０，
１，０，１，０，０，１）は、そのままの値で、ＯＲ回
路３２に入力される。ＯＲ回路３２が出力する論理和は
（ステップＳ１３）、バス３３を介して、ライトラッチ
１２に入力される。ライトラッチ１２には、（１，０，
１，０，１，０，０，１）が格納される（ステップＳ１
４）。
され、第１回反転データは、ＯＲ回路３２に入力され
る。一方、プリライトラッチ３１の出力値（１，０，
１，０，１，０，０，１）は、そのままの値で、ＯＲ回
路３２に入力される。ＯＲ回路３２が出力する論理和は
（ステップＳ１３）、バス３３を介して、ライトラッチ
１２に入力される。ライトラッチ１２には、（１，０，
１，０，１，０，０，１）が格納される（ステップＳ１
４）。
【００２６】ライトラッチ１２に設定された書き込み対
象データは、セルアレイ部１１に書き込まれる。このよ
うな第１回目の書き込みが終了すると、今書き込まれた
アドレスのデータが、リードラッチ１７に読み出され
る。読み出されたデータが、（１，０，１，０，１，
０，１，１）であったとする。この読出データ（１，
０，１，０，１，０，１，１）が、リードラッチ１７に
格納される（ステップＳ１５）。プリライトラッチ３１
に書き込まれた書き込みデータに一致していないこの読
出データの反転値（０，１，０，１，０，１，０，０）
は、書き込みデータ（１，０，１，０，１，０，０，
１）との論理和が取られて（ステップＳ）、その論理和
が再びプリライトラッチ３１に格納される（ステップＳ
１７）。
象データは、セルアレイ部１１に書き込まれる。このよ
うな第１回目の書き込みが終了すると、今書き込まれた
アドレスのデータが、リードラッチ１７に読み出され
る。読み出されたデータが、（１，０，１，０，１，
０，１，１）であったとする。この読出データ（１，
０，１，０，１，０，１，１）が、リードラッチ１７に
格納される（ステップＳ１５）。プリライトラッチ３１
に書き込まれた書き込みデータに一致していないこの読
出データの反転値（０，１，０，１，０，１，０，０）
は、書き込みデータ（１，０，１，０，１，０，０，
１）との論理和が取られて（ステップＳ）、その論理和
が再びプリライトラッチ３１に格納される（ステップＳ
１７）。
【００２７】この論理和データが第２回目の書き込みデ
ータとして、セルアレイ部１１に書き込まれる。書き込
みデータと読出データが一致するまで（ステップＳ１
８）、このような書き込みと読出が繰り返される。プリ
ライトラッチの値とリードラッチの値の反転値の論理和
を次の書き込みデータとするため、このような繰り返し
の動作中で、書き込みデータの値の如何に係わらず、フ
ラッシュメモリセルの書き込みレベルを揃えることがで
きる。
ータとして、セルアレイ部１１に書き込まれる。書き込
みデータと読出データが一致するまで（ステップＳ１
８）、このような書き込みと読出が繰り返される。プリ
ライトラッチの値とリードラッチの値の反転値の論理和
を次の書き込みデータとするため、このような繰り返し
の動作中で、書き込みデータの値の如何に係わらず、フ
ラッシュメモリセルの書き込みレベルを揃えることがで
きる。
【００２８】
【発明の効果】本発明によるフラッシュメモリの書込制
御装置及びその書込制御方法は、データ修正のための書
き込みデータの如何に係わらず、繰り返し書き込みによ
り書き込みレベルが上がることがない。インバータを用
いることにより、書き込みレベルを上げることがない当
該回路がシンプルである。初期設定値を適正に与えるこ
とにより、保持試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
御装置及びその書込制御方法は、データ修正のための書
き込みデータの如何に係わらず、繰り返し書き込みによ
り書き込みレベルが上がることがない。インバータを用
いることにより、書き込みレベルを上げることがない当
該回路がシンプルである。初期設定値を適正に与えるこ
とにより、保持試験を高速化することができ、結果的
に、保持試験精度の劣化を防止することができる。
【図１】図１は、本発明によるフラッシュメモリの書込
制御装置の実施の形態を示す回路ブロック図である。
制御装置の実施の形態を示す回路ブロック図である。
【図２】図２は、本発明によるフラッシュメモリの書込
制御方法の実施の形態を示すフローチャートである。
制御方法の実施の形態を示すフローチャートである。
【図３】図３は、本発明によるフラッシュメモリの書込
制御装置の実施の他の形態を示す回路ブロック図であ
る。
制御装置の実施の他の形態を示す回路ブロック図であ
る。
【図４】図４は、本発明によるフラッシュメモリの書込
制御方法の実施の他の形態を示すフローチャートであ
る。
制御方法の実施の他の形態を示すフローチャートであ
る。
【図５】図５は、公知装置の回路ブロック図である。
１１…フラッシュ・セルアレイ部 １２…書込部（ライトラッチ） １７…読出部（リードラッチ） ２２…インバータ ２２…論理和生成回路（ＯＲ回路） ３１…予書込部（プリライトラッチ）
Claims (8)
- 【請求項１】フラッシュ・セルアレイ部と、 書込対象２値データを格納し前記書込対象２値データを
前記フラッシュ・セルアレイ部へ書き込むための書込部
と、 前記フラッシュ・セルアレイ部に書き込まれている２値
データを読み出して格納するための読出部と、 前記書込部と前記読出部との間に介設され前記読出部が
出力する２値データを反転させて前記書込部に入力する
ためのインバータとからなり、 前記インバータにより反転された反転２値データが前記
書込部の書込対象２値データとして再設定されるフラッ
シュメモリの書込制御装置。 - 【請求項２】請求項１において、 前記読出部の２値データが元の書込対象２値データに一
致した時に、前記再設定が停止されることを特徴とする
フラッシュメモリの書込制御装置。 - 【請求項３】請求項１において、 前記書込部の初期設定値は、全てが０であることを特徴
とするフラッシュメモリの書込制御装置。 - 【請求項４】請求項１において、 更に、前記インバータと前記書込部との間に介設され論
理和を生成するための論理和生成回路と、 前記論理和生成回路の入力側に接続される予書込部とか
らなり、 前記インバータの出力側は前記論理和生成回路の前記入
力側に接続され、前記論理和生成回路の出力側が前記書
込部に接続され、 前記書込部の初期設定値は、全てが１であることを特徴
とするフラッシュメモリの書込制御装置。 - 【請求項５】フラッシュ・セルアレイ部に書込対象であ
る第１・２値データを書き込むためのステップと、 書き込まれた第２・２値データを前記フラッシュ・セル
アレイ部から読み出すためのステップと、 前記ステップにより読み出された第２・２値データを反
転するためのステップと、 前記ステップにより反転された第３・２値データを前記
フラッシュ・セルアレイ部に書き込むためのステップと
からなるフラッシュメモリの書込制御方法。 - 【請求項６】請求項５において、 前記第１・２値データの初期値は、全てが零であること
を特徴とするフラッシュメモリの書込制御方法。 - 【請求項７】請求項５において、 更に、前記第３・２値データと前記第１・２値データの
論理和を生成するためのステップからなり 前記フラッシュ・セルアレイ部に書き込むためのステッ
プは、前記ステップにより生成された論理和・２値デー
タを前記第３・２値データに置換して前記フラッシュ・
セルアレイ部に書き込むためのステップであることを特
徴とするフラッシュメモリの書込制御方法。 - 【請求項８】請求項７において、 前記第３・２値データは、初期値として全てが１に設定
されていることを特徴とするフラッシュメモリの書込制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11031989A JP2000231793A (ja) | 1999-02-09 | 1999-02-09 | フラッシュメモリの書込制御装置及びその書込制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11031989A JP2000231793A (ja) | 1999-02-09 | 1999-02-09 | フラッシュメモリの書込制御装置及びその書込制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000231793A true JP2000231793A (ja) | 2000-08-22 |
Family
ID=12346342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11031989A Pending JP2000231793A (ja) | 1999-02-09 | 1999-02-09 | フラッシュメモリの書込制御装置及びその書込制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000231793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008145070A1 (en) * | 2007-05-30 | 2008-12-04 | Memoright Memoritech (Shenzhen) Co., Ltd | Flash memory data read/write processing method |
-
1999
- 1999-02-09 JP JP11031989A patent/JP2000231793A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008145070A1 (en) * | 2007-05-30 | 2008-12-04 | Memoright Memoritech (Shenzhen) Co., Ltd | Flash memory data read/write processing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030916 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031022 |