JP2000224022A - 双方向インタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ｎ型ＭＯＳトランジスタのみで出力を駆動す
る出力回路と、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとで構成された入力回路とを備えた双方向イ
ンタフェース回路（双方向バッファ回路）において、外
部出力端子を内部電源電圧までフルスィングできない場
合でも、中間電位の信号の伝播を遮断することでＩＤＤ
Ｑテストを効果的に行なえるようにした双方向インタフ
ェース回路（双方向バッファ回路）を提供する。 【解決手段】 イネーブル信号ＥＮがＨレベルに設定さ
れた出力モードでは、入力セレクタ部２３内の一方のバ
ッファゲート２５を導通状態にして、出力回路１０の前
段の出力データ信号Ｄを入力部２１へ供給する。他方の
バッファゲート２４を非導通状態にすることで、出力ド
ライブ部１２を介して外部出力端子１０１に出力された
中間電位の信号が入力部２１へ供給されるのを阻止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、Ｎ型ＭＯＳトラ
ンジスタのみで出力を駆動する出力回路と、Ｐ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタとからなるＣＭ
ＯＳ構成のインバータ回路を有する入力回路とを備えて
なる双方向インタフェース回路に係り、詳しくは、ＩＤ
ＤＱテストを効果的に行なえるように改良を図った双方
向インタフェース回路に関するものである。

【０００２】

【従来の技術】エンサイクロペディア電子情報通信ハン
ドブック（電子情報通信学会 平成１０年１１月３０日
発行）には、ＩＤＤＱテスト（ＩＤＤＱ ｔｅｓｔｉｎ
ｇ）に関して次のことが記載されている。

【０００３】通常のＣＭＯＳ回路では、入力信号が変化
しないときは電源電流がほとんど流れない。ところが、
製造欠陥があると電源電流が増える場合がある。例えば
配線やコンタクトが切断すると多くの場合その先に接続
されたゲートにリーク電流が流れる。あるいは２本の配
線が短絡すると、それぞれが高レベルと低レベルを出そ
うとするときに電源電流が流れる。そこで、静止状態
（ｑｕｉｅｓｃｅｎｔ）で電源電流（ＩＤＤ）を計測し
て、基準値よりも大きな電流が流れるチップは不良チッ
プとして選別排除するテストがＩＤＤＱテストである。

【０００４】欠陥に起因する電源電流を流すためには、
例えば配線短絡の場合のように、適切なデータの組合
せ、すなわち入力テストベクトルが必要になる。しか
し、論理を出力ピンまで伝搬させて内部ゲートの動作を
観測する論理テストに比べて、電源電流の増加はどこで
発生しても直ちに観察できることから、少ないテストベ
クトルである程度テストカバレージを高くできる。集積
度が高くなるに従い、ＩＤＤＱテストを併用せずに論理
テストだけで目標のテストカバレージを実現するテスト
ベクトルを開発することは、ますます困難になってい
る。

【０００５】また、ＩＤＤＱテストでは、電源電流の基
準値の選び方によって選別の感度を調整できる。現在の
ところ誤動作はしないが将来に誤動作を招くような潜在
的な欠陥も選別して排除することができるので、市場故
障率を下げることができる。また、時間のかかる論理テ
ストの前にＩＤＤＱテストでかなりの不良品を選別排除
できるので、テスト時間を短縮することができる。

【０００６】また、ＩＤＤＱテストに関する文献とし
て、Ｔ．Ｆｒｏｔｚｅｍｒｉｎｅｒ，ｅｔ ａｌ；”Ｉ
ｎｃｒｅａｓｅｄ ＣＭＯＳ ＩＣ ｓｔｕｃｋａｔ
Ｆａｉｌｔ Ｃｏｖｅｒａｇｅ ｗｉｔｈ Ｒｅｄｕｃ
ｅｄ ＩＤＤＱ Ｔｅｓｔ Ｓｅｔｓ”，Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ，ｐ
ｐ２２５−２２６，１９９０が知られている。

【０００７】特開平９−１５９７２７号公報には、テス
ト信号入力端子及び電源ラインに接続され、かつ、テス
ト信号入力端子にテスト信号が入力された時、デ−タ入
力端子とデ−タ出力端子との間の論理を非テスト時と同
じに保つテスト回路を備えることによって、ＩＤＤＱテ
ストを高精度に行なえるようにしたＣＭＯＳ半導体装置
が記載されている。

【０００８】このＣＭＯＳ半導体装置のテスト回路部
は、データ入力端子の論理レベルを反転する第２インバ
ータと、一方の入力端子に第２インバータの出力が供給
され他方の入力端子にテスト信号が供給される２入力ナ
ンド回路と、この２入力ナンド回路に出力に基づいて駆
動されるｐＭＯＳトランジスタと、一方の入力端子にデ
ータ入力端子の論理レベルが供給され他方の入力端子に
テスト信号が供給される２入力アンド回路と、この２入
力アンド回路の出力に基づいて駆動されるｎＭＯＳトラ
ンジスタとから構成されている。ｐＭＯＳトランジスタ
とｎＭＯＳトランジスタとは、電源とグランドとの間に
直列に接続され、ｐＭＯＳトランジスタとｎＭＯＳトラ
ンジスタとの接続点は、第１インバータに接続されてい
る。

【０００９】ＩＤＤＱテスト時には、差動アンプ部への
電源供給を遮断することで差動アンプ部の電源電流をゼ
ロにするとともに、テスト回路部によって差動アンプ出
力を擬似的に作り出すことで、第１インバータの出力論
理値を通常動作時と同じにすることを可能にしている。

【００１０】特開平９−１５９７２７号公報には、差動
増幅回路を有するセンスアンプを用いた入力回路であっ
て、論理状態が定常時にも定常電流が流れてしまう入力
回路において、微小なリ−ク電流の電源電流を測定して
トランジスタの不良の有無を見出すＩＤＤＱテストを可
能にするようにした小振幅信号インタフェイス用入力回
路が記載されている。

【００１１】論理状態が定常時にも、センスアンプには
１００μＡ以上、場合によつては１ｍＡもの電源電流が
流れている。このような電源電流が流れていると、微小
なＩＤＤＱ電流を測定することができない。テストモ−
ド信号によつてＩＤＤＱテスト時にセンスアンプの電源
電流を遮断する。テストモ−ド時にはセンスアンプの動
作が停止されるが、並設するクロツクドインバ−タによ
つて入力端子からの信号を入力することができるため、
ＩＤＤＱテストパタ−ンの入力を行うこともでき、テス
トの便宜を図ることもできる。

【００１２】特開平１０−２０９８４４号公報には、回
路面積を縮小すると共に、ＩＤＤＱテストモ−ド以外の
通常動作モ−ドでの動作速度を向上させて性能を向上さ
せるようにした小振幅信号入力インタフェース回路が記
載されている。この小振幅信号入力インタフェース回路
は、ＩＤＤＱテストモードでは差動増幅器の差動増幅動
作を停止させるとともに、この差動増幅器が有するトラ
ンジスタを利用して入力信号に従った信号を内部回路へ
出力する回路を構成している。

【００１３】また、前述の特開平１０−２０９８４４号
公報の従来の技術の欄には、小振幅信号入力インタフェ
ース回路に関して次のことが記載されている。「近年で
は、半導体集積回路間や論理回路ブロック間でインタフ
ェースする信号を高速に伝達するために、その信号の振
幅を抑えることが行なわれている。即ち、Ｈ状態の論理
状態を示す電位、及びＬ状態の論理状態を示す電位の振
幅が、ＣＭＯＳレベルの場合に振幅に比べて小さく規定
された信号を、インタフェースに用いるようにしてい
る。

【００１４】上述の各公報等に記載されているように、
小振幅信号入力インタフェース回路を備えたＣＭＯＳ半
導体装置等では、ＩＤＤＱテストを効果的に行なえるよ
うにするための回路構成が種々提案されている。一方、
ＣＭＯＳ半導体装置等では、入力インタフェース機能だ
けでなく出力インタフェース機能を備えた双方向インタ
フェース回路（双方向バッファ回路）を備えることも多
い。

【００１５】図５は従来の双方向インタフェース回路
（双方向バッファ回路）の回路構成図である。図５に示
す従来の双方向インタフェース回路（双方向バッファ回
路）１００は、出力回路１１０と入力回路１２０とから
構成されている。出力回路１１０は、出力制御部１１１
と出力ドライブ部１１２とを備えている。入力回路１２
０は、入力部１２１と、レベルシフト回路部１２２とを
備えている。

【００１６】符号１０１は外部入出力端子である。符号
１０２はデータ端子であり、このこのデータ端子１０２
には集積回路の内部回路で生成され外部入出力端子１０
１に出力すべき論理レベルに対応した出力データＤが供
給される。符号１０３はイネーブル端子であり、この端
子に供給されるイネーブル信号ＥＮがＨレベルの場合、
双方向インタフェース回路１００は出力モードとなっ
て、データ端子１０２に供給された出力データＤに対応
した出力が外部入出力端子１０１から出力される。すな
わち、出力モードでは、集積回路等の内部回路からの出
力データＤの論理レベルに対応して外部入出力端子１０
１の論理レベルが駆動される。符号１０４は出力端子で
ある。イネーブル信号ＥＮがＬレベルの場合は入力モー
ドとなる。入力モードでは、外部入出力端子１０１に供
給される論理レベルが出力端子１０４に出力され、集積
回路等の内部へ供給される。

【００１７】出力ドライブ部１１２は、小振幅用電源で
あるインタフェース用電源ＶＩＦとグランド（接地線）
との間に、２個のｎチャネルＭＯＳ電界効果トランジス
タ（以下、ｎチャネルトランジスタと記す）Ｎ１１，Ｎ
１２を直接に接続してなる。具体的には、第１のｎチャ
ネルトランジスタＮ１１のドレインがインタフェース用
電源ＶＩＦへ接続されている。第２のｎチャネルトラン
ジスタＮ１２のソースがグランドへ接続されている（接
地されている）。第１のｎチャネルトランジスタＮ１１
のソースと第２のｎチャネルトランジスタＮ１２のドレ
インとが接続されるとともに、この接続点が外部入出力
端子１０１へ接続されている。

【００１８】出力制御部１１１は、バッファゲートＧ１
１と、インバータゲートＧ１２と、２個の２入力アンド
ゲートＧ１３，Ｇ１４から構成されている。この出力制
御部１１１（各ゲートＧ１１〜Ｇ１４）は、集積回路内
部電源ＶＤＤで動作するよう構成されている。データ端
子（Ｄ端子）１０２に供給された出力論理レベル信号Ｄ
は、バッファゲートＧ１１を介して第１の２入力アンド
ゲートＧ１３の一方の入力端子へ供給されるとともに、
インバータゲートＧ１２を介して論理レベルが反転され
た信号が第２の２入力アンドゲートＧ１４の一方の入力
端子へ供給される。出力イネーブル端子（ＥＮ端子）１
０３に供給された出力イネーブル信号ＥＮは、第１の２
入力アンドゲートＧ１３の他方の入力端子ならびに第２
の２入力アンドゲートＧ１４の他方の入力端子へ供給さ
れる。第１の２入力アンドゲートＧ１３の出力は、第１
のｎチャネルトランジスタＮ１１のゲートに供給され
る。第２の２入力アンドゲートＧ１４の出力は、第２の
ｎチャネルトランジスタＮ１２のゲートに供給される。

【００１９】この出力回路１１０は、出力イネーブル端
子１０３にＨレベルの出力イネーブル信号ＥＮが供給さ
れると出力モードとなり、データ端子１０２に供給され
た論理を外部入出力端子１０１から出力する。例えば、
出力論理レベル信号ＤがＨレベルの場合、第１の２入力
アンドゲートＧ１３の出力がＨレベルとなり、このＨレ
ベルによって第１のｎチャネルトランジスタＮ１１がオ
ン状態に駆動されるので、外部入出力端子１０１にイン
タフェース用のＨレベル（ほぼインタフェース用電源の
電源電圧レベル）の出力が得られる。出力論理レベル信
号ＤがＬレベルの場合、第２の２入力アンドゲートＧ１
４の出力がＨレベルとなり、このＨレベルによって第２
のｎチャネルトランジスタＮ１２がオン状態に駆動され
るので、外部入出力端子１０１にＬレベル（ほぼグラン
ド電位）の出力が得られる。

【００２０】出力イネーブル端子１０３がＬレベルの場
合、各２入力アンドゲートＧ１３，Ｇ１４の出力は共に
Ｌレベルとなる。このため、各ｎチャネルトランジスタ
Ｎ１１，Ｎ１２は共にオフ状態となる。すなわち、出力
ドライバ部１１２は、高インピーダンス状態となる（入
力モード）。この入力モードでは、入力回路１２０を介
して外部入出力端子１０１に他の回路，装置等から供給
される信号を集積回路内部に取り込むことができる。

【００２１】入力部１２１は、ｐチャネル電界効果トラ
ンジスタ（以下、ｐチャネルトランジスタと記す）Ｐ２
１とｎチャネルトランジスタＮ２１とからなるＣＭＯＳ
構成のインバータ回路で構成されている。具体的に次の
ように構成されている。ｐチャネルトランジスタＰ２１
のソースは小振幅用電源であるインタフェース用電源Ｖ
ＩＦに接続されている。ｎチャネルトランジスタＮ２１
のソースはグランドに接続されている（接地されてい
る）。各トランジスタＰ２１，Ｎ２１のゲートは相互に
接続されるとともに、このゲート相互接続点は、外部入
出力端子１０１ならびにレベルシフト回路部１２２の一
方の入力端子１２２ａに接続されている。各トランジス
タＰ２１，Ｎ２１のドレインは相互に接続されるととも
に、ドレイン相互接続点はレベルシフト回路部１２２の
他方の入力端子１２２ｂに接続されている。

【００２２】レベルシフト回路部１２２は、２個のｐチ
ャネルトランジスタＰ２２，Ｐ２３と、２個のｎチャネ
ルトランジスタＮ２２，Ｎ２３とで構成されている。各
ｐチャネルトランジスタＰ２２，Ｐ２３の各ソースは、
集積回路内部電源ＶＤＤへそれぞれ接続されている。各
ｎチャネルトランジスタＮ２２，Ｎ２３の各ソースは、
グランドに接続されている（接地されている）。一方の
ｐチャネルトランジスタＰ２２のドレインと一方のｎチ
ャネルトランジスタＮ２２のドレインは相互接続される
とともに、この相互接続点は他方のｐチャネルトランジ
スタＰ２３のゲートに接続される。他方のｐチャネルト
ランジスタＰ２３のドレインと他方のｎチャネルトラン
ジスタＮ２３のドレインは相互接続されるとともに、こ
の相互接続点は一方のｐチャネルトランジスタＰ２２の
ゲートに接続される。一方のｎチャネルトランジスタＮ
２２のゲートは一方の入力端子１２２ａに接続されてい
る。他方のｎチャネルトランジスタＮ２３のゲートは他
方の入力端子１２２ｂに接続されている。

【００２３】外部入出力端子１０１がＨレベル（ほぼイ
ンタフェース用電源ＶＩＦの電源電圧）の場合、このＨ
レベルがレベルシフト回路部１２２の一方の入力端子１
２２ａに供給されるとともに、ＣＭＯＳ構成のインバー
タ回路を形成する入力部１２１を介してＬレベルがレベ
ルシフト回路部１２２の他方の入力端子１２２ｂに供給
される。一方の入力端子１２２ａがＨレベル、他方の入
力端子１２２ｂがＬレベルの場合、一方のｎチャネルト
ランジスタＮ２２がオン状態（導通状態）となり、これ
により他方のｐチャネルトランジスタｐ２３のゲートが
Ｌレベルとなるので、他方のｐチャネルトランジスタｐ
２３がオン状態になる。これにより、出力端子１０４に
Ｈレベル（ほぼ集積回路内部電源ＶＤＤの電源電圧）の
出力が得られる。このとき、他方のｎチャネルトランジ
スタＮ２３はオフ（非導通）状態であり、一方のｐチャ
ネルトランジスタＮ２２はオン状態である。

【００２４】一方の入力端子１２２ａがＬレベル、他方
の入力端子１２２ｂがＨレベルの場合、他方のｎチャネ
ルトランジスタＮ２３がオン状態となり、これにより一
方のｐチャネルトランジスタＰ２２のゲートがＬレベル
となるので、一方のｐチャネルトランジスタＰ２２がオ
ン状態となる。また、一方のｎチャネルトランジスタＮ
２２はオフ状態となり、他方のｐチャネルトランジスタ
Ｐ２３のゲートはＨレベルとなるため、他方のｐチャネ
ルトランジスタＰ２３はオフ状態となる。したがって、
他方のｎチャネルトランジスタＮ２３がオン状態となる
ことによって、出力端子１０４はＬレベルとなる。

【００２５】すなわち、入力回路１２０は、外部入出力
端子１０１の論理レベルに対応した信号を出力端子１０
４に発生する。ここで、外部入力端子１０１の論理振幅
は集積回路内部電源ＶＤＤの電源電圧範囲よりも小さい
が、レベルシフト回路部１２２を介することで、出力端
子１０４には集積回路内部電源ＶＤＤの電源電圧範囲の
論理振幅の信号を得ることができる。

【００２６】

【発明が解決しようとする課題】図５に示した従来の双
方向インタフェース回路（双方向バッファ回路）１００
もしくは双方向インタフェース回路１００を備えたＣＭ
ＯＳ集積回路等にＩＤＤＱテストを施す場合、一般に
は、欠陥等に起因する電源電流（リーク電流）を効果的
に検出できるようにするため、集積回路内部電源ＶＤＤ
と小振幅用電源であるインタフェース用電源ＶＩＦとに
同一の電源電圧を供給することが多い。具体的には、集
積回路内部電源ＶＤＤ，インタフェース用電源ＶＩＦの
各電源端子に、集積回路内部電源ＶＤＤの電源電圧また
は集積回路内部電源ＶＤＤの電源電圧よりも若干高い電
圧を供給して電源電流（ＩＤＤ）を計測し、供給した電
源電圧に対応して予め設定した基準値よりも大きな電流
が流れるチップは不良チップとして選別排除する。

【００２７】ここで、集積回路内部電源ＶＤＤとインタ
フェース用電源ＶＩＦとに同一の電源電圧ＶＤＤを供給
してＩＤＤＱテストを行なった場合、出力モードでデー
タ端子１０２の論理レベル（出力データＤ）をＨレベル
に設定したときに、入力部１６に貫通電流が流れてしま
い、欠陥等に起因する電源電流（リーク電流）との区別
ができなくなるという問題がある。

【００２８】イネーブル端子１０３をＨレベルを供給し
た出力モードにおいて、データ端子１０２をＨレベルに
設定すると、第１の２入力アンドゲートＧ１３の出力は
Ｈレベル（ほぼＶＤＤ電圧）となり、このＨレベル（ほ
ぼＶＤＤ電圧）が第１のｎチャネルトランジスタＮ１１
のゲートに供給される。ここで、第１のｎチャネルトラ
ンジスタＮ１１のドレインは電源電圧ＶＤＤが供給され
ているので、第１のｎチャネルトランジスタＮ１１が完
全にオン状態（導通状態）となって外部入出力端子１０
１にほぼＶＤＤ電圧の出力を発生させるためには、第１
のｎチャネルトランジスタＮ１１のソース電位に対して
第１のｎチャネルトランジスタＮ１１のゲートしきい値
電圧分だけ高い電位を第１のｎチャネルトランジスタＮ
１１のゲートに供給する必要がある。しかしながら、第
１の２入力アンドゲートＧ１３の出力電圧はＶＤＤ電圧
を越えることはできないので、外部入出力端子１０１の
出力電圧は、例えばＶＤＤ電圧よりも第１のｎチャネル
トランジスタＮ１１のゲートしきい値電圧分だけ低い電
圧、すなわち、ＶＤＤ電位とグランド電位との中間的な
電位となる。

【００２９】このＶＤＤ電位とグランド電位との中間的
な電位が入力部１２１を構成する各トランジスタＰ２
１，Ｎ２１のゲートに供給されるために、ｐチャネルト
ランジスタｐ２１が完全にオフ状態とすることができ
ず、このため入力部１２１に貫通電流が流れてしまう。
入力部１２１に貫通電流が流れると、ＩＤＤＱテストに
おける電源電流ＩＤＤＱは、欠陥等に起因する電源電流
（リーク電流）よりもはるかに大きな値となってしまう
ために、リーク電流の測定ができなくなる。

【００３０】

【発明の目的】この発明はこのような課題を解決するた
めなされたもので、Ｎ型ＭＯＳトランジスタのみで出力
を駆動する出力回路と、Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタとで構成された入力回路とを備えた
双方向インタフェース回路（双方向バッファ回路）にお
いて、ＩＤＤＱテストを効果的に行なえるようにした双
方向インタフェース回路（双方向バッファ回路）を提供
することを目的とする。

【００３１】

【課題を解決するための手段】前記課題を解決するため
請求項１に係る双方向インタフェース回路は、Ｎ型ＭＯ
Ｓトランジスタのみで出力を駆動する出力回路と、Ｐ型
ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとからな
るＣＭＯＳ構成のインバータ回路を有する入力回路とを
備えてなる双方向インタフェース回路において、出力回
路を介してデータ端子に供給された論理レベルに対応し
た論理レベルの出力を外部入出力端子に発生させる出力
モードでは、外部入出力端子からの信号の替わりにデー
タ端子に供給された信号を選択して、選択した信号をＰ
型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから
なるＣＭＯＳ構成のインバータ回路へ供給する入力セレ
クタ回路部を備えたことを特徴とする。

【００３２】請求項１に係る双方向インタフェース回路
は、出力モードにおいてデータ端子に供給された信号を
ＣＭＯＳ構成のインバータ回路へ供給する入力セレクタ
回路部を備えたので、ＩＤＤＱテスト時に外部入出力端
子の出力論理レベルがＨレベルとなるテスト条件を設定
しても、外部入出力端子に発生した中間的な電位がＣＭ
ＯＳ構成のインバータ回路へ供給されることがない。し
たがって、入力回路に中間的な電位が供給されて入力回
路に貫通電流が流れるという状態が発生することがな
い。よって、ＩＤＤＱテストを効果的に実施することが
できる。また、ＩＤＤＱテストに際して、ＣＭＯＳ構成
のインバータ回路の入力論理レベルをＨレベル，Ｌレベ
ルの双方の条件にそれぞれ設定することで、ＣＭＯＳ構
成のインバータ回路を構成するＰ型ＭＯＳトランジスタ
ならびにＮ型ＭＯＳトランジスタのそれぞれについて欠
陥等に起因する電源電流（リーク電流）の異常があるか
否かを正確に評価することができる。

【００３３】なお、入力回路は、Ｐ型ＭＯＳトランジス
タとＮ型ＭＯＳトランジスタとからなるＣＭＯＳ構成の
インバータ回路の後段にレベルシフト回路部を備え、こ
のレベルシフト回路部を介して外部入出力端子に供給さ
れた論理レベルに対応した論理出力を得る構成としても
よい。

【００３４】レベルシフト回路部を備えることで、外部
入出力端子に供給される信号の論理振幅が集積回路等の
内部電源電圧に基づく論理振幅と異なる場合でも、レベ
ルシフト回路部を介して内部電源電圧に基づく論理振幅
の信号を得ることができる。

【００３５】請求項３に係る双方向インタフェース回路
は、Ｎ型ＭＯＳトランジスタのみで外部入出力端子を駆
動する出力回路と、Ｐ型ＭＯＳトランジスタとＮ型ＭＯ
ＳトランジスタとからなるＣＭＯＳ構成の回路を有する
入力回路とを備えてなる双方向インタフェース回路にお
いて、出力回路を介してデータ端子に供給された論理レ
ベルに対応した論理レベルの出力を外部入出力端子に発
生させる出力モードでは、外部入出力端子からの信号の
替わりにデータ端子に供給された信号を選択して、選択
した信号を出力する入力セレクタ回路部を備えたことを
特徴とする。

【００３６】請求項３に係る双方向インタフェース回路
は、出力モードにおいてデータ端子に供給された信号を
選択して出力する入力セレクタ回路部を備えたので、Ｉ
ＤＤＱテスト時に外部入出力端子の出力論理レベルがＨ
レベルとなるテスト条件を設定しても、外部入出力端子
に発生した中間的な電位がＣＭＯＳ構成のインバータ回
路へ供給されることがない。したがって、入力回路に中
間的な電位が供給されて入力回路に貫通電流が流れると
いう状態が発生することがない。よって、ＩＤＤＱテス
トを効果的に実施することができる。

【００３７】なお、入力回路は、外部入出力端子の電位
と予め設定した基準電位との差に基づいて外部入出力端
子の論理レベルを判定する差動回路部を備えるととも
に、入力セレクタ回路部はＩＤＤＱテストモード以外の
通常動作モードでは差動回路部の出力信号を選択して出
力する構成としてもよい。

【００３８】差動回路部を設けることで、外部入出力端
子の論理レベルをより正確に判定することができる。さ
らに、差動回路部を備えることで、外部入出力端子に供
給される信号の論理振幅が集積回路等の内部電源電圧に
基づく論理振幅と異なる場合でも、差動回路部を介して
内部電源電圧に基づく論理振幅の信号を得ることができ
る。

【００３９】また、入力回路は、ＩＤＤＱテストモード
の際に差動回路部へ対する電源供給を遮断する電源遮断
部を備える構成とする。

【００４０】電源遮断部を備えることで、ＩＤＤＱテス
ト時に差動回路部への給電を遮断できる。これにより、
差動回路部に定常的に流れる電流を遮断でき、ＣＭＯＳ
回路部の静止状態（ｑｕｉｅｓｃｅｎｔ）における電源
電流（ＩＤＤ）を精度良く計測することができる。

【００４１】また、Ｎ型ＭＯＳトランジスタの代わりに
Ｎ型電界効果トランジスタ、Ｐ型ＭＯＳトランジスタの
代わりにＰ型電界効果トランジスタ、ＣＭＯＳ構成の代
わりに相補型トランジスタ構成としてもよい。ここでい
う電界効果トランジスタとしては、ＭＩＳ型電界効果ト
ランジスタ、ＭＥＳ型電界効果トランジスタ、接合型電
界効果トランジスタ、静電誘導型電界効果トランジスタ
等が挙げられる。

【００４２】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００４３】図１はこの発明に係る双方向インタフェー
ス回路（双方向バッファ回路）の回路構成図である。こ
の発明に係る双方向インタフェース回路（双方向バッフ
ァ回路）１は、出力回路１０と、入力回路２０とからな
る。符号１０１は外部入出力端子、符号１０２はデータ
端子、符号１０３はイネーブル端子、符号１０４は出力
端子である。

【００４４】出力回路１０は、集積回路内部電源ＶＤＤ
で動作する出力制御部１１と、インタフェース電源ＶＩ
Ｆで動作する出力ドライブ部１２とからなる。出力制御
部１１は、バッファゲートＧ１１と、インバータゲート
Ｇ１２と、２個の２入力アンドゲートＧ１３，Ｇ１４と
を備える。出力ドライブ部１２は、２個のｎチャネルト
ランジスタＮ１１，Ｎ１２を直列に接続してなる。出力
回路１０の構成ならびに動作は、図５に示した従来の双
方向インタフェース回路１００における出力回路１１０
と同じである。

【００４５】入力回路２０は、インタフェース電源ＶＩ
Ｆで動作する入力部２１と、集積回路内部電源ＶＤＤで
動作するレベルシフト回路部２２と、入力セレクタ回路
部２３とからなる。入力部２１は、ｐチャネルトランジ
スタＰ２１と、ｎチャネルトランジスタＮ２１とを備え
る。この入力部２１の構成ならびに動作は、図５に示し
た従来の双方向インタフェース回路１００における入力
部１２１と同じである。レベルシフト回路部２２は、２
個のｐチャネルトランジスタＰ２２，Ｐ２３と、２個の
ｎチャネルトランジスタＮ２２，Ｎ２３とを備える。

【００４６】この発明に係る双方向インタフェース回路
１の入力回路２０は、入力部２１の前段に入力セレクタ
回路部２３を配置している点が、図５に示した従来の双
方向インタフェース回路１００における入力部１２１と
異なる。入力セレクタ回路部２３は、２個のトランスフ
ァゲート２４，２５と、インバータゲート２６とからな
る。

【００４７】第１のトランスファゲート２４は、ｐチャ
ネルトランジスタＰ２４とｎチャネルトランジスタＮ２
４とを並列に接続してなる。ｎチャネルトランジスタＮ
２４のゲートには、イネーブル端子１０３端子のイネー
ブル信号ＥＮが供給され、ｐチャネルトランジスタＰ２
４のゲートにはインバータゲート２６を介してイネーブ
ル信号ＥＮを反転させた反転イネーブル信号が供給され
る。第１のトランスファゲート２４の入力端子（各トラ
ンジスタのドレインまたはソース側）には、外部入力端
子１０１の入出力信号Ｉ／Ｏが供給される。第１のトラ
ンスファゲート２４の出力端子（各トランジスタのソー
スまたはドレイン側）は、入力部２１の入力端子（各ト
ランジスタＰ２１，Ｎ２１）のゲートへ接続されるとと
もに、レベルシフト回路部２２の他方の入力端子２２ｂ
へ接続される。

【００４８】第２のトランスファゲート２５は、ｐチャ
ネルトランジスタＰ２５とｎチャネルトランジスタＮ２
５とを並列に接続してなる。ｐチャネルトランジスタＰ
２５のゲートには、イネーブル端子１０３端子のイネー
ブル信号ＥＮが供給され、ｎチャネルトランジスタＮ２
５のゲートにはインバータゲート２６を介してイネーブ
ル信号ＥＮを反転させた反転イネーブル信号が供給され
る。第２のトランスファゲート２５の入力端子（各トラ
ンジスタのドレインまたはソース側）には、データ端子
１０２の出力データ信号Ｄが供給される。第２のトラン
スファゲート２５の出力端子（各トランジスタのソース
またはドレイン側）は、入力部２１の入力端子（各トラ
ンジスタＰ２１，Ｎ２１）のゲートへ接続されるととも
に、レベルシフト回路部２２の他方の入力端子２２ｂへ
接続される。なお、インバータゲート２６は、集積回路
内部電源ＶＤＤで動作する構成としている。

【００４９】次に、この入力セレクタ回路部２３の動作
を説明する。外部入出力端子１０１に供給された入出力
信号Ｉ／Ｏの論理レベルを入力部２０を介して集積回路
等の内部に取り込み入力モードでは、イネーブル信号Ｅ
ＮがＬレベルに設定される。イネーブル信号ＥＮがＬレ
ベルに設定されると、第１のトランスファゲート２４を
構成するｐチャネルトランジスタＰ２４のゲートはＬレ
ベルに駆動され、インバータゲート２６を介して第１の
トランスファゲート２４を構成するｎチャネルトランジ
スタＮ２４のゲートはＨレベルに駆動される。このた
め、各トランジスタＰ２４，Ｎ２４は共にオン状態（導
通状態）となって、外部入出力端子１０１に供給された
入出力信号Ｉ／Ｏが入力部２１ならびにレベルシフト回
路部２２へ供給される。

【００５０】イネーブル信号ＥＮがＬレベルに設定され
ている状態では、第２のトランスファゲート２５を構成
するｎチャネルトランジスタＮ２５のゲートはＬレベル
に駆動され、インバータゲート２６を介して第２のトラ
ンスファゲート２５を構成するｐチャネルトランジスタ
Ｐ２５のゲートはＨレベルに駆動されるので、各トラン
ジスタＰ２５，Ｎ２５は共にオフ状態（非導通状態）と
なる。これにより、データ端子１０２に供給されている
出力データ信号Ｄが入力部２１等へ供給されるのを阻止
する。

【００５１】データ端子１０２に供給されたデータ出力
信号Ｄの論理レベルに対応した論理レベルの出力信号を
外部入出力端子１０１へ出力する出力モードでは、イネ
ーブル信号ＥＮがＨレベルに設定される。イネーブル信
号ＥＮがＨレベルに設定されると、第１のトランスファ
ゲート２４を構成するｐチャネルトランジスタＰ２４の
ゲートはＨレベルに駆動され、インバータゲート２６を
介して第１のトランスファゲート２４を構成するｎチャ
ネルトランジスタＮ２４のゲートはＬレベルに駆動され
る。このため、各トランジスタＰ２４，Ｎ２４は共にオ
フ状態（非導通状態）となる。これによって、出力ドラ
イブ部１２を介して外部入出力端子１０１へ出力してい
る信号（Ｉ／Ｏ）が入力部２１等へ供給されるのを阻止
する。

【００５２】イネーブル信号ＥＮがＨレベルに設定され
ている状態では、第２のトランスファゲート２５を構成
するｎチャネルトランジスタＮ２５のゲートはＨレベル
に駆動され、インバータゲート２６を介して第２のトラ
ンスファゲート２５を構成するｐチャネルトランジスタ
Ｐ２５のゲートはＬレベルに駆動されるので、各トラン
ジスタＰ２５，Ｎ２５は共にオン状態（導通状態）とな
る。これにより、データ端子１０２に供給されている出
力データ信号Ｄが入力部２１ならびにレベルシフト回路
部２２へ供給される。

【００５３】図２は図１に示した双方向インタフェース
回路の動作（入出力論理レベルの真理値）を示す説明図
である。図２において、Ｄ欄はデータ端子１０２に供給
される出力データ信号Ｄの真理値を、ＥＮ欄はイネーブ
ル端子１０３に供給されるイネーブル信号ＥＮの真値値
を、Ｉ／Ｏ欄は外部入出力端子１０１の入出力信号Ｉ／
Ｏの真理値を、Ｙ欄は出力端子１０４の出力信号Ｙの真
理値を示している。また、備考欄は双方向インタフェー
ス回路１の動作モード（入力モード，出力モード）を示
している。なお、真理値０は論理レベルのＬレベルに、
真理値１は論理レベルのＨレベルに対応するものであ
る。Ｄ欄のＸは出力データ信号Ｄの真理値が０，１のい
ずれであっても双方向インタフェース回路１の動作に影
響を与えないことを示している。

【００５４】次に、図１に示した双方向インタフェース
回路１の動作を図２に示した動作説明図（真理値表）を
参照に説明する。イネーブル端子１０３に供給されるイ
ネーブル信号ＥＮがＨレベル（真理値１）に設定される
と、双方向インタフェース回路１は出力モード（出力動
作モード）となる。この出力モードでは、データ端子１
０２に供給される出力データ信号ＤがＨレベル（真値値
１）である場合、出力制御部１１の２入力アンド回路Ｇ
１３の出力がＨレベルとなり、このＨレベルの出力によ
って出力ドライブ部１２の第１のｎチャネルトランジス
タＮ１１がオン状態（導通状態）に駆動される。これに
より、外部入出力端子１０１はＨレベルに駆動される
（入出力信号Ｉ／Ｏの真理値は１となる）。データ端子
１０２に供給される出力データ信号ＤがＬレベル（真値
値０）である場合、出力制御部１１の２入力アンド回路
Ｇ１４の出力がＨレベルとなり、このＨレベルの出力に
よって出力ドライブ部１２の第２のｎチャネルトランジ
スタＮ１２がオン状態（導通状態）に駆動される。これ
により、外部入出力端子１０１はＬレベルに駆動される
（入出力信号Ｉ／Ｏの真理値は０となる）。

【００５５】イネーブル信号ＥＮがＨレベルに設定され
た出力モードにおいて、入力セレクタ回路２３内の第２
のトランスファゲート２５がオン状態（導通状態）とな
るので、データ端子１０２に供給されているデータ信号
Ｄが第２のトランスファゲート２５を介して入力部２１
ならびにレベルシフト回路部２２の第１の入力端子２２
ａに供給される。

【００５６】データ端子１０２に供給されているデータ
信号ＤがＬレベル（真理値０）である場合、レベルシフ
ト回路部２２の第１の入力端子２２ａはＬレベルになる
とともに、入力部２１を構成するＣＭＯＳ構成のインバ
ータによって反転された信号がレベルシフト回路部２２
の第２の入力端子２２ｂへ供給されるので、レベルシフ
ト回路部２２の第２の入力端子２２ｂはＨレベルとな
る。これにより、レベルシフト回路部２２の出力、すな
わち、出力端子１０４の出力信号はＬレベル（真理値
０）となる。

【００５７】データ端子１０２に供給されているデータ
信号ＤがＨレベル（真理値１）である場合、レベルシフ
ト回路部２２の第１の入力端子２２ａはＨレベルになる
とともに、入力部２１を構成するＣＭＯＳ構成のインバ
ータによって反転された信号がレベルシフト回路部２２
の第２の入力端子２２ｂへ供給されるので、レベルシフ
ト回路部２２の第２の入力端子２２ｂはＨレベルとな
る。これにより、レベルシフト回路部２２の出力、すな
わち、出力端子１０４の出力信号はＨレベル（真理値
１）となる。

【００５８】このように出力モードにおいて入力セレク
タ回路部２３は、データ端子１０２の出力データ信号Ｄ
を選択して入力部２１ならびにレベルシフト回路部２２
へ供給するので、出力端子１０４にはデータ端子１０２
の論理レベルに対応した出力信号Ｙが得られる。なお、
この出力モードでは、入力セレクタ回路部２３内の第１
のトランスファゲート２４がオフ状態（非導通状態）に
制御されるので、外部入出力端子１０１に出力されてい
る信号Ｉ／Ｏが入力部２１等へ伝播することはない。

【００５９】したがって、出力データ信号ＤのＨレベル
に基づいて出力ドライブ部１２内の第１のｎチャネルト
ランジスタＮ１１がオン状態に駆動され、外部入出力端
子１０１に集積回路内部電源ＶＤＤの電位よりも低い中
間電位が出力されている状態でも、この中間電位が入力
部２１へ供給されることはない。したがって、インタフ
ェース電源ＶＩＦと集積回路内部電源ＶＤＤとにＩＤＤ
Ｑ試験用電源（例えばＶＤＤ）を供給した状態でＩＤＤ
Ｑテストを行なう際に、出力モード（出力動作モード）
が設定されても、出力ドライブ部１２を介して外部入出
力端子１０１に出力される中間電位が入力部２１へ供給
されることがない。したがって、ＩＤＤＱテスト時の入
力部２１に貫通電流が流れることはなくなり、回路動作
が静止状態（ｑｕｉｅｓｃｅｎｔ）にあるときの電源電
流（ＩＤＤ）を高精度に測定することができ、ＩＤＤＱ
テストを効果的に行なうことができる。

【００６０】イネーブル端子１０３のイネーブル信号Ｅ
ＮがＬレベル（真理値０）に設定されると、双方向イン
タフェース回路１は入力モード（入力動作モード）とな
る。この入力モードでは、出力制御部１１内の各２入力
アンドゲートＧ１３，Ｇ１４の出力は共にＬレベルとな
るので、出力ドライブ部１２の各ｎチャネルトランジス
タＮ１１，Ｎ１２は共にオフ状態（非導通状態）とな
る。すなわち、出力ドライブ部１２は高インピーダンス
状態となる。

【００６１】一方、イネーブル信号ＥＮがＨレベルに設
定された出力モードにおいて、入力セレクタ回路２３内
の第１のトランスファゲート２４がオン状態（導通状
態）となるので、外部入出力端子１０１に供給された信
号Ｉ／Ｏは第１のトランスファゲート２４を介して入力
部２１ならびにレベルシフト回路部２２の第１の入力端
子２２ａに供給される。このとき、第２のトランスファ
ゲート２５はオフ状態（非導通状態）となるので、デー
タ端子１０２の出力データ信号Ｄが入力部２１等に供給
されることはない。

【００６２】外部入出力端子１０１に供給されている信
号Ｉ／ＯがＬレベル（真理値０）である場合、レベルシ
フト回路部２２の第１の入力端子２２ａはＬレベルにな
るとともに、入力部２１を構成するＣＭＯＳ構成のイン
バータによって反転された信号がレベルシフト回路部２
２の第２の入力端子２２ｂへ供給されるので、レベルシ
フト回路部２２の第２の入力端子２２ｂはＨレベルとな
る。これにより、レベルシフト回路部２２の出力、すな
わち、出力端子１０４の出力信号はＬレベル（真理値
０）となる。

【００６３】外部入出力端子１０１に供給されている信
号Ｉ／ＯがＨレベル（真理値１）である場合、レベルシ
フト回路部２２の第１の入力端子２２ａはＨレベルにな
るとともに、入力部２１を構成するＣＭＯＳ構成のイン
バータによって反転された信号がレベルシフト回路部２
２の第２の入力端子２２ｂへ供給されるので、レベルシ
フト回路部２２の第２の入力端子２２ｂはＨレベルとな
る。これにより、レベルシフト回路部２２の出力、すな
わち、出力端子１０４の出力信号はＨレベル（真理値
１）となる。

【００６４】このように入力モードにおいて入力セレク
タ回路部２３は、外部入出力端子１０１の信号Ｉ／Ｏを
選択して入力部２１ならびにレベルシフト回路部２２へ
供給するので、出力端子１０４には外部入出力端子１０
１の論理レベルに対応した出力信号Ｙが得られる。

【００６５】したがって、インタフェース電源ＶＩＦと
集積回路内部電源ＶＤＤとにＩＤＤＱ試験用電源（例え
ばＶＤＤ）を供給してＩＤＤＱテストを行なう際に、入
力モード（入力動作モード）において外部入出力端子１
０１をＨレベルに設定する場合には、Ｈレベルの電源電
位をＩＤＤＱ試験用電源（例えばＶＤＤ）の電源電圧電
位とすることによって、中間電位が入力部２１へ供給さ
れることはなくなる。これにより、ＩＤＤＱテスト時の
入力部２１に貫通電流が流れることはなくなり、回路動
作が静止状態（ｑｕｉｅｓｃｅｎｔ）にあるときの電源
電流（ＩＤＤ）を高精度に測定することができ、ＩＤＤ
Ｑテストを効果的に行なうことができる。

【００６６】なお、図１に示した双方向バッファ回路１
は、出力ドライブ部１２をｎチャネルトランジスタＮ１
１，Ｎ１２のみで構成する回路構成であり、インタフェ
ース電源ＶＩＦの電源電圧が集積回路内部電源ＶＤＤよ
りも低い場合に極めて有効な回路構成である。すなわ
ち、インタフェース電源ＶＩＦの電源電圧が集積回路内
部電源ＶＤＤの電源電圧に対してｎチャネルトランジス
タＮ１１のゲート−ソース間しきい値電圧ＶＴＨ分以上
低い設定の場合には、２入力アンドゲートＧ１３のＨレ
ベル出力に基づいてｎチャネルトランジスタＮ１１をほ
ぼ完全にオン状態に駆動することができ、出力ドライブ
部１２における消費電力を低減させるとともに、外部入
出力端子１０１に出力する入出力信号Ｉ／ＯのＨレベル
の電位を安定なものにすることができる。しかしなが
ら、図１に示した双方向バッファ回路１において、イン
タフェース電源ＶＩＦの電源電圧を集積回路内部電源Ｖ
ＤＤよりも必ず低く設定する必要はなく、ＩＤＤＱテス
ト時以外の通常動作時において集積回路内部電源ＶＤＤ
とインタフェース用電源ＶＩＦとを同一の電源電圧とし
てもよい。

【００６７】図３はこの発明に係る他の双方向インタフ
ェース回路（双方向バッファ回路）の回路構成図であ
る。図３に示す他の双方向インタフェース回路（双方向
バッファ回路）２は、出力回路１０と、入力回路３０と
からなる。出力回路１０は図１に示したもの、ならび
に、図５に示したものと同じである。符号１０１は外部
入出力端子、符号１０２はデータ端子、符号１０３はイ
ネーブル端子、符号１０４は出力端子である。符号１０
５は基準電圧（参照電圧）端子、符号１０６はテスト端
子である。

【００６８】入力回路３０は、電源遮断部３１と、差動
回路部３２と、入力セレクタ回路部３３とからなる。電
源遮断部３１はｐチャネルトランジスタＰ３１を用いて
構成している。ｐチャネルトランジスタＰ３１のソース
には集積回路内部電源ＶＤＤが供給される。ｐチャネル
トランジスタＰ３１のドレインは、差動回路部３２の電
源端子に接続される。ｐチャネルトランジスタＰ３１の
ドレインは、テスト端子１０６に接続される。

【００６９】ＩＤＤＱテストを行なう際には、テスト端
子１０６にＨレベルのテスト信号ＴＳＴを供給する。テ
スト端子１０６がＨレベルに設定されるとｐチャネルト
ランジスタＰ３１はオフ状態（非導通状態）となって、
差動回路部３２に対する電源供給を遮断する。ＩＤＤＱ
テストを行なわない通常の動作モードでは、テスト端子
１０６はＬレベルに設定される。テスト端子１０６がＬ
レベルに設定されるとｐチャネルトランジスタＰ３１は
オン状態（導通状態）となり、このｐチャネルトランジ
スタＰ３１を介して差動回路部３２へ電源が供給され
る。なお、ｐチャネルトランジスタＰ３１を介して所定
の定電流を差動回路部３２へ供給する構成としてもよ
い。

【００７０】差動回路部３２はシングルエンド型差動増
幅回路の構成としている。この差動回路部３２は、差動
増幅回路を構成する２個の各ｐチャネルトランジスタＰ
３２，Ｐ３３と、カレントミラー回路を構成する２個の
ｎチャネルトランジスタＮ３１，Ｎ３２とを備える。各
ｐチャネルトランジスタＰ３２，Ｐ３３の各ソースは、
電源遮断部３１を構成するｐチャネルトランジスタｐ３
１のドレインに接続される。一方のｐチャネルトランジ
スタＰ３２のゲートは、外部入出力端子１０１に接続さ
れる。他方のｐチャネルトランジスタＰ３３のゲート
は、基準電圧（参照電圧）端子１０５に接続される。一
方のｐチャネルトランジスタＰ３２のドレインは一方の
ｎチャネルトランジスタＮ３１のドレインに接続される
とともに、入力セレクタ部３３の第１の入力端子Ａに接
続される。

【００７１】各ｎチャネルトランジスタＮ３１，Ｎ３２
の各ソースはそれぞれグランドに接続される（接地され
る）。各ｎチャネルトランジスタＮ３１，Ｎ３２のゲー
トは相互に接続されるとともに、ゲート相互接続点は他
方のｎチャネルトランジスタＮ３２のドレインに接続さ
れる。さらに、他方のｎチャネルトランジスタＮ３２の
ドレインは他方のｐチャネルトランジスタＰ３３のドレ
インに接続される。

【００７２】基準電圧（参照電圧）端子１０５には、予
め設定した基準電圧（参照電圧）ＶＲＥＦが供給され
る。この基準電圧（参照電圧）ＶＲＥＦは、例えばイン
タフェース用電源ＶＩＦによって外部入出力端子１０１
に出力される信号Ｉ／ＯのＨレベルの電位とグランド電
位との略中間の値に設定される。

【００７３】次に、差動回路部３２の動作を説明する。
テスト端子１０６がＬレベルに設定されると、電源遮断
部３１を構成するｐチャネルトランジスタＰ３１がオン
状態となり、差動回路部３２に集積回路内部電源ＶＤＤ
が供給され、差動回路部３２は動作状態となる。外部入
出力端子１０１の信号Ｉ／Ｏの電位が基準電位ＶＲＥＦ
よりも低い場合、差動回路部３２の出力（入力セレクタ
回路部３３の第１の入力端子Ａに供給される出力）はＨ
レベル（ほぼＶＤＤレベル）となる。外部入出力端子１
０１の信号Ｉ／Ｏの電位が基準電位ＶＲＥＦよりも高い
場合、差動回路部３２の出力（入力セレクタ回路部３３
の第１の入力端子Ａに供給される出力）はＬレベル（ほ
ぼグランドレベル）となる。言い換えれば、外部入出力
端子１０１に供給される信号Ｉ／Ｏの論理レベルを反転
した信号が差動回路部３２から出力される。

【００７４】このように、図３に示す双方向インタフェ
ース回路２は、入力回路３０内に差動回路部３２を備え
る構成としているので、外部入出力端子１０１の論理レ
ベルを基準電圧ＶＲＥＦとの比較によって正確に判定す
ることができる。

【００７５】入力セレクタ回路部３３は、３系統の入力
端子Ａ，Ｂ，Ｃと、１系統の出力端子Ｏと、２系統の選
択条件設定端子Ｓ１，Ｓ２とを備える。第１の入力端子
Ａには差動回路部３２の出力信号が供給される。第２の
入力端子Ｂには外部入力端子１０１の入出力信号Ｉ／Ｏ
（差動回路部３２の入力信号）が供給される。第３の入
力端子Ｃにはデータ端子１０２の出力データ信号Ｄが供
給される。入力セレクタ回路部３３の出力端子Ｏは双方
向インタフェース回路２の出力端子１０４に接続され
る。第１の選択条件設定端子Ｓ１にはテスト端子１０６
に供給されたテスト信号ＴＳＴが供給される。第２の選
択条件設定端子Ｓ１にはイネーブル端子１０３に供給さ
れたイネーブル信号ＥＮが供給される。

【００７６】入力セレクタ回路部３３は、第１の選択条
件設定端子Ｓ１に供給されるテスト信号ＴＳＴがＬレベ
ルの場合（通常動作モード）には、第１の入力端子Ａに
供給された差動回路部３２の出力信号を選択し、選択し
た差動回路部３２の出力信号の論理レベルを反転した信
号を出力端子Ｏから出力する。

【００７７】入力セレクタ回路部３３は、第１の選択条
件設定端子Ｓ１に供給されるテスト信号ＴＳＴがＨレベ
ルの場合（ＩＤＤＱテストモード）、第２の選択条件設
定端子Ｓ２に供給されるイネーブル信号ＥＮの論理レベ
ルがＨレベルであるとき（出力モード時）には、第３の
入力端子Ｃに供給される出力データ信号Ｄを選択し、選
択した出力データ信号Ｄを出力端子Ｏから出力する。ま
た、第２の選択条件設定端子Ｓ２に供給されるイネーブ
ル信号ＥＮの論理レベルがＬレベルであるとき（入力モ
ード時）には、第２の入力端子Ｂに供給される外部入力
端子１０１の入出力信号Ｉ／Ｏを選択し、選択した入出
力信号Ｉ／Ｏを出力端子Ｏから出力する。

【００７８】図４は図３に示した他の双方向インタフェ
ース回路の動作（入出力論理レベルの真理値）を示す説
明図である。図４において、Ｄ欄はデータ端子１０２に
供給される出力データ信号Ｄの真理値を、ＥＮ欄はイネ
ーブル端子１０３に供給されるイネーブル信号ＥＮの真
値値を、Ｉ／Ｏ欄は外部入出力端子１０１の入出力信号
Ｉ／Ｏの真理値を、Ｙ欄は出力端子１０４の出力信号Ｙ
の真理値を示している。また、（Ｙ）欄は３入力構成の
入力セレクタ回路部３３で選択される入力端子Ａ，Ｂ，
Ｃを示している。なお、備考欄は双方向インタフェース
回路２の動作モード（通常入力モード，通常出力モー
ド，ＩＤＤＱテスト状態における出力モード、ならび
に、ＩＤＤＱテスト状態における入力モード）を示して
いる。なお、真理値０は論理レベルのＬレベルに、真理
値１は論理レベルのＨレベルに対応するものである。Ｄ
欄のＸは出力データ信号Ｄの真理値が０，１のいずれで
あっても双方向インタフェース回路２の動作に影響を与
えないことを示している。

【００７９】次に、図３に示した双方向インタフェース
回路２の動作を図４に示した動作説明図（真理値表）を
参照に説明する。テスト信号ＴＳＴがＬレベル（真理値
０）に設定され、かつ、イネーブル信号ＥＮがＨレベル
（真理値１）に設定されると、双方向インタフェース回
路２は通常動作状態での出力モードとなる。この通常出
力モードでは、データ端子１０２に供給される出力デー
タ信号ＤがＨレベル（真値値１）である場合、出力制御
部１１の２入力アンド回路Ｇ１３の出力がＨレベルとな
り、このＨレベルの出力によって出力ドライブ部１２の
第１のｎチャネルトランジスタＮ１１がオン状態（導通
状態）に駆動される。これにより、外部入出力端子１０
１はＨレベルに駆動される（入出力信号Ｉ／Ｏの真理値
は１となる）。

【００８０】差動回路部３２は、外部入出力端子１０１
の入出力信号Ｉ／Ｏの電圧と基準電位ＶＲＥＦとを比較
した結果、Ｌレベルの差動回路部出力を発生する。この
差動回路部出力は、入力セレクタ回路部３３の第１の入
力端子Ａに供給される。テスト信号ＴＳＴがＬレベルに
設定された通常動作モードでは、入力セレクタ回路部３
３は、第１の入力端子Ａに供給される信号を選択し、そ
の論理レベルを反転した出力を発生する。したがって、
双方向インタフェース回路２の出力端子１０４にはＨレ
ベルの出力信号Ｙが得られる。

【００８１】なお、この通常出力モードで、外部出力端
子１０１に出力される入出力信号Ｉ／ＯがＬレベルの場
合、差動回路部３２の出力はＨレベルとなり、このＨレ
ベルが入力セレクタ回路部３３によって選択され、且つ
その論理レベルが反転されて出力されるので、双方向イ
ンタフェース回路２の出力端子１０４にはＬレベルの出
力信号Ｙが得られる。

【００８２】このように、通常出力モードでは、出力ド
ライブ部１２を介して外部入出力端子１０１に出力した
信号Ｉ／Ｏの論理レベルが差動回路部３２によって判定
されるとともに、入力セレクタ回路部３３を介して外部
入出力端子１０１に出力した信号Ｉ／Ｏの論理レベルの
対応した論理レベルの出力信号が出力される。

【００８３】テスト信号ＴＳＴがＬレベル（真理値０）
に設定され、かつ、イネーブル信号ＥＮがＬレベル（真
理値０）に設定されると、双方向インタフェース回路２
は通常動作状態での入力モードとなる。この通常入力モ
ードでは、出力ドライブ部１２は高インピーダンス状態
となり、外部入出力端子１０１に他の装置，集積回路等
から供給される信号Ｉ／Ｏを入力回路３０を介して集積
回路内部等へ取り込むことができる。

【００８４】すなわち、テスト信号ＴＳＴがＬレベルで
あるので、差動回路部３２は動作状態にあり、また、入
力セレクタ回路部３３は第１の入力端子Ａに供給される
差動回路部３２の出力信号を選択し、選択した出力信号
の論理レベルを反転させた出力信号Ｙを出力端子１０４
に出力する。したがって、外部入出力端子１０１に論理
振幅の小さい信号Ｉ／Ｏが入力される場合でも、差動回
路部３２によって外部入出力端子１０１に入力された信
号Ｉ／Ｏの論理レベルを正確に判定し、入力セレクタ回
路部３３を介して外部入出力端子１０１に入力された信
号Ｉ／Ｏの論理レベルに対応した出力Ｙを得ることがで
きる。

【００８５】テスト信号ＴＳＴがＨレベル（真理値１）
に設定され、かつ、イネーブル信号ＥＮがＨレベル（真
理値１）に設定されると、双方向インタフェース回路２
はＩＤＤＱテスト状態での出力モードとなる。このＩＤ
ＤＱ出力モードにおいて出力回路１０は、データ端子１
０２に供給される出力データ信号Ｄの論理レベルに対応
して外部入出力端子１０１をＨレベルまたはＬレベルに
駆動する。

【００８６】テスト信号ＴＳＴがＨレベルに設定されて
いるので、電源遮断部３１は差動回路部３２に対する電
源供給を遮断する。したがって、差動回路部３２は非動
作状態となり、差動回路部３２に流れる定常電流はゼロ
になる。また、テスト信号ＴＳＴならびにイネーブル信
号ＥＮがともにＨレベルに設定されているので、入力セ
レクタ回路部３３は第３の入力端子Ｃに供給される出力
データ信号Ｄを選択し、選択した出力データ信号Ｄを出
力信号Ｙとして出力端子１０４に出力する。

【００８７】ＩＤＤＱテストでは、インタフェース用電
源ＶＩＦと集積回路内部電源ＶＤＤの双方にＩＤＤＱテ
スト用電源（例えばＶＤＤ）を供給して電源電流ＩＤＤ
の測定を行なうのが一般的である。双方向インタフェー
ス回路２は、出力ドライブ部１２内のｎチャネルトラン
ジスタＮ１１を介してＨレベルの出力を外部入出力端子
１０１へ供給する構成である。このため、ＩＤＤＱ出力
モードでは、外部入出力端子１０１の出力されるＨレベ
ルの信号の電位はＩＤＤＱテスト用電源（例えばＶＤ
Ｄ）の電源電圧よりも低くなり、ＩＤＤＱテスト用電源
（例えばＶＤＤ）の電源電圧よりも低く電位が入力セレ
クタ回路部３３の第２の入力端子Ｂに供給される。ここ
で、入力セレクタ回路部３３はＩＤＤＱ出力モードにお
いて入力端子Ｂの信号を選択しないようにしているの
で、論理振幅が小さい信号が出力端子１０４側から集積
回路等の内部へ伝播されることはない。よって、ＩＤＤ
Ｑテストを良好な条件で行なうことができる。

【００８８】テスト信号ＴＳＴがＨレベル（真理値１）
に設定され、かつ、イネーブル信号ＥＮがＬレベル（真
理値０）に設定されると、双方向インタフェース回路２
はＩＤＤＱテスト状態での入力モードとなる。このＩＤ
ＤＱ入力モードにおいて出力回路１０は高インピーダン
ス状態となり、外部入出力端子１０１に他の装置，集積
回路等から供給される信号Ｉ／Ｏを入力回路３０を介し
て集積回路内部等へ取り込むことができる。

【００８９】入力セレクタ回路部３３は、テスト信号Ｔ
ＳＴがＨレベルに設定され、かつ、イネーブル信号ＥＮ
がＬレベルに設定されているので、第２の入力端子Ｂに
供給される信号Ｉ／Ｏを選択し、選択した信号を出力信
号Ｙとして出力端子１０４に出力する。ここで、ＩＤＤ
Ｑテスト時には外部入出力端子１０１に供給する信号Ｉ
／ＯのＨレベルの電位をＩＤＤＱテスト用電源（例えば
ＶＤＤ）の電源電圧と同じに設定している。これによ
り、ＩＤＤＱテスト用電源（例えばＶＤＤ）の電源電圧
よりも低い中間電位の信号が入力セレクタ回路部３３を
介して集積回路内部等へ伝播されないようにしている。
よって、ＩＤＤＱテストを良好な条件で行なうことがで
きる。また、ＩＤＤＱ入力モードにおいて、外部入出力
端子１０１から入力する信号Ｉ／Ｏの論理レベルをＨレ
ベルとＬレベルとに切り替えることで、各入力論理レベ
ルの対応した回路動作状態でのＩＤＤＱテストを行なう
ことができる。

【００９０】このように、図４に示した双方向インタフ
ェース回路２は、入力回路３０内に３入力の入力セレク
タ回路３３を設けたので、通常動作モード，ＩＤＤＱテ
スト時の出力モード，入力モードの各動作モードに応じ
て、それぞれの動作モードに適した信号を選択すること
ができる。よって、各動作モードに応じて最適な試験条
件を選択・設定してＩＤＤＱテストを行なうことができ
る。

【００９１】また、図４に示した双方向インタフェース
回路２は、入力回路３０内に差動回路部３２を設けたの
で、通常動作モードにおいて外部入出力端子１０１に入
出力される信号Ｉ／Ｏの論理レベルを正確に判定するこ
とができる。さらに、電源遮断部３１を備え、ＩＤＤＱ
テスト時には差動回路部３２への電源供給を遮断する構
成としたので、ＩＤＤＱテスト時には差動回路部３２に
流れる定常電流をゼロにすることができる。これによ
り、リーク電流をより正確に検出することが可能とな
り、ＩＤＤＱテストを効果的に行なうことができる。

【００９２】なお、図４に示した双方向バッファ回路１
は、図１に示した双方向バッファ回路１と同様に、出力
ドライブ部１２をｎチャネルトランジスタＮ１１，Ｎ１
２のみで構成する回路構成であり、インタフェース電源
ＶＩＦの電源電圧が集積回路内部電源ＶＤＤよりも低い
場合に極めて有効な回路構成である。しかしながら、図
４に示した双方向バッファ回路２においても図１に示し
た双方向バッファ回路１と同様に、インタフェース電源
ＶＩＦの電源電圧を集積回路内部電源ＶＤＤよりも必ず
低く設定する必要はなく、ＩＤＤＱテスト時以外の通常
動作時において集積回路内部電源ＶＤＤとインタフェー
ス用電源ＶＩＦとを同一の電源電圧としてもよい。

【００９３】

【発明の効果】以上説明したようにこの発明に係る双方
向インタフェース回路は、出力モードにおいてデータ端
子に供給された信号を選択して出力する入力セレクタ回
路を備える構成としたので、ＩＤＤＱテスト時に外部入
出力端子の出力論理レベルがＨレベルとなるテスト条件
を設定しても、外部入出力端子に発生した中間的な電位
がＣＭＯＳ構成の回路へ供給されることがない。したが
って、ＣＭＯＳ構成の回路に中間的な電位が供給されて
ＣＭＯＳ構成の回路に貫通電流が流れるという不具合が
発生することはない。よって、ＩＤＤＱテストを効果的
に実施することができる。

【００９４】また、Ｎ型ＭＯＳトランジスタの代わりに
Ｎ型電界効果トランジスタ、Ｐ型ＭＯＳトランジスタの
代わりにＰ型電界効果トランジスタ、ＣＭＯＳ構成の代
わりに相補型トランジスタ構成とした場合も、同様の作
用及び効果を奏する。

【図面の簡単な説明】

【図１】この発明に係る双方向インタフェース回路（双
方向バッファ回路）の回路構成図である。

【図２】図１に示した双方向インタフェース回路の動作
（入出力論理レベルの真理値）を示す説明図である。

【図３】この発明に係る他の双方向インタフェース回路
（双方向バッファ回路）の回路構成図である。

【図４】図３に示した他の双方向インタフェース回路の
動作（入出力論理レベルの真理値）を示す説明図であ
る。

【図５】従来の双方向インタフェース回路（双方向バッ
ファ回路）の回路構成図である。

【符号の説明】

１，２ 双方向インタフェース回路 １０ 出力回路 １１ 出力制御部 １２ 出力ドライブ部 ２０，３０ 入力回路 ２１ 入力部 ２２ レベルシフト回路部 ２３，３３ 入力セレクタ回路部 ２４，２５ トランスファゲート ３１ 電源遮断部 ３２ 差動回路部 １０１ 外部入出力端子 １０２ データ端子 １０３ イネーブル端子 １０４ 出力端子 １０５ 基準電圧端子 １０６ テスト端子

Claims (6)

【特許請求の範囲】
1. 【請求項１】 Ｎ型ＭＯＳトランジスタのみで外部入出
   力端子を駆動する出力回路と、Ｐ型ＭＯＳトランジスタ
   とＮ型ＭＯＳトランジスタとからなるＣＭＯＳ構成のイ
   ンバータ回路を有する入力回路とを備えてなる双方向イ
   ンタフェース回路において、 前記出力回路を介してデータ端子に供給された論理レベ
   ルに対応した論理レベルの出力を前記外部入出力端子に
   発生させる出力モードでは、前記外部入出力端子からの
   信号の替わりに前記データ端子に供給された信号を選択
   して、選択した信号を前記Ｐ型ＭＯＳトランジスタとＮ
   型ＭＯＳトランジスタとからなるＣＭＯＳ構成のインバ
   ータ回路へ供給する入力セレクタ回路部を備えたことを
   特徴とする双方向インタフェース回路。
2. 【請求項２】 前記入力回路は、前記Ｐ型ＭＯＳトラン
   ジスタとＮ型ＭＯＳトランジスタとからなるＣＭＯＳ構
   成のインバータ回路の後段にレベルシフト回路部を備
   え、このレベルシフト回路部を介して前記外部入出力端
   子に供給された論理レベルに対応した論理出力を得る構
   成としたことを特徴とする請求項１記載の双方向インタ
   フェース回路。
3. 【請求項３】 Ｎ型ＭＯＳトランジスタのみで外部入出
   力端子を駆動する出力回路と、Ｐ型ＭＯＳトランジスタ
   とＮ型ＭＯＳトランジスタとからなるＣＭＯＳ構成の回
   路を有する入力回路とを備えてなる双方向インタフェー
   ス回路において、 前記出力回路を介してデータ端子に供給された論理レベ
   ルに対応した論理レベルの出力を前記外部入出力端子に
   発生させる出力モードでは、前記外部入出力端子からの
   信号の替わりに前記データ端子に供給された信号を選択
   して、選択した信号を出力する入力セレクタ回路部を備
   えたことを特徴とする双方向インタフェース回路。
4. 【請求項４】 前記入力回路は、前記外部入出力端子の
   電位と予め設定した基準電位との差に基づいて前記外部
   入出力端子の論理レベルを判定する差動回路部を備える
   とともに、前記入力セレクタ回路部はＩＤＤＱテストモ
   ード以外の通常動作モードでは前記差動回路部の出力信
   号を選択して出力することを特徴とする請求項３記載の
   双方向インタフェース回路。
5. 【請求項５】 前記入力回路は、前記ＩＤＤＱテストモ
   ードで前記差動回路部へ対する電源供給を遮断する電源
   遮断部を備えたことを特徴とする請求項４記載の双方向
   インタフェース回路。
6. 【請求項６】 前記Ｎ型ＭＯＳトランジスタの代わりに
   Ｎ型電界効果トランジスタ、前記Ｐ型ＭＯＳトランジス
   タの代わりにＰ型電界効果トランジスタ、前記ＣＭＯＳ
   構成の代わりに相補型トランジスタ構成とした、請求項
   １，２，３，４又は５記載の双方向インタフェース回
   路。