JP2000224022A - 双方向インタフェース回路 - Google Patents
双方向インタフェース回路Info
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- JP2000224022A JP2000224022A JP11024661A JP2466199A JP2000224022A JP 2000224022 A JP2000224022 A JP 2000224022A JP 11024661 A JP11024661 A JP 11024661A JP 2466199 A JP2466199 A JP 2466199A JP 2000224022 A JP2000224022 A JP 2000224022A
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Abstract
(57)【要約】
【課題】 N型MOSトランジスタのみで出力を駆動す
る出力回路と、P型MOSトランジスタとN型MOSト
ランジスタとで構成された入力回路とを備えた双方向イ
ンタフェース回路(双方向バッファ回路)において、外
部出力端子を内部電源電圧までフルスィングできない場
合でも、中間電位の信号の伝播を遮断することでIDD
Qテストを効果的に行なえるようにした双方向インタフ
ェース回路(双方向バッファ回路)を提供する。 【解決手段】 イネーブル信号ENがHレベルに設定さ
れた出力モードでは、入力セレクタ部23内の一方のバ
ッファゲート25を導通状態にして、出力回路10の前
段の出力データ信号Dを入力部21へ供給する。他方の
バッファゲート24を非導通状態にすることで、出力ド
ライブ部12を介して外部出力端子101に出力された
中間電位の信号が入力部21へ供給されるのを阻止す
る。
る出力回路と、P型MOSトランジスタとN型MOSト
ランジスタとで構成された入力回路とを備えた双方向イ
ンタフェース回路(双方向バッファ回路)において、外
部出力端子を内部電源電圧までフルスィングできない場
合でも、中間電位の信号の伝播を遮断することでIDD
Qテストを効果的に行なえるようにした双方向インタフ
ェース回路(双方向バッファ回路)を提供する。 【解決手段】 イネーブル信号ENがHレベルに設定さ
れた出力モードでは、入力セレクタ部23内の一方のバ
ッファゲート25を導通状態にして、出力回路10の前
段の出力データ信号Dを入力部21へ供給する。他方の
バッファゲート24を非導通状態にすることで、出力ド
ライブ部12を介して外部出力端子101に出力された
中間電位の信号が入力部21へ供給されるのを阻止す
る。
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、N型MOSトラ
ンジスタのみで出力を駆動する出力回路と、P型MOS
トランジスタとN型MOSトランジスタとからなるCM
OS構成のインバータ回路を有する入力回路とを備えて
なる双方向インタフェース回路に係り、詳しくは、ID
DQテストを効果的に行なえるように改良を図った双方
向インタフェース回路に関するものである。
ンジスタのみで出力を駆動する出力回路と、P型MOS
トランジスタとN型MOSトランジスタとからなるCM
OS構成のインバータ回路を有する入力回路とを備えて
なる双方向インタフェース回路に係り、詳しくは、ID
DQテストを効果的に行なえるように改良を図った双方
向インタフェース回路に関するものである。
【0002】
【従来の技術】エンサイクロペディア電子情報通信ハン
ドブック(電子情報通信学会 平成10年11月30日
発行)には、IDDQテスト(IDDQ testin
g)に関して次のことが記載されている。
ドブック(電子情報通信学会 平成10年11月30日
発行)には、IDDQテスト(IDDQ testin
g)に関して次のことが記載されている。
【0003】通常のCMOS回路では、入力信号が変化
しないときは電源電流がほとんど流れない。ところが、
製造欠陥があると電源電流が増える場合がある。例えば
配線やコンタクトが切断すると多くの場合その先に接続
されたゲートにリーク電流が流れる。あるいは2本の配
線が短絡すると、それぞれが高レベルと低レベルを出そ
うとするときに電源電流が流れる。そこで、静止状態
(quiescent)で電源電流(IDD)を計測し
て、基準値よりも大きな電流が流れるチップは不良チッ
プとして選別排除するテストがIDDQテストである。
しないときは電源電流がほとんど流れない。ところが、
製造欠陥があると電源電流が増える場合がある。例えば
配線やコンタクトが切断すると多くの場合その先に接続
されたゲートにリーク電流が流れる。あるいは2本の配
線が短絡すると、それぞれが高レベルと低レベルを出そ
うとするときに電源電流が流れる。そこで、静止状態
(quiescent)で電源電流(IDD)を計測し
て、基準値よりも大きな電流が流れるチップは不良チッ
プとして選別排除するテストがIDDQテストである。
【0004】欠陥に起因する電源電流を流すためには、
例えば配線短絡の場合のように、適切なデータの組合
せ、すなわち入力テストベクトルが必要になる。しか
し、論理を出力ピンまで伝搬させて内部ゲートの動作を
観測する論理テストに比べて、電源電流の増加はどこで
発生しても直ちに観察できることから、少ないテストベ
クトルである程度テストカバレージを高くできる。集積
度が高くなるに従い、IDDQテストを併用せずに論理
テストだけで目標のテストカバレージを実現するテスト
ベクトルを開発することは、ますます困難になってい
る。
例えば配線短絡の場合のように、適切なデータの組合
せ、すなわち入力テストベクトルが必要になる。しか
し、論理を出力ピンまで伝搬させて内部ゲートの動作を
観測する論理テストに比べて、電源電流の増加はどこで
発生しても直ちに観察できることから、少ないテストベ
クトルである程度テストカバレージを高くできる。集積
度が高くなるに従い、IDDQテストを併用せずに論理
テストだけで目標のテストカバレージを実現するテスト
ベクトルを開発することは、ますます困難になってい
る。
【0005】また、IDDQテストでは、電源電流の基
準値の選び方によって選別の感度を調整できる。現在の
ところ誤動作はしないが将来に誤動作を招くような潜在
的な欠陥も選別して排除することができるので、市場故
障率を下げることができる。また、時間のかかる論理テ
ストの前にIDDQテストでかなりの不良品を選別排除
できるので、テスト時間を短縮することができる。
準値の選び方によって選別の感度を調整できる。現在の
ところ誤動作はしないが将来に誤動作を招くような潜在
的な欠陥も選別して排除することができるので、市場故
障率を下げることができる。また、時間のかかる論理テ
ストの前にIDDQテストでかなりの不良品を選別排除
できるので、テスト時間を短縮することができる。
【0006】また、IDDQテストに関する文献とし
て、T.Frotzemriner,et al;”I
ncreased CMOS IC stuckat
Failt Coverage with Reduc
ed IDDQ Test Sets”,Intern
ational Test Conference,p
p225−226,1990が知られている。
て、T.Frotzemriner,et al;”I
ncreased CMOS IC stuckat
Failt Coverage with Reduc
ed IDDQ Test Sets”,Intern
ational Test Conference,p
p225−226,1990が知られている。
【0007】特開平9−159727号公報には、テス
ト信号入力端子及び電源ラインに接続され、かつ、テス
ト信号入力端子にテスト信号が入力された時、デ−タ入
力端子とデ−タ出力端子との間の論理を非テスト時と同
じに保つテスト回路を備えることによって、IDDQテ
ストを高精度に行なえるようにしたCMOS半導体装置
が記載されている。
ト信号入力端子及び電源ラインに接続され、かつ、テス
ト信号入力端子にテスト信号が入力された時、デ−タ入
力端子とデ−タ出力端子との間の論理を非テスト時と同
じに保つテスト回路を備えることによって、IDDQテ
ストを高精度に行なえるようにしたCMOS半導体装置
が記載されている。
【0008】このCMOS半導体装置のテスト回路部
は、データ入力端子の論理レベルを反転する第2インバ
ータと、一方の入力端子に第2インバータの出力が供給
され他方の入力端子にテスト信号が供給される2入力ナ
ンド回路と、この2入力ナンド回路に出力に基づいて駆
動されるpMOSトランジスタと、一方の入力端子にデ
ータ入力端子の論理レベルが供給され他方の入力端子に
テスト信号が供給される2入力アンド回路と、この2入
力アンド回路の出力に基づいて駆動されるnMOSトラ
ンジスタとから構成されている。pMOSトランジスタ
とnMOSトランジスタとは、電源とグランドとの間に
直列に接続され、pMOSトランジスタとnMOSトラ
ンジスタとの接続点は、第1インバータに接続されてい
る。
は、データ入力端子の論理レベルを反転する第2インバ
ータと、一方の入力端子に第2インバータの出力が供給
され他方の入力端子にテスト信号が供給される2入力ナ
ンド回路と、この2入力ナンド回路に出力に基づいて駆
動されるpMOSトランジスタと、一方の入力端子にデ
ータ入力端子の論理レベルが供給され他方の入力端子に
テスト信号が供給される2入力アンド回路と、この2入
力アンド回路の出力に基づいて駆動されるnMOSトラ
ンジスタとから構成されている。pMOSトランジスタ
とnMOSトランジスタとは、電源とグランドとの間に
直列に接続され、pMOSトランジスタとnMOSトラ
ンジスタとの接続点は、第1インバータに接続されてい
る。
【0009】IDDQテスト時には、差動アンプ部への
電源供給を遮断することで差動アンプ部の電源電流をゼ
ロにするとともに、テスト回路部によって差動アンプ出
力を擬似的に作り出すことで、第1インバータの出力論
理値を通常動作時と同じにすることを可能にしている。
電源供給を遮断することで差動アンプ部の電源電流をゼ
ロにするとともに、テスト回路部によって差動アンプ出
力を擬似的に作り出すことで、第1インバータの出力論
理値を通常動作時と同じにすることを可能にしている。
【0010】特開平9−159727号公報には、差動
増幅回路を有するセンスアンプを用いた入力回路であっ
て、論理状態が定常時にも定常電流が流れてしまう入力
回路において、微小なリ−ク電流の電源電流を測定して
トランジスタの不良の有無を見出すIDDQテストを可
能にするようにした小振幅信号インタフェイス用入力回
路が記載されている。
増幅回路を有するセンスアンプを用いた入力回路であっ
て、論理状態が定常時にも定常電流が流れてしまう入力
回路において、微小なリ−ク電流の電源電流を測定して
トランジスタの不良の有無を見出すIDDQテストを可
能にするようにした小振幅信号インタフェイス用入力回
路が記載されている。
【0011】論理状態が定常時にも、センスアンプには
100μA以上、場合によつては1mAもの電源電流が
流れている。このような電源電流が流れていると、微小
なIDDQ電流を測定することができない。テストモ−
ド信号によつてIDDQテスト時にセンスアンプの電源
電流を遮断する。テストモ−ド時にはセンスアンプの動
作が停止されるが、並設するクロツクドインバ−タによ
つて入力端子からの信号を入力することができるため、
IDDQテストパタ−ンの入力を行うこともでき、テス
トの便宜を図ることもできる。
100μA以上、場合によつては1mAもの電源電流が
流れている。このような電源電流が流れていると、微小
なIDDQ電流を測定することができない。テストモ−
ド信号によつてIDDQテスト時にセンスアンプの電源
電流を遮断する。テストモ−ド時にはセンスアンプの動
作が停止されるが、並設するクロツクドインバ−タによ
つて入力端子からの信号を入力することができるため、
IDDQテストパタ−ンの入力を行うこともでき、テス
トの便宜を図ることもできる。
【0012】特開平10−209844号公報には、回
路面積を縮小すると共に、IDDQテストモ−ド以外の
通常動作モ−ドでの動作速度を向上させて性能を向上さ
せるようにした小振幅信号入力インタフェース回路が記
載されている。この小振幅信号入力インタフェース回路
は、IDDQテストモードでは差動増幅器の差動増幅動
作を停止させるとともに、この差動増幅器が有するトラ
ンジスタを利用して入力信号に従った信号を内部回路へ
出力する回路を構成している。
路面積を縮小すると共に、IDDQテストモ−ド以外の
通常動作モ−ドでの動作速度を向上させて性能を向上さ
せるようにした小振幅信号入力インタフェース回路が記
載されている。この小振幅信号入力インタフェース回路
は、IDDQテストモードでは差動増幅器の差動増幅動
作を停止させるとともに、この差動増幅器が有するトラ
ンジスタを利用して入力信号に従った信号を内部回路へ
出力する回路を構成している。
【0013】また、前述の特開平10−209844号
公報の従来の技術の欄には、小振幅信号入力インタフェ
ース回路に関して次のことが記載されている。「近年で
は、半導体集積回路間や論理回路ブロック間でインタフ
ェースする信号を高速に伝達するために、その信号の振
幅を抑えることが行なわれている。即ち、H状態の論理
状態を示す電位、及びL状態の論理状態を示す電位の振
幅が、CMOSレベルの場合に振幅に比べて小さく規定
された信号を、インタフェースに用いるようにしてい
る。
公報の従来の技術の欄には、小振幅信号入力インタフェ
ース回路に関して次のことが記載されている。「近年で
は、半導体集積回路間や論理回路ブロック間でインタフ
ェースする信号を高速に伝達するために、その信号の振
幅を抑えることが行なわれている。即ち、H状態の論理
状態を示す電位、及びL状態の論理状態を示す電位の振
幅が、CMOSレベルの場合に振幅に比べて小さく規定
された信号を、インタフェースに用いるようにしてい
る。
【0014】上述の各公報等に記載されているように、
小振幅信号入力インタフェース回路を備えたCMOS半
導体装置等では、IDDQテストを効果的に行なえるよ
うにするための回路構成が種々提案されている。一方、
CMOS半導体装置等では、入力インタフェース機能だ
けでなく出力インタフェース機能を備えた双方向インタ
フェース回路(双方向バッファ回路)を備えることも多
い。
小振幅信号入力インタフェース回路を備えたCMOS半
導体装置等では、IDDQテストを効果的に行なえるよ
うにするための回路構成が種々提案されている。一方、
CMOS半導体装置等では、入力インタフェース機能だ
けでなく出力インタフェース機能を備えた双方向インタ
フェース回路(双方向バッファ回路)を備えることも多
い。
【0015】図5は従来の双方向インタフェース回路
(双方向バッファ回路)の回路構成図である。図5に示
す従来の双方向インタフェース回路(双方向バッファ回
路)100は、出力回路110と入力回路120とから
構成されている。出力回路110は、出力制御部111
と出力ドライブ部112とを備えている。入力回路12
0は、入力部121と、レベルシフト回路部122とを
備えている。
(双方向バッファ回路)の回路構成図である。図5に示
す従来の双方向インタフェース回路(双方向バッファ回
路)100は、出力回路110と入力回路120とから
構成されている。出力回路110は、出力制御部111
と出力ドライブ部112とを備えている。入力回路12
0は、入力部121と、レベルシフト回路部122とを
備えている。
【0016】符号101は外部入出力端子である。符号
102はデータ端子であり、このこのデータ端子102
には集積回路の内部回路で生成され外部入出力端子10
1に出力すべき論理レベルに対応した出力データDが供
給される。符号103はイネーブル端子であり、この端
子に供給されるイネーブル信号ENがHレベルの場合、
双方向インタフェース回路100は出力モードとなっ
て、データ端子102に供給された出力データDに対応
した出力が外部入出力端子101から出力される。すな
わち、出力モードでは、集積回路等の内部回路からの出
力データDの論理レベルに対応して外部入出力端子10
1の論理レベルが駆動される。符号104は出力端子で
ある。イネーブル信号ENがLレベルの場合は入力モー
ドとなる。入力モードでは、外部入出力端子101に供
給される論理レベルが出力端子104に出力され、集積
回路等の内部へ供給される。
102はデータ端子であり、このこのデータ端子102
には集積回路の内部回路で生成され外部入出力端子10
1に出力すべき論理レベルに対応した出力データDが供
給される。符号103はイネーブル端子であり、この端
子に供給されるイネーブル信号ENがHレベルの場合、
双方向インタフェース回路100は出力モードとなっ
て、データ端子102に供給された出力データDに対応
した出力が外部入出力端子101から出力される。すな
わち、出力モードでは、集積回路等の内部回路からの出
力データDの論理レベルに対応して外部入出力端子10
1の論理レベルが駆動される。符号104は出力端子で
ある。イネーブル信号ENがLレベルの場合は入力モー
ドとなる。入力モードでは、外部入出力端子101に供
給される論理レベルが出力端子104に出力され、集積
回路等の内部へ供給される。
【0017】出力ドライブ部112は、小振幅用電源で
あるインタフェース用電源VIFとグランド(接地線)
との間に、2個のnチャネルMOS電界効果トランジス
タ(以下、nチャネルトランジスタと記す)N11,N
12を直接に接続してなる。具体的には、第1のnチャ
ネルトランジスタN11のドレインがインタフェース用
電源VIFへ接続されている。第2のnチャネルトラン
ジスタN12のソースがグランドへ接続されている(接
地されている)。第1のnチャネルトランジスタN11
のソースと第2のnチャネルトランジスタN12のドレ
インとが接続されるとともに、この接続点が外部入出力
端子101へ接続されている。
あるインタフェース用電源VIFとグランド(接地線)
との間に、2個のnチャネルMOS電界効果トランジス
タ(以下、nチャネルトランジスタと記す)N11,N
12を直接に接続してなる。具体的には、第1のnチャ
ネルトランジスタN11のドレインがインタフェース用
電源VIFへ接続されている。第2のnチャネルトラン
ジスタN12のソースがグランドへ接続されている(接
地されている)。第1のnチャネルトランジスタN11
のソースと第2のnチャネルトランジスタN12のドレ
インとが接続されるとともに、この接続点が外部入出力
端子101へ接続されている。
【0018】出力制御部111は、バッファゲートG1
1と、インバータゲートG12と、2個の2入力アンド
ゲートG13,G14から構成されている。この出力制
御部111(各ゲートG11〜G14)は、集積回路内
部電源VDDで動作するよう構成されている。データ端
子(D端子)102に供給された出力論理レベル信号D
は、バッファゲートG11を介して第1の2入力アンド
ゲートG13の一方の入力端子へ供給されるとともに、
インバータゲートG12を介して論理レベルが反転され
た信号が第2の2入力アンドゲートG14の一方の入力
端子へ供給される。出力イネーブル端子(EN端子)1
03に供給された出力イネーブル信号ENは、第1の2
入力アンドゲートG13の他方の入力端子ならびに第2
の2入力アンドゲートG14の他方の入力端子へ供給さ
れる。第1の2入力アンドゲートG13の出力は、第1
のnチャネルトランジスタN11のゲートに供給され
る。第2の2入力アンドゲートG14の出力は、第2の
nチャネルトランジスタN12のゲートに供給される。
1と、インバータゲートG12と、2個の2入力アンド
ゲートG13,G14から構成されている。この出力制
御部111(各ゲートG11〜G14)は、集積回路内
部電源VDDで動作するよう構成されている。データ端
子(D端子)102に供給された出力論理レベル信号D
は、バッファゲートG11を介して第1の2入力アンド
ゲートG13の一方の入力端子へ供給されるとともに、
インバータゲートG12を介して論理レベルが反転され
た信号が第2の2入力アンドゲートG14の一方の入力
端子へ供給される。出力イネーブル端子(EN端子)1
03に供給された出力イネーブル信号ENは、第1の2
入力アンドゲートG13の他方の入力端子ならびに第2
の2入力アンドゲートG14の他方の入力端子へ供給さ
れる。第1の2入力アンドゲートG13の出力は、第1
のnチャネルトランジスタN11のゲートに供給され
る。第2の2入力アンドゲートG14の出力は、第2の
nチャネルトランジスタN12のゲートに供給される。
【0019】この出力回路110は、出力イネーブル端
子103にHレベルの出力イネーブル信号ENが供給さ
れると出力モードとなり、データ端子102に供給され
た論理を外部入出力端子101から出力する。例えば、
出力論理レベル信号DがHレベルの場合、第1の2入力
アンドゲートG13の出力がHレベルとなり、このHレ
ベルによって第1のnチャネルトランジスタN11がオ
ン状態に駆動されるので、外部入出力端子101にイン
タフェース用のHレベル(ほぼインタフェース用電源の
電源電圧レベル)の出力が得られる。出力論理レベル信
号DがLレベルの場合、第2の2入力アンドゲートG1
4の出力がHレベルとなり、このHレベルによって第2
のnチャネルトランジスタN12がオン状態に駆動され
るので、外部入出力端子101にLレベル(ほぼグラン
ド電位)の出力が得られる。
子103にHレベルの出力イネーブル信号ENが供給さ
れると出力モードとなり、データ端子102に供給され
た論理を外部入出力端子101から出力する。例えば、
出力論理レベル信号DがHレベルの場合、第1の2入力
アンドゲートG13の出力がHレベルとなり、このHレ
ベルによって第1のnチャネルトランジスタN11がオ
ン状態に駆動されるので、外部入出力端子101にイン
タフェース用のHレベル(ほぼインタフェース用電源の
電源電圧レベル)の出力が得られる。出力論理レベル信
号DがLレベルの場合、第2の2入力アンドゲートG1
4の出力がHレベルとなり、このHレベルによって第2
のnチャネルトランジスタN12がオン状態に駆動され
るので、外部入出力端子101にLレベル(ほぼグラン
ド電位)の出力が得られる。
【0020】出力イネーブル端子103がLレベルの場
合、各2入力アンドゲートG13,G14の出力は共に
Lレベルとなる。このため、各nチャネルトランジスタ
N11,N12は共にオフ状態となる。すなわち、出力
ドライバ部112は、高インピーダンス状態となる(入
力モード)。この入力モードでは、入力回路120を介
して外部入出力端子101に他の回路,装置等から供給
される信号を集積回路内部に取り込むことができる。
合、各2入力アンドゲートG13,G14の出力は共に
Lレベルとなる。このため、各nチャネルトランジスタ
N11,N12は共にオフ状態となる。すなわち、出力
ドライバ部112は、高インピーダンス状態となる(入
力モード)。この入力モードでは、入力回路120を介
して外部入出力端子101に他の回路,装置等から供給
される信号を集積回路内部に取り込むことができる。
【0021】入力部121は、pチャネル電界効果トラ
ンジスタ(以下、pチャネルトランジスタと記す)P2
1とnチャネルトランジスタN21とからなるCMOS
構成のインバータ回路で構成されている。具体的に次の
ように構成されている。pチャネルトランジスタP21
のソースは小振幅用電源であるインタフェース用電源V
IFに接続されている。nチャネルトランジスタN21
のソースはグランドに接続されている(接地されてい
る)。各トランジスタP21,N21のゲートは相互に
接続されるとともに、このゲート相互接続点は、外部入
出力端子101ならびにレベルシフト回路部122の一
方の入力端子122aに接続されている。各トランジス
タP21,N21のドレインは相互に接続されるととも
に、ドレイン相互接続点はレベルシフト回路部122の
他方の入力端子122bに接続されている。
ンジスタ(以下、pチャネルトランジスタと記す)P2
1とnチャネルトランジスタN21とからなるCMOS
構成のインバータ回路で構成されている。具体的に次の
ように構成されている。pチャネルトランジスタP21
のソースは小振幅用電源であるインタフェース用電源V
IFに接続されている。nチャネルトランジスタN21
のソースはグランドに接続されている(接地されてい
る)。各トランジスタP21,N21のゲートは相互に
接続されるとともに、このゲート相互接続点は、外部入
出力端子101ならびにレベルシフト回路部122の一
方の入力端子122aに接続されている。各トランジス
タP21,N21のドレインは相互に接続されるととも
に、ドレイン相互接続点はレベルシフト回路部122の
他方の入力端子122bに接続されている。
【0022】レベルシフト回路部122は、2個のpチ
ャネルトランジスタP22,P23と、2個のnチャネ
ルトランジスタN22,N23とで構成されている。各
pチャネルトランジスタP22,P23の各ソースは、
集積回路内部電源VDDへそれぞれ接続されている。各
nチャネルトランジスタN22,N23の各ソースは、
グランドに接続されている(接地されている)。一方の
pチャネルトランジスタP22のドレインと一方のnチ
ャネルトランジスタN22のドレインは相互接続される
とともに、この相互接続点は他方のpチャネルトランジ
スタP23のゲートに接続される。他方のpチャネルト
ランジスタP23のドレインと他方のnチャネルトラン
ジスタN23のドレインは相互接続されるとともに、こ
の相互接続点は一方のpチャネルトランジスタP22の
ゲートに接続される。一方のnチャネルトランジスタN
22のゲートは一方の入力端子122aに接続されてい
る。他方のnチャネルトランジスタN23のゲートは他
方の入力端子122bに接続されている。
ャネルトランジスタP22,P23と、2個のnチャネ
ルトランジスタN22,N23とで構成されている。各
pチャネルトランジスタP22,P23の各ソースは、
集積回路内部電源VDDへそれぞれ接続されている。各
nチャネルトランジスタN22,N23の各ソースは、
グランドに接続されている(接地されている)。一方の
pチャネルトランジスタP22のドレインと一方のnチ
ャネルトランジスタN22のドレインは相互接続される
とともに、この相互接続点は他方のpチャネルトランジ
スタP23のゲートに接続される。他方のpチャネルト
ランジスタP23のドレインと他方のnチャネルトラン
ジスタN23のドレインは相互接続されるとともに、こ
の相互接続点は一方のpチャネルトランジスタP22の
ゲートに接続される。一方のnチャネルトランジスタN
22のゲートは一方の入力端子122aに接続されてい
る。他方のnチャネルトランジスタN23のゲートは他
方の入力端子122bに接続されている。
【0023】外部入出力端子101がHレベル(ほぼイ
ンタフェース用電源VIFの電源電圧)の場合、このH
レベルがレベルシフト回路部122の一方の入力端子1
22aに供給されるとともに、CMOS構成のインバー
タ回路を形成する入力部121を介してLレベルがレベ
ルシフト回路部122の他方の入力端子122bに供給
される。一方の入力端子122aがHレベル、他方の入
力端子122bがLレベルの場合、一方のnチャネルト
ランジスタN22がオン状態(導通状態)となり、これ
により他方のpチャネルトランジスタp23のゲートが
Lレベルとなるので、他方のpチャネルトランジスタp
23がオン状態になる。これにより、出力端子104に
Hレベル(ほぼ集積回路内部電源VDDの電源電圧)の
出力が得られる。このとき、他方のnチャネルトランジ
スタN23はオフ(非導通)状態であり、一方のpチャ
ネルトランジスタN22はオン状態である。
ンタフェース用電源VIFの電源電圧)の場合、このH
レベルがレベルシフト回路部122の一方の入力端子1
22aに供給されるとともに、CMOS構成のインバー
タ回路を形成する入力部121を介してLレベルがレベ
ルシフト回路部122の他方の入力端子122bに供給
される。一方の入力端子122aがHレベル、他方の入
力端子122bがLレベルの場合、一方のnチャネルト
ランジスタN22がオン状態(導通状態)となり、これ
により他方のpチャネルトランジスタp23のゲートが
Lレベルとなるので、他方のpチャネルトランジスタp
23がオン状態になる。これにより、出力端子104に
Hレベル(ほぼ集積回路内部電源VDDの電源電圧)の
出力が得られる。このとき、他方のnチャネルトランジ
スタN23はオフ(非導通)状態であり、一方のpチャ
ネルトランジスタN22はオン状態である。
【0024】一方の入力端子122aがLレベル、他方
の入力端子122bがHレベルの場合、他方のnチャネ
ルトランジスタN23がオン状態となり、これにより一
方のpチャネルトランジスタP22のゲートがLレベル
となるので、一方のpチャネルトランジスタP22がオ
ン状態となる。また、一方のnチャネルトランジスタN
22はオフ状態となり、他方のpチャネルトランジスタ
P23のゲートはHレベルとなるため、他方のpチャネ
ルトランジスタP23はオフ状態となる。したがって、
他方のnチャネルトランジスタN23がオン状態となる
ことによって、出力端子104はLレベルとなる。
の入力端子122bがHレベルの場合、他方のnチャネ
ルトランジスタN23がオン状態となり、これにより一
方のpチャネルトランジスタP22のゲートがLレベル
となるので、一方のpチャネルトランジスタP22がオ
ン状態となる。また、一方のnチャネルトランジスタN
22はオフ状態となり、他方のpチャネルトランジスタ
P23のゲートはHレベルとなるため、他方のpチャネ
ルトランジスタP23はオフ状態となる。したがって、
他方のnチャネルトランジスタN23がオン状態となる
ことによって、出力端子104はLレベルとなる。
【0025】すなわち、入力回路120は、外部入出力
端子101の論理レベルに対応した信号を出力端子10
4に発生する。ここで、外部入力端子101の論理振幅
は集積回路内部電源VDDの電源電圧範囲よりも小さい
が、レベルシフト回路部122を介することで、出力端
子104には集積回路内部電源VDDの電源電圧範囲の
論理振幅の信号を得ることができる。
端子101の論理レベルに対応した信号を出力端子10
4に発生する。ここで、外部入力端子101の論理振幅
は集積回路内部電源VDDの電源電圧範囲よりも小さい
が、レベルシフト回路部122を介することで、出力端
子104には集積回路内部電源VDDの電源電圧範囲の
論理振幅の信号を得ることができる。
【0026】
【発明が解決しようとする課題】図5に示した従来の双
方向インタフェース回路(双方向バッファ回路)100
もしくは双方向インタフェース回路100を備えたCM
OS集積回路等にIDDQテストを施す場合、一般に
は、欠陥等に起因する電源電流(リーク電流)を効果的
に検出できるようにするため、集積回路内部電源VDD
と小振幅用電源であるインタフェース用電源VIFとに
同一の電源電圧を供給することが多い。具体的には、集
積回路内部電源VDD,インタフェース用電源VIFの
各電源端子に、集積回路内部電源VDDの電源電圧また
は集積回路内部電源VDDの電源電圧よりも若干高い電
圧を供給して電源電流(IDD)を計測し、供給した電
源電圧に対応して予め設定した基準値よりも大きな電流
が流れるチップは不良チップとして選別排除する。
方向インタフェース回路(双方向バッファ回路)100
もしくは双方向インタフェース回路100を備えたCM
OS集積回路等にIDDQテストを施す場合、一般に
は、欠陥等に起因する電源電流(リーク電流)を効果的
に検出できるようにするため、集積回路内部電源VDD
と小振幅用電源であるインタフェース用電源VIFとに
同一の電源電圧を供給することが多い。具体的には、集
積回路内部電源VDD,インタフェース用電源VIFの
各電源端子に、集積回路内部電源VDDの電源電圧また
は集積回路内部電源VDDの電源電圧よりも若干高い電
圧を供給して電源電流(IDD)を計測し、供給した電
源電圧に対応して予め設定した基準値よりも大きな電流
が流れるチップは不良チップとして選別排除する。
【0027】ここで、集積回路内部電源VDDとインタ
フェース用電源VIFとに同一の電源電圧VDDを供給
してIDDQテストを行なった場合、出力モードでデー
タ端子102の論理レベル(出力データD)をHレベル
に設定したときに、入力部16に貫通電流が流れてしま
い、欠陥等に起因する電源電流(リーク電流)との区別
ができなくなるという問題がある。
フェース用電源VIFとに同一の電源電圧VDDを供給
してIDDQテストを行なった場合、出力モードでデー
タ端子102の論理レベル(出力データD)をHレベル
に設定したときに、入力部16に貫通電流が流れてしま
い、欠陥等に起因する電源電流(リーク電流)との区別
ができなくなるという問題がある。
【0028】イネーブル端子103をHレベルを供給し
た出力モードにおいて、データ端子102をHレベルに
設定すると、第1の2入力アンドゲートG13の出力は
Hレベル(ほぼVDD電圧)となり、このHレベル(ほ
ぼVDD電圧)が第1のnチャネルトランジスタN11
のゲートに供給される。ここで、第1のnチャネルトラ
ンジスタN11のドレインは電源電圧VDDが供給され
ているので、第1のnチャネルトランジスタN11が完
全にオン状態(導通状態)となって外部入出力端子10
1にほぼVDD電圧の出力を発生させるためには、第1
のnチャネルトランジスタN11のソース電位に対して
第1のnチャネルトランジスタN11のゲートしきい値
電圧分だけ高い電位を第1のnチャネルトランジスタN
11のゲートに供給する必要がある。しかしながら、第
1の2入力アンドゲートG13の出力電圧はVDD電圧
を越えることはできないので、外部入出力端子101の
出力電圧は、例えばVDD電圧よりも第1のnチャネル
トランジスタN11のゲートしきい値電圧分だけ低い電
圧、すなわち、VDD電位とグランド電位との中間的な
電位となる。
た出力モードにおいて、データ端子102をHレベルに
設定すると、第1の2入力アンドゲートG13の出力は
Hレベル(ほぼVDD電圧)となり、このHレベル(ほ
ぼVDD電圧)が第1のnチャネルトランジスタN11
のゲートに供給される。ここで、第1のnチャネルトラ
ンジスタN11のドレインは電源電圧VDDが供給され
ているので、第1のnチャネルトランジスタN11が完
全にオン状態(導通状態)となって外部入出力端子10
1にほぼVDD電圧の出力を発生させるためには、第1
のnチャネルトランジスタN11のソース電位に対して
第1のnチャネルトランジスタN11のゲートしきい値
電圧分だけ高い電位を第1のnチャネルトランジスタN
11のゲートに供給する必要がある。しかしながら、第
1の2入力アンドゲートG13の出力電圧はVDD電圧
を越えることはできないので、外部入出力端子101の
出力電圧は、例えばVDD電圧よりも第1のnチャネル
トランジスタN11のゲートしきい値電圧分だけ低い電
圧、すなわち、VDD電位とグランド電位との中間的な
電位となる。
【0029】このVDD電位とグランド電位との中間的
な電位が入力部121を構成する各トランジスタP2
1,N21のゲートに供給されるために、pチャネルト
ランジスタp21が完全にオフ状態とすることができ
ず、このため入力部121に貫通電流が流れてしまう。
入力部121に貫通電流が流れると、IDDQテストに
おける電源電流IDDQは、欠陥等に起因する電源電流
(リーク電流)よりもはるかに大きな値となってしまう
ために、リーク電流の測定ができなくなる。
な電位が入力部121を構成する各トランジスタP2
1,N21のゲートに供給されるために、pチャネルト
ランジスタp21が完全にオフ状態とすることができ
ず、このため入力部121に貫通電流が流れてしまう。
入力部121に貫通電流が流れると、IDDQテストに
おける電源電流IDDQは、欠陥等に起因する電源電流
(リーク電流)よりもはるかに大きな値となってしまう
ために、リーク電流の測定ができなくなる。
【0030】
【発明の目的】この発明はこのような課題を解決するた
めなされたもので、N型MOSトランジスタのみで出力
を駆動する出力回路と、P型MOSトランジスタとN型
MOSトランジスタとで構成された入力回路とを備えた
双方向インタフェース回路(双方向バッファ回路)にお
いて、IDDQテストを効果的に行なえるようにした双
方向インタフェース回路(双方向バッファ回路)を提供
することを目的とする。
めなされたもので、N型MOSトランジスタのみで出力
を駆動する出力回路と、P型MOSトランジスタとN型
MOSトランジスタとで構成された入力回路とを備えた
双方向インタフェース回路(双方向バッファ回路)にお
いて、IDDQテストを効果的に行なえるようにした双
方向インタフェース回路(双方向バッファ回路)を提供
することを目的とする。
【0031】
【課題を解決するための手段】前記課題を解決するため
請求項1に係る双方向インタフェース回路は、N型MO
Sトランジスタのみで出力を駆動する出力回路と、P型
MOSトランジスタとN型MOSトランジスタとからな
るCMOS構成のインバータ回路を有する入力回路とを
備えてなる双方向インタフェース回路において、出力回
路を介してデータ端子に供給された論理レベルに対応し
た論理レベルの出力を外部入出力端子に発生させる出力
モードでは、外部入出力端子からの信号の替わりにデー
タ端子に供給された信号を選択して、選択した信号をP
型MOSトランジスタとN型MOSトランジスタとから
なるCMOS構成のインバータ回路へ供給する入力セレ
クタ回路部を備えたことを特徴とする。
請求項1に係る双方向インタフェース回路は、N型MO
Sトランジスタのみで出力を駆動する出力回路と、P型
MOSトランジスタとN型MOSトランジスタとからな
るCMOS構成のインバータ回路を有する入力回路とを
備えてなる双方向インタフェース回路において、出力回
路を介してデータ端子に供給された論理レベルに対応し
た論理レベルの出力を外部入出力端子に発生させる出力
モードでは、外部入出力端子からの信号の替わりにデー
タ端子に供給された信号を選択して、選択した信号をP
型MOSトランジスタとN型MOSトランジスタとから
なるCMOS構成のインバータ回路へ供給する入力セレ
クタ回路部を備えたことを特徴とする。
【0032】請求項1に係る双方向インタフェース回路
は、出力モードにおいてデータ端子に供給された信号を
CMOS構成のインバータ回路へ供給する入力セレクタ
回路部を備えたので、IDDQテスト時に外部入出力端
子の出力論理レベルがHレベルとなるテスト条件を設定
しても、外部入出力端子に発生した中間的な電位がCM
OS構成のインバータ回路へ供給されることがない。し
たがって、入力回路に中間的な電位が供給されて入力回
路に貫通電流が流れるという状態が発生することがな
い。よって、IDDQテストを効果的に実施することが
できる。また、IDDQテストに際して、CMOS構成
のインバータ回路の入力論理レベルをHレベル,Lレベ
ルの双方の条件にそれぞれ設定することで、CMOS構
成のインバータ回路を構成するP型MOSトランジスタ
ならびにN型MOSトランジスタのそれぞれについて欠
陥等に起因する電源電流(リーク電流)の異常があるか
否かを正確に評価することができる。
は、出力モードにおいてデータ端子に供給された信号を
CMOS構成のインバータ回路へ供給する入力セレクタ
回路部を備えたので、IDDQテスト時に外部入出力端
子の出力論理レベルがHレベルとなるテスト条件を設定
しても、外部入出力端子に発生した中間的な電位がCM
OS構成のインバータ回路へ供給されることがない。し
たがって、入力回路に中間的な電位が供給されて入力回
路に貫通電流が流れるという状態が発生することがな
い。よって、IDDQテストを効果的に実施することが
できる。また、IDDQテストに際して、CMOS構成
のインバータ回路の入力論理レベルをHレベル,Lレベ
ルの双方の条件にそれぞれ設定することで、CMOS構
成のインバータ回路を構成するP型MOSトランジスタ
ならびにN型MOSトランジスタのそれぞれについて欠
陥等に起因する電源電流(リーク電流)の異常があるか
否かを正確に評価することができる。
【0033】なお、入力回路は、P型MOSトランジス
タとN型MOSトランジスタとからなるCMOS構成の
インバータ回路の後段にレベルシフト回路部を備え、こ
のレベルシフト回路部を介して外部入出力端子に供給さ
れた論理レベルに対応した論理出力を得る構成としても
よい。
タとN型MOSトランジスタとからなるCMOS構成の
インバータ回路の後段にレベルシフト回路部を備え、こ
のレベルシフト回路部を介して外部入出力端子に供給さ
れた論理レベルに対応した論理出力を得る構成としても
よい。
【0034】レベルシフト回路部を備えることで、外部
入出力端子に供給される信号の論理振幅が集積回路等の
内部電源電圧に基づく論理振幅と異なる場合でも、レベ
ルシフト回路部を介して内部電源電圧に基づく論理振幅
の信号を得ることができる。
入出力端子に供給される信号の論理振幅が集積回路等の
内部電源電圧に基づく論理振幅と異なる場合でも、レベ
ルシフト回路部を介して内部電源電圧に基づく論理振幅
の信号を得ることができる。
【0035】請求項3に係る双方向インタフェース回路
は、N型MOSトランジスタのみで外部入出力端子を駆
動する出力回路と、P型MOSトランジスタとN型MO
SトランジスタとからなるCMOS構成の回路を有する
入力回路とを備えてなる双方向インタフェース回路にお
いて、出力回路を介してデータ端子に供給された論理レ
ベルに対応した論理レベルの出力を外部入出力端子に発
生させる出力モードでは、外部入出力端子からの信号の
替わりにデータ端子に供給された信号を選択して、選択
した信号を出力する入力セレクタ回路部を備えたことを
特徴とする。
は、N型MOSトランジスタのみで外部入出力端子を駆
動する出力回路と、P型MOSトランジスタとN型MO
SトランジスタとからなるCMOS構成の回路を有する
入力回路とを備えてなる双方向インタフェース回路にお
いて、出力回路を介してデータ端子に供給された論理レ
ベルに対応した論理レベルの出力を外部入出力端子に発
生させる出力モードでは、外部入出力端子からの信号の
替わりにデータ端子に供給された信号を選択して、選択
した信号を出力する入力セレクタ回路部を備えたことを
特徴とする。
【0036】請求項3に係る双方向インタフェース回路
は、出力モードにおいてデータ端子に供給された信号を
選択して出力する入力セレクタ回路部を備えたので、I
DDQテスト時に外部入出力端子の出力論理レベルがH
レベルとなるテスト条件を設定しても、外部入出力端子
に発生した中間的な電位がCMOS構成のインバータ回
路へ供給されることがない。したがって、入力回路に中
間的な電位が供給されて入力回路に貫通電流が流れると
いう状態が発生することがない。よって、IDDQテス
トを効果的に実施することができる。
は、出力モードにおいてデータ端子に供給された信号を
選択して出力する入力セレクタ回路部を備えたので、I
DDQテスト時に外部入出力端子の出力論理レベルがH
レベルとなるテスト条件を設定しても、外部入出力端子
に発生した中間的な電位がCMOS構成のインバータ回
路へ供給されることがない。したがって、入力回路に中
間的な電位が供給されて入力回路に貫通電流が流れると
いう状態が発生することがない。よって、IDDQテス
トを効果的に実施することができる。
【0037】なお、入力回路は、外部入出力端子の電位
と予め設定した基準電位との差に基づいて外部入出力端
子の論理レベルを判定する差動回路部を備えるととも
に、入力セレクタ回路部はIDDQテストモード以外の
通常動作モードでは差動回路部の出力信号を選択して出
力する構成としてもよい。
と予め設定した基準電位との差に基づいて外部入出力端
子の論理レベルを判定する差動回路部を備えるととも
に、入力セレクタ回路部はIDDQテストモード以外の
通常動作モードでは差動回路部の出力信号を選択して出
力する構成としてもよい。
【0038】差動回路部を設けることで、外部入出力端
子の論理レベルをより正確に判定することができる。さ
らに、差動回路部を備えることで、外部入出力端子に供
給される信号の論理振幅が集積回路等の内部電源電圧に
基づく論理振幅と異なる場合でも、差動回路部を介して
内部電源電圧に基づく論理振幅の信号を得ることができ
る。
子の論理レベルをより正確に判定することができる。さ
らに、差動回路部を備えることで、外部入出力端子に供
給される信号の論理振幅が集積回路等の内部電源電圧に
基づく論理振幅と異なる場合でも、差動回路部を介して
内部電源電圧に基づく論理振幅の信号を得ることができ
る。
【0039】また、入力回路は、IDDQテストモード
の際に差動回路部へ対する電源供給を遮断する電源遮断
部を備える構成とする。
の際に差動回路部へ対する電源供給を遮断する電源遮断
部を備える構成とする。
【0040】電源遮断部を備えることで、IDDQテス
ト時に差動回路部への給電を遮断できる。これにより、
差動回路部に定常的に流れる電流を遮断でき、CMOS
回路部の静止状態(quiescent)における電源
電流(IDD)を精度良く計測することができる。
ト時に差動回路部への給電を遮断できる。これにより、
差動回路部に定常的に流れる電流を遮断でき、CMOS
回路部の静止状態(quiescent)における電源
電流(IDD)を精度良く計測することができる。
【0041】また、N型MOSトランジスタの代わりに
N型電界効果トランジスタ、P型MOSトランジスタの
代わりにP型電界効果トランジスタ、CMOS構成の代
わりに相補型トランジスタ構成としてもよい。ここでい
う電界効果トランジスタとしては、MIS型電界効果ト
ランジスタ、MES型電界効果トランジスタ、接合型電
界効果トランジスタ、静電誘導型電界効果トランジスタ
等が挙げられる。
N型電界効果トランジスタ、P型MOSトランジスタの
代わりにP型電界効果トランジスタ、CMOS構成の代
わりに相補型トランジスタ構成としてもよい。ここでい
う電界効果トランジスタとしては、MIS型電界効果ト
ランジスタ、MES型電界効果トランジスタ、接合型電
界効果トランジスタ、静電誘導型電界効果トランジスタ
等が挙げられる。
【0042】
【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。
付図面に基づいて説明する。
【0043】図1はこの発明に係る双方向インタフェー
ス回路(双方向バッファ回路)の回路構成図である。こ
の発明に係る双方向インタフェース回路(双方向バッフ
ァ回路)1は、出力回路10と、入力回路20とからな
る。符号101は外部入出力端子、符号102はデータ
端子、符号103はイネーブル端子、符号104は出力
端子である。
ス回路(双方向バッファ回路)の回路構成図である。こ
の発明に係る双方向インタフェース回路(双方向バッフ
ァ回路)1は、出力回路10と、入力回路20とからな
る。符号101は外部入出力端子、符号102はデータ
端子、符号103はイネーブル端子、符号104は出力
端子である。
【0044】出力回路10は、集積回路内部電源VDD
で動作する出力制御部11と、インタフェース電源VI
Fで動作する出力ドライブ部12とからなる。出力制御
部11は、バッファゲートG11と、インバータゲート
G12と、2個の2入力アンドゲートG13,G14と
を備える。出力ドライブ部12は、2個のnチャネルト
ランジスタN11,N12を直列に接続してなる。出力
回路10の構成ならびに動作は、図5に示した従来の双
方向インタフェース回路100における出力回路110
と同じである。
で動作する出力制御部11と、インタフェース電源VI
Fで動作する出力ドライブ部12とからなる。出力制御
部11は、バッファゲートG11と、インバータゲート
G12と、2個の2入力アンドゲートG13,G14と
を備える。出力ドライブ部12は、2個のnチャネルト
ランジスタN11,N12を直列に接続してなる。出力
回路10の構成ならびに動作は、図5に示した従来の双
方向インタフェース回路100における出力回路110
と同じである。
【0045】入力回路20は、インタフェース電源VI
Fで動作する入力部21と、集積回路内部電源VDDで
動作するレベルシフト回路部22と、入力セレクタ回路
部23とからなる。入力部21は、pチャネルトランジ
スタP21と、nチャネルトランジスタN21とを備え
る。この入力部21の構成ならびに動作は、図5に示し
た従来の双方向インタフェース回路100における入力
部121と同じである。レベルシフト回路部22は、2
個のpチャネルトランジスタP22,P23と、2個の
nチャネルトランジスタN22,N23とを備える。
Fで動作する入力部21と、集積回路内部電源VDDで
動作するレベルシフト回路部22と、入力セレクタ回路
部23とからなる。入力部21は、pチャネルトランジ
スタP21と、nチャネルトランジスタN21とを備え
る。この入力部21の構成ならびに動作は、図5に示し
た従来の双方向インタフェース回路100における入力
部121と同じである。レベルシフト回路部22は、2
個のpチャネルトランジスタP22,P23と、2個の
nチャネルトランジスタN22,N23とを備える。
【0046】この発明に係る双方向インタフェース回路
1の入力回路20は、入力部21の前段に入力セレクタ
回路部23を配置している点が、図5に示した従来の双
方向インタフェース回路100における入力部121と
異なる。入力セレクタ回路部23は、2個のトランスフ
ァゲート24,25と、インバータゲート26とからな
る。
1の入力回路20は、入力部21の前段に入力セレクタ
回路部23を配置している点が、図5に示した従来の双
方向インタフェース回路100における入力部121と
異なる。入力セレクタ回路部23は、2個のトランスフ
ァゲート24,25と、インバータゲート26とからな
る。
【0047】第1のトランスファゲート24は、pチャ
ネルトランジスタP24とnチャネルトランジスタN2
4とを並列に接続してなる。nチャネルトランジスタN
24のゲートには、イネーブル端子103端子のイネー
ブル信号ENが供給され、pチャネルトランジスタP2
4のゲートにはインバータゲート26を介してイネーブ
ル信号ENを反転させた反転イネーブル信号が供給され
る。第1のトランスファゲート24の入力端子(各トラ
ンジスタのドレインまたはソース側)には、外部入力端
子101の入出力信号I/Oが供給される。第1のトラ
ンスファゲート24の出力端子(各トランジスタのソー
スまたはドレイン側)は、入力部21の入力端子(各ト
ランジスタP21,N21)のゲートへ接続されるとと
もに、レベルシフト回路部22の他方の入力端子22b
へ接続される。
ネルトランジスタP24とnチャネルトランジスタN2
4とを並列に接続してなる。nチャネルトランジスタN
24のゲートには、イネーブル端子103端子のイネー
ブル信号ENが供給され、pチャネルトランジスタP2
4のゲートにはインバータゲート26を介してイネーブ
ル信号ENを反転させた反転イネーブル信号が供給され
る。第1のトランスファゲート24の入力端子(各トラ
ンジスタのドレインまたはソース側)には、外部入力端
子101の入出力信号I/Oが供給される。第1のトラ
ンスファゲート24の出力端子(各トランジスタのソー
スまたはドレイン側)は、入力部21の入力端子(各ト
ランジスタP21,N21)のゲートへ接続されるとと
もに、レベルシフト回路部22の他方の入力端子22b
へ接続される。
【0048】第2のトランスファゲート25は、pチャ
ネルトランジスタP25とnチャネルトランジスタN2
5とを並列に接続してなる。pチャネルトランジスタP
25のゲートには、イネーブル端子103端子のイネー
ブル信号ENが供給され、nチャネルトランジスタN2
5のゲートにはインバータゲート26を介してイネーブ
ル信号ENを反転させた反転イネーブル信号が供給され
る。第2のトランスファゲート25の入力端子(各トラ
ンジスタのドレインまたはソース側)には、データ端子
102の出力データ信号Dが供給される。第2のトラン
スファゲート25の出力端子(各トランジスタのソース
またはドレイン側)は、入力部21の入力端子(各トラ
ンジスタP21,N21)のゲートへ接続されるととも
に、レベルシフト回路部22の他方の入力端子22bへ
接続される。なお、インバータゲート26は、集積回路
内部電源VDDで動作する構成としている。
ネルトランジスタP25とnチャネルトランジスタN2
5とを並列に接続してなる。pチャネルトランジスタP
25のゲートには、イネーブル端子103端子のイネー
ブル信号ENが供給され、nチャネルトランジスタN2
5のゲートにはインバータゲート26を介してイネーブ
ル信号ENを反転させた反転イネーブル信号が供給され
る。第2のトランスファゲート25の入力端子(各トラ
ンジスタのドレインまたはソース側)には、データ端子
102の出力データ信号Dが供給される。第2のトラン
スファゲート25の出力端子(各トランジスタのソース
またはドレイン側)は、入力部21の入力端子(各トラ
ンジスタP21,N21)のゲートへ接続されるととも
に、レベルシフト回路部22の他方の入力端子22bへ
接続される。なお、インバータゲート26は、集積回路
内部電源VDDで動作する構成としている。
【0049】次に、この入力セレクタ回路部23の動作
を説明する。外部入出力端子101に供給された入出力
信号I/Oの論理レベルを入力部20を介して集積回路
等の内部に取り込み入力モードでは、イネーブル信号E
NがLレベルに設定される。イネーブル信号ENがLレ
ベルに設定されると、第1のトランスファゲート24を
構成するpチャネルトランジスタP24のゲートはLレ
ベルに駆動され、インバータゲート26を介して第1の
トランスファゲート24を構成するnチャネルトランジ
スタN24のゲートはHレベルに駆動される。このた
め、各トランジスタP24,N24は共にオン状態(導
通状態)となって、外部入出力端子101に供給された
入出力信号I/Oが入力部21ならびにレベルシフト回
路部22へ供給される。
を説明する。外部入出力端子101に供給された入出力
信号I/Oの論理レベルを入力部20を介して集積回路
等の内部に取り込み入力モードでは、イネーブル信号E
NがLレベルに設定される。イネーブル信号ENがLレ
ベルに設定されると、第1のトランスファゲート24を
構成するpチャネルトランジスタP24のゲートはLレ
ベルに駆動され、インバータゲート26を介して第1の
トランスファゲート24を構成するnチャネルトランジ
スタN24のゲートはHレベルに駆動される。このた
め、各トランジスタP24,N24は共にオン状態(導
通状態)となって、外部入出力端子101に供給された
入出力信号I/Oが入力部21ならびにレベルシフト回
路部22へ供給される。
【0050】イネーブル信号ENがLレベルに設定され
ている状態では、第2のトランスファゲート25を構成
するnチャネルトランジスタN25のゲートはLレベル
に駆動され、インバータゲート26を介して第2のトラ
ンスファゲート25を構成するpチャネルトランジスタ
P25のゲートはHレベルに駆動されるので、各トラン
ジスタP25,N25は共にオフ状態(非導通状態)と
なる。これにより、データ端子102に供給されている
出力データ信号Dが入力部21等へ供給されるのを阻止
する。
ている状態では、第2のトランスファゲート25を構成
するnチャネルトランジスタN25のゲートはLレベル
に駆動され、インバータゲート26を介して第2のトラ
ンスファゲート25を構成するpチャネルトランジスタ
P25のゲートはHレベルに駆動されるので、各トラン
ジスタP25,N25は共にオフ状態(非導通状態)と
なる。これにより、データ端子102に供給されている
出力データ信号Dが入力部21等へ供給されるのを阻止
する。
【0051】データ端子102に供給されたデータ出力
信号Dの論理レベルに対応した論理レベルの出力信号を
外部入出力端子101へ出力する出力モードでは、イネ
ーブル信号ENがHレベルに設定される。イネーブル信
号ENがHレベルに設定されると、第1のトランスファ
ゲート24を構成するpチャネルトランジスタP24の
ゲートはHレベルに駆動され、インバータゲート26を
介して第1のトランスファゲート24を構成するnチャ
ネルトランジスタN24のゲートはLレベルに駆動され
る。このため、各トランジスタP24,N24は共にオ
フ状態(非導通状態)となる。これによって、出力ドラ
イブ部12を介して外部入出力端子101へ出力してい
る信号(I/O)が入力部21等へ供給されるのを阻止
する。
信号Dの論理レベルに対応した論理レベルの出力信号を
外部入出力端子101へ出力する出力モードでは、イネ
ーブル信号ENがHレベルに設定される。イネーブル信
号ENがHレベルに設定されると、第1のトランスファ
ゲート24を構成するpチャネルトランジスタP24の
ゲートはHレベルに駆動され、インバータゲート26を
介して第1のトランスファゲート24を構成するnチャ
ネルトランジスタN24のゲートはLレベルに駆動され
る。このため、各トランジスタP24,N24は共にオ
フ状態(非導通状態)となる。これによって、出力ドラ
イブ部12を介して外部入出力端子101へ出力してい
る信号(I/O)が入力部21等へ供給されるのを阻止
する。
【0052】イネーブル信号ENがHレベルに設定され
ている状態では、第2のトランスファゲート25を構成
するnチャネルトランジスタN25のゲートはHレベル
に駆動され、インバータゲート26を介して第2のトラ
ンスファゲート25を構成するpチャネルトランジスタ
P25のゲートはLレベルに駆動されるので、各トラン
ジスタP25,N25は共にオン状態(導通状態)とな
る。これにより、データ端子102に供給されている出
力データ信号Dが入力部21ならびにレベルシフト回路
部22へ供給される。
ている状態では、第2のトランスファゲート25を構成
するnチャネルトランジスタN25のゲートはHレベル
に駆動され、インバータゲート26を介して第2のトラ
ンスファゲート25を構成するpチャネルトランジスタ
P25のゲートはLレベルに駆動されるので、各トラン
ジスタP25,N25は共にオン状態(導通状態)とな
る。これにより、データ端子102に供給されている出
力データ信号Dが入力部21ならびにレベルシフト回路
部22へ供給される。
【0053】図2は図1に示した双方向インタフェース
回路の動作(入出力論理レベルの真理値)を示す説明図
である。図2において、D欄はデータ端子102に供給
される出力データ信号Dの真理値を、EN欄はイネーブ
ル端子103に供給されるイネーブル信号ENの真値値
を、I/O欄は外部入出力端子101の入出力信号I/
Oの真理値を、Y欄は出力端子104の出力信号Yの真
理値を示している。また、備考欄は双方向インタフェー
ス回路1の動作モード(入力モード,出力モード)を示
している。なお、真理値0は論理レベルのLレベルに、
真理値1は論理レベルのHレベルに対応するものであ
る。D欄のXは出力データ信号Dの真理値が0,1のい
ずれであっても双方向インタフェース回路1の動作に影
響を与えないことを示している。
回路の動作(入出力論理レベルの真理値)を示す説明図
である。図2において、D欄はデータ端子102に供給
される出力データ信号Dの真理値を、EN欄はイネーブ
ル端子103に供給されるイネーブル信号ENの真値値
を、I/O欄は外部入出力端子101の入出力信号I/
Oの真理値を、Y欄は出力端子104の出力信号Yの真
理値を示している。また、備考欄は双方向インタフェー
ス回路1の動作モード(入力モード,出力モード)を示
している。なお、真理値0は論理レベルのLレベルに、
真理値1は論理レベルのHレベルに対応するものであ
る。D欄のXは出力データ信号Dの真理値が0,1のい
ずれであっても双方向インタフェース回路1の動作に影
響を与えないことを示している。
【0054】次に、図1に示した双方向インタフェース
回路1の動作を図2に示した動作説明図(真理値表)を
参照に説明する。イネーブル端子103に供給されるイ
ネーブル信号ENがHレベル(真理値1)に設定される
と、双方向インタフェース回路1は出力モード(出力動
作モード)となる。この出力モードでは、データ端子1
02に供給される出力データ信号DがHレベル(真値値
1)である場合、出力制御部11の2入力アンド回路G
13の出力がHレベルとなり、このHレベルの出力によ
って出力ドライブ部12の第1のnチャネルトランジス
タN11がオン状態(導通状態)に駆動される。これに
より、外部入出力端子101はHレベルに駆動される
(入出力信号I/Oの真理値は1となる)。データ端子
102に供給される出力データ信号DがLレベル(真値
値0)である場合、出力制御部11の2入力アンド回路
G14の出力がHレベルとなり、このHレベルの出力に
よって出力ドライブ部12の第2のnチャネルトランジ
スタN12がオン状態(導通状態)に駆動される。これ
により、外部入出力端子101はLレベルに駆動される
(入出力信号I/Oの真理値は0となる)。
回路1の動作を図2に示した動作説明図(真理値表)を
参照に説明する。イネーブル端子103に供給されるイ
ネーブル信号ENがHレベル(真理値1)に設定される
と、双方向インタフェース回路1は出力モード(出力動
作モード)となる。この出力モードでは、データ端子1
02に供給される出力データ信号DがHレベル(真値値
1)である場合、出力制御部11の2入力アンド回路G
13の出力がHレベルとなり、このHレベルの出力によ
って出力ドライブ部12の第1のnチャネルトランジス
タN11がオン状態(導通状態)に駆動される。これに
より、外部入出力端子101はHレベルに駆動される
(入出力信号I/Oの真理値は1となる)。データ端子
102に供給される出力データ信号DがLレベル(真値
値0)である場合、出力制御部11の2入力アンド回路
G14の出力がHレベルとなり、このHレベルの出力に
よって出力ドライブ部12の第2のnチャネルトランジ
スタN12がオン状態(導通状態)に駆動される。これ
により、外部入出力端子101はLレベルに駆動される
(入出力信号I/Oの真理値は0となる)。
【0055】イネーブル信号ENがHレベルに設定され
た出力モードにおいて、入力セレクタ回路23内の第2
のトランスファゲート25がオン状態(導通状態)とな
るので、データ端子102に供給されているデータ信号
Dが第2のトランスファゲート25を介して入力部21
ならびにレベルシフト回路部22の第1の入力端子22
aに供給される。
た出力モードにおいて、入力セレクタ回路23内の第2
のトランスファゲート25がオン状態(導通状態)とな
るので、データ端子102に供給されているデータ信号
Dが第2のトランスファゲート25を介して入力部21
ならびにレベルシフト回路部22の第1の入力端子22
aに供給される。
【0056】データ端子102に供給されているデータ
信号DがLレベル(真理値0)である場合、レベルシフ
ト回路部22の第1の入力端子22aはLレベルになる
とともに、入力部21を構成するCMOS構成のインバ
ータによって反転された信号がレベルシフト回路部22
の第2の入力端子22bへ供給されるので、レベルシフ
ト回路部22の第2の入力端子22bはHレベルとな
る。これにより、レベルシフト回路部22の出力、すな
わち、出力端子104の出力信号はLレベル(真理値
0)となる。
信号DがLレベル(真理値0)である場合、レベルシフ
ト回路部22の第1の入力端子22aはLレベルになる
とともに、入力部21を構成するCMOS構成のインバ
ータによって反転された信号がレベルシフト回路部22
の第2の入力端子22bへ供給されるので、レベルシフ
ト回路部22の第2の入力端子22bはHレベルとな
る。これにより、レベルシフト回路部22の出力、すな
わち、出力端子104の出力信号はLレベル(真理値
0)となる。
【0057】データ端子102に供給されているデータ
信号DがHレベル(真理値1)である場合、レベルシフ
ト回路部22の第1の入力端子22aはHレベルになる
とともに、入力部21を構成するCMOS構成のインバ
ータによって反転された信号がレベルシフト回路部22
の第2の入力端子22bへ供給されるので、レベルシフ
ト回路部22の第2の入力端子22bはHレベルとな
る。これにより、レベルシフト回路部22の出力、すな
わち、出力端子104の出力信号はHレベル(真理値
1)となる。
信号DがHレベル(真理値1)である場合、レベルシフ
ト回路部22の第1の入力端子22aはHレベルになる
とともに、入力部21を構成するCMOS構成のインバ
ータによって反転された信号がレベルシフト回路部22
の第2の入力端子22bへ供給されるので、レベルシフ
ト回路部22の第2の入力端子22bはHレベルとな
る。これにより、レベルシフト回路部22の出力、すな
わち、出力端子104の出力信号はHレベル(真理値
1)となる。
【0058】このように出力モードにおいて入力セレク
タ回路部23は、データ端子102の出力データ信号D
を選択して入力部21ならびにレベルシフト回路部22
へ供給するので、出力端子104にはデータ端子102
の論理レベルに対応した出力信号Yが得られる。なお、
この出力モードでは、入力セレクタ回路部23内の第1
のトランスファゲート24がオフ状態(非導通状態)に
制御されるので、外部入出力端子101に出力されてい
る信号I/Oが入力部21等へ伝播することはない。
タ回路部23は、データ端子102の出力データ信号D
を選択して入力部21ならびにレベルシフト回路部22
へ供給するので、出力端子104にはデータ端子102
の論理レベルに対応した出力信号Yが得られる。なお、
この出力モードでは、入力セレクタ回路部23内の第1
のトランスファゲート24がオフ状態(非導通状態)に
制御されるので、外部入出力端子101に出力されてい
る信号I/Oが入力部21等へ伝播することはない。
【0059】したがって、出力データ信号DのHレベル
に基づいて出力ドライブ部12内の第1のnチャネルト
ランジスタN11がオン状態に駆動され、外部入出力端
子101に集積回路内部電源VDDの電位よりも低い中
間電位が出力されている状態でも、この中間電位が入力
部21へ供給されることはない。したがって、インタフ
ェース電源VIFと集積回路内部電源VDDとにIDD
Q試験用電源(例えばVDD)を供給した状態でIDD
Qテストを行なう際に、出力モード(出力動作モード)
が設定されても、出力ドライブ部12を介して外部入出
力端子101に出力される中間電位が入力部21へ供給
されることがない。したがって、IDDQテスト時の入
力部21に貫通電流が流れることはなくなり、回路動作
が静止状態(quiescent)にあるときの電源電
流(IDD)を高精度に測定することができ、IDDQ
テストを効果的に行なうことができる。
に基づいて出力ドライブ部12内の第1のnチャネルト
ランジスタN11がオン状態に駆動され、外部入出力端
子101に集積回路内部電源VDDの電位よりも低い中
間電位が出力されている状態でも、この中間電位が入力
部21へ供給されることはない。したがって、インタフ
ェース電源VIFと集積回路内部電源VDDとにIDD
Q試験用電源(例えばVDD)を供給した状態でIDD
Qテストを行なう際に、出力モード(出力動作モード)
が設定されても、出力ドライブ部12を介して外部入出
力端子101に出力される中間電位が入力部21へ供給
されることがない。したがって、IDDQテスト時の入
力部21に貫通電流が流れることはなくなり、回路動作
が静止状態(quiescent)にあるときの電源電
流(IDD)を高精度に測定することができ、IDDQ
テストを効果的に行なうことができる。
【0060】イネーブル端子103のイネーブル信号E
NがLレベル(真理値0)に設定されると、双方向イン
タフェース回路1は入力モード(入力動作モード)とな
る。この入力モードでは、出力制御部11内の各2入力
アンドゲートG13,G14の出力は共にLレベルとな
るので、出力ドライブ部12の各nチャネルトランジス
タN11,N12は共にオフ状態(非導通状態)とな
る。すなわち、出力ドライブ部12は高インピーダンス
状態となる。
NがLレベル(真理値0)に設定されると、双方向イン
タフェース回路1は入力モード(入力動作モード)とな
る。この入力モードでは、出力制御部11内の各2入力
アンドゲートG13,G14の出力は共にLレベルとな
るので、出力ドライブ部12の各nチャネルトランジス
タN11,N12は共にオフ状態(非導通状態)とな
る。すなわち、出力ドライブ部12は高インピーダンス
状態となる。
【0061】一方、イネーブル信号ENがHレベルに設
定された出力モードにおいて、入力セレクタ回路23内
の第1のトランスファゲート24がオン状態(導通状
態)となるので、外部入出力端子101に供給された信
号I/Oは第1のトランスファゲート24を介して入力
部21ならびにレベルシフト回路部22の第1の入力端
子22aに供給される。このとき、第2のトランスファ
ゲート25はオフ状態(非導通状態)となるので、デー
タ端子102の出力データ信号Dが入力部21等に供給
されることはない。
定された出力モードにおいて、入力セレクタ回路23内
の第1のトランスファゲート24がオン状態(導通状
態)となるので、外部入出力端子101に供給された信
号I/Oは第1のトランスファゲート24を介して入力
部21ならびにレベルシフト回路部22の第1の入力端
子22aに供給される。このとき、第2のトランスファ
ゲート25はオフ状態(非導通状態)となるので、デー
タ端子102の出力データ信号Dが入力部21等に供給
されることはない。
【0062】外部入出力端子101に供給されている信
号I/OがLレベル(真理値0)である場合、レベルシ
フト回路部22の第1の入力端子22aはLレベルにな
るとともに、入力部21を構成するCMOS構成のイン
バータによって反転された信号がレベルシフト回路部2
2の第2の入力端子22bへ供給されるので、レベルシ
フト回路部22の第2の入力端子22bはHレベルとな
る。これにより、レベルシフト回路部22の出力、すな
わち、出力端子104の出力信号はLレベル(真理値
0)となる。
号I/OがLレベル(真理値0)である場合、レベルシ
フト回路部22の第1の入力端子22aはLレベルにな
るとともに、入力部21を構成するCMOS構成のイン
バータによって反転された信号がレベルシフト回路部2
2の第2の入力端子22bへ供給されるので、レベルシ
フト回路部22の第2の入力端子22bはHレベルとな
る。これにより、レベルシフト回路部22の出力、すな
わち、出力端子104の出力信号はLレベル(真理値
0)となる。
【0063】外部入出力端子101に供給されている信
号I/OがHレベル(真理値1)である場合、レベルシ
フト回路部22の第1の入力端子22aはHレベルにな
るとともに、入力部21を構成するCMOS構成のイン
バータによって反転された信号がレベルシフト回路部2
2の第2の入力端子22bへ供給されるので、レベルシ
フト回路部22の第2の入力端子22bはHレベルとな
る。これにより、レベルシフト回路部22の出力、すな
わち、出力端子104の出力信号はHレベル(真理値
1)となる。
号I/OがHレベル(真理値1)である場合、レベルシ
フト回路部22の第1の入力端子22aはHレベルにな
るとともに、入力部21を構成するCMOS構成のイン
バータによって反転された信号がレベルシフト回路部2
2の第2の入力端子22bへ供給されるので、レベルシ
フト回路部22の第2の入力端子22bはHレベルとな
る。これにより、レベルシフト回路部22の出力、すな
わち、出力端子104の出力信号はHレベル(真理値
1)となる。
【0064】このように入力モードにおいて入力セレク
タ回路部23は、外部入出力端子101の信号I/Oを
選択して入力部21ならびにレベルシフト回路部22へ
供給するので、出力端子104には外部入出力端子10
1の論理レベルに対応した出力信号Yが得られる。
タ回路部23は、外部入出力端子101の信号I/Oを
選択して入力部21ならびにレベルシフト回路部22へ
供給するので、出力端子104には外部入出力端子10
1の論理レベルに対応した出力信号Yが得られる。
【0065】したがって、インタフェース電源VIFと
集積回路内部電源VDDとにIDDQ試験用電源(例え
ばVDD)を供給してIDDQテストを行なう際に、入
力モード(入力動作モード)において外部入出力端子1
01をHレベルに設定する場合には、Hレベルの電源電
位をIDDQ試験用電源(例えばVDD)の電源電圧電
位とすることによって、中間電位が入力部21へ供給さ
れることはなくなる。これにより、IDDQテスト時の
入力部21に貫通電流が流れることはなくなり、回路動
作が静止状態(quiescent)にあるときの電源
電流(IDD)を高精度に測定することができ、IDD
Qテストを効果的に行なうことができる。
集積回路内部電源VDDとにIDDQ試験用電源(例え
ばVDD)を供給してIDDQテストを行なう際に、入
力モード(入力動作モード)において外部入出力端子1
01をHレベルに設定する場合には、Hレベルの電源電
位をIDDQ試験用電源(例えばVDD)の電源電圧電
位とすることによって、中間電位が入力部21へ供給さ
れることはなくなる。これにより、IDDQテスト時の
入力部21に貫通電流が流れることはなくなり、回路動
作が静止状態(quiescent)にあるときの電源
電流(IDD)を高精度に測定することができ、IDD
Qテストを効果的に行なうことができる。
【0066】なお、図1に示した双方向バッファ回路1
は、出力ドライブ部12をnチャネルトランジスタN1
1,N12のみで構成する回路構成であり、インタフェ
ース電源VIFの電源電圧が集積回路内部電源VDDよ
りも低い場合に極めて有効な回路構成である。すなわ
ち、インタフェース電源VIFの電源電圧が集積回路内
部電源VDDの電源電圧に対してnチャネルトランジス
タN11のゲート−ソース間しきい値電圧VTH分以上
低い設定の場合には、2入力アンドゲートG13のHレ
ベル出力に基づいてnチャネルトランジスタN11をほ
ぼ完全にオン状態に駆動することができ、出力ドライブ
部12における消費電力を低減させるとともに、外部入
出力端子101に出力する入出力信号I/OのHレベル
の電位を安定なものにすることができる。しかしなが
ら、図1に示した双方向バッファ回路1において、イン
タフェース電源VIFの電源電圧を集積回路内部電源V
DDよりも必ず低く設定する必要はなく、IDDQテス
ト時以外の通常動作時において集積回路内部電源VDD
とインタフェース用電源VIFとを同一の電源電圧とし
てもよい。
は、出力ドライブ部12をnチャネルトランジスタN1
1,N12のみで構成する回路構成であり、インタフェ
ース電源VIFの電源電圧が集積回路内部電源VDDよ
りも低い場合に極めて有効な回路構成である。すなわ
ち、インタフェース電源VIFの電源電圧が集積回路内
部電源VDDの電源電圧に対してnチャネルトランジス
タN11のゲート−ソース間しきい値電圧VTH分以上
低い設定の場合には、2入力アンドゲートG13のHレ
ベル出力に基づいてnチャネルトランジスタN11をほ
ぼ完全にオン状態に駆動することができ、出力ドライブ
部12における消費電力を低減させるとともに、外部入
出力端子101に出力する入出力信号I/OのHレベル
の電位を安定なものにすることができる。しかしなが
ら、図1に示した双方向バッファ回路1において、イン
タフェース電源VIFの電源電圧を集積回路内部電源V
DDよりも必ず低く設定する必要はなく、IDDQテス
ト時以外の通常動作時において集積回路内部電源VDD
とインタフェース用電源VIFとを同一の電源電圧とし
てもよい。
【0067】図3はこの発明に係る他の双方向インタフ
ェース回路(双方向バッファ回路)の回路構成図であ
る。図3に示す他の双方向インタフェース回路(双方向
バッファ回路)2は、出力回路10と、入力回路30と
からなる。出力回路10は図1に示したもの、ならび
に、図5に示したものと同じである。符号101は外部
入出力端子、符号102はデータ端子、符号103はイ
ネーブル端子、符号104は出力端子である。符号10
5は基準電圧(参照電圧)端子、符号106はテスト端
子である。
ェース回路(双方向バッファ回路)の回路構成図であ
る。図3に示す他の双方向インタフェース回路(双方向
バッファ回路)2は、出力回路10と、入力回路30と
からなる。出力回路10は図1に示したもの、ならび
に、図5に示したものと同じである。符号101は外部
入出力端子、符号102はデータ端子、符号103はイ
ネーブル端子、符号104は出力端子である。符号10
5は基準電圧(参照電圧)端子、符号106はテスト端
子である。
【0068】入力回路30は、電源遮断部31と、差動
回路部32と、入力セレクタ回路部33とからなる。電
源遮断部31はpチャネルトランジスタP31を用いて
構成している。pチャネルトランジスタP31のソース
には集積回路内部電源VDDが供給される。pチャネル
トランジスタP31のドレインは、差動回路部32の電
源端子に接続される。pチャネルトランジスタP31の
ドレインは、テスト端子106に接続される。
回路部32と、入力セレクタ回路部33とからなる。電
源遮断部31はpチャネルトランジスタP31を用いて
構成している。pチャネルトランジスタP31のソース
には集積回路内部電源VDDが供給される。pチャネル
トランジスタP31のドレインは、差動回路部32の電
源端子に接続される。pチャネルトランジスタP31の
ドレインは、テスト端子106に接続される。
【0069】IDDQテストを行なう際には、テスト端
子106にHレベルのテスト信号TSTを供給する。テ
スト端子106がHレベルに設定されるとpチャネルト
ランジスタP31はオフ状態(非導通状態)となって、
差動回路部32に対する電源供給を遮断する。IDDQ
テストを行なわない通常の動作モードでは、テスト端子
106はLレベルに設定される。テスト端子106がL
レベルに設定されるとpチャネルトランジスタP31は
オン状態(導通状態)となり、このpチャネルトランジ
スタP31を介して差動回路部32へ電源が供給され
る。なお、pチャネルトランジスタP31を介して所定
の定電流を差動回路部32へ供給する構成としてもよ
い。
子106にHレベルのテスト信号TSTを供給する。テ
スト端子106がHレベルに設定されるとpチャネルト
ランジスタP31はオフ状態(非導通状態)となって、
差動回路部32に対する電源供給を遮断する。IDDQ
テストを行なわない通常の動作モードでは、テスト端子
106はLレベルに設定される。テスト端子106がL
レベルに設定されるとpチャネルトランジスタP31は
オン状態(導通状態)となり、このpチャネルトランジ
スタP31を介して差動回路部32へ電源が供給され
る。なお、pチャネルトランジスタP31を介して所定
の定電流を差動回路部32へ供給する構成としてもよ
い。
【0070】差動回路部32はシングルエンド型差動増
幅回路の構成としている。この差動回路部32は、差動
増幅回路を構成する2個の各pチャネルトランジスタP
32,P33と、カレントミラー回路を構成する2個の
nチャネルトランジスタN31,N32とを備える。各
pチャネルトランジスタP32,P33の各ソースは、
電源遮断部31を構成するpチャネルトランジスタp3
1のドレインに接続される。一方のpチャネルトランジ
スタP32のゲートは、外部入出力端子101に接続さ
れる。他方のpチャネルトランジスタP33のゲート
は、基準電圧(参照電圧)端子105に接続される。一
方のpチャネルトランジスタP32のドレインは一方の
nチャネルトランジスタN31のドレインに接続される
とともに、入力セレクタ部33の第1の入力端子Aに接
続される。
幅回路の構成としている。この差動回路部32は、差動
増幅回路を構成する2個の各pチャネルトランジスタP
32,P33と、カレントミラー回路を構成する2個の
nチャネルトランジスタN31,N32とを備える。各
pチャネルトランジスタP32,P33の各ソースは、
電源遮断部31を構成するpチャネルトランジスタp3
1のドレインに接続される。一方のpチャネルトランジ
スタP32のゲートは、外部入出力端子101に接続さ
れる。他方のpチャネルトランジスタP33のゲート
は、基準電圧(参照電圧)端子105に接続される。一
方のpチャネルトランジスタP32のドレインは一方の
nチャネルトランジスタN31のドレインに接続される
とともに、入力セレクタ部33の第1の入力端子Aに接
続される。
【0071】各nチャネルトランジスタN31,N32
の各ソースはそれぞれグランドに接続される(接地され
る)。各nチャネルトランジスタN31,N32のゲー
トは相互に接続されるとともに、ゲート相互接続点は他
方のnチャネルトランジスタN32のドレインに接続さ
れる。さらに、他方のnチャネルトランジスタN32の
ドレインは他方のpチャネルトランジスタP33のドレ
インに接続される。
の各ソースはそれぞれグランドに接続される(接地され
る)。各nチャネルトランジスタN31,N32のゲー
トは相互に接続されるとともに、ゲート相互接続点は他
方のnチャネルトランジスタN32のドレインに接続さ
れる。さらに、他方のnチャネルトランジスタN32の
ドレインは他方のpチャネルトランジスタP33のドレ
インに接続される。
【0072】基準電圧(参照電圧)端子105には、予
め設定した基準電圧(参照電圧)VREFが供給され
る。この基準電圧(参照電圧)VREFは、例えばイン
タフェース用電源VIFによって外部入出力端子101
に出力される信号I/OのHレベルの電位とグランド電
位との略中間の値に設定される。
め設定した基準電圧(参照電圧)VREFが供給され
る。この基準電圧(参照電圧)VREFは、例えばイン
タフェース用電源VIFによって外部入出力端子101
に出力される信号I/OのHレベルの電位とグランド電
位との略中間の値に設定される。
【0073】次に、差動回路部32の動作を説明する。
テスト端子106がLレベルに設定されると、電源遮断
部31を構成するpチャネルトランジスタP31がオン
状態となり、差動回路部32に集積回路内部電源VDD
が供給され、差動回路部32は動作状態となる。外部入
出力端子101の信号I/Oの電位が基準電位VREF
よりも低い場合、差動回路部32の出力(入力セレクタ
回路部33の第1の入力端子Aに供給される出力)はH
レベル(ほぼVDDレベル)となる。外部入出力端子1
01の信号I/Oの電位が基準電位VREFよりも高い
場合、差動回路部32の出力(入力セレクタ回路部33
の第1の入力端子Aに供給される出力)はLレベル(ほ
ぼグランドレベル)となる。言い換えれば、外部入出力
端子101に供給される信号I/Oの論理レベルを反転
した信号が差動回路部32から出力される。
テスト端子106がLレベルに設定されると、電源遮断
部31を構成するpチャネルトランジスタP31がオン
状態となり、差動回路部32に集積回路内部電源VDD
が供給され、差動回路部32は動作状態となる。外部入
出力端子101の信号I/Oの電位が基準電位VREF
よりも低い場合、差動回路部32の出力(入力セレクタ
回路部33の第1の入力端子Aに供給される出力)はH
レベル(ほぼVDDレベル)となる。外部入出力端子1
01の信号I/Oの電位が基準電位VREFよりも高い
場合、差動回路部32の出力(入力セレクタ回路部33
の第1の入力端子Aに供給される出力)はLレベル(ほ
ぼグランドレベル)となる。言い換えれば、外部入出力
端子101に供給される信号I/Oの論理レベルを反転
した信号が差動回路部32から出力される。
【0074】このように、図3に示す双方向インタフェ
ース回路2は、入力回路30内に差動回路部32を備え
る構成としているので、外部入出力端子101の論理レ
ベルを基準電圧VREFとの比較によって正確に判定す
ることができる。
ース回路2は、入力回路30内に差動回路部32を備え
る構成としているので、外部入出力端子101の論理レ
ベルを基準電圧VREFとの比較によって正確に判定す
ることができる。
【0075】入力セレクタ回路部33は、3系統の入力
端子A,B,Cと、1系統の出力端子Oと、2系統の選
択条件設定端子S1,S2とを備える。第1の入力端子
Aには差動回路部32の出力信号が供給される。第2の
入力端子Bには外部入力端子101の入出力信号I/O
(差動回路部32の入力信号)が供給される。第3の入
力端子Cにはデータ端子102の出力データ信号Dが供
給される。入力セレクタ回路部33の出力端子Oは双方
向インタフェース回路2の出力端子104に接続され
る。第1の選択条件設定端子S1にはテスト端子106
に供給されたテスト信号TSTが供給される。第2の選
択条件設定端子S1にはイネーブル端子103に供給さ
れたイネーブル信号ENが供給される。
端子A,B,Cと、1系統の出力端子Oと、2系統の選
択条件設定端子S1,S2とを備える。第1の入力端子
Aには差動回路部32の出力信号が供給される。第2の
入力端子Bには外部入力端子101の入出力信号I/O
(差動回路部32の入力信号)が供給される。第3の入
力端子Cにはデータ端子102の出力データ信号Dが供
給される。入力セレクタ回路部33の出力端子Oは双方
向インタフェース回路2の出力端子104に接続され
る。第1の選択条件設定端子S1にはテスト端子106
に供給されたテスト信号TSTが供給される。第2の選
択条件設定端子S1にはイネーブル端子103に供給さ
れたイネーブル信号ENが供給される。
【0076】入力セレクタ回路部33は、第1の選択条
件設定端子S1に供給されるテスト信号TSTがLレベ
ルの場合(通常動作モード)には、第1の入力端子Aに
供給された差動回路部32の出力信号を選択し、選択し
た差動回路部32の出力信号の論理レベルを反転した信
号を出力端子Oから出力する。
件設定端子S1に供給されるテスト信号TSTがLレベ
ルの場合(通常動作モード)には、第1の入力端子Aに
供給された差動回路部32の出力信号を選択し、選択し
た差動回路部32の出力信号の論理レベルを反転した信
号を出力端子Oから出力する。
【0077】入力セレクタ回路部33は、第1の選択条
件設定端子S1に供給されるテスト信号TSTがHレベ
ルの場合(IDDQテストモード)、第2の選択条件設
定端子S2に供給されるイネーブル信号ENの論理レベ
ルがHレベルであるとき(出力モード時)には、第3の
入力端子Cに供給される出力データ信号Dを選択し、選
択した出力データ信号Dを出力端子Oから出力する。ま
た、第2の選択条件設定端子S2に供給されるイネーブ
ル信号ENの論理レベルがLレベルであるとき(入力モ
ード時)には、第2の入力端子Bに供給される外部入力
端子101の入出力信号I/Oを選択し、選択した入出
力信号I/Oを出力端子Oから出力する。
件設定端子S1に供給されるテスト信号TSTがHレベ
ルの場合(IDDQテストモード)、第2の選択条件設
定端子S2に供給されるイネーブル信号ENの論理レベ
ルがHレベルであるとき(出力モード時)には、第3の
入力端子Cに供給される出力データ信号Dを選択し、選
択した出力データ信号Dを出力端子Oから出力する。ま
た、第2の選択条件設定端子S2に供給されるイネーブ
ル信号ENの論理レベルがLレベルであるとき(入力モ
ード時)には、第2の入力端子Bに供給される外部入力
端子101の入出力信号I/Oを選択し、選択した入出
力信号I/Oを出力端子Oから出力する。
【0078】図4は図3に示した他の双方向インタフェ
ース回路の動作(入出力論理レベルの真理値)を示す説
明図である。図4において、D欄はデータ端子102に
供給される出力データ信号Dの真理値を、EN欄はイネ
ーブル端子103に供給されるイネーブル信号ENの真
値値を、I/O欄は外部入出力端子101の入出力信号
I/Oの真理値を、Y欄は出力端子104の出力信号Y
の真理値を示している。また、(Y)欄は3入力構成の
入力セレクタ回路部33で選択される入力端子A,B,
Cを示している。なお、備考欄は双方向インタフェース
回路2の動作モード(通常入力モード,通常出力モー
ド,IDDQテスト状態における出力モード、ならび
に、IDDQテスト状態における入力モード)を示して
いる。なお、真理値0は論理レベルのLレベルに、真理
値1は論理レベルのHレベルに対応するものである。D
欄のXは出力データ信号Dの真理値が0,1のいずれで
あっても双方向インタフェース回路2の動作に影響を与
えないことを示している。
ース回路の動作(入出力論理レベルの真理値)を示す説
明図である。図4において、D欄はデータ端子102に
供給される出力データ信号Dの真理値を、EN欄はイネ
ーブル端子103に供給されるイネーブル信号ENの真
値値を、I/O欄は外部入出力端子101の入出力信号
I/Oの真理値を、Y欄は出力端子104の出力信号Y
の真理値を示している。また、(Y)欄は3入力構成の
入力セレクタ回路部33で選択される入力端子A,B,
Cを示している。なお、備考欄は双方向インタフェース
回路2の動作モード(通常入力モード,通常出力モー
ド,IDDQテスト状態における出力モード、ならび
に、IDDQテスト状態における入力モード)を示して
いる。なお、真理値0は論理レベルのLレベルに、真理
値1は論理レベルのHレベルに対応するものである。D
欄のXは出力データ信号Dの真理値が0,1のいずれで
あっても双方向インタフェース回路2の動作に影響を与
えないことを示している。
【0079】次に、図3に示した双方向インタフェース
回路2の動作を図4に示した動作説明図(真理値表)を
参照に説明する。テスト信号TSTがLレベル(真理値
0)に設定され、かつ、イネーブル信号ENがHレベル
(真理値1)に設定されると、双方向インタフェース回
路2は通常動作状態での出力モードとなる。この通常出
力モードでは、データ端子102に供給される出力デー
タ信号DがHレベル(真値値1)である場合、出力制御
部11の2入力アンド回路G13の出力がHレベルとな
り、このHレベルの出力によって出力ドライブ部12の
第1のnチャネルトランジスタN11がオン状態(導通
状態)に駆動される。これにより、外部入出力端子10
1はHレベルに駆動される(入出力信号I/Oの真理値
は1となる)。
回路2の動作を図4に示した動作説明図(真理値表)を
参照に説明する。テスト信号TSTがLレベル(真理値
0)に設定され、かつ、イネーブル信号ENがHレベル
(真理値1)に設定されると、双方向インタフェース回
路2は通常動作状態での出力モードとなる。この通常出
力モードでは、データ端子102に供給される出力デー
タ信号DがHレベル(真値値1)である場合、出力制御
部11の2入力アンド回路G13の出力がHレベルとな
り、このHレベルの出力によって出力ドライブ部12の
第1のnチャネルトランジスタN11がオン状態(導通
状態)に駆動される。これにより、外部入出力端子10
1はHレベルに駆動される(入出力信号I/Oの真理値
は1となる)。
【0080】差動回路部32は、外部入出力端子101
の入出力信号I/Oの電圧と基準電位VREFとを比較
した結果、Lレベルの差動回路部出力を発生する。この
差動回路部出力は、入力セレクタ回路部33の第1の入
力端子Aに供給される。テスト信号TSTがLレベルに
設定された通常動作モードでは、入力セレクタ回路部3
3は、第1の入力端子Aに供給される信号を選択し、そ
の論理レベルを反転した出力を発生する。したがって、
双方向インタフェース回路2の出力端子104にはHレ
ベルの出力信号Yが得られる。
の入出力信号I/Oの電圧と基準電位VREFとを比較
した結果、Lレベルの差動回路部出力を発生する。この
差動回路部出力は、入力セレクタ回路部33の第1の入
力端子Aに供給される。テスト信号TSTがLレベルに
設定された通常動作モードでは、入力セレクタ回路部3
3は、第1の入力端子Aに供給される信号を選択し、そ
の論理レベルを反転した出力を発生する。したがって、
双方向インタフェース回路2の出力端子104にはHレ
ベルの出力信号Yが得られる。
【0081】なお、この通常出力モードで、外部出力端
子101に出力される入出力信号I/OがLレベルの場
合、差動回路部32の出力はHレベルとなり、このHレ
ベルが入力セレクタ回路部33によって選択され、且つ
その論理レベルが反転されて出力されるので、双方向イ
ンタフェース回路2の出力端子104にはLレベルの出
力信号Yが得られる。
子101に出力される入出力信号I/OがLレベルの場
合、差動回路部32の出力はHレベルとなり、このHレ
ベルが入力セレクタ回路部33によって選択され、且つ
その論理レベルが反転されて出力されるので、双方向イ
ンタフェース回路2の出力端子104にはLレベルの出
力信号Yが得られる。
【0082】このように、通常出力モードでは、出力ド
ライブ部12を介して外部入出力端子101に出力した
信号I/Oの論理レベルが差動回路部32によって判定
されるとともに、入力セレクタ回路部33を介して外部
入出力端子101に出力した信号I/Oの論理レベルの
対応した論理レベルの出力信号が出力される。
ライブ部12を介して外部入出力端子101に出力した
信号I/Oの論理レベルが差動回路部32によって判定
されるとともに、入力セレクタ回路部33を介して外部
入出力端子101に出力した信号I/Oの論理レベルの
対応した論理レベルの出力信号が出力される。
【0083】テスト信号TSTがLレベル(真理値0)
に設定され、かつ、イネーブル信号ENがLレベル(真
理値0)に設定されると、双方向インタフェース回路2
は通常動作状態での入力モードとなる。この通常入力モ
ードでは、出力ドライブ部12は高インピーダンス状態
となり、外部入出力端子101に他の装置,集積回路等
から供給される信号I/Oを入力回路30を介して集積
回路内部等へ取り込むことができる。
に設定され、かつ、イネーブル信号ENがLレベル(真
理値0)に設定されると、双方向インタフェース回路2
は通常動作状態での入力モードとなる。この通常入力モ
ードでは、出力ドライブ部12は高インピーダンス状態
となり、外部入出力端子101に他の装置,集積回路等
から供給される信号I/Oを入力回路30を介して集積
回路内部等へ取り込むことができる。
【0084】すなわち、テスト信号TSTがLレベルで
あるので、差動回路部32は動作状態にあり、また、入
力セレクタ回路部33は第1の入力端子Aに供給される
差動回路部32の出力信号を選択し、選択した出力信号
の論理レベルを反転させた出力信号Yを出力端子104
に出力する。したがって、外部入出力端子101に論理
振幅の小さい信号I/Oが入力される場合でも、差動回
路部32によって外部入出力端子101に入力された信
号I/Oの論理レベルを正確に判定し、入力セレクタ回
路部33を介して外部入出力端子101に入力された信
号I/Oの論理レベルに対応した出力Yを得ることがで
きる。
あるので、差動回路部32は動作状態にあり、また、入
力セレクタ回路部33は第1の入力端子Aに供給される
差動回路部32の出力信号を選択し、選択した出力信号
の論理レベルを反転させた出力信号Yを出力端子104
に出力する。したがって、外部入出力端子101に論理
振幅の小さい信号I/Oが入力される場合でも、差動回
路部32によって外部入出力端子101に入力された信
号I/Oの論理レベルを正確に判定し、入力セレクタ回
路部33を介して外部入出力端子101に入力された信
号I/Oの論理レベルに対応した出力Yを得ることがで
きる。
【0085】テスト信号TSTがHレベル(真理値1)
に設定され、かつ、イネーブル信号ENがHレベル(真
理値1)に設定されると、双方向インタフェース回路2
はIDDQテスト状態での出力モードとなる。このID
DQ出力モードにおいて出力回路10は、データ端子1
02に供給される出力データ信号Dの論理レベルに対応
して外部入出力端子101をHレベルまたはLレベルに
駆動する。
に設定され、かつ、イネーブル信号ENがHレベル(真
理値1)に設定されると、双方向インタフェース回路2
はIDDQテスト状態での出力モードとなる。このID
DQ出力モードにおいて出力回路10は、データ端子1
02に供給される出力データ信号Dの論理レベルに対応
して外部入出力端子101をHレベルまたはLレベルに
駆動する。
【0086】テスト信号TSTがHレベルに設定されて
いるので、電源遮断部31は差動回路部32に対する電
源供給を遮断する。したがって、差動回路部32は非動
作状態となり、差動回路部32に流れる定常電流はゼロ
になる。また、テスト信号TSTならびにイネーブル信
号ENがともにHレベルに設定されているので、入力セ
レクタ回路部33は第3の入力端子Cに供給される出力
データ信号Dを選択し、選択した出力データ信号Dを出
力信号Yとして出力端子104に出力する。
いるので、電源遮断部31は差動回路部32に対する電
源供給を遮断する。したがって、差動回路部32は非動
作状態となり、差動回路部32に流れる定常電流はゼロ
になる。また、テスト信号TSTならびにイネーブル信
号ENがともにHレベルに設定されているので、入力セ
レクタ回路部33は第3の入力端子Cに供給される出力
データ信号Dを選択し、選択した出力データ信号Dを出
力信号Yとして出力端子104に出力する。
【0087】IDDQテストでは、インタフェース用電
源VIFと集積回路内部電源VDDの双方にIDDQテ
スト用電源(例えばVDD)を供給して電源電流IDD
の測定を行なうのが一般的である。双方向インタフェー
ス回路2は、出力ドライブ部12内のnチャネルトラン
ジスタN11を介してHレベルの出力を外部入出力端子
101へ供給する構成である。このため、IDDQ出力
モードでは、外部入出力端子101の出力されるHレベ
ルの信号の電位はIDDQテスト用電源(例えばVD
D)の電源電圧よりも低くなり、IDDQテスト用電源
(例えばVDD)の電源電圧よりも低く電位が入力セレ
クタ回路部33の第2の入力端子Bに供給される。ここ
で、入力セレクタ回路部33はIDDQ出力モードにお
いて入力端子Bの信号を選択しないようにしているの
で、論理振幅が小さい信号が出力端子104側から集積
回路等の内部へ伝播されることはない。よって、IDD
Qテストを良好な条件で行なうことができる。
源VIFと集積回路内部電源VDDの双方にIDDQテ
スト用電源(例えばVDD)を供給して電源電流IDD
の測定を行なうのが一般的である。双方向インタフェー
ス回路2は、出力ドライブ部12内のnチャネルトラン
ジスタN11を介してHレベルの出力を外部入出力端子
101へ供給する構成である。このため、IDDQ出力
モードでは、外部入出力端子101の出力されるHレベ
ルの信号の電位はIDDQテスト用電源(例えばVD
D)の電源電圧よりも低くなり、IDDQテスト用電源
(例えばVDD)の電源電圧よりも低く電位が入力セレ
クタ回路部33の第2の入力端子Bに供給される。ここ
で、入力セレクタ回路部33はIDDQ出力モードにお
いて入力端子Bの信号を選択しないようにしているの
で、論理振幅が小さい信号が出力端子104側から集積
回路等の内部へ伝播されることはない。よって、IDD
Qテストを良好な条件で行なうことができる。
【0088】テスト信号TSTがHレベル(真理値1)
に設定され、かつ、イネーブル信号ENがLレベル(真
理値0)に設定されると、双方向インタフェース回路2
はIDDQテスト状態での入力モードとなる。このID
DQ入力モードにおいて出力回路10は高インピーダン
ス状態となり、外部入出力端子101に他の装置,集積
回路等から供給される信号I/Oを入力回路30を介し
て集積回路内部等へ取り込むことができる。
に設定され、かつ、イネーブル信号ENがLレベル(真
理値0)に設定されると、双方向インタフェース回路2
はIDDQテスト状態での入力モードとなる。このID
DQ入力モードにおいて出力回路10は高インピーダン
ス状態となり、外部入出力端子101に他の装置,集積
回路等から供給される信号I/Oを入力回路30を介し
て集積回路内部等へ取り込むことができる。
【0089】入力セレクタ回路部33は、テスト信号T
STがHレベルに設定され、かつ、イネーブル信号EN
がLレベルに設定されているので、第2の入力端子Bに
供給される信号I/Oを選択し、選択した信号を出力信
号Yとして出力端子104に出力する。ここで、IDD
Qテスト時には外部入出力端子101に供給する信号I
/OのHレベルの電位をIDDQテスト用電源(例えば
VDD)の電源電圧と同じに設定している。これによ
り、IDDQテスト用電源(例えばVDD)の電源電圧
よりも低い中間電位の信号が入力セレクタ回路部33を
介して集積回路内部等へ伝播されないようにしている。
よって、IDDQテストを良好な条件で行なうことがで
きる。また、IDDQ入力モードにおいて、外部入出力
端子101から入力する信号I/Oの論理レベルをHレ
ベルとLレベルとに切り替えることで、各入力論理レベ
ルの対応した回路動作状態でのIDDQテストを行なう
ことができる。
STがHレベルに設定され、かつ、イネーブル信号EN
がLレベルに設定されているので、第2の入力端子Bに
供給される信号I/Oを選択し、選択した信号を出力信
号Yとして出力端子104に出力する。ここで、IDD
Qテスト時には外部入出力端子101に供給する信号I
/OのHレベルの電位をIDDQテスト用電源(例えば
VDD)の電源電圧と同じに設定している。これによ
り、IDDQテスト用電源(例えばVDD)の電源電圧
よりも低い中間電位の信号が入力セレクタ回路部33を
介して集積回路内部等へ伝播されないようにしている。
よって、IDDQテストを良好な条件で行なうことがで
きる。また、IDDQ入力モードにおいて、外部入出力
端子101から入力する信号I/Oの論理レベルをHレ
ベルとLレベルとに切り替えることで、各入力論理レベ
ルの対応した回路動作状態でのIDDQテストを行なう
ことができる。
【0090】このように、図4に示した双方向インタフ
ェース回路2は、入力回路30内に3入力の入力セレク
タ回路33を設けたので、通常動作モード,IDDQテ
スト時の出力モード,入力モードの各動作モードに応じ
て、それぞれの動作モードに適した信号を選択すること
ができる。よって、各動作モードに応じて最適な試験条
件を選択・設定してIDDQテストを行なうことができ
る。
ェース回路2は、入力回路30内に3入力の入力セレク
タ回路33を設けたので、通常動作モード,IDDQテ
スト時の出力モード,入力モードの各動作モードに応じ
て、それぞれの動作モードに適した信号を選択すること
ができる。よって、各動作モードに応じて最適な試験条
件を選択・設定してIDDQテストを行なうことができ
る。
【0091】また、図4に示した双方向インタフェース
回路2は、入力回路30内に差動回路部32を設けたの
で、通常動作モードにおいて外部入出力端子101に入
出力される信号I/Oの論理レベルを正確に判定するこ
とができる。さらに、電源遮断部31を備え、IDDQ
テスト時には差動回路部32への電源供給を遮断する構
成としたので、IDDQテスト時には差動回路部32に
流れる定常電流をゼロにすることができる。これによ
り、リーク電流をより正確に検出することが可能とな
り、IDDQテストを効果的に行なうことができる。
回路2は、入力回路30内に差動回路部32を設けたの
で、通常動作モードにおいて外部入出力端子101に入
出力される信号I/Oの論理レベルを正確に判定するこ
とができる。さらに、電源遮断部31を備え、IDDQ
テスト時には差動回路部32への電源供給を遮断する構
成としたので、IDDQテスト時には差動回路部32に
流れる定常電流をゼロにすることができる。これによ
り、リーク電流をより正確に検出することが可能とな
り、IDDQテストを効果的に行なうことができる。
【0092】なお、図4に示した双方向バッファ回路1
は、図1に示した双方向バッファ回路1と同様に、出力
ドライブ部12をnチャネルトランジスタN11,N1
2のみで構成する回路構成であり、インタフェース電源
VIFの電源電圧が集積回路内部電源VDDよりも低い
場合に極めて有効な回路構成である。しかしながら、図
4に示した双方向バッファ回路2においても図1に示し
た双方向バッファ回路1と同様に、インタフェース電源
VIFの電源電圧を集積回路内部電源VDDよりも必ず
低く設定する必要はなく、IDDQテスト時以外の通常
動作時において集積回路内部電源VDDとインタフェー
ス用電源VIFとを同一の電源電圧としてもよい。
は、図1に示した双方向バッファ回路1と同様に、出力
ドライブ部12をnチャネルトランジスタN11,N1
2のみで構成する回路構成であり、インタフェース電源
VIFの電源電圧が集積回路内部電源VDDよりも低い
場合に極めて有効な回路構成である。しかしながら、図
4に示した双方向バッファ回路2においても図1に示し
た双方向バッファ回路1と同様に、インタフェース電源
VIFの電源電圧を集積回路内部電源VDDよりも必ず
低く設定する必要はなく、IDDQテスト時以外の通常
動作時において集積回路内部電源VDDとインタフェー
ス用電源VIFとを同一の電源電圧としてもよい。
【0093】
【発明の効果】以上説明したようにこの発明に係る双方
向インタフェース回路は、出力モードにおいてデータ端
子に供給された信号を選択して出力する入力セレクタ回
路を備える構成としたので、IDDQテスト時に外部入
出力端子の出力論理レベルがHレベルとなるテスト条件
を設定しても、外部入出力端子に発生した中間的な電位
がCMOS構成の回路へ供給されることがない。したが
って、CMOS構成の回路に中間的な電位が供給されて
CMOS構成の回路に貫通電流が流れるという不具合が
発生することはない。よって、IDDQテストを効果的
に実施することができる。
向インタフェース回路は、出力モードにおいてデータ端
子に供給された信号を選択して出力する入力セレクタ回
路を備える構成としたので、IDDQテスト時に外部入
出力端子の出力論理レベルがHレベルとなるテスト条件
を設定しても、外部入出力端子に発生した中間的な電位
がCMOS構成の回路へ供給されることがない。したが
って、CMOS構成の回路に中間的な電位が供給されて
CMOS構成の回路に貫通電流が流れるという不具合が
発生することはない。よって、IDDQテストを効果的
に実施することができる。
【0094】また、N型MOSトランジスタの代わりに
N型電界効果トランジスタ、P型MOSトランジスタの
代わりにP型電界効果トランジスタ、CMOS構成の代
わりに相補型トランジスタ構成とした場合も、同様の作
用及び効果を奏する。
N型電界効果トランジスタ、P型MOSトランジスタの
代わりにP型電界効果トランジスタ、CMOS構成の代
わりに相補型トランジスタ構成とした場合も、同様の作
用及び効果を奏する。
【図1】この発明に係る双方向インタフェース回路(双
方向バッファ回路)の回路構成図である。
方向バッファ回路)の回路構成図である。
【図2】図1に示した双方向インタフェース回路の動作
(入出力論理レベルの真理値)を示す説明図である。
(入出力論理レベルの真理値)を示す説明図である。
【図3】この発明に係る他の双方向インタフェース回路
(双方向バッファ回路)の回路構成図である。
(双方向バッファ回路)の回路構成図である。
【図4】図3に示した他の双方向インタフェース回路の
動作(入出力論理レベルの真理値)を示す説明図であ
る。
動作(入出力論理レベルの真理値)を示す説明図であ
る。
【図5】従来の双方向インタフェース回路(双方向バッ
ファ回路)の回路構成図である。
ファ回路)の回路構成図である。
1,2 双方向インタフェース回路 10 出力回路 11 出力制御部 12 出力ドライブ部 20,30 入力回路 21 入力部 22 レベルシフト回路部 23,33 入力セレクタ回路部 24,25 トランスファゲート 31 電源遮断部 32 差動回路部 101 外部入出力端子 102 データ端子 103 イネーブル端子 104 出力端子 105 基準電圧端子 106 テスト端子
Claims (6)
- 【請求項1】 N型MOSトランジスタのみで外部入出
力端子を駆動する出力回路と、P型MOSトランジスタ
とN型MOSトランジスタとからなるCMOS構成のイ
ンバータ回路を有する入力回路とを備えてなる双方向イ
ンタフェース回路において、 前記出力回路を介してデータ端子に供給された論理レベ
ルに対応した論理レベルの出力を前記外部入出力端子に
発生させる出力モードでは、前記外部入出力端子からの
信号の替わりに前記データ端子に供給された信号を選択
して、選択した信号を前記P型MOSトランジスタとN
型MOSトランジスタとからなるCMOS構成のインバ
ータ回路へ供給する入力セレクタ回路部を備えたことを
特徴とする双方向インタフェース回路。 - 【請求項2】 前記入力回路は、前記P型MOSトラン
ジスタとN型MOSトランジスタとからなるCMOS構
成のインバータ回路の後段にレベルシフト回路部を備
え、このレベルシフト回路部を介して前記外部入出力端
子に供給された論理レベルに対応した論理出力を得る構
成としたことを特徴とする請求項1記載の双方向インタ
フェース回路。 - 【請求項3】 N型MOSトランジスタのみで外部入出
力端子を駆動する出力回路と、P型MOSトランジスタ
とN型MOSトランジスタとからなるCMOS構成の回
路を有する入力回路とを備えてなる双方向インタフェー
ス回路において、 前記出力回路を介してデータ端子に供給された論理レベ
ルに対応した論理レベルの出力を前記外部入出力端子に
発生させる出力モードでは、前記外部入出力端子からの
信号の替わりに前記データ端子に供給された信号を選択
して、選択した信号を出力する入力セレクタ回路部を備
えたことを特徴とする双方向インタフェース回路。 - 【請求項4】 前記入力回路は、前記外部入出力端子の
電位と予め設定した基準電位との差に基づいて前記外部
入出力端子の論理レベルを判定する差動回路部を備える
とともに、前記入力セレクタ回路部はIDDQテストモ
ード以外の通常動作モードでは前記差動回路部の出力信
号を選択して出力することを特徴とする請求項3記載の
双方向インタフェース回路。 - 【請求項5】 前記入力回路は、前記IDDQテストモ
ードで前記差動回路部へ対する電源供給を遮断する電源
遮断部を備えたことを特徴とする請求項4記載の双方向
インタフェース回路。 - 【請求項6】 前記N型MOSトランジスタの代わりに
N型電界効果トランジスタ、前記P型MOSトランジス
タの代わりにP型電界効果トランジスタ、前記CMOS
構成の代わりに相補型トランジスタ構成とした、請求項
1,2,3,4又は5記載の双方向インタフェース回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11024661A JP2000224022A (ja) | 1999-02-02 | 1999-02-02 | 双方向インタフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11024661A JP2000224022A (ja) | 1999-02-02 | 1999-02-02 | 双方向インタフェース回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000224022A true JP2000224022A (ja) | 2000-08-11 |
Family
ID=12144342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11024661A Pending JP2000224022A (ja) | 1999-02-02 | 1999-02-02 | 双方向インタフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000224022A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100891322B1 (ko) * | 2002-09-25 | 2009-03-31 | 삼성전자주식회사 | 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로 |
-
1999
- 1999-02-02 JP JP11024661A patent/JP2000224022A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100891322B1 (ko) * | 2002-09-25 | 2009-03-31 | 삼성전자주식회사 | 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010828 |