JP2757790B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
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Description
適用して有用なメモリ制御装置に関する。
とかフレームメモリと呼ばれる表示データを記憶するメ
モリを、表示期間中に随時読み出すことが必要になる。
ビデオゲーム等の用途に用いられる装置の場合には、こ
の読み出し動作と同時にメモリのデータを書き換える作
業も頻繁に実施することが必要になる。この様な画像メ
モリには従来より、ダイナミックRAM(DRAM)が
用いられている。
1ドット分の表示を行う時間よりも長い。そこで表示期
間中に高速のメモリアクセスを行うために、メモリか
らの表示データ読み出しを数ドット分同時に実行し、そ
の読み出されたデータを表示スキャンに合わせてRGB
データに変換し、残りの時間を書換等のアクセスに使用
する方法、デュアルポートDRAMを使用して、デー
タ読み出しと書換を同時に行う方法、等が用いられてい
る。
の表示期間中に64ビット程度のデータ読み出しが可能
となる。しかしこの数字は、例えば、256色(1ドッ
トで8ビットのデータが必要)を同時表示する場合1面
分のデータでしかなく、16色(1ドットで4ビットの
データが必要)では2面分のデータでしかない。この様
な状況では、表示モード(256色同時表示面を1面表
示するモード、16色同時表示面を2面重ね合わせて表
示するモード等)は少ない。従って、メモリの1アドレ
スをアクセスするに必要な最小単位時間(以下、メモリ
アクセススロットという)をどのように使用するかは、
表示モードの設定に従ってハード的に固定された回路が
用いられていた。
は、より多くの表示面を重ね合わせたり、同時表示色数
をより多くしたいという要求が強い。表示面を重ね合わ
せる場合、複数面分のメモリのデータを処理した後、ド
ット毎に優先順位を判断して表示する面を決定するとい
うことが行われる。従ってビデオゲーム等の画像表示装
置では、画像メモリに対してより多くのビット数をアク
セスできるようにする必要性が高い。
高速アクセスを可能としたシンクロナスDRAM(以
下、SDRAMという)が注目される。SDRAMは、
バンク分割モードでは、二つのメモリ領域(バンク0と
バンク1)を持ち、バンク0とバンク1をクロック制御
により交互にアクセスして、バンク0のデータ読み出し
を行っている間にバンク1のアドレスの取り込みを行う
ことが可能となっている。SDRAMを使用すれば、例
えばデータ幅16ビットのもので、8ドットを表示する
時間内に512ビットのデータをアクセスする事が可能
になる。
DRAMを画像メモリとして用いた場合、例えば自然画
表示が可能な1ドット当たり24ビットデータを必要と
する表示面でも、2面分のデータのアクセスができる。
テキスト表示等で使用される4ビット/1ドット(16
色表示)では16面分のデータがアクセスできる。また
表示色数では、24ビット/ドット,16ビット/ドッ
ト,8ビット/ドット,4ビット/ドット等のモードが
考えられ、これらを組み合わせた複数面の重ね合わせ表
示モードや、更に表示データの持ち方によってキャラク
タ・モードとするか、ビットマップ・モードとするかと
いった 多数のモードが選択できる。
る場合、従来のようにメモリアクセススロットの制御を
表示モード設定に従ってハード的に固定した回路を用い
ると、キャラクタ・モードとして、パターンネームアド
レスやキャラクタアドレスを各面の表示色数によって生
成する方式を変更したり、各面毎に異なる属性データを
選択するような場合、そのための制御回路がパターンネ
ームアドレス生成手段やキャラクタデータアドレス生成
手段にそれぞれ必要となり、回路規模が増大する。ま
た、表示期間はSRAMをバンク分割モードとし、非表
示期間はランダムアクセスモードとする制御は簡単であ
るが、これでは表示期間中にCPUからの画面書き換え
等の要求を実行できず、システム全体として十分な高速
性を実現できない。
ので、バンク分割モードでのデータ読み出し動作中にラ
ンダムアクセスモードの割り込みを可能としたメモリ制
御装置を提供することを目的としている。
御装置は、内部を少なくとも2個のバンクに分割してそ
れぞれ個別にプリチャージを実行することにより各バン
クのアドレス入力を交互に隙間なく連続させることを可
能としたバンク分割モードとランダムアクセスモードと
の切替えを可能としたダイナミックRAMと、このダイ
ナミックRAMのバンク分割モードでのデータ読み出し
動作を所定数のアクセススロット単位で周期設定するモ
ード設定手段と、このモード設定手段の出力を監視して
バンク分割モードでのデータ読み出し動作中に前記2個
のバンクがともにアクセスされない所定個数のアクセス
スロットが連続したことを検出して、ランダムアクセス
モードでの割り込み許可信号を出力する割り込み制御手
段とを備えたことを特徴としている。
設定手段が、前記ダイナミックRAMの1アドレスをア
クセスするに必要な最小時間単位のアクセススロット毎
にアクセスモードを設定するレジスタと、このレジスタ
の設定値を選択するスロット選択手段と、このスロット
選択手段で選択された設定値をデコードして前記アドレ
ス生成手段への制御信号を生成するデコード手段とを持
って構成される。
ードでのアクセスモードをモード設定手段により設定で
きるようにしている。従って例えば、アクセススロット
毎に、パターンネームのアクセスを実行するか、キャラ
クタデータのアクセスを実行するか、あるいはビットマ
ップデータのアクセスを実行するか、更にはCPUから
のランダムアクセスを実行するか、といった表示モード
を任意に設定して、自由に表示面を構成することができ
る。また、モード設定手段の出力を監視してバンク分割
モードでのデータ読み出し動作中に2個のバンクがとも
にアクセスされない所定個数のアクセススロットが連続
したことを検出して、CPUに対してランダムアクセス
モードでの割り込み許可信号を出力することができ、ア
クセススロットの有効利用による各種システムの高速性
能を実現することができる。
説明する。図1は、この発明の一実施例に係る画像表示
制御装置の構成を示す。表示データを記憶するSDRA
M1は、バンク分割モードで二つの内部バンク0,1を
持つものであり、図1ではその内の一つのバンク0に付
いてアクセス制御回路部のブロック構成を示している。
もう一つのバンク1についても、時分割の処理をする等
により一部共有できるが同様の制御回路が設けられる。
での等価回路構成である。図示のように、メモリアドレ
スのMSBが0の領域11a(バンク0)と、メモリア
ドレスのMSBが1の領域11b(バンク1)とを有
し、ロウアドレスデコーダ12及びカラムアドレスデコ
ーダ13によってバンク0,1を交互にアクセスでき、
プリチャージ動作が個別にされるようになっている。読
み出しデータはカラムセレクタ14により選択され、デ
ータラッチ15に取り込まれた後、外部に出力される。
セスタイミング例である。クロックCKに従って、バン
ク0のロウアドレスR0,カラムアドレスC0と、バン
ク1のロウアドレスR1,カラムアドレスC1とが交互
に取り込まれる。バンク0のデータD00,D01は、
バンク1のロウアドレスR1,カラムアドレスC1が入
力されるクロックタイミングで出力される。D01はD
00に続くアドレスのデータであり、一つのアドレス入
力で2ワードのデータが出力できることを意味してい
る。1ワード分のみ必要な場合は、D01は不要であ
る。各バンクのプリチャージは、最終データ、即ち2ワ
ード出力のときはデータD01の出力タイミングで自動
的に実行される。バンク1のデータD10の出力とプリ
チャージも同様である。データは16ビット幅であり、
ここでは1アドレス(ロウアドレスとカラムアドレス)
を出力し、これにより16ビットのデータを2ワード分
読み出す時間がアクセスの単位時間となる。即ち、図3
に示すクロックCKの4周期分のT0,T1,…がそれ
ぞれ1ドット(8ビット)の表示に要する時間(約14
0nS)を示す表示サイクルであり、且つSDRAM1
のアクセススロットとなる。
クセス制御を行うために、表示スキャンの水平位置、垂
直位置をカウントするカウンタ2aと、そのカウント値
に基づいて表示空間上の座標を生成する座標計算手段2
bとからなる表示座標生成手段2が設けられている。例
えば、表示面が図4(a)に示すように、40×20セ
ル(1セル=8×8ドット)で構成される場合に、表示
座標生成手段2からは順次表示位置(0,0),(1,
0),…のセル座標値が出力される。
ードの表示データの他、ビットマップ・モードの表示デ
ータも記憶されるが、図4はキャラクタ・モードの表示
例を示している。即ちSDRAM1には、図4(b)に
示すように、それぞれ8×8ビットで構成されるキャラ
クタデータのテーブルと、これを表示面にあわせて選択
するためのパターンネームデータのテーブルとが記憶さ
れる。そして表示座標生成手段2により得られた座標を
基に、SDRAM1に記憶されたデータのアドレスを生
成するアドレス生成手段として、パターンネームアドレ
ス生成手段3及びキャラクタデータアドレス生成手段4
が設けられている。例えば、表示面を8×8ドット、あ
るいは16×16ドットのキャラクタデータの最小単位
と等しい小さな領域(セル)に分け、各セルにどのキャ
ラクタパターンを表示するかをそのキャラクタデータ固
有のパターンネームでセル毎に設定することになる。パ
ターンネームは、キャラクタデータがストアされている
メモリの実際のアドレスを使用した番号で与えられるこ
とが多い。
パターンネームアドレス生成手段3によりパターンネー
ムアドレスが生成されると、これによりメモリ・インタ
ーフェース手段5を介してSDRAM1がアクセスされ
て、パターンネームデータが読み出される。読み出され
たデータは一旦バッファに保持される。そして、このパ
ターンネームデータに基づいて更にキャラクタデータア
ドレス生成手段4によりキャラクタデータのアドレスが
生成されて、これによりインターフェース手段5を介し
てSDRAM1がアクセスされる。パターンネームアド
レス生成手段3及びキャラクタデータアドレス生成手段
4の詳細は後述する。
データは、インターフェース手段5を介してドットデー
タコントロール手段6に送られる。ここでは各画面毎に
一旦キャラクタデータを保持し、表示スキャンに従って
ドット毎にRGB信号に変換されて、これが表示装置に
送られる。なおここで、各画面の優先順位に従って、実
際に表示されるドットデータが決定される。優先順位の
付け方は色々あるが、例えばパターンネームに優先番号
が付加され、その値の大きい順に表示し、優先順位の高
い面のドットデータが決められた透明コードの場合には
次に優先順位の高い面のドットデータが表示される、と
いった処理がなされる。
に表示モード即ち、アクセスモードを設定すべく、パタ
ーンネームアドレス生成手段3及びキャラクタデータア
ドレス生成手段4を制御するために、この実施例では、
16個のモード設定用レジスタ7が設けられている。即
ち、8ドット単位(8個のアクセススロットの周期)で
表示モードを設定するために、8ドット×2バンク=1
6個のレジスタ7が用意される。このレジスタ7に、ア
クセス内容に応じてメモリアクセススロット単位で所定
のコードが設定される。図5は、レジスタ7のコード設
定例である。
されたコードを選択するために、スロット選択手段8が
設けられている。スロット選択手段8は、8ドット周期
をカウントする3ビットカウンタ8aと、そのカウント
値に従ってレジスタ7の設定コードを選択するセレクタ
8bとから構成される。
は、デコーダ9により、実際にパターンネームアドレス
生成手段3やキャラクタデータアドレス生成手段4を制
御する信号にデコードされる。デコーダ9の出力は、遅
延手段10により必要な処理に応じて遅延される。即ち
デコードされた制御コードは、遅延回路10aによりパ
ターンネーム生成に必要な時間τ1だけ遅らせてインタ
ーフェース手段5に送られて、パターンネームアドレス
生成手段3の出力によりSDRAM1に対してパターン
ネームアドレスへの実行が指示される。また遅延回路1
0bによりメモリアクセスに要する時間τ2だけ遅らせ
た制御コードがキャラクタデータアドレス生成手段4に
送られて、キャラクタデータアドレスの生成が制御され
る。更に、キャラクタデータアドレスの生成に要する時
間τ3だけ遅延回路10cにより遅らせた制御コードが
インターフェース手段5に送られて、キャラクタデータ
アドレスへのアクセス実行が指示される。
ダ9を設けているが、このデコーダ9を省いて、代わり
にパターンネームアドレス生成手段3及びキャラクタデ
ータアドレス生成手段4の内部にデコーダを内蔵させる
という構成としても良い。
表示座標生成手段2から出力されたXY座標値を基に、
パターンネームアドレスを生成する。このとき遅延手段
10から送られたスロット制御コードに従って、各面毎
に設定されたパターンネームアドレスの属性データ(例
えばオフセット値等)を選択する。例えば、図5に示す
ように、コード0が送られた場合には、第1面の属性デ
ータとXY座標値に基づいてパターンネームアドレスを
生成する。
は、SDRAM1のパターンネームデータのテーブルか
ら読み出されてバッファに保持されているパターンネー
ムと、表示座標生成手段2から出力されたXY座標値を
基に、キャラクタデータアドレスを生成する。バッファ
に保持されたパターンネームは、遅延手段10から送出
された制御コードがキャラクタデータへのアクセスを指
示するものである場合に、その表示面に従って選択され
る。例えば図5に示すコード4が送られた場合には、第
1面のXY座標にパターンネームを付加してキャラクタ
データアドレスが生成されることになる。
から送られたスロット制御コードがパターンネームアド
レスへのアクセスを指示しているときには、パターンネ
ームアドレス生成手段3から出力されたパターンネーム
アドレスを選択し、SDRAM1へのアクセスタイミン
グに従って、メモリアドレス、RASやCAS等のメモ
リコマンド信号を送出する。またその結果SDRAM1
から出力されたデータを受取り、パターンネームをキャ
ラクタデータアドレス生成手段4に向けて出力する。
10から送られたスロット制御コードがキャラクタデー
タアドレスへのアクセスを指示しているときには、キャ
ラクタデータアドレス生成手段4から出力されたキャラ
クタデータアドレスを選択し、SDRAM1へのアクセ
スタイミングに従って、メモリアドレス、RASやCA
S等のメモリコマンド信号を送出する。その結果SDR
AM1から出力されたデータを受取り、キャラクタデー
タをドットデータコントロール手段6に向けて出力す
る。
コード設定を用いたときのSDRAM1の読み出しアク
セスの例を示している。この設定例の場合、バンク0の
スロット選択手段8は、8個のタイムスロット周期T0
〜T7の間に、0,F,F,F,4,4,4,4という
順番でレジスタ7に設定されたコードを出力することに
なる。この設定例によれば、第1面を16ビット/ドッ
トとして、8ドット分の表示時間(T0〜T7)にバン
ク0について、1回のパターンネーム読み出し(T0)
と、(16ビット/ドット)・8ドット/32ビット=
4回のキャラクタデータ読み出し(T4〜T7)が実行
される。
び第4面を共に4ビット/ドットの表示色数として、表
示時間(T0〜T7)の間にバンク1について、第2面
は、1回のパターンネームの読み出し(T0)と、(8
ビット/ドット)・8ドット/32ビット=2回のキャ
ラクタデータ読み出し(T1,T2)が実行され、第3
面及び第4面は、1回のパターンネーム読み出し(T
4,T6)と、(4ビット/ドット)・8ドット/32
ビット=1回のキャラクタデータ読み出し(T5,T
7)が実行される。
示データについて説明したが、ビットマップ・モードの
表示データに対しては、図1に示すパターンネームアド
レス生成手段3は使用せず、キャラクタデータアドレス
生成手段4に代わってビットマップデータアドレス生成
手段が用意される。
表示データをアクセスしている間に、CPU等からSD
RAM1に対して画面書換等のためにランダムアクセス
を割り込ませる実施例を、図7により説明する。SDR
AM1は、バンク分割モードの他、通常のDRAMと同
様のランダムアクセスモードも可能である。例えば、表
示期間と非表示期間とを時間的に完全に分離して、非表
示期間にランダムアクセスを実行することは容易であ
る。しかし、この様な制御方式とすると、CPUからの
要求に対して応えられるスロットが少なくなり、CPU
からの要求が頻繁にある場合に処理速度が遅くなる。
モードでの表示動作期間内に、空きスロットを見つけて
CPUに対してアクセス許可信号を出力する制御回路部
分の回路構成を示している。具体的には、バンク0,1
同時に連続して2スロット分の空きがあった場合に、ア
クセス許可信号を出力するようにする。モード設定用レ
ジスタ71 ,72 、スロット選択手段8のセレクタ8b
1,8b2、デコーダ91,92 は、図1では省略したバン
ク1用の部分を含めて、図1での構成を具体的に示して
いる。
タ7の出力を監視するために、二つのデコーダ91 ,9
2 の出力に、それぞれNORゲートG1,G2が設けら
れている。これらのNORゲートG1,G2によりそれ
ぞれバンク0,1に対してアクセスをしないという制御
コードが出されたことを判定する。これらのNORゲー
トG1,G2の出力は、ANDゲートG3でその積が取
られる。更にANDゲートG3の出力は、ANDゲート
G4の一つの入力端子に入力され、1スロット分の遅延
を行う遅延素子Dを介してもう一つの入力端子に入力さ
れる。これらのゲートG1〜G4と遅延素子Dが割り込
み制御回路20を構成しており、ANDゲートG4の出
力が、アクセス許可信号としてCPUに送られる。
セススロットの制御コードとアクセス内容の関係が図8
のようなものであったとする。図9は、このような制御
コードで表示モードが設定されて、バンク分割モードで
の動作中にアクセス許可信号が得られる様子を示してい
る。制御コード7(アクセスしない)でデコーダ91,
92 の出力が全て“0”となるスロットで、NORゲー
トG1,G2の出力が“1”となる。ANDゲートG3
によりこれらの積が取られて、バンク0,1共に空きで
あるスロットT4,T5,T7で“1”出力が得られ
る。この“1”出力と、これを1スロット分遅延させた
信号との積により、ANDゲートG4の出力は、スロッ
トT5について“1”となる。
示アクセスに使用しない二つのスロットT4,T5が連
続しているときに、CPUに対して割り込みアクセスを
許可するための許可信号が発生される。これにより、図
9に破線で示すようにアクセススロットT5でアドレス
及びデータを入力して、SDRAM1にデータ書込みが
実行できる。こうしてこの実施例によれば、バンク分割
モードの表示期間中に使用していないアクセススロット
をCPUに開放する事ができる。従って、CPU用のス
ロットが増し、画面書き換え等が頻繁に必要となる場合
にも、全体として高速動作が可能になる。
DRAMのバンク分割モードでのアクセスモードをモー
ド設定手段により設定できるようにしており、アクセス
モードを任意に設定して、例えば表示制御装置に適用し
て自由に表示面を構成することができる。また、モード
設定手段の出力を監視してバンク分割モードでのデータ
読み出し動作中に所定個数のアクセススロットの空きを
検出して、CPUに対してランダムアクセスモードでの
割り込み許可信号を出力するようにして、アクセススロ
ットの有効利用により、SDRAM使用の各種システム
の高速性能を実現することができる。
の構成を示す。
示す。
す。
を示す。
成を示す。
を示す。
ミング図である。
ンカウンタ、2b…座標計算手段、3…パターンネーム
アドレス生成手段、4…キャラクタデータアドレス生成
手段、5…メモリ・インターフェース手段、6…ドット
データコントロール手段、7…表示モード設定用レジス
タ、8…メモリアクセススロット選択手段、9…デコー
ダ、10…遅延手段、G1,G…NORゲート、G3,
G4…ANDゲート、D…遅延素子、20…割り込み制
御回路。
Claims (2)
- 【請求項1】 内部を少なくとも2個のバンクに分割し
てそれぞれ個別にプリチャージを実行することにより各
バンクのアドレス入力を交互に隙間なく連続させること
を可能としたバンク分割モードとランダムアクセスモー
ドとの切替えを可能としたダイナミックRAMと、 このダイナミックRAMのバンク分割モードでのデータ
読み出し動作モードをを所定数のアクセススロット単位
で周期設定するモード設定手段と、 このモード設定手段により設定されたデータ読み出し動
作モードに従って前記ダイナミックRAMをアクセスす
るアドレスを生成するアドレス生成手段と、 前記モード設定手段の出力を監視してバンク分割モード
でのデータ読み出し動作中に前記2個のバンクがともに
アクセスされない所定個数のアクセススロットが連続し
たことを検出して、ランダムアクセスモードでの割り込
み許可信号を出力する割り込み制御手段とを備えたこと
を特徴とするメモリ制御装置。 - 【請求項2】 前記モード設定手段は、 前記ダイナミックRAMの1アドレスをアクセスするに
必要な最小時間単位のアクセススロット毎にアクセスモ
ードを設定するレジスタと、 このレジスタの設定値を選択するスロット選択手段と、 このスロット選択手段で選択された設定値をデコードし
て前記アドレス生成手段への制御信号を生成するデコー
ド手段とを有することを特徴とする請求項1記載のメモ
リ制御装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6274430A JP2757790B2 (ja) | 1994-10-13 | 1994-10-13 | メモリ制御装置 |
TW083110505A TW399189B (en) | 1994-10-13 | 1994-11-14 | Control device for the image display |
US08/542,201 US5812829A (en) | 1994-10-13 | 1995-10-12 | Image display control system and memory control capable of freely forming display images in various desired display modes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6274430A JP2757790B2 (ja) | 1994-10-13 | 1994-10-13 | メモリ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08111090A JPH08111090A (ja) | 1996-04-30 |
JP2757790B2 true JP2757790B2 (ja) | 1998-05-25 |
Family
ID=17541572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6274430A Expired - Lifetime JP2757790B2 (ja) | 1994-10-13 | 1994-10-13 | メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2757790B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000195262A (ja) * | 1998-12-25 | 2000-07-14 | Internatl Business Mach Corp <Ibm> | Sdram及びsdramのデ―タ・アクセス方法 |
KR100368970B1 (ko) * | 2000-10-24 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
-
1994
- 1994-10-13 JP JP6274430A patent/JP2757790B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08111090A (ja) | 1996-04-30 |
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