JP2757790B2 - メモリ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画像表示制御装置に
適用して有用なメモリ制御装置に関する。

【０００２】

【従来の技術】画像表示装置では一般に、ビデオメモリ
とかフレームメモリと呼ばれる表示データを記憶するメ
モリを、表示期間中に随時読み出すことが必要になる。
ビデオゲーム等の用途に用いられる装置の場合には、こ
の読み出し動作と同時にメモリのデータを書き換える作
業も頻繁に実施することが必要になる。この様な画像メ
モリには従来より、ダイナミックＲＡＭ（ＤＲＡＭ）が
用いられている。

【０００３】しかし通常のＤＲＡＭは、アクセス時間が
１ドット分の表示を行う時間よりも長い。そこで表示期
間中に高速のメモリアクセスを行うために、メモリか
らの表示データ読み出しを数ドット分同時に実行し、そ
の読み出されたデータを表示スキャンに合わせてＲＧＢ
データに変換し、残りの時間を書換等のアクセスに使用
する方法、デュアルポートＤＲＡＭを使用して、デー
タ読み出しと書換を同時に行う方法、等が用いられてい
る。

【０００４】この様な方法により、ようやく、８ドット
の表示期間中に６４ビット程度のデータ読み出しが可能
となる。しかしこの数字は、例えば、２５６色（１ドッ
トで８ビットのデータが必要）を同時表示する場合１面
分のデータでしかなく、１６色（１ドットで４ビットの
データが必要）では２面分のデータでしかない。この様
な状況では、表示モード（２５６色同時表示面を１面表
示するモード、１６色同時表示面を２面重ね合わせて表
示するモード等）は少ない。従って、メモリの１アドレ
スをアクセスするに必要な最小単位時間（以下、メモリ
アクセススロットという）をどのように使用するかは、
表示モードの設定に従ってハード的に固定された回路が
用いられていた。

【０００５】一方、ビデオゲーム等の画像表示装置で
は、より多くの表示面を重ね合わせたり、同時表示色数
をより多くしたいという要求が強い。表示面を重ね合わ
せる場合、複数面分のメモリのデータを処理した後、ド
ット毎に優先順位を判断して表示する面を決定するとい
うことが行われる。従ってビデオゲーム等の画像表示装
置では、画像メモリに対してより多くのビット数をアク
セスできるようにする必要性が高い。

【０００６】この様な要求に応え得るＤＲＡＭとして、
高速アクセスを可能としたシンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭという）が注目される。ＳＤＲＡＭは、
バンク分割モードでは、二つのメモリ領域（バンク０と
バンク１）を持ち、バンク０とバンク１をクロック制御
により交互にアクセスして、バンク０のデータ読み出し
を行っている間にバンク１のアドレスの取り込みを行う
ことが可能となっている。ＳＤＲＡＭを使用すれば、例
えばデータ幅１６ビットのもので、８ドットを表示する
時間内に５１２ビットのデータをアクセスする事が可能
になる。

【０００７】

【発明が解決しようとする課題】高速アクセス可能なＳ
ＤＲＡＭを画像メモリとして用いた場合、例えば自然画
表示が可能な１ドット当たり２４ビットデータを必要と
する表示面でも、２面分のデータのアクセスができる。
テキスト表示等で使用される４ビット／１ドット（１６
色表示）では１６面分のデータがアクセスできる。また
表示色数では、２４ビット／ドット，１６ビット／ドッ
ト，８ビット／ドット，４ビット／ドット等のモードが
考えられ、これらを組み合わせた複数面の重ね合わせ表
示モードや、更に表示データの持ち方によってキャラク
タ・モードとするか、ビットマップ・モードとするかと
いった 多数のモードが選択できる。

【０００８】しかしこの様な多数の表示モードを実現す
る場合、従来のようにメモリアクセススロットの制御を
表示モード設定に従ってハード的に固定した回路を用い
ると、キャラクタ・モードとして、パターンネームアド
レスやキャラクタアドレスを各面の表示色数によって生
成する方式を変更したり、各面毎に異なる属性データを
選択するような場合、そのための制御回路がパターンネ
ームアドレス生成手段やキャラクタデータアドレス生成
手段にそれぞれ必要となり、回路規模が増大する。ま
た、表示期間はＳＲＡＭをバンク分割モードとし、非表
示期間はランダムアクセスモードとする制御は簡単であ
るが、これでは表示期間中にＣＰＵからの画面書き換え
等の要求を実行できず、システム全体として十分な高速
性を実現できない。

【０００９】この発明は上記事情を考慮してなされたも
ので、バンク分割モードでのデータ読み出し動作中にラ
ンダムアクセスモードの割り込みを可能としたメモリ制
御装置を提供することを目的としている。

【００１０】

【課題を解決するための手段】この発明に係るメモリ制
御装置は、内部を少なくとも２個のバンクに分割してそ
れぞれ個別にプリチャージを実行することにより各バン
クのアドレス入力を交互に隙間なく連続させることを可
能としたバンク分割モードとランダムアクセスモードと
の切替えを可能としたダイナミックＲＡＭと、このダイ
ナミックＲＡＭのバンク分割モードでのデータ読み出し
動作を所定数のアクセススロット単位で周期設定するモ
ード設定手段と、このモード設定手段の出力を監視して
バンク分割モードでのデータ読み出し動作中に前記２個
のバンクがともにアクセスされない所定個数のアクセス
スロットが連続したことを検出して、ランダムアクセス
モードでの割り込み許可信号を出力する割り込み制御手
段とを備えたことを特徴としている。

【００１１】この発明において好ましくは、前記モード
設定手段が、前記ダイナミックＲＡＭの１アドレスをア
クセスするに必要な最小時間単位のアクセススロット毎
にアクセスモードを設定するレジスタと、このレジスタ
の設定値を選択するスロット選択手段と、このスロット
選択手段で選択された設定値をデコードして前記アドレ
ス生成手段への制御信号を生成するデコード手段とを持
って構成される。

【００１２】

【作用】この発明によると、ＳＤＲＡＭのバンク分割モ
ードでのアクセスモードをモード設定手段により設定で
きるようにしている。従って例えば、アクセススロット
毎に、パターンネームのアクセスを実行するか、キャラ
クタデータのアクセスを実行するか、あるいはビットマ
ップデータのアクセスを実行するか、更にはＣＰＵから
のランダムアクセスを実行するか、といった表示モード
を任意に設定して、自由に表示面を構成することができ
る。また、モード設定手段の出力を監視してバンク分割
モードでのデータ読み出し動作中に２個のバンクがとも
にアクセスされない所定個数のアクセススロットが連続
したことを検出して、ＣＰＵに対してランダムアクセス
モードでの割り込み許可信号を出力することができ、ア
クセススロットの有効利用による各種システムの高速性
能を実現することができる。

【００１３】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係る画像表示
制御装置の構成を示す。表示データを記憶するＳＤＲＡ
Ｍ１は、バンク分割モードで二つの内部バンク０，１を
持つものであり、図１ではその内の一つのバンク０に付
いてアクセス制御回路部のブロック構成を示している。
もう一つのバンク１についても、時分割の処理をする等
により一部共有できるが同様の制御回路が設けられる。

【００１４】図２は、ＳＤＲＡＭ１のバンク分割モード
での等価回路構成である。図示のように、メモリアドレ
スのＭＳＢが０の領域１１ａ（バンク０）と、メモリア
ドレスのＭＳＢが１の領域１１ｂ（バンク１）とを有
し、ロウアドレスデコーダ１２及びカラムアドレスデコ
ーダ１３によってバンク０，１を交互にアクセスでき、
プリチャージ動作が個別にされるようになっている。読
み出しデータはカラムセレクタ１４により選択され、デ
ータラッチ１５に取り込まれた後、外部に出力される。

【００１５】図３は、このＳＤＲＡＭ１の読み出しアク
セスタイミング例である。クロックＣＫに従って、バン
ク０のロウアドレスＲ０，カラムアドレスＣ０と、バン
ク１のロウアドレスＲ１，カラムアドレスＣ１とが交互
に取り込まれる。バンク０のデータＤ００，Ｄ０１は、
バンク１のロウアドレスＲ１，カラムアドレスＣ１が入
力されるクロックタイミングで出力される。Ｄ０１はＤ
００に続くアドレスのデータであり、一つのアドレス入
力で２ワードのデータが出力できることを意味してい
る。１ワード分のみ必要な場合は、Ｄ０１は不要であ
る。各バンクのプリチャージは、最終データ、即ち２ワ
ード出力のときはデータＤ０１の出力タイミングで自動
的に実行される。バンク１のデータＤ１０の出力とプリ
チャージも同様である。データは１６ビット幅であり、
ここでは１アドレス（ロウアドレスとカラムアドレス）
を出力し、これにより１６ビットのデータを２ワード分
読み出す時間がアクセスの単位時間となる。即ち、図３
に示すクロックＣＫの４周期分のＴ０，Ｔ１，…がそれ
ぞれ１ドット（８ビット）の表示に要する時間（約１４
０ｎＳ）を示す表示サイクルであり、且つＳＤＲＡＭ１
のアクセススロットとなる。

【００１６】このようなＳＤＲＡＭ１の表示データのア
クセス制御を行うために、表示スキャンの水平位置、垂
直位置をカウントするカウンタ２ａと、そのカウント値
に基づいて表示空間上の座標を生成する座標計算手段２
ｂとからなる表示座標生成手段２が設けられている。例
えば、表示面が図４（ａ）に示すように、４０×２０セ
ル（１セル＝８×８ドット）で構成される場合に、表示
座標生成手段２からは順次表示位置（０，０），（１，
０），…のセル座標値が出力される。

【００１７】図１のＳＤＲＡＭ１には、キャラクタ・モ
ードの表示データの他、ビットマップ・モードの表示デ
ータも記憶されるが、図４はキャラクタ・モードの表示
例を示している。即ちＳＤＲＡＭ１には、図４（ｂ）に
示すように、それぞれ８×８ビットで構成されるキャラ
クタデータのテーブルと、これを表示面にあわせて選択
するためのパターンネームデータのテーブルとが記憶さ
れる。そして表示座標生成手段２により得られた座標を
基に、ＳＤＲＡＭ１に記憶されたデータのアドレスを生
成するアドレス生成手段として、パターンネームアドレ
ス生成手段３及びキャラクタデータアドレス生成手段４
が設けられている。例えば、表示面を８×８ドット、あ
るいは１６×１６ドットのキャラクタデータの最小単位
と等しい小さな領域（セル）に分け、各セルにどのキャ
ラクタパターンを表示するかをそのキャラクタデータ固
有のパターンネームでセル毎に設定することになる。パ
ターンネームは、キャラクタデータがストアされている
メモリの実際のアドレスを使用した番号で与えられるこ
とが多い。

【００１８】表示座標生成手段２からの出力に基づいて
パターンネームアドレス生成手段３によりパターンネー
ムアドレスが生成されると、これによりメモリ・インタ
ーフェース手段５を介してＳＤＲＡＭ１がアクセスされ
て、パターンネームデータが読み出される。読み出され
たデータは一旦バッファに保持される。そして、このパ
ターンネームデータに基づいて更にキャラクタデータア
ドレス生成手段４によりキャラクタデータのアドレスが
生成されて、これによりインターフェース手段５を介し
てＳＤＲＡＭ１がアクセスされる。パターンネームアド
レス生成手段３及びキャラクタデータアドレス生成手段
４の詳細は後述する。

【００１９】ＳＤＲＡＭ１から読み出されたキャラクタ
データは、インターフェース手段５を介してドットデー
タコントロール手段６に送られる。ここでは各画面毎に
一旦キャラクタデータを保持し、表示スキャンに従って
ドット毎にＲＧＢ信号に変換されて、これが表示装置に
送られる。なおここで、各画面の優先順位に従って、実
際に表示されるドットデータが決定される。優先順位の
付け方は色々あるが、例えばパターンネームに優先番号
が付加され、その値の大きい順に表示し、優先順位の高
い面のドットデータが決められた透明コードの場合には
次に優先順位の高い面のドットデータが表示される、と
いった処理がなされる。

【００２０】ＳＤＲＡＭ１のメモリアクセススロット毎
に表示モード即ち、アクセスモードを設定すべく、パタ
ーンネームアドレス生成手段３及びキャラクタデータア
ドレス生成手段４を制御するために、この実施例では、
１６個のモード設定用レジスタ７が設けられている。即
ち、８ドット単位（８個のアクセススロットの周期）で
表示モードを設定するために、８ドット×２バンク＝１
６個のレジスタ７が用意される。このレジスタ７に、ア
クセス内容に応じてメモリアクセススロット単位で所定
のコードが設定される。図５は、レジスタ７のコード設
定例である。

【００２１】上述のようにモード設定レジスタ７に設定
されたコードを選択するために、スロット選択手段８が
設けられている。スロット選択手段８は、８ドット周期
をカウントする３ビットカウンタ８ａと、そのカウント
値に従ってレジスタ７の設定コードを選択するセレクタ
８ｂとから構成される。

【００２２】スロット選択手段８から出力されたコード
は、デコーダ９により、実際にパターンネームアドレス
生成手段３やキャラクタデータアドレス生成手段４を制
御する信号にデコードされる。デコーダ９の出力は、遅
延手段１０により必要な処理に応じて遅延される。即ち
デコードされた制御コードは、遅延回路１０ａによりパ
ターンネーム生成に必要な時間τ１だけ遅らせてインタ
ーフェース手段５に送られて、パターンネームアドレス
生成手段３の出力によりＳＤＲＡＭ１に対してパターン
ネームアドレスへの実行が指示される。また遅延回路１
０ｂによりメモリアクセスに要する時間τ２だけ遅らせ
た制御コードがキャラクタデータアドレス生成手段４に
送られて、キャラクタデータアドレスの生成が制御され
る。更に、キャラクタデータアドレスの生成に要する時
間τ３だけ遅延回路１０ｃにより遅らせた制御コードが
インターフェース手段５に送られて、キャラクタデータ
アドレスへのアクセス実行が指示される。

【００２３】なお図１では、遅延手段１０の前にデコー
ダ９を設けているが、このデコーダ９を省いて、代わり
にパターンネームアドレス生成手段３及びキャラクタデ
ータアドレス生成手段４の内部にデコーダを内蔵させる
という構成としても良い。

【００２４】パターンネームアドレス生成手段３では、
表示座標生成手段２から出力されたＸＹ座標値を基に、
パターンネームアドレスを生成する。このとき遅延手段
１０から送られたスロット制御コードに従って、各面毎
に設定されたパターンネームアドレスの属性データ（例
えばオフセット値等）を選択する。例えば、図５に示す
ように、コード０が送られた場合には、第１面の属性デ
ータとＸＹ座標値に基づいてパターンネームアドレスを
生成する。

【００２５】キャラクタデータアドレス生成手段４で
は、ＳＤＲＡＭ１のパターンネームデータのテーブルか
ら読み出されてバッファに保持されているパターンネー
ムと、表示座標生成手段２から出力されたＸＹ座標値を
基に、キャラクタデータアドレスを生成する。バッファ
に保持されたパターンネームは、遅延手段１０から送出
された制御コードがキャラクタデータへのアクセスを指
示するものである場合に、その表示面に従って選択され
る。例えば図５に示すコード４が送られた場合には、第
１面のＸＹ座標にパターンネームを付加してキャラクタ
データアドレスが生成されることになる。

【００２６】インターフェース手段５は、遅延手段１０
から送られたスロット制御コードがパターンネームアド
レスへのアクセスを指示しているときには、パターンネ
ームアドレス生成手段３から出力されたパターンネーム
アドレスを選択し、ＳＤＲＡＭ１へのアクセスタイミン
グに従って、メモリアドレス、ＲＡＳやＣＡＳ等のメモ
リコマンド信号を送出する。またその結果ＳＤＲＡＭ１
から出力されたデータを受取り、パターンネームをキャ
ラクタデータアドレス生成手段４に向けて出力する。

【００２７】またインターフェース手段５は、遅延手段
１０から送られたスロット制御コードがキャラクタデー
タアドレスへのアクセスを指示しているときには、キャ
ラクタデータアドレス生成手段４から出力されたキャラ
クタデータアドレスを選択し、ＳＤＲＡＭ１へのアクセ
スタイミングに従って、メモリアドレス、ＲＡＳやＣＡ
Ｓ等のメモリコマンド信号を送出する。その結果ＳＤＲ
ＡＭ１から出力されたデータを受取り、キャラクタデー
タをドットデータコントロール手段６に向けて出力す
る。

【００２８】図６は、この実施例により、図５のような
コード設定を用いたときのＳＤＲＡＭ１の読み出しアク
セスの例を示している。この設定例の場合、バンク０の
スロット選択手段８は、８個のタイムスロット周期Ｔ０
〜Ｔ７の間に、０，Ｆ，Ｆ，Ｆ，４，４，４，４という
順番でレジスタ７に設定されたコードを出力することに
なる。この設定例によれば、第１面を１６ビット／ドッ
トとして、８ドット分の表示時間（Ｔ０〜Ｔ７）にバン
ク０について、１回のパターンネーム読み出し（Ｔ０）
と、（１６ビット／ドット）・８ドット／３２ビット＝
４回のキャラクタデータ読み出し（Ｔ４〜Ｔ７）が実行
される。

【００２９】また第２面を８ビット／ドット、第３面及
び第４面を共に４ビット／ドットの表示色数として、表
示時間（Ｔ０〜Ｔ７）の間にバンク１について、第２面
は、１回のパターンネームの読み出し（Ｔ０）と、（８
ビット／ドット）・８ドット／３２ビット＝２回のキャ
ラクタデータ読み出し（Ｔ１，Ｔ２）が実行され、第３
面及び第４面は、１回のパターンネーム読み出し（Ｔ
４，Ｔ６）と、（４ビット／ドット）・８ドット／３２
ビット＝１回のキャラクタデータ読み出し（Ｔ５，Ｔ
７）が実行される。

【００３０】上記実施例では、キャラクタ・モードの表
示データについて説明したが、ビットマップ・モードの
表示データに対しては、図１に示すパターンネームアド
レス生成手段３は使用せず、キャラクタデータアドレス
生成手段４に代わってビットマップデータアドレス生成
手段が用意される。

【００３１】次に、以上に説明したバンク分割モードで
表示データをアクセスしている間に、ＣＰＵ等からＳＤ
ＲＡＭ１に対して画面書換等のためにランダムアクセス
を割り込ませる実施例を、図７により説明する。ＳＤＲ
ＡＭ１は、バンク分割モードの他、通常のＤＲＡＭと同
様のランダムアクセスモードも可能である。例えば、表
示期間と非表示期間とを時間的に完全に分離して、非表
示期間にランダムアクセスを実行することは容易であ
る。しかし、この様な制御方式とすると、ＣＰＵからの
要求に対して応えられるスロットが少なくなり、ＣＰＵ
からの要求が頻繁にある場合に処理速度が遅くなる。

【００３２】図７は、先の実施例で説明したバンク分割
モードでの表示動作期間内に、空きスロットを見つけて
ＣＰＵに対してアクセス許可信号を出力する制御回路部
分の回路構成を示している。具体的には、バンク０，１
同時に連続して２スロット分の空きがあった場合に、ア
クセス許可信号を出力するようにする。モード設定用レ
ジスタ７1 ，７2 、スロット選択手段８のセレクタ８b
1，８b2、デコーダ９1，９2 は、図１では省略したバン
ク１用の部分を含めて、図１での構成を具体的に示して
いる。

【００３３】バンク分割モードでのモード設定用レジス
タ７の出力を監視するために、二つのデコーダ９1 ，９
2 の出力に、それぞれＮＯＲゲートＧ１，Ｇ２が設けら
れている。これらのＮＯＲゲートＧ１，Ｇ２によりそれ
ぞれバンク０，１に対してアクセスをしないという制御
コードが出されたことを判定する。これらのＮＯＲゲー
トＧ１，Ｇ２の出力は、ＡＮＤゲートＧ３でその積が取
られる。更にＡＮＤゲートＧ３の出力は、ＡＮＤゲート
Ｇ４の一つの入力端子に入力され、１スロット分の遅延
を行う遅延素子Ｄを介してもう一つの入力端子に入力さ
れる。これらのゲートＧ１〜Ｇ４と遅延素子Ｄが割り込
み制御回路２０を構成しており、ＡＮＤゲートＧ４の出
力が、アクセス許可信号としてＣＰＵに送られる。

【００３４】例えば、レジスタ７により設定されるアク
セススロットの制御コードとアクセス内容の関係が図８
のようなものであったとする。図９は、このような制御
コードで表示モードが設定されて、バンク分割モードで
の動作中にアクセス許可信号が得られる様子を示してい
る。制御コード７（アクセスしない）でデコーダ９1，
９2 の出力が全て“０”となるスロットで、ＮＯＲゲー
トＧ１，Ｇ２の出力が“１”となる。ＡＮＤゲートＧ３
によりこれらの積が取られて、バンク０，１共に空きで
あるスロットＴ４，Ｔ５，Ｔ７で“１”出力が得られ
る。この“１”出力と、これを１スロット分遅延させた
信号との積により、ＡＮＤゲートＧ４の出力は、スロッ
トＴ５について“１”となる。

【００３５】以上のように、バンク０，１の両方共に表
示アクセスに使用しない二つのスロットＴ４，Ｔ５が連
続しているときに、ＣＰＵに対して割り込みアクセスを
許可するための許可信号が発生される。これにより、図
９に破線で示すようにアクセススロットＴ５でアドレス
及びデータを入力して、ＳＤＲＡＭ１にデータ書込みが
実行できる。こうしてこの実施例によれば、バンク分割
モードの表示期間中に使用していないアクセススロット
をＣＰＵに開放する事ができる。従って、ＣＰＵ用のス
ロットが増し、画面書き換え等が頻繁に必要となる場合
にも、全体として高速動作が可能になる。

【００３６】

【発明の効果】以上述べたようにこの発明によれば、Ｓ
ＤＲＡＭのバンク分割モードでのアクセスモードをモー
ド設定手段により設定できるようにしており、アクセス
モードを任意に設定して、例えば表示制御装置に適用し
て自由に表示面を構成することができる。また、モード
設定手段の出力を監視してバンク分割モードでのデータ
読み出し動作中に所定個数のアクセススロットの空きを
検出して、ＣＰＵに対してランダムアクセスモードでの
割り込み許可信号を出力するようにして、アクセススロ
ットの有効利用により、ＳＤＲＡＭ使用の各種システム
の高速性能を実現することができる。

【図面の簡単な説明】

【図１】 この発明の一実施例に係る画像表示制御装置
の構成を示す。

【図２】 同実施例に用いるＳＤＲＡＭの構成を示す。

【図３】 同ＳＤＲＡＭのアクセスタイミングを示す。

【図４】 同実施例の表示面とＳＤＲＡＭの記憶内容を
示す。

【図５】 同実施例のレジスタによるコード設定例を示
す。

【図６】 同実施例のＳＤＲＡＭのデータアクセスの例
を示す。

【図７】 他の実施例のアクセス許可信号発生回路の構
成を示す。

【図８】 同実施例のレジスタによる制御コード設定例
を示す。

【図９】 同実施例によるアクセス許可信号発生のタイ
ミング図である。

【符号の説明】

１…ＳＤＲＡＭ、２…表示座標生成手段、２ａ…スキャ
ンカウンタ、２ｂ…座標計算手段、３…パターンネーム
アドレス生成手段、４…キャラクタデータアドレス生成
手段、５…メモリ・インターフェース手段、６…ドット
データコントロール手段、７…表示モード設定用レジス
タ、８…メモリアクセススロット選択手段、９…デコー
ダ、１０…遅延手段、Ｇ１，Ｇ…ＮＯＲゲート、Ｇ３，
Ｇ４…ＡＮＤゲート、Ｄ…遅延素子、２０…割り込み制
御回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３６２Ｓ ３７１Ｈ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 内部を少なくとも２個のバンクに分割し
   てそれぞれ個別にプリチャージを実行することにより各
   バンクのアドレス入力を交互に隙間なく連続させること
   を可能としたバンク分割モードとランダムアクセスモー
   ドとの切替えを可能としたダイナミックＲＡＭと、 このダイナミックＲＡＭのバンク分割モードでのデータ
   読み出し動作モードをを所定数のアクセススロット単位
   で周期設定するモード設定手段と、 このモード設定手段により設定されたデータ読み出し動
   作モードに従って前記ダイナミックＲＡＭをアクセスす
   るアドレスを生成するアドレス生成手段と、 前記モード設定手段の出力を監視してバンク分割モード
   でのデータ読み出し動作中に前記２個のバンクがともに
   アクセスされない所定個数のアクセススロットが連続し
   たことを検出して、ランダムアクセスモードでの割り込
   み許可信号を出力する割り込み制御手段とを備えたこと
   を特徴とするメモリ制御装置。
2. 【請求項２】 前記モード設定手段は、 前記ダイナミックＲＡＭの１アドレスをアクセスするに
   必要な最小時間単位のアクセススロット毎にアクセスモ
   ードを設定するレジスタと、 このレジスタの設定値を選択するスロット選択手段と、 このスロット選択手段で選択された設定値をデコードし
   て前記アドレス生成手段への制御信号を生成するデコー
   ド手段とを有することを特徴とする請求項１記載のメモ
   リ制御装置。