JPH0696577A - ダイナミックramの制御方式 - Google Patents
ダイナミックramの制御方式Info
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- JPH0696577A JPH0696577A JP4243312A JP24331292A JPH0696577A JP H0696577 A JPH0696577 A JP H0696577A JP 4243312 A JP4243312 A JP 4243312A JP 24331292 A JP24331292 A JP 24331292A JP H0696577 A JPH0696577 A JP H0696577A
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- address
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- dram
- ras
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Abstract
(57)【要約】
【目的】 続いてアクセスされるロー・アドレスが同一
の場合、アクセスをCASから始めることにより、DR
AMへのアクセス時間の高速化を図ること。 【構成】 アドレス比較部3はDRAM5への各アクセ
ス毎に、前回アクセス時のロー・アドレス1と今回のア
クセスするロー・アドレス1とを比較する。比較結果が
一致した場合、メモリ・タイミング制御部4はCASを
アサートして、カラム・アドレス2よりアクセスを開始
する。比較結果が不一致の場合には、RASをネゲート
して、通常のアクセスを再開する。アクセス終了後はR
ASをアサートしたままで次のアクセスを待つ。なお、
DRAM5をインターリーブすることにより一層高速化
を図ることができる。また、複数のDRAMブロックの
RASを同時にアサートし、ブロックの選択をCASで
行うことにより、ヒット率を向上させることができる。
の場合、アクセスをCASから始めることにより、DR
AMへのアクセス時間の高速化を図ること。 【構成】 アドレス比較部3はDRAM5への各アクセ
ス毎に、前回アクセス時のロー・アドレス1と今回のア
クセスするロー・アドレス1とを比較する。比較結果が
一致した場合、メモリ・タイミング制御部4はCASを
アサートして、カラム・アドレス2よりアクセスを開始
する。比較結果が不一致の場合には、RASをネゲート
して、通常のアクセスを再開する。アクセス終了後はR
ASをアサートしたままで次のアクセスを待つ。なお、
DRAM5をインターリーブすることにより一層高速化
を図ることができる。また、複数のDRAMブロックの
RASを同時にアサートし、ブロックの選択をCASで
行うことにより、ヒット率を向上させることができる。
Description
【0001】
【産業上の利用分野】本発明はダイナミックRAMの制
御方式に関し、特に本発明は、ダイナミックRAMへの
アクセスを高速化したダイナミックRAMの制御方式に
関するものである。
御方式に関し、特に本発明は、ダイナミックRAMへの
アクセスを高速化したダイナミックRAMの制御方式に
関するものである。
【0002】
【従来の技術】図9は従来のダイナミックRAM(以
下、DRAMと略記する)の制御方式のタイム・チャー
トを示す図である。同図において、はクロックCL
K、はDRAMのアドレス信号であり、「N」および
「N+R」はアドレスの内容を示している。また、は
アドレス・ストローブ(以下、ASと略記する)、は
ロー・アドレス・ストローブ(以下、RASと略記す
る)、はカラム・アドレス・ストローブ(以下、CA
Sと略記する)、は読みだされたデータを示してい
る。
下、DRAMと略記する)の制御方式のタイム・チャー
トを示す図である。同図において、はクロックCL
K、はDRAMのアドレス信号であり、「N」および
「N+R」はアドレスの内容を示している。また、は
アドレス・ストローブ(以下、ASと略記する)、は
ロー・アドレス・ストローブ(以下、RASと略記す
る)、はカラム・アドレス・ストローブ(以下、CA
Sと略記する)、は読みだされたデータを示してい
る。
【0003】従来DRAMにアクセスする場合には、同
図に示すように、アドレス信号Nを与え、RASにより
DRAMのロー・アドレスを選択し、CASによりDR
AMのカラム・アドレスを選択して、データの書き込
み、読み出しを行っていた。
図に示すように、アドレス信号Nを与え、RASにより
DRAMのロー・アドレスを選択し、CASによりDR
AMのカラム・アドレスを選択して、データの書き込
み、読み出しを行っていた。
【0004】
【発明が解決しようとする課題】ところで、従来のDR
AM制御方式においては、各アクセスごとにDRAMに
対して新規にアクセスしていたため、同図に示すよう
に、RASプリチャージ時間tp とRAS〜CAS間の
時間tq を必要とした。このため、同一のロー・アドレ
スにアクセスする場合にも、上記RASプリチャージ時
間tp とRAS〜CAS間の時間tq が必要であり、高
速にDRAMをアクセスすることができなかった。
AM制御方式においては、各アクセスごとにDRAMに
対して新規にアクセスしていたため、同図に示すよう
に、RASプリチャージ時間tp とRAS〜CAS間の
時間tq を必要とした。このため、同一のロー・アドレ
スにアクセスする場合にも、上記RASプリチャージ時
間tp とRAS〜CAS間の時間tq が必要であり、高
速にDRAMをアクセスすることができなかった。
【0005】本発明は上記した従来技術の問題点に鑑み
なされたものであって、続いてアクセスされるロー・ア
ドレスが同一の場合には、アクセスをすぐにCASから
始めることにより、DRAMへのアクセス時間の高速化
を図ったDRAM制御方式を提供することを目的とす
る。
なされたものであって、続いてアクセスされるロー・ア
ドレスが同一の場合には、アクセスをすぐにCASから
始めることにより、DRAMへのアクセス時間の高速化
を図ったDRAM制御方式を提供することを目的とす
る。
【0006】
【課題を解決するための手段】図1は本発明の原理ブロ
ック図である。同図において、1はロー・アドレス、2
はカラム・アドレス、3は前回のロー・アドレスと今回
のロー・アドレスを比較するアドレス比較部、4はアド
レス比較部3の出力に基づきDRAMへのRAS,CA
Sおよびセレクタ6への選択信号を出力するメモリ・タ
イミング制御部、5はDRAM、6はローアドレスある
いはカラム・アドレスを選択するセレクタである。
ック図である。同図において、1はロー・アドレス、2
はカラム・アドレス、3は前回のロー・アドレスと今回
のロー・アドレスを比較するアドレス比較部、4はアド
レス比較部3の出力に基づきDRAMへのRAS,CA
Sおよびセレクタ6への選択信号を出力するメモリ・タ
イミング制御部、5はDRAM、6はローアドレスある
いはカラム・アドレスを選択するセレクタである。
【0007】本発明の請求項1の発明は、同図におい
て、DRAM5への各アクセス毎に、前回アクセス時の
ロー・アドレス1と今回アクセスするロー・アドレス1
とをアドレス比較部3において比較し、比較結果が一致
した場合、メモリ・タイミング制御部4によりカラム・
アドレス・ストローブ(CAS)をアサートして、セレ
クタ6によりカラム・アドレス2を選択してカラム・ア
ドレス2よりアクセスを開始する。そして、アクセス終
了後、ロー・アドレス・ストローブ(RAS)をアサー
トしたまま、次のアクセスを待つ。また、上記比較結果
が不一致の場合には、ロー・アドレス・ストローブ(R
AS)をネゲートして、ロー・アドレス1よりアクセス
する通常のアクセスを再開し、アクセス終了後、ロー・
アドレス・ストローブ(RAS)をアサートしたままで
次のアクセスを待つようにしたものである。
て、DRAM5への各アクセス毎に、前回アクセス時の
ロー・アドレス1と今回アクセスするロー・アドレス1
とをアドレス比較部3において比較し、比較結果が一致
した場合、メモリ・タイミング制御部4によりカラム・
アドレス・ストローブ(CAS)をアサートして、セレ
クタ6によりカラム・アドレス2を選択してカラム・ア
ドレス2よりアクセスを開始する。そして、アクセス終
了後、ロー・アドレス・ストローブ(RAS)をアサー
トしたまま、次のアクセスを待つ。また、上記比較結果
が不一致の場合には、ロー・アドレス・ストローブ(R
AS)をネゲートして、ロー・アドレス1よりアクセス
する通常のアクセスを再開し、アクセス終了後、ロー・
アドレス・ストローブ(RAS)をアサートしたままで
次のアクセスを待つようにしたものである。
【0008】本発明の請求項2の発明は、請求項1の発
明において、各ロー・アドレス・ストローブ(RAS)
ごとにインターリーブするようにしたものである。本発
明の請求項3の発明は、請求項1の発明において、DR
AM5を複数ブロック設け、全ブロックのロー・アドレ
ス・ストローブ(RAS)をアサートして、カラム・ア
ドレス・ストローブ(CAS)によりDRAM5の各ブ
ロックを選択するようにしたものである。
明において、各ロー・アドレス・ストローブ(RAS)
ごとにインターリーブするようにしたものである。本発
明の請求項3の発明は、請求項1の発明において、DR
AM5を複数ブロック設け、全ブロックのロー・アドレ
ス・ストローブ(RAS)をアサートして、カラム・ア
ドレス・ストローブ(CAS)によりDRAM5の各ブ
ロックを選択するようにしたものである。
【0009】本発明の請求項4の発明は、請求項1の発
明において、バースト転送モード時、ロー・アドレスが
同一の場合にロー・アドレス・ストローブ(RAS)を
アサートしたまま、バースト転送を行うようにしたもの
である。
明において、バースト転送モード時、ロー・アドレスが
同一の場合にロー・アドレス・ストローブ(RAS)を
アサートしたまま、バースト転送を行うようにしたもの
である。
【0010】
【作用】本発明の請求項1の発明は、前回アクセス時の
ロー・アドレス1と今回アクセスするロー・アドレス1
とが一致した場合、カラム・アドレス・ストローブ(C
AS)をアサートして、カラム・アドレス2よりアクセ
スを開始し、アクセス終了後、ロー・アドレス・ストロ
ーブ(RAS)をアサートしたまま、次のアクセスを待
ち、比較結果が不一致の場合には、ロー・アドレス・ス
トローブ(RAS)をネゲートして、ロー・アドレス1
よりアクセスする通常のアクセスを再開し、アクセス終
了後、ロー・アドレス・ストローブ(RAS)をアサー
トしたままで次のアクセスを待つようにしたので、DR
AM5へのアクセスを直ちに行うことができ、アクセス
を高速化することができる。特に、DRAM5の大容量
化にともない、ロー・アドレスはさらに広がるので、ヒ
ット率は更に向上し、一層、DRAM5へのアクセスの
高速化を図ることができる。
ロー・アドレス1と今回アクセスするロー・アドレス1
とが一致した場合、カラム・アドレス・ストローブ(C
AS)をアサートして、カラム・アドレス2よりアクセ
スを開始し、アクセス終了後、ロー・アドレス・ストロ
ーブ(RAS)をアサートしたまま、次のアクセスを待
ち、比較結果が不一致の場合には、ロー・アドレス・ス
トローブ(RAS)をネゲートして、ロー・アドレス1
よりアクセスする通常のアクセスを再開し、アクセス終
了後、ロー・アドレス・ストローブ(RAS)をアサー
トしたままで次のアクセスを待つようにしたので、DR
AM5へのアクセスを直ちに行うことができ、アクセス
を高速化することができる。特に、DRAM5の大容量
化にともない、ロー・アドレスはさらに広がるので、ヒ
ット率は更に向上し、一層、DRAM5へのアクセスの
高速化を図ることができる。
【0011】本発明の請求項2の発明においては、請求
項1の発明において、各ロー・アドレス・ストローブ
(RAS)ごとにインターリーブするようにしたので、
ロー・アドレス1が不一致であっても、DRAMブロッ
クが別であれば、次のアクセスに入ることができ、請求
項1の発明より更に高速化することができる。本発明の
請求項3の発明においては、請求項1の発明において、
DRAMを複数ブロック設け、全ブロックのロー・アド
レス・ストローブ(RAS)をアサートして、カラム・
アドレス・ストローブ(CAS)によりダイナミックR
AMの各ブロックを選択するようにしたので、各DRA
Mにおけるヒット率を向上させることができる。
項1の発明において、各ロー・アドレス・ストローブ
(RAS)ごとにインターリーブするようにしたので、
ロー・アドレス1が不一致であっても、DRAMブロッ
クが別であれば、次のアクセスに入ることができ、請求
項1の発明より更に高速化することができる。本発明の
請求項3の発明においては、請求項1の発明において、
DRAMを複数ブロック設け、全ブロックのロー・アド
レス・ストローブ(RAS)をアサートして、カラム・
アドレス・ストローブ(CAS)によりダイナミックR
AMの各ブロックを選択するようにしたので、各DRA
Mにおけるヒット率を向上させることができる。
【0012】本発明の請求項4の発明においては、請求
項1の発明において、バースト転送モード時、ロー・ア
ドレス1が同一の場合にロー・アドレス・ストローブ
(RAS)をアサートしたまま、バースト転送を行うよ
うにしたので、バースト転送時の転送時間を短縮するこ
とができる。
項1の発明において、バースト転送モード時、ロー・ア
ドレス1が同一の場合にロー・アドレス・ストローブ
(RAS)をアサートしたまま、バースト転送を行うよ
うにしたので、バースト転送時の転送時間を短縮するこ
とができる。
【0013】
【実施例】図2は本発明の実施例におけるDRAM制御
回路のブロック図である。同図において、11はアドレ
ス・バスABより与えられるアドレス信号のロー・アド
レスを保持するロー・アドレス・ラッチ、12は同じく
カラム・アドレスを保持するカラム・アドレス・ラッ
チ、13はロー・アドレスを記憶しておくロー・アドレ
ス・バッファ、14はロー・アドレス・バッファ13に
記憶されているロー・アドレスとロー・アドレス・ラッ
チ11に保持されるロー・アドレスを比較する比較器で
ある。
回路のブロック図である。同図において、11はアドレ
ス・バスABより与えられるアドレス信号のロー・アド
レスを保持するロー・アドレス・ラッチ、12は同じく
カラム・アドレスを保持するカラム・アドレス・ラッ
チ、13はロー・アドレスを記憶しておくロー・アドレ
ス・バッファ、14はロー・アドレス・バッファ13に
記憶されているロー・アドレスとロー・アドレス・ラッ
チ11に保持されるロー・アドレスを比較する比較器で
ある。
【0014】15はメモリ・タイミング制御回路であ
り、リード/ライト信号WRTとASあるいはアドレス
・イネーブルALEと、ロー・アドレス比較器14の比
較結果に基づき、図示しないDRAMへのRAS,CA
S,ライト・イネーブルWE、出力イネーブルOE、セ
レクタ16への選択信号を出力する。また、セレクタ1
6はメモリ・タイミング制御回路15の出力により、ロ
ー・アドレス・ラッチ11あるいはカラム・アドレス・
ラッチ12の出力のいずれか一方を選択してメモリ・ア
ドレスMAとしてDRAMに出力する。
り、リード/ライト信号WRTとASあるいはアドレス
・イネーブルALEと、ロー・アドレス比較器14の比
較結果に基づき、図示しないDRAMへのRAS,CA
S,ライト・イネーブルWE、出力イネーブルOE、セ
レクタ16への選択信号を出力する。また、セレクタ1
6はメモリ・タイミング制御回路15の出力により、ロ
ー・アドレス・ラッチ11あるいはカラム・アドレス・
ラッチ12の出力のいずれか一方を選択してメモリ・ア
ドレスMAとしてDRAMに出力する。
【0015】図3は本発明の第1の実施例のタイム・チ
ャートを示す図であり、同図は高速ベージ・モードにお
ける実施例を示している。同図において、はクロック
CLK、はDRAMのアドレス信号であり、「N」、
「N+R」および「N+S」はアドレスの内容を示して
いる。また、はAS、はRAS、はCAS、は
読みだされたデータ、はアドレス信号におけるロー・
アドレスRA、カラム・アドレスCAを示しており、プ
ログラムのような局所的に連続するアクセスに対して
は、図3に示すようにロー・アドレスを上位、カラム・
アドレスを下位とする。
ャートを示す図であり、同図は高速ベージ・モードにお
ける実施例を示している。同図において、はクロック
CLK、はDRAMのアドレス信号であり、「N」、
「N+R」および「N+S」はアドレスの内容を示して
いる。また、はAS、はRAS、はCAS、は
読みだされたデータ、はアドレス信号におけるロー・
アドレスRA、カラム・アドレスCAを示しており、プ
ログラムのような局所的に連続するアクセスに対して
は、図3に示すようにロー・アドレスを上位、カラム・
アドレスを下位とする。
【0016】次に図2、図3によりデータのリードの場
合の本実施例の動作を説明する。リード/ライト信号W
RT、ASとともにN番地のアドレス信号がアドレス・
バスABより図2に示すDRAM制御回路に与えられる
と、アドレス信号のうち、ロー・アドレスRAがロー・
アドレス・ラッチ11に保持されるとともに、カラム・
アドレスCAがカラム・アドレス・ラッチ12に保持さ
れる。
合の本実施例の動作を説明する。リード/ライト信号W
RT、ASとともにN番地のアドレス信号がアドレス・
バスABより図2に示すDRAM制御回路に与えられる
と、アドレス信号のうち、ロー・アドレスRAがロー・
アドレス・ラッチ11に保持されるとともに、カラム・
アドレスCAがカラム・アドレス・ラッチ12に保持さ
れる。
【0017】ロー・アドレス・ラッチ11に保持された
ロー・アドレスRAはロー・アドレス・ラッチ13に記
憶されるとともに、ロー・アドレス比較器14に与えら
れ、前回のアクセス時のロー・アドレスRAと比較され
る。ロー・アドレス比較器14における比較結果が不一
致であると、メモリ・タイミング制御回路15は、RA
S(図3)をアサート(アクティブ状態とする)する
とともに、セレクタ16により、ロー・アドレス・ラッ
チ11の出力を選択して、メモリ・アドレスMAとして
図示しないDRAMに出力する。RASはDRAMのア
クセス終了後もアサートしたままで次のアクセスを待
つ。
ロー・アドレスRAはロー・アドレス・ラッチ13に記
憶されるとともに、ロー・アドレス比較器14に与えら
れ、前回のアクセス時のロー・アドレスRAと比較され
る。ロー・アドレス比較器14における比較結果が不一
致であると、メモリ・タイミング制御回路15は、RA
S(図3)をアサート(アクティブ状態とする)する
とともに、セレクタ16により、ロー・アドレス・ラッ
チ11の出力を選択して、メモリ・アドレスMAとして
図示しないDRAMに出力する。RASはDRAMのア
クセス終了後もアサートしたままで次のアクセスを待
つ。
【0018】ついで、メモリ・タイミング制御回路15
はCAS(図3)を出力するとともに、セレクタ16
によりカラム・アドレス・ラッチ12の出力を選択し
て、メモリ・アドレスMAとして図示しないDRAMへ
出力する。これにより、図示しないDRAMより、図3
に示すようにデータが読みだされる。
はCAS(図3)を出力するとともに、セレクタ16
によりカラム・アドレス・ラッチ12の出力を選択し
て、メモリ・アドレスMAとして図示しないDRAMへ
出力する。これにより、図示しないDRAMより、図3
に示すようにデータが読みだされる。
【0019】次に、リード/ライト信号WRT、ASと
ともにN+R番地のアドレス信号がアドレス・バスAB
より図2に示すDRAM制御回路に与えられると、上記
したのと同様、ロー・アドレスRAがロー・アドレス・
ラッチ11に保持されるとともに、カラム・アドレスC
Aがカラム・アドレス・ラッチ12に保持される。ロー
・アドレス・ラッチ11に保持されたロー・アドレスR
Aはロー・アドレス・ラッチ13に記憶されるととも
に、ロー・アドレス比較器14に与えられ、前回のアク
セス時のロー・アドレスRAと比較される。
ともにN+R番地のアドレス信号がアドレス・バスAB
より図2に示すDRAM制御回路に与えられると、上記
したのと同様、ロー・アドレスRAがロー・アドレス・
ラッチ11に保持されるとともに、カラム・アドレスC
Aがカラム・アドレス・ラッチ12に保持される。ロー
・アドレス・ラッチ11に保持されたロー・アドレスR
Aはロー・アドレス・ラッチ13に記憶されるととも
に、ロー・アドレス比較器14に与えられ、前回のアク
セス時のロー・アドレスRAと比較される。
【0020】ここで、ロー・アドレス比較器14におけ
る比較結果が一致し、前回のロー・アドレスと今回のロ
ー・アドレスが同じであると、メモリ・タイミング制御
回路15は、すぐに、CASからDRAMのアクセスを
行う。すなわち、RAS(図3)をアサートしたま
ま、メモリ・タイミング制御回路15はCAS(図3
)を出力するとともに、セレクタ16によりカラム・
アドレス・ラッチ12の出力を選択して、メモリ・アド
レスMAとして図示しないDRAMへ出力する。その結
果、図3に示すように、DRAMのN+R番地のデータ
が直ちに読みだされる。
る比較結果が一致し、前回のロー・アドレスと今回のロ
ー・アドレスが同じであると、メモリ・タイミング制御
回路15は、すぐに、CASからDRAMのアクセスを
行う。すなわち、RAS(図3)をアサートしたま
ま、メモリ・タイミング制御回路15はCAS(図3
)を出力するとともに、セレクタ16によりカラム・
アドレス・ラッチ12の出力を選択して、メモリ・アド
レスMAとして図示しないDRAMへ出力する。その結
果、図3に示すように、DRAMのN+R番地のデータ
が直ちに読みだされる。
【0021】ついで、リード/ライト信号WRT、AS
とともにN+S番地のアドレス信号がアドレス・バスA
Bより図2に示すDRAM制御回路に与えられると、上
記したのと同様、ロー・アドレスRA、カラム・アドレ
スCAがロー・アドレス・ラッチ11、カラム・アドレ
ス・ラッチ12に保持されるとともに、ロー・アドレス
RAはロー・アドレス・ラッチ13に記憶され、ロー・
アドレス比較器14において、前回のアクセス時のロー
・アドレスと比較される。
とともにN+S番地のアドレス信号がアドレス・バスA
Bより図2に示すDRAM制御回路に与えられると、上
記したのと同様、ロー・アドレスRA、カラム・アドレ
スCAがロー・アドレス・ラッチ11、カラム・アドレ
ス・ラッチ12に保持されるとともに、ロー・アドレス
RAはロー・アドレス・ラッチ13に記憶され、ロー・
アドレス比較器14において、前回のアクセス時のロー
・アドレスと比較される。
【0022】ロー・アドレス比較器14における比較結
果が不一致であると、メモリ・タイミング制御回路15
は、RAS(図3)をネゲート(インアクティブ状
態)し、前記したように通常のアクセスを再開し、アク
セス終了後もRASはアサートしたままで次のアクセス
を待つ。上記のように、RASはメモリ・アクセスがあ
る場合にアサートされ、また、次の場合にRASはネゲ
ートされる。 メモリ・スペックにより定まるRASの最大パルス
幅に達したとき。 メモリ・アクセスがなく、一定時間経過したとき。 上記したように、ロー・アドレスRAがメモリ・ア
クセス時、不一致であったとき。 リフレッシュ要求があったとき。
果が不一致であると、メモリ・タイミング制御回路15
は、RAS(図3)をネゲート(インアクティブ状
態)し、前記したように通常のアクセスを再開し、アク
セス終了後もRASはアサートしたままで次のアクセス
を待つ。上記のように、RASはメモリ・アクセスがあ
る場合にアサートされ、また、次の場合にRASはネゲ
ートされる。 メモリ・スペックにより定まるRASの最大パルス
幅に達したとき。 メモリ・アクセスがなく、一定時間経過したとき。 上記したように、ロー・アドレスRAがメモリ・ア
クセス時、不一致であったとき。 リフレッシュ要求があったとき。
【0023】なお、上記説明においては、DRAMから
のデータのリードについて説明したが、データのライト
の場合も同様である。以上説明したように、本実施例に
おいては、前回アクセスしたロー・アドレスRAと今回
アクセスしたロー・アドレスRAとが同一の場合には、
RASをアサートしたまま、CASからDRAMへのア
クセスを行うので、DRAMへのアクセスを直ちに行う
ことができ、アクセスを高速化することができる。特
に、DRAMの大容量化にともない、ロー・アドレスR
Aはさらに広がるので、ヒット率は更に向上し、一層、
DRAMへのアクセスの高速化を図ることができる。
のデータのリードについて説明したが、データのライト
の場合も同様である。以上説明したように、本実施例に
おいては、前回アクセスしたロー・アドレスRAと今回
アクセスしたロー・アドレスRAとが同一の場合には、
RASをアサートしたまま、CASからDRAMへのア
クセスを行うので、DRAMへのアクセスを直ちに行う
ことができ、アクセスを高速化することができる。特
に、DRAMの大容量化にともない、ロー・アドレスR
Aはさらに広がるので、ヒット率は更に向上し、一層、
DRAMへのアクセスの高速化を図ることができる。
【0024】例えば、1Mbitメモリの場合には、2
10=1Kバイトの空間でヒットし、また、4Mbitメ
モリの場合には、211=2Kバイトの空間でヒットする
ようになる。図4は本発明の第2の実施例のタイム・チ
ャートを示す図であり、本実施例はスタティク・カラム
・モードの場合の実施例を示しており、図3と同様、
はクロックCLK、はDRAMのアドレス信号であ
り、「N」、「N+R」および「N+S」はアドレスの
内容を示している。また、はAS、はRAS、は
CAS、は読みだされたデータ、はアドレス信号に
おけるロー・アドレスRA、カラム・アドレスCAを示
している。
10=1Kバイトの空間でヒットし、また、4Mbitメ
モリの場合には、211=2Kバイトの空間でヒットする
ようになる。図4は本発明の第2の実施例のタイム・チ
ャートを示す図であり、本実施例はスタティク・カラム
・モードの場合の実施例を示しており、図3と同様、
はクロックCLK、はDRAMのアドレス信号であ
り、「N」、「N+R」および「N+S」はアドレスの
内容を示している。また、はAS、はRAS、は
CAS、は読みだされたデータ、はアドレス信号に
おけるロー・アドレスRA、カラム・アドレスCAを示
している。
【0025】同図に示すように、スタティク・カラム・
モードの場合には、各アクセスごとにロー・アドレスR
Aを比較し、前回のロー・アドレスRAと今回のローア
ドレスが同一の場合には、CASをRASと同様にアサ
ートし続ける。図5は本発明の第3の実施例のタイム・
チャートを示す図であり、本実施例は図3に示した高速
ベージ・モードの実施例において、各RAS毎にインタ
ーリーブする実施例を示したものであり、図3と同様、
はクロックCLK、はDRAMのアドレス信号であ
り、「N」、「N+R」および「N+S」はアドレスの
内容を示している。また、はAS、は第1のメモリ
・ブロックのRAS0、は第2のメモリ・ブロックの
RAS1、はCAS、は読みだされたデータ、は
アドレス信号におけるロー・アドレスRA、カラム・ア
ドレスCAを示している。
モードの場合には、各アクセスごとにロー・アドレスR
Aを比較し、前回のロー・アドレスRAと今回のローア
ドレスが同一の場合には、CASをRASと同様にアサ
ートし続ける。図5は本発明の第3の実施例のタイム・
チャートを示す図であり、本実施例は図3に示した高速
ベージ・モードの実施例において、各RAS毎にインタ
ーリーブする実施例を示したものであり、図3と同様、
はクロックCLK、はDRAMのアドレス信号であ
り、「N」、「N+R」および「N+S」はアドレスの
内容を示している。また、はAS、は第1のメモリ
・ブロックのRAS0、は第2のメモリ・ブロックの
RAS1、はCAS、は読みだされたデータ、は
アドレス信号におけるロー・アドレスRA、カラム・ア
ドレスCAを示している。
【0026】同図に示すように、各RAS毎にインター
リーブすることにより、ロー・アドレスRAが不一致で
あっても、DRAMブロックが別であれば、RASのプ
リチャージ時間を省き、次のアクセスに入ることがで
き、図3のものより更に高速化することができる。図6
は本発明の第4の実施例におけるDRAM制御回路とD
RAMの構成を示すブロック図であり、同図において、
61は図2に示すしたものと同様のDRAM制御回路、
62,63はDRAMを示している。
リーブすることにより、ロー・アドレスRAが不一致で
あっても、DRAMブロックが別であれば、RASのプ
リチャージ時間を省き、次のアクセスに入ることがで
き、図3のものより更に高速化することができる。図6
は本発明の第4の実施例におけるDRAM制御回路とD
RAMの構成を示すブロック図であり、同図において、
61は図2に示すしたものと同様のDRAM制御回路、
62,63はDRAMを示している。
【0027】図7は高速ページ・モードにおける図6に
示した第4の実施例のタイム・チャートを示す図であ
り、図3と同様、はクロックCLK、はDRAMの
アドレス信号であり、「N」、「N+R」および「N+
S」はアドレスの内容を示している。また、はAS、
はDRAM62のRAS0、はDRAM63のRA
S1、はDRAM62のCAS0、はDRAM63
のCAS1、は読みだされたデータ、はアドレス信
号におけるロー・アドレスRA、カラム・アドレスCA
を示している。
示した第4の実施例のタイム・チャートを示す図であ
り、図3と同様、はクロックCLK、はDRAMの
アドレス信号であり、「N」、「N+R」および「N+
S」はアドレスの内容を示している。また、はAS、
はDRAM62のRAS0、はDRAM63のRA
S1、はDRAM62のCAS0、はDRAM63
のCAS1、は読みだされたデータ、はアドレス信
号におけるロー・アドレスRA、カラム・アドレスCA
を示している。
【0028】図6に示すように、DRAM制御回路61
により複数のDRAM62および63を制御する場合に
は、図7に示すように、DRAM62とDRAM63の
RASを同時にアサートし、DRAM62とDRAM6
3の選択をCASで行うことにより、各DRAMにおけ
るヒット率を向上させることができる。図8は本発明を
高速ページ・メモリ・モードにおけるバースト転送に適
用した場合の実施例を示すタイム・チャートであり、図
3と同様、はクロックCLK、はDRAMのアドレ
ス信号であり、「N」および「N+R」はアドレスの内
容を示している。また、はバースト転送信号、はA
S、はRAS0、はCAS、は読みだされたデー
タ、はアドレス信号におけるロー・アドレスRA、カ
ラム・アドレスCAを示している。
により複数のDRAM62および63を制御する場合に
は、図7に示すように、DRAM62とDRAM63の
RASを同時にアサートし、DRAM62とDRAM6
3の選択をCASで行うことにより、各DRAMにおけ
るヒット率を向上させることができる。図8は本発明を
高速ページ・メモリ・モードにおけるバースト転送に適
用した場合の実施例を示すタイム・チャートであり、図
3と同様、はクロックCLK、はDRAMのアドレ
ス信号であり、「N」および「N+R」はアドレスの内
容を示している。また、はバースト転送信号、はA
S、はRAS0、はCAS、は読みだされたデー
タ、はアドレス信号におけるロー・アドレスRA、カ
ラム・アドレスCAを示している。
【0029】図8に示すように、バースト転送時、RA
S0をアサートしたまま、CASによりアドレスを選択
することにより、バースト転送時の転送時間を短縮する
ことができる。
S0をアサートしたまま、CASによりアドレスを選択
することにより、バースト転送時の転送時間を短縮する
ことができる。
【0030】
【発明の効果】以上説明したことから明らかなように、
本発明においては、前回アクセスしたロー・アドレスR
Aと今回アクセスしたロー・アドレスRAとが同一の場
合には、RASをアサートしたまま、CASからDRA
Mへのアクセスを行うので、DRAMへのアクセスを直
ちに行うことができ、アクセスを高速化することができ
る。特に、DRAMの大容量化にともない、ヒット率は
更に向上し、一層、DRAMへのアクセスの高速化を図
ることが可能となる。
本発明においては、前回アクセスしたロー・アドレスR
Aと今回アクセスしたロー・アドレスRAとが同一の場
合には、RASをアサートしたまま、CASからDRA
Mへのアクセスを行うので、DRAMへのアクセスを直
ちに行うことができ、アクセスを高速化することができ
る。特に、DRAMの大容量化にともない、ヒット率は
更に向上し、一層、DRAMへのアクセスの高速化を図
ることが可能となる。
【図1】本発明の原理ブロック図である。
【図2】本発明の実施例のDRAM制御回路の構成を示
す図である。
す図である。
【図3】第1の実施例のタイム・チャートである。
【図4】第2の実施例のタイム・チャートである。
【図5】第3の実施例のタイム・チャートである。
【図6】第4の実施例におけるDRAMの構成を示す図
である。
である。
【図7】第4の実施例のタイム・チャートである。
【図8】第5の実施例のタイム・チャートである。
【図9】従来例のタイム・チャートである。
1 ロー・アドレス 2 カラム・アドレス 3 アドレス比較部 4 メモリ・タイミング制御部 5 DRAM 11 ロー・アドレス・ラッチ 12 カラム・アドレス・ラッチ 13 ロー・アドレス・バッファ 14 比較器 15 メモリ・タイミング制御回路 6,16 セレクタ 61 DRAM制御回路 62,63 DRAM
Claims (4)
- 【請求項1】 ダイナミックRAMへのアクセスを制御
するダイナミックRAM制御方式において、 ダイナミックRAMへの各アクセス毎に、前回アクセス
時のロー・アドレスと今回のアクセスするロー・アドレ
スとを比較し、 上記比較結果が一致した場合、カラム・アドレス・スト
ローブ(CAS)をアサートして、カラム・アドレスよ
りアクセスを開始し、 アクセス終了後、ロー・アドレス・ストローブ(RA
S)をアサートしたまま、次のアクセスを待ち、 上記比較結果が不一致の場合には、ロー・アドレス・ス
トローブ(RAS)をネゲートして、ロー・アドレスよ
りアクセスする通常のアクセスを再開し、アクセス終了
後、ロー・アドレス・ストローブ(RAS)をアサート
したままで次のアクセスを待つことにより、 ダイナミックRAMへのアクセスを高速化したことを特
徴とするダイナミック・RAMの制御方式。 - 【請求項2】 各ロー・アドレス・ストローブ(RA
S)ごとにインターリーブすることを特徴とする請求項
1のダイナミック・RAMの制御方式。 - 【請求項3】 ダイナミックRAMを複数ブロック設
け、全ブロックのロー・アドレス・ストローブ(RA
S)をアサートして、カラム・アドレス・ストローブ
(CAS)によりダイナミックRAMの各ブロックを選
択するようにしたことを特徴とする請求項1のダイナミ
ック・RAMの制御方式。 - 【請求項4】 バースト転送モード時、ロー・アドレス
が同一の場合にロー・アドレス・ストローブ(RAS)
をアサートしたまま、バースト転送を行うことを特徴と
する請求項1のダイナミック・RAMの制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4243312A JPH0696577A (ja) | 1992-09-11 | 1992-09-11 | ダイナミックramの制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4243312A JPH0696577A (ja) | 1992-09-11 | 1992-09-11 | ダイナミックramの制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0696577A true JPH0696577A (ja) | 1994-04-08 |
Family
ID=17101965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4243312A Pending JPH0696577A (ja) | 1992-09-11 | 1992-09-11 | ダイナミックramの制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0696577A (ja) |
-
1992
- 1992-09-11 JP JP4243312A patent/JPH0696577A/ja active Pending
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