JPH0696577A - ダイナミックｒａｍの制御方式 - Google Patents
ダイナミックｒａｍの制御方式Info
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- JPH0696577A JPH0696577A JP4243312A JP24331292A JPH0696577A JP H0696577 A JPH0696577 A JP H0696577A JP 4243312 A JP4243312 A JP 4243312A JP 24331292 A JP24331292 A JP 24331292A JP H0696577 A JPH0696577 A JP H0696577A
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Abstract
(57)【要約】
【目的】 続いてアクセスされるロー・アドレスが同一
の場合、アクセスをＣＡＳから始めることにより、ＤＲ
ＡＭへのアクセス時間の高速化を図ること。 【構成】 アドレス比較部３はＤＲＡＭ５への各アクセ
ス毎に、前回アクセス時のロー・アドレス１と今回のア
クセスするロー・アドレス１とを比較する。比較結果が
一致した場合、メモリ・タイミング制御部４はＣＡＳを
アサートして、カラム・アドレス２よりアクセスを開始
する。比較結果が不一致の場合には、ＲＡＳをネゲート
して、通常のアクセスを再開する。アクセス終了後はＲ
ＡＳをアサートしたままで次のアクセスを待つ。なお、
ＤＲＡＭ５をインターリーブすることにより一層高速化
を図ることができる。また、複数のＤＲＡＭブロックの
ＲＡＳを同時にアサートし、ブロックの選択をＣＡＳで
行うことにより、ヒット率を向上させることができる。
の場合、アクセスをＣＡＳから始めることにより、ＤＲ
ＡＭへのアクセス時間の高速化を図ること。 【構成】 アドレス比較部３はＤＲＡＭ５への各アクセ
ス毎に、前回アクセス時のロー・アドレス１と今回のア
クセスするロー・アドレス１とを比較する。比較結果が
一致した場合、メモリ・タイミング制御部４はＣＡＳを
アサートして、カラム・アドレス２よりアクセスを開始
する。比較結果が不一致の場合には、ＲＡＳをネゲート
して、通常のアクセスを再開する。アクセス終了後はＲ
ＡＳをアサートしたままで次のアクセスを待つ。なお、
ＤＲＡＭ５をインターリーブすることにより一層高速化
を図ることができる。また、複数のＤＲＡＭブロックの
ＲＡＳを同時にアサートし、ブロックの選択をＣＡＳで
行うことにより、ヒット率を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭの制
御方式に関し、特に本発明は、ダイナミックＲＡＭへの
アクセスを高速化したダイナミックＲＡＭの制御方式に
関するものである。
御方式に関し、特に本発明は、ダイナミックＲＡＭへの
アクセスを高速化したダイナミックＲＡＭの制御方式に
関するものである。
【０００２】
【従来の技術】図９は従来のダイナミックＲＡＭ（以
下、ＤＲＡＭと略記する）の制御方式のタイム・チャー
トを示す図である。同図において、はクロックＣＬ
Ｋ、はＤＲＡＭのアドレス信号であり、「Ｎ」および
「Ｎ＋Ｒ」はアドレスの内容を示している。また、は
アドレス・ストローブ（以下、ＡＳと略記する）、は
ロー・アドレス・ストローブ（以下、ＲＡＳと略記す
る）、はカラム・アドレス・ストローブ（以下、ＣＡ
Ｓと略記する）、は読みだされたデータを示してい
る。
下、ＤＲＡＭと略記する）の制御方式のタイム・チャー
トを示す図である。同図において、はクロックＣＬ
Ｋ、はＤＲＡＭのアドレス信号であり、「Ｎ」および
「Ｎ＋Ｒ」はアドレスの内容を示している。また、は
アドレス・ストローブ（以下、ＡＳと略記する）、は
ロー・アドレス・ストローブ（以下、ＲＡＳと略記す
る）、はカラム・アドレス・ストローブ（以下、ＣＡ
Ｓと略記する）、は読みだされたデータを示してい
る。
【０００３】従来ＤＲＡＭにアクセスする場合には、同
図に示すように、アドレス信号Ｎを与え、ＲＡＳにより
ＤＲＡＭのロー・アドレスを選択し、ＣＡＳによりＤＲ
ＡＭのカラム・アドレスを選択して、データの書き込
み、読み出しを行っていた。
図に示すように、アドレス信号Ｎを与え、ＲＡＳにより
ＤＲＡＭのロー・アドレスを選択し、ＣＡＳによりＤＲ
ＡＭのカラム・アドレスを選択して、データの書き込
み、読み出しを行っていた。
【０００４】
【発明が解決しようとする課題】ところで、従来のＤＲ
ＡＭ制御方式においては、各アクセスごとにＤＲＡＭに
対して新規にアクセスしていたため、同図に示すよう
に、ＲＡＳプリチャージ時間ｔp とＲＡＳ〜ＣＡＳ間の
時間ｔq を必要とした。このため、同一のロー・アドレ
スにアクセスする場合にも、上記ＲＡＳプリチャージ時
間ｔp とＲＡＳ〜ＣＡＳ間の時間ｔq が必要であり、高
速にＤＲＡＭをアクセスすることができなかった。
ＡＭ制御方式においては、各アクセスごとにＤＲＡＭに
対して新規にアクセスしていたため、同図に示すよう
に、ＲＡＳプリチャージ時間ｔp とＲＡＳ〜ＣＡＳ間の
時間ｔq を必要とした。このため、同一のロー・アドレ
スにアクセスする場合にも、上記ＲＡＳプリチャージ時
間ｔp とＲＡＳ〜ＣＡＳ間の時間ｔq が必要であり、高
速にＤＲＡＭをアクセスすることができなかった。
【０００５】本発明は上記した従来技術の問題点に鑑み
なされたものであって、続いてアクセスされるロー・ア
ドレスが同一の場合には、アクセスをすぐにＣＡＳから
始めることにより、ＤＲＡＭへのアクセス時間の高速化
を図ったＤＲＡＭ制御方式を提供することを目的とす
る。
なされたものであって、続いてアクセスされるロー・ア
ドレスが同一の場合には、アクセスをすぐにＣＡＳから
始めることにより、ＤＲＡＭへのアクセス時間の高速化
を図ったＤＲＡＭ制御方式を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図において、１はロー・アドレス、２
はカラム・アドレス、３は前回のロー・アドレスと今回
のロー・アドレスを比較するアドレス比較部、４はアド
レス比較部３の出力に基づきＤＲＡＭへのＲＡＳ，ＣＡ
Ｓおよびセレクタ６への選択信号を出力するメモリ・タ
イミング制御部、５はＤＲＡＭ、６はローアドレスある
いはカラム・アドレスを選択するセレクタである。
ック図である。同図において、１はロー・アドレス、２
はカラム・アドレス、３は前回のロー・アドレスと今回
のロー・アドレスを比較するアドレス比較部、４はアド
レス比較部３の出力に基づきＤＲＡＭへのＲＡＳ，ＣＡ
Ｓおよびセレクタ６への選択信号を出力するメモリ・タ
イミング制御部、５はＤＲＡＭ、６はローアドレスある
いはカラム・アドレスを選択するセレクタである。
【０００７】本発明の請求項１の発明は、同図におい
て、ＤＲＡＭ５への各アクセス毎に、前回アクセス時の
ロー・アドレス１と今回アクセスするロー・アドレス１
とをアドレス比較部３において比較し、比較結果が一致
した場合、メモリ・タイミング制御部４によりカラム・
アドレス・ストローブ（ＣＡＳ）をアサートして、セレ
クタ６によりカラム・アドレス２を選択してカラム・ア
ドレス２よりアクセスを開始する。そして、アクセス終
了後、ロー・アドレス・ストローブ（ＲＡＳ）をアサー
トしたまま、次のアクセスを待つ。また、上記比較結果
が不一致の場合には、ロー・アドレス・ストローブ（Ｒ
ＡＳ）をネゲートして、ロー・アドレス１よりアクセス
する通常のアクセスを再開し、アクセス終了後、ロー・
アドレス・ストローブ（ＲＡＳ）をアサートしたままで
次のアクセスを待つようにしたものである。
て、ＤＲＡＭ５への各アクセス毎に、前回アクセス時の
ロー・アドレス１と今回アクセスするロー・アドレス１
とをアドレス比較部３において比較し、比較結果が一致
した場合、メモリ・タイミング制御部４によりカラム・
アドレス・ストローブ（ＣＡＳ）をアサートして、セレ
クタ６によりカラム・アドレス２を選択してカラム・ア
ドレス２よりアクセスを開始する。そして、アクセス終
了後、ロー・アドレス・ストローブ（ＲＡＳ）をアサー
トしたまま、次のアクセスを待つ。また、上記比較結果
が不一致の場合には、ロー・アドレス・ストローブ（Ｒ
ＡＳ）をネゲートして、ロー・アドレス１よりアクセス
する通常のアクセスを再開し、アクセス終了後、ロー・
アドレス・ストローブ（ＲＡＳ）をアサートしたままで
次のアクセスを待つようにしたものである。
【０００８】本発明の請求項２の発明は、請求項１の発
明において、各ロー・アドレス・ストローブ（ＲＡＳ）
ごとにインターリーブするようにしたものである。本発
明の請求項３の発明は、請求項１の発明において、ＤＲ
ＡＭ５を複数ブロック設け、全ブロックのロー・アドレ
ス・ストローブ（ＲＡＳ）をアサートして、カラム・ア
ドレス・ストローブ（ＣＡＳ）によりＤＲＡＭ５の各ブ
ロックを選択するようにしたものである。
明において、各ロー・アドレス・ストローブ（ＲＡＳ）
ごとにインターリーブするようにしたものである。本発
明の請求項３の発明は、請求項１の発明において、ＤＲ
ＡＭ５を複数ブロック設け、全ブロックのロー・アドレ
ス・ストローブ（ＲＡＳ）をアサートして、カラム・ア
ドレス・ストローブ（ＣＡＳ）によりＤＲＡＭ５の各ブ
ロックを選択するようにしたものである。
【０００９】本発明の請求項４の発明は、請求項１の発
明において、バースト転送モード時、ロー・アドレスが
同一の場合にロー・アドレス・ストローブ（ＲＡＳ）を
アサートしたまま、バースト転送を行うようにしたもの
である。
明において、バースト転送モード時、ロー・アドレスが
同一の場合にロー・アドレス・ストローブ（ＲＡＳ）を
アサートしたまま、バースト転送を行うようにしたもの
である。
【００１０】
【作用】本発明の請求項１の発明は、前回アクセス時の
ロー・アドレス１と今回アクセスするロー・アドレス１
とが一致した場合、カラム・アドレス・ストローブ（Ｃ
ＡＳ）をアサートして、カラム・アドレス２よりアクセ
スを開始し、アクセス終了後、ロー・アドレス・ストロ
ーブ（ＲＡＳ）をアサートしたまま、次のアクセスを待
ち、比較結果が不一致の場合には、ロー・アドレス・ス
トローブ（ＲＡＳ）をネゲートして、ロー・アドレス１
よりアクセスする通常のアクセスを再開し、アクセス終
了後、ロー・アドレス・ストローブ（ＲＡＳ）をアサー
トしたままで次のアクセスを待つようにしたので、ＤＲ
ＡＭ５へのアクセスを直ちに行うことができ、アクセス
を高速化することができる。特に、ＤＲＡＭ５の大容量
化にともない、ロー・アドレスはさらに広がるので、ヒ
ット率は更に向上し、一層、ＤＲＡＭ５へのアクセスの
高速化を図ることができる。
ロー・アドレス１と今回アクセスするロー・アドレス１
とが一致した場合、カラム・アドレス・ストローブ（Ｃ
ＡＳ）をアサートして、カラム・アドレス２よりアクセ
スを開始し、アクセス終了後、ロー・アドレス・ストロ
ーブ（ＲＡＳ）をアサートしたまま、次のアクセスを待
ち、比較結果が不一致の場合には、ロー・アドレス・ス
トローブ（ＲＡＳ）をネゲートして、ロー・アドレス１
よりアクセスする通常のアクセスを再開し、アクセス終
了後、ロー・アドレス・ストローブ（ＲＡＳ）をアサー
トしたままで次のアクセスを待つようにしたので、ＤＲ
ＡＭ５へのアクセスを直ちに行うことができ、アクセス
を高速化することができる。特に、ＤＲＡＭ５の大容量
化にともない、ロー・アドレスはさらに広がるので、ヒ
ット率は更に向上し、一層、ＤＲＡＭ５へのアクセスの
高速化を図ることができる。
【００１１】本発明の請求項２の発明においては、請求
項１の発明において、各ロー・アドレス・ストローブ
（ＲＡＳ）ごとにインターリーブするようにしたので、
ロー・アドレス１が不一致であっても、ＤＲＡＭブロッ
クが別であれば、次のアクセスに入ることができ、請求
項１の発明より更に高速化することができる。本発明の
請求項３の発明においては、請求項１の発明において、
ＤＲＡＭを複数ブロック設け、全ブロックのロー・アド
レス・ストローブ（ＲＡＳ）をアサートして、カラム・
アドレス・ストローブ（ＣＡＳ）によりダイナミックＲ
ＡＭの各ブロックを選択するようにしたので、各ＤＲＡ
Ｍにおけるヒット率を向上させることができる。
項１の発明において、各ロー・アドレス・ストローブ
（ＲＡＳ）ごとにインターリーブするようにしたので、
ロー・アドレス１が不一致であっても、ＤＲＡＭブロッ
クが別であれば、次のアクセスに入ることができ、請求
項１の発明より更に高速化することができる。本発明の
請求項３の発明においては、請求項１の発明において、
ＤＲＡＭを複数ブロック設け、全ブロックのロー・アド
レス・ストローブ（ＲＡＳ）をアサートして、カラム・
アドレス・ストローブ（ＣＡＳ）によりダイナミックＲ
ＡＭの各ブロックを選択するようにしたので、各ＤＲＡ
Ｍにおけるヒット率を向上させることができる。
【００１２】本発明の請求項４の発明においては、請求
項１の発明において、バースト転送モード時、ロー・ア
ドレス１が同一の場合にロー・アドレス・ストローブ
（ＲＡＳ）をアサートしたまま、バースト転送を行うよ
うにしたので、バースト転送時の転送時間を短縮するこ
とができる。
項１の発明において、バースト転送モード時、ロー・ア
ドレス１が同一の場合にロー・アドレス・ストローブ
（ＲＡＳ）をアサートしたまま、バースト転送を行うよ
うにしたので、バースト転送時の転送時間を短縮するこ
とができる。
【００１３】
【実施例】図２は本発明の実施例におけるＤＲＡＭ制御
回路のブロック図である。同図において、１１はアドレ
ス・バスＡＢより与えられるアドレス信号のロー・アド
レスを保持するロー・アドレス・ラッチ、１２は同じく
カラム・アドレスを保持するカラム・アドレス・ラッ
チ、１３はロー・アドレスを記憶しておくロー・アドレ
ス・バッファ、１４はロー・アドレス・バッファ１３に
記憶されているロー・アドレスとロー・アドレス・ラッ
チ１１に保持されるロー・アドレスを比較する比較器で
ある。
回路のブロック図である。同図において、１１はアドレ
ス・バスＡＢより与えられるアドレス信号のロー・アド
レスを保持するロー・アドレス・ラッチ、１２は同じく
カラム・アドレスを保持するカラム・アドレス・ラッ
チ、１３はロー・アドレスを記憶しておくロー・アドレ
ス・バッファ、１４はロー・アドレス・バッファ１３に
記憶されているロー・アドレスとロー・アドレス・ラッ
チ１１に保持されるロー・アドレスを比較する比較器で
ある。
【００１４】１５はメモリ・タイミング制御回路であ
り、リード／ライト信号ＷＲＴとＡＳあるいはアドレス
・イネーブルＡＬＥと、ロー・アドレス比較器１４の比
較結果に基づき、図示しないＤＲＡＭへのＲＡＳ，ＣＡ
Ｓ，ライト・イネーブルＷＥ、出力イネーブルＯＥ、セ
レクタ１６への選択信号を出力する。また、セレクタ１
６はメモリ・タイミング制御回路１５の出力により、ロ
ー・アドレス・ラッチ１１あるいはカラム・アドレス・
ラッチ１２の出力のいずれか一方を選択してメモリ・ア
ドレスＭＡとしてＤＲＡＭに出力する。
り、リード／ライト信号ＷＲＴとＡＳあるいはアドレス
・イネーブルＡＬＥと、ロー・アドレス比較器１４の比
較結果に基づき、図示しないＤＲＡＭへのＲＡＳ，ＣＡ
Ｓ，ライト・イネーブルＷＥ、出力イネーブルＯＥ、セ
レクタ１６への選択信号を出力する。また、セレクタ１
６はメモリ・タイミング制御回路１５の出力により、ロ
ー・アドレス・ラッチ１１あるいはカラム・アドレス・
ラッチ１２の出力のいずれか一方を選択してメモリ・ア
ドレスＭＡとしてＤＲＡＭに出力する。
【００１５】図３は本発明の第１の実施例のタイム・チ
ャートを示す図であり、同図は高速ベージ・モードにお
ける実施例を示している。同図において、はクロック
ＣＬＫ、はＤＲＡＭのアドレス信号であり、「Ｎ」、
「Ｎ＋Ｒ」および「Ｎ＋Ｓ」はアドレスの内容を示して
いる。また、はＡＳ、はＲＡＳ、はＣＡＳ、は
読みだされたデータ、はアドレス信号におけるロー・
アドレスＲＡ、カラム・アドレスＣＡを示しており、プ
ログラムのような局所的に連続するアクセスに対して
は、図３に示すようにロー・アドレスを上位、カラム・
アドレスを下位とする。
ャートを示す図であり、同図は高速ベージ・モードにお
ける実施例を示している。同図において、はクロック
ＣＬＫ、はＤＲＡＭのアドレス信号であり、「Ｎ」、
「Ｎ＋Ｒ」および「Ｎ＋Ｓ」はアドレスの内容を示して
いる。また、はＡＳ、はＲＡＳ、はＣＡＳ、は
読みだされたデータ、はアドレス信号におけるロー・
アドレスＲＡ、カラム・アドレスＣＡを示しており、プ
ログラムのような局所的に連続するアクセスに対して
は、図３に示すようにロー・アドレスを上位、カラム・
アドレスを下位とする。
【００１６】次に図２、図３によりデータのリードの場
合の本実施例の動作を説明する。リード／ライト信号Ｗ
ＲＴ、ＡＳとともにＮ番地のアドレス信号がアドレス・
バスＡＢより図２に示すＤＲＡＭ制御回路に与えられる
と、アドレス信号のうち、ロー・アドレスＲＡがロー・
アドレス・ラッチ１１に保持されるとともに、カラム・
アドレスＣＡがカラム・アドレス・ラッチ１２に保持さ
れる。
合の本実施例の動作を説明する。リード／ライト信号Ｗ
ＲＴ、ＡＳとともにＮ番地のアドレス信号がアドレス・
バスＡＢより図２に示すＤＲＡＭ制御回路に与えられる
と、アドレス信号のうち、ロー・アドレスＲＡがロー・
アドレス・ラッチ１１に保持されるとともに、カラム・
アドレスＣＡがカラム・アドレス・ラッチ１２に保持さ
れる。
【００１７】ロー・アドレス・ラッチ１１に保持された
ロー・アドレスＲＡはロー・アドレス・ラッチ１３に記
憶されるとともに、ロー・アドレス比較器１４に与えら
れ、前回のアクセス時のロー・アドレスＲＡと比較され
る。ロー・アドレス比較器１４における比較結果が不一
致であると、メモリ・タイミング制御回路１５は、ＲＡ
Ｓ（図３）をアサート（アクティブ状態とする）する
とともに、セレクタ１６により、ロー・アドレス・ラッ
チ１１の出力を選択して、メモリ・アドレスＭＡとして
図示しないＤＲＡＭに出力する。ＲＡＳはＤＲＡＭのア
クセス終了後もアサートしたままで次のアクセスを待
つ。
ロー・アドレスＲＡはロー・アドレス・ラッチ１３に記
憶されるとともに、ロー・アドレス比較器１４に与えら
れ、前回のアクセス時のロー・アドレスＲＡと比較され
る。ロー・アドレス比較器１４における比較結果が不一
致であると、メモリ・タイミング制御回路１５は、ＲＡ
Ｓ（図３）をアサート（アクティブ状態とする）する
とともに、セレクタ１６により、ロー・アドレス・ラッ
チ１１の出力を選択して、メモリ・アドレスＭＡとして
図示しないＤＲＡＭに出力する。ＲＡＳはＤＲＡＭのア
クセス終了後もアサートしたままで次のアクセスを待
つ。
【００１８】ついで、メモリ・タイミング制御回路１５
はＣＡＳ（図３）を出力するとともに、セレクタ１６
によりカラム・アドレス・ラッチ１２の出力を選択し
て、メモリ・アドレスＭＡとして図示しないＤＲＡＭへ
出力する。これにより、図示しないＤＲＡＭより、図３
に示すようにデータが読みだされる。
はＣＡＳ（図３）を出力するとともに、セレクタ１６
によりカラム・アドレス・ラッチ１２の出力を選択し
て、メモリ・アドレスＭＡとして図示しないＤＲＡＭへ
出力する。これにより、図示しないＤＲＡＭより、図３
に示すようにデータが読みだされる。
【００１９】次に、リード／ライト信号ＷＲＴ、ＡＳと
ともにＮ＋Ｒ番地のアドレス信号がアドレス・バスＡＢ
より図２に示すＤＲＡＭ制御回路に与えられると、上記
したのと同様、ロー・アドレスＲＡがロー・アドレス・
ラッチ１１に保持されるとともに、カラム・アドレスＣ
Ａがカラム・アドレス・ラッチ１２に保持される。ロー
・アドレス・ラッチ１１に保持されたロー・アドレスＲ
Ａはロー・アドレス・ラッチ１３に記憶されるととも
に、ロー・アドレス比較器１４に与えられ、前回のアク
セス時のロー・アドレスＲＡと比較される。
ともにＮ＋Ｒ番地のアドレス信号がアドレス・バスＡＢ
より図２に示すＤＲＡＭ制御回路に与えられると、上記
したのと同様、ロー・アドレスＲＡがロー・アドレス・
ラッチ１１に保持されるとともに、カラム・アドレスＣ
Ａがカラム・アドレス・ラッチ１２に保持される。ロー
・アドレス・ラッチ１１に保持されたロー・アドレスＲ
Ａはロー・アドレス・ラッチ１３に記憶されるととも
に、ロー・アドレス比較器１４に与えられ、前回のアク
セス時のロー・アドレスＲＡと比較される。
【００２０】ここで、ロー・アドレス比較器１４におけ
る比較結果が一致し、前回のロー・アドレスと今回のロ
ー・アドレスが同じであると、メモリ・タイミング制御
回路１５は、すぐに、ＣＡＳからＤＲＡＭのアクセスを
行う。すなわち、ＲＡＳ（図３）をアサートしたま
ま、メモリ・タイミング制御回路１５はＣＡＳ（図３
）を出力するとともに、セレクタ１６によりカラム・
アドレス・ラッチ１２の出力を選択して、メモリ・アド
レスＭＡとして図示しないＤＲＡＭへ出力する。その結
果、図３に示すように、ＤＲＡＭのＮ＋Ｒ番地のデータ
が直ちに読みだされる。
る比較結果が一致し、前回のロー・アドレスと今回のロ
ー・アドレスが同じであると、メモリ・タイミング制御
回路１５は、すぐに、ＣＡＳからＤＲＡＭのアクセスを
行う。すなわち、ＲＡＳ（図３）をアサートしたま
ま、メモリ・タイミング制御回路１５はＣＡＳ（図３
）を出力するとともに、セレクタ１６によりカラム・
アドレス・ラッチ１２の出力を選択して、メモリ・アド
レスＭＡとして図示しないＤＲＡＭへ出力する。その結
果、図３に示すように、ＤＲＡＭのＮ＋Ｒ番地のデータ
が直ちに読みだされる。
【００２１】ついで、リード／ライト信号ＷＲＴ、ＡＳ
とともにＮ＋Ｓ番地のアドレス信号がアドレス・バスＡ
Ｂより図２に示すＤＲＡＭ制御回路に与えられると、上
記したのと同様、ロー・アドレスＲＡ、カラム・アドレ
スＣＡがロー・アドレス・ラッチ１１、カラム・アドレ
ス・ラッチ１２に保持されるとともに、ロー・アドレス
ＲＡはロー・アドレス・ラッチ１３に記憶され、ロー・
アドレス比較器１４において、前回のアクセス時のロー
・アドレスと比較される。
とともにＮ＋Ｓ番地のアドレス信号がアドレス・バスＡ
Ｂより図２に示すＤＲＡＭ制御回路に与えられると、上
記したのと同様、ロー・アドレスＲＡ、カラム・アドレ
スＣＡがロー・アドレス・ラッチ１１、カラム・アドレ
ス・ラッチ１２に保持されるとともに、ロー・アドレス
ＲＡはロー・アドレス・ラッチ１３に記憶され、ロー・
アドレス比較器１４において、前回のアクセス時のロー
・アドレスと比較される。
【００２２】ロー・アドレス比較器１４における比較結
果が不一致であると、メモリ・タイミング制御回路１５
は、ＲＡＳ（図３）をネゲート（インアクティブ状
態）し、前記したように通常のアクセスを再開し、アク
セス終了後もＲＡＳはアサートしたままで次のアクセス
を待つ。上記のように、ＲＡＳはメモリ・アクセスがあ
る場合にアサートされ、また、次の場合にＲＡＳはネゲ
ートされる。 メモリ・スペックにより定まるＲＡＳの最大パルス
幅に達したとき。 メモリ・アクセスがなく、一定時間経過したとき。 上記したように、ロー・アドレスＲＡがメモリ・ア
クセス時、不一致であったとき。 リフレッシュ要求があったとき。
果が不一致であると、メモリ・タイミング制御回路１５
は、ＲＡＳ（図３）をネゲート（インアクティブ状
態）し、前記したように通常のアクセスを再開し、アク
セス終了後もＲＡＳはアサートしたままで次のアクセス
を待つ。上記のように、ＲＡＳはメモリ・アクセスがあ
る場合にアサートされ、また、次の場合にＲＡＳはネゲ
ートされる。 メモリ・スペックにより定まるＲＡＳの最大パルス
幅に達したとき。 メモリ・アクセスがなく、一定時間経過したとき。 上記したように、ロー・アドレスＲＡがメモリ・ア
クセス時、不一致であったとき。 リフレッシュ要求があったとき。
【００２３】なお、上記説明においては、ＤＲＡＭから
のデータのリードについて説明したが、データのライト
の場合も同様である。以上説明したように、本実施例に
おいては、前回アクセスしたロー・アドレスＲＡと今回
アクセスしたロー・アドレスＲＡとが同一の場合には、
ＲＡＳをアサートしたまま、ＣＡＳからＤＲＡＭへのア
クセスを行うので、ＤＲＡＭへのアクセスを直ちに行う
ことができ、アクセスを高速化することができる。特
に、ＤＲＡＭの大容量化にともない、ロー・アドレスＲ
Ａはさらに広がるので、ヒット率は更に向上し、一層、
ＤＲＡＭへのアクセスの高速化を図ることができる。
のデータのリードについて説明したが、データのライト
の場合も同様である。以上説明したように、本実施例に
おいては、前回アクセスしたロー・アドレスＲＡと今回
アクセスしたロー・アドレスＲＡとが同一の場合には、
ＲＡＳをアサートしたまま、ＣＡＳからＤＲＡＭへのア
クセスを行うので、ＤＲＡＭへのアクセスを直ちに行う
ことができ、アクセスを高速化することができる。特
に、ＤＲＡＭの大容量化にともない、ロー・アドレスＲ
Ａはさらに広がるので、ヒット率は更に向上し、一層、
ＤＲＡＭへのアクセスの高速化を図ることができる。
【００２４】例えば、１Ｍｂｉｔメモリの場合には、２
10＝１Ｋバイトの空間でヒットし、また、４Ｍｂｉｔメ
モリの場合には、２11＝２Ｋバイトの空間でヒットする
ようになる。図４は本発明の第２の実施例のタイム・チ
ャートを示す図であり、本実施例はスタティク・カラム
・モードの場合の実施例を示しており、図３と同様、
はクロックＣＬＫ、はＤＲＡＭのアドレス信号であ
り、「Ｎ」、「Ｎ＋Ｒ」および「Ｎ＋Ｓ」はアドレスの
内容を示している。また、はＡＳ、はＲＡＳ、は
ＣＡＳ、は読みだされたデータ、はアドレス信号に
おけるロー・アドレスＲＡ、カラム・アドレスＣＡを示
している。
10＝１Ｋバイトの空間でヒットし、また、４Ｍｂｉｔメ
モリの場合には、２11＝２Ｋバイトの空間でヒットする
ようになる。図４は本発明の第２の実施例のタイム・チ
ャートを示す図であり、本実施例はスタティク・カラム
・モードの場合の実施例を示しており、図３と同様、
はクロックＣＬＫ、はＤＲＡＭのアドレス信号であ
り、「Ｎ」、「Ｎ＋Ｒ」および「Ｎ＋Ｓ」はアドレスの
内容を示している。また、はＡＳ、はＲＡＳ、は
ＣＡＳ、は読みだされたデータ、はアドレス信号に
おけるロー・アドレスＲＡ、カラム・アドレスＣＡを示
している。
【００２５】同図に示すように、スタティク・カラム・
モードの場合には、各アクセスごとにロー・アドレスＲ
Ａを比較し、前回のロー・アドレスＲＡと今回のローア
ドレスが同一の場合には、ＣＡＳをＲＡＳと同様にアサ
ートし続ける。図５は本発明の第３の実施例のタイム・
チャートを示す図であり、本実施例は図３に示した高速
ベージ・モードの実施例において、各ＲＡＳ毎にインタ
ーリーブする実施例を示したものであり、図３と同様、
はクロックＣＬＫ、はＤＲＡＭのアドレス信号であ
り、「Ｎ」、「Ｎ＋Ｒ」および「Ｎ＋Ｓ」はアドレスの
内容を示している。また、はＡＳ、は第１のメモリ
・ブロックのＲＡＳ０、は第２のメモリ・ブロックの
ＲＡＳ１、はＣＡＳ、は読みだされたデータ、は
アドレス信号におけるロー・アドレスＲＡ、カラム・ア
ドレスＣＡを示している。
モードの場合には、各アクセスごとにロー・アドレスＲ
Ａを比較し、前回のロー・アドレスＲＡと今回のローア
ドレスが同一の場合には、ＣＡＳをＲＡＳと同様にアサ
ートし続ける。図５は本発明の第３の実施例のタイム・
チャートを示す図であり、本実施例は図３に示した高速
ベージ・モードの実施例において、各ＲＡＳ毎にインタ
ーリーブする実施例を示したものであり、図３と同様、
はクロックＣＬＫ、はＤＲＡＭのアドレス信号であ
り、「Ｎ」、「Ｎ＋Ｒ」および「Ｎ＋Ｓ」はアドレスの
内容を示している。また、はＡＳ、は第１のメモリ
・ブロックのＲＡＳ０、は第２のメモリ・ブロックの
ＲＡＳ１、はＣＡＳ、は読みだされたデータ、は
アドレス信号におけるロー・アドレスＲＡ、カラム・ア
ドレスＣＡを示している。
【００２６】同図に示すように、各ＲＡＳ毎にインター
リーブすることにより、ロー・アドレスＲＡが不一致で
あっても、ＤＲＡＭブロックが別であれば、ＲＡＳのプ
リチャージ時間を省き、次のアクセスに入ることがで
き、図３のものより更に高速化することができる。図６
は本発明の第４の実施例におけるＤＲＡＭ制御回路とＤ
ＲＡＭの構成を示すブロック図であり、同図において、
６１は図２に示すしたものと同様のＤＲＡＭ制御回路、
６２，６３はＤＲＡＭを示している。
リーブすることにより、ロー・アドレスＲＡが不一致で
あっても、ＤＲＡＭブロックが別であれば、ＲＡＳのプ
リチャージ時間を省き、次のアクセスに入ることがで
き、図３のものより更に高速化することができる。図６
は本発明の第４の実施例におけるＤＲＡＭ制御回路とＤ
ＲＡＭの構成を示すブロック図であり、同図において、
６１は図２に示すしたものと同様のＤＲＡＭ制御回路、
６２，６３はＤＲＡＭを示している。
【００２７】図７は高速ページ・モードにおける図６に
示した第４の実施例のタイム・チャートを示す図であ
り、図３と同様、はクロックＣＬＫ、はＤＲＡＭの
アドレス信号であり、「Ｎ」、「Ｎ＋Ｒ」および「Ｎ＋
Ｓ」はアドレスの内容を示している。また、はＡＳ、
はＤＲＡＭ６２のＲＡＳ０、はＤＲＡＭ６３のＲＡ
Ｓ１、はＤＲＡＭ６２のＣＡＳ０、はＤＲＡＭ６３
のＣＡＳ１、は読みだされたデータ、はアドレス信
号におけるロー・アドレスＲＡ、カラム・アドレスＣＡ
を示している。
示した第４の実施例のタイム・チャートを示す図であ
り、図３と同様、はクロックＣＬＫ、はＤＲＡＭの
アドレス信号であり、「Ｎ」、「Ｎ＋Ｒ」および「Ｎ＋
Ｓ」はアドレスの内容を示している。また、はＡＳ、
はＤＲＡＭ６２のＲＡＳ０、はＤＲＡＭ６３のＲＡ
Ｓ１、はＤＲＡＭ６２のＣＡＳ０、はＤＲＡＭ６３
のＣＡＳ１、は読みだされたデータ、はアドレス信
号におけるロー・アドレスＲＡ、カラム・アドレスＣＡ
を示している。
【００２８】図６に示すように、ＤＲＡＭ制御回路６１
により複数のＤＲＡＭ６２および６３を制御する場合に
は、図７に示すように、ＤＲＡＭ６２とＤＲＡＭ６３の
ＲＡＳを同時にアサートし、ＤＲＡＭ６２とＤＲＡＭ６
３の選択をＣＡＳで行うことにより、各ＤＲＡＭにおけ
るヒット率を向上させることができる。図８は本発明を
高速ページ・メモリ・モードにおけるバースト転送に適
用した場合の実施例を示すタイム・チャートであり、図
３と同様、はクロックＣＬＫ、はＤＲＡＭのアドレ
ス信号であり、「Ｎ」および「Ｎ＋Ｒ」はアドレスの内
容を示している。また、はバースト転送信号、はＡ
Ｓ、はＲＡＳ０、はＣＡＳ、は読みだされたデー
タ、はアドレス信号におけるロー・アドレスＲＡ、カ
ラム・アドレスＣＡを示している。
により複数のＤＲＡＭ６２および６３を制御する場合に
は、図７に示すように、ＤＲＡＭ６２とＤＲＡＭ６３の
ＲＡＳを同時にアサートし、ＤＲＡＭ６２とＤＲＡＭ６
３の選択をＣＡＳで行うことにより、各ＤＲＡＭにおけ
るヒット率を向上させることができる。図８は本発明を
高速ページ・メモリ・モードにおけるバースト転送に適
用した場合の実施例を示すタイム・チャートであり、図
３と同様、はクロックＣＬＫ、はＤＲＡＭのアドレ
ス信号であり、「Ｎ」および「Ｎ＋Ｒ」はアドレスの内
容を示している。また、はバースト転送信号、はＡ
Ｓ、はＲＡＳ０、はＣＡＳ、は読みだされたデー
タ、はアドレス信号におけるロー・アドレスＲＡ、カ
ラム・アドレスＣＡを示している。
【００２９】図８に示すように、バースト転送時、ＲＡ
Ｓ０をアサートしたまま、ＣＡＳによりアドレスを選択
することにより、バースト転送時の転送時間を短縮する
ことができる。
Ｓ０をアサートしたまま、ＣＡＳによりアドレスを選択
することにより、バースト転送時の転送時間を短縮する
ことができる。
【００３０】
【発明の効果】以上説明したことから明らかなように、
本発明においては、前回アクセスしたロー・アドレスＲ
Ａと今回アクセスしたロー・アドレスＲＡとが同一の場
合には、ＲＡＳをアサートしたまま、ＣＡＳからＤＲＡ
Ｍへのアクセスを行うので、ＤＲＡＭへのアクセスを直
ちに行うことができ、アクセスを高速化することができ
る。特に、ＤＲＡＭの大容量化にともない、ヒット率は
更に向上し、一層、ＤＲＡＭへのアクセスの高速化を図
ることが可能となる。
本発明においては、前回アクセスしたロー・アドレスＲ
Ａと今回アクセスしたロー・アドレスＲＡとが同一の場
合には、ＲＡＳをアサートしたまま、ＣＡＳからＤＲＡ
Ｍへのアクセスを行うので、ＤＲＡＭへのアクセスを直
ちに行うことができ、アクセスを高速化することができ
る。特に、ＤＲＡＭの大容量化にともない、ヒット率は
更に向上し、一層、ＤＲＡＭへのアクセスの高速化を図
ることが可能となる。
【図１】本発明の原理ブロック図である。
【図２】本発明の実施例のＤＲＡＭ制御回路の構成を示
す図である。
す図である。
【図３】第１の実施例のタイム・チャートである。
【図４】第２の実施例のタイム・チャートである。
【図５】第３の実施例のタイム・チャートである。
【図６】第４の実施例におけるＤＲＡＭの構成を示す図
である。
である。
【図７】第４の実施例のタイム・チャートである。
【図８】第５の実施例のタイム・チャートである。
【図９】従来例のタイム・チャートである。
１ ロー・アドレス ２ カラム・アドレス ３ アドレス比較部 ４ メモリ・タイミング制御部 ５ ＤＲＡＭ １１ ロー・アドレス・ラッチ １２ カラム・アドレス・ラッチ １３ ロー・アドレス・バッファ １４ 比較器 １５ メモリ・タイミング制御回路 ６，１６ セレクタ ６１ ＤＲＡＭ制御回路 ６２，６３ ＤＲＡＭ
Claims (4)
- 【請求項１】 ダイナミックＲＡＭへのアクセスを制御
するダイナミックＲＡＭ制御方式において、 ダイナミックＲＡＭへの各アクセス毎に、前回アクセス
時のロー・アドレスと今回のアクセスするロー・アドレ
スとを比較し、 上記比較結果が一致した場合、カラム・アドレス・スト
ローブ（ＣＡＳ）をアサートして、カラム・アドレスよ
りアクセスを開始し、 アクセス終了後、ロー・アドレス・ストローブ（ＲＡ
Ｓ）をアサートしたまま、次のアクセスを待ち、 上記比較結果が不一致の場合には、ロー・アドレス・ス
トローブ（ＲＡＳ）をネゲートして、ロー・アドレスよ
りアクセスする通常のアクセスを再開し、アクセス終了
後、ロー・アドレス・ストローブ（ＲＡＳ）をアサート
したままで次のアクセスを待つことにより、 ダイナミックＲＡＭへのアクセスを高速化したことを特
徴とするダイナミック・ＲＡＭの制御方式。 - 【請求項２】 各ロー・アドレス・ストローブ（ＲＡ
Ｓ）ごとにインターリーブすることを特徴とする請求項
１のダイナミック・ＲＡＭの制御方式。 - 【請求項３】 ダイナミックＲＡＭを複数ブロック設
け、全ブロックのロー・アドレス・ストローブ（ＲＡ
Ｓ）をアサートして、カラム・アドレス・ストローブ
（ＣＡＳ）によりダイナミックＲＡＭの各ブロックを選
択するようにしたことを特徴とする請求項１のダイナミ
ック・ＲＡＭの制御方式。 - 【請求項４】 バースト転送モード時、ロー・アドレス
が同一の場合にロー・アドレス・ストローブ（ＲＡＳ）
をアサートしたまま、バースト転送を行うことを特徴と
する請求項１のダイナミック・ＲＡＭの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243312A JPH0696577A (ja) | 1992-09-11 | 1992-09-11 | ダイナミックｒａｍの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243312A JPH0696577A (ja) | 1992-09-11 | 1992-09-11 | ダイナミックｒａｍの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696577A true JPH0696577A (ja) | 1994-04-08 |
Family
ID=17101965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243312A Pending JPH0696577A (ja) | 1992-09-11 | 1992-09-11 | ダイナミックｒａｍの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696577A (ja) |
-
1992
- 1992-09-11 JP JP4243312A patent/JPH0696577A/ja active Pending
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