JPH1041405A - 半導体装置 - Google Patents
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- JPH1041405A JPH1041405A JP8197552A JP19755296A JPH1041405A JP H1041405 A JPH1041405 A JP H1041405A JP 8197552 A JP8197552 A JP 8197552A JP 19755296 A JP19755296 A JP 19755296A JP H1041405 A JPH1041405 A JP H1041405A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】 （修正有）
【課題】 集積回路で、各トランジスタのサイズを変更
しないで異なる特性のトランジスタを得る。 【解決手段】 ゲート酸化膜の上に形成されたゲート電
極をマスクとした薄い濃度のＮ型不純物のイオン注入に
よる拡散層と、ゲート電極およびサイドウォールをマス
クとした濃い濃度のＮ型不純物のイオン注入による拡散
層と、この両者を注入した拡散層との、３種類の拡散層
の組み合わせにより、異なる特性を有する複数のＮチャ
ネルＭＯＳトランジスタを形成する。
しないで異なる特性のトランジスタを得る。 【解決手段】 ゲート酸化膜の上に形成されたゲート電
極をマスクとした薄い濃度のＮ型不純物のイオン注入に
よる拡散層と、ゲート電極およびサイドウォールをマス
クとした濃い濃度のＮ型不純物のイオン注入による拡散
層と、この両者を注入した拡散層との、３種類の拡散層
の組み合わせにより、異なる特性を有する複数のＮチャ
ネルＭＯＳトランジスタを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
に半導体集積回路に関するもので、特にＮＭＯＳ型の集
積回路に適用して好適なものである。
に半導体集積回路に関するもので、特にＮＭＯＳ型の集
積回路に適用して好適なものである。
【０００２】
【従来の技術】ＣＭＯＳ回路を有する半導体装置を製造
する際、ＮＭＯＳトランジスタについては、近年微細化
に伴いホットキャリアによるトランジスタの劣化を防ぐ
ために二重拡散構造が採用されている。図２（ａ）〜
（ｄ）は、一般に用いられているＮＭＯＳトランジスタ
の製造方法を示した断面図である。以下に手順を追って
工程順に説明する。
する際、ＮＭＯＳトランジスタについては、近年微細化
に伴いホットキャリアによるトランジスタの劣化を防ぐ
ために二重拡散構造が採用されている。図２（ａ）〜
（ｄ）は、一般に用いられているＮＭＯＳトランジスタ
の製造方法を示した断面図である。以下に手順を追って
工程順に説明する。
【０００３】まず、図２（ａ）に示すように、Ｐ型半導
体基板１上に厚い素子間分離酸化膜２を形成した後、こ
れらによって分離限定された素子領域の表面に、薄いゲ
ート酸化膜３を形成する。次に、図２（ｂ）に示すよう
に、素子間分離酸化膜２およびゲート酸化膜３の上に、
リンなどの入ったポリシリコンを、ＣＶＤ法にて形成し
た後、写真製版およびエッチングし、ゲート電極４を形
成する。さらに、このゲート電極４および素子間分離酸
化膜２をマスクとしてリン（Ｐ）など薄いＮ型不純物５
をイオン注入する。
体基板１上に厚い素子間分離酸化膜２を形成した後、こ
れらによって分離限定された素子領域の表面に、薄いゲ
ート酸化膜３を形成する。次に、図２（ｂ）に示すよう
に、素子間分離酸化膜２およびゲート酸化膜３の上に、
リンなどの入ったポリシリコンを、ＣＶＤ法にて形成し
た後、写真製版およびエッチングし、ゲート電極４を形
成する。さらに、このゲート電極４および素子間分離酸
化膜２をマスクとしてリン（Ｐ）など薄いＮ型不純物５
をイオン注入する。
【０００４】次に、図２（ｃ）に示すように、前記Ｎ型
不純物５が注入された半導体基板１の表面、素子間分離
酸化膜２、およびゲート電極４の上に、ＣＶＤ法で酸化
膜を形成した後、反応性イオンエッチングにより、前記
ゲート電極４の側面にのみ酸化膜を残し、サイドウォー
ル６を形成する。その後、半導体基板１の表面に砒素
（Ａｓ）などのＮ型不純物７を高濃度に注入する。次
に、図２（ｄ）に示すように、熱処理により前記Ｎ型不
純物５および７が拡散され、接合の深さの浅いＮ−拡散
領域８と接合の深さの深い高濃度のＮ＋拡散領域９が形
成され、二重拡散構造のＮＭＯＳトランジスタが形成さ
れる。
不純物５が注入された半導体基板１の表面、素子間分離
酸化膜２、およびゲート電極４の上に、ＣＶＤ法で酸化
膜を形成した後、反応性イオンエッチングにより、前記
ゲート電極４の側面にのみ酸化膜を残し、サイドウォー
ル６を形成する。その後、半導体基板１の表面に砒素
（Ａｓ）などのＮ型不純物７を高濃度に注入する。次
に、図２（ｄ）に示すように、熱処理により前記Ｎ型不
純物５および７が拡散され、接合の深さの浅いＮ−拡散
領域８と接合の深さの深い高濃度のＮ＋拡散領域９が形
成され、二重拡散構造のＮＭＯＳトランジスタが形成さ
れる。
【０００５】
【発明が解決しようとする課題】このような製造方法に
よる従来のＮＭＯＳトランジスタでは、設計上必要な性
能を得るためにトランジスタのサイズ（ゲート長および
幅など）を設計パラメータとして駆使して異なるトラン
ジスタを構成していたが、電流の少ないトランジスタを
形成するのに幅の広いトランジスタを採用しなくてはな
らず、面積上微細化に不利であるなどの問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、集積回路の中の複数のトランジスタのサイ
ズを個別に変えることなしに、様々な性能のＮＭＯＳト
ランジスタを得ることを目的としている。
よる従来のＮＭＯＳトランジスタでは、設計上必要な性
能を得るためにトランジスタのサイズ（ゲート長および
幅など）を設計パラメータとして駆使して異なるトラン
ジスタを構成していたが、電流の少ないトランジスタを
形成するのに幅の広いトランジスタを採用しなくてはな
らず、面積上微細化に不利であるなどの問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、集積回路の中の複数のトランジスタのサイ
ズを個別に変えることなしに、様々な性能のＮＭＯＳト
ランジスタを得ることを目的としている。
【０００６】
【課題を解決するための手段】この発明の半導体装置
は、第１の不純物のイオン注入と拡散によって形成され
る第１の不純物層と、第２の不純物のイオン注入と拡散
によって形成される第２の不純物層と、前記第１および
第２の不純物のイオン注入と拡散によって形成される第
３の不純物層との３種類の不純物層が、それぞれいずれ
かのトランジスタのソース又はドレインに用いられて複
数のトランジスタが形成されていることを特徴とするも
のである。
は、第１の不純物のイオン注入と拡散によって形成され
る第１の不純物層と、第２の不純物のイオン注入と拡散
によって形成される第２の不純物層と、前記第１および
第２の不純物のイオン注入と拡散によって形成される第
３の不純物層との３種類の不純物層が、それぞれいずれ
かのトランジスタのソース又はドレインに用いられて複
数のトランジスタが形成されていることを特徴とするも
のである。
【０００７】また、この発明の半導体装置は、第１の不
純物のイオン注入と拡散によって形成される第１の不純
物層と、第２の不純物のイオン注入と拡散によって形成
される第２の不純物層と、前記第１および第２の不純物
のイオン注入と拡散によって形成される第３の不純物層
との３種類の不純物層のうち少なくとも２種類の不純物
層が、いずれかのトランジスタのソース又はドレインに
用いられて３種類のトランジスタが形成されていること
を特徴とするものである。
純物のイオン注入と拡散によって形成される第１の不純
物層と、第２の不純物のイオン注入と拡散によって形成
される第２の不純物層と、前記第１および第２の不純物
のイオン注入と拡散によって形成される第３の不純物層
との３種類の不純物層のうち少なくとも２種類の不純物
層が、いずれかのトランジスタのソース又はドレインに
用いられて３種類のトランジスタが形成されていること
を特徴とするものである。
【０００８】また、この発明の半導体装置は、前記トラ
ンジスタが、互いにそのディメンジョンが同じで前記ソ
ースまたはドレインに用いられる前記不純物層の組み合
わせによって異なる特性を有することを特徴とするもの
である。
ンジスタが、互いにそのディメンジョンが同じで前記ソ
ースまたはドレインに用いられる前記不純物層の組み合
わせによって異なる特性を有することを特徴とするもの
である。
【０００９】また、この発明の半導体装置は、前記第１
の不純物のイオン注入がゲート酸化膜の上に形成された
ゲート電極をマスクとしておこなわれ、前記第２の不純
物のイオン注入がゲート電極とこのゲート電極の側壁に
形成されたサイドウォールとをマスクとしておこなわれ
たことを特徴とするものである。
の不純物のイオン注入がゲート酸化膜の上に形成された
ゲート電極をマスクとしておこなわれ、前記第２の不純
物のイオン注入がゲート電極とこのゲート電極の側壁に
形成されたサイドウォールとをマスクとしておこなわれ
たことを特徴とするものである。
【００１０】また、この発明の半導体装置は、前記第１
の不純物として原子番号の相対的に小さいＮ型不純物を
用い、前記第２の不純物として原子番号の相対的に大き
いＮ型不純物を用いたことを特徴とするものである。
の不純物として原子番号の相対的に小さいＮ型不純物を
用い、前記第２の不純物として原子番号の相対的に大き
いＮ型不純物を用いたことを特徴とするものである。
【００１１】また、この発明の半導体装置は、前記第１
の不純物を薄い濃度でイオン注入し、前記第２の不純物
を濃い濃度でイオン注入したことを特徴とするものであ
る。
の不純物を薄い濃度でイオン注入し、前記第２の不純物
を濃い濃度でイオン注入したことを特徴とするものであ
る。
【００１２】
実施の形態１．以下、本発明の実施の形態１について、
図面に基づいて説明する。図１（ａ）〜（ｄ）は、この
発明の実施の形態１のよる半導体装置の製造工程を示す
図である。この製造方法によれば、先ず図１（ａ）に示
すように、Ｐ型半導体基板１の上に、厚い素子間分離酸
化膜２および薄いゲート酸化膜３を形成する。その後、
前記素子間分離酸化膜２およびゲート酸化膜３表面にリ
ンドープされたポリシリコンをＣＶＤ法で形成した後、
写真製版およびエッチングによりゲート電極４を形成す
る。この工程は、従来のものと同じである。
図面に基づいて説明する。図１（ａ）〜（ｄ）は、この
発明の実施の形態１のよる半導体装置の製造工程を示す
図である。この製造方法によれば、先ず図１（ａ）に示
すように、Ｐ型半導体基板１の上に、厚い素子間分離酸
化膜２および薄いゲート酸化膜３を形成する。その後、
前記素子間分離酸化膜２およびゲート酸化膜３表面にリ
ンドープされたポリシリコンをＣＶＤ法で形成した後、
写真製版およびエッチングによりゲート電極４を形成す
る。この工程は、従来のものと同じである。
【００１３】つぎに、図１（ｂ）に示すように、接合の
浅いＮ−拡散層を必要としないＮＭＯＳのソース又はド
レイン領域１１に写真製版にてレジスト膜１０を被着
し、イオン注入のマスク１０を形成する。そして、この
マスク１０、前記素子間分離酸化膜２およびゲート電極
４をマスクとして、薄い濃度の軽いＮ型不純物５を半導
体基板１上にイオン注入する。ここで軽い不純物とは、
原子番号が小さい不純物であり、イオン注入の飛程距離
は比較的長く、かつ熱拡散の拡散係数が大きい。例え
ば、燐などである。
浅いＮ−拡散層を必要としないＮＭＯＳのソース又はド
レイン領域１１に写真製版にてレジスト膜１０を被着
し、イオン注入のマスク１０を形成する。そして、この
マスク１０、前記素子間分離酸化膜２およびゲート電極
４をマスクとして、薄い濃度の軽いＮ型不純物５を半導
体基板１上にイオン注入する。ここで軽い不純物とは、
原子番号が小さい不純物であり、イオン注入の飛程距離
は比較的長く、かつ熱拡散の拡散係数が大きい。例え
ば、燐などである。
【００１４】次に、図１（ｃ）に示すように、半導体基
板１、素子間分離酸化膜２、およびゲート電極４の上
に、ＣＶＤ法により酸化膜を形成した後、反応性イオン
エッチングにより、ゲート電極４の側壁にのみ酸化膜を
残し、サイドウォール６を形成する。さらに写真製版に
より、接合の深いＮ＋拡散層を必要としないＮＭＯＳト
ランジスタのソースまたはドレイン領域１２にレジスト
膜１３を形成し、濃い濃度の重いＮ型不純物７を注入す
る。ここで重い不純物とは、原子番号が比較的大きい不
純物であり、イオン注入の飛程距離が相対的に短くて、
かつ熱拡散の拡散係数が小さい。例えば、砒素などであ
る。また、濃い濃度とは、先の薄い濃度の不純物に比べ
て約２桁濃度を高くする。
板１、素子間分離酸化膜２、およびゲート電極４の上
に、ＣＶＤ法により酸化膜を形成した後、反応性イオン
エッチングにより、ゲート電極４の側壁にのみ酸化膜を
残し、サイドウォール６を形成する。さらに写真製版に
より、接合の深いＮ＋拡散層を必要としないＮＭＯＳト
ランジスタのソースまたはドレイン領域１２にレジスト
膜１３を形成し、濃い濃度の重いＮ型不純物７を注入す
る。ここで重い不純物とは、原子番号が比較的大きい不
純物であり、イオン注入の飛程距離が相対的に短くて、
かつ熱拡散の拡散係数が小さい。例えば、砒素などであ
る。また、濃い濃度とは、先の薄い濃度の不純物に比べ
て約２桁濃度を高くする。
【００１５】次に、図１（ｄ）に示すように、熱処理を
行って、Ｎ型不純物５およびＮ型不純物７を拡散し、ソ
ース領域またはドレイン領域を形成する。ゲート電極を
マスクとしてイオン注入された薄い濃度のＮ型不純物層
５は、この拡散により接合の深さの浅いＮ−拡散領域８
となり、ゲート酸化膜３の端部の下に広がる。また、ゲ
ート電極４とサイドウォール６とをマスクとしてイオン
注入された濃い濃度の不純物層７は、この拡散によって
接合の深さの深い高濃度のＮ＋拡散領域９となり、また
サイドウォール６の下にまで広がる。このようにして、
２種類の不純物の注入と拡散によって、３種類のＮ型拡
散層（不純物層）が形成される。
行って、Ｎ型不純物５およびＮ型不純物７を拡散し、ソ
ース領域またはドレイン領域を形成する。ゲート電極を
マスクとしてイオン注入された薄い濃度のＮ型不純物層
５は、この拡散により接合の深さの浅いＮ−拡散領域８
となり、ゲート酸化膜３の端部の下に広がる。また、ゲ
ート電極４とサイドウォール６とをマスクとしてイオン
注入された濃い濃度の不純物層７は、この拡散によって
接合の深さの深い高濃度のＮ＋拡散領域９となり、また
サイドウォール６の下にまで広がる。このようにして、
２種類の不純物の注入と拡散によって、３種類のＮ型拡
散層（不純物層）が形成される。
【００１６】形成されるトランジスタのソースとドレイ
ンに、この３種類の拡散層（不純物層）を組み合わせる
ことによって、異なる特性のトランジスタを形成するこ
とができる。図１（ｄ）の場合には、トランジスタＴ１
では、薄い濃度の不純物および濃い濃度の不純物の注入
ならびにそれらの拡散により二つのソース・ドレイン領
域ｔ１１、ｔ１２が形成されている。トランジスタＴ２
では、薄い濃度の不純物の注入と拡散による領域ｔ２１
と、濃い濃度の不純物の注入と拡散による領域ｔ２２と
が形成されている。トランジスタＴ３では、薄い濃度の
不純物の注入と拡散による二つの領域ｔ３１、ｔ３２が
形成されている。トランジスタＴ４では、薄い濃度の不
純物および濃い濃度の不純物の注入ならびにそれらの拡
散による領域ｔ４１と、薄い濃度の不純物の注入と拡散
による領域ｔ４２とが形成されている。このように、四
つのトランジスタＴ１〜Ｔ４は、それぞソース・ドレイ
ン領域として用いられている拡散層の組み合わせが異な
り、特性の異なるトランジスタとなっている。
ンに、この３種類の拡散層（不純物層）を組み合わせる
ことによって、異なる特性のトランジスタを形成するこ
とができる。図１（ｄ）の場合には、トランジスタＴ１
では、薄い濃度の不純物および濃い濃度の不純物の注入
ならびにそれらの拡散により二つのソース・ドレイン領
域ｔ１１、ｔ１２が形成されている。トランジスタＴ２
では、薄い濃度の不純物の注入と拡散による領域ｔ２１
と、濃い濃度の不純物の注入と拡散による領域ｔ２２と
が形成されている。トランジスタＴ３では、薄い濃度の
不純物の注入と拡散による二つの領域ｔ３１、ｔ３２が
形成されている。トランジスタＴ４では、薄い濃度の不
純物および濃い濃度の不純物の注入ならびにそれらの拡
散による領域ｔ４１と、薄い濃度の不純物の注入と拡散
による領域ｔ４２とが形成されている。このように、四
つのトランジスタＴ１〜Ｔ４は、それぞソース・ドレイ
ン領域として用いられている拡散層の組み合わせが異な
り、特性の異なるトランジスタとなっている。
【００１７】図１（ｄ）における４種類のトランジスタ
Ｔ１〜Ｔ４の特性において、飽和電流の大きさを比較す
るとＴ１＞Ｔ４＞Ｔ２＞Ｔ３である。このとき、Ｔ２に
おけるトランジスタは、図面向かって左側の高濃度のＮ
＋拡散領域９である領域ｔ２１をドレインに、向かって
右側の低濃度のＮ−拡散領域８である領域ｔ２２をソー
スに用いる。ソースとしての不純物層は、ゲート酸化膜
３の下に延びていることが必要あるからである。また、
トランジスタＴ４では、図面に向かって右側のＮ−拡散
領域８である領域ｔ４２をドレインに、図面向かって左
側の二重イオン注入の領域ｔ４１をソースとして用い
る。飽和電流を小さくするためである。
Ｔ１〜Ｔ４の特性において、飽和電流の大きさを比較す
るとＴ１＞Ｔ４＞Ｔ２＞Ｔ３である。このとき、Ｔ２に
おけるトランジスタは、図面向かって左側の高濃度のＮ
＋拡散領域９である領域ｔ２１をドレインに、向かって
右側の低濃度のＮ−拡散領域８である領域ｔ２２をソー
スに用いる。ソースとしての不純物層は、ゲート酸化膜
３の下に延びていることが必要あるからである。また、
トランジスタＴ４では、図面に向かって右側のＮ−拡散
領域８である領域ｔ４２をドレインに、図面向かって左
側の二重イオン注入の領域ｔ４１をソースとして用い
る。飽和電流を小さくするためである。
【００１８】このように、この発明に係るＮＭＯＳトラ
ンジスタは、２種類のＮ型不純物を注入する際、それぞ
れ写真製版により選択的にＮＭＯＳのソースまたはドレ
イン領域に注入して３種類の拡散構造を形成し、それら
を組み合わせることによりトランジスタの特性、性能を
変化させたものである。このように、ソースまたはドレ
インの濃度などの組み合わせによりトランジスタの駆動
能力、および電流量などを決定することができる。トラ
ンジスタの幅を広げずに性能を変えることができ微細化
しやすい構造となっている。
ンジスタは、２種類のＮ型不純物を注入する際、それぞ
れ写真製版により選択的にＮＭＯＳのソースまたはドレ
イン領域に注入して３種類の拡散構造を形成し、それら
を組み合わせることによりトランジスタの特性、性能を
変化させたものである。このように、ソースまたはドレ
インの濃度などの組み合わせによりトランジスタの駆動
能力、および電流量などを決定することができる。トラ
ンジスタの幅を広げずに性能を変えることができ微細化
しやすい構造となっている。
【００１９】なお、この実施の形態では、ゲート電極４
がリンドープされたポリシリコンの場合を説明したが、
ゲート酸化膜３上にリンドープされたポリシリコンを施
し、さらにそのポリシリコン上部に高融点金属膜を施し
た２層構造にしてもよい。
がリンドープされたポリシリコンの場合を説明したが、
ゲート酸化膜３上にリンドープされたポリシリコンを施
し、さらにそのポリシリコン上部に高融点金属膜を施し
た２層構造にしてもよい。
【００２０】また、この実施の形態では、軽いＮ型不純
物５および重いＮ型不純物７の注入角度は規定していな
いが、マスク合わせ回数を増やして回転注入を行っても
よい。
物５および重いＮ型不純物７の注入角度は規定していな
いが、マスク合わせ回数を増やして回転注入を行っても
よい。
【００２１】また、図１（ｄ）のように形成したトラン
ジスタを、メモリＩＣに用いる場合、電流の必要な周辺
回路にＴ１のトランジスタを、電流の必要でないメモリ
セルにＴ３とＴ４のトランジスタを使用するとメモリＩ
Ｃには効果的である。
ジスタを、メモリＩＣに用いる場合、電流の必要な周辺
回路にＴ１のトランジスタを、電流の必要でないメモリ
セルにＴ３とＴ４のトランジスタを使用するとメモリＩ
Ｃには効果的である。
【００２２】以上述べたように、この発明では、次の３
種類の不純物層が用いられる。 （１）第１の不純物のイオン注入と拡散によって形成さ
れる第１の不純物層と、（２）第２の不純物のイオン注
入と拡散によって形成される第２の不純物層と、（３）
第１および第２の不純物のイオン注入と拡散によって形
成される第３の不純物層との３種類の不純物層である。
複数のトランジスタを含む集積回路において、この３種
類の不純物層のいずれもが、いずれかのトランジスタの
ソース又はドレインに用いられて複数のトランジスタが
形成される。形成されるトランジスタのディメンジョン
を同一にしても、前記３種類の不純物層の組み合わせに
よって互いに異なる特性のトランジスタが形成される。
種類の不純物層が用いられる。 （１）第１の不純物のイオン注入と拡散によって形成さ
れる第１の不純物層と、（２）第２の不純物のイオン注
入と拡散によって形成される第２の不純物層と、（３）
第１および第２の不純物のイオン注入と拡散によって形
成される第３の不純物層との３種類の不純物層である。
複数のトランジスタを含む集積回路において、この３種
類の不純物層のいずれもが、いずれかのトランジスタの
ソース又はドレインに用いられて複数のトランジスタが
形成される。形成されるトランジスタのディメンジョン
を同一にしても、前記３種類の不純物層の組み合わせに
よって互いに異なる特性のトランジスタが形成される。
【００２３】また、さらに具体的なレベルで述べると、
この発明では次の３種類の不純物層が用いられる。 （１）薄い濃度のＮ型不純物のみのイオン注入と拡散に
よって形成される不純物層、（２）濃い濃度のＮ型不純
物のみのイオン注入と拡散によって形成される不純物
層、（３）薄い濃度のＮ型不純物のイオン注入と濃い濃
度のＮ型不純物のイオン注入と、これらイオン注入され
た不純物の拡散によって形成される不純物層、の３種類
である。これらの不純物層の組み合わせにより、異なる
特性を有する複数のＮチャネルＭＯＳトランジスタを形
成することができる。
この発明では次の３種類の不純物層が用いられる。 （１）薄い濃度のＮ型不純物のみのイオン注入と拡散に
よって形成される不純物層、（２）濃い濃度のＮ型不純
物のみのイオン注入と拡散によって形成される不純物
層、（３）薄い濃度のＮ型不純物のイオン注入と濃い濃
度のＮ型不純物のイオン注入と、これらイオン注入され
た不純物の拡散によって形成される不純物層、の３種類
である。これらの不純物層の組み合わせにより、異なる
特性を有する複数のＮチャネルＭＯＳトランジスタを形
成することができる。
【００２４】また、イオン注入のマスクを含めると、次
のような３種類の不純物層を用いる。 （１）ゲート酸化膜の上に形成されたゲート電極をマス
クとして、薄い濃度のＮ型不純物のみのイオン注入と拡
散によって形成される不純物層、（２）ゲート電極とこ
のゲート電極の側壁に形成されたサイドウォールとをマ
スクとして、濃い濃度のＮ型不純物のみのイオン注入と
拡散によって形成される不純物層、（３）ゲート酸化膜
の上に形成されたゲート電極をマスクとした、薄い濃度
のＮ型不純物のイオン注入と、ゲート電極とこのゲート
電極の側壁に形成されたサイドウォールとをマスクとし
た、濃い濃度のＮ型不純物のイオン注入と、これらのイ
オン注入された不純物の拡散によって形成される不純物
層、の３種類の不純物層である。
のような３種類の不純物層を用いる。 （１）ゲート酸化膜の上に形成されたゲート電極をマス
クとして、薄い濃度のＮ型不純物のみのイオン注入と拡
散によって形成される不純物層、（２）ゲート電極とこ
のゲート電極の側壁に形成されたサイドウォールとをマ
スクとして、濃い濃度のＮ型不純物のみのイオン注入と
拡散によって形成される不純物層、（３）ゲート酸化膜
の上に形成されたゲート電極をマスクとした、薄い濃度
のＮ型不純物のイオン注入と、ゲート電極とこのゲート
電極の側壁に形成されたサイドウォールとをマスクとし
た、濃い濃度のＮ型不純物のイオン注入と、これらのイ
オン注入された不純物の拡散によって形成される不純物
層、の３種類の不純物層である。
【００２５】また、前記第１の不純物として原子番号の
相対的に小さいＮ型不純物を用い、前記第２の不純物と
して原子番号の相対的に大きいＮ型不純物を用いる。原
子番号の相対的に小さい不純物は、イオン注入の飛程が
長く、熱拡散もしやすい。原子番号の相対的に大きい不
純物は、イオン注入の飛程が短く、熱拡散もしにくい。
これらを、使い分けて、それぞれ必要な濃度分布などを
もつ不純物層とすることができる。
相対的に小さいＮ型不純物を用い、前記第２の不純物と
して原子番号の相対的に大きいＮ型不純物を用いる。原
子番号の相対的に小さい不純物は、イオン注入の飛程が
長く、熱拡散もしやすい。原子番号の相対的に大きい不
純物は、イオン注入の飛程が短く、熱拡散もしにくい。
これらを、使い分けて、それぞれ必要な濃度分布などを
もつ不純物層とすることができる。
【００２６】また、形成されるトランジスタのディメン
ジョンが同じでも、用いられる不純物層の種類の組み合
わせによって特性の異なるトランジスタが得られる。用
いられる不純物層の種類の数によって、得られるトラン
ジスタの種類は、次のとおりとなる。 （１）一つのトランジスタにはソース・ドレインの２つ
の不純物領域が用いられるが、３種類の不純物領域のい
ずれもが用いられれて複数のトランジスタを含む集積回
路を形成する場合、形成されうるトランジスタの種類は
最小２種類から最大６種類までできる。 （２）一つのトランジスタには２つの不純物領域が用い
られるが、３種類の不純物領域のうち２種類だけが用い
られれて複数のトランジスタを含む集積回路を形成する
場合、トランジスタの種類は最小２種類から最大３種類
までできる。 （３）一つのトランジスタに異なる２種類の不純物領域
を用い、３種類の不純物領域のいずれもが用いられて複
数のトランジスタを含む集積回路形成する場合、トラン
ジスタの種類は最小２種類から最大３種類までできる。 （４）一つのトランジスタに異なる２種類の不純物領域
を用い、３種類の不純物領域のうち２種類だけが用いら
れれて複数のトランジスタを含む集積回路を形成する場
合、トランジスタの種類は１種類できる。 本願では、上記のうち、（１）でトランジスタが3種類
以上できる場合と、（２）でトランジスタが3種類以上
できる場合とを発明としている。
ジョンが同じでも、用いられる不純物層の種類の組み合
わせによって特性の異なるトランジスタが得られる。用
いられる不純物層の種類の数によって、得られるトラン
ジスタの種類は、次のとおりとなる。 （１）一つのトランジスタにはソース・ドレインの２つ
の不純物領域が用いられるが、３種類の不純物領域のい
ずれもが用いられれて複数のトランジスタを含む集積回
路を形成する場合、形成されうるトランジスタの種類は
最小２種類から最大６種類までできる。 （２）一つのトランジスタには２つの不純物領域が用い
られるが、３種類の不純物領域のうち２種類だけが用い
られれて複数のトランジスタを含む集積回路を形成する
場合、トランジスタの種類は最小２種類から最大３種類
までできる。 （３）一つのトランジスタに異なる２種類の不純物領域
を用い、３種類の不純物領域のいずれもが用いられて複
数のトランジスタを含む集積回路形成する場合、トラン
ジスタの種類は最小２種類から最大３種類までできる。 （４）一つのトランジスタに異なる２種類の不純物領域
を用い、３種類の不純物領域のうち２種類だけが用いら
れれて複数のトランジスタを含む集積回路を形成する場
合、トランジスタの種類は１種類できる。 本願では、上記のうち、（１）でトランジスタが3種類
以上できる場合と、（２）でトランジスタが3種類以上
できる場合とを発明としている。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、トランジスタのサイズを変更せずに、注入する不純
物の種類、注入量、あるいはエネルギーを変え、異なる
種類のソースまたはドレインを形成し、トランジスタの
電気的特性を変えることができる。また、この発明で
は、トランジスタの性能を拡散層の構造で調整している
ので、パターンサイズを最小に押さえることができ、微
細化されたパターンでトランジスタを形成し、また集積
回路を構成することができる。
ば、トランジスタのサイズを変更せずに、注入する不純
物の種類、注入量、あるいはエネルギーを変え、異なる
種類のソースまたはドレインを形成し、トランジスタの
電気的特性を変えることができる。また、この発明で
は、トランジスタの性能を拡散層の構造で調整している
ので、パターンサイズを最小に押さえることができ、微
細化されたパターンでトランジスタを形成し、また集積
回路を構成することができる。
【図１ａ】 この発明の実施の形態１のＮＭＯＳトラン
ジスタの製造工程示す断面構造図である。
ジスタの製造工程示す断面構造図である。
【図１ｂ】 この発明の実施の形態１のＮＭＯＳトラン
ジスタの製造工程示す断面構造図である。
ジスタの製造工程示す断面構造図である。
【図１ｃ】 この発明の実施の形態１のＮＭＯＳトラン
ジスタの製造工程示す断面構造図である。
ジスタの製造工程示す断面構造図である。
【図１ｄ】 この発明の実施の形態１のＮＭＯＳトラン
ジスタの製造工程示す断面構造図である。
ジスタの製造工程示す断面構造図である。
【図２】 従来の製造方法によるＮＭＯＳトランジスタ
の製造工程を示す断面構造図である。
の製造工程を示す断面構造図である。
１ 半導体基板、２ 素子間分離酸化膜、３ ゲート酸
化膜、４ ゲート電極、５ 低濃度Ｎ型不純物、６ サ
イドウォール酸化膜、７ 高濃度Ｎ型不純物、８ 浅い
Ｎ拡散領域、９ 深いＮ型拡散層、１０ レジスト膜。
化膜、４ ゲート電極、５ 低濃度Ｎ型不純物、６ サ
イドウォール酸化膜、７ 高濃度Ｎ型不純物、８ 浅い
Ｎ拡散領域、９ 深いＮ型拡散層、１０ レジスト膜。
Claims (6)
- 【請求項１】 第１の不純物のイオン注入と拡散によっ
て形成される第１の不純物層と、第２の不純物のイオン
注入と拡散によって形成される第２の不純物層と、前記
第１および第２の不純物のイオン注入と拡散によって形
成される第３の不純物層との３種類の不純物層が、それ
ぞれいずれかのトランジスタのソース又はドレインに用
いられて複数のトランジスタが形成されていることを特
徴とする半導体装置。 - 【請求項２】 第１の不純物のイオン注入と拡散によっ
て形成される第１の不純物層と、第２の不純物のイオン
注入と拡散によって形成される第２の不純物層と、前記
第１および第２の不純物のイオン注入と拡散によって形
成される第３の不純物層との３種類の不純物層のうち少
なくとも２種類の不純物層が、いずれかのトランジスタ
のソース又はドレインに用いられて３種類のトランジス
タが形成されていることを特徴とする半導体装置。 - 【請求項３】 前記トランジスタは、互いにそのディメ
ンジョンが同じで前記ソースまたはドレインに用いられ
る前記不純物層の組み合わせによって異なる特性を有す
ることを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項４】 前記第１の不純物のイオン注入がゲート
酸化膜の上に形成されたゲート電極をマスクとしておこ
なわれ、前記第２の不純物のイオン注入がゲート電極と
このゲート電極の側壁に形成されたサイドウォールとを
マスクとしておこなわれたことを特徴とする請求項１な
いし３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記第１の不純物として原子番号の相対
的に小さいＮ型不純物を用い、前記第２の不純物として
原子番号の相対的に大きいＮ型不純物を用いたことを特
徴とする請求項１ないし４のいずれか１項に記載の半導
体装置。 - 【請求項６】 前記第１の不純物を薄い濃度でイオン注
入し、前記第２の不純物を濃い濃度でイオン注入したこ
とを特徴とする請求項１ないし５のいずれか１項に記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8197552A JPH1041405A (ja) | 1996-07-26 | 1996-07-26 | 半導体装置 |
| KR1019970005514A KR980011838A (ko) | 1996-07-26 | 1997-02-24 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8197552A JPH1041405A (ja) | 1996-07-26 | 1996-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041405A true JPH1041405A (ja) | 1998-02-13 |
Family
ID=16376394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8197552A Pending JPH1041405A (ja) | 1996-07-26 | 1996-07-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1041405A (ja) |
| KR (1) | KR980011838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4568930B2 (ja) * | 1998-10-16 | 2010-10-27 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
-
1996
- 1996-07-26 JP JP8197552A patent/JPH1041405A/ja active Pending
-
1997
- 1997-02-24 KR KR1019970005514A patent/KR980011838A/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4568930B2 (ja) * | 1998-10-16 | 2010-10-27 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980011838A (ko) | 1998-04-30 |
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