JP2000187986A - 高速の半導体メモリ装置のデ―タ入力バッファリング方法及び装置 - Google Patents
高速の半導体メモリ装置のデ―タ入力バッファリング方法及び装置Info
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Abstract
チップ外部との間をインターフェースするデータ入力バ
ッファが入力されるデータをチップ内部で使用できるよ
うに適切に処理する。 【解決手段】 チップ外部から入力されてフル−スイン
グされた信号を出力する第1ステップと、上記フル−ス
イングされた信号のうちデータストローブ信号のライジ
ングエッジ活性化される信号を第1信号に、データスト
ローブ信号のフォーリングエッジ活性化される信号を第
2信号として分類する第2ステップと、上記第1信号と
上記第2信号とを上記データストローブ信号の二つのエ
ッジのうちの一つのエッジに同期されるようにアライン
メントさせる第3ステップと、アラインメントされた上
記第1及び第2信号を各々メーンクロックの二つのエッ
ジのうちの一つのエッジに同期されるようにアラインメ
ントさせる第4ステップとを含んでなる。
Description
おいて、外部信号を入力されて内部信号に変換するバッ
ファ(buffer)に関し、特にデータストローブ信
号のライジングエッジ及びフォーリングエッジに同期さ
れて外部信号を入力されてメーンクロックの二つのエッ
ジのうちの一つのエッジに同期された二つの内部信号を
発生させるためのデータ入力バッファに関する。本発明
はDDR(double datarate) SDR
AM(synchronous DRAM)におけるデ
ータ入力バッファ及びデータマスクバッファ等に適用で
きる。
DRAMは動作速度の向上のために外部のシステムクロ
ックに同期されて動作するシンクロナスDRAM(sy
nchronous DRAM、 以下SDRAMとす
る)が広く使われている。特に、SDR(single
data rate) SDRAMはクロックのライ
ジング(rising)エッジ(edge)のみでデー
タの書きこみや読み出しをするメモリ素子であるのに対
し、DDR SDRAMはクロックライジング及びフォ
ーリング(falling)エッジを共に使用するため
にさらに早い動作速度が具現できて次世代DRAMとし
て大いに脚光を浴びている。
分のDRAMではデータがクロックの片方のエッジのみ
で発生するために、データマスクバッファやデータ入力
バッファは公知のダイナミック型(dynamic t
ype)バッファやスタティック型(static t
ype)バッファをそのまま使用した。しかしDDRS
DRAMを含む高速DRAMではデータがクロックの両
側のエッジ、すなわちライジングエッジ及びフォーリン
グエッジで発生するために、これをバッファリングする
ことには従来とは違う方式が必要である。
コア(core)回路はその特性上SDR SDRAM
と同様にクロックの一周期単位でデータを処理すること
に対し、チップ外部でデータが入力される際にはクロッ
クの半周期毎に1つずつのデータが入力されるため、コ
ア回路とチップ外部とをインターフェースする部分すな
わちデータ入力バッファではこの入力データがコア回路
に入力される際SDRSDRAMのようにそのままバッ
ファリングだけを遂行してはいけない。
術の問題点を解決するために案出されたものとして、D
DR SDRAMをはじめとする高速メモリ集積素子
は、チップ外部ではクロックのライジングエッジ及びフ
ォーリングエッジで各々データが発生されて、チップ内
部はクロックの片方のエッジに同期される二つのデータ
で処理される。すなわち、DDR SDRAMはクロッ
クの両側のエッジでデータの入力がなされるためクロッ
クの半周期毎に1つずつのデータが入力される。しか
し、チップ内部ではクロックの半周期毎に1つずつのデ
ータを処理することができない。したがって、チップ内
部とチップ外部との間をインターフェースするデータ入
力バッファは入力されるデータを単純にバッファリング
のみしてはいけなくて、この入力信号がチップ内部で使
用できるように適切に処理すべきである。
の本発明は、高速メモリ素子において、データストロー
ブ信号のライジングエッジ及びフォーリングエッジに同
期されて外部信号を入力されてメーンクロックの二つの
エッジのうちの一つのエッジに同期された二つの内部信
号を発生させるための方法において、チップの外部から
入力信号を入力されてフル−スイング(full−sw
ing)された信号を出力する第1ステップと、上記フ
ル−スイングされた信号の中の上記データストローブ信
号のライジングエッジ活性化される信号を第1信号に、
上記データストローブ信号のフォーリングエッジ活性化
される信号を第2信号として分類する第2ステップと、
上記第1信号と上記第2信号とを上記データストローブ
信号の二つのエッジのうちの一つのエッジに同期される
ようにアラインメントさせる第3ステップと、アライン
メントされた上記第1信号及び上記第2信号とを各々上
記メーンクロックの二つのエッジのうちの一つのエッジ
に同期されるようにアラインメントさせる第4ステップ
とを含んでなることを特徴とする。
データストローブ信号のライジングエッジ及びフォーリ
ングエッジに同期されて外部信号を入力されてメーンク
ロックの二つのエッジのうちの一つのエッジに同期され
た二つの内部信号を発生させるための装置において、基
準電圧信号と上記外部信号とを比較してフル−スイング
(full−swing)された信号を出力するための
手段と、上記フル−スイング(full−swing)
された信号及び反転されたフル−スイングされた信号を
入力されて、上記データストローブ信号の片方のエッジ
に同期された第1データストローブ信号に同期された第
1信号を発生する第1信号発生手段と、上記フル−スイ
ングされた信号及び上記反転されたフル−スイングされ
た信号を入力されて、上記データストローブ信号の別の
エッジに同期された第2データストローブ信号に同期さ
れた第2信号を発生する第2信号発生手段と、上記第2
データストローブ信号に応答して上記第1信号をラッチ
して出力し、上記第1信号及び第2信号が上記データス
トローブ信号の同一のエッジでアラインメントさせる第
1アラインメント手段と、上記メーンクロックの片方の
エッジに同期された第3データストローブ信号に応答し
て上記第1アラインメント手段の出力信号と上記第2信
号とをラッチして出力し、上記第3ストローブ信号に同
期された二つの内部信号を出力する第2アラインメント
手段とを含んで上記第2アラインメント手段の出力が上
記メーンクロックにアラインメントされるようにするこ
とを含んでなされる。
通常の知識を有する者が本発明の技術的思想を容易に実
施できるほどに詳細に説明するため、本発明の最も好ま
しい実施例を添付した図面を参照し説明する。
の一実施例を表すブロック構成図であり、図5は各信号
に対するタイミング図である。図5において、図面符号
CLKはメーンクロック(main clock)を、
DQはデータ信号を、DQSはデータストローブ信号を
各々表し、これらは全てチップ外部から入力される信号
である。また、r_outclkはデータストローブ信
号(DQS)のライジングエッジで同期されたパルス信
号であり、f_outclkはデータストローブ信号
(DQS)のフォーリングエッジで同期されたパルス信
号であり、inclkはメーンクロック(CLK)のラ
イジングエッジで同期されたパルス信号である。DDR
SDRAMで、データ信号(DQ)はデータストロー
ブ信号(DQS)に同期されて入力され、チップ内部で
はメーンクロック(CLK)に同期されて動作すること
になる。周知のように、データストローブ信号DQSは
チップモジュール間の遅延時間によるタイムスキューを
なくすためのものである。
ッファ(data input buffer)を説明
する。本発明によるデータ入力バッファは、バッファリ
ング部200、第1データ信号生成部300a、第2デ
ータ信号生成部300b、第1アラインメント部400
及び第2アラインメント部500で構成される。
イナミックバッファを使用して具現できるし、図2を参
照すると、イネーブル信号(en_b)に応答して基準
電圧信号(Vref)とデータ信号DQとを比較してフル
−スイング(full−swing)された信号(b
s)を第1及び第2データ信号発生部300a、300
bに出力する。
トローブ信号(DQS)のライジングエッジで同期され
た第1ストローブ信号(r_outclk)と上記バッ
ファリング部200との出力信号(bs)を入力されて
上記バッファリング部200の出力信号(bs)の中の
データストローブ信号(DQS)のライジングエッジで
活性化された第1データ信号(図5のa、c、e)を第
1ノードN1に出力する。同様に、第2データ信号生成
部300bはデータストローブ信号(DQS)のフォー
リングエッジで発生された第2ストローブ信号(f_o
utclk)と上記バッファリング部100の出力信号
(bs)とを入力されて、上記バッファリング部200
の出力信号(bs)の中のデータストローブ信号(DQ
S)のフォーリングエッジで活性化された第2データ信
号(図5のb、d、f)を第2ノードN2に出力する。
上記第1データ信号生成部300aまたは第2データ信
号生成部300bは図3に示したダイナミックラッチ回
路を使用して具現できる。図3で、図面符号’bs’は
上記バッファリング部200の出力信号であり、’bs
b’は上記バッファリング部200の出力信号を反転し
た信号である。
1の第1データ信号とノード2N2の第2データ信号と
が同一の時点で同期されるようにアラインメント(al
ign)させるためのもので、本実施例では第2ストロ
ーブ信号(f_outclk)に応答してノード1N1
の第1データ信号を第2データ信号に同期されるように
構成されている。すなわち、第1アラインメント部40
0は、第2ストローブ信号(f_outclk)に応答
して第1データ信号生成部300aからの第1データ信
号を伝達する伝達ゲート(transmission
gate)410と、上記伝達ゲート(transmi
ssion gate)410の出力信号をラッチした
後第3ノードN3に出力するラッチ420とを含む。
ンメント部400からのアラインメントされた信号と上
記第2データ信号生成部300bからの第2データ信号
とをメーンクロック(CLK)のライジングエッジで発
生された第3ストローブ信号(inclk)にアライン
メントされた信号(output_r、output_
f)を出力する。図4は第2アラインメント部500を
示した図として、図4を参照すると、第2アラインメン
ト部500は 第3ストローブ信号(inclk)に応
答して第1アラインメント部400からの出力信号を伝
達する第1伝達ゲート510と、上記第1伝達ゲート5
10の出力信号をラッチする第1ラッチ回路520と、
第3ストローブ信号(inclk)に応答して第2デー
タ信号生成部300bからの第2データ信号を伝達する
第2伝達ゲート530と、上記第2伝達ゲート530の
出力信号をラッチする第2ラッチ回路540とを含む。
また、第2アラインメント部500は第3ストローブ信
号(inclk)に応答して上記第1ラッチ回路520
の出力信号を伝達する第3伝達ゲート550と、上記第
3伝達ゲート550の出力信号をラッチする第3ラッチ
回路560と、第3ストローブ信号(inclk)に応
答して上記第2ラッチ回路540の出力信号を伝達する
第4伝達ゲート570、及び上記第4伝達ゲート570
の出力信号をラッチする第4ラッチ回路580をさらに
含むことができる。図4に示したことのように、二段階
ラッチを構成した理由は安定した回路動作のためのもの
である。
な動作を図5を参照しながら説明する。
グ部200でバッファリングされた後、第1データ信号
生成部300a及び第2データ信号生成部300bによ
って第1データ信号及び第2データ信号に分類される。
第1ノードN1の信号である上記第1データ信号はデー
タストローブ信号(DQS)のライジングエッジで活性
化されたデータ信号(a、c、e)であり、第2ノード
N2の信号である上記第2データ信号はデータストロー
ブ信号(DQS)のフォーリングエッジで活性化された
データ信号(b、d、f)である。この際、各データら
(a、b、c、d、e、f)はその周期が二倍に大きく
なる。
タ信号は第1アラインメント部400によって互いに同
一の時点で同期されるようにアラインメントされる。す
なわち、第1ストローブ信号(r_outclk)に同
期された第1データ信号が第2ストローブ信号(f_o
utclk)に応答して第2データ信号にアラインメン
トされる。結局ノード2及びノード3の信号は互いにア
ラインメントされる。
クに同期されて動作すべきであるために、第2アライン
メント部500は上記第1アラインメント部400から
の出力信号及び第2データ信号生成部300bからの第
2データ信号を入力されてメーンクロック(CLK)に
同期された第3ストローブ信号(inclk)にアライ
ンメントされた信号(output_r、output
_f)を出力する。
したが、外部から入力されるデータマスク信号も同じ原
理でバッファリングすることができる。本発明の技術思
想は上記好ましい実施例によって具体的に記述された
が、上記した実施例はその説明のためのものであって、
その制限のためのものではないことを注意すべきであ
る。また、本発明の技術分野の通常の専門家であるなら
ば本発明の技術思想の範囲内で多様な実施例が可能であ
ることが理解できる。
をはじめとする高速DRAMの動作方式のようにチップ
外部で発生するデータはクロックの両側のエッジで全て
発生し、チップ内部の実際の動作はクロックの片方のエ
ッジのみに同期される2つのデータで遂行されるあらゆ
る場合に、このような製品の動作要件を充足させること
ができる。
ク構成図である。
図である。
例を示す回路図である。
回路図である。
Claims (15)
- 【請求項1】 高速メモリ素子において、データストロ
ーブ信号のライジングエッジ及びフォーリングエッジに
同期されて外部信号を入力されてメーンクロックの二つ
のエッジのうちの一つのエッジに同期された二つの内部
信号を発生させるための方法において、 チップ外部から入力信号を入力されてフル−スイング
(full−swing)された信号を出力する第1ス
テップと、 上記フル−スイングされた信号の中の上記データストロ
ーブ信号のライジングエッジ活性化される信号を第1信
号に、上記データストローブ信号のフォーリングエッジ
活性化される信号を第2信号として分類する第2ステッ
プと、 上記第1信号と上記第2信号とを上記データストローブ
信号の二つのエッジのうちの一つのエッジに同期される
ようにアラインメントさせる第3ステップと、 アラインメントされた上記第1信号及び上記第2信号を
各々上記メーンクロックの二つのエッジのうちの一つの
エッジに同期されるようにアラインメントさせる第4ス
テップとを含んでなる入力信号バッファリング方法。 - 【請求項2】 上記第2ステップで、上記第1信号及び
第2信号は各々周期が二倍に増加されることを特徴とす
る請求項1記載の入力信号バッファリング方法。 - 【請求項3】 上記第3ステップで、上記第1信号が第
2信号にアラインメントされることを特徴とする請求項
2記載の入力信号バッファリング方法。 - 【請求項4】 上記外部信号はデータ信号またはデータ
マスク信号であることを特徴とする請求項1乃至請求項
3のいずれかに記載の入力信号バッファリング方法。 - 【請求項5】 高速メモリ素子において、データストロ
ーブ信号のライジングエッジ及びフォーリングエッジに
同期されて外部信号を入力されてメーンクロックの二つ
のエッジのうちの一つのエッジに同期された二つの内部
信号を発生させるための装置において、 基準電圧信号と上記外部信号を比較してフル−スイング
(full−swing)された信号を出力するための
手段と、 上記フル−スイング(full−swing)された信
号及び反転されたフル−スイング(full−swin
g)された信号を入力されて、上記データストローブ信
号の片方のエッジに同期された第1データストローブ信
号に同期された第1信号を発生する第1信号発生手段
と、 上記フル−スイングされた信号及び上記反転されたフル
−スイングされた信号を入力されて、上記データストロ
ーブ信号の別のエッジに同期された第2データストロー
ブ信号に同期された第2信号を発生する第2信号発生手
段と、 上記第2データストローブ信号に応答して上記第1信号
をラッチして出力し、上記第1信号及び第2信号が上記
データストローブ信号の同一のエッジでアラインメント
させる第1アラインメント手段と、 上記メーンクロックの片方のエッジに同期された第3デ
ータストローブ信号に応答して上記第1アラインメント
手段の出力信号と上記第2信号とをラッチして出力し、
上記第3ストローブ信号に同期された二つの内部信号を
出力する第2アラインメント手段とを含んで上記第2ア
ラインメント手段の出力が上記メーンクロックにアライ
ンメントされるようにする入力信号バッファリング装
置。 - 【請求項6】 上記第1ストローブ信号は、 上記データストローブ信号のフォーリングエッジに同期
された信号であり、 上記第2ストローブ信号は、 上記データストローブ信号のライジングエッジに同期さ
れた信号であることを特徴とする請求項5記載の入力信
号バッファリング装置。 - 【請求項7】 上記第1ストローブ信号は、 上記データストローブ信号のライジングエッジに同期さ
れた信号であり、 上記第2ストローブ信号は、 上記データストローブ信号のフォーリングエッジに同期
された信号であることを特徴とする請求項5記載の入力
信号バッファリング装置。 - 【請求項8】 上記第3ストローブ信号は上記データス
トローブ信号のフォーリングエッジに同期された信号で
あることを特徴とする請求項5乃至請求項7のいずれか
に記載の入力信号バッファリング装置。 - 【請求項9】 上記第1アラインメント手段は、 上記第2データストローブ信号に応答して上記第1信号
発生手段の出力信号を伝達するための第1伝達ゲート
と、 上記第1伝達ゲートの出力信号をラッチした後出力する
ための第1ラッチ部とを含むことを特徴とする請求項5
記載の入力信号バッファリング装置。 - 【請求項10】 上記第2アラインメント手段は、 上記第3ストローブ信号に応答して上記第1アラインメ
ント手段の出力信号を伝達するための第2伝達ゲート
と、 上記第2伝達ゲートの出力信号をラッチした後出力する
ための第2ラッチ部と、 上記第3ストローブ信号に応答して上記第2信号伝達手
段の出力信号を伝達するための第3伝達ゲートと、 上記第3伝達ゲートの出力信号をラッチした後出力する
ための第3ラッチ部とを含むことを特徴とする請求項5
記載の入力信号バッファリング装置。 - 【請求項11】 上記第2アラインメント手段は、 上記第3ストローブ信号に応答して上記第2ラッチ部の
出力信号を伝達するための第4伝達ゲートと、 上記第4伝達ゲートの出力信号をラッチした後出力する
ための第4ラッチ部と、 上記第3ストローブ信号に応答して上記第3ラッチ部の
出力信号を伝達するための第5伝達ゲートと、 上記第5伝達ゲートの出力信号をラッチした後出力する
ための第5ラッチ部とを含むことを特徴とする請求項1
0記載の入力信号バッファリング装置。 - 【請求項12】 上記第1信号発生手段は、 ダイナミックラッチ回路であることを特徴とする請求項
5記載の入力信号バッファリング装置。 - 【請求項13】 上記第2信号発生手段は、 ダイナミックラッチ回路であることを特徴とする請求項
5記載の入力信号バッファリング装置。 - 【請求項14】 上記外部信号がデータ信号であること
を特徴とする請求項5記載の入力信号バッファリング装
置。 - 【請求項15】 上記外部信号がデータマスク信号であ
ることを特徴とする請求項5記載の入力信号バッファリ
ング装置。
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