JP2000187986A - 高速の半導体メモリ装置のデ―タ入力バッファリング方法及び装置 - Google Patents
高速の半導体メモリ装置のデ―タ入力バッファリング方法及び装置Info
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Abstract
(57)【要約】
【課題】 高速メモリ集積素子において、チップ内部と
チップ外部との間をインターフェースするデータ入力バ
ッファが入力されるデータをチップ内部で使用できるよ
うに適切に処理する。 【解決手段】 チップ外部から入力されてフル−スイン
グされた信号を出力する第１ステップと、上記フル−ス
イングされた信号のうちデータストローブ信号のライジ
ングエッジ活性化される信号を第１信号に、データスト
ローブ信号のフォーリングエッジ活性化される信号を第
２信号として分類する第２ステップと、上記第１信号と
上記第２信号とを上記データストローブ信号の二つのエ
ッジのうちの一つのエッジに同期されるようにアライン
メントさせる第３ステップと、アラインメントされた上
記第１及び第２信号を各々メーンクロックの二つのエッ
ジのうちの一つのエッジに同期されるようにアラインメ
ントさせる第４ステップとを含んでなる。
チップ外部との間をインターフェースするデータ入力バ
ッファが入力されるデータをチップ内部で使用できるよ
うに適切に処理する。 【解決手段】 チップ外部から入力されてフル−スイン
グされた信号を出力する第１ステップと、上記フル−ス
イングされた信号のうちデータストローブ信号のライジ
ングエッジ活性化される信号を第１信号に、データスト
ローブ信号のフォーリングエッジ活性化される信号を第
２信号として分類する第２ステップと、上記第１信号と
上記第２信号とを上記データストローブ信号の二つのエ
ッジのうちの一つのエッジに同期されるようにアライン
メントさせる第３ステップと、アラインメントされた上
記第１及び第２信号を各々メーンクロックの二つのエッ
ジのうちの一つのエッジに同期されるようにアラインメ
ントさせる第４ステップとを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は高速のメモリ素子に
おいて、外部信号を入力されて内部信号に変換するバッ
ファ（ｂｕｆｆｅｒ）に関し、特にデータストローブ信
号のライジングエッジ及びフォーリングエッジに同期さ
れて外部信号を入力されてメーンクロックの二つのエッ
ジのうちの一つのエッジに同期された二つの内部信号を
発生させるためのデータ入力バッファに関する。本発明
はＤＤＲ（ｄｏｕｂｌｅ ｄａｔａｒａｔｅ） ＳＤＲ
ＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）におけるデ
ータ入力バッファ及びデータマスクバッファ等に適用で
きる。
おいて、外部信号を入力されて内部信号に変換するバッ
ファ（ｂｕｆｆｅｒ）に関し、特にデータストローブ信
号のライジングエッジ及びフォーリングエッジに同期さ
れて外部信号を入力されてメーンクロックの二つのエッ
ジのうちの一つのエッジに同期された二つの内部信号を
発生させるためのデータ入力バッファに関する。本発明
はＤＤＲ（ｄｏｕｂｌｅ ｄａｔａｒａｔｅ） ＳＤＲ
ＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）におけるデ
ータ入力バッファ及びデータマスクバッファ等に適用で
きる。
【０００２】
【従来の技術】周知のように、半導体メモリ素子の中で
ＤＲＡＭは動作速度の向上のために外部のシステムクロ
ックに同期されて動作するシンクロナスＤＲＡＭ（ｓｙ
ｎｃｈｒｏｎｏｕｓ ＤＲＡＭ、 以下ＳＤＲＡＭとす
る）が広く使われている。特に、ＳＤＲ（ｓｉｎｇｌｅ
ｄａｔａ ｒａｔｅ） ＳＤＲＡＭはクロックのライ
ジング（ｒｉｓｉｎｇ）エッジ（ｅｄｇｅ）のみでデー
タの書きこみや読み出しをするメモリ素子であるのに対
し、ＤＤＲ ＳＤＲＡＭはクロックライジング及びフォ
ーリング（ｆａｌｌｉｎｇ）エッジを共に使用するため
にさらに早い動作速度が具現できて次世代ＤＲＡＭとし
て大いに脚光を浴びている。
ＤＲＡＭは動作速度の向上のために外部のシステムクロ
ックに同期されて動作するシンクロナスＤＲＡＭ（ｓｙ
ｎｃｈｒｏｎｏｕｓ ＤＲＡＭ、 以下ＳＤＲＡＭとす
る）が広く使われている。特に、ＳＤＲ（ｓｉｎｇｌｅ
ｄａｔａ ｒａｔｅ） ＳＤＲＡＭはクロックのライ
ジング（ｒｉｓｉｎｇ）エッジ（ｅｄｇｅ）のみでデー
タの書きこみや読み出しをするメモリ素子であるのに対
し、ＤＤＲ ＳＤＲＡＭはクロックライジング及びフォ
ーリング（ｆａｌｌｉｎｇ）エッジを共に使用するため
にさらに早い動作速度が具現できて次世代ＤＲＡＭとし
て大いに脚光を浴びている。
【０００３】このように、従来のＳＤＲＡＭを含む大部
分のＤＲＡＭではデータがクロックの片方のエッジのみ
で発生するために、データマスクバッファやデータ入力
バッファは公知のダイナミック型（ｄｙｎａｍｉｃ ｔ
ｙｐｅ）バッファやスタティック型（ｓｔａｔｉｃ ｔ
ｙｐｅ）バッファをそのまま使用した。しかしＤＤＲＳ
ＤＲＡＭを含む高速ＤＲＡＭではデータがクロックの両
側のエッジ、すなわちライジングエッジ及びフォーリン
グエッジで発生するために、これをバッファリングする
ことには従来とは違う方式が必要である。
分のＤＲＡＭではデータがクロックの片方のエッジのみ
で発生するために、データマスクバッファやデータ入力
バッファは公知のダイナミック型（ｄｙｎａｍｉｃ ｔ
ｙｐｅ）バッファやスタティック型（ｓｔａｔｉｃ ｔ
ｙｐｅ）バッファをそのまま使用した。しかしＤＤＲＳ
ＤＲＡＭを含む高速ＤＲＡＭではデータがクロックの両
側のエッジ、すなわちライジングエッジ及びフォーリン
グエッジで発生するために、これをバッファリングする
ことには従来とは違う方式が必要である。
【０００４】すなわち、ＤＤＲ ＳＤＲＡＭにおいて、
コア（ｃｏｒｅ）回路はその特性上ＳＤＲ ＳＤＲＡＭ
と同様にクロックの一周期単位でデータを処理すること
に対し、チップ外部でデータが入力される際にはクロッ
クの半周期毎に１つずつのデータが入力されるため、コ
ア回路とチップ外部とをインターフェースする部分すな
わちデータ入力バッファではこの入力データがコア回路
に入力される際ＳＤＲＳＤＲＡＭのようにそのままバッ
ファリングだけを遂行してはいけない。
コア（ｃｏｒｅ）回路はその特性上ＳＤＲ ＳＤＲＡＭ
と同様にクロックの一周期単位でデータを処理すること
に対し、チップ外部でデータが入力される際にはクロッ
クの半周期毎に１つずつのデータが入力されるため、コ
ア回路とチップ外部とをインターフェースする部分すな
わちデータ入力バッファではこの入力データがコア回路
に入力される際ＳＤＲＳＤＲＡＭのようにそのままバッ
ファリングだけを遂行してはいけない。
【０００５】
【発明が解決しようとする課題】本発明は上記従来の技
術の問題点を解決するために案出されたものとして、Ｄ
ＤＲ ＳＤＲＡＭをはじめとする高速メモリ集積素子
は、チップ外部ではクロックのライジングエッジ及びフ
ォーリングエッジで各々データが発生されて、チップ内
部はクロックの片方のエッジに同期される二つのデータ
で処理される。すなわち、ＤＤＲ ＳＤＲＡＭはクロッ
クの両側のエッジでデータの入力がなされるためクロッ
クの半周期毎に１つずつのデータが入力される。しか
し、チップ内部ではクロックの半周期毎に１つずつのデ
ータを処理することができない。したがって、チップ内
部とチップ外部との間をインターフェースするデータ入
力バッファは入力されるデータを単純にバッファリング
のみしてはいけなくて、この入力信号がチップ内部で使
用できるように適切に処理すべきである。
術の問題点を解決するために案出されたものとして、Ｄ
ＤＲ ＳＤＲＡＭをはじめとする高速メモリ集積素子
は、チップ外部ではクロックのライジングエッジ及びフ
ォーリングエッジで各々データが発生されて、チップ内
部はクロックの片方のエッジに同期される二つのデータ
で処理される。すなわち、ＤＤＲ ＳＤＲＡＭはクロッ
クの両側のエッジでデータの入力がなされるためクロッ
クの半周期毎に１つずつのデータが入力される。しか
し、チップ内部ではクロックの半周期毎に１つずつのデ
ータを処理することができない。したがって、チップ内
部とチップ外部との間をインターフェースするデータ入
力バッファは入力されるデータを単純にバッファリング
のみしてはいけなくて、この入力信号がチップ内部で使
用できるように適切に処理すべきである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、高速メモリ素子において、データストロー
ブ信号のライジングエッジ及びフォーリングエッジに同
期されて外部信号を入力されてメーンクロックの二つの
エッジのうちの一つのエッジに同期された二つの内部信
号を発生させるための方法において、チップの外部から
入力信号を入力されてフル−スイング（ｆｕｌｌ−ｓｗ
ｉｎｇ）された信号を出力する第１ステップと、上記フ
ル−スイングされた信号の中の上記データストローブ信
号のライジングエッジ活性化される信号を第１信号に、
上記データストローブ信号のフォーリングエッジ活性化
される信号を第２信号として分類する第２ステップと、
上記第１信号と上記第２信号とを上記データストローブ
信号の二つのエッジのうちの一つのエッジに同期される
ようにアラインメントさせる第３ステップと、アライン
メントされた上記第１信号及び上記第２信号とを各々上
記メーンクロックの二つのエッジのうちの一つのエッジ
に同期されるようにアラインメントさせる第４ステップ
とを含んでなることを特徴とする。
の本発明は、高速メモリ素子において、データストロー
ブ信号のライジングエッジ及びフォーリングエッジに同
期されて外部信号を入力されてメーンクロックの二つの
エッジのうちの一つのエッジに同期された二つの内部信
号を発生させるための方法において、チップの外部から
入力信号を入力されてフル−スイング（ｆｕｌｌ−ｓｗ
ｉｎｇ）された信号を出力する第１ステップと、上記フ
ル−スイングされた信号の中の上記データストローブ信
号のライジングエッジ活性化される信号を第１信号に、
上記データストローブ信号のフォーリングエッジ活性化
される信号を第２信号として分類する第２ステップと、
上記第１信号と上記第２信号とを上記データストローブ
信号の二つのエッジのうちの一つのエッジに同期される
ようにアラインメントさせる第３ステップと、アライン
メントされた上記第１信号及び上記第２信号とを各々上
記メーンクロックの二つのエッジのうちの一つのエッジ
に同期されるようにアラインメントさせる第４ステップ
とを含んでなることを特徴とする。
【０００７】また、本発明は高速メモリ素子において、
データストローブ信号のライジングエッジ及びフォーリ
ングエッジに同期されて外部信号を入力されてメーンク
ロックの二つのエッジのうちの一つのエッジに同期され
た二つの内部信号を発生させるための装置において、基
準電圧信号と上記外部信号とを比較してフル−スイング
（ｆｕｌｌ−ｓｗｉｎｇ）された信号を出力するための
手段と、上記フル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）
された信号及び反転されたフル−スイングされた信号を
入力されて、上記データストローブ信号の片方のエッジ
に同期された第１データストローブ信号に同期された第
１信号を発生する第１信号発生手段と、上記フル−スイ
ングされた信号及び上記反転されたフル−スイングされ
た信号を入力されて、上記データストローブ信号の別の
エッジに同期された第２データストローブ信号に同期さ
れた第２信号を発生する第２信号発生手段と、上記第２
データストローブ信号に応答して上記第１信号をラッチ
して出力し、上記第１信号及び第２信号が上記データス
トローブ信号の同一のエッジでアラインメントさせる第
１アラインメント手段と、上記メーンクロックの片方の
エッジに同期された第３データストローブ信号に応答し
て上記第１アラインメント手段の出力信号と上記第２信
号とをラッチして出力し、上記第３ストローブ信号に同
期された二つの内部信号を出力する第２アラインメント
手段とを含んで上記第２アラインメント手段の出力が上
記メーンクロックにアラインメントされるようにするこ
とを含んでなされる。
データストローブ信号のライジングエッジ及びフォーリ
ングエッジに同期されて外部信号を入力されてメーンク
ロックの二つのエッジのうちの一つのエッジに同期され
た二つの内部信号を発生させるための装置において、基
準電圧信号と上記外部信号とを比較してフル−スイング
（ｆｕｌｌ−ｓｗｉｎｇ）された信号を出力するための
手段と、上記フル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）
された信号及び反転されたフル−スイングされた信号を
入力されて、上記データストローブ信号の片方のエッジ
に同期された第１データストローブ信号に同期された第
１信号を発生する第１信号発生手段と、上記フル−スイ
ングされた信号及び上記反転されたフル−スイングされ
た信号を入力されて、上記データストローブ信号の別の
エッジに同期された第２データストローブ信号に同期さ
れた第２信号を発生する第２信号発生手段と、上記第２
データストローブ信号に応答して上記第１信号をラッチ
して出力し、上記第１信号及び第２信号が上記データス
トローブ信号の同一のエッジでアラインメントさせる第
１アラインメント手段と、上記メーンクロックの片方の
エッジに同期された第３データストローブ信号に応答し
て上記第１アラインメント手段の出力信号と上記第２信
号とをラッチして出力し、上記第３ストローブ信号に同
期された二つの内部信号を出力する第２アラインメント
手段とを含んで上記第２アラインメント手段の出力が上
記メーンクロックにアラインメントされるようにするこ
とを含んでなされる。
【０００８】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有する者が本発明の技術的思想を容易に実
施できるほどに詳細に説明するため、本発明の最も好ま
しい実施例を添付した図面を参照し説明する。
通常の知識を有する者が本発明の技術的思想を容易に実
施できるほどに詳細に説明するため、本発明の最も好ま
しい実施例を添付した図面を参照し説明する。
【０００９】図１は本発明にかかるデータ入力バッファ
の一実施例を表すブロック構成図であり、図５は各信号
に対するタイミング図である。図５において、図面符号
ＣＬＫはメーンクロック（ｍａｉｎ ｃｌｏｃｋ）を、
ＤＱはデータ信号を、ＤＱＳはデータストローブ信号を
各々表し、これらは全てチップ外部から入力される信号
である。また、ｒ＿ｏｕｔｃｌｋはデータストローブ信
号（ＤＱＳ）のライジングエッジで同期されたパルス信
号であり、ｆ＿ｏｕｔｃｌｋはデータストローブ信号
（ＤＱＳ）のフォーリングエッジで同期されたパルス信
号であり、ｉｎｃｌｋはメーンクロック（ＣＬＫ）のラ
イジングエッジで同期されたパルス信号である。ＤＤＲ
ＳＤＲＡＭで、データ信号（ＤＱ）はデータストロー
ブ信号（ＤＱＳ）に同期されて入力され、チップ内部で
はメーンクロック（ＣＬＫ）に同期されて動作すること
になる。周知のように、データストローブ信号ＤＱＳは
チップモジュール間の遅延時間によるタイムスキューを
なくすためのものである。
の一実施例を表すブロック構成図であり、図５は各信号
に対するタイミング図である。図５において、図面符号
ＣＬＫはメーンクロック（ｍａｉｎ ｃｌｏｃｋ）を、
ＤＱはデータ信号を、ＤＱＳはデータストローブ信号を
各々表し、これらは全てチップ外部から入力される信号
である。また、ｒ＿ｏｕｔｃｌｋはデータストローブ信
号（ＤＱＳ）のライジングエッジで同期されたパルス信
号であり、ｆ＿ｏｕｔｃｌｋはデータストローブ信号
（ＤＱＳ）のフォーリングエッジで同期されたパルス信
号であり、ｉｎｃｌｋはメーンクロック（ＣＬＫ）のラ
イジングエッジで同期されたパルス信号である。ＤＤＲ
ＳＤＲＡＭで、データ信号（ＤＱ）はデータストロー
ブ信号（ＤＱＳ）に同期されて入力され、チップ内部で
はメーンクロック（ＣＬＫ）に同期されて動作すること
になる。周知のように、データストローブ信号ＤＱＳは
チップモジュール間の遅延時間によるタイムスキューを
なくすためのものである。
【００１０】図１を参照し本発明にかかるデータ入力バ
ッファ（ｄａｔａ ｉｎｐｕｔ ｂｕｆｆｅｒ）を説明
する。本発明によるデータ入力バッファは、バッファリ
ング部２００、第１データ信号生成部３００ａ、第２デ
ータ信号生成部３００ｂ、第１アラインメント部４００
及び第２アラインメント部５００で構成される。
ッファ（ｄａｔａ ｉｎｐｕｔ ｂｕｆｆｅｒ）を説明
する。本発明によるデータ入力バッファは、バッファリ
ング部２００、第１データ信号生成部３００ａ、第２デ
ータ信号生成部３００ｂ、第１アラインメント部４００
及び第２アラインメント部５００で構成される。
【００１１】バッファリング部２００は図２に示したダ
イナミックバッファを使用して具現できるし、図２を参
照すると、イネーブル信号（ｅｎ＿ｂ）に応答して基準
電圧信号（Ｖref）とデータ信号ＤＱとを比較してフル
−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号（ｂ
ｓ）を第１及び第２データ信号発生部３００ａ、３００
ｂに出力する。
イナミックバッファを使用して具現できるし、図２を参
照すると、イネーブル信号（ｅｎ＿ｂ）に応答して基準
電圧信号（Ｖref）とデータ信号ＤＱとを比較してフル
−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信号（ｂ
ｓ）を第１及び第２データ信号発生部３００ａ、３００
ｂに出力する。
【００１２】第１データ信号生成部３００ａはデータス
トローブ信号（ＤＱＳ）のライジングエッジで同期され
た第１ストローブ信号（ｒ＿ｏｕｔｃｌｋ）と上記バッ
ファリング部２００との出力信号（ｂｓ）を入力されて
上記バッファリング部２００の出力信号（ｂｓ）の中の
データストローブ信号（ＤＱＳ）のライジングエッジで
活性化された第１データ信号（図５のａ、ｃ、ｅ）を第
１ノードＮ１に出力する。同様に、第２データ信号生成
部３００ｂはデータストローブ信号（ＤＱＳ）のフォー
リングエッジで発生された第２ストローブ信号（ｆ＿ｏ
ｕｔｃｌｋ）と上記バッファリング部１００の出力信号
（ｂｓ）とを入力されて、上記バッファリング部２００
の出力信号（ｂｓ）の中のデータストローブ信号（ＤＱ
Ｓ）のフォーリングエッジで活性化された第２データ信
号（図５のｂ、ｄ、ｆ）を第２ノードＮ２に出力する。
上記第１データ信号生成部３００ａまたは第２データ信
号生成部３００ｂは図３に示したダイナミックラッチ回
路を使用して具現できる。図３で、図面符号’ｂｓ’は
上記バッファリング部２００の出力信号であり、’ｂｓ
ｂ’は上記バッファリング部２００の出力信号を反転し
た信号である。
トローブ信号（ＤＱＳ）のライジングエッジで同期され
た第１ストローブ信号（ｒ＿ｏｕｔｃｌｋ）と上記バッ
ファリング部２００との出力信号（ｂｓ）を入力されて
上記バッファリング部２００の出力信号（ｂｓ）の中の
データストローブ信号（ＤＱＳ）のライジングエッジで
活性化された第１データ信号（図５のａ、ｃ、ｅ）を第
１ノードＮ１に出力する。同様に、第２データ信号生成
部３００ｂはデータストローブ信号（ＤＱＳ）のフォー
リングエッジで発生された第２ストローブ信号（ｆ＿ｏ
ｕｔｃｌｋ）と上記バッファリング部１００の出力信号
（ｂｓ）とを入力されて、上記バッファリング部２００
の出力信号（ｂｓ）の中のデータストローブ信号（ＤＱ
Ｓ）のフォーリングエッジで活性化された第２データ信
号（図５のｂ、ｄ、ｆ）を第２ノードＮ２に出力する。
上記第１データ信号生成部３００ａまたは第２データ信
号生成部３００ｂは図３に示したダイナミックラッチ回
路を使用して具現できる。図３で、図面符号’ｂｓ’は
上記バッファリング部２００の出力信号であり、’ｂｓ
ｂ’は上記バッファリング部２００の出力信号を反転し
た信号である。
【００１３】第１アラインメント部４００はノード１Ｎ
１の第１データ信号とノード２Ｎ２の第２データ信号と
が同一の時点で同期されるようにアラインメント（ａｌ
ｉｇｎ）させるためのもので、本実施例では第２ストロ
ーブ信号（ｆ＿ｏｕｔｃｌｋ）に応答してノード１Ｎ１
の第１データ信号を第２データ信号に同期されるように
構成されている。すなわち、第１アラインメント部４０
０は、第２ストローブ信号（ｆ＿ｏｕｔｃｌｋ）に応答
して第１データ信号生成部３００ａからの第１データ信
号を伝達する伝達ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ
ｇａｔｅ）４１０と、上記伝達ゲート（ｔｒａｎｓｍｉ
ｓｓｉｏｎ ｇａｔｅ）４１０の出力信号をラッチした
後第３ノードＮ３に出力するラッチ４２０とを含む。
１の第１データ信号とノード２Ｎ２の第２データ信号と
が同一の時点で同期されるようにアラインメント（ａｌ
ｉｇｎ）させるためのもので、本実施例では第２ストロ
ーブ信号（ｆ＿ｏｕｔｃｌｋ）に応答してノード１Ｎ１
の第１データ信号を第２データ信号に同期されるように
構成されている。すなわち、第１アラインメント部４０
０は、第２ストローブ信号（ｆ＿ｏｕｔｃｌｋ）に応答
して第１データ信号生成部３００ａからの第１データ信
号を伝達する伝達ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ
ｇａｔｅ）４１０と、上記伝達ゲート（ｔｒａｎｓｍｉ
ｓｓｉｏｎ ｇａｔｅ）４１０の出力信号をラッチした
後第３ノードＮ３に出力するラッチ４２０とを含む。
【００１４】第２アラインメント部５００は第１アライ
ンメント部４００からのアラインメントされた信号と上
記第２データ信号生成部３００ｂからの第２データ信号
とをメーンクロック（ＣＬＫ）のライジングエッジで発
生された第３ストローブ信号（ｉｎｃｌｋ）にアライン
メントされた信号（ｏｕｔｐｕｔ＿ｒ、ｏｕｔｐｕｔ＿
ｆ）を出力する。図４は第２アラインメント部５００を
示した図として、図４を参照すると、第２アラインメン
ト部５００は 第３ストローブ信号（ｉｎｃｌｋ）に応
答して第１アラインメント部４００からの出力信号を伝
達する第１伝達ゲート５１０と、上記第１伝達ゲート５
１０の出力信号をラッチする第１ラッチ回路５２０と、
第３ストローブ信号（ｉｎｃｌｋ）に応答して第２デー
タ信号生成部３００ｂからの第２データ信号を伝達する
第２伝達ゲート５３０と、上記第２伝達ゲート５３０の
出力信号をラッチする第２ラッチ回路５４０とを含む。
また、第２アラインメント部５００は第３ストローブ信
号（ｉｎｃｌｋ）に応答して上記第１ラッチ回路５２０
の出力信号を伝達する第３伝達ゲート５５０と、上記第
３伝達ゲート５５０の出力信号をラッチする第３ラッチ
回路５６０と、第３ストローブ信号（ｉｎｃｌｋ）に応
答して上記第２ラッチ回路５４０の出力信号を伝達する
第４伝達ゲート５７０、及び上記第４伝達ゲート５７０
の出力信号をラッチする第４ラッチ回路５８０をさらに
含むことができる。図４に示したことのように、二段階
ラッチを構成した理由は安定した回路動作のためのもの
である。
ンメント部４００からのアラインメントされた信号と上
記第２データ信号生成部３００ｂからの第２データ信号
とをメーンクロック（ＣＬＫ）のライジングエッジで発
生された第３ストローブ信号（ｉｎｃｌｋ）にアライン
メントされた信号（ｏｕｔｐｕｔ＿ｒ、ｏｕｔｐｕｔ＿
ｆ）を出力する。図４は第２アラインメント部５００を
示した図として、図４を参照すると、第２アラインメン
ト部５００は 第３ストローブ信号（ｉｎｃｌｋ）に応
答して第１アラインメント部４００からの出力信号を伝
達する第１伝達ゲート５１０と、上記第１伝達ゲート５
１０の出力信号をラッチする第１ラッチ回路５２０と、
第３ストローブ信号（ｉｎｃｌｋ）に応答して第２デー
タ信号生成部３００ｂからの第２データ信号を伝達する
第２伝達ゲート５３０と、上記第２伝達ゲート５３０の
出力信号をラッチする第２ラッチ回路５４０とを含む。
また、第２アラインメント部５００は第３ストローブ信
号（ｉｎｃｌｋ）に応答して上記第１ラッチ回路５２０
の出力信号を伝達する第３伝達ゲート５５０と、上記第
３伝達ゲート５５０の出力信号をラッチする第３ラッチ
回路５６０と、第３ストローブ信号（ｉｎｃｌｋ）に応
答して上記第２ラッチ回路５４０の出力信号を伝達する
第４伝達ゲート５７０、及び上記第４伝達ゲート５７０
の出力信号をラッチする第４ラッチ回路５８０をさらに
含むことができる。図４に示したことのように、二段階
ラッチを構成した理由は安定した回路動作のためのもの
である。
【００１５】以上で説明したことのような図１の全体的
な動作を図５を参照しながら説明する。
な動作を図５を参照しながら説明する。
【００１６】まず、データ信号（ＤＱ）はバッファリン
グ部２００でバッファリングされた後、第１データ信号
生成部３００ａ及び第２データ信号生成部３００ｂによ
って第１データ信号及び第２データ信号に分類される。
第１ノードＮ１の信号である上記第１データ信号はデー
タストローブ信号（ＤＱＳ）のライジングエッジで活性
化されたデータ信号（ａ、ｃ、ｅ）であり、第２ノード
Ｎ２の信号である上記第２データ信号はデータストロー
ブ信号（ＤＱＳ）のフォーリングエッジで活性化された
データ信号（ｂ、ｄ、ｆ）である。この際、各データら
（ａ、ｂ、ｃ、ｄ、ｅ、ｆ）はその周期が二倍に大きく
なる。
グ部２００でバッファリングされた後、第１データ信号
生成部３００ａ及び第２データ信号生成部３００ｂによ
って第１データ信号及び第２データ信号に分類される。
第１ノードＮ１の信号である上記第１データ信号はデー
タストローブ信号（ＤＱＳ）のライジングエッジで活性
化されたデータ信号（ａ、ｃ、ｅ）であり、第２ノード
Ｎ２の信号である上記第２データ信号はデータストロー
ブ信号（ＤＱＳ）のフォーリングエッジで活性化された
データ信号（ｂ、ｄ、ｆ）である。この際、各データら
（ａ、ｂ、ｃ、ｄ、ｅ、ｆ）はその周期が二倍に大きく
なる。
【００１７】次いで、上記第１データ信号及び第２デー
タ信号は第１アラインメント部４００によって互いに同
一の時点で同期されるようにアラインメントされる。す
なわち、第１ストローブ信号（ｒ＿ｏｕｔｃｌｋ）に同
期された第１データ信号が第２ストローブ信号（ｆ＿ｏ
ｕｔｃｌｋ）に応答して第２データ信号にアラインメン
トされる。結局ノード２及びノード３の信号は互いにア
ラインメントされる。
タ信号は第１アラインメント部４００によって互いに同
一の時点で同期されるようにアラインメントされる。す
なわち、第１ストローブ信号（ｒ＿ｏｕｔｃｌｋ）に同
期された第１データ信号が第２ストローブ信号（ｆ＿ｏ
ｕｔｃｌｋ）に応答して第２データ信号にアラインメン
トされる。結局ノード２及びノード３の信号は互いにア
ラインメントされる。
【００１８】次いで、チップ内部でデータ信号はクロッ
クに同期されて動作すべきであるために、第２アライン
メント部５００は上記第１アラインメント部４００から
の出力信号及び第２データ信号生成部３００ｂからの第
２データ信号を入力されてメーンクロック（ＣＬＫ）に
同期された第３ストローブ信号（ｉｎｃｌｋ）にアライ
ンメントされた信号（ｏｕｔｐｕｔ＿ｒ、ｏｕｔｐｕｔ
＿ｆ）を出力する。
クに同期されて動作すべきであるために、第２アライン
メント部５００は上記第１アラインメント部４００から
の出力信号及び第２データ信号生成部３００ｂからの第
２データ信号を入力されてメーンクロック（ＣＬＫ）に
同期された第３ストローブ信号（ｉｎｃｌｋ）にアライ
ンメントされた信号（ｏｕｔｐｕｔ＿ｒ、ｏｕｔｐｕｔ
＿ｆ）を出力する。
【００１９】本実施例ではデータ信号に対してのみ言及
したが、外部から入力されるデータマスク信号も同じ原
理でバッファリングすることができる。本発明の技術思
想は上記好ましい実施例によって具体的に記述された
が、上記した実施例はその説明のためのものであって、
その制限のためのものではないことを注意すべきであ
る。また、本発明の技術分野の通常の専門家であるなら
ば本発明の技術思想の範囲内で多様な実施例が可能であ
ることが理解できる。
したが、外部から入力されるデータマスク信号も同じ原
理でバッファリングすることができる。本発明の技術思
想は上記好ましい実施例によって具体的に記述された
が、上記した実施例はその説明のためのものであって、
その制限のためのものではないことを注意すべきであ
る。また、本発明の技術分野の通常の専門家であるなら
ば本発明の技術思想の範囲内で多様な実施例が可能であ
ることが理解できる。
【００２０】
【発明の効果】本発明のバッファはＤＤＲ ＳＤＲＡＭ
をはじめとする高速ＤＲＡＭの動作方式のようにチップ
外部で発生するデータはクロックの両側のエッジで全て
発生し、チップ内部の実際の動作はクロックの片方のエ
ッジのみに同期される２つのデータで遂行されるあらゆ
る場合に、このような製品の動作要件を充足させること
ができる。
をはじめとする高速ＤＲＡＭの動作方式のようにチップ
外部で発生するデータはクロックの両側のエッジで全て
発生し、チップ内部の実際の動作はクロックの片方のエ
ッジのみに同期される２つのデータで遂行されるあらゆ
る場合に、このような製品の動作要件を充足させること
ができる。
【図１】 本発明にかかるデータ入力バッファのブロッ
ク構成図である。
ク構成図である。
【図２】 本発明のバッファリング部の一例を示す回路
図である。
図である。
【図３】 本発明の第１及び第２データ信号生成部の一
例を示す回路図である。
例を示す回路図である。
【図４】 本発明の第２アラインメント部の一例を示す
回路図である。
回路図である。
【図５】 図１の各信号に対するタイミング図である。
２００ バッファリング部 ３００ａ、３００ｂ 第１及び第２データ信号生成部 ４００ 第１アラインメント部 ５００ 第２アラインメント部
Claims (15)
- 【請求項１】 高速メモリ素子において、データストロ
ーブ信号のライジングエッジ及びフォーリングエッジに
同期されて外部信号を入力されてメーンクロックの二つ
のエッジのうちの一つのエッジに同期された二つの内部
信号を発生させるための方法において、 チップ外部から入力信号を入力されてフル−スイング
（ｆｕｌｌ−ｓｗｉｎｇ）された信号を出力する第１ス
テップと、 上記フル−スイングされた信号の中の上記データストロ
ーブ信号のライジングエッジ活性化される信号を第１信
号に、上記データストローブ信号のフォーリングエッジ
活性化される信号を第２信号として分類する第２ステッ
プと、 上記第１信号と上記第２信号とを上記データストローブ
信号の二つのエッジのうちの一つのエッジに同期される
ようにアラインメントさせる第３ステップと、 アラインメントされた上記第１信号及び上記第２信号を
各々上記メーンクロックの二つのエッジのうちの一つの
エッジに同期されるようにアラインメントさせる第４ス
テップとを含んでなる入力信号バッファリング方法。 - 【請求項２】 上記第２ステップで、上記第１信号及び
第２信号は各々周期が二倍に増加されることを特徴とす
る請求項１記載の入力信号バッファリング方法。 - 【請求項３】 上記第３ステップで、上記第１信号が第
２信号にアラインメントされることを特徴とする請求項
２記載の入力信号バッファリング方法。 - 【請求項４】 上記外部信号はデータ信号またはデータ
マスク信号であることを特徴とする請求項１乃至請求項
３のいずれかに記載の入力信号バッファリング方法。 - 【請求項５】 高速メモリ素子において、データストロ
ーブ信号のライジングエッジ及びフォーリングエッジに
同期されて外部信号を入力されてメーンクロックの二つ
のエッジのうちの一つのエッジに同期された二つの内部
信号を発生させるための装置において、 基準電圧信号と上記外部信号を比較してフル−スイング
（ｆｕｌｌ−ｓｗｉｎｇ）された信号を出力するための
手段と、 上記フル−スイング（ｆｕｌｌ−ｓｗｉｎｇ）された信
号及び反転されたフル−スイング（ｆｕｌｌ−ｓｗｉｎ
ｇ）された信号を入力されて、上記データストローブ信
号の片方のエッジに同期された第１データストローブ信
号に同期された第１信号を発生する第１信号発生手段
と、 上記フル−スイングされた信号及び上記反転されたフル
−スイングされた信号を入力されて、上記データストロ
ーブ信号の別のエッジに同期された第２データストロー
ブ信号に同期された第２信号を発生する第２信号発生手
段と、 上記第２データストローブ信号に応答して上記第１信号
をラッチして出力し、上記第１信号及び第２信号が上記
データストローブ信号の同一のエッジでアラインメント
させる第１アラインメント手段と、 上記メーンクロックの片方のエッジに同期された第３デ
ータストローブ信号に応答して上記第１アラインメント
手段の出力信号と上記第２信号とをラッチして出力し、
上記第３ストローブ信号に同期された二つの内部信号を
出力する第２アラインメント手段とを含んで上記第２ア
ラインメント手段の出力が上記メーンクロックにアライ
ンメントされるようにする入力信号バッファリング装
置。 - 【請求項６】 上記第１ストローブ信号は、 上記データストローブ信号のフォーリングエッジに同期
された信号であり、 上記第２ストローブ信号は、 上記データストローブ信号のライジングエッジに同期さ
れた信号であることを特徴とする請求項５記載の入力信
号バッファリング装置。 - 【請求項７】 上記第１ストローブ信号は、 上記データストローブ信号のライジングエッジに同期さ
れた信号であり、 上記第２ストローブ信号は、 上記データストローブ信号のフォーリングエッジに同期
された信号であることを特徴とする請求項５記載の入力
信号バッファリング装置。 - 【請求項８】 上記第３ストローブ信号は上記データス
トローブ信号のフォーリングエッジに同期された信号で
あることを特徴とする請求項５乃至請求項７のいずれか
に記載の入力信号バッファリング装置。 - 【請求項９】 上記第１アラインメント手段は、 上記第２データストローブ信号に応答して上記第１信号
発生手段の出力信号を伝達するための第１伝達ゲート
と、 上記第１伝達ゲートの出力信号をラッチした後出力する
ための第１ラッチ部とを含むことを特徴とする請求項５
記載の入力信号バッファリング装置。 - 【請求項１０】 上記第２アラインメント手段は、 上記第３ストローブ信号に応答して上記第１アラインメ
ント手段の出力信号を伝達するための第２伝達ゲート
と、 上記第２伝達ゲートの出力信号をラッチした後出力する
ための第２ラッチ部と、 上記第３ストローブ信号に応答して上記第２信号伝達手
段の出力信号を伝達するための第３伝達ゲートと、 上記第３伝達ゲートの出力信号をラッチした後出力する
ための第３ラッチ部とを含むことを特徴とする請求項５
記載の入力信号バッファリング装置。 - 【請求項１１】 上記第２アラインメント手段は、 上記第３ストローブ信号に応答して上記第２ラッチ部の
出力信号を伝達するための第４伝達ゲートと、 上記第４伝達ゲートの出力信号をラッチした後出力する
ための第４ラッチ部と、 上記第３ストローブ信号に応答して上記第３ラッチ部の
出力信号を伝達するための第５伝達ゲートと、 上記第５伝達ゲートの出力信号をラッチした後出力する
ための第５ラッチ部とを含むことを特徴とする請求項１
０記載の入力信号バッファリング装置。 - 【請求項１２】 上記第１信号発生手段は、 ダイナミックラッチ回路であることを特徴とする請求項
５記載の入力信号バッファリング装置。 - 【請求項１３】 上記第２信号発生手段は、 ダイナミックラッチ回路であることを特徴とする請求項
５記載の入力信号バッファリング装置。 - 【請求項１４】 上記外部信号がデータ信号であること
を特徴とする請求項５記載の入力信号バッファリング装
置。 - 【請求項１５】 上記外部信号がデータマスク信号であ
ることを特徴とする請求項５記載の入力信号バッファリ
ング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057323A KR100306883B1 (ko) | 1998-12-22 | 1998-12-22 | 반도체메모리장치의입력버퍼 |
| KR1998-57323 | 1998-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000187986A true JP2000187986A (ja) | 2000-07-04 |
| JP4902903B2 JP4902903B2 (ja) | 2012-03-21 |
Family
ID=19564704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36438199A Expired - Lifetime JP4902903B2 (ja) | 1998-12-22 | 1999-12-22 | 高速の半導体メモリ装置のデータ入力バッファリング方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6618457B1 (ja) |
| JP (1) | JP4902903B2 (ja) |
| KR (1) | KR100306883B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095256A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子のデータ入力装置 |
| JP2007095260A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100911899B1 (ko) * | 2003-04-30 | 2009-08-13 | 주식회사 하이닉스반도체 | 데이터 얼라인 마진이 향상된 동기식 메모리 장치 |
| KR100583101B1 (ko) * | 2003-12-15 | 2006-05-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 출력 제어 회로 |
| EP1830363A4 (en) * | 2004-12-24 | 2008-10-08 | Spansion Llc | SYNCHRONIZATION TYPE STORAGE DEVICE AND METHOD OF CONTROLLING THE SAME |
| CN101000796B (zh) * | 2006-01-12 | 2010-06-09 | 旺玖科技股份有限公司 | 双倍数据速率同步动态随机存取存储器的控制模块及方法 |
| US8896455B2 (en) * | 2011-08-18 | 2014-11-25 | Microsoft Corporation | Intrusion detection and communication |
| KR20170077933A (ko) * | 2015-12-28 | 2017-07-07 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN108630268A (zh) * | 2017-03-24 | 2018-10-09 | 瑞昱半导体股份有限公司 | 双倍数据率同步动态随机存取存储器及其输出驱动电路 |
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| JPH11176164A (ja) * | 1997-11-18 | 1999-07-02 | Samsung Electron Co Ltd | 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6401213B1 (en) * | 1999-07-09 | 2002-06-04 | Micron Technology, Inc. | Timing circuit for high speed memory |
| US6466491B2 (en) * | 2000-05-19 | 2002-10-15 | Fujitsu Limited | Memory system and memory controller with reliable data latch operation |
-
1998
- 1998-12-22 KR KR1019980057323A patent/KR100306883B1/ko not_active IP Right Cessation
-
1999
- 1999-12-20 US US09/467,753 patent/US6618457B1/en not_active Expired - Lifetime
- 1999-12-22 JP JP36438199A patent/JP4902903B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000041464A (ko) | 2000-07-15 |
| US6618457B1 (en) | 2003-09-09 |
| JP4902903B2 (ja) | 2012-03-21 |
| KR100306883B1 (ko) | 2001-11-02 |
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