JP2000183710A - アナログスイッチ回路及びこの回路を有する半導体装置 - Google Patents
アナログスイッチ回路及びこの回路を有する半導体装置Info
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Abstract
で、アナログ回路未使用時に、デジタル信号回路からア
ナログ電源にリーク電流が流れ込まないようにする。 【解決手段】 アナログ入出力端子間にPch型トラン
ジスタP4とNch型トランジスタN4とが並列接続さ
れている。P4のバックゲートはバックゲート電圧制御
回路31に接続されている。このバックゲート電圧制御回
路31は、アナログ回路使用時には、P4のバックゲート
電位をアナログ電源電位に固定し、未使用時にはオープ
ンあるいはデジタル電源電位に固定するように動作す
る。P4のバックゲート電位の切り替えは、アナログ回
路の使用の有無によって制御されるデジタル信号端子no
de27の電位レベルによって行われる。これにより、デジ
タル回路側(node24)がHIGHレベルを出力していて
も、node24からアナログ電源端子にはリーク電流は流れ
ない。
Description
回路に関し、特に、A/D変換器やD/A変換器などを
内蔵する、2つ以上の電源あるいはグランド端子を有す
る半導体装置において、アナログ入力端子、アナログ出
力端子、アナログ入出力端子、デジタル入力端子、デジ
タル出力端子、または、デジタル入出力端子の組み合わ
せにおいて、これらを兼用する際のアナログ値入力スイ
ッチ回路、あるいはアナログ値出力スイッチ回路に関す
る。
をコントロール信号によってON、OFFする回路とし
て広く用いられ、例えば、特開平5ー276001号公
報などに報告されている。この公報の技術は、Pチャネ
ル型トランジスタとNチャネル型トランジスタの並列ス
イッチ回路において、基板切り替え時におけるスイッチ
ング信号の重なりを無くしてノイズの発生を防止しよう
とするものである。また、図12は、2電源による従来
のアナログスイッチ回路の一例である。この回路はD/
A変換器のアナログ出力回路11とデジタル出力回路1
3とによって構成され、D/A変換器のアナログ出力回
路11の電源は、スイッチ制御端子node19〜22を除いて
全てアナログ電源AVDDが印加され、スイッチ制御端子no
de19〜22は全てデジタル電源VDDが印加されている。ま
た、デジタル出力回路13の電源はデジタル電源VDDで
ある。尚、このアナログスイッチ回路の構成及び動作は
周知の技術であり説明は省略する。
5ー276001号公報などの従来技術は、2電源を用
いた場合のノイズ対策などについては、何ら報告されて
いない。一方、図12の従来回路は2電源によるアナロ
グスイッチ回路であり、デジタル電源VDDからのノイズ
がアナログ電位の出力経路に侵入するのを防ぐために、
アナログスイッチ回路のPチャネル型トランジスタP2
及びPXのバックゲートはアナログ電源AVDDに接続され
ている。尚、以下の説明においては、Pチャネル型トラ
ンジスタなどの極性を表すP、Nと符号を組み合わせ、
例えばP2、N2などと表現し、フルネームを省略して
述べることにする。
は、アナログスイッチ回路の未使用時にアナログ電源AV
DDの消費電流を削減するために、アナログ電源AVDDをL
OWレベルにしてしまうと、デジタル出力回路13が外
部端子node16にHIGHレベルを供給する際に、デジタ
ル電源VDDからP3、スイッチ制御端子node16を介し、
P2、PXのバックゲートであるLOWレベルのアナロ
グ電源AVDDにリーク電流が流れてしまうという問題が生
じる。したがって、アナログ入力端子、アナログ出力端
子、デジタル入力端子、デジタル出力端子の組み合わせ
において、これらの端子を兼用し、そのひとつにアナロ
グスイッチ回路を用いている場合、そのスイッチの電源
がアナログ電源であるため、アナログ回路を使用してい
ない場合でも、アナログ電圧をHIGHレベルに固定し
てアナログスイッチ回路に印加しておく必要がる。
図12のアナログスイッチ回路におけるスイッチング素
子要部を示し、また、図14には、図13におけるPチ
ャネル型トランジスタP1をP型半導体基板に実現した
場合の断面図を示す。図13におけるアナログスイッチ
回路は、P1とN1のドレイン及びソースをそれぞれ共
通接続し、各々を入力端子node1と出力端子node2として
いる。そして、P1のバックゲートはアナログ電源AVDD
に、N1のバックゲートはアナロググランド電源AVSSに
接続されている。
散層)3a及びドレイン(P型拡散層)3bは、それぞ
れ、バックゲート4のN型ウェル2とダイオードのジャ
ンクションを構成している。したがって、バックゲート
4すなわちアナログ電源AVDDがLOWレベルで、ソース
3aあるいはドレイン3b、すなわち入力端子node1あ
るいは出力端子node2がHIGHレベルになると、この
ダイオードは順方向にバイアスされて、ソースあるいは
ドレインからバックゲート4にリーク電流が流れてしま
う。したがって、このような理由から、アナログ回路が
未使用時の場合でも、アナログ電源AVDDをHIGHレベ
ルに固定しておく必要がる。
たものであり、その目的は、アナログ回路未使用時にお
いて、アナログ電源あるいはグランド端子の電位を任意
に設定しても、デジタル信号回路からアナログ電源ある
いはアナロググランドにリーク電流が流れ込まないアナ
ログスイッチ回路を提供することである。
ログスイッチ回路は、電圧の異なる少なくとも2種類以
上の電源を備え、電界効果トランジスタのゲートにON
/OFF制御信号を入力することによって、アナログ入
出力回路をスイッチングするアナログスイッチ回路にお
いて、このアナログ入出力回路に供給する電源はアナロ
グ電源であり、ON/OFF制御信号を生成する制御信
号回路に供給する電源はデジタル電源であり、電界効果
トランジスタのバックゲートには、アナログ回路の使用
の有無によって印加電圧を決定するバックゲート電圧制
御回路により、電圧が印加されることを特徴とする。
ャネル型トランジスタが好ましく、バックゲート電圧制
御回路は、Pチャネル型トランジスタのバックゲート電
位を、アナログ回路の使用時にはアナログ電源電位にク
ランプし、アナログ回路の未使用時にはフローティング
電位またはデジタル電源電位にクランプすることを特徴
とする。尚、Pチャネル型トランジスタにはNチャネル
型トランジスタが並列接続してもよい。
実施例は、アナログ回路の使用、未使用に応じてゲート
を論理制御する第2のPチャネル型トランジスタによ
り、Pチャネル型トランジスタのバックゲートに電圧を
供給するように構成する。第2の実施例は、アナログ回
路の使用、未使用に応じてゲートを論理制御するNチャ
ネル型トランジスタにより、Pチャネル型トランジスタ
のバックゲートに電圧を供給するように構成する。さら
に、第3の実施例は、アナログ回路の使用、未使用に応
じてゲートを論理制御する第2のPチャネル型トランジ
スタ及び第3のPチャネル型トランジスタにより構成さ
れ、第2のPチャネル型トランジスタと第3のPチャネ
ル型トランジスタは、互いに相反する使用状態でON/
OFFして、Pチャネル型トランジスタのバックゲート
に電圧を供給することを特徴とする。尚、アナログスイ
ッチ回路には受動素子の抵抗を接続してもよい。また、
本発明は、上記のアナログスイッチ回路をP型半導体基
板上に形成したことを特徴とする半導体装置でもある。
の形態を詳細に説明する。図2は、本発明の実施の形態
に適用されるアナログスイッチ回路のブロック図であ
る。同図において、アナログスイッチ回路21とデジタ
ル入力バッファ回路23及びデジタル出力バッファ回路
25の一端は共通の外部端子node9に接続されている。
さらに、アナログスイッチ回路21とデジタル入力バッ
ファ回路23とデジタル出力バッファ回路25は、それ
ぞれ、これらの回路を動作させるためのコントロール信
号端子node8に接続されている。このような回路構成に
おいて、2つ以上の電源とは、アナログスイッチ回路2
1に電源を供給するアナログ電源と、デジタル入力バッ
ファ回路23及びデジタル出力バッファ回路25やコン
トロール信号回路に電源を供給するデジタル電源であ
る。尚、コントロール信号は図の構成に限定されるもの
ではなく、それぞれの回路に個別に供給するなど複数本
の構成であってもかまわない。さらに、この図には示さ
ないが、受動素子である抵抗素子を、アナログスイッチ
回路21やデジタル入力バッファ回路23やデジタル出
力バッファ回路25の間に挿入しても構わない。
は、アナログスイッチ回路21の構成が従来技術と異な
る点にある。尚、説明を簡単にするため、以下の説明で
は 半導体集積回路をP型半導体基板に形成したものと
して述べる。したがって、N型半導体基板に形成した場
合は、Pチャネルエンハンスメント型トランジスタ(以
下、Pch型トランジスタと云う)をNチャネルエンハ
ンスメント型トランジスタ(以下、Nch型トランジス
タと云う)、NウェルをPウェル、デジタル値のHIG
HレベルをLOWレベルに読み替えればよい。
基本的実施の形態を示す回路図である。アナログ入出力
端子node23とnode24の間にPch型トランジスタP4と
Nch型トランジスタN4(以下、全てP、Nの極性と
符号のみで表す)とが並列接続されている。尚、以下の
説明ではP4のバックゲートはバックゲート電圧制御回
路31に接続されている。このバックゲート電圧制御回
路31はアナログ回路使用時には、P4のバックゲート
電位をアナログ電源電位に固定し、未使用時にはオープ
ンあるいはデジタル電源電位に固定する回路である。P
4のバックゲート電位の切り替えはデジタル信号端子no
de27の電位レベルによって制御される。尚、このデジタ
ル信号端子node27の信号線は複数本であってもかまわな
い。node25、node26はデジタル信号端子であり、アナロ
グスイッチ素子P4、N4の導通、非導通を制御し、導
通時はそれぞれの端子レベルがLOW/HIGH、非導
通時はHIGH/LOWの組み合わせで動作する。尚、
図1において、P4だけでも本発明の実施の形態は適用
することができ、N4は無くてもよい。
12に示した従来の回路とを、図1の回路を用いて対比
してみる。すなわち、図12の従来回路においては、P
4のバックゲートの接続先は、図1の実施の形態のよう
なバックゲート電圧制御回路31ではなく、アナログ電
源である。したがって、従来回路の場合は、図1のデジ
タル回路側(node24)がHIGHレベルを出力している
ときは、アナログ電源電位をデジタル出力端子node24よ
りダイオードのしきい値電圧(常温で0.6V程度)よ
り低くすると、node24からアナログ電源端子にリーク電
流が流れてしまうことは従来技術で説明した通りであ
る。 したがって、従来の回路構成のまま、このリーク
電流を抑制するためには、たとえ対象とする半導体装置
がアナログ回路を使用していなくても、アナログ電源端
子の電位をHIGHレベルに固定しておく必要がある。
グスイッチ回路を用いれば、デジタル回路側(node24)
がHIGHレベルを出力していても、バックゲート電圧
制御回路31により、P4のバックゲートをフローティ
ングあるいはデジタル電源に接続できるため、アナログ
電源電位がグランドレベルからデジタル電源電位(HI
GHレベル)までの何れの電位であっても、node24から
アナログ電源端子にはリーク電流は流れない。したがっ
て、この実施の形態の回路を有する半導体装置では、ア
ナログ回路を使用しない場合は、従来回路と異なり、ア
ナログ電源端子の電位を固定する必要はない。尚、バッ
クゲート電圧制御回路31の状態を切り替える信号端子
node27の電位レベルは、アナログ回路の使用の有無によ
り決定すればよい。
体装置が、アナログ回路の未使用時には、電源電位を任
意に設定できる理由を、具体的な回路を用いてさらに詳
しく説明する。図3は、図1の実施の形態のアナログス
イッチ回路において、バックゲート電圧制御回路31を
具体化した第1の実施の形態の回路図である。図3にお
いて、node28、node29はアナログ入出力端子であり、no
de30はアナログスイッチ素子P5の導通、非導通を制御
する端子である。図1のバックゲート電圧制御回路31
は、この図ではP6のドレインをP5のバックゲートに
接続し、また、ソースをアナログ電源端子node32に接続
し、さらに、P6のゲートをアナログ回路の使用、未使
用に応じて論理を制御するデジタル信号端子node31に接
続している。そして、P6のバックゲートはアナログ電
源端子node32に接続している。この回路はP6のON/
OFFにより、P5のバックゲート電位をアナログ電源
電位またはフローティングに設定することができる。
いて ゲート電圧制御回路31を具体化した第2の実施
の形態の回路図である。この実施の形態では、node33、
node34がアナログ入出力端子であり、node35がアナログ
スイッチ回路素子P7の導通、非導通を制御する端子で
ある。また、バックゲート電圧制御回路は、2つの素子
P8、P9で構成されている。P8のドレインはP7の
バックゲートに接続し、ソースはアナログ電源端子node
38に接続し、ゲートはアナログ回路の使用、未使用に応
じて、論理を制御するデジタル信号端子node36に接続し
ている。また、P8のバックゲートはアナログ電源端子
node38に接続している。さらに、P9のドレインをP7
のバックゲートに接続し、ソースをデジタル電源端子no
de39に接続し、ゲートをアナログ回路の使用、未使用に
応じて、論理を制御するデジタル信号端子node37に接続
している。また、P9のバックゲートはデジタル電源端
子node39に接続する。P8、P9のON/OFFを制御
するnode36、node37の論理はいずれか一方を導通させる
ように設定する。すなわち、アナログ回路使用時は、P
8がONし、P9がOFFするように設定し、このと
き、P7のバックゲート電位をアナログ電源電位に設定
する。また、アナログ回路未使用時は、P8がOFF
し、P9がONするように設定し、このときはP7のバ
ックゲート電位をデジタル電源電位に設定する。
いて、バックゲート電圧制御回路31を具体化した第3
の実施の形態の回路図である。この実施の形態ではnode
40、node41がアナログ入出力端子であり、node42'はア
ナログスイッチ素子P10の導通、非導通を制御する端
子である。バックゲート電圧制御回路は、Nch型トラ
ンジスタN5のソースをP10のバックゲートに接続
し、ドレインをアナログ電源端子node43に接続し、ゲー
トをアナログ回路の使用、未使用に応じて、論理を制御
するデジタル信号端子node42に接続している。N5のバ
ックゲートはアナロググランド端子に接続する。あるい
は、P型半導体基板のため、デジタルグランド端子とシ
ョートしてもよい。このアナログスイッチ回路はN5の
ON/OFFにより、P10のバックゲート電位をアナ
ログ電源電位、またはフローティングに設定することが
できる。ただし、N5に用いているNch型トランジス
タをONさせるしきい値電圧はグランド電位程度にする
必要がある。
ート電圧制御回路は種々の実施の形態を実現することが
可能である。すなわち、図1において、アナログスイッ
チ回路のP4のバックゲート電位をアナログ回路使用時
にはアナログ電源電位に固定し、未使用時にはフローテ
ィング、あるいはデジタル電源電位に固定する回路であ
ればどのような構成をとっても構わない。
構成することによって、従来の回路において、アナログ
電源端子の電位をLOWレベルに変更したときに、デジ
タル信号端子からアナログ電源端子に流れたようなリー
ク電流を無くすことができる。すなわち、本発明のアナ
ログスイッチ回路により、アナログ回路未使用時のアナ
ログ電源端子の電位は、デジタル信号のHIGHレベル
からLOWレベルの間であれば、任意の値に設定するこ
とが可能である。従来のアナログスイッチ回路は、Pc
h型トランジスタ(図1のP4)のバックゲートはアナ
ログ電圧端子に接続されているため、アナログ回路が未
使用時の場合でも、アナログ電圧端子にアナログ電圧レ
ベルを供給しなければ(すなわち、LOWレベルに設定
すると)、デジタル信号(図1のnode24)がHIGHレ
ベルのときは、ここからP4のバックゲートを介して、
アナログ電源端子へリーク電流が流れてしまう。ところ
が、本発明の実施の形態のアナログスイッチ回路を適用
すれば、少数のトランジスタ数を追加するのみで、アナ
ログ回路未使用時においても、電源端子の電位を任意の
値に設定することができる。
明する。図6は、本発明のアナログスイッチ回路を具体
的な回路に適用した第1の実施例回路図である。この図
は、本発明のアナログスイッチ回路をD/A変換器の出
力端子とデジタル出力端子を兼用した回路に適用した例
である。この回路は、デジタル電源VDDとアナログ電源A
VDDの2つの電源を有している。また、アナログスイッ
チ回路はP型半導体基板上に形成されている。図6の回
路構成は、アナログ回路部(D/A変換器)とデジタル
回路部(デジタル出力回路)とに分かれている。アナロ
グ回路部は、アナログ値生成部とアナログスイッチ回路
とによって構成されている。アナログ値生成部は、アナ
ログ電源AVDDとグランドVSSの間に2つの抵抗素子R1
とR2を接続することにより、3つのアナログ電圧AVD
D、1/2・AVDD、VSSを生成している。ここではR1とR2
の抵抗値を同じとする。
値を外部出力端子node49に伝達するように、3回路設け
てある。すなわち、1つ目はアナログ電圧値AVDDと外部
出力端子node49の間にP11を接続し、P11のバック
ゲートはバックゲート制御回路であるP12に接続して
構成している。P11の導通制御は、スイッチ制御端子
node44のレベルをインバータINV1で反転した信号レ
ベルで行う(以下、インバータ名は省略しINVと符号
で表す)。尚、スイッチ制御端子node44とINV1の電
源はデジタル電源VDDである。2つ目はアナログ電圧値
端子node50と外部出力端子node49の間にP13、N6を
並列に接続し、P13のバックゲートはバックゲート制
御回路であるP14を接続して構成している。P13と
N6の導通制御はスイッチ制御端子node45のレベルをI
NV2で反転した信号レベルで行う。尚、スイッチ制御
node45とINV2の電源はデジタル電源VDDである。3
つ目はアナログ電圧値端子VSSと外部出力端子node49の
間にN7を接続して構成している。N7の導通制御はス
イッチ制御端子node46のレベルで行う。尚、スイッチ制
御端子node46の電源はデジタル電源VDDである。
タ出力の切り替えを行うモード制御は、モード制御端子
node47のレベルによって行う。モード制御端子node47が
HIGHレベルのときデジタルデータ出力は有効とな
る。モード制御端子node47がLOWレベルでD/A変換
器の全アナログ値の電位出力が可能となる。その理由
は、モード制御端子node47がLOWレベルとなることに
より、P11とP13に接続されているバックゲート電
圧出力回路がそれぞれのバックゲートへAVDD電位を供給
するためである。尚、モード制御端子node47の電源はデ
ジタル電源VDDである。デジタル回路部はモード制御端
子node47がHIGHレベルでデジタルデータ出力が有効
となるのは前述と同じである。モード制御端子node47を
NAND1の入力に接続し、また、INV3を介して、
その反転信号をNOR1の入力に接続する。NAND1
とNOR1のもうひとつの入力はデジタルデータ入力端
子node48に接続する。NAND1の出力はP15に接続
し、NOR1の出力はN8に接続する。P15とN8の
ドレインは外部出力端子node49に接続する。P15のソ
ースはデジタル電源VDD、N8のソースはアナログ電源V
SSに接続する。尚、デジタルデータ入力端子node48、N
AND1、NOR1、INV3の電源はデジタル電源VD
Dである。
て説明する。図7は、図6の回路における代表的な節点
電位をあらわしたタイミングチャートである。このタイ
ミングチャートは、D/A変換器の使用状態からデジタ
ル出力回路使用の状態へ切り替え、その後、アナログ電
源AVDDを立ち下げる一連の動作を示している。
とデジタルデータ出力の切り替えを行うモード制御端子
node47がLOWレベルでり、D/A変換器の使用状態に
ある。D/A変換器が動作中で、アナログ電圧1/2/AVDD
のアナログ値を出力している。スイッチ制御端子node45
がHIGHレベルのため、P13とN6が導通して、no
de50の電位を外部端子node49に出力している。スイッチ
制御端子node44とnode46はLOWレベルのため、P11
とN7は非導通であり、2つのアナログ電位AVDDとVSS
は外部端子node49には出力されない。モード制御端子no
de47がLOWレベルのため、P11とP13のバックゲ
ート電圧制御回路であるP12とP14は導通すること
により、それらのバックゲートをアナログ電源AVDDの電
位に固定して、D/A変換器を正常に動作させている。
一方、node47がLOWレベルのため、デジタル出力回路
のNAND1はHIGHレベルを出力し、NOR1はL
OWレベルを出力している。したがって、P15とN8
が導通せず、デジタル出力回路の出力はハイインピーダ
ンスになっている。
Wレベルになると、D/A変換器から外部出力端子node
49へのすべての出力がなくなる。これは3つのアナログ
スイッチ回路が非導通になるからである。したがって、
T1〜T2の間は、外部出力端子node49へのD/A変換
器からの出力はなくなる。さらに、 時刻T2でモード
制御端子node47がHIGHレベルになるとD/A変換器
の使用状態からデジタル出力回路使用の状態に切り替わ
る。デジタル出力回路のNAND1とNOR1はデジタ
ルデータ入力端子node48の反転レベルを出力するように
なる。したがって、デジタルデータ入力端子node48のレ
ベルがP15、N8を介して、外部出力端子node49に出
力されることになる。一方、D/A変換器のバックゲー
ト電圧制御回路のP12とP14はモード制御端子node
47がHIGHレベルになるので、非導通となり、P11
とP13のバックゲートはフローティングになる。しか
し、P11とP13のゲート電位はLOWレベルである
ので、P11とP13は非導通を保ち、動作上、不具合
はない。
ベルからLOWレベルに変更している。D/A変換器の
バックゲート制御回路のP12とP14が時刻T2にお
いて、すでに非導通になっているため、AVDD電位が
HIGHレベルからLOWレベルに変化しても、その他
の回路状態は、時刻T2と時刻T3では変わらない。し
かし、ここで、P12、P14を非導通にした後にアナ
ログ電源AVDDを立ち下げるようにしたことが重要であ
る。もし、P12、P14を導通状態にしたまま、アナ
ログ電源AVDDをLOWレベルにすると、外部端子node49
がHIGHレベルであればnode49からP11とP13の
バックゲートを介し、アナログ電源AVDDに電流が流れて
しまう。その後、時刻T4、T5、T6、T7のタイミ
ングでデジタルデータ入力端子node48のレベルが反転す
ると、外部出力端子node49もレベルが反転する。
より、D/A変換器の未使用時はアナログ電源AVDDをL
OWレベルに立ち下げることが可能となる。ところが従
来回路においては、バックゲート電圧制御回路がないた
めに、アナログ電源AVDDをLOWレベルにすると外部出
力端子node49がHIGHレベルになった時は、P11、
P13のバックゲートを介して、アナログ電源AVDDにリ
ーク電流が流れてしまう。
図8は、本発明のアナログスイッチ回路を具体的な回路
に適用した第2の実施例の回路図である。この回路の基
本構成は、本発明のアナログスイッチ回路を、A/D変
換器のアナログ電圧入力回路の入力端子と、D/A変換
器のアナログ電圧入力出力回路の出力端子を兼用した場
合に適用したものである。 A/D変換器のアナログ入
力回路は、アナログスイッチ回路とアナログ値サンプリ
ングコンデンサC1とコンパレータで構成している。こ
こで使用しているアナログスイッチ回路は従来のもので
も、本発明のものでもかまわない。外部端子node51をア
ナログスイッチ回路のアナログ入力端子に接続し、アナ
ログスイッチ回路のアナログ出力端子にサンプリングコ
ンデンサC1とコンパレータ入力の一方の端子を接続す
る。サンプリングコンデンサC1の一方の端子はグラン
ドVSSに接続し、コンパレータのもう一方の入力端子
は、アナログ値比較用電源AVREFに接続する。コンパレ
ータの結果出力端子node58はA/D変換器の制御回路に
接続する。アナログスイッチ回路の導通制御は、スイッ
チ制御端子node53の電位レベルで決定する。尚、ここで
は説明を簡単にするために、このアナログ入力回路に関
わる電源はすべてアナログ電源AVDD1とする。
外部端子node51とD/A変換器本体に接続しているアナ
ログ入力端子node61の間にP18とN9を並列に接続し
て構成し、P18のバックゲートはP17を介してデジ
タル電源VDDに接続し、また、P16を介してアナログ
電源AVDD2に接続している。P17、P16の導通、非
導通の制御は、モード制御端子node52の信号に時間遅延
をかけた端子node57の信号と、モード制御端子node52の
信号に時間遅延をかけて、さらに、レベル反転をした端
子node56によって行うように接続する。N9のバックゲ
ートはグランドVSSに接続する。P18の導通制御はス
イッチ制御端子node55のレベルによって行う。また、N
9の導通制御はスイッチ制御端子node54のレベルによっ
て行う。
ート電圧制御回路のうち、Pch型トランジスタを2個
使用し、P18のバックゲート電位をアナログ電源AVDD
2あるいは、デジタル電源VDDに切り替えることができる
ようにしているところが特徴である。すなわち、D/A
変換器を使用しないときのP18のバックゲート電位
は、前述の第1の実施例ではフローティングであったの
に対し、第2の実施例ではデジタル電源VDDになるよう
にしてある。また、モード制御端子node52の信号に時間
的遅延をかけることで、P16,P17が同時に導通す
ることがないように構成している。したがって、アナロ
グ電源AVDD2とデジタル電源VDDが接続されることはない
ので、それぞれの電位変動やノイズ発生が生じることは
ない。
明する。図9は、図8の回路における代表なな節点電位
をあらわしたタイミングチャートである。このタイミン
グチャートは、D/A変換器使用の状態からA/D変換
器使用の状態へ移行し、動作する際の一連の流れを示し
ている。
ている。D/A変換器のモード制御端子node52はHIG
Hレベルである。P18のバックゲートはアナログ電源
AVDD2電位であり、N9、P18は導通状態である。し
たがって、D/A変換器からのアナログ値(図9ではL
OWレベル)はnode61から外部端子node51に出力され
る。時刻T1でD/A変換器のアナログスイッチ回路を
非導通にしている。N9とP18が非導通になるよう
に、そのゲート電位を制御するスイッチ制御端子node54
とスイッチ制御端子node55をそれぞれLOWレベル、H
IGHレベルにする。
node52をLOWレベルにして、D/A変換器未使用の状
態にする。モード制御端子node52がLOWレベルになる
と数十ns程度の時間遅延の後、時刻T3でP16を非
導通にすることにより、P18のバックゲート電位をア
ナログ電源AVDD2からフローティングに変更し、その
後、数十ns程度の時間遅延の後、時刻T4でP17を
導通することにより、P18のバックゲート電位をフロ
ーティングからデジタル電源VDDに変更する。
レベルに立ち下げる。また、外部端子node51からアナロ
グ電圧値を入力する。本発明の構成により、外部端子no
de51からP18のバックゲートを介して、アナログ電源
AVDD2にリーク電流が流れることはない。時刻T6でA
/D変換器のアナログ入力回路のスイッチ制御端子node
53をHIGHレベルにしたことにより、A/D変換器使
用状態に移行する。これを受けて、アナログスイッチ入
力スイッチが導通し、外部端子node51の電位がサンプリ
ングコンデンサC1に伝達される。
と同様に、D/A変換器未使用時は、アナログ電源AVDD
2をLOWレベルにしても、電流リークが発生しないこ
とである。また、この実施例が前述の第1の実施例に対
して優れている点は、A/D変換器のサンプリングコン
デンサの電位充電時間を短縮できることである。その様
子を図9のタイミングチャート内での破線で示す。バッ
クゲート電圧制御回路を、第1の実施例のようにP16
のみで構成した場合は、時刻T3において、P16が非
導通になるとP18のバックゲート電位はフローティン
グになり、半導体素子であるので、その電荷は、アナロ
グ入力端子node61や外部端子node511や半導体基板にリ
ークしてゆく。これを図9の「P18のバックゲートno
de59」の破線(時刻T3〜T5)で示す。
位を入力すると、P18のバックゲートの電位を充電す
る必要があるため、外部端子node51が本来入力すべきア
ナログ電位に達するまでに時間を要してしまう。 した
がって、時刻T6でのサンプリングコンデンサへのアナ
ログ電位供給も時間を要する。この時間遅延問題はA/
D変換の対象となるアナログ入力する値を変更するたび
に発生する。本来は、A/D変換器動作のために必要な
充電容量値は図8中のサンプリングコンデンサC1であ
るが、第1の実施例のようにバックゲート電圧回路を構
成した場合は、P18のバックゲート容量への充電も必
要となる。これが問題になるのは、外部端子node51へ供
給する外部からのアナログ値供給インピーダンスが大き
い場合である。たとえば、外部インピーダンスが数十メ
ガオームで、サンプリングコンデンサとP18のバック
ゲート容量がそれぞれ、数ビコファラドであったとした
ら、概算として、A/D変換器のサンプリング時間は、
本来、50us程度の時間であるのに対し、100us
程度になってしまう。このような場合は、この実施例で
用いたバックゲート電圧制御回路は有効である。
を具体的な回路に適用した第3の実施例の回路図であ
る。回路構成は一部を除いて第2の実施例と同じであ
る。図10の節点名、素子名も図8と同じにしてある。
この実施例が上述の第2の実施例と異なるところは、D
/A変換器のアナログ電圧出力回路と外部端子node51の
間にP型拡散層抵抗R3が挿入してある点である。
を示す。P型拡散層抵抗素子R3はNウェルで囲むこと
によって形成する。このNウェルは、P18のバックゲ
ートnode57と接続する。D/A変換器には、図10のよ
うに、アナログスイッチ回路と外部端子node51の間にア
ナログ電圧を発生させるための抵抗を挿入することも一
般的である。 図11のようにNウェル電位を本発明の
バックゲート電圧制御回路に接続すれば、以下の点で有
利なP型拡散層を抵抗素子として用いることが可能とな
る。1つ目は、ポリサイド抵抗を用いる場合よりもレイ
アウト面積が小さくできることである。2つ目は、N型
拡散層を用いる場合よりも基板からのデジタルグランド
ノイズを除去できることである。これは、P型拡散層を
囲むNウェル電位をアナログ電源から供給することでノ
イズの除去が可能になるためである。この実施例の場合
も、上述の第1、第2の実施例と同様に、アナログ回路
の未使用時にアナログ電源端子の電位をLOWレベルに
してもアナログ出力端子と兼用となっているデジタル出
力からのリーク電流発生の抑制が可能となっている。
ログスイッチ回路の種々の実施例を用いれば、次のよう
な効果を得ることができる。すなわち、アナログ回路の
未使用時にアナログ電源端子の電位をLOWレベルにし
てもアナログ出力端子と兼用となっているデジタル出力
からのリーク電流発生の抑制が可能である。このリーク
電流はアナログスイッチ回路のP11とP13のデジタ
ル入力端子node48に接続されているP型拡散層と、その
バックゲートであるNウェルの接合面積とそれらの不純
物濃度に依存する。本発明の実施例においてP11とP
13のP型拡散層とNウェルの接合面積を1000平方
ミクロン程度とすると電源電圧5V系のサブハーフミク
ロンルールの半導体プロセスを用いた場合は、100マ
イクロアンペア程度のリーク電流が抑制できたことにな
る。
ゲート電圧制御回路は、P11やP13などのトランジ
スタ面積に対して、3パーセント程度以下の大きさでか
まわない。つまり、半導体回路を構成するトランジスタ
のうち、最小のディメンジョンのものを使用すれば良
い。アナログ回路の未使用時には、P11とP13のバ
ックゲート電位はフローティングになっているので、そ
の後、アナログスイッチ回路を使用するときは、前もっ
て、このバックゲートであるNウェル電位をHIGHレ
ベルに充電する必要がある。そのNウェルの接合容量は
数ピコファラドであるので、この容量を充電するための
時数を50ns程度とすれば、P12やP14に必要な
トランジスタのON抵抗は10キロオーム以下にすれば
十分なためである。
形態を示す回路図。
ッチ回路のブロック図。
ゲート電圧制御回路を具体化した第1の実施の形態の回
路図。
ゲート電圧制御回路を具体化した第2の実施の形態の回
路図。
ゲート電圧制御回路を具体化した第3の実施の形態の回
路図。
に適用した第1の実施例回路図。
したタイミングチャート。
に適用した第2の実施例の回路図。
したタイミングチャート。
路に適用した第3の実施例の回路図。
一例。
ッチング素子要部。
1をP型半導体基板に実現した場合の断面図。
Claims (8)
- 【請求項1】 電圧の異なる少なくとも2種類以上の電
源を備え、電界効果トランジスタのゲートにON/OF
F制御信号を入力することによって、アナログ入出力回
路をスイッチングするアナログスイッチ回路において、 前記アナログ入出力回路に供給する電源はアナログ電源
であり、 前記ON/OFF制御信号を生成する制御信号回路に供
給する電源はデジタル電源であり、 前記電界効果トランジスタのバックゲートには、アナロ
グ回路の使用の有無によって印加電圧を決定するバック
ゲート電圧制御回路により、電圧が印加されることを特
徴とするアナログスイッチ回路。 - 【請求項2】 前記電界効果トランジスタはPチャネル
型トランジスタであり、 前記バックゲート電圧制御回路は、前記Pチャネル型ト
ランジスタのバックゲート電位を、アナログ回路の使用
時にはアナログ電源電位にクランプし、前記アナログ回
路の未使用時にはフローティング電位またはデジタル電
源電位にクランプすることを特徴とする請求項1記載の
アナログスイッチ回路。 - 【請求項3】 前記Pチャネル型トランジスタにはNチ
ャネル型トランジスタが並列接続されていることを特徴
とする請求項2記載のアナログスイッチ回路。 - 【請求項4】 前記バックゲート電圧制御回路は、前記
アナログ回路の使用、未使用に応じてゲートを論理制御
する第2のPチャネル型トランジスタにより、前記Pチ
ャネル型トランジスタのバックゲートに電圧を供給する
ように構成されていることを特徴とする請求項2または
請求項3記載のアナログスイッチ回路。 - 【請求項5】 前記バックゲート電圧制御回路は、前記
アナログ回路の使用、未使用に応じてゲートを論理制御
するNチャネル型トランジスタにより、前記Pチャネル
型トランジスタのバックゲートに電圧を供給するように
構成されていることを特徴とする請求項2または請求項
3記載のアナログスイッチ回路。 - 【請求項6】 前記バックゲート電圧制御回路は、前記
アナログ回路の使用、未使用に応じてゲートを論理制御
する第2のPチャネル型トランジスタ及び第3のPチャ
ネル型トランジスタにより構成され、前記第2のPチャ
ネル型トランジスタと前記第3のPチャネル型トランジ
スタは、互いに相反する使用状態でON/OFFして、
前記Pチャネル型トランジスタのバックゲートに電圧を
供給することを特徴とする請求項2または請求項3記載
のアナログスイッチ回路。 - 【請求項7】 アナログスイッチ回路に抵抗素子が接続
されていることを特徴とする請求項1ないし請求項6の
何れか1項記載のアナログスイッチ回路。 - 【請求項8】 請求項1記載のアナログスイッチ回路を
P型半導体基板上に形成したことを特徴とする半導体装
置。
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