JP2000183710A - アナログスイッチ回路及びこの回路を有する半導体装置 - Google Patents
アナログスイッチ回路及びこの回路を有する半導体装置Info
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Abstract
(57)【要約】
【課題】 ２電源以上を有するアナログスイッチ回路
で、アナログ回路未使用時に、デジタル信号回路からア
ナログ電源にリーク電流が流れ込まないようにする。 【解決手段】 アナログ入出力端子間にＰｃｈ型トラン
ジスタＰ４とＮｃｈ型トランジスタＮ４とが並列接続さ
れている。Ｐ４のバックゲートはバックゲート電圧制御
回路31に接続されている。このバックゲート電圧制御回
路31は、アナログ回路使用時には、Ｐ４のバックゲート
電位をアナログ電源電位に固定し、未使用時にはオープ
ンあるいはデジタル電源電位に固定するように動作す
る。Ｐ４のバックゲート電位の切り替えは、アナログ回
路の使用の有無によって制御されるデジタル信号端子no
de27の電位レベルによって行われる。これにより、デジ
タル回路側（node24）がＨＩＧＨレベルを出力していて
も、node24からアナログ電源端子にはリーク電流は流れ
ない。
で、アナログ回路未使用時に、デジタル信号回路からア
ナログ電源にリーク電流が流れ込まないようにする。 【解決手段】 アナログ入出力端子間にＰｃｈ型トラン
ジスタＰ４とＮｃｈ型トランジスタＮ４とが並列接続さ
れている。Ｐ４のバックゲートはバックゲート電圧制御
回路31に接続されている。このバックゲート電圧制御回
路31は、アナログ回路使用時には、Ｐ４のバックゲート
電位をアナログ電源電位に固定し、未使用時にはオープ
ンあるいはデジタル電源電位に固定するように動作す
る。Ｐ４のバックゲート電位の切り替えは、アナログ回
路の使用の有無によって制御されるデジタル信号端子no
de27の電位レベルによって行われる。これにより、デジ
タル回路側（node24）がＨＩＧＨレベルを出力していて
も、node24からアナログ電源端子にはリーク電流は流れ
ない。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログスイッチ
回路に関し、特に、Ａ／Ｄ変換器やＤ／Ａ変換器などを
内蔵する、２つ以上の電源あるいはグランド端子を有す
る半導体装置において、アナログ入力端子、アナログ出
力端子、アナログ入出力端子、デジタル入力端子、デジ
タル出力端子、または、デジタル入出力端子の組み合わ
せにおいて、これらを兼用する際のアナログ値入力スイ
ッチ回路、あるいはアナログ値出力スイッチ回路に関す
る。
回路に関し、特に、Ａ／Ｄ変換器やＤ／Ａ変換器などを
内蔵する、２つ以上の電源あるいはグランド端子を有す
る半導体装置において、アナログ入力端子、アナログ出
力端子、アナログ入出力端子、デジタル入力端子、デジ
タル出力端子、または、デジタル入出力端子の組み合わ
せにおいて、これらを兼用する際のアナログ値入力スイ
ッチ回路、あるいはアナログ値出力スイッチ回路に関す
る。
【０００２】
【従来の技術】アナログスイッチ回路は、アナログ信号
をコントロール信号によってＯＮ、ＯＦＦする回路とし
て広く用いられ、例えば、特開平５ー２７６００１号公
報などに報告されている。この公報の技術は、Ｐチャネ
ル型トランジスタとＮチャネル型トランジスタの並列ス
イッチ回路において、基板切り替え時におけるスイッチ
ング信号の重なりを無くしてノイズの発生を防止しよう
とするものである。また、図１２は、２電源による従来
のアナログスイッチ回路の一例である。この回路はＤ／
Ａ変換器のアナログ出力回路１１とデジタル出力回路１
３とによって構成され、Ｄ／Ａ変換器のアナログ出力回
路１１の電源は、スイッチ制御端子node19〜22を除いて
全てアナログ電源AVDDが印加され、スイッチ制御端子no
de19〜22は全てデジタル電源VDDが印加されている。ま
た、デジタル出力回路１３の電源はデジタル電源VDDで
ある。尚、このアナログスイッチ回路の構成及び動作は
周知の技術であり説明は省略する。
をコントロール信号によってＯＮ、ＯＦＦする回路とし
て広く用いられ、例えば、特開平５ー２７６００１号公
報などに報告されている。この公報の技術は、Ｐチャネ
ル型トランジスタとＮチャネル型トランジスタの並列ス
イッチ回路において、基板切り替え時におけるスイッチ
ング信号の重なりを無くしてノイズの発生を防止しよう
とするものである。また、図１２は、２電源による従来
のアナログスイッチ回路の一例である。この回路はＤ／
Ａ変換器のアナログ出力回路１１とデジタル出力回路１
３とによって構成され、Ｄ／Ａ変換器のアナログ出力回
路１１の電源は、スイッチ制御端子node19〜22を除いて
全てアナログ電源AVDDが印加され、スイッチ制御端子no
de19〜22は全てデジタル電源VDDが印加されている。ま
た、デジタル出力回路１３の電源はデジタル電源VDDで
ある。尚、このアナログスイッチ回路の構成及び動作は
周知の技術であり説明は省略する。
【０００３】
【発明が解決しようとする課題】しかしながら、特開平
５ー２７６００１号公報などの従来技術は、２電源を用
いた場合のノイズ対策などについては、何ら報告されて
いない。一方、図１２の従来回路は２電源によるアナロ
グスイッチ回路であり、デジタル電源VDDからのノイズ
がアナログ電位の出力経路に侵入するのを防ぐために、
アナログスイッチ回路のＰチャネル型トランジスタＰ２
及びＰＸのバックゲートはアナログ電源AVDDに接続され
ている。尚、以下の説明においては、Ｐチャネル型トラ
ンジスタなどの極性を表すＰ、Ｎと符号を組み合わせ、
例えばＰ２、Ｎ２などと表現し、フルネームを省略して
述べることにする。
５ー２７６００１号公報などの従来技術は、２電源を用
いた場合のノイズ対策などについては、何ら報告されて
いない。一方、図１２の従来回路は２電源によるアナロ
グスイッチ回路であり、デジタル電源VDDからのノイズ
がアナログ電位の出力経路に侵入するのを防ぐために、
アナログスイッチ回路のＰチャネル型トランジスタＰ２
及びＰＸのバックゲートはアナログ電源AVDDに接続され
ている。尚、以下の説明においては、Ｐチャネル型トラ
ンジスタなどの極性を表すＰ、Ｎと符号を組み合わせ、
例えばＰ２、Ｎ２などと表現し、フルネームを省略して
述べることにする。
【０００４】ところが、このようなアナログ電源回路で
は、アナログスイッチ回路の未使用時にアナログ電源AV
DDの消費電流を削減するために、アナログ電源AVDDをＬ
ＯＷレベルにしてしまうと、デジタル出力回路１３が外
部端子node16にＨＩＧＨレベルを供給する際に、デジタ
ル電源VDDからＰ３、スイッチ制御端子node16を介し、
Ｐ２、ＰＸのバックゲートであるＬＯＷレベルのアナロ
グ電源AVDDにリーク電流が流れてしまうという問題が生
じる。したがって、アナログ入力端子、アナログ出力端
子、デジタル入力端子、デジタル出力端子の組み合わせ
において、これらの端子を兼用し、そのひとつにアナロ
グスイッチ回路を用いている場合、そのスイッチの電源
がアナログ電源であるため、アナログ回路を使用してい
ない場合でも、アナログ電圧をＨＩＧＨレベルに固定し
てアナログスイッチ回路に印加しておく必要がる。
は、アナログスイッチ回路の未使用時にアナログ電源AV
DDの消費電流を削減するために、アナログ電源AVDDをＬ
ＯＷレベルにしてしまうと、デジタル出力回路１３が外
部端子node16にＨＩＧＨレベルを供給する際に、デジタ
ル電源VDDからＰ３、スイッチ制御端子node16を介し、
Ｐ２、ＰＸのバックゲートであるＬＯＷレベルのアナロ
グ電源AVDDにリーク電流が流れてしまうという問題が生
じる。したがって、アナログ入力端子、アナログ出力端
子、デジタル入力端子、デジタル出力端子の組み合わせ
において、これらの端子を兼用し、そのひとつにアナロ
グスイッチ回路を用いている場合、そのスイッチの電源
がアナログ電源であるため、アナログ回路を使用してい
ない場合でも、アナログ電圧をＨＩＧＨレベルに固定し
てアナログスイッチ回路に印加しておく必要がる。
【０００５】このことを構造的に説明する。図１３に、
図１２のアナログスイッチ回路におけるスイッチング素
子要部を示し、また、図１４には、図１３におけるＰチ
ャネル型トランジスタＰ１をＰ型半導体基板に実現した
場合の断面図を示す。図１３におけるアナログスイッチ
回路は、Ｐ１とＮ１のドレイン及びソースをそれぞれ共
通接続し、各々を入力端子node1と出力端子node2として
いる。そして、Ｐ１のバックゲートはアナログ電源AVDD
に、Ｎ１のバックゲートはアナロググランド電源AVSSに
接続されている。
図１２のアナログスイッチ回路におけるスイッチング素
子要部を示し、また、図１４には、図１３におけるＰチ
ャネル型トランジスタＰ１をＰ型半導体基板に実現した
場合の断面図を示す。図１３におけるアナログスイッチ
回路は、Ｐ１とＮ１のドレイン及びソースをそれぞれ共
通接続し、各々を入力端子node1と出力端子node2として
いる。そして、Ｐ１のバックゲートはアナログ電源AVDD
に、Ｎ１のバックゲートはアナロググランド電源AVSSに
接続されている。
【０００６】図１４において、 Ｐ１のソース（Ｐ型拡
散層）３ａ及びドレイン（Ｐ型拡散層）３ｂは、それぞ
れ、バックゲート４のＮ型ウェル２とダイオードのジャ
ンクションを構成している。したがって、バックゲート
４すなわちアナログ電源AVDDがＬＯＷレベルで、ソース
３ａあるいはドレイン３ｂ、すなわち入力端子node1あ
るいは出力端子node2がＨＩＧＨレベルになると、この
ダイオードは順方向にバイアスされて、ソースあるいは
ドレインからバックゲート４にリーク電流が流れてしま
う。したがって、このような理由から、アナログ回路が
未使用時の場合でも、アナログ電源AVDDをＨＩＧＨレベ
ルに固定しておく必要がる。
散層）３ａ及びドレイン（Ｐ型拡散層）３ｂは、それぞ
れ、バックゲート４のＮ型ウェル２とダイオードのジャ
ンクションを構成している。したがって、バックゲート
４すなわちアナログ電源AVDDがＬＯＷレベルで、ソース
３ａあるいはドレイン３ｂ、すなわち入力端子node1あ
るいは出力端子node2がＨＩＧＨレベルになると、この
ダイオードは順方向にバイアスされて、ソースあるいは
ドレインからバックゲート４にリーク電流が流れてしま
う。したがって、このような理由から、アナログ回路が
未使用時の場合でも、アナログ電源AVDDをＨＩＧＨレベ
ルに固定しておく必要がる。
【０００７】本発明は、このような事情に鑑みてなされ
たものであり、その目的は、アナログ回路未使用時にお
いて、アナログ電源あるいはグランド端子の電位を任意
に設定しても、デジタル信号回路からアナログ電源ある
いはアナロググランドにリーク電流が流れ込まないアナ
ログスイッチ回路を提供することである。
たものであり、その目的は、アナログ回路未使用時にお
いて、アナログ電源あるいはグランド端子の電位を任意
に設定しても、デジタル信号回路からアナログ電源ある
いはアナロググランドにリーク電流が流れ込まないアナ
ログスイッチ回路を提供することである。
【０００８】
【課題を解決するための手段】すなわち、本発明のアナ
ログスイッチ回路は、電圧の異なる少なくとも２種類以
上の電源を備え、電界効果トランジスタのゲートにＯＮ
／ＯＦＦ制御信号を入力することによって、アナログ入
出力回路をスイッチングするアナログスイッチ回路にお
いて、このアナログ入出力回路に供給する電源はアナロ
グ電源であり、ＯＮ／ＯＦＦ制御信号を生成する制御信
号回路に供給する電源はデジタル電源であり、電界効果
トランジスタのバックゲートには、アナログ回路の使用
の有無によって印加電圧を決定するバックゲート電圧制
御回路により、電圧が印加されることを特徴とする。
ログスイッチ回路は、電圧の異なる少なくとも２種類以
上の電源を備え、電界効果トランジスタのゲートにＯＮ
／ＯＦＦ制御信号を入力することによって、アナログ入
出力回路をスイッチングするアナログスイッチ回路にお
いて、このアナログ入出力回路に供給する電源はアナロ
グ電源であり、ＯＮ／ＯＦＦ制御信号を生成する制御信
号回路に供給する電源はデジタル電源であり、電界効果
トランジスタのバックゲートには、アナログ回路の使用
の有無によって印加電圧を決定するバックゲート電圧制
御回路により、電圧が印加されることを特徴とする。
【０００９】また、電界効果トランジスタとしてはＰチ
ャネル型トランジスタが好ましく、バックゲート電圧制
御回路は、Ｐチャネル型トランジスタのバックゲート電
位を、アナログ回路の使用時にはアナログ電源電位にク
ランプし、アナログ回路の未使用時にはフローティング
電位またはデジタル電源電位にクランプすることを特徴
とする。尚、Ｐチャネル型トランジスタにはＮチャネル
型トランジスタが並列接続してもよい。
ャネル型トランジスタが好ましく、バックゲート電圧制
御回路は、Ｐチャネル型トランジスタのバックゲート電
位を、アナログ回路の使用時にはアナログ電源電位にク
ランプし、アナログ回路の未使用時にはフローティング
電位またはデジタル電源電位にクランプすることを特徴
とする。尚、Ｐチャネル型トランジスタにはＮチャネル
型トランジスタが並列接続してもよい。
【００１０】具体的なバックゲート電圧制御回路第１の
実施例は、アナログ回路の使用、未使用に応じてゲート
を論理制御する第２のＰチャネル型トランジスタによ
り、Ｐチャネル型トランジスタのバックゲートに電圧を
供給するように構成する。第２の実施例は、アナログ回
路の使用、未使用に応じてゲートを論理制御するＮチャ
ネル型トランジスタにより、Ｐチャネル型トランジスタ
のバックゲートに電圧を供給するように構成する。さら
に、第３の実施例は、アナログ回路の使用、未使用に応
じてゲートを論理制御する第２のＰチャネル型トランジ
スタ及び第３のＰチャネル型トランジスタにより構成さ
れ、第２のＰチャネル型トランジスタと第３のＰチャネ
ル型トランジスタは、互いに相反する使用状態でＯＮ／
ＯＦＦして、Ｐチャネル型トランジスタのバックゲート
に電圧を供給することを特徴とする。尚、アナログスイ
ッチ回路には受動素子の抵抗を接続してもよい。また、
本発明は、上記のアナログスイッチ回路をＰ型半導体基
板上に形成したことを特徴とする半導体装置でもある。
実施例は、アナログ回路の使用、未使用に応じてゲート
を論理制御する第２のＰチャネル型トランジスタによ
り、Ｐチャネル型トランジスタのバックゲートに電圧を
供給するように構成する。第２の実施例は、アナログ回
路の使用、未使用に応じてゲートを論理制御するＮチャ
ネル型トランジスタにより、Ｐチャネル型トランジスタ
のバックゲートに電圧を供給するように構成する。さら
に、第３の実施例は、アナログ回路の使用、未使用に応
じてゲートを論理制御する第２のＰチャネル型トランジ
スタ及び第３のＰチャネル型トランジスタにより構成さ
れ、第２のＰチャネル型トランジスタと第３のＰチャネ
ル型トランジスタは、互いに相反する使用状態でＯＮ／
ＯＦＦして、Ｐチャネル型トランジスタのバックゲート
に電圧を供給することを特徴とする。尚、アナログスイ
ッチ回路には受動素子の抵抗を接続してもよい。また、
本発明は、上記のアナログスイッチ回路をＰ型半導体基
板上に形成したことを特徴とする半導体装置でもある。
【００１１】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を詳細に説明する。図２は、本発明の実施の形態
に適用されるアナログスイッチ回路のブロック図であ
る。同図において、アナログスイッチ回路２１とデジタ
ル入力バッファ回路２３及びデジタル出力バッファ回路
２５の一端は共通の外部端子node9に接続されている。
さらに、アナログスイッチ回路２１とデジタル入力バッ
ファ回路２３とデジタル出力バッファ回路２５は、それ
ぞれ、これらの回路を動作させるためのコントロール信
号端子node8に接続されている。このような回路構成に
おいて、２つ以上の電源とは、アナログスイッチ回路２
１に電源を供給するアナログ電源と、デジタル入力バッ
ファ回路２３及びデジタル出力バッファ回路２５やコン
トロール信号回路に電源を供給するデジタル電源であ
る。尚、コントロール信号は図の構成に限定されるもの
ではなく、それぞれの回路に個別に供給するなど複数本
の構成であってもかまわない。さらに、この図には示さ
ないが、受動素子である抵抗素子を、アナログスイッチ
回路２１やデジタル入力バッファ回路２３やデジタル出
力バッファ回路２５の間に挿入しても構わない。
の形態を詳細に説明する。図２は、本発明の実施の形態
に適用されるアナログスイッチ回路のブロック図であ
る。同図において、アナログスイッチ回路２１とデジタ
ル入力バッファ回路２３及びデジタル出力バッファ回路
２５の一端は共通の外部端子node9に接続されている。
さらに、アナログスイッチ回路２１とデジタル入力バッ
ファ回路２３とデジタル出力バッファ回路２５は、それ
ぞれ、これらの回路を動作させるためのコントロール信
号端子node8に接続されている。このような回路構成に
おいて、２つ以上の電源とは、アナログスイッチ回路２
１に電源を供給するアナログ電源と、デジタル入力バッ
ファ回路２３及びデジタル出力バッファ回路２５やコン
トロール信号回路に電源を供給するデジタル電源であ
る。尚、コントロール信号は図の構成に限定されるもの
ではなく、それぞれの回路に個別に供給するなど複数本
の構成であってもかまわない。さらに、この図には示さ
ないが、受動素子である抵抗素子を、アナログスイッチ
回路２１やデジタル入力バッファ回路２３やデジタル出
力バッファ回路２５の間に挿入しても構わない。
【００１２】以下に述べる本発明の実施の形態の特徴
は、アナログスイッチ回路２１の構成が従来技術と異な
る点にある。尚、説明を簡単にするため、以下の説明で
は 半導体集積回路をＰ型半導体基板に形成したものと
して述べる。したがって、Ｎ型半導体基板に形成した場
合は、Ｐチャネルエンハンスメント型トランジスタ（以
下、Ｐｃｈ型トランジスタと云う）をＮチャネルエンハ
ンスメント型トランジスタ（以下、Ｎｃｈ型トランジス
タと云う）、ＮウェルをＰウェル、デジタル値のＨＩＧ
ＨレベルをＬＯＷレベルに読み替えればよい。
は、アナログスイッチ回路２１の構成が従来技術と異な
る点にある。尚、説明を簡単にするため、以下の説明で
は 半導体集積回路をＰ型半導体基板に形成したものと
して述べる。したがって、Ｎ型半導体基板に形成した場
合は、Ｐチャネルエンハンスメント型トランジスタ（以
下、Ｐｃｈ型トランジスタと云う）をＮチャネルエンハ
ンスメント型トランジスタ（以下、Ｎｃｈ型トランジス
タと云う）、ＮウェルをＰウェル、デジタル値のＨＩＧ
ＨレベルをＬＯＷレベルに読み替えればよい。
【００１３】図１は、本発明のアナログスイッチ回路の
基本的実施の形態を示す回路図である。アナログ入出力
端子node23とnode24の間にＰｃｈ型トランジスタＰ４と
Ｎｃｈ型トランジスタＮ４（以下、全てＰ、Ｎの極性と
符号のみで表す）とが並列接続されている。尚、以下の
説明ではＰ４のバックゲートはバックゲート電圧制御回
路３１に接続されている。このバックゲート電圧制御回
路３１はアナログ回路使用時には、Ｐ４のバックゲート
電位をアナログ電源電位に固定し、未使用時にはオープ
ンあるいはデジタル電源電位に固定する回路である。Ｐ
４のバックゲート電位の切り替えはデジタル信号端子no
de27の電位レベルによって制御される。尚、このデジタ
ル信号端子node27の信号線は複数本であってもかまわな
い。node25、node26はデジタル信号端子であり、アナロ
グスイッチ素子Ｐ４、Ｎ４の導通、非導通を制御し、導
通時はそれぞれの端子レベルがＬＯＷ／ＨＩＧＨ、非導
通時はＨＩＧＨ／ＬＯＷの組み合わせで動作する。尚、
図１において、Ｐ４だけでも本発明の実施の形態は適用
することができ、Ｎ４は無くてもよい。
基本的実施の形態を示す回路図である。アナログ入出力
端子node23とnode24の間にＰｃｈ型トランジスタＰ４と
Ｎｃｈ型トランジスタＮ４（以下、全てＰ、Ｎの極性と
符号のみで表す）とが並列接続されている。尚、以下の
説明ではＰ４のバックゲートはバックゲート電圧制御回
路３１に接続されている。このバックゲート電圧制御回
路３１はアナログ回路使用時には、Ｐ４のバックゲート
電位をアナログ電源電位に固定し、未使用時にはオープ
ンあるいはデジタル電源電位に固定する回路である。Ｐ
４のバックゲート電位の切り替えはデジタル信号端子no
de27の電位レベルによって制御される。尚、このデジタ
ル信号端子node27の信号線は複数本であってもかまわな
い。node25、node26はデジタル信号端子であり、アナロ
グスイッチ素子Ｐ４、Ｎ４の導通、非導通を制御し、導
通時はそれぞれの端子レベルがＬＯＷ／ＨＩＧＨ、非導
通時はＨＩＧＨ／ＬＯＷの組み合わせで動作する。尚、
図１において、Ｐ４だけでも本発明の実施の形態は適用
することができ、Ｎ４は無くてもよい。
【００１４】ここで、図１に示す実施の形態の回路と図
１２に示した従来の回路とを、図１の回路を用いて対比
してみる。すなわち、図１２の従来回路においては、Ｐ
４のバックゲートの接続先は、図１の実施の形態のよう
なバックゲート電圧制御回路３１ではなく、アナログ電
源である。したがって、従来回路の場合は、図１のデジ
タル回路側（node24）がＨＩＧＨレベルを出力している
ときは、アナログ電源電位をデジタル出力端子node24よ
りダイオードのしきい値電圧（常温で０．６Ｖ程度）よ
り低くすると、node24からアナログ電源端子にリーク電
流が流れてしまうことは従来技術で説明した通りであ
る。 したがって、従来の回路構成のまま、このリーク
電流を抑制するためには、たとえ対象とする半導体装置
がアナログ回路を使用していなくても、アナログ電源端
子の電位をＨＩＧＨレベルに固定しておく必要がある。
１２に示した従来の回路とを、図１の回路を用いて対比
してみる。すなわち、図１２の従来回路においては、Ｐ
４のバックゲートの接続先は、図１の実施の形態のよう
なバックゲート電圧制御回路３１ではなく、アナログ電
源である。したがって、従来回路の場合は、図１のデジ
タル回路側（node24）がＨＩＧＨレベルを出力している
ときは、アナログ電源電位をデジタル出力端子node24よ
りダイオードのしきい値電圧（常温で０．６Ｖ程度）よ
り低くすると、node24からアナログ電源端子にリーク電
流が流れてしまうことは従来技術で説明した通りであ
る。 したがって、従来の回路構成のまま、このリーク
電流を抑制するためには、たとえ対象とする半導体装置
がアナログ回路を使用していなくても、アナログ電源端
子の電位をＨＩＧＨレベルに固定しておく必要がある。
【００１５】これに対して、図１の実施の形態のアナロ
グスイッチ回路を用いれば、デジタル回路側（node24）
がＨＩＧＨレベルを出力していても、バックゲート電圧
制御回路３１により、Ｐ４のバックゲートをフローティ
ングあるいはデジタル電源に接続できるため、アナログ
電源電位がグランドレベルからデジタル電源電位（ＨＩ
ＧＨレベル）までの何れの電位であっても、node24から
アナログ電源端子にはリーク電流は流れない。したがっ
て、この実施の形態の回路を有する半導体装置では、ア
ナログ回路を使用しない場合は、従来回路と異なり、ア
ナログ電源端子の電位を固定する必要はない。尚、バッ
クゲート電圧制御回路３１の状態を切り替える信号端子
node27の電位レベルは、アナログ回路の使用の有無によ
り決定すればよい。
グスイッチ回路を用いれば、デジタル回路側（node24）
がＨＩＧＨレベルを出力していても、バックゲート電圧
制御回路３１により、Ｐ４のバックゲートをフローティ
ングあるいはデジタル電源に接続できるため、アナログ
電源電位がグランドレベルからデジタル電源電位（ＨＩ
ＧＨレベル）までの何れの電位であっても、node24から
アナログ電源端子にはリーク電流は流れない。したがっ
て、この実施の形態の回路を有する半導体装置では、ア
ナログ回路を使用しない場合は、従来回路と異なり、ア
ナログ電源端子の電位を固定する必要はない。尚、バッ
クゲート電圧制御回路３１の状態を切り替える信号端子
node27の電位レベルは、アナログ回路の使用の有無によ
り決定すればよい。
【００１６】次に、この実施の形態の回路を有する半導
体装置が、アナログ回路の未使用時には、電源電位を任
意に設定できる理由を、具体的な回路を用いてさらに詳
しく説明する。図３は、図１の実施の形態のアナログス
イッチ回路において、バックゲート電圧制御回路３１を
具体化した第１の実施の形態の回路図である。図３にお
いて、node28、node29はアナログ入出力端子であり、no
de30はアナログスイッチ素子Ｐ５の導通、非導通を制御
する端子である。図１のバックゲート電圧制御回路３１
は、この図ではＰ６のドレインをＰ５のバックゲートに
接続し、また、ソースをアナログ電源端子node32に接続
し、さらに、Ｐ６のゲートをアナログ回路の使用、未使
用に応じて論理を制御するデジタル信号端子node31に接
続している。そして、Ｐ６のバックゲートはアナログ電
源端子node32に接続している。この回路はＰ６のＯＮ／
ＯＦＦにより、Ｐ５のバックゲート電位をアナログ電源
電位またはフローティングに設定することができる。
体装置が、アナログ回路の未使用時には、電源電位を任
意に設定できる理由を、具体的な回路を用いてさらに詳
しく説明する。図３は、図１の実施の形態のアナログス
イッチ回路において、バックゲート電圧制御回路３１を
具体化した第１の実施の形態の回路図である。図３にお
いて、node28、node29はアナログ入出力端子であり、no
de30はアナログスイッチ素子Ｐ５の導通、非導通を制御
する端子である。図１のバックゲート電圧制御回路３１
は、この図ではＰ６のドレインをＰ５のバックゲートに
接続し、また、ソースをアナログ電源端子node32に接続
し、さらに、Ｐ６のゲートをアナログ回路の使用、未使
用に応じて論理を制御するデジタル信号端子node31に接
続している。そして、Ｐ６のバックゲートはアナログ電
源端子node32に接続している。この回路はＰ６のＯＮ／
ＯＦＦにより、Ｐ５のバックゲート電位をアナログ電源
電位またはフローティングに設定することができる。
【００１７】図４は、図１のアナログスイッチ回路にお
いて ゲート電圧制御回路３１を具体化した第２の実施
の形態の回路図である。この実施の形態では、node33、
node34がアナログ入出力端子であり、node35がアナログ
スイッチ回路素子Ｐ７の導通、非導通を制御する端子で
ある。また、バックゲート電圧制御回路は、２つの素子
Ｐ８、Ｐ９で構成されている。Ｐ８のドレインはＰ７の
バックゲートに接続し、ソースはアナログ電源端子node
38に接続し、ゲートはアナログ回路の使用、未使用に応
じて、論理を制御するデジタル信号端子node36に接続し
ている。また、Ｐ８のバックゲートはアナログ電源端子
node38に接続している。さらに、Ｐ９のドレインをＰ７
のバックゲートに接続し、ソースをデジタル電源端子no
de39に接続し、ゲートをアナログ回路の使用、未使用に
応じて、論理を制御するデジタル信号端子node37に接続
している。また、Ｐ９のバックゲートはデジタル電源端
子node39に接続する。Ｐ８、Ｐ９のＯＮ／ＯＦＦを制御
するnode36、node37の論理はいずれか一方を導通させる
ように設定する。すなわち、アナログ回路使用時は、Ｐ
８がＯＮし、Ｐ９がＯＦＦするように設定し、このと
き、Ｐ７のバックゲート電位をアナログ電源電位に設定
する。また、アナログ回路未使用時は、Ｐ８がＯＦＦ
し、Ｐ９がＯＮするように設定し、このときはＰ７のバ
ックゲート電位をデジタル電源電位に設定する。
いて ゲート電圧制御回路３１を具体化した第２の実施
の形態の回路図である。この実施の形態では、node33、
node34がアナログ入出力端子であり、node35がアナログ
スイッチ回路素子Ｐ７の導通、非導通を制御する端子で
ある。また、バックゲート電圧制御回路は、２つの素子
Ｐ８、Ｐ９で構成されている。Ｐ８のドレインはＰ７の
バックゲートに接続し、ソースはアナログ電源端子node
38に接続し、ゲートはアナログ回路の使用、未使用に応
じて、論理を制御するデジタル信号端子node36に接続し
ている。また、Ｐ８のバックゲートはアナログ電源端子
node38に接続している。さらに、Ｐ９のドレインをＰ７
のバックゲートに接続し、ソースをデジタル電源端子no
de39に接続し、ゲートをアナログ回路の使用、未使用に
応じて、論理を制御するデジタル信号端子node37に接続
している。また、Ｐ９のバックゲートはデジタル電源端
子node39に接続する。Ｐ８、Ｐ９のＯＮ／ＯＦＦを制御
するnode36、node37の論理はいずれか一方を導通させる
ように設定する。すなわち、アナログ回路使用時は、Ｐ
８がＯＮし、Ｐ９がＯＦＦするように設定し、このと
き、Ｐ７のバックゲート電位をアナログ電源電位に設定
する。また、アナログ回路未使用時は、Ｐ８がＯＦＦ
し、Ｐ９がＯＮするように設定し、このときはＰ７のバ
ックゲート電位をデジタル電源電位に設定する。
【００１８】図５は、図１のアナログスイッチ回路にお
いて、バックゲート電圧制御回路３１を具体化した第３
の実施の形態の回路図である。この実施の形態ではnode
40、node41がアナログ入出力端子であり、node42'はア
ナログスイッチ素子Ｐ１０の導通、非導通を制御する端
子である。バックゲート電圧制御回路は、Ｎｃｈ型トラ
ンジスタＮ５のソースをＰ１０のバックゲートに接続
し、ドレインをアナログ電源端子node43に接続し、ゲー
トをアナログ回路の使用、未使用に応じて、論理を制御
するデジタル信号端子node42に接続している。Ｎ５のバ
ックゲートはアナロググランド端子に接続する。あるい
は、Ｐ型半導体基板のため、デジタルグランド端子とシ
ョートしてもよい。このアナログスイッチ回路はＮ５の
ＯＮ／ＯＦＦにより、Ｐ１０のバックゲート電位をアナ
ログ電源電位、またはフローティングに設定することが
できる。ただし、Ｎ５に用いているＮｃｈ型トランジス
タをＯＮさせるしきい値電圧はグランド電位程度にする
必要がある。
いて、バックゲート電圧制御回路３１を具体化した第３
の実施の形態の回路図である。この実施の形態ではnode
40、node41がアナログ入出力端子であり、node42'はア
ナログスイッチ素子Ｐ１０の導通、非導通を制御する端
子である。バックゲート電圧制御回路は、Ｎｃｈ型トラ
ンジスタＮ５のソースをＰ１０のバックゲートに接続
し、ドレインをアナログ電源端子node43に接続し、ゲー
トをアナログ回路の使用、未使用に応じて、論理を制御
するデジタル信号端子node42に接続している。Ｎ５のバ
ックゲートはアナロググランド端子に接続する。あるい
は、Ｐ型半導体基板のため、デジタルグランド端子とシ
ョートしてもよい。このアナログスイッチ回路はＮ５の
ＯＮ／ＯＦＦにより、Ｐ１０のバックゲート電位をアナ
ログ電源電位、またはフローティングに設定することが
できる。ただし、Ｎ５に用いているＮｃｈ型トランジス
タをＯＮさせるしきい値電圧はグランド電位程度にする
必要がある。
【００１９】この他にも本発明の実施の形態のバックゲ
ート電圧制御回路は種々の実施の形態を実現することが
可能である。すなわち、図１において、アナログスイッ
チ回路のＰ４のバックゲート電位をアナログ回路使用時
にはアナログ電源電位に固定し、未使用時にはフローテ
ィング、あるいはデジタル電源電位に固定する回路であ
ればどのような構成をとっても構わない。
ート電圧制御回路は種々の実施の形態を実現することが
可能である。すなわち、図１において、アナログスイッ
チ回路のＰ４のバックゲート電位をアナログ回路使用時
にはアナログ電源電位に固定し、未使用時にはフローテ
ィング、あるいはデジタル電源電位に固定する回路であ
ればどのような構成をとっても構わない。
【００２０】以上述べたようなアナログスイッチ回路を
構成することによって、従来の回路において、アナログ
電源端子の電位をＬＯＷレベルに変更したときに、デジ
タル信号端子からアナログ電源端子に流れたようなリー
ク電流を無くすことができる。すなわち、本発明のアナ
ログスイッチ回路により、アナログ回路未使用時のアナ
ログ電源端子の電位は、デジタル信号のＨＩＧＨレベル
からＬＯＷレベルの間であれば、任意の値に設定するこ
とが可能である。従来のアナログスイッチ回路は、Ｐｃ
ｈ型トランジスタ（図１のＰ４）のバックゲートはアナ
ログ電圧端子に接続されているため、アナログ回路が未
使用時の場合でも、アナログ電圧端子にアナログ電圧レ
ベルを供給しなければ（すなわち、ＬＯＷレベルに設定
すると）、デジタル信号（図１のnode24）がＨＩＧＨレ
ベルのときは、ここからＰ４のバックゲートを介して、
アナログ電源端子へリーク電流が流れてしまう。ところ
が、本発明の実施の形態のアナログスイッチ回路を適用
すれば、少数のトランジスタ数を追加するのみで、アナ
ログ回路未使用時においても、電源端子の電位を任意の
値に設定することができる。
構成することによって、従来の回路において、アナログ
電源端子の電位をＬＯＷレベルに変更したときに、デジ
タル信号端子からアナログ電源端子に流れたようなリー
ク電流を無くすことができる。すなわち、本発明のアナ
ログスイッチ回路により、アナログ回路未使用時のアナ
ログ電源端子の電位は、デジタル信号のＨＩＧＨレベル
からＬＯＷレベルの間であれば、任意の値に設定するこ
とが可能である。従来のアナログスイッチ回路は、Ｐｃ
ｈ型トランジスタ（図１のＰ４）のバックゲートはアナ
ログ電圧端子に接続されているため、アナログ回路が未
使用時の場合でも、アナログ電圧端子にアナログ電圧レ
ベルを供給しなければ（すなわち、ＬＯＷレベルに設定
すると）、デジタル信号（図１のnode24）がＨＩＧＨレ
ベルのときは、ここからＰ４のバックゲートを介して、
アナログ電源端子へリーク電流が流れてしまう。ところ
が、本発明の実施の形態のアナログスイッチ回路を適用
すれば、少数のトランジスタ数を追加するのみで、アナ
ログ回路未使用時においても、電源端子の電位を任意の
値に設定することができる。
【００２１】次に、本発明の具体的な実施例を幾つか説
明する。図６は、本発明のアナログスイッチ回路を具体
的な回路に適用した第１の実施例回路図である。この図
は、本発明のアナログスイッチ回路をＤ／Ａ変換器の出
力端子とデジタル出力端子を兼用した回路に適用した例
である。この回路は、デジタル電源VDDとアナログ電源A
VDDの２つの電源を有している。また、アナログスイッ
チ回路はＰ型半導体基板上に形成されている。図６の回
路構成は、アナログ回路部（Ｄ／Ａ変換器）とデジタル
回路部（デジタル出力回路）とに分かれている。アナロ
グ回路部は、アナログ値生成部とアナログスイッチ回路
とによって構成されている。アナログ値生成部は、アナ
ログ電源AVDDとグランドVSSの間に２つの抵抗素子Ｒ１
とＲ２を接続することにより、３つのアナログ電圧AVD
D、1/2・AVDD、VSSを生成している。ここではＲ１とＲ２
の抵抗値を同じとする。
明する。図６は、本発明のアナログスイッチ回路を具体
的な回路に適用した第１の実施例回路図である。この図
は、本発明のアナログスイッチ回路をＤ／Ａ変換器の出
力端子とデジタル出力端子を兼用した回路に適用した例
である。この回路は、デジタル電源VDDとアナログ電源A
VDDの２つの電源を有している。また、アナログスイッ
チ回路はＰ型半導体基板上に形成されている。図６の回
路構成は、アナログ回路部（Ｄ／Ａ変換器）とデジタル
回路部（デジタル出力回路）とに分かれている。アナロ
グ回路部は、アナログ値生成部とアナログスイッチ回路
とによって構成されている。アナログ値生成部は、アナ
ログ電源AVDDとグランドVSSの間に２つの抵抗素子Ｒ１
とＲ２を接続することにより、３つのアナログ電圧AVD
D、1/2・AVDD、VSSを生成している。ここではＲ１とＲ２
の抵抗値を同じとする。
【００２２】アナログスイッチ回路は、３つのアナログ
値を外部出力端子node49に伝達するように、３回路設け
てある。すなわち、１つ目はアナログ電圧値AVDDと外部
出力端子node49の間にＰ１１を接続し、Ｐ１１のバック
ゲートはバックゲート制御回路であるＰ１２に接続して
構成している。Ｐ１１の導通制御は、スイッチ制御端子
node44のレベルをインバータＩＮＶ１で反転した信号レ
ベルで行う（以下、インバータ名は省略しＩＮＶと符号
で表す）。尚、スイッチ制御端子node44とＩＮＶ１の電
源はデジタル電源VDDである。２つ目はアナログ電圧値
端子node50と外部出力端子node49の間にＰ１３、Ｎ６を
並列に接続し、Ｐ１３のバックゲートはバックゲート制
御回路であるＰ１４を接続して構成している。Ｐ１３と
Ｎ６の導通制御はスイッチ制御端子node45のレベルをＩ
ＮＶ２で反転した信号レベルで行う。尚、スイッチ制御
node45とＩＮＶ２の電源はデジタル電源VDDである。３
つ目はアナログ電圧値端子VSSと外部出力端子node49の
間にＮ７を接続して構成している。Ｎ７の導通制御はス
イッチ制御端子node46のレベルで行う。尚、スイッチ制
御端子node46の電源はデジタル電源VDDである。
値を外部出力端子node49に伝達するように、３回路設け
てある。すなわち、１つ目はアナログ電圧値AVDDと外部
出力端子node49の間にＰ１１を接続し、Ｐ１１のバック
ゲートはバックゲート制御回路であるＰ１２に接続して
構成している。Ｐ１１の導通制御は、スイッチ制御端子
node44のレベルをインバータＩＮＶ１で反転した信号レ
ベルで行う（以下、インバータ名は省略しＩＮＶと符号
で表す）。尚、スイッチ制御端子node44とＩＮＶ１の電
源はデジタル電源VDDである。２つ目はアナログ電圧値
端子node50と外部出力端子node49の間にＰ１３、Ｎ６を
並列に接続し、Ｐ１３のバックゲートはバックゲート制
御回路であるＰ１４を接続して構成している。Ｐ１３と
Ｎ６の導通制御はスイッチ制御端子node45のレベルをＩ
ＮＶ２で反転した信号レベルで行う。尚、スイッチ制御
node45とＩＮＶ２の電源はデジタル電源VDDである。３
つ目はアナログ電圧値端子VSSと外部出力端子node49の
間にＮ７を接続して構成している。Ｎ７の導通制御はス
イッチ制御端子node46のレベルで行う。尚、スイッチ制
御端子node46の電源はデジタル電源VDDである。
【００２３】また、Ｄ／Ａ変換器の出力とデジタルデー
タ出力の切り替えを行うモード制御は、モード制御端子
node47のレベルによって行う。モード制御端子node47が
ＨＩＧＨレベルのときデジタルデータ出力は有効とな
る。モード制御端子node47がＬＯＷレベルでＤ／Ａ変換
器の全アナログ値の電位出力が可能となる。その理由
は、モード制御端子node47がＬＯＷレベルとなることに
より、Ｐ１１とＰ１３に接続されているバックゲート電
圧出力回路がそれぞれのバックゲートへAVDD電位を供給
するためである。尚、モード制御端子node47の電源はデ
ジタル電源VDDである。デジタル回路部はモード制御端
子node47がＨＩＧＨレベルでデジタルデータ出力が有効
となるのは前述と同じである。モード制御端子node47を
ＮＡＮＤ１の入力に接続し、また、ＩＮＶ３を介して、
その反転信号をＮＯＲ１の入力に接続する。ＮＡＮＤ１
とＮＯＲ１のもうひとつの入力はデジタルデータ入力端
子node48に接続する。ＮＡＮＤ１の出力はＰ１５に接続
し、ＮＯＲ１の出力はＮ８に接続する。Ｐ１５とＮ８の
ドレインは外部出力端子node49に接続する。Ｐ１５のソ
ースはデジタル電源VDD、Ｎ８のソースはアナログ電源V
SSに接続する。尚、デジタルデータ入力端子node48、Ｎ
ＡＮＤ１、ＮＯＲ１、ＩＮＶ３の電源はデジタル電源VD
Dである。
タ出力の切り替えを行うモード制御は、モード制御端子
node47のレベルによって行う。モード制御端子node47が
ＨＩＧＨレベルのときデジタルデータ出力は有効とな
る。モード制御端子node47がＬＯＷレベルでＤ／Ａ変換
器の全アナログ値の電位出力が可能となる。その理由
は、モード制御端子node47がＬＯＷレベルとなることに
より、Ｐ１１とＰ１３に接続されているバックゲート電
圧出力回路がそれぞれのバックゲートへAVDD電位を供給
するためである。尚、モード制御端子node47の電源はデ
ジタル電源VDDである。デジタル回路部はモード制御端
子node47がＨＩＧＨレベルでデジタルデータ出力が有効
となるのは前述と同じである。モード制御端子node47を
ＮＡＮＤ１の入力に接続し、また、ＩＮＶ３を介して、
その反転信号をＮＯＲ１の入力に接続する。ＮＡＮＤ１
とＮＯＲ１のもうひとつの入力はデジタルデータ入力端
子node48に接続する。ＮＡＮＤ１の出力はＰ１５に接続
し、ＮＯＲ１の出力はＮ８に接続する。Ｐ１５とＮ８の
ドレインは外部出力端子node49に接続する。Ｐ１５のソ
ースはデジタル電源VDD、Ｎ８のソースはアナログ電源V
SSに接続する。尚、デジタルデータ入力端子node48、Ｎ
ＡＮＤ１、ＮＯＲ１、ＩＮＶ３の電源はデジタル電源VD
Dである。
【００２４】次にこの実施例の動作を図６と図７を用い
て説明する。図７は、図６の回路における代表的な節点
電位をあらわしたタイミングチャートである。このタイ
ミングチャートは、Ｄ／Ａ変換器の使用状態からデジタ
ル出力回路使用の状態へ切り替え、その後、アナログ電
源AVDDを立ち下げる一連の動作を示している。
て説明する。図７は、図６の回路における代表的な節点
電位をあらわしたタイミングチャートである。このタイ
ミングチャートは、Ｄ／Ａ変換器の使用状態からデジタ
ル出力回路使用の状態へ切り替え、その後、アナログ電
源AVDDを立ち下げる一連の動作を示している。
【００２５】図７の時刻Ｔ０では、Ｄ／Ａ変換器の出力
とデジタルデータ出力の切り替えを行うモード制御端子
node47がＬＯＷレベルでり、Ｄ／Ａ変換器の使用状態に
ある。Ｄ／Ａ変換器が動作中で、アナログ電圧1/2/AVDD
のアナログ値を出力している。スイッチ制御端子node45
がＨＩＧＨレベルのため、Ｐ１３とＮ６が導通して、no
de50の電位を外部端子node49に出力している。スイッチ
制御端子node44とnode46はＬＯＷレベルのため、Ｐ１１
とＮ７は非導通であり、２つのアナログ電位AVDDとVSS
は外部端子node49には出力されない。モード制御端子no
de47がＬＯＷレベルのため、Ｐ１１とＰ１３のバックゲ
ート電圧制御回路であるＰ１２とＰ１４は導通すること
により、それらのバックゲートをアナログ電源AVDDの電
位に固定して、Ｄ／Ａ変換器を正常に動作させている。
一方、node47がＬＯＷレベルのため、デジタル出力回路
のＮＡＮＤ１はＨＩＧＨレベルを出力し、ＮＯＲ１はＬ
ＯＷレベルを出力している。したがって、Ｐ１５とＮ８
が導通せず、デジタル出力回路の出力はハイインピーダ
ンスになっている。
とデジタルデータ出力の切り替えを行うモード制御端子
node47がＬＯＷレベルでり、Ｄ／Ａ変換器の使用状態に
ある。Ｄ／Ａ変換器が動作中で、アナログ電圧1/2/AVDD
のアナログ値を出力している。スイッチ制御端子node45
がＨＩＧＨレベルのため、Ｐ１３とＮ６が導通して、no
de50の電位を外部端子node49に出力している。スイッチ
制御端子node44とnode46はＬＯＷレベルのため、Ｐ１１
とＮ７は非導通であり、２つのアナログ電位AVDDとVSS
は外部端子node49には出力されない。モード制御端子no
de47がＬＯＷレベルのため、Ｐ１１とＰ１３のバックゲ
ート電圧制御回路であるＰ１２とＰ１４は導通すること
により、それらのバックゲートをアナログ電源AVDDの電
位に固定して、Ｄ／Ａ変換器を正常に動作させている。
一方、node47がＬＯＷレベルのため、デジタル出力回路
のＮＡＮＤ１はＨＩＧＨレベルを出力し、ＮＯＲ１はＬ
ＯＷレベルを出力している。したがって、Ｐ１５とＮ８
が導通せず、デジタル出力回路の出力はハイインピーダ
ンスになっている。
【００２６】時刻Ｔ１でスイッチ制御端子node45もＬＯ
Ｗレベルになると、Ｄ／Ａ変換器から外部出力端子node
49へのすべての出力がなくなる。これは３つのアナログ
スイッチ回路が非導通になるからである。したがって、
Ｔ１〜Ｔ２の間は、外部出力端子node49へのＤ／Ａ変換
器からの出力はなくなる。さらに、 時刻Ｔ２でモード
制御端子node47がＨＩＧＨレベルになるとＤ／Ａ変換器
の使用状態からデジタル出力回路使用の状態に切り替わ
る。デジタル出力回路のＮＡＮＤ１とＮＯＲ１はデジタ
ルデータ入力端子node48の反転レベルを出力するように
なる。したがって、デジタルデータ入力端子node48のレ
ベルがＰ１５、Ｎ８を介して、外部出力端子node49に出
力されることになる。一方、Ｄ／Ａ変換器のバックゲー
ト電圧制御回路のＰ１２とＰ１４はモード制御端子node
47がＨＩＧＨレベルになるので、非導通となり、Ｐ１１
とＰ１３のバックゲートはフローティングになる。しか
し、Ｐ１１とＰ１３のゲート電位はＬＯＷレベルである
ので、Ｐ１１とＰ１３は非導通を保ち、動作上、不具合
はない。
Ｗレベルになると、Ｄ／Ａ変換器から外部出力端子node
49へのすべての出力がなくなる。これは３つのアナログ
スイッチ回路が非導通になるからである。したがって、
Ｔ１〜Ｔ２の間は、外部出力端子node49へのＤ／Ａ変換
器からの出力はなくなる。さらに、 時刻Ｔ２でモード
制御端子node47がＨＩＧＨレベルになるとＤ／Ａ変換器
の使用状態からデジタル出力回路使用の状態に切り替わ
る。デジタル出力回路のＮＡＮＤ１とＮＯＲ１はデジタ
ルデータ入力端子node48の反転レベルを出力するように
なる。したがって、デジタルデータ入力端子node48のレ
ベルがＰ１５、Ｎ８を介して、外部出力端子node49に出
力されることになる。一方、Ｄ／Ａ変換器のバックゲー
ト電圧制御回路のＰ１２とＰ１４はモード制御端子node
47がＨＩＧＨレベルになるので、非導通となり、Ｐ１１
とＰ１３のバックゲートはフローティングになる。しか
し、Ｐ１１とＰ１３のゲート電位はＬＯＷレベルである
ので、Ｐ１１とＰ１３は非導通を保ち、動作上、不具合
はない。
【００２７】時刻Ｔ３でアナログ電源AVDDはＨＩＧＨレ
ベルからＬＯＷレベルに変更している。Ｄ／Ａ変換器の
バックゲート制御回路のＰ１２とＰ１４が時刻Ｔ２にお
いて、すでに非導通になっているため、ＡＶＤＤ電位が
ＨＩＧＨレベルからＬＯＷレベルに変化しても、その他
の回路状態は、時刻Ｔ２と時刻Ｔ３では変わらない。し
かし、ここで、Ｐ１２、Ｐ１４を非導通にした後にアナ
ログ電源AVDDを立ち下げるようにしたことが重要であ
る。もし、Ｐ１２、Ｐ１４を導通状態にしたまま、アナ
ログ電源AVDDをＬＯＷレベルにすると、外部端子node49
がＨＩＧＨレベルであればnode49からＰ１１とＰ１３の
バックゲートを介し、アナログ電源AVDDに電流が流れて
しまう。その後、時刻Ｔ４、Ｔ５、Ｔ６、Ｔ７のタイミ
ングでデジタルデータ入力端子node48のレベルが反転す
ると、外部出力端子node49もレベルが反転する。
ベルからＬＯＷレベルに変更している。Ｄ／Ａ変換器の
バックゲート制御回路のＰ１２とＰ１４が時刻Ｔ２にお
いて、すでに非導通になっているため、ＡＶＤＤ電位が
ＨＩＧＨレベルからＬＯＷレベルに変化しても、その他
の回路状態は、時刻Ｔ２と時刻Ｔ３では変わらない。し
かし、ここで、Ｐ１２、Ｐ１４を非導通にした後にアナ
ログ電源AVDDを立ち下げるようにしたことが重要であ
る。もし、Ｐ１２、Ｐ１４を導通状態にしたまま、アナ
ログ電源AVDDをＬＯＷレベルにすると、外部端子node49
がＨＩＧＨレベルであればnode49からＰ１１とＰ１３の
バックゲートを介し、アナログ電源AVDDに電流が流れて
しまう。その後、時刻Ｔ４、Ｔ５、Ｔ６、Ｔ７のタイミ
ングでデジタルデータ入力端子node48のレベルが反転す
ると、外部出力端子node49もレベルが反転する。
【００２８】この実施例では、以上の動作を行うことに
より、Ｄ／Ａ変換器の未使用時はアナログ電源AVDDをＬ
ＯＷレベルに立ち下げることが可能となる。ところが従
来回路においては、バックゲート電圧制御回路がないた
めに、アナログ電源AVDDをＬＯＷレベルにすると外部出
力端子node49がＨＩＧＨレベルになった時は、Ｐ１１、
Ｐ１３のバックゲートを介して、アナログ電源AVDDにリ
ーク電流が流れてしまう。
より、Ｄ／Ａ変換器の未使用時はアナログ電源AVDDをＬ
ＯＷレベルに立ち下げることが可能となる。ところが従
来回路においては、バックゲート電圧制御回路がないた
めに、アナログ電源AVDDをＬＯＷレベルにすると外部出
力端子node49がＨＩＧＨレベルになった時は、Ｐ１１、
Ｐ１３のバックゲートを介して、アナログ電源AVDDにリ
ーク電流が流れてしまう。
【００２９】次に、本発明の第２の実施例を説明する。
図８は、本発明のアナログスイッチ回路を具体的な回路
に適用した第２の実施例の回路図である。この回路の基
本構成は、本発明のアナログスイッチ回路を、Ａ／Ｄ変
換器のアナログ電圧入力回路の入力端子と、Ｄ／Ａ変換
器のアナログ電圧入力出力回路の出力端子を兼用した場
合に適用したものである。 Ａ／Ｄ変換器のアナログ入
力回路は、アナログスイッチ回路とアナログ値サンプリ
ングコンデンサＣ１とコンパレータで構成している。こ
こで使用しているアナログスイッチ回路は従来のもので
も、本発明のものでもかまわない。外部端子node51をア
ナログスイッチ回路のアナログ入力端子に接続し、アナ
ログスイッチ回路のアナログ出力端子にサンプリングコ
ンデンサＣ１とコンパレータ入力の一方の端子を接続す
る。サンプリングコンデンサＣ１の一方の端子はグラン
ドVSSに接続し、コンパレータのもう一方の入力端子
は、アナログ値比較用電源AVREFに接続する。コンパレ
ータの結果出力端子node58はＡ／Ｄ変換器の制御回路に
接続する。アナログスイッチ回路の導通制御は、スイッ
チ制御端子node53の電位レベルで決定する。尚、ここで
は説明を簡単にするために、このアナログ入力回路に関
わる電源はすべてアナログ電源AVDD1とする。
図８は、本発明のアナログスイッチ回路を具体的な回路
に適用した第２の実施例の回路図である。この回路の基
本構成は、本発明のアナログスイッチ回路を、Ａ／Ｄ変
換器のアナログ電圧入力回路の入力端子と、Ｄ／Ａ変換
器のアナログ電圧入力出力回路の出力端子を兼用した場
合に適用したものである。 Ａ／Ｄ変換器のアナログ入
力回路は、アナログスイッチ回路とアナログ値サンプリ
ングコンデンサＣ１とコンパレータで構成している。こ
こで使用しているアナログスイッチ回路は従来のもので
も、本発明のものでもかまわない。外部端子node51をア
ナログスイッチ回路のアナログ入力端子に接続し、アナ
ログスイッチ回路のアナログ出力端子にサンプリングコ
ンデンサＣ１とコンパレータ入力の一方の端子を接続す
る。サンプリングコンデンサＣ１の一方の端子はグラン
ドVSSに接続し、コンパレータのもう一方の入力端子
は、アナログ値比較用電源AVREFに接続する。コンパレ
ータの結果出力端子node58はＡ／Ｄ変換器の制御回路に
接続する。アナログスイッチ回路の導通制御は、スイッ
チ制御端子node53の電位レベルで決定する。尚、ここで
は説明を簡単にするために、このアナログ入力回路に関
わる電源はすべてアナログ電源AVDD1とする。
【００３０】Ｄ／Ａ変換器のアナログ電圧出力回路は、
外部端子node51とＤ／Ａ変換器本体に接続しているアナ
ログ入力端子node61の間にＰ１８とＮ９を並列に接続し
て構成し、Ｐ１８のバックゲートはＰ１７を介してデジ
タル電源VDDに接続し、また、Ｐ１６を介してアナログ
電源AVDD2に接続している。Ｐ１７、Ｐ１６の導通、非
導通の制御は、モード制御端子node52の信号に時間遅延
をかけた端子node57の信号と、モード制御端子node52の
信号に時間遅延をかけて、さらに、レベル反転をした端
子node56によって行うように接続する。Ｎ９のバックゲ
ートはグランドVSSに接続する。Ｐ１８の導通制御はス
イッチ制御端子node55のレベルによって行う。また、Ｎ
９の導通制御はスイッチ制御端子node54のレベルによっ
て行う。
外部端子node51とＤ／Ａ変換器本体に接続しているアナ
ログ入力端子node61の間にＰ１８とＮ９を並列に接続し
て構成し、Ｐ１８のバックゲートはＰ１７を介してデジ
タル電源VDDに接続し、また、Ｐ１６を介してアナログ
電源AVDD2に接続している。Ｐ１７、Ｐ１６の導通、非
導通の制御は、モード制御端子node52の信号に時間遅延
をかけた端子node57の信号と、モード制御端子node52の
信号に時間遅延をかけて、さらに、レベル反転をした端
子node56によって行うように接続する。Ｎ９のバックゲ
ートはグランドVSSに接続する。Ｐ１８の導通制御はス
イッチ制御端子node55のレベルによって行う。また、Ｎ
９の導通制御はスイッチ制御端子node54のレベルによっ
て行う。
【００３１】図８の第２の実施例は、本発明のバックゲ
ート電圧制御回路のうち、Ｐｃｈ型トランジスタを２個
使用し、Ｐ１８のバックゲート電位をアナログ電源AVDD
2あるいは、デジタル電源VDDに切り替えることができる
ようにしているところが特徴である。すなわち、Ｄ／Ａ
変換器を使用しないときのＰ１８のバックゲート電位
は、前述の第１の実施例ではフローティングであったの
に対し、第２の実施例ではデジタル電源VDDになるよう
にしてある。また、モード制御端子node52の信号に時間
的遅延をかけることで、Ｐ１６，Ｐ１７が同時に導通す
ることがないように構成している。したがって、アナロ
グ電源AVDD2とデジタル電源VDDが接続されることはない
ので、それぞれの電位変動やノイズ発生が生じることは
ない。
ート電圧制御回路のうち、Ｐｃｈ型トランジスタを２個
使用し、Ｐ１８のバックゲート電位をアナログ電源AVDD
2あるいは、デジタル電源VDDに切り替えることができる
ようにしているところが特徴である。すなわち、Ｄ／Ａ
変換器を使用しないときのＰ１８のバックゲート電位
は、前述の第１の実施例ではフローティングであったの
に対し、第２の実施例ではデジタル電源VDDになるよう
にしてある。また、モード制御端子node52の信号に時間
的遅延をかけることで、Ｐ１６，Ｐ１７が同時に導通す
ることがないように構成している。したがって、アナロ
グ電源AVDD2とデジタル電源VDDが接続されることはない
ので、それぞれの電位変動やノイズ発生が生じることは
ない。
【００３２】次に、図８の回路の動作を図９を用いて説
明する。図９は、図８の回路における代表なな節点電位
をあらわしたタイミングチャートである。このタイミン
グチャートは、Ｄ／Ａ変換器使用の状態からＡ／Ｄ変換
器使用の状態へ移行し、動作する際の一連の流れを示し
ている。
明する。図９は、図８の回路における代表なな節点電位
をあらわしたタイミングチャートである。このタイミン
グチャートは、Ｄ／Ａ変換器使用の状態からＡ／Ｄ変換
器使用の状態へ移行し、動作する際の一連の流れを示し
ている。
【００３３】時刻Ｔ０は、Ｄ／Ａ変換器使用状態になっ
ている。Ｄ／Ａ変換器のモード制御端子node52はＨＩＧ
Ｈレベルである。Ｐ１８のバックゲートはアナログ電源
AVDD2電位であり、Ｎ９、Ｐ１８は導通状態である。し
たがって、Ｄ／Ａ変換器からのアナログ値（図９ではＬ
ＯＷレベル）はnode61から外部端子node51に出力され
る。時刻Ｔ１でＤ／Ａ変換器のアナログスイッチ回路を
非導通にしている。Ｎ９とＰ１８が非導通になるよう
に、そのゲート電位を制御するスイッチ制御端子node54
とスイッチ制御端子node55をそれぞれＬＯＷレベル、Ｈ
ＩＧＨレベルにする。
ている。Ｄ／Ａ変換器のモード制御端子node52はＨＩＧ
Ｈレベルである。Ｐ１８のバックゲートはアナログ電源
AVDD2電位であり、Ｎ９、Ｐ１８は導通状態である。し
たがって、Ｄ／Ａ変換器からのアナログ値（図９ではＬ
ＯＷレベル）はnode61から外部端子node51に出力され
る。時刻Ｔ１でＤ／Ａ変換器のアナログスイッチ回路を
非導通にしている。Ｎ９とＰ１８が非導通になるよう
に、そのゲート電位を制御するスイッチ制御端子node54
とスイッチ制御端子node55をそれぞれＬＯＷレベル、Ｈ
ＩＧＨレベルにする。
【００３４】時刻Ｔ２でＤ／Ａ変換器のモード制御端子
node52をＬＯＷレベルにして、Ｄ／Ａ変換器未使用の状
態にする。モード制御端子node52がＬＯＷレベルになる
と数十ｎｓ程度の時間遅延の後、時刻Ｔ３でＰ１６を非
導通にすることにより、Ｐ１８のバックゲート電位をア
ナログ電源AVDD2からフローティングに変更し、その
後、数十ｎｓ程度の時間遅延の後、時刻Ｔ４でＰ１７を
導通することにより、Ｐ１８のバックゲート電位をフロ
ーティングからデジタル電源VDDに変更する。
node52をＬＯＷレベルにして、Ｄ／Ａ変換器未使用の状
態にする。モード制御端子node52がＬＯＷレベルになる
と数十ｎｓ程度の時間遅延の後、時刻Ｔ３でＰ１６を非
導通にすることにより、Ｐ１８のバックゲート電位をア
ナログ電源AVDD2からフローティングに変更し、その
後、数十ｎｓ程度の時間遅延の後、時刻Ｔ４でＰ１７を
導通することにより、Ｐ１８のバックゲート電位をフロ
ーティングからデジタル電源VDDに変更する。
【００３５】時刻Ｔ５で、アナログ電源AVDD2をＬＯＷ
レベルに立ち下げる。また、外部端子node51からアナロ
グ電圧値を入力する。本発明の構成により、外部端子no
de51からＰ１８のバックゲートを介して、アナログ電源
AVDD2にリーク電流が流れることはない。時刻Ｔ６でＡ
／Ｄ変換器のアナログ入力回路のスイッチ制御端子node
53をＨＩＧＨレベルにしたことにより、Ａ／Ｄ変換器使
用状態に移行する。これを受けて、アナログスイッチ入
力スイッチが導通し、外部端子node51の電位がサンプリ
ングコンデンサＣ１に伝達される。
レベルに立ち下げる。また、外部端子node51からアナロ
グ電圧値を入力する。本発明の構成により、外部端子no
de51からＰ１８のバックゲートを介して、アナログ電源
AVDD2にリーク電流が流れることはない。時刻Ｔ６でＡ
／Ｄ変換器のアナログ入力回路のスイッチ制御端子node
53をＨＩＧＨレベルにしたことにより、Ａ／Ｄ変換器使
用状態に移行する。これを受けて、アナログスイッチ入
力スイッチが導通し、外部端子node51の電位がサンプリ
ングコンデンサＣ１に伝達される。
【００３６】この実施例における特徴は、第１の実施例
と同様に、Ｄ／Ａ変換器未使用時は、アナログ電源AVDD
2をＬＯＷレベルにしても、電流リークが発生しないこ
とである。また、この実施例が前述の第１の実施例に対
して優れている点は、Ａ／Ｄ変換器のサンプリングコン
デンサの電位充電時間を短縮できることである。その様
子を図９のタイミングチャート内での破線で示す。バッ
クゲート電圧制御回路を、第１の実施例のようにＰ１６
のみで構成した場合は、時刻Ｔ３において、Ｐ１６が非
導通になるとＰ１８のバックゲート電位はフローティン
グになり、半導体素子であるので、その電荷は、アナロ
グ入力端子node61や外部端子node51１や半導体基板にリ
ークしてゆく。これを図９の「Ｐ１８のバックゲートno
de59」の破線（時刻Ｔ３〜Ｔ５）で示す。
と同様に、Ｄ／Ａ変換器未使用時は、アナログ電源AVDD
2をＬＯＷレベルにしても、電流リークが発生しないこ
とである。また、この実施例が前述の第１の実施例に対
して優れている点は、Ａ／Ｄ変換器のサンプリングコン
デンサの電位充電時間を短縮できることである。その様
子を図９のタイミングチャート内での破線で示す。バッ
クゲート電圧制御回路を、第１の実施例のようにＰ１６
のみで構成した場合は、時刻Ｔ３において、Ｐ１６が非
導通になるとＰ１８のバックゲート電位はフローティン
グになり、半導体素子であるので、その電荷は、アナロ
グ入力端子node61や外部端子node51１や半導体基板にリ
ークしてゆく。これを図９の「Ｐ１８のバックゲートno
de59」の破線（時刻Ｔ３〜Ｔ５）で示す。
【００３７】時刻Ｔ５で外部端子node51からアナログ電
位を入力すると、Ｐ１８のバックゲートの電位を充電す
る必要があるため、外部端子node51が本来入力すべきア
ナログ電位に達するまでに時間を要してしまう。 した
がって、時刻Ｔ６でのサンプリングコンデンサへのアナ
ログ電位供給も時間を要する。この時間遅延問題はＡ／
Ｄ変換の対象となるアナログ入力する値を変更するたび
に発生する。本来は、Ａ／Ｄ変換器動作のために必要な
充電容量値は図８中のサンプリングコンデンサＣ１であ
るが、第１の実施例のようにバックゲート電圧回路を構
成した場合は、Ｐ１８のバックゲート容量への充電も必
要となる。これが問題になるのは、外部端子node51へ供
給する外部からのアナログ値供給インピーダンスが大き
い場合である。たとえば、外部インピーダンスが数十メ
ガオームで、サンプリングコンデンサとＰ１８のバック
ゲート容量がそれぞれ、数ビコファラドであったとした
ら、概算として、Ａ／Ｄ変換器のサンプリング時間は、
本来、５０ｕｓ程度の時間であるのに対し、１００ｕｓ
程度になってしまう。このような場合は、この実施例で
用いたバックゲート電圧制御回路は有効である。
位を入力すると、Ｐ１８のバックゲートの電位を充電す
る必要があるため、外部端子node51が本来入力すべきア
ナログ電位に達するまでに時間を要してしまう。 した
がって、時刻Ｔ６でのサンプリングコンデンサへのアナ
ログ電位供給も時間を要する。この時間遅延問題はＡ／
Ｄ変換の対象となるアナログ入力する値を変更するたび
に発生する。本来は、Ａ／Ｄ変換器動作のために必要な
充電容量値は図８中のサンプリングコンデンサＣ１であ
るが、第１の実施例のようにバックゲート電圧回路を構
成した場合は、Ｐ１８のバックゲート容量への充電も必
要となる。これが問題になるのは、外部端子node51へ供
給する外部からのアナログ値供給インピーダンスが大き
い場合である。たとえば、外部インピーダンスが数十メ
ガオームで、サンプリングコンデンサとＰ１８のバック
ゲート容量がそれぞれ、数ビコファラドであったとした
ら、概算として、Ａ／Ｄ変換器のサンプリング時間は、
本来、５０ｕｓ程度の時間であるのに対し、１００ｕｓ
程度になってしまう。このような場合は、この実施例で
用いたバックゲート電圧制御回路は有効である。
【００３８】図１０は、本発明のアナログスイッチ回路
を具体的な回路に適用した第３の実施例の回路図であ
る。回路構成は一部を除いて第２の実施例と同じであ
る。図１０の節点名、素子名も図８と同じにしてある。
この実施例が上述の第２の実施例と異なるところは、Ｄ
／Ａ変換器のアナログ電圧出力回路と外部端子node51の
間にＰ型拡散層抵抗Ｒ３が挿入してある点である。
を具体的な回路に適用した第３の実施例の回路図であ
る。回路構成は一部を除いて第２の実施例と同じであ
る。図１０の節点名、素子名も図８と同じにしてある。
この実施例が上述の第２の実施例と異なるところは、Ｄ
／Ａ変換器のアナログ電圧出力回路と外部端子node51の
間にＰ型拡散層抵抗Ｒ３が挿入してある点である。
【００３９】図１１にＰ型拡散層抵抗素子Ｒ３の断面図
を示す。Ｐ型拡散層抵抗素子Ｒ３はＮウェルで囲むこと
によって形成する。このＮウェルは、Ｐ１８のバックゲ
ートnode57と接続する。Ｄ／Ａ変換器には、図１０のよ
うに、アナログスイッチ回路と外部端子node51の間にア
ナログ電圧を発生させるための抵抗を挿入することも一
般的である。 図１１のようにＮウェル電位を本発明の
バックゲート電圧制御回路に接続すれば、以下の点で有
利なＰ型拡散層を抵抗素子として用いることが可能とな
る。１つ目は、ポリサイド抵抗を用いる場合よりもレイ
アウト面積が小さくできることである。２つ目は、Ｎ型
拡散層を用いる場合よりも基板からのデジタルグランド
ノイズを除去できることである。これは、Ｐ型拡散層を
囲むＮウェル電位をアナログ電源から供給することでノ
イズの除去が可能になるためである。この実施例の場合
も、上述の第１、第２の実施例と同様に、アナログ回路
の未使用時にアナログ電源端子の電位をＬＯＷレベルに
してもアナログ出力端子と兼用となっているデジタル出
力からのリーク電流発生の抑制が可能となっている。
を示す。Ｐ型拡散層抵抗素子Ｒ３はＮウェルで囲むこと
によって形成する。このＮウェルは、Ｐ１８のバックゲ
ートnode57と接続する。Ｄ／Ａ変換器には、図１０のよ
うに、アナログスイッチ回路と外部端子node51の間にア
ナログ電圧を発生させるための抵抗を挿入することも一
般的である。 図１１のようにＮウェル電位を本発明の
バックゲート電圧制御回路に接続すれば、以下の点で有
利なＰ型拡散層を抵抗素子として用いることが可能とな
る。１つ目は、ポリサイド抵抗を用いる場合よりもレイ
アウト面積が小さくできることである。２つ目は、Ｎ型
拡散層を用いる場合よりも基板からのデジタルグランド
ノイズを除去できることである。これは、Ｐ型拡散層を
囲むＮウェル電位をアナログ電源から供給することでノ
イズの除去が可能になるためである。この実施例の場合
も、上述の第１、第２の実施例と同様に、アナログ回路
の未使用時にアナログ電源端子の電位をＬＯＷレベルに
してもアナログ出力端子と兼用となっているデジタル出
力からのリーク電流発生の抑制が可能となっている。
【００４０】
【発明の効果】以上述べたように、本発明におけるアナ
ログスイッチ回路の種々の実施例を用いれば、次のよう
な効果を得ることができる。すなわち、アナログ回路の
未使用時にアナログ電源端子の電位をＬＯＷレベルにし
てもアナログ出力端子と兼用となっているデジタル出力
からのリーク電流発生の抑制が可能である。このリーク
電流はアナログスイッチ回路のＰ１１とＰ１３のデジタ
ル入力端子node48に接続されているＰ型拡散層と、その
バックゲートであるＮウェルの接合面積とそれらの不純
物濃度に依存する。本発明の実施例においてＰ１１とＰ
１３のＰ型拡散層とＮウェルの接合面積を１０００平方
ミクロン程度とすると電源電圧５Ｖ系のサブハーフミク
ロンルールの半導体プロセスを用いた場合は、１００マ
イクロアンペア程度のリーク電流が抑制できたことにな
る。
ログスイッチ回路の種々の実施例を用いれば、次のよう
な効果を得ることができる。すなわち、アナログ回路の
未使用時にアナログ電源端子の電位をＬＯＷレベルにし
てもアナログ出力端子と兼用となっているデジタル出力
からのリーク電流発生の抑制が可能である。このリーク
電流はアナログスイッチ回路のＰ１１とＰ１３のデジタ
ル入力端子node48に接続されているＰ型拡散層と、その
バックゲートであるＮウェルの接合面積とそれらの不純
物濃度に依存する。本発明の実施例においてＰ１１とＰ
１３のＰ型拡散層とＮウェルの接合面積を１０００平方
ミクロン程度とすると電源電圧５Ｖ系のサブハーフミク
ロンルールの半導体プロセスを用いた場合は、１００マ
イクロアンペア程度のリーク電流が抑制できたことにな
る。
【００４１】尚、従来技術に対し、追加しているバック
ゲート電圧制御回路は、Ｐ１１やＰ１３などのトランジ
スタ面積に対して、３パーセント程度以下の大きさでか
まわない。つまり、半導体回路を構成するトランジスタ
のうち、最小のディメンジョンのものを使用すれば良
い。アナログ回路の未使用時には、Ｐ１１とＰ１３のバ
ックゲート電位はフローティングになっているので、そ
の後、アナログスイッチ回路を使用するときは、前もっ
て、このバックゲートであるＮウェル電位をＨＩＧＨレ
ベルに充電する必要がある。そのＮウェルの接合容量は
数ピコファラドであるので、この容量を充電するための
時数を５０ｎｓ程度とすれば、Ｐ１２やＰ１４に必要な
トランジスタのＯＮ抵抗は１０キロオーム以下にすれば
十分なためである。
ゲート電圧制御回路は、Ｐ１１やＰ１３などのトランジ
スタ面積に対して、３パーセント程度以下の大きさでか
まわない。つまり、半導体回路を構成するトランジスタ
のうち、最小のディメンジョンのものを使用すれば良
い。アナログ回路の未使用時には、Ｐ１１とＰ１３のバ
ックゲート電位はフローティングになっているので、そ
の後、アナログスイッチ回路を使用するときは、前もっ
て、このバックゲートであるＮウェル電位をＨＩＧＨレ
ベルに充電する必要がある。そのＮウェルの接合容量は
数ピコファラドであるので、この容量を充電するための
時数を５０ｎｓ程度とすれば、Ｐ１２やＰ１４に必要な
トランジスタのＯＮ抵抗は１０キロオーム以下にすれば
十分なためである。
【図１】本発明のアナログスイッチ回路の基本的実施の
形態を示す回路図。
形態を示す回路図。
【図２】本発明の実施の形態に適用されるアナログスイ
ッチ回路のブロック図。
ッチ回路のブロック図。
【図３】図２のアナログスイッチ回路において、バック
ゲート電圧制御回路を具体化した第１の実施の形態の回
路図。
ゲート電圧制御回路を具体化した第１の実施の形態の回
路図。
【図４】図２のアナログスイッチ回路において、バック
ゲート電圧制御回路を具体化した第２の実施の形態の回
路図。
ゲート電圧制御回路を具体化した第２の実施の形態の回
路図。
【図５】図２のアナログスイッチ回路において、バック
ゲート電圧制御回路を具体化した第３の実施の形態の回
路図。
ゲート電圧制御回路を具体化した第３の実施の形態の回
路図。
【図６】本発明のアナログスイッチ回路を具体的な回路
に適用した第１の実施例回路図。
に適用した第１の実施例回路図。
【図７】図６の回路における代表的な節点電位をあらわ
したタイミングチャート。
したタイミングチャート。
【図８】本発明のアナログスイッチ回路を具体的な回路
に適用した第２の実施例の回路図。
に適用した第２の実施例の回路図。
【図９】図８の回路における代表なな節点電位をあらわ
したタイミングチャート。
したタイミングチャート。
【図１０】本発明のアナログスイッチ回路を具体的な回
路に適用した第３の実施例の回路図。
路に適用した第３の実施例の回路図。
【図１１】Ｐ型拡散層抵抗素子Ｒ３の断面図。
【図１２】２電源による従来のアナログスイッチ回路の
一例。
一例。
【図１３】図１２のアナログスイッチ回路におけるスイ
ッチング素子要部。
ッチング素子要部。
【図１４】図１３におけるＰチャネル型トランジスタＰ
１をＰ型半導体基板に実現した場合の断面図。
１をＰ型半導体基板に実現した場合の断面図。
２１ アナログスイッチ（アナログスイッチ回路） ２３ 入力バッファ（デジタル入力バッファ回路） ２５ 出力バッファ（デジタル出力バッファ回路） ３１ バックゲート電圧制御回路 Ｐ１〜Ｐ１８ Ｐｃｈ型トランジスタ Ｎ１〜Ｎ９ Ｎｃｈ型トランジスタ ＩＮＶ１〜ＩＮＶ４ インバータ ＮＡＮＤ１〜ＮＡＮＤ３ ＮＡＮＤゲート ＮＯＲ１ ＮＯＲゲート Ｃ１ サンプリングコンデンサ Ｒ１，Ｒ２ 抵抗 Ｒ３ Ｐ型拡散抵抗
Claims (8)
- 【請求項１】 電圧の異なる少なくとも２種類以上の電
源を備え、電界効果トランジスタのゲートにＯＮ／ＯＦ
Ｆ制御信号を入力することによって、アナログ入出力回
路をスイッチングするアナログスイッチ回路において、 前記アナログ入出力回路に供給する電源はアナログ電源
であり、 前記ＯＮ／ＯＦＦ制御信号を生成する制御信号回路に供
給する電源はデジタル電源であり、 前記電界効果トランジスタのバックゲートには、アナロ
グ回路の使用の有無によって印加電圧を決定するバック
ゲート電圧制御回路により、電圧が印加されることを特
徴とするアナログスイッチ回路。 - 【請求項２】 前記電界効果トランジスタはＰチャネル
型トランジスタであり、 前記バックゲート電圧制御回路は、前記Ｐチャネル型ト
ランジスタのバックゲート電位を、アナログ回路の使用
時にはアナログ電源電位にクランプし、前記アナログ回
路の未使用時にはフローティング電位またはデジタル電
源電位にクランプすることを特徴とする請求項１記載の
アナログスイッチ回路。 - 【請求項３】 前記Ｐチャネル型トランジスタにはＮチ
ャネル型トランジスタが並列接続されていることを特徴
とする請求項２記載のアナログスイッチ回路。 - 【請求項４】 前記バックゲート電圧制御回路は、前記
アナログ回路の使用、未使用に応じてゲートを論理制御
する第２のＰチャネル型トランジスタにより、前記Ｐチ
ャネル型トランジスタのバックゲートに電圧を供給する
ように構成されていることを特徴とする請求項２または
請求項３記載のアナログスイッチ回路。 - 【請求項５】 前記バックゲート電圧制御回路は、前記
アナログ回路の使用、未使用に応じてゲートを論理制御
するＮチャネル型トランジスタにより、前記Ｐチャネル
型トランジスタのバックゲートに電圧を供給するように
構成されていることを特徴とする請求項２または請求項
３記載のアナログスイッチ回路。 - 【請求項６】 前記バックゲート電圧制御回路は、前記
アナログ回路の使用、未使用に応じてゲートを論理制御
する第２のＰチャネル型トランジスタ及び第３のＰチャ
ネル型トランジスタにより構成され、前記第２のＰチャ
ネル型トランジスタと前記第３のＰチャネル型トランジ
スタは、互いに相反する使用状態でＯＮ／ＯＦＦして、
前記Ｐチャネル型トランジスタのバックゲートに電圧を
供給することを特徴とする請求項２または請求項３記載
のアナログスイッチ回路。 - 【請求項７】 アナログスイッチ回路に抵抗素子が接続
されていることを特徴とする請求項１ないし請求項６の
何れか１項記載のアナログスイッチ回路。 - 【請求項８】 請求項１記載のアナログスイッチ回路を
Ｐ型半導体基板上に形成したことを特徴とする半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35979798A JP3239867B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置 |
| US09/465,774 US6348831B1 (en) | 1998-12-17 | 1999-12-17 | Semiconductor device with back gate voltage controllers for analog switches |
| CN99126388A CN1258132A (zh) | 1998-12-17 | 1999-12-17 | 具有用于模拟开关的背栅电压控制器的半导体器件 |
| KR1019990058645A KR20000057070A (ko) | 1998-12-17 | 1999-12-17 | 아날로그 스위치용 백 게이트 전압제어기를 가지는 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35979798A JP3239867B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183710A true JP2000183710A (ja) | 2000-06-30 |
| JP3239867B2 JP3239867B2 (ja) | 2001-12-17 |
Family
ID=18466345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35979798A Expired - Fee Related JP3239867B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6348831B1 (ja) |
| JP (1) | JP3239867B2 (ja) |
| KR (1) | KR20000057070A (ja) |
| CN (1) | CN1258132A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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