JP2000183359A - 薄膜トランジスタとその製造方法および液晶表示装置ならびに薄膜成膜装置 - Google Patents
薄膜トランジスタとその製造方法および液晶表示装置ならびに薄膜成膜装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Abstract
(57)【要約】
【課題】 絶縁耐圧が良好であると同時に、隣接する半
導体能動膜の所望のキャリア移動度を確保し得るゲート
絶縁膜を有するＴＦＴを提供する。 【解決手段】 透明基板２上に２層の絶縁膜からなるゲ
ート絶縁膜４を挟んでゲート電極３と半導体能動膜７と
が設けられるとともに、ゲート絶縁膜４が、ゲート電極
３と半導体能動膜７との間の耐圧を向上させる第１のゲ
ート絶縁膜５と、半導体能動膜７との間の界面特性を向
上させる第２のゲート絶縁膜６とから構成されている。
第１のゲート絶縁膜５、第２のゲート絶縁膜６はともに
ＳｉＮx 膜であり、第１のゲート絶縁膜５の光学的バン
ドギャップの値が３．０ないし４．５ｅＶの範囲にある
とともに、第２のゲート絶縁膜６の光学的バンドギャッ
プの値が５．０ないし５．３ｅＶの範囲にある。
導体能動膜の所望のキャリア移動度を確保し得るゲート
絶縁膜を有するＴＦＴを提供する。 【解決手段】 透明基板２上に２層の絶縁膜からなるゲ
ート絶縁膜４を挟んでゲート電極３と半導体能動膜７と
が設けられるとともに、ゲート絶縁膜４が、ゲート電極
３と半導体能動膜７との間の耐圧を向上させる第１のゲ
ート絶縁膜５と、半導体能動膜７との間の界面特性を向
上させる第２のゲート絶縁膜６とから構成されている。
第１のゲート絶縁膜５、第２のゲート絶縁膜６はともに
ＳｉＮx 膜であり、第１のゲート絶縁膜５の光学的バン
ドギャップの値が３．０ないし４．５ｅＶの範囲にある
とともに、第２のゲート絶縁膜６の光学的バンドギャッ
プの値が５．０ないし５．３ｅＶの範囲にある。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
とその製造方法および液晶表示装置ならびに薄膜成膜装
置に関し、特に、逆スタガ型の薄膜トランジスタにおけ
るゲート絶縁膜の構造に関するものである。
とその製造方法および液晶表示装置ならびに薄膜成膜装
置に関し、特に、逆スタガ型の薄膜トランジスタにおけ
るゲート絶縁膜の構造に関するものである。
【０００２】
【従来の技術】図１４は、従来一般の薄膜トランジスタ
（Thin Film Transistor, 以下、ＴＦＴと記す）型液晶
表示装置において、逆スタガ型のＴＦＴ、ゲート配線、
ソース配線等を備えたＴＦＴアレイ基板の一構造例を示
すものである。このＴＦＴアレイ基板では、図１４に示
すように、透明基板上に、ゲート配線５０とソース配線
５１がマトリクス状に配設されている。そして、ゲート
配線５０とソース配線５１とで囲まれた領域が一つの画
素５２となり、各画素５２毎にＴＦＴ５３が設けられて
いる。図１５はこのＴＦＴの構成を示す断面図である。
（Thin Film Transistor, 以下、ＴＦＴと記す）型液晶
表示装置において、逆スタガ型のＴＦＴ、ゲート配線、
ソース配線等を備えたＴＦＴアレイ基板の一構造例を示
すものである。このＴＦＴアレイ基板では、図１４に示
すように、透明基板上に、ゲート配線５０とソース配線
５１がマトリクス状に配設されている。そして、ゲート
配線５０とソース配線５１とで囲まれた領域が一つの画
素５２となり、各画素５２毎にＴＦＴ５３が設けられて
いる。図１５はこのＴＦＴの構成を示す断面図である。
【０００３】このＴＦＴ５３は、図１５に示すように、
透明基板５４上にゲート配線５０から引き出されたゲー
ト電極５５が設けられ、ゲート電極５５を覆うようにゲ
ート絶縁膜５６が設けられている。ゲート電極５５上方
のゲート絶縁膜５６上にアモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体能動膜５７が設けられ、リン等のｎ
型不純物を含むアモルファスシリコン（ａ−Ｓｉ：
ｎ+ ）からなるオーミックコンタクト層５８を介して半
導体能動膜５７上からゲート絶縁膜５６上にわたってソ
ース配線５１から引き出されたソース電極５９およびド
レイン電極６０が設けられている。そして、これらソー
ス電極５９、ドレイン電極６０、ゲート電極５５等で構
成されるＴＦＴ５３を覆うパッシベーション膜６１が設
けられ、ドレイン電極６０上のパッシベーション膜６１
にコンタクトホール６２が形成されている。さらに、こ
のコンタクトホール６２を通じてドレイン電極６０と電
気的に接続されるインジウム錫酸化物（Indium Tin Oxi
de，以下、ＩＴＯと記す）等の透明性導電膜からなる画
素電極６３が設けられている。
透明基板５４上にゲート配線５０から引き出されたゲー
ト電極５５が設けられ、ゲート電極５５を覆うようにゲ
ート絶縁膜５６が設けられている。ゲート電極５５上方
のゲート絶縁膜５６上にアモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体能動膜５７が設けられ、リン等のｎ
型不純物を含むアモルファスシリコン（ａ−Ｓｉ：
ｎ+ ）からなるオーミックコンタクト層５８を介して半
導体能動膜５７上からゲート絶縁膜５６上にわたってソ
ース配線５１から引き出されたソース電極５９およびド
レイン電極６０が設けられている。そして、これらソー
ス電極５９、ドレイン電極６０、ゲート電極５５等で構
成されるＴＦＴ５３を覆うパッシベーション膜６１が設
けられ、ドレイン電極６０上のパッシベーション膜６１
にコンタクトホール６２が形成されている。さらに、こ
のコンタクトホール６２を通じてドレイン電極６０と電
気的に接続されるインジウム錫酸化物（Indium Tin Oxi
de，以下、ＩＴＯと記す）等の透明性導電膜からなる画
素電極６３が設けられている。
【０００４】
【発明が解決しようとする課題】ところで、上記ＴＦＴ
の構成要素のうち、ゲート電極と半導体能動膜との間に
挟まれるゲート絶縁膜は、ＴＦＴの電気的特性および信
頼性を支配する最も重要な要素である。また、表示欠陥
の有無を決める要因ともなる。半導体能動膜材料として
アモルファスシリコンを用いたアモルファスシリコンＴ
ＦＴの場合、２層のゲート絶縁膜を異なる材料、異なる
方法で積層した２層ゲート絶縁膜構造を採用して、欠陥
に強い冗長構造とすることもある。例えば、ゲート電極
のタンタル（Ｔａ）を陽極酸化して形成した緻密なＴａ
2Ｏ5と、プラズマＣＶＤにより堆積したＳｉ3Ｎ4を積層
する場合等がその一例である。
の構成要素のうち、ゲート電極と半導体能動膜との間に
挟まれるゲート絶縁膜は、ＴＦＴの電気的特性および信
頼性を支配する最も重要な要素である。また、表示欠陥
の有無を決める要因ともなる。半導体能動膜材料として
アモルファスシリコンを用いたアモルファスシリコンＴ
ＦＴの場合、２層のゲート絶縁膜を異なる材料、異なる
方法で積層した２層ゲート絶縁膜構造を採用して、欠陥
に強い冗長構造とすることもある。例えば、ゲート電極
のタンタル（Ｔａ）を陽極酸化して形成した緻密なＴａ
2Ｏ5と、プラズマＣＶＤにより堆積したＳｉ3Ｎ4を積層
する場合等がその一例である。
【０００５】ＴＦＴの電気的特性に関しては、一般的に
求められるゲート絶縁膜の性能として、絶縁耐圧や半導
体能動膜中のキャリアの移動度がある。絶縁耐圧はもと
もとゲート絶縁膜自身の問題であるが、半導体能動膜中
のキャリアの移動度についてもゲート絶縁膜と半導体能
動膜との間の界面特性が影響を及ぼす。絶縁耐圧とは、
ゲート電極と半導体能動膜との間の印加電圧を増加させ
た際にゲート絶縁膜が絶縁破壊に耐え得る最大の電圧の
ことであり、絶縁耐圧が所望の設計値よりも低い場合に
はゲート絶縁膜が破壊しやすくなり、ＴＦＴの動作不良
を引き起こし、ひいては表示不良が生じることになる。
求められるゲート絶縁膜の性能として、絶縁耐圧や半導
体能動膜中のキャリアの移動度がある。絶縁耐圧はもと
もとゲート絶縁膜自身の問題であるが、半導体能動膜中
のキャリアの移動度についてもゲート絶縁膜と半導体能
動膜との間の界面特性が影響を及ぼす。絶縁耐圧とは、
ゲート電極と半導体能動膜との間の印加電圧を増加させ
た際にゲート絶縁膜が絶縁破壊に耐え得る最大の電圧の
ことであり、絶縁耐圧が所望の設計値よりも低い場合に
はゲート絶縁膜が破壊しやすくなり、ＴＦＴの動作不良
を引き起こし、ひいては表示不良が生じることになる。
【０００６】また、移動度とは、ＴＦＴ中のキャリアの
動き易さを示す指数のことであり、この値が大きい程そ
のＴＦＴの駆動能力が大きく、高速に動作することを表
す。半導体の結晶の乱れや不純物の存在によりキャリア
の走行が阻害されると移動度は低下する。例えばシリコ
ン中の電子の場合、単結晶では約１０００cm2/V・secの
移動度があるが、多結晶シリコンでは結晶の乱れにより
１０〜１００cm2/V・sec 程度に低下し、アモルファスシ
リコンではさらに０．３〜１cm2/V・sec 程度にまで低下
する。このように、アモルファスシリコンを用いた場合
にはただでさえ移動度が低下するため、少しでも高い移
動度を得たいという要求があった。
動き易さを示す指数のことであり、この値が大きい程そ
のＴＦＴの駆動能力が大きく、高速に動作することを表
す。半導体の結晶の乱れや不純物の存在によりキャリア
の走行が阻害されると移動度は低下する。例えばシリコ
ン中の電子の場合、単結晶では約１０００cm2/V・secの
移動度があるが、多結晶シリコンでは結晶の乱れにより
１０〜１００cm2/V・sec 程度に低下し、アモルファスシ
リコンではさらに０．３〜１cm2/V・sec 程度にまで低下
する。このように、アモルファスシリコンを用いた場合
にはただでさえ移動度が低下するため、少しでも高い移
動度を得たいという要求があった。
【０００７】このように、電気的特性および信頼性の良
好なＴＦＴを得る上で絶縁耐圧とキャリア移動度は重要
な要因でありながら、従来一般に用いられていたゲート
絶縁膜の材料の中には、上記絶縁耐圧とキャリア移動度
の双方ともに満足するものはなかった。また、上述した
Ｔａ2Ｏ5とＳｉ3Ｎ4の積層構造の例のように、ゲート絶
縁膜に所望の性能を持たせるために異なる２種類の膜を
組み合わせることは従来から考えられていたが、その場
合、ゲート絶縁膜の形成工程が複雑になり、ＴＦＴアレ
イ基板の生産性が悪くなる等の問題を抱えていた。
好なＴＦＴを得る上で絶縁耐圧とキャリア移動度は重要
な要因でありながら、従来一般に用いられていたゲート
絶縁膜の材料の中には、上記絶縁耐圧とキャリア移動度
の双方ともに満足するものはなかった。また、上述した
Ｔａ2Ｏ5とＳｉ3Ｎ4の積層構造の例のように、ゲート絶
縁膜に所望の性能を持たせるために異なる２種類の膜を
組み合わせることは従来から考えられていたが、その場
合、ゲート絶縁膜の形成工程が複雑になり、ＴＦＴアレ
イ基板の生産性が悪くなる等の問題を抱えていた。
【０００８】本発明は、上記の課題を解決するためにな
されたものであって、絶縁耐圧が良好であると同時に、
隣接する半導体能動膜の所望のキャリア移動度を確保し
得るゲート絶縁膜を有するＴＦＴとその製造方法、およ
び電気的特性と歩留まりの面で優れた液晶表示装置、な
らびに前記ＴＦＴの製造方法に用いることができる薄膜
成膜装置を提供することを目的とする。
されたものであって、絶縁耐圧が良好であると同時に、
隣接する半導体能動膜の所望のキャリア移動度を確保し
得るゲート絶縁膜を有するＴＦＴとその製造方法、およ
び電気的特性と歩留まりの面で優れた液晶表示装置、な
らびに前記ＴＦＴの製造方法に用いることができる薄膜
成膜装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＴＦＴは、基板上に２層の絶縁膜からな
るゲート絶縁膜を挟んでゲート電極と半導体能動膜とが
設けられるとともに、前記ゲート絶縁膜が、前記ゲート
電極側に設けられゲート電極と半導体能動膜との間の耐
圧を向上させる第１のゲート絶縁膜と、前記半導体能動
膜側に設けられ半導体能動膜との間の界面特性を向上さ
せる第２のゲート絶縁膜とからなることを特徴とするも
のである。すなわち、本発明のＴＦＴにおいては、ゲー
ト電極と半導体能動膜との間の耐圧を向上させる機能
と、半導体能動膜との間の界面特性を向上させる機能を
それぞれ有する材料からなる２層の絶縁膜を積層してゲ
ート絶縁膜を形成することにより、所望の絶縁耐圧を持
ち、かつ半導体能動膜を所望のキャリア移動度とするゲ
ート絶縁膜を実現しようというものである。なお、本発
明において、「半導体能動膜との間の界面特性を向上さ
せる」とは、結果として半導体能動膜中のキャリアの移
動度を向上させるという意味である。
めに、本発明のＴＦＴは、基板上に２層の絶縁膜からな
るゲート絶縁膜を挟んでゲート電極と半導体能動膜とが
設けられるとともに、前記ゲート絶縁膜が、前記ゲート
電極側に設けられゲート電極と半導体能動膜との間の耐
圧を向上させる第１のゲート絶縁膜と、前記半導体能動
膜側に設けられ半導体能動膜との間の界面特性を向上さ
せる第２のゲート絶縁膜とからなることを特徴とするも
のである。すなわち、本発明のＴＦＴにおいては、ゲー
ト電極と半導体能動膜との間の耐圧を向上させる機能
と、半導体能動膜との間の界面特性を向上させる機能を
それぞれ有する材料からなる２層の絶縁膜を積層してゲ
ート絶縁膜を形成することにより、所望の絶縁耐圧を持
ち、かつ半導体能動膜を所望のキャリア移動度とするゲ
ート絶縁膜を実現しようというものである。なお、本発
明において、「半導体能動膜との間の界面特性を向上さ
せる」とは、結果として半導体能動膜中のキャリアの移
動度を向上させるという意味である。
【００１０】上記第１のゲート絶縁膜および第２のゲー
ト絶縁膜の材料の具体的な例の一つとして、第１のゲー
ト絶縁膜および第２のゲート絶縁膜がともに窒化ケイ素
膜であり、第１のゲート絶縁膜の光学的バンドギャップ
の値が３．０ないし４．５ｅＶの範囲にあるとともに、
第２のゲート絶縁膜の光学的バンドギャップの値が５．
０ないし５．３ｅＶの範囲にあるものを用いることがで
きる。従来、異なる２つの機能を持つ絶縁膜と言えば、
異なる２種類の材料で２層の膜を形成するのが通常であ
ったが、本発明者は、同種の窒化ケイ素膜であってもそ
の膜の光学的バンドギャップの値が異なると膜の特性が
異なることを見い出し、本発明に適用した。光学的バン
ドギャップの具体的な数値とゲート絶縁膜の特性との関
係については実施例の項で後述する。
ト絶縁膜の材料の具体的な例の一つとして、第１のゲー
ト絶縁膜および第２のゲート絶縁膜がともに窒化ケイ素
膜であり、第１のゲート絶縁膜の光学的バンドギャップ
の値が３．０ないし４．５ｅＶの範囲にあるとともに、
第２のゲート絶縁膜の光学的バンドギャップの値が５．
０ないし５．３ｅＶの範囲にあるものを用いることがで
きる。従来、異なる２つの機能を持つ絶縁膜と言えば、
異なる２種類の材料で２層の膜を形成するのが通常であ
ったが、本発明者は、同種の窒化ケイ素膜であってもそ
の膜の光学的バンドギャップの値が異なると膜の特性が
異なることを見い出し、本発明に適用した。光学的バン
ドギャップの具体的な数値とゲート絶縁膜の特性との関
係については実施例の項で後述する。
【００１１】上記のような特徴を持つゲート絶縁膜の形
成工程を含む本発明のＴＦＴの製造方法は、成膜チャン
バー内に設置した高周波電極とこれと対峙させたサセプ
タ電極とを備えたプラズマＣＶＤ装置を用い、シランガ
スとアンモニアガスとの混合ガスを前記高周波電極と前
記サセプタ電極との間に形成される所望の高周波電界に
よってプラズマ化して前記第１のゲート絶縁膜を基板上
のゲート電極の上に形成し、前記混合ガスと同一の組成
の混合ガスを前記高周波電界より大きい高周波電界によ
ってプラズマ化して第２のゲート絶縁膜を第１のゲート
絶縁膜上に形成し、ついで、第２のゲート絶縁膜上に半
導体能動膜を形成することを特徴とするものである。
成工程を含む本発明のＴＦＴの製造方法は、成膜チャン
バー内に設置した高周波電極とこれと対峙させたサセプ
タ電極とを備えたプラズマＣＶＤ装置を用い、シランガ
スとアンモニアガスとの混合ガスを前記高周波電極と前
記サセプタ電極との間に形成される所望の高周波電界に
よってプラズマ化して前記第１のゲート絶縁膜を基板上
のゲート電極の上に形成し、前記混合ガスと同一の組成
の混合ガスを前記高周波電界より大きい高周波電界によ
ってプラズマ化して第２のゲート絶縁膜を第１のゲート
絶縁膜上に形成し、ついで、第２のゲート絶縁膜上に半
導体能動膜を形成することを特徴とするものである。
【００１２】この方法を用いる場合、プラズマＣＶＤ装
置における上記高周波電極とサセプタ電極の各々に印加
する高周波電力のシーケンスとしては、以下の組み合わ
せを採用することができる。なお、高周波電極に印加す
る電力を励起電力、サセプタ電極に印加する電力を基板
バイアス電力、という。 基板バイアス電力を第１のゲート絶縁膜形成時、第
２のゲート絶縁膜形成時ともに無印加状態とし、励起電
力を第１のゲート絶縁膜形成時よりも第２のゲート絶縁
膜形成時に大きくする、 基板バイアス電力を第１のゲート絶縁膜形成時、第
２のゲート絶縁膜形成時ともに同一とし、励起電力を第
１のゲート絶縁膜形成時よりも第２のゲート絶縁膜形成
時に大きくする、 基板バイアス電力を第１のゲート絶縁膜形成時より
も第２のゲート絶縁膜形成時に大きくし、励起電力を第
１のゲート絶縁膜形成時、第２のゲート絶縁膜形成時と
もに同一とする、 基板バイアス電力を第１のゲート絶縁膜形成時より
も第２のゲート絶縁膜形成時に大きくし、励起電力を第
１のゲート絶縁膜形成時よりも第２のゲート絶縁膜形成
時に大きくする。 上記のうち、基板バイアス電力および励起電力をともに
印加する場合には、２周波励起プラズマＣＶＤ装置を用
いる必要がある。
置における上記高周波電極とサセプタ電極の各々に印加
する高周波電力のシーケンスとしては、以下の組み合わ
せを採用することができる。なお、高周波電極に印加す
る電力を励起電力、サセプタ電極に印加する電力を基板
バイアス電力、という。 基板バイアス電力を第１のゲート絶縁膜形成時、第
２のゲート絶縁膜形成時ともに無印加状態とし、励起電
力を第１のゲート絶縁膜形成時よりも第２のゲート絶縁
膜形成時に大きくする、 基板バイアス電力を第１のゲート絶縁膜形成時、第
２のゲート絶縁膜形成時ともに同一とし、励起電力を第
１のゲート絶縁膜形成時よりも第２のゲート絶縁膜形成
時に大きくする、 基板バイアス電力を第１のゲート絶縁膜形成時より
も第２のゲート絶縁膜形成時に大きくし、励起電力を第
１のゲート絶縁膜形成時、第２のゲート絶縁膜形成時と
もに同一とする、 基板バイアス電力を第１のゲート絶縁膜形成時より
も第２のゲート絶縁膜形成時に大きくし、励起電力を第
１のゲート絶縁膜形成時よりも第２のゲート絶縁膜形成
時に大きくする。 上記のうち、基板バイアス電力および励起電力をともに
印加する場合には、２周波励起プラズマＣＶＤ装置を用
いる必要がある。
【００１３】もしくは、第２のゲート絶縁膜形成時に、
第１のゲート絶縁膜形成時と同一組成の混合ガスと第１
のゲート絶縁膜形成時の高周波電界より大きい高周波電
界とを用いる方法に代えて、上記と同一の方法で第１の
ゲート絶縁膜を形成した後、第１のゲート絶縁膜形成時
の混合ガスに比較してシランガスに対するアンモニアガ
スの混合割合が大きい混合ガスを第１のゲート絶縁膜形
成時の高周波電界と同一の高周波電界によってプラズマ
化して第２のゲート絶縁膜を第１のゲート絶縁膜上に形
成し、ついで、第２のゲート絶縁膜上に半導体能動膜を
形成するようにしてもよい。このように、混合ガスの組
成を切り替える方法を採る場合も、プラズマＣＶＤ装置
における上記高周波電極とサセプタ電極の各々に印加す
る高周波電力のシーケンスとしては、上記の場合と同
様、〜の４種類の方法を採用することができる。
第１のゲート絶縁膜形成時と同一組成の混合ガスと第１
のゲート絶縁膜形成時の高周波電界より大きい高周波電
界とを用いる方法に代えて、上記と同一の方法で第１の
ゲート絶縁膜を形成した後、第１のゲート絶縁膜形成時
の混合ガスに比較してシランガスに対するアンモニアガ
スの混合割合が大きい混合ガスを第１のゲート絶縁膜形
成時の高周波電界と同一の高周波電界によってプラズマ
化して第２のゲート絶縁膜を第１のゲート絶縁膜上に形
成し、ついで、第２のゲート絶縁膜上に半導体能動膜を
形成するようにしてもよい。このように、混合ガスの組
成を切り替える方法を採る場合も、プラズマＣＶＤ装置
における上記高周波電極とサセプタ電極の各々に印加す
る高周波電力のシーケンスとしては、上記の場合と同
様、〜の４種類の方法を採用することができる。
【００１４】上記のいずれの方法においても、第１のゲ
ート絶縁膜、第２のゲート絶縁膜をともに窒化ケイ素膜
で形成し、第１のゲート絶縁膜形成工程から第２のゲー
ト絶縁膜形成工程に移行する際に高周波電力の切り替
え、あるいは混合ガスの組成の切り替えのみによって、
異なる特性を持つ２層のゲート絶縁膜を連続的かつ容易
に形成することができる。したがって、従来の技術の項
で述べたＴａ2Ｏ5とＳｉ 3Ｎ4の積層構造の例のように、
ゲート絶縁膜形成工程が複雑になることがなく、１層の
ゲート絶縁膜を形成する場合に比べて生産性をそれ程低
下させることなくＴＦＴアレイ基板を製造することが可
能になる。
ート絶縁膜、第２のゲート絶縁膜をともに窒化ケイ素膜
で形成し、第１のゲート絶縁膜形成工程から第２のゲー
ト絶縁膜形成工程に移行する際に高周波電力の切り替
え、あるいは混合ガスの組成の切り替えのみによって、
異なる特性を持つ２層のゲート絶縁膜を連続的かつ容易
に形成することができる。したがって、従来の技術の項
で述べたＴａ2Ｏ5とＳｉ 3Ｎ4の積層構造の例のように、
ゲート絶縁膜形成工程が複雑になることがなく、１層の
ゲート絶縁膜を形成する場合に比べて生産性をそれ程低
下させることなくＴＦＴアレイ基板を製造することが可
能になる。
【００１５】本発明の液晶表示装置は、対向配置された
一対の基板の間に液晶が挟持され、前記一対の基板の一
方が上記ＴＦＴを有することを特徴とする。本発明の液
晶表示装置においては、ゲート電極と半導体能動膜との
間の絶縁耐圧が高く、半導体能動膜中のキャリア移動度
が大きいＴＦＴを有するＴＦＴアレイ基板を用いるた
め、高い応答速度を持ち、歩留まりや信頼性の面でも優
れた液晶表示装置を実現することができる。
一対の基板の間に液晶が挟持され、前記一対の基板の一
方が上記ＴＦＴを有することを特徴とする。本発明の液
晶表示装置においては、ゲート電極と半導体能動膜との
間の絶縁耐圧が高く、半導体能動膜中のキャリア移動度
が大きいＴＦＴを有するＴＦＴアレイ基板を用いるた
め、高い応答速度を持ち、歩留まりや信頼性の面でも優
れた液晶表示装置を実現することができる。
【００１６】本発明の薄膜成膜装置は、成膜チャンバー
内に設置した高周波電極に対峙して設けられ基板を載置
するサセプタ電極と、前記成膜チャンバー内が所望の圧
力となるよう排気しながら前記成膜チャンバー内に反応
ガスを供給するとともに、該反応ガスを前記高周波電極
と前記サセプタ電極との間に形成される第１の高周波電
界によってプラズマ化して前記基板上に第１の被膜を形
成する工程と、前記高周波電極と前記サセプタ電極との
間のプラズマを維持しながら前記反応ガスを前記第１の
高周波電界より大きな第２の高周波電界によってプラズ
マ化して前記第１の被膜の表面に第２の被膜を形成する
工程とを順次行わせる制御部とを有することを特徴とす
るものである。
内に設置した高周波電極に対峙して設けられ基板を載置
するサセプタ電極と、前記成膜チャンバー内が所望の圧
力となるよう排気しながら前記成膜チャンバー内に反応
ガスを供給するとともに、該反応ガスを前記高周波電極
と前記サセプタ電極との間に形成される第１の高周波電
界によってプラズマ化して前記基板上に第１の被膜を形
成する工程と、前記高周波電極と前記サセプタ電極との
間のプラズマを維持しながら前記反応ガスを前記第１の
高周波電界より大きな第２の高周波電界によってプラズ
マ化して前記第１の被膜の表面に第２の被膜を形成する
工程とを順次行わせる制御部とを有することを特徴とす
るものである。
【００１７】前記第１の高周波電界より前記第２の高周
波電界を大きくする手段としては、前記高周波電極に所
望のプラズマ励起電力を印加するとともに、前記第１の
被膜を形成する際に前記サセプタ電極に印加する第１の
基板バイアス電力より、前記第２の被膜を形成する際に
前記サセプタ電極に印加する第２の基板バイアス電力の
方を大きくすればよい。もしくは、前記第１の被膜を形
成する際に前記高周波電極に印加する第１のプラズマ励
起電力より、前記第２の被膜を形成する際に前記高周波
電極に印加する第２のプラズマ励起電力の方を大きくし
てもよい。
波電界を大きくする手段としては、前記高周波電極に所
望のプラズマ励起電力を印加するとともに、前記第１の
被膜を形成する際に前記サセプタ電極に印加する第１の
基板バイアス電力より、前記第２の被膜を形成する際に
前記サセプタ電極に印加する第２の基板バイアス電力の
方を大きくすればよい。もしくは、前記第１の被膜を形
成する際に前記高周波電極に印加する第１のプラズマ励
起電力より、前記第２の被膜を形成する際に前記高周波
電極に印加する第２のプラズマ励起電力の方を大きくし
てもよい。
【００１８】本発明の他の薄膜成膜装置は、成膜チャン
バー内に設置した高周波電極に対峙して設けられ基板を
載置するサセプタ電極と、前記成膜チャンバー内が所望
の圧力となるよう排気しながら前記成膜チャンバー内に
シランガスとアンモニアガスとが第１の混合割合で混合
された第１の混合ガスを供給する工程と、該第１の混合
ガスを前記高周波電極と前記サセプタ電極との間に形成
される高周波電界によってプラズマ化して前記基板上に
第１の窒化珪素被膜を形成する工程と、前記高周波電極
と前記サセプタ電極との間のプラズマを維持しながら前
記第１の混合割合よりアンモニアガスの割合が大きな第
２の混合割合でシランガスとアンモニアガスとが混合さ
れた第２の混合ガスを前記成膜チャンバー内に供給する
とともに、前記第２の混合ガスをプラズマ化して前記第
１の窒化珪素被膜の表面に第２の窒化珪素被膜を形成す
る工程とを順次行わせる制御部を有することを特徴とす
るものである。
バー内に設置した高周波電極に対峙して設けられ基板を
載置するサセプタ電極と、前記成膜チャンバー内が所望
の圧力となるよう排気しながら前記成膜チャンバー内に
シランガスとアンモニアガスとが第１の混合割合で混合
された第１の混合ガスを供給する工程と、該第１の混合
ガスを前記高周波電極と前記サセプタ電極との間に形成
される高周波電界によってプラズマ化して前記基板上に
第１の窒化珪素被膜を形成する工程と、前記高周波電極
と前記サセプタ電極との間のプラズマを維持しながら前
記第１の混合割合よりアンモニアガスの割合が大きな第
２の混合割合でシランガスとアンモニアガスとが混合さ
れた第２の混合ガスを前記成膜チャンバー内に供給する
とともに、前記第２の混合ガスをプラズマ化して前記第
１の窒化珪素被膜の表面に第２の窒化珪素被膜を形成す
る工程とを順次行わせる制御部を有することを特徴とす
るものである。
【００１９】本発明の薄膜成膜装置によれば、上記のよ
うに特性が異なる２層の被膜を１台の装置内で連続的に
形成することが可能になる。
うに特性が異なる２層の被膜を１台の装置内で連続的に
形成することが可能になる。
【００２０】
【発明の実施の形態】以下、本発明の一実施の形態を図
１ないし図９を参照して説明する。図１は本実施の形態
のＴＦＴの構成を示す断面図であり、逆スタガ型のＴＦ
Ｔ構造の一例を示すものである。
１ないし図９を参照して説明する。図１は本実施の形態
のＴＦＴの構成を示す断面図であり、逆スタガ型のＴＦ
Ｔ構造の一例を示すものである。
【００２１】このＴＦＴ１は、図１に示すように、透明
基板２上にアルミニウム等の金属からなるゲート電極３
が設けられ、ゲート電極３を覆うように２層の絶縁膜か
らなるゲート絶縁膜４が設けられている。ゲート絶縁膜
４をなす第１のゲート絶縁膜５、第２のゲート絶縁膜６
はともに窒化ケイ素（ＳｉＮx ）膜であり、第１のゲー
ト絶縁膜５の光学的バンドギャップの値が３．０ないし
４．５ｅＶの範囲にあり、第２のゲート絶縁膜６の光学
的バンドギャップの値が５．０ないし５．３ｅＶの範囲
にある。
基板２上にアルミニウム等の金属からなるゲート電極３
が設けられ、ゲート電極３を覆うように２層の絶縁膜か
らなるゲート絶縁膜４が設けられている。ゲート絶縁膜
４をなす第１のゲート絶縁膜５、第２のゲート絶縁膜６
はともに窒化ケイ素（ＳｉＮx ）膜であり、第１のゲー
ト絶縁膜５の光学的バンドギャップの値が３．０ないし
４．５ｅＶの範囲にあり、第２のゲート絶縁膜６の光学
的バンドギャップの値が５．０ないし５．３ｅＶの範囲
にある。
【００２２】ゲート電極３上方のゲート絶縁膜４上にア
モルファスシリコン（ａ−Ｓｉ）からなる半導体能動膜
７が設けられ、リン等のｎ型不純物を含むアモルファス
シリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタ
クト層８を介して半導体能動膜７上からゲート絶縁膜４
上にわたってアルミニウム等の金属からなるソース電極
９およびドレイン電極１０が設けられている。そして、
これらソース電極９、ドレイン電極１０、ゲート電極３
等で構成されるＴＦＴ１を覆うパッシベーション膜１１
が設けられ、ドレイン電極１０上のパッシベーション膜
１１にコンタクトホール１２が形成されている。さら
に、このコンタクトホール１２を通じてドレイン電極１
０と電気的に接続されるＩＴＯ等の透明性導電膜からな
る画素電極１３が設けられている。
モルファスシリコン（ａ−Ｓｉ）からなる半導体能動膜
７が設けられ、リン等のｎ型不純物を含むアモルファス
シリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタ
クト層８を介して半導体能動膜７上からゲート絶縁膜４
上にわたってアルミニウム等の金属からなるソース電極
９およびドレイン電極１０が設けられている。そして、
これらソース電極９、ドレイン電極１０、ゲート電極３
等で構成されるＴＦＴ１を覆うパッシベーション膜１１
が設けられ、ドレイン電極１０上のパッシベーション膜
１１にコンタクトホール１２が形成されている。さら
に、このコンタクトホール１２を通じてドレイン電極１
０と電気的に接続されるＩＴＯ等の透明性導電膜からな
る画素電極１３が設けられている。
【００２３】次に、このＴＦＴ１を有するＴＦＴアレイ
基板を製造する手順を図２を用いて説明する。まず、図
２（Ａ）に示すように、透明基板２上に導電膜を成膜
し、これをパターニングしてゲート電極３およびゲート
配線（図示せず）を形成する。次に、図２（Ｂ）に示す
ように、ゲート電極３を覆う２層のＳｉＮx 膜からなる
ゲート絶縁膜４を形成した後、ａ−Ｓｉ膜１４、ａ−Ｓ
ｉ：ｎ+ 膜１５を順次成膜し、一つのフォトマスクを用
いてこれらａ−Ｓｉ膜１４、ａ−Ｓｉ：ｎ+ 膜１５を一
括してパターニングすることによりゲート電極３上にゲ
ート絶縁膜４を介してアイランド部１６を形成する。
基板を製造する手順を図２を用いて説明する。まず、図
２（Ａ）に示すように、透明基板２上に導電膜を成膜
し、これをパターニングしてゲート電極３およびゲート
配線（図示せず）を形成する。次に、図２（Ｂ）に示す
ように、ゲート電極３を覆う２層のＳｉＮx 膜からなる
ゲート絶縁膜４を形成した後、ａ−Ｓｉ膜１４、ａ−Ｓ
ｉ：ｎ+ 膜１５を順次成膜し、一つのフォトマスクを用
いてこれらａ−Ｓｉ膜１４、ａ−Ｓｉ：ｎ+ 膜１５を一
括してパターニングすることによりゲート電極３上にゲ
ート絶縁膜４を介してアイランド部１６を形成する。
【００２４】ここで、２層のＳｉＮx 膜からなるゲート
絶縁膜４を成膜する際に使用する薄膜成膜装置について
説明する。図３は、本実施の形態の薄膜成膜装置である
２周波励起プラズマＣＶＤ装置を示す概略図であり、図
において、符号３１はプラズマ励起電源、符号３２は高
周波電極、符号３３はバイアス電源、符号３４はサセプ
タ電極、３５は成膜チャンバーを各々示す。
絶縁膜４を成膜する際に使用する薄膜成膜装置について
説明する。図３は、本実施の形態の薄膜成膜装置である
２周波励起プラズマＣＶＤ装置を示す概略図であり、図
において、符号３１はプラズマ励起電源、符号３２は高
周波電極、符号３３はバイアス電源、符号３４はサセプ
タ電極、３５は成膜チャンバーを各々示す。
【００２５】この２周波励起プラズマＣＶＤ装置３０
は、図３に示すように、内部を真空雰囲気に維持するこ
とが可能な成膜チャンバー３５と、成膜チャンバー３５
内にプラズマを発生させるための高周波電界を生成する
高周波電極３２およびサセプタ電極３４と、これら電極
３２、３４に所定の周波数の高周波電力をそれぞれ供給
するプラズマ励起電源３１およびバイアス電源３３と、
サセプタ電極３４上に載置された基板２９を加熱する図
示しない加熱手段と、成膜チャンバー３５内部にガス導
入管３６を介して所望のガスを供給するガス供給手段３
７と、これに対応して成膜チャンバー３５内を所望の圧
力とするよう排気を行うガス排気手段３８と、加熱手
段、プラズマ励起電源３１、バイアス電源３３、ガス供
給手段３７、ガス排気手段３８等、この２周波励起プラ
ズマＣＶＤ装置３０の各部を制御する制御部３９とを有
する構成となっている。
は、図３に示すように、内部を真空雰囲気に維持するこ
とが可能な成膜チャンバー３５と、成膜チャンバー３５
内にプラズマを発生させるための高周波電界を生成する
高周波電極３２およびサセプタ電極３４と、これら電極
３２、３４に所定の周波数の高周波電力をそれぞれ供給
するプラズマ励起電源３１およびバイアス電源３３と、
サセプタ電極３４上に載置された基板２９を加熱する図
示しない加熱手段と、成膜チャンバー３５内部にガス導
入管３６を介して所望のガスを供給するガス供給手段３
７と、これに対応して成膜チャンバー３５内を所望の圧
力とするよう排気を行うガス排気手段３８と、加熱手
段、プラズマ励起電源３１、バイアス電源３３、ガス供
給手段３７、ガス排気手段３８等、この２周波励起プラ
ズマＣＶＤ装置３０の各部を制御する制御部３９とを有
する構成となっている。
【００２６】上記構成の２周波励起プラズマＣＶＤ装置
３０は、制御部３９に格納されたプログラムにより次の
２種類のシーケンスで動作するようになっている。これ
ら２種類のシーケンスは、オペレータにより適宜選択可
能となっている。
３０は、制御部３９に格納されたプログラムにより次の
２種類のシーケンスで動作するようになっている。これ
ら２種類のシーケンスは、オペレータにより適宜選択可
能となっている。
【００２７】第１のシーケンスは、図４に示すように、
成膜チャンバー３５内に設置した高周波電極３２に対峙
して設けられたサセプタ電極３４上に基板２９を載置し
た後（図４中のステップＳ０）、成膜チャンバー３５内
が所望の圧力となるよう排気しながら成膜チャンバー３
５内にモノシランガスとアンモニアガスの混合ガスを供
給するとともに、この混合ガスを高周波電極３２とサセ
プタ電極３４との間に形成される第１の高周波電界によ
ってプラズマ化して基板２９上にＳｉＮx 膜からなる第
１のゲート絶縁膜５を形成する工程（図４中のステップ
Ｓ１）、高周波電極３２とサセプタ電極３４との間のプ
ラズマを維持しながら前記混合ガスを第１の高周波電界
より大きな第２の高周波電界によってプラズマ化して第
１のゲート絶縁膜５の表面に第２のゲート絶縁膜６を形
成する工程（図４中のステップＳ２）、を順次行い、第
１のゲート絶縁膜５、第２のゲート絶縁膜６を連続的に
成膜するものである。
成膜チャンバー３５内に設置した高周波電極３２に対峙
して設けられたサセプタ電極３４上に基板２９を載置し
た後（図４中のステップＳ０）、成膜チャンバー３５内
が所望の圧力となるよう排気しながら成膜チャンバー３
５内にモノシランガスとアンモニアガスの混合ガスを供
給するとともに、この混合ガスを高周波電極３２とサセ
プタ電極３４との間に形成される第１の高周波電界によ
ってプラズマ化して基板２９上にＳｉＮx 膜からなる第
１のゲート絶縁膜５を形成する工程（図４中のステップ
Ｓ１）、高周波電極３２とサセプタ電極３４との間のプ
ラズマを維持しながら前記混合ガスを第１の高周波電界
より大きな第２の高周波電界によってプラズマ化して第
１のゲート絶縁膜５の表面に第２のゲート絶縁膜６を形
成する工程（図４中のステップＳ２）、を順次行い、第
１のゲート絶縁膜５、第２のゲート絶縁膜６を連続的に
成膜するものである。
【００２８】上記の第１のシーケンスの中で、第１の高
周波電界より第２の高周波電界を大きくする手段として
は、第１のゲート絶縁膜５を形成する際にサセプタ電極
３４に印加する第１の基板バイアス電力より、第２のゲ
ート絶縁膜６を形成する際にサセプタ電極３４に印加す
る第２の基板バイアス電力の方を大きくする方法、第１
のゲート絶縁膜５を形成する際に高周波電極３２に印加
する第１のプラズマ励起電力より、第２のゲート絶縁膜
６を形成する際に高周波電極３２に印加する第２のプラ
ズマ励起電力の方を大きくする方法、のいずれを採って
もよい。
周波電界より第２の高周波電界を大きくする手段として
は、第１のゲート絶縁膜５を形成する際にサセプタ電極
３４に印加する第１の基板バイアス電力より、第２のゲ
ート絶縁膜６を形成する際にサセプタ電極３４に印加す
る第２の基板バイアス電力の方を大きくする方法、第１
のゲート絶縁膜５を形成する際に高周波電極３２に印加
する第１のプラズマ励起電力より、第２のゲート絶縁膜
６を形成する際に高周波電極３２に印加する第２のプラ
ズマ励起電力の方を大きくする方法、のいずれを採って
もよい。
【００２９】第２のシーケンスは、図５に示すように、
成膜チャンバー３５内に設置した高周波電極３２に対峙
して設けられたサセプタ電極３４上に基板２９を載置し
た後（図５中のステップＳ０）、成膜チャンバー３５内
が所望の圧力となるよう排気しながら成膜チャンバー３
５内にモノシランガスとアンモニアガスとが第１の混合
割合で混合された第１の混合ガスを供給する工程（図５
中のステップＳ１’）、この第１の混合ガスを高周波電
極３２とサセプタ電極３４との間に形成される高周波電
界によってプラズマ化して基板２９上にＳｉＮx 膜から
なる第１のゲート絶縁膜５を形成する工程（図５中のス
テップＳ１）、高周波電極３２とサセプタ電極３４との
間のプラズマを維持しながら前記第１の混合割合よりア
ンモニアガスの割合が大きな第２の混合割合でモノシラ
ンガスとアンモニアガスとが混合された第２の混合ガス
を成膜チャンバー３５内に供給するとともに、この第２
の混合ガスをプラズマ化して第１のゲート絶縁膜５の表
面にＳｉＮx 膜からなる第２のゲート絶縁膜６を形成す
る工程（図５中のステップＳ２）、を順次行い、第１の
ゲート絶縁膜５、第２のゲート絶縁膜６を連続的に成膜
するものである。
成膜チャンバー３５内に設置した高周波電極３２に対峙
して設けられたサセプタ電極３４上に基板２９を載置し
た後（図５中のステップＳ０）、成膜チャンバー３５内
が所望の圧力となるよう排気しながら成膜チャンバー３
５内にモノシランガスとアンモニアガスとが第１の混合
割合で混合された第１の混合ガスを供給する工程（図５
中のステップＳ１’）、この第１の混合ガスを高周波電
極３２とサセプタ電極３４との間に形成される高周波電
界によってプラズマ化して基板２９上にＳｉＮx 膜から
なる第１のゲート絶縁膜５を形成する工程（図５中のス
テップＳ１）、高周波電極３２とサセプタ電極３４との
間のプラズマを維持しながら前記第１の混合割合よりア
ンモニアガスの割合が大きな第２の混合割合でモノシラ
ンガスとアンモニアガスとが混合された第２の混合ガス
を成膜チャンバー３５内に供給するとともに、この第２
の混合ガスをプラズマ化して第１のゲート絶縁膜５の表
面にＳｉＮx 膜からなる第２のゲート絶縁膜６を形成す
る工程（図５中のステップＳ２）、を順次行い、第１の
ゲート絶縁膜５、第２のゲート絶縁膜６を連続的に成膜
するものである。
【００３０】次に、２層のＳｉＮx 膜からなるゲート絶
縁膜４を成膜する際の３つの具体例を説明する。上述し
たように、第１のゲート絶縁膜５、第２のゲート絶縁膜
６はともにＳｉＮx 膜であり、２周波励起プラズマＣＶ
Ｄ装置を用いて連続的に成膜することができるが、各膜
の光学的バンドギャップが異なるため、これら２層を作
り分ける必要がある。
縁膜４を成膜する際の３つの具体例を説明する。上述し
たように、第１のゲート絶縁膜５、第２のゲート絶縁膜
６はともにＳｉＮx 膜であり、２周波励起プラズマＣＶ
Ｄ装置を用いて連続的に成膜することができるが、各膜
の光学的バンドギャップが異なるため、これら２層を作
り分ける必要がある。
【００３１】第１の例は上記第１のシーケンスを用いる
例であり、図６に示すように、被処理基板を保持するサ
セプタ電極に印加する基板バイアス電力を変化させる方
法である。具体的な成膜条件は、高周波電極に印加する
４０．６８ＭＨｚの高周波励起電力を６００Ｗで一定と
し、１３．５６ＭＨｚの基板バイアス電力を第１のゲー
ト絶縁膜５成膜時に０Ｗ（無印加状態）とし、第２のゲ
ート絶縁膜６成膜時に４００Ｗとする。この時、ＳｉＮ
x 膜の原料ガスであるモノシランガスとアンモニアガス
の流量比はＮＨ3／ＳｉＨ4：１６０sccm／４０sccmで一
定とする。基板温度は２５０ないし３００℃、チャンバ
ー内圧力は１５０Ｐａとする。
例であり、図６に示すように、被処理基板を保持するサ
セプタ電極に印加する基板バイアス電力を変化させる方
法である。具体的な成膜条件は、高周波電極に印加する
４０．６８ＭＨｚの高周波励起電力を６００Ｗで一定と
し、１３．５６ＭＨｚの基板バイアス電力を第１のゲー
ト絶縁膜５成膜時に０Ｗ（無印加状態）とし、第２のゲ
ート絶縁膜６成膜時に４００Ｗとする。この時、ＳｉＮ
x 膜の原料ガスであるモノシランガスとアンモニアガス
の流量比はＮＨ3／ＳｉＨ4：１６０sccm／４０sccmで一
定とする。基板温度は２５０ないし３００℃、チャンバ
ー内圧力は１５０Ｐａとする。
【００３２】第２の例も上記第１のシーケンスを用いる
例であり、図７に示すように、高周波励起電力を変化さ
せる方法である。具体的な成膜条件は、基板バイアス電
力を０Ｗ（無印加状態）で一定とし、高周波励起電力を
第１のゲート絶縁膜５成膜時に２００Ｗとし、第２のゲ
ート絶縁膜６成膜時に８００Ｗとする。この時、モノシ
ランガスとアンモニアガスの流量比はＮＨ3／ＳｉＨ4：
１６０sccm／４０sccmで一定とする。基板温度は２５０
ないし３００℃、チャンバー内圧力は１５０Ｐａとす
る。
例であり、図７に示すように、高周波励起電力を変化さ
せる方法である。具体的な成膜条件は、基板バイアス電
力を０Ｗ（無印加状態）で一定とし、高周波励起電力を
第１のゲート絶縁膜５成膜時に２００Ｗとし、第２のゲ
ート絶縁膜６成膜時に８００Ｗとする。この時、モノシ
ランガスとアンモニアガスの流量比はＮＨ3／ＳｉＨ4：
１６０sccm／４０sccmで一定とする。基板温度は２５０
ないし３００℃、チャンバー内圧力は１５０Ｐａとす
る。
【００３３】第３の例は上記第２のシーケンスを用いる
例であり、図８に示すように、モノシランガスとアンモ
ニアガスの流量比を変化させる方法である。具体的な成
膜条件は、モノシランガスとアンモニアガスの流量比を
第１のゲート絶縁膜５成膜時にＮＨ3／ＳｉＨ4：８０sc
cm／４０sccmとし、第２のゲート絶縁膜６成膜時にＮＨ
3／ＳｉＨ4：２４０sccm／４０sccmとする。この時、高
周波励起電力は８００Ｗで一定とし、基板バイアス電力
は１００Ｗで一定とする。基板温度は２５０ないし３０
０℃、チャンバー内圧力は１５０Ｐａとする。
例であり、図８に示すように、モノシランガスとアンモ
ニアガスの流量比を変化させる方法である。具体的な成
膜条件は、モノシランガスとアンモニアガスの流量比を
第１のゲート絶縁膜５成膜時にＮＨ3／ＳｉＨ4：８０sc
cm／４０sccmとし、第２のゲート絶縁膜６成膜時にＮＨ
3／ＳｉＨ4：２４０sccm／４０sccmとする。この時、高
周波励起電力は８００Ｗで一定とし、基板バイアス電力
は１００Ｗで一定とする。基板温度は２５０ないし３０
０℃、チャンバー内圧力は１５０Ｐａとする。
【００３４】上に挙げた３つの方法例のいずれを用いて
も、第１のゲート絶縁膜５の光学的バンドギャップの値
を３．０ないし４．５ｅＶの範囲に、第２のゲート絶縁
膜６の光学的バンドギャップの値を５．０ないし５．３
ｅＶの範囲に調整することができる。
も、第１のゲート絶縁膜５の光学的バンドギャップの値
を３．０ないし４．５ｅＶの範囲に、第２のゲート絶縁
膜６の光学的バンドギャップの値を５．０ないし５．３
ｅＶの範囲に調整することができる。
【００３５】次に、図２（Ｃ）に示すように、全面に導
電膜を成膜した後、これをパターニングして導電膜から
なるドレイン電極１０、ソース電極９およびソース配線
（図示せず）を形成し、さらにａ−Ｓｉ膜１４のチャネ
ル部上のａ−Ｓｉ：ｎ+ 膜１５を除去してａ−Ｓｉ：ｎ
+ 膜１５からなるオーミックコンタクト層８を形成す
る。
電膜を成膜した後、これをパターニングして導電膜から
なるドレイン電極１０、ソース電極９およびソース配線
（図示せず）を形成し、さらにａ−Ｓｉ膜１４のチャネ
ル部上のａ−Ｓｉ：ｎ+ 膜１５を除去してａ−Ｓｉ：ｎ
+ 膜１５からなるオーミックコンタクト層８を形成す
る。
【００３６】次に、図２（Ｄ）に示すように、全面にパ
ッシベーション膜１１を成膜し、これをパターニングす
ることによりドレイン電極１０上のパッシベーション膜
１１を開口し、ドレイン電極１０と画素電極１３を電気
的に接続するためのコンタクトホール１２を形成する。
最後に、図２（Ｅ）に示すように、全面にＩＴＯ膜を成
膜し、これをパターニングすることにより画素電極１３
を形成する。このような工程を経て、本実施の形態のＴ
ＦＴアレイ基板が完成する。
ッシベーション膜１１を成膜し、これをパターニングす
ることによりドレイン電極１０上のパッシベーション膜
１１を開口し、ドレイン電極１０と画素電極１３を電気
的に接続するためのコンタクトホール１２を形成する。
最後に、図２（Ｅ）に示すように、全面にＩＴＯ膜を成
膜し、これをパターニングすることにより画素電極１３
を形成する。このような工程を経て、本実施の形態のＴ
ＦＴアレイ基板が完成する。
【００３７】本実施の形態のＴＦＴ１の場合、上記のよ
うに異なる光学的バンドギャップを持つ２層のＳｉＮx
膜からゲート絶縁膜４が構成され、第１のゲート絶縁膜
５がゲート電極３と半導体能動膜７との間の耐圧を向上
させる機能を持つとともに、第２のゲート絶縁膜６が半
導体能動膜７との間の界面特性を向上させる機能を持っ
ている。したがって、ゲート絶縁膜４全体としては、自
身が所望の絶縁耐圧を持つと同時に半導体能動膜７を所
望のキャリア移動度とするようなゲート絶縁膜を実現す
ることができる。その結果、動作不良が少なく、高速動
作が可能なＴＦＴを得ることができる。
うに異なる光学的バンドギャップを持つ２層のＳｉＮx
膜からゲート絶縁膜４が構成され、第１のゲート絶縁膜
５がゲート電極３と半導体能動膜７との間の耐圧を向上
させる機能を持つとともに、第２のゲート絶縁膜６が半
導体能動膜７との間の界面特性を向上させる機能を持っ
ている。したがって、ゲート絶縁膜４全体としては、自
身が所望の絶縁耐圧を持つと同時に半導体能動膜７を所
望のキャリア移動度とするようなゲート絶縁膜を実現す
ることができる。その結果、動作不良が少なく、高速動
作が可能なＴＦＴを得ることができる。
【００３８】また、ゲート絶縁膜４の成膜方法として上
記の３つの例のいずれを用いても、第１のゲート絶縁膜
形成工程から第２のゲート絶縁膜形成工程に移行する際
に励起電力または基板バイアス電力の切り替え、あるい
は混合ガスの混合比の切り替えのみにより、異なる特性
を持つ２層のゲート絶縁膜５、６を連続的に形成するこ
とができる。したがって、１層のゲート絶縁膜を形成す
る場合に比べて生産性をそれ程低下させることなく、Ｔ
ＦＴアレイ基板を製造することが可能になる。
記の３つの例のいずれを用いても、第１のゲート絶縁膜
形成工程から第２のゲート絶縁膜形成工程に移行する際
に励起電力または基板バイアス電力の切り替え、あるい
は混合ガスの混合比の切り替えのみにより、異なる特性
を持つ２層のゲート絶縁膜５、６を連続的に形成するこ
とができる。したがって、１層のゲート絶縁膜を形成す
る場合に比べて生産性をそれ程低下させることなく、Ｔ
ＦＴアレイ基板を製造することが可能になる。
【００３９】以下、本実施の形態のＴＦＴアレイ基板を
用いたＴＦＴ型液晶表示装置の一例を説明する。本実施
の形態の液晶表示装置は、図９に示すように、一対の透
明基板２、１７が対向して配置され、これら透明基板の
うち、一方の基板２が上記ＴＦＴ１を備えたＴＦＴアレ
イ基板、他方の基板１７が対向基板となっている。ＴＦ
Ｔアレイ基板２の対向面側に画素電極１３が設けられる
とともに、対向基板１７の対向面側に共通電極１８が設
けられている。さらに、これら画素電極１３、共通電極
１８の各々の上に配向膜１９、２０が設けられ、これら
配向膜１９、２０間に液晶層２１が配設された構成とな
っている。そして、透明基板２、１７の外側にそれぞれ
第１、第２の偏光板２２、２３が設けられ、第１の偏光
板２２の外側にはバックライト２４が取り付けられてい
る。
用いたＴＦＴ型液晶表示装置の一例を説明する。本実施
の形態の液晶表示装置は、図９に示すように、一対の透
明基板２、１７が対向して配置され、これら透明基板の
うち、一方の基板２が上記ＴＦＴ１を備えたＴＦＴアレ
イ基板、他方の基板１７が対向基板となっている。ＴＦ
Ｔアレイ基板２の対向面側に画素電極１３が設けられる
とともに、対向基板１７の対向面側に共通電極１８が設
けられている。さらに、これら画素電極１３、共通電極
１８の各々の上に配向膜１９、２０が設けられ、これら
配向膜１９、２０間に液晶層２１が配設された構成とな
っている。そして、透明基板２、１７の外側にそれぞれ
第１、第２の偏光板２２、２３が設けられ、第１の偏光
板２２の外側にはバックライト２４が取り付けられてい
る。
【００４０】本実施の形態のＴＦＴ型液晶表示装置にお
いては、ゲート電極３と半導体能動膜７との間の絶縁耐
圧が高く、半導体能動膜７中のキャリア移動度が大きい
ＴＦＴ１を有しているため、高い応答速度を持ち、歩留
まりや信頼性の面でも優れた液晶表示装置を実現するこ
とができる。また、バックライト２４側に位置するＴＦ
Ｔアレイ基板の第１のゲート絶縁膜５が、高い絶縁耐圧
を有すると同時に紫外光を吸収する役目も果たすため、
バックライト２４からの光によるＴＦＴ特性への悪影響
を最小限に抑えることができる。
いては、ゲート電極３と半導体能動膜７との間の絶縁耐
圧が高く、半導体能動膜７中のキャリア移動度が大きい
ＴＦＴ１を有しているため、高い応答速度を持ち、歩留
まりや信頼性の面でも優れた液晶表示装置を実現するこ
とができる。また、バックライト２４側に位置するＴＦ
Ｔアレイ基板の第１のゲート絶縁膜５が、高い絶縁耐圧
を有すると同時に紫外光を吸収する役目も果たすため、
バックライト２４からの光によるＴＦＴ特性への悪影響
を最小限に抑えることができる。
【００４１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では２層のゲート絶縁膜を成膜する
際に２周波励起プラズマＣＶＤ装置を用いたが、基板バ
イアス電力を印加せずに第１のゲート絶縁膜、第２のゲ
ート絶縁膜の作り分けを行う方法を採用する場合には２
周波励起プラズマＣＶＤ装置を用いる必要はなく、高周
波電極のみを備えた通常のプラズマＣＶＤ装置を用いる
こともできる。また、ゲート絶縁膜の成膜方法として３
つの例のみを示したが、その他、「課題を解決するため
の手段」の項に述べた種々の方法を用いてもよい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では２層のゲート絶縁膜を成膜する
際に２周波励起プラズマＣＶＤ装置を用いたが、基板バ
イアス電力を印加せずに第１のゲート絶縁膜、第２のゲ
ート絶縁膜の作り分けを行う方法を採用する場合には２
周波励起プラズマＣＶＤ装置を用いる必要はなく、高周
波電極のみを備えた通常のプラズマＣＶＤ装置を用いる
こともできる。また、ゲート絶縁膜の成膜方法として３
つの例のみを示したが、その他、「課題を解決するため
の手段」の項に述べた種々の方法を用いてもよい。
【００４２】
【実施例】以下、本発明のＴＦＴにおけるゲート絶縁膜
の光学的バンドギャップと特性との関係について調査し
た。その結果を報告する。まず、ゲート絶縁膜成膜時の
高周波印加電力の値によって光学的バンドギャップがど
のように変化するかを調査した。２周波励起プラズマＣ
ＶＤ装置を用いて４０．６８ＭＨｚの高周波励起電力
（Ｒｆ1）を２００、４００、６００、８００arb.と４
種類変え、各々の場合で１３．５６ＭＨｚの基板バイア
ス電力（Ｒｆ 2）を０arb.から４００arb.（arb.は相対
単位を表わす）まで変化させてＳｉＮx 膜を成膜し、成
膜した各ＳｉＮx 膜の光学的バンドギャップを測定し
た。他の成膜条件は、原料ガスの流量比をＳｉＨ4／Ｎ
Ｈ3／Ｎ2：４０sccm／１６０sccm／６００sccm とし、
基板温度を３００℃、チャンバー内圧力を２５０Ｐａと
した。測定結果を図１０に示す。
の光学的バンドギャップと特性との関係について調査し
た。その結果を報告する。まず、ゲート絶縁膜成膜時の
高周波印加電力の値によって光学的バンドギャップがど
のように変化するかを調査した。２周波励起プラズマＣ
ＶＤ装置を用いて４０．６８ＭＨｚの高周波励起電力
（Ｒｆ1）を２００、４００、６００、８００arb.と４
種類変え、各々の場合で１３．５６ＭＨｚの基板バイア
ス電力（Ｒｆ 2）を０arb.から４００arb.（arb.は相対
単位を表わす）まで変化させてＳｉＮx 膜を成膜し、成
膜した各ＳｉＮx 膜の光学的バンドギャップを測定し
た。他の成膜条件は、原料ガスの流量比をＳｉＨ4／Ｎ
Ｈ3／Ｎ2：４０sccm／１６０sccm／６００sccm とし、
基板温度を３００℃、チャンバー内圧力を２５０Ｐａと
した。測定結果を図１０に示す。
【００４３】図１０において、横軸は各膜の成膜時の基
板バイアス電力（arb.）であり、縦軸は各膜の光学的バ
ンドギャップ（ｅＶ）である。また、図中「○」で示す
データは高周波励起電力（Ｒｆ1）が２００arb.の場
合、「■」で示すデータはＲｆ1が４００arb.の場合、
「▲」で示すデータはＲｆ1が６００arb.の場合、
「▽」で示すデータはＲｆ1が８００arb.の場合、であ
る。図１０に示す結果から、高周波励起電力（Ｒｆ1）
を２００arb.とした場合、基板バイアス電力（Ｒｆ2）
を０ないし２００arb.程度の値に設定して成膜すると、
そのＳｉＮx 膜の光学的バンドギャップは３．５ないし
４．５ｅＶ程度の値を取ることがわかった。
板バイアス電力（arb.）であり、縦軸は各膜の光学的バ
ンドギャップ（ｅＶ）である。また、図中「○」で示す
データは高周波励起電力（Ｒｆ1）が２００arb.の場
合、「■」で示すデータはＲｆ1が４００arb.の場合、
「▲」で示すデータはＲｆ1が６００arb.の場合、
「▽」で示すデータはＲｆ1が８００arb.の場合、であ
る。図１０に示す結果から、高周波励起電力（Ｒｆ1）
を２００arb.とした場合、基板バイアス電力（Ｒｆ2）
を０ないし２００arb.程度の値に設定して成膜すると、
そのＳｉＮx 膜の光学的バンドギャップは３．５ないし
４．５ｅＶ程度の値を取ることがわかった。
【００４４】次に、高周波励起電力（Ｒｆ1）を０、１
００、２００、３００arb.と変えるとともに、基板バイ
アス電力（Ｒｆ2）を０arb.から５００arb.まで変化さ
せてそれぞれＳｉＮx 膜を成膜し、成膜した各ＳｉＮx
膜を用いて絶縁耐圧を測定した。この際、絶縁耐圧の測
定パターンとして、基板上に膜厚１３００Åの第１の導
電膜、膜厚１３００ÅのＳｉＮx 膜、膜厚任意の第２の
導電膜を順次積層した断面構造とし、所定の面積を有す
る平面視矩形状の第１の導電膜と第２の導電膜との間で
ＳｉＮx 膜平坦部での絶縁耐圧を測定する「平坦部耐圧
測定パターン」と、前記第１の導電膜と第２の導電膜を
ともに線状に形成して交差させ、その交差点にあたるＳ
ｉＮx 膜段差部での絶縁耐圧を測定する「段差部耐圧測
定パターン」の双方を用いた。平坦部絶縁耐圧の測定結
果を図１１に、段差部絶縁耐圧の測定結果を図１２にそ
れぞれ示す。
００、２００、３００arb.と変えるとともに、基板バイ
アス電力（Ｒｆ2）を０arb.から５００arb.まで変化さ
せてそれぞれＳｉＮx 膜を成膜し、成膜した各ＳｉＮx
膜を用いて絶縁耐圧を測定した。この際、絶縁耐圧の測
定パターンとして、基板上に膜厚１３００Åの第１の導
電膜、膜厚１３００ÅのＳｉＮx 膜、膜厚任意の第２の
導電膜を順次積層した断面構造とし、所定の面積を有す
る平面視矩形状の第１の導電膜と第２の導電膜との間で
ＳｉＮx 膜平坦部での絶縁耐圧を測定する「平坦部耐圧
測定パターン」と、前記第１の導電膜と第２の導電膜を
ともに線状に形成して交差させ、その交差点にあたるＳ
ｉＮx 膜段差部での絶縁耐圧を測定する「段差部耐圧測
定パターン」の双方を用いた。平坦部絶縁耐圧の測定結
果を図１１に、段差部絶縁耐圧の測定結果を図１２にそ
れぞれ示す。
【００４５】図１１および図１２において、横軸は各膜
の成膜時の印加高周波電力（arb.：ただし、「印加高周
波電力」とは、高周波励起電力（Ｒｆ1）と基板バイア
ス電力（Ｒｆ2）との合計）であり、縦軸は絶縁耐圧（M
V/cm）である。高周波励起電力（Ｒｆ1）を０、１０
０、２００、３００arb.と変化させて測定を行った。図
１１、図１２ともに「●」で示すデータは高周波励起電
力（Ｒｆ1）が０arb.の場合、「△」で示すデータはＲ
ｆ1が１００arb.の場合、「□」で示すデータはＲｆ1が
２００arb.の場合、「○」で示すデータはＲｆ1が３０
０arb.の場合、である。図１１に示す平坦部絶縁耐圧の
測定では、印加高周波電力が０arb.の時、絶縁耐圧が２
MV/cm程度であり、印加高周波電力を５００arb.まで増
加させるにつれて絶縁耐圧が８MV/cm程度まで向上す
る。これに対して、絶縁耐圧の評価としてはより厳しい
評価となる図１２に示す段差部絶縁耐圧の測定の場合、
印加高周波電力が０ないし２００arb.の範囲では絶縁耐
圧は６ないし８MV/cm程度の値が得られるが、印加高周
波電力を５００arb.まで増加させるにつれて絶縁耐圧が
１MV/cm以下にまで低下してしまい、所望の耐圧が得ら
れないことがわかった。
の成膜時の印加高周波電力（arb.：ただし、「印加高周
波電力」とは、高周波励起電力（Ｒｆ1）と基板バイア
ス電力（Ｒｆ2）との合計）であり、縦軸は絶縁耐圧（M
V/cm）である。高周波励起電力（Ｒｆ1）を０、１０
０、２００、３００arb.と変化させて測定を行った。図
１１、図１２ともに「●」で示すデータは高周波励起電
力（Ｒｆ1）が０arb.の場合、「△」で示すデータはＲ
ｆ1が１００arb.の場合、「□」で示すデータはＲｆ1が
２００arb.の場合、「○」で示すデータはＲｆ1が３０
０arb.の場合、である。図１１に示す平坦部絶縁耐圧の
測定では、印加高周波電力が０arb.の時、絶縁耐圧が２
MV/cm程度であり、印加高周波電力を５００arb.まで増
加させるにつれて絶縁耐圧が８MV/cm程度まで向上す
る。これに対して、絶縁耐圧の評価としてはより厳しい
評価となる図１２に示す段差部絶縁耐圧の測定の場合、
印加高周波電力が０ないし２００arb.の範囲では絶縁耐
圧は６ないし８MV/cm程度の値が得られるが、印加高周
波電力を５００arb.まで増加させるにつれて絶縁耐圧が
１MV/cm以下にまで低下してしまい、所望の耐圧が得ら
れないことがわかった。
【００４６】特に逆スタガ型のＴＦＴにおけるゲート絶
縁膜の耐圧に関して言えば、ゲート電極の端部に必ずゲ
ート絶縁膜の段差ができ、この段差部に電界集中が生じ
てゲート絶縁膜破壊が起こりやすくなるため、ＴＦＴの
正常な動作を保証するという点からは特に段差部での絶
縁耐圧が高いことが重要である。よって、成膜時の印加
高周波電力を０ないし２００arb.の範囲とすることが好
ましく、図１０ないし図１２の結果から総合的に判断す
ると、ＳｉＮx 膜の光学的バンドギャップが３．５ない
し４．５ｅＶ程度の値を取ったときにＳｉＮx 膜の絶縁
耐圧、特にゲート電極段差部での絶縁耐圧が良好とな
り、信頼性の高いＴＦＴが得られることが実証された。
縁膜の耐圧に関して言えば、ゲート電極の端部に必ずゲ
ート絶縁膜の段差ができ、この段差部に電界集中が生じ
てゲート絶縁膜破壊が起こりやすくなるため、ＴＦＴの
正常な動作を保証するという点からは特に段差部での絶
縁耐圧が高いことが重要である。よって、成膜時の印加
高周波電力を０ないし２００arb.の範囲とすることが好
ましく、図１０ないし図１２の結果から総合的に判断す
ると、ＳｉＮx 膜の光学的バンドギャップが３．５ない
し４．５ｅＶ程度の値を取ったときにＳｉＮx 膜の絶縁
耐圧、特にゲート電極段差部での絶縁耐圧が良好とな
り、信頼性の高いＴＦＴが得られることが実証された。
【００４７】また、光学的バンドギャップが異なる数種
のＳｉＮx 膜を成膜し、成膜した各ＳｉＮx 膜を用いて
電界効果移動度を測定した。試料としては、ＳｉＮx 膜
成膜時のチャンバー内圧力を変えたもの２種類を作成し
（図１３中「●」で示す試料が圧力Ｐ1Ｐａのもの、図
１３中「□」で示す試料が圧力Ｐ2Ｐａのものであ
る）、それぞれ電界効果移動度を測定した。その結果を
図１３に示す。
のＳｉＮx 膜を成膜し、成膜した各ＳｉＮx 膜を用いて
電界効果移動度を測定した。試料としては、ＳｉＮx 膜
成膜時のチャンバー内圧力を変えたもの２種類を作成し
（図１３中「●」で示す試料が圧力Ｐ1Ｐａのもの、図
１３中「□」で示す試料が圧力Ｐ2Ｐａのものであ
る）、それぞれ電界効果移動度を測定した。その結果を
図１３に示す。
【００４８】図１３において、横軸は各膜の光学的バン
ドギャップ（eV）であり、縦軸は電界効果移動度（cm2/
V・sec ）である。図１３に示す結果から、光学的バンド
ギャップが３．５ないし５．０ｅＶの範囲では、光学的
バンドギャップの増加に伴って電界効果移動度が緩やか
に増加する傾向を示すことがわかる。ところが、光学的
バンドギャップが５．０ｅＶを越えると、電界効果移動
度が急激に増加し始め、光学的バンドギャップが５．３
ｅＶになると１．０cm2/V・sec 前後の電界効果移動度が
得られ、光学的バンドギャップが３．５ｅＶのときの約
２倍の値が得られた。したがって、キャリアの移動度を
向上させるという観点からは、光学的バンドギャップが
５．０ないし５．３ｅＶの範囲のＳｉＮx 膜を用いるの
が好ましいことが実証された。
ドギャップ（eV）であり、縦軸は電界効果移動度（cm2/
V・sec ）である。図１３に示す結果から、光学的バンド
ギャップが３．５ないし５．０ｅＶの範囲では、光学的
バンドギャップの増加に伴って電界効果移動度が緩やか
に増加する傾向を示すことがわかる。ところが、光学的
バンドギャップが５．０ｅＶを越えると、電界効果移動
度が急激に増加し始め、光学的バンドギャップが５．３
ｅＶになると１．０cm2/V・sec 前後の電界効果移動度が
得られ、光学的バンドギャップが３．５ｅＶのときの約
２倍の値が得られた。したがって、キャリアの移動度を
向上させるという観点からは、光学的バンドギャップが
５．０ないし５．３ｅＶの範囲のＳｉＮx 膜を用いるの
が好ましいことが実証された。
【００４９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、第１のゲート絶縁膜がゲート電極と半導体能動
膜との間の耐圧を向上させる機能を持つとともに、第２
のゲート絶縁膜が半導体能動膜との間の界面特性を向上
させる機能を持っているため、ゲート絶縁膜全体として
は、所望の絶縁耐圧を持つと同時に半導体能動膜を所望
のキャリア移動度とするようなゲート絶縁膜を実現する
ことができる。その結果、動作不良が少なく、高速動作
が可能なＴＦＴを得ることができる。また、ゲート絶縁
膜の成膜方法として第１のゲート絶縁膜形成から第２の
ゲート絶縁膜形成に移行する際に励起電力または基板バ
イアス電力の切り替え、あるいは混合ガスの混合比の切
り替えのみによって、異なる特性を持つ２層のゲート絶
縁膜を連続的に形成することができる。したがって、１
層のゲート絶縁膜を形成する場合に比べて生産性をそれ
程低下させることなく、ＴＦＴアレイ基板を製造するこ
とが可能になる。さらに、本発明の薄膜成膜装置によれ
ば、第１のゲート絶縁膜形成から第２のゲート絶縁膜形
成に移行する際に励起電力または基板バイアス電力の切
り替え、あるいは混合ガスの混合比の切り替えを順次行
うことが可能となり、異なる特性を持つ２層のゲート絶
縁膜を連続的に形成することができる。したがって、１
層のゲート絶縁膜を形成する場合に比べて生産性をそれ
程低下させることなく、ＴＦＴアレイ基板を製造するこ
とが可能になる。さらにまた、本発明によれば、高い応
答速度を持ち、歩留まりや信頼性の面でも優れた液晶表
示装置を実現することができる。
よれば、第１のゲート絶縁膜がゲート電極と半導体能動
膜との間の耐圧を向上させる機能を持つとともに、第２
のゲート絶縁膜が半導体能動膜との間の界面特性を向上
させる機能を持っているため、ゲート絶縁膜全体として
は、所望の絶縁耐圧を持つと同時に半導体能動膜を所望
のキャリア移動度とするようなゲート絶縁膜を実現する
ことができる。その結果、動作不良が少なく、高速動作
が可能なＴＦＴを得ることができる。また、ゲート絶縁
膜の成膜方法として第１のゲート絶縁膜形成から第２の
ゲート絶縁膜形成に移行する際に励起電力または基板バ
イアス電力の切り替え、あるいは混合ガスの混合比の切
り替えのみによって、異なる特性を持つ２層のゲート絶
縁膜を連続的に形成することができる。したがって、１
層のゲート絶縁膜を形成する場合に比べて生産性をそれ
程低下させることなく、ＴＦＴアレイ基板を製造するこ
とが可能になる。さらに、本発明の薄膜成膜装置によれ
ば、第１のゲート絶縁膜形成から第２のゲート絶縁膜形
成に移行する際に励起電力または基板バイアス電力の切
り替え、あるいは混合ガスの混合比の切り替えを順次行
うことが可能となり、異なる特性を持つ２層のゲート絶
縁膜を連続的に形成することができる。したがって、１
層のゲート絶縁膜を形成する場合に比べて生産性をそれ
程低下させることなく、ＴＦＴアレイ基板を製造するこ
とが可能になる。さらにまた、本発明によれば、高い応
答速度を持ち、歩留まりや信頼性の面でも優れた液晶表
示装置を実現することができる。
【図１】 本発明の一実施の形態であるＴＦＴの構造を
示す断面図である。
示す断面図である。
【図２】 同、ＴＦＴの製造工程を示すプロセスフロー
図である。
図である。
【図３】 本実施の形態で用いる２周波励起プラズマＣ
ＶＤ装置を示す概略図である。
ＶＤ装置を示す概略図である。
【図４】 同装置の処理の第１のシーケンスを示すフロ
ーチャートである。
ーチャートである。
【図５】 同、第２のシーケンスを示すフローチャート
である。
である。
【図６】 同、ＴＦＴのゲート絶縁膜形成時のシーケン
スを示す図であり、基板バイアス電力を変化させる方法
の例を示す図である。
スを示す図であり、基板バイアス電力を変化させる方法
の例を示す図である。
【図７】 同、ＴＦＴのゲート絶縁膜形成時のシーケン
スを示す図であり、高周波励起電力を変化させる方法の
例を示す図である。
スを示す図であり、高周波励起電力を変化させる方法の
例を示す図である。
【図８】 同、ＴＦＴのゲート絶縁膜形成時のシーケン
スを示す図であり、混合ガスの流量比を変化させる方法
の例を示す図である。
スを示す図であり、混合ガスの流量比を変化させる方法
の例を示す図である。
【図９】 同、ＴＦＴを備えたＴＦＴアレイ基板を用い
た液晶表示装置の概略構成を示す断面図である。
た液晶表示装置の概略構成を示す断面図である。
【図１０】 本発明の実施例である成膜時の基板バイア
ス電力と光学的バンドギャップとの相関を示す実験デー
タである。
ス電力と光学的バンドギャップとの相関を示す実験デー
タである。
【図１１】 本発明の実施例である成膜時の印加高周波
電力と平坦部絶縁耐圧との相関を示す実験データであ
る。
電力と平坦部絶縁耐圧との相関を示す実験データであ
る。
【図１２】 本発明の実施例である成膜時の印加高周波
電力と段差部絶縁耐圧との相関を示す実験データであ
る。
電力と段差部絶縁耐圧との相関を示す実験データであ
る。
【図１３】 本発明の実施例である光学的バンドギャッ
プと電界効果移動度との相関を示す実験データである。
プと電界効果移動度との相関を示す実験データである。
【図１４】 一般の液晶表示装置の概略構成を示す平面
図である。
図である。
【図１５】 従来のＴＦＴの構造を示す断面図である。
１ ＴＦＴ ２ 透明電極 ３ ゲート電極 ４ ゲート絶縁膜 ５ 第１のゲート絶縁膜 ６ 第２のゲート絶縁膜 ７ 半導体能動膜 ８ オーミックコンタクト層 ９ ソース電極 １０ ドレイン電極 １３ 画素電極 ２９ 基板 ３０ ２周波励起プラズマＣＶＤ装置（薄膜成膜装置） ３２ 高周波電極 ３４ サセプタ電極 ３５ 成膜チャンバー
Claims (9)
- 【請求項１】 基板上に２層の絶縁膜からなるゲート絶
縁膜を挟んでゲート電極と半導体能動膜とが設けられる
とともに、前記ゲート絶縁膜が、前記ゲート電極側に設
けられゲート電極と半導体能動膜との間の耐圧を向上さ
せる第１のゲート絶縁膜と、前記半導体能動膜側に設け
られ半導体能動膜との間の界面特性を向上させる第２の
ゲート絶縁膜とからなることを特徴とする薄膜トランジ
スタ。 - 【請求項２】 前記第１のゲート絶縁膜および前記第２
のゲート絶縁膜がともに窒化ケイ素膜であり、前記第１
のゲート絶縁膜の光学的バンドギャップの値が３．０な
いし４．５ｅＶの範囲にあるとともに前記第２のゲート
絶縁膜の光学的バンドギャップの値が５．０ないし５．
３ｅＶの範囲にあることを特徴とする請求項１記載の薄
膜トランジスタ。 - 【請求項３】 成膜チャンバー内に設置した高周波電極
とこれと対峙させたサセプタ電極とを備えたプラズマＣ
ＶＤ装置を用い、シランガスとアンモニアガスとの混合
ガスを前記高周波電極と前記サセプタ電極との間に形成
される所望の高周波電界によってプラズマ化して前記第
１のゲート絶縁膜を基板上のゲート電極の上に形成し、
前記混合ガスと同一の組成の混合ガスを前記高周波電界
より大きい高周波電界によってプラズマ化して前記第２
のゲート絶縁膜を前記第１のゲート絶縁膜上に形成し、
ついで該第２のゲート絶縁膜上に半導体能動膜を形成す
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項４】 成膜チャンバー内に設置した高周波電極
とこれと対峙させたサセプタ電極とを備えたプラズマＣ
ＶＤ装置を用い、シランガスとアンモニアガスとの混合
ガスを前記高周波電極と前記サセプタ電極との間に形成
される所望の高周波電界によってプラズマ化して前記第
１のゲート絶縁膜を基板上のゲート電極の上に形成し、
前記混合ガスに比較してシランガスに対するアンモニア
ガスの混合割合が大きい混合ガスを前記高周波電界と同
一の高周波電界によってプラズマ化して前記第２のゲー
ト絶縁膜を前記第１のゲート絶縁膜上に形成し、ついで
該第２のゲート絶縁膜上に半導体能動膜を形成すること
を特徴とする請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項５】 対向配置された一対の基板の間に液晶が
挟持され、前記一対の基板の一方が請求項１記載の薄膜
トランジスタを有することを特徴とする液晶表示装置。 - 【請求項６】 成膜チャンバー内に設置した高周波電極
に対峙して設けられ基板を載置するサセプタ電極と、前
記成膜チャンバー内が所望の圧力となるよう排気しなが
ら前記成膜チャンバー内に反応ガスを供給するととも
に、該反応ガスを前記高周波電極と前記サセプタ電極と
の間に形成される第１の高周波電界によってプラズマ化
して前記基板上に第１の被膜を形成する工程と、前記高
周波電極と前記サセプタ電極との間のプラズマを維持し
ながら前記反応ガスを前記第１の高周波電界より大きな
第２の高周波電界によってプラズマ化して前記第１の被
膜の表面に第２の被膜を形成する工程とを順次行わせる
制御部とを有することを特徴とする薄膜成膜装置。 - 【請求項７】 前記高周波電極に所望のプラズマ励起電
力を印加するとともに、前記第１の被膜を形成する際に
前記サセプタ電極に印加する第１の基板バイアス電力よ
り、前記第２の被膜を形成する際に前記サセプタ電極に
印加する第２の基板バイアス電力の方を大きくすること
により、前記第１の高周波電界より前記第２の高周波電
界を大きくすることを特徴とする請求項６記載の薄膜成
膜装置。 - 【請求項８】 前記第１の被膜を形成する際に前記高周
波電極に印加する第１のプラズマ励起電力より、前記第
２の被膜を形成する際に前記高周波電極に印加する第２
のプラズマ励起電力の方を大きくすることにより、前記
第１の高周波電界より前記第２の高周波電界を大きくす
ることを特徴とする請求項６記載の薄膜成膜装置。 - 【請求項９】 成膜チャンバー内に設置した高周波電極
に対峙して設けられ基板を載置するサセプタ電極と、前
記成膜チャンバー内が所望の圧力となるよう排気しなが
ら前記成膜チャンバー内にシランガスとアンモニアガス
とが第１の混合割合で混合された第１の混合ガスを供給
する工程と、該第１の混合ガスを前記高周波電極と前記
サセプタ電極との間に形成される高周波電界によってプ
ラズマ化して前記基板上に第１の窒化珪素被膜を形成す
る工程と、前記高周波電極と前記サセプタ電極との間の
プラズマを維持しながら前記第１の混合割合よりアンモ
ニアガスの割合が大きな第２の混合割合でシランガスと
アンモニアガスとが混合された第２の混合ガスを前記成
膜チャンバー内に供給するとともに、前記第２の混合ガ
スをプラズマ化して前記第１の窒化珪素被膜の表面に第
２の窒化珪素被膜を形成する工程とを順次行わせる制御
部とを有することを特徴とする薄膜成膜装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24236099A JP4332263B2 (ja) | 1998-10-07 | 1999-08-27 | 薄膜トランジスタの製造方法 |
| KR1019990041508A KR100327445B1 (ko) | 1998-10-07 | 1999-09-28 | 박막트랜지스터와 그 제조방법 및 액정표시장치와 박막성막장치 |
| US09/413,653 US6355943B1 (en) | 1998-10-07 | 1999-10-06 | Thin film transistor, method of producing the same, liquid crystal display, and thin film forming apparatus |
| US10/020,610 US6800502B2 (en) | 1998-10-07 | 2001-12-07 | Thin film transistor, method of producing the same, liquid crystal display, and thin film forming apparatus |
| US10/631,331 US6878967B2 (en) | 1998-10-07 | 2003-07-31 | Thin film transistor, method of producing the same, liquid crystal display, and thin film forming apparatus |
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|---|---|---|---|
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Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006334701A Division JP4693759B2 (ja) | 1998-10-07 | 2006-12-12 | 薄膜成膜装置 |
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|---|---|
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ID=26535735
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|---|---|
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006185998A (ja) * | 2004-12-27 | 2006-07-13 | Ulvac Japan Ltd | 薄膜トランジスタ形成方法およびこの薄膜トランジスタを形成させるプラズマｃｖｄ装置 |
| JP2007221165A (ja) * | 2001-08-30 | 2007-08-30 | Tokyo Electron Ltd | プラズマｃｖｄ成膜方法及びプラズマｃｖｄ成膜装置 |
| JP2007227529A (ja) * | 2006-02-22 | 2007-09-06 | Tokyo Electron Ltd | 半導体装置の製造方法、プラズマ処理装置、及び記憶媒体 |
| JP2008225514A (ja) * | 2005-09-13 | 2008-09-25 | Epson Imaging Devices Corp | 液晶表示装置及びその製造方法 |
| JP2009267391A (ja) * | 2008-03-31 | 2009-11-12 | Tokyo Electron Ltd | 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置 |
| WO2011148830A1 (ja) * | 2010-05-28 | 2011-12-01 | 三菱重工業株式会社 | 半導体素子の窒化珪素膜、窒化珪素膜の製造方法及び装置 |
| WO2011148831A1 (ja) * | 2010-05-28 | 2011-12-01 | 三菱重工業株式会社 | 窒化珪素膜の製造方法及び装置 |
| KR101346863B1 (ko) | 2010-05-21 | 2014-01-02 | 미츠비시 쥬고교 가부시키가이샤 | 반도체 소자의 질화규소막, 질화규소막의 제조 방법 및 장치 |
| JP2015525369A (ja) * | 2012-06-04 | 2015-09-03 | 北京京東方光電科技有限公司 | Ｔｆｔアレイ基板及びその製造方法、表示装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030055060A (ko) * | 2001-12-26 | 2003-07-02 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| US20030122987A1 (en) * | 2001-12-28 | 2003-07-03 | Myung-Joon Kim | Array substrate for a liquid crystal display device having multi-layered metal line and fabricating method thereof |
| KR100421914B1 (ko) * | 2001-12-28 | 2004-03-11 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 제조 방법 |
| US7592239B2 (en) * | 2003-04-30 | 2009-09-22 | Industry University Cooperation Foundation-Hanyang University | Flexible single-crystal film and method of manufacturing the same |
| US20040218133A1 (en) * | 2003-04-30 | 2004-11-04 | Park Jong-Wan | Flexible electro-optical apparatus and method for manufacturing the same |
| KR100968567B1 (ko) * | 2003-07-22 | 2010-07-08 | 삼성전자주식회사 | 다층 박막의 제조 방법 및 이를 이용한 박막 트랜지스터표시판의 제조 방법 |
| US7710371B2 (en) * | 2004-12-16 | 2010-05-04 | Xerox Corporation | Variable volume between flexible structure and support surface |
| KR101326134B1 (ko) | 2007-02-07 | 2013-11-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| JP5308019B2 (ja) * | 2007-12-19 | 2013-10-09 | 三菱電機株式会社 | 薄膜トランジスタ、及びその製造方法、並びに表示装置 |
| WO2009129391A2 (en) * | 2008-04-17 | 2009-10-22 | Applied Materials, Inc. | Low temperature thin film transistor process, device property, and device stability improvement |
| JPWO2010143609A1 (ja) * | 2009-06-12 | 2012-11-22 | 株式会社アルバック | 電子装置の形成方法、電子装置、半導体装置及びトランジスタ |
| JP5375745B2 (ja) * | 2010-06-02 | 2013-12-25 | 富士電機株式会社 | 試験装置および試験方法 |
| WO2013021426A1 (ja) * | 2011-08-10 | 2013-02-14 | パナソニック株式会社 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
| US8904876B2 (en) * | 2012-09-29 | 2014-12-09 | Stryker Corporation | Flexible piezocapacitive and piezoresistive force and pressure sensors |
| KR102291463B1 (ko) * | 2015-01-22 | 2021-08-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR102283812B1 (ko) | 2015-02-04 | 2021-08-02 | 삼성디스플레이 주식회사 | 반도체 소자 및 반도체 소자를 포함하는 유기 발광 표시 장치 |
| CN116960162A (zh) * | 2017-10-12 | 2023-10-27 | 应用材料公司 | 减少等离子体引起的损坏的工艺 |
| US10515796B2 (en) * | 2017-11-21 | 2019-12-24 | Applied Materials, Inc. | Dry etch rate reduction of silicon nitride films |
| CA3111939A1 (en) | 2020-03-13 | 2021-09-13 | Certainteed Llc | Siding panel with varying profile and siding system |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63117469A (ja) | 1986-11-05 | 1988-05-21 | Sumitomo Metal Ind Ltd | 薄膜半導体装置 |
| JPH0234821A (ja) | 1988-07-25 | 1990-02-05 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPH04171418A (ja) | 1990-11-02 | 1992-06-18 | Oki Electric Ind Co Ltd | 液晶表示パネル |
| JPH05114740A (ja) | 1991-10-23 | 1993-05-07 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| US6005651A (en) * | 1992-08-04 | 1999-12-21 | Matsushita Electric Industrial Co., Ltd. | Display panel and projection display system with use of display panel |
| JPH07183395A (ja) | 1993-12-22 | 1995-07-21 | Hitachi Ltd | 半導体装置 |
| JP3344072B2 (ja) | 1994-03-31 | 2002-11-11 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
| JPH08271880A (ja) * | 1995-04-03 | 1996-10-18 | Toshiba Corp | 遮光膜，液晶表示装置および遮光膜形成用材料 |
| DE19711267A1 (de) * | 1996-03-18 | 1997-10-30 | Hyundai Electronics Ind | Vorrichtung zur chemischen Dampfabscheidung mit induktiv gekoppeltem Plasma |
| US6245202B1 (en) * | 1996-04-12 | 2001-06-12 | Hitachi, Ltd. | Plasma treatment device |
| US6444507B1 (en) * | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| CN1148600C (zh) * | 1996-11-26 | 2004-05-05 | 三星电子株式会社 | 薄膜晶体管基片及其制造方法 |
| US6010923A (en) * | 1997-03-31 | 2000-01-04 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device utilizing annealed semiconductor layer as channel region |
| CN1161820C (zh) * | 1998-07-31 | 2004-08-11 | 佳能株式会社 | 半导体层制造方法和制造设备、光生伏打电池的制造方法 |
| JP3818561B2 (ja) * | 1998-10-29 | 2006-09-06 | エルジー フィリップス エルシーディー カンパニー リミテッド | シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法 |
| JP3393469B2 (ja) * | 1999-07-15 | 2003-04-07 | 日本電気株式会社 | 薄膜半導体素子の製造方法及び薄膜半導体形成装置 |
-
1999
- 1999-08-27 JP JP24236099A patent/JP4332263B2/ja not_active Expired - Lifetime
- 1999-09-28 KR KR1019990041508A patent/KR100327445B1/ko active IP Right Grant
- 1999-10-06 US US09/413,653 patent/US6355943B1/en not_active Expired - Lifetime
-
2001
- 2001-12-07 US US10/020,610 patent/US6800502B2/en not_active Expired - Lifetime
-
2003
- 2003-07-31 US US10/631,331 patent/US6878967B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221165A (ja) * | 2001-08-30 | 2007-08-30 | Tokyo Electron Ltd | プラズマｃｖｄ成膜方法及びプラズマｃｖｄ成膜装置 |
| JP2006185998A (ja) * | 2004-12-27 | 2006-07-13 | Ulvac Japan Ltd | 薄膜トランジスタ形成方法およびこの薄膜トランジスタを形成させるプラズマｃｖｄ装置 |
| JP2008225514A (ja) * | 2005-09-13 | 2008-09-25 | Epson Imaging Devices Corp | 液晶表示装置及びその製造方法 |
| JP2007227529A (ja) * | 2006-02-22 | 2007-09-06 | Tokyo Electron Ltd | 半導体装置の製造方法、プラズマ処理装置、及び記憶媒体 |
| JP2009267391A (ja) * | 2008-03-31 | 2009-11-12 | Tokyo Electron Ltd | 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置 |
| KR101346863B1 (ko) | 2010-05-21 | 2014-01-02 | 미츠비시 쥬고교 가부시키가이샤 | 반도체 소자의 질화규소막, 질화규소막의 제조 방법 및 장치 |
| WO2011148831A1 (ja) * | 2010-05-28 | 2011-12-01 | 三菱重工業株式会社 | 窒化珪素膜の製造方法及び装置 |
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