JP2000180893A - 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 - Google Patents
電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法Info
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- Thin Film Transistor (AREA)
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】
【課題】 高い電子／正孔移動度の単結晶シリコン層を
比較的低温でかつ均一に成膜して、高性能ドライバ内蔵
のアクティブマトリクス基板と、これを用いた表示用薄
膜半導体装置等の電気光学装置とを製造する方法の提供
が望まれている。 【解決手段】 第１の基板１の一方の面上にゲート電極
１１とゲート絶縁膜とからなるゲート部を形成し、さら
に第１の基板１の一方の面上に、単結晶半導体と格子整
合の良い物質層５０を形成し、この物質層５０上に半導
体を成膜し、この半導体膜にレーザ照射処理することに
より物質層５０をシードとして単結晶半導体層７をヘテ
ロエピタキシャル成長させ、この単結晶半導体層７に所
定の処理を施してチャネル領域、ソース領域及びドレイ
ン領域を形成し、チャネル領域の下部にゲート部を有
し、周辺駆動回路部の少なくとも一部を構成するボトム
ゲート型の第１の薄膜トランジスタを形成する。
比較的低温でかつ均一に成膜して、高性能ドライバ内蔵
のアクティブマトリクス基板と、これを用いた表示用薄
膜半導体装置等の電気光学装置とを製造する方法の提供
が望まれている。 【解決手段】 第１の基板１の一方の面上にゲート電極
１１とゲート絶縁膜とからなるゲート部を形成し、さら
に第１の基板１の一方の面上に、単結晶半導体と格子整
合の良い物質層５０を形成し、この物質層５０上に半導
体を成膜し、この半導体膜にレーザ照射処理することに
より物質層５０をシードとして単結晶半導体層７をヘテ
ロエピタキシャル成長させ、この単結晶半導体層７に所
定の処理を施してチャネル領域、ソース領域及びドレイ
ン領域を形成し、チャネル領域の下部にゲート部を有
し、周辺駆動回路部の少なくとも一部を構成するボトム
ゲート型の第１の薄膜トランジスタを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気光学装置、電
気光学装置用の駆動基板、及びこれらの製造方法に係
り、特に、絶縁基板上にヘテロエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるボトムゲート型
の薄膜絶縁ゲート型電界効果トランジスタ（以下、ボト
ムゲート型ＭＯＳＴＦＴと呼称する。）を有した構造及
びその製造方法に関する。
気光学装置用の駆動基板、及びこれらの製造方法に係
り、特に、絶縁基板上にヘテロエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるボトムゲート型
の薄膜絶縁ゲート型電界効果トランジスタ（以下、ボト
ムゲート型ＭＯＳＴＦＴと呼称する。）を有した構造及
びその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザアニールを行った多結晶シリコンをＴＦＴに
用いた表示部と駆動回路との一体型（特開平７−１３１
０３０号公報）などが知られている。
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザアニールを行った多結晶シリコンをＴＦＴに
用いた表示部と駆動回路との一体型（特開平７−１３１
０３０号公報）などが知られている。
【０００３】
【発明が解決しようとする課題】しかし、前記した従来
のアモルファスシリコンＴＦＴでは、生産性は良いもの
の電子移動度が０．５〜１．０ｃｍ2 ／ｖ・ｓｅｃ前後
と低いため、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭ
ＯＳＴＦＴと呼称する。）を作ることができない。した
がって、表示部と同じガラス基板上に、このｐＭＯＳＴ
ＦＴを用いた周辺駆動部を形成することができず、ドラ
イバＩＣを外付けにしてＴＡＢ方式等で実装しているこ
とから、コストダウンが困難になっており、また高精細
化にも限界がある。さらに、電子移動度が０．５〜１．
０ｃｍ2 ／ｖ・ｓｅｃ前後と低いため、十分なオン電流
がとれず、表示部に用いた場合にトランジスタサイズが
必然的に大きくなってしまい、画素を高開口率にするの
に不利になっている。
のアモルファスシリコンＴＦＴでは、生産性は良いもの
の電子移動度が０．５〜１．０ｃｍ2 ／ｖ・ｓｅｃ前後
と低いため、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭ
ＯＳＴＦＴと呼称する。）を作ることができない。した
がって、表示部と同じガラス基板上に、このｐＭＯＳＴ
ＦＴを用いた周辺駆動部を形成することができず、ドラ
イバＩＣを外付けにしてＴＡＢ方式等で実装しているこ
とから、コストダウンが困難になっており、また高精細
化にも限界がある。さらに、電子移動度が０．５〜１．
０ｃｍ2 ／ｖ・ｓｅｃ前後と低いため、十分なオン電流
がとれず、表示部に用いた場合にトランジスタサイズが
必然的に大きくなってしまい、画素を高開口率にするの
に不利になっている。
【０００４】また、前記した従来の多結晶シリコンＴＦ
Ｔでは、その電子移動度が７０〜１００ｃｍ2 ／ｖ・ｓ
ｅｃであって高精細化に対応でき、したがって最近では
駆動回路一体型の多結晶シリコンＴＦＴを用いたＬＣＤ
（液晶表示装置）が注目されている。しかしながら、１
５インチ以上の大型ＬＣＤの場合では、多結晶シリコン
の電子移動度が７０〜１００ｃｍ2 ／ｖ・ｓｅｃである
ことから、駆動能力が不足し、結局、外付けの駆動回路
用ＩＣが必要となっている。
Ｔでは、その電子移動度が７０〜１００ｃｍ2 ／ｖ・ｓ
ｅｃであって高精細化に対応でき、したがって最近では
駆動回路一体型の多結晶シリコンＴＦＴを用いたＬＣＤ
（液晶表示装置）が注目されている。しかしながら、１
５インチ以上の大型ＬＣＤの場合では、多結晶シリコン
の電子移動度が７０〜１００ｃｍ2 ／ｖ・ｓｅｃである
ことから、駆動能力が不足し、結局、外付けの駆動回路
用ＩＣが必要となっている。
【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ2の形成が必要なため、専用の半導体製造装置を使用
せざるを得ない。そのため、ウエハサイズについては８
〜１２インチφが限界であり、高耐熱性で高価な石英ガ
ラスの採用が余儀なくされ、コストダウンが困難になっ
ている。したがって、得られた製品は現在のところＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されてしまっ
ている。
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ2の形成が必要なため、専用の半導体製造装置を使用
せざるを得ない。そのため、ウエハサイズについては８
〜１２インチφが限界であり、高耐熱性で高価な石英ガ
ラスの採用が余儀なくされ、コストダウンが困難になっ
ている。したがって、得られた製品は現在のところＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されてしまっ
ている。
【０００６】さらに、前記した従来のエキシマレーザア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザ出力の安定性、大型化による装置価格の上昇、歩留／
品質低下等の問題が山積している。
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザ出力の安定性、大型化による装置価格の上昇、歩留／
品質低下等の問題が山積している。
【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。
【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するＬＤＤ構造（Li
ghtly doped drain 構造）のｎチャンネルのＭＯＳＴＦ
Ｔ（以降、ｎＭＯＳＴＦＴと呼称する。）又はｐＭＯＳ
ＴＦＴ又は高い駆動能力の相補型薄膜絶縁ゲート電界効
果トランジスタ（以降、ｃＭＯＳＴＦＴと呼称する。）
の表示部と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又
はｐＭＯＳＴＦＴ、あるいはこれらの混在からなる周辺
駆動回路とを一体化した構成を可能とし、高画質、高精
細、狭額縁、高効率、大画面の表示パネルを実現するこ
とができ、しかも歪点が比較的低い大型のガラス基板で
あっても使用でき、生産性が高く、高価な製造設備が不
要であってコストダウンが可能となり、さらに、しきい
値調整が容易であって低抵抗化による高速動作と大画面
化を可能にすることにある。
いて、高い電子／正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するＬＤＤ構造（Li
ghtly doped drain 構造）のｎチャンネルのＭＯＳＴＦ
Ｔ（以降、ｎＭＯＳＴＦＴと呼称する。）又はｐＭＯＳ
ＴＦＴ又は高い駆動能力の相補型薄膜絶縁ゲート電界効
果トランジスタ（以降、ｃＭＯＳＴＦＴと呼称する。）
の表示部と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又
はｐＭＯＳＴＦＴ、あるいはこれらの混在からなる周辺
駆動回路とを一体化した構成を可能とし、高画質、高精
細、狭額縁、高効率、大画面の表示パネルを実現するこ
とができ、しかも歪点が比較的低い大型のガラス基板で
あっても使用でき、生産性が高く、高価な製造設備が不
要であってコストダウンが可能となり、さらに、しきい
値調整が容易であって低抵抗化による高速動作と大画面
化を可能にすることにある。
【０００９】
【課題を解決するための手段】本発明では、画素電極
（例えばマトリクス状に配列された複数の画素電極：以
下同様）と、この表示部の周辺に配された周辺駆動回路
部とを第１の基板（すなわち、駆動用の基板：以下同
様）との間に液晶などの所定の光学材料を介在させてな
る電気光学装置、及びこの電気光学装置用の駆動基板に
おいて、前記第１の基板の一方の面上にゲート電極とゲ
ート絶縁膜とからなるゲート部が形成され、前記第１の
基板の前記一方の面上に、単結晶半導体（例えば単結晶
シリコン）と格子整合の良い物質層が形成され、この物
質層及び前記ゲート部を含む前記第１の基板上に、前記
物質層上に形成された半導体からなる膜が、レーザ照射
処理によって加熱溶融されさらに冷却固化されることに
より、前記物質層をシードとしてヘテロエピタキシャル
成長することによってなる単結晶半導体層（例えば単結
晶シリコン層）が形成され、この単結晶半導体層をチャ
ンネル領域、ソース領域及びドレイン領域とし、前記チ
ャンネル領域の下部に前記ゲート部を有するボトムゲー
ト型の第１の薄膜トランジスタが前記周辺駆動回路部の
少なくとも一部を構成していることを前記課題の解決手
段としている。
（例えばマトリクス状に配列された複数の画素電極：以
下同様）と、この表示部の周辺に配された周辺駆動回路
部とを第１の基板（すなわち、駆動用の基板：以下同
様）との間に液晶などの所定の光学材料を介在させてな
る電気光学装置、及びこの電気光学装置用の駆動基板に
おいて、前記第１の基板の一方の面上にゲート電極とゲ
ート絶縁膜とからなるゲート部が形成され、前記第１の
基板の前記一方の面上に、単結晶半導体（例えば単結晶
シリコン）と格子整合の良い物質層が形成され、この物
質層及び前記ゲート部を含む前記第１の基板上に、前記
物質層上に形成された半導体からなる膜が、レーザ照射
処理によって加熱溶融されさらに冷却固化されることに
より、前記物質層をシードとしてヘテロエピタキシャル
成長することによってなる単結晶半導体層（例えば単結
晶シリコン層）が形成され、この単結晶半導体層をチャ
ンネル領域、ソース領域及びドレイン領域とし、前記チ
ャンネル領域の下部に前記ゲート部を有するボトムゲー
ト型の第１の薄膜トランジスタが前記周辺駆動回路部の
少なくとも一部を構成していることを前記課題の解決手
段としている。
【００１０】なお、本発明において単結晶半導体は、単
結晶シリコンはもちろん、単結晶化合物半導体、例えば
単結晶ガリウム・ヒ素（Ｇａ・Ａｓ）や単結晶シリコン
・ゲルマニウム（Ｓｉ・Ｇｅ）をも含む概念である（以
下、同様）。また、本発明において単結晶とは、亜粒界
や転位を含有する単結晶についてもこれを含めた概念で
ある（以下、同様）。
結晶シリコンはもちろん、単結晶化合物半導体、例えば
単結晶ガリウム・ヒ素（Ｇａ・Ａｓ）や単結晶シリコン
・ゲルマニウム（Ｓｉ・Ｇｅ）をも含む概念である（以
下、同様）。また、本発明において単結晶とは、亜粒界
や転位を含有する単結晶についてもこれを含めた概念で
ある（以下、同様）。
【００１１】また、前記薄膜トランジスタについては、
電界効果トランジスタ（ＦＥＴ）（これにはＭＯＳ型と
接合型があるが、いずれでもよい。）とバイポーラトラ
ンジスタとがあるが、本発明はいずれのトランジスタに
も適用できる（以下、同様）。
電界効果トランジスタ（ＦＥＴ）（これにはＭＯＳ型と
接合型があるが、いずれでもよい。）とバイポーラトラ
ンジスタとがあるが、本発明はいずれのトランジスタに
も適用できる（以下、同様）。
【００１２】また、本発明は、この電気光学装置及びそ
の駆動基板を効果的に製造する方法として、画素電極
（例えばマトリクス状に配列された複数の画素電極：以
下同様）が配された表示部と、この表示部の周辺に配さ
れた周辺駆動回路部とを第１の基板（すなわち、駆動用
の基板：以下同様）との間に液晶などの所定の光学材料
を介在させてなる電気光学装置、及びこの電気光学装置
用の駆動基板の製造方法において、前記第１の基板の一
方の面上にゲート電極とゲート絶縁膜とからなるゲート
部を形成する工程と、前記第１の基板の前記一方の面上
に、単結晶半導体（例えば単結晶シリコン）と格子整合
の良い物質層を形成する工程と、前記物質層及び前記ゲ
ート部を含む前記第１の基板上に半導体を成膜する工程
と、前記半導体からなる膜にレーザ照射処理して該膜を
加熱溶融しさらに冷却固化することにより、前記物質層
をシードとして単結晶半導体層（例えば単結晶シリコ
ン）をヘテロエピタキシャル成長させる工程と、この単
結晶半導体層に所定の処理を施してチャンネル領域、ソ
ース領域及びドレイン領域を形成する工程と、前記チャ
ンネル領域の下部に前記ゲート部を有し、前記周辺駆動
回路部の少なくとも一部を構成するボトムゲート型の第
１の薄膜トランジスタを形成する工程と、を有すること
を前記課題の解決手段している。
の駆動基板を効果的に製造する方法として、画素電極
（例えばマトリクス状に配列された複数の画素電極：以
下同様）が配された表示部と、この表示部の周辺に配さ
れた周辺駆動回路部とを第１の基板（すなわち、駆動用
の基板：以下同様）との間に液晶などの所定の光学材料
を介在させてなる電気光学装置、及びこの電気光学装置
用の駆動基板の製造方法において、前記第１の基板の一
方の面上にゲート電極とゲート絶縁膜とからなるゲート
部を形成する工程と、前記第１の基板の前記一方の面上
に、単結晶半導体（例えば単結晶シリコン）と格子整合
の良い物質層を形成する工程と、前記物質層及び前記ゲ
ート部を含む前記第１の基板上に半導体を成膜する工程
と、前記半導体からなる膜にレーザ照射処理して該膜を
加熱溶融しさらに冷却固化することにより、前記物質層
をシードとして単結晶半導体層（例えば単結晶シリコ
ン）をヘテロエピタキシャル成長させる工程と、この単
結晶半導体層に所定の処理を施してチャンネル領域、ソ
ース領域及びドレイン領域を形成する工程と、前記チャ
ンネル領域の下部に前記ゲート部を有し、前記周辺駆動
回路部の少なくとも一部を構成するボトムゲート型の第
１の薄膜トランジスタを形成する工程と、を有すること
を前記課題の解決手段している。
【００１３】本発明によれば、特に単結晶シリコンと格
子整合の良い前記物質層（例えば結晶性サファイア膜）
をシードにして、この物質層上に形成した半導体膜をレ
ーザ照射処理で加熱溶融しさらに冷却固化することによ
り、ヘテロエピタキシャル成長させて単結晶シリコン層
などの単結晶半導体層を形成し、このエピタキシャル成
長層を、アクティブマトリクス基板などの駆動基板の周
辺駆動回路のボトムゲート型ＭＯＳＴＦＴや、表示部−
周辺駆動回路一体型のＬＣＤなどの電気光学装置におけ
る周辺駆動回路のボトムゲート型ＭＯＳＴＦＴなどに用
いているので、以下の（Ａ）〜（Ｇ）に示す顕著な作用
を奏する。
子整合の良い前記物質層（例えば結晶性サファイア膜）
をシードにして、この物質層上に形成した半導体膜をレ
ーザ照射処理で加熱溶融しさらに冷却固化することによ
り、ヘテロエピタキシャル成長させて単結晶シリコン層
などの単結晶半導体層を形成し、このエピタキシャル成
長層を、アクティブマトリクス基板などの駆動基板の周
辺駆動回路のボトムゲート型ＭＯＳＴＦＴや、表示部−
周辺駆動回路一体型のＬＣＤなどの電気光学装置におけ
る周辺駆動回路のボトムゲート型ＭＯＳＴＦＴなどに用
いているので、以下の（Ａ）〜（Ｇ）に示す顕著な作用
を奏する。
【００１４】（Ａ）単結晶シリコンと格子整合の良い物
質層（例えば結晶性サファイア膜）を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、５４０ｃｍ2 ／ｖ・ｓｅｃ以上の高い
電子移動度の単結晶シリコン層の如き単結晶半導体層が
得られるので、高性能ドライバ内蔵の表示用薄膜半導体
装置などの電気光学装置の製造が可能となる。
質層（例えば結晶性サファイア膜）を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、５４０ｃｍ2 ／ｖ・ｓｅｃ以上の高い
電子移動度の単結晶シリコン層の如き単結晶半導体層が
得られるので、高性能ドライバ内蔵の表示用薄膜半導体
装置などの電気光学装置の製造が可能となる。
【００１５】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコンボトムゲート
型ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するＬＤＤ
（Lightly doped drain ）構造〕を有するｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、
高い駆動能力のｃＭＯＳ、ｎＭＯＳ、又はｐＭＯＳＴＦ
Ｔ、あるいはこれらの混在からなる周辺回路と一体化し
た構成が可能となり、高画質、高精細、狭額縁、高効
率、大画面の表示パネルが実現する。特に、多結晶シリ
コンでは、ＬＣＤ用ＴＦＴとして高い正孔移動度のｐＭ
ＯＳＴＦＴを形成するのは難しいが、本発明による単結
晶シリコン層では、正孔でも十分に高い移動度を示すた
め、電子と正孔とをそれぞれ単独に、あるいは双方を組
み合わせて駆動する周辺駆動回路を作製することがで
き、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ
構造の表示部用ＴＦＴと一体化したパネルを実現でき
る。また、小型〜中型パネルの場合には、周辺の一対の
垂直駆動回路の一方を省略できる可能性がある。
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコンボトムゲート
型ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するＬＤＤ
（Lightly doped drain ）構造〕を有するｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、
高い駆動能力のｃＭＯＳ、ｎＭＯＳ、又はｐＭＯＳＴＦ
Ｔ、あるいはこれらの混在からなる周辺回路と一体化し
た構成が可能となり、高画質、高精細、狭額縁、高効
率、大画面の表示パネルが実現する。特に、多結晶シリ
コンでは、ＬＣＤ用ＴＦＴとして高い正孔移動度のｐＭ
ＯＳＴＦＴを形成するのは難しいが、本発明による単結
晶シリコン層では、正孔でも十分に高い移動度を示すた
め、電子と正孔とをそれぞれ単独に、あるいは双方を組
み合わせて駆動する周辺駆動回路を作製することがで
き、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ
構造の表示部用ＴＦＴと一体化したパネルを実現でき
る。また、小型〜中型パネルの場合には、周辺の一対の
垂直駆動回路の一方を省略できる可能性がある。
【００１６】（Ｃ）そして、前記した物質層をヘテロエ
ピタキシャル成長のシードとして用い、かつこの物質層
上に、半導体膜をレーザ照射処理することで単結晶シリ
コン層などの単結晶半導体層を形成できるから、基板上
に低温で単結晶シリコン層などを均一に形成することが
できる。したがって、歪点の比較的低いガラス基板や耐
熱性有機基板などの入手し易く、低コストで物性も良好
な基板を用いることができ、また基板の大型化も可能と
なる。
ピタキシャル成長のシードとして用い、かつこの物質層
上に、半導体膜をレーザ照射処理することで単結晶シリ
コン層などの単結晶半導体層を形成できるから、基板上
に低温で単結晶シリコン層などを均一に形成することが
できる。したがって、歪点の比較的低いガラス基板や耐
熱性有機基板などの入手し易く、低コストで物性も良好
な基板を用いることができ、また基板の大型化も可能と
なる。
【００１７】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールが不要となる
から、生産性が高く、高価な製造設備が不要でコストダ
ウンが可能になる。
時間（約６００℃、十数時間）のアニールが不要となる
から、生産性が高く、高価な製造設備が不要でコストダ
ウンが可能になる。
【００１８】（Ｅ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、レーザの
照射エネルギーや照射時間など、さらには基板の加熱温
度や冷却速度等の調整により、広範囲のＰ型又はＮ型の
導電型と高移動度の単結晶シリコン層が容易に得られる
ので、Ｖｔｈ（しきい値）調整が容易になり、また低抵
抗化による高速動作も可能になる。
は、結晶性サファイア膜等の物質層の結晶性、レーザの
照射エネルギーや照射時間など、さらには基板の加熱温
度や冷却速度等の調整により、広範囲のＰ型又はＮ型の
導電型と高移動度の単結晶シリコン層が容易に得られる
ので、Ｖｔｈ（しきい値）調整が容易になり、また低抵
抗化による高速動作も可能になる。
【００１９】（Ｆ）また、物質層上の半導体（アモルフ
ァスシリコン又は多結晶シリコン）膜、あるいはこれを
レーザ照射処理することによって得られる単結晶半導体
層（単結晶シリコン層）に、Ｎ型あるいはＰ型のキャリ
ア不純物（ボロン、リン、アンチモン、ヒ素、ビスマ
ス、アルミニウムなど）を混入（導入）すれば、単結晶
半導体層（単結晶シリコン層）の不純物種及び／又はそ
の濃度、すなわちＰ型／Ｎ型等の導電型及び／又はキャ
リア濃度を任意に制御することができる。
ァスシリコン又は多結晶シリコン）膜、あるいはこれを
レーザ照射処理することによって得られる単結晶半導体
層（単結晶シリコン層）に、Ｎ型あるいはＰ型のキャリ
ア不純物（ボロン、リン、アンチモン、ヒ素、ビスマ
ス、アルミニウムなど）を混入（導入）すれば、単結晶
半導体層（単結晶シリコン層）の不純物種及び／又はそ
の濃度、すなわちＰ型／Ｎ型等の導電型及び／又はキャ
リア濃度を任意に制御することができる。
【００２０】（Ｇ）結晶性サファイア膜などの前記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【００２１】
【発明の実施の形態】以下、本発明を詳しく説明する。
本発明においては、単結晶半導体層、特に単結晶シリコ
ン層に所定の処理を施してチャンネル領域、ソース領域
及びドレイン領域を形成し、さらに、チャンネル領域の
上部にゲート部を有するボトムゲート型の第１の薄膜ト
ランジスタを、前記周辺駆動回路部の少なくとも一部を
構成するようにして形成配置するのが好ましい。
本発明においては、単結晶半導体層、特に単結晶シリコ
ン層に所定の処理を施してチャンネル領域、ソース領域
及びドレイン領域を形成し、さらに、チャンネル領域の
上部にゲート部を有するボトムゲート型の第１の薄膜ト
ランジスタを、前記周辺駆動回路部の少なくとも一部を
構成するようにして形成配置するのが好ましい。
【００２２】前記第１の薄膜トランジスタを形成する第
１の基板としては、絶縁基板が好適に用いられる。ま
た、前記物質層については、サファイア（Ａｌ
2 Ｏ3 ）、スピネル構造体（例えばＭｇＯ・Ａｌ
2 Ｏ3 ）、フッ化カルシウム（ＣａＦ2 ）、フッ化スト
ロンチウム（ＳｒＦ2 ）、フッ化バリウム（Ｂａ
Ｆ2 ）、リン化ボロン（ＢＰ）、酸化イットリウム
（（Ｙ2 Ｏ3 ）m ）及び酸化ジルコニウム（（Ｚｒ
Ｏ2 ）1-m ）等からなる群より選ばれた物質で形成する
のが好ましい。
１の基板としては、絶縁基板が好適に用いられる。ま
た、前記物質層については、サファイア（Ａｌ
2 Ｏ3 ）、スピネル構造体（例えばＭｇＯ・Ａｌ
2 Ｏ3 ）、フッ化カルシウム（ＣａＦ2 ）、フッ化スト
ロンチウム（ＳｒＦ2 ）、フッ化バリウム（Ｂａ
Ｆ2 ）、リン化ボロン（ＢＰ）、酸化イットリウム
（（Ｙ2 Ｏ3 ）m ）及び酸化ジルコニウム（（Ｚｒ
Ｏ2 ）1-m ）等からなる群より選ばれた物質で形成する
のが好ましい。
【００２３】このような物質をシードとして、アモルフ
ァスシリコンや多結晶シリコンからなる半導体膜をレー
ザ照射処理することにより、前記単結晶シリコン層を形
成することができる。すなわち、アルゴンレーザやエキ
シマレーザ等のレーザで半導体膜を照射処理してこれを
加熱溶融し、さらにこれを冷却（好ましくは徐冷）する
ことにより、前記物質層（例えばサファイア結晶）をシ
ーズにして半導体（シリコン）をヘテロエピタキシャル
成長させ、単結晶シリコン層（５〜１００ｎｍ厚、好ま
しくは３０〜５０ｎｍ厚）を形成することができるので
ある。レーザ照射処理に用いるレーザビームとしては、
ラインビーム（例えば２７５×０．３〜０．４ｍｍ2 ）
およびエリアビーム（例えば１００×１００ｍｍ2 ）の
いずれも使用可能である。
ァスシリコンや多結晶シリコンからなる半導体膜をレー
ザ照射処理することにより、前記単結晶シリコン層を形
成することができる。すなわち、アルゴンレーザやエキ
シマレーザ等のレーザで半導体膜を照射処理してこれを
加熱溶融し、さらにこれを冷却（好ましくは徐冷）する
ことにより、前記物質層（例えばサファイア結晶）をシ
ーズにして半導体（シリコン）をヘテロエピタキシャル
成長させ、単結晶シリコン層（５〜１００ｎｍ厚、好ま
しくは３０〜５０ｎｍ厚）を形成することができるので
ある。レーザ照射処理に用いるレーザビームとしては、
ラインビーム（例えば２７５×０．３〜０．４ｍｍ2 ）
およびエリアビーム（例えば１００×１００ｍｍ2 ）の
いずれも使用可能である。
【００２４】レーザ照射処理に短波長パルレーザ光（例
えばエキシマレーザ）を用いる場合、そのレーザ波長を
１００〜４００（ｎｍ）、実用範囲を１５０〜３５０
（ｎｍ）（例えばＸｅＣｌ；３０８ｎｍ波長）、パルス
幅を１００ｎｓｅｃ以下（好ましくは１０〜５０ｎｓｅ
ｃ）、パルスのピーク強度を１０6 Ｗ／ｃｍ2 〜１０8
Ｗ／ｃｍ2 程度、フルーエンス（１回のパルスのエネル
ギー）を１Ｊ／ｃｍ2 以下（好ましくは５０ｍＪ／ｃｍ
2 〜５００ｍＪ／ｃｍ2 、より好ましくは２００ｍＪ／
ｃｍ2 〜５００ｍＪ／ｃｍ2 ）とする。そして、このよ
うな短波長パルレーザ光を、９５％以上のオーバーラッ
プスキャニングで照射を行うようにするのが好ましい。
なお、このようなレーザ照射処理による単結晶シリコン
層の形成については、全体でなく所定の場所のみ、すな
わちＴＦＴ形成領域のみを局部的にレーザ照射処理して
エピタキシャル成長させる、といった方法も採用可能で
ある。また、このようなレーザ照射処理による単結晶シ
リコン層の形成に際しては、基板温度を２００〜５００
℃に加熱するのが好ましい。
えばエキシマレーザ）を用いる場合、そのレーザ波長を
１００〜４００（ｎｍ）、実用範囲を１５０〜３５０
（ｎｍ）（例えばＸｅＣｌ；３０８ｎｍ波長）、パルス
幅を１００ｎｓｅｃ以下（好ましくは１０〜５０ｎｓｅ
ｃ）、パルスのピーク強度を１０6 Ｗ／ｃｍ2 〜１０8
Ｗ／ｃｍ2 程度、フルーエンス（１回のパルスのエネル
ギー）を１Ｊ／ｃｍ2 以下（好ましくは５０ｍＪ／ｃｍ
2 〜５００ｍＪ／ｃｍ2 、より好ましくは２００ｍＪ／
ｃｍ2 〜５００ｍＪ／ｃｍ2 ）とする。そして、このよ
うな短波長パルレーザ光を、９５％以上のオーバーラッ
プスキャニングで照射を行うようにするのが好ましい。
なお、このようなレーザ照射処理による単結晶シリコン
層の形成については、全体でなく所定の場所のみ、すな
わちＴＦＴ形成領域のみを局部的にレーザ照射処理して
エピタキシャル成長させる、といった方法も採用可能で
ある。また、このようなレーザ照射処理による単結晶シ
リコン層の形成に際しては、基板温度を２００〜５００
℃に加熱するのが好ましい。
【００２５】このようなレーザ照射処理にあっては、照
射エネルギー、照射時間、照射及びスキャニング方法、
低反射膜の有無、照射時の雰囲気（真空又は不活性ガス
中）等の条件によって溶融状態および冷却状態が影響を
受け、シリコン結晶性（例えば、電子／正孔移動度、リ
ーク電流等）が変化するので、予め実験等によって目的
とするシリコン結晶性を得る条件を決定しておく必要が
ある。また、アモルファスシリコンや多結晶シリコンか
らなる半導体膜に予めＮ型又はＰ型キャリア不純物を混
入しておくことにより、得られる単結晶シリコン層を任
意の濃度のＮ型又はＰ型キャリア不純物を含有するもの
に形成することができる。
射エネルギー、照射時間、照射及びスキャニング方法、
低反射膜の有無、照射時の雰囲気（真空又は不活性ガス
中）等の条件によって溶融状態および冷却状態が影響を
受け、シリコン結晶性（例えば、電子／正孔移動度、リ
ーク電流等）が変化するので、予め実験等によって目的
とするシリコン結晶性を得る条件を決定しておく必要が
ある。また、アモルファスシリコンや多結晶シリコンか
らなる半導体膜に予めＮ型又はＰ型キャリア不純物を混
入しておくことにより、得られる単結晶シリコン層を任
意の濃度のＮ型又はＰ型キャリア不純物を含有するもの
に形成することができる。
【００２６】また、本発明においては、上述したように
基板として絶縁基板が好適に用いられ、特に歪点の低い
ガラス基板や耐熱性有機基板が用いられる。よって、大
型ガラス基板（例えば１ｍ2 以上）上に単結晶シリコン
層を作製することが可能であり、また、レーザ照射処理
による単結晶シリコン層形成時の基板温度を前記したよ
うに２００〜５００℃程度の低温にすることができるた
め、ガラス基板として、例えば歪点が４７０〜６７０℃
と低いガラスを用いることができる。このような基板
は、安価で薄板化が容易であり、長尺ロール化された基
板にも作製可能である。したがって、このような長尺ロ
ール化ガラス板や耐熱性有機基板上に、前記手法によ
り、ヘテロエピタキシャル成長による単結晶シリコン層
を連続して又は非連続に作製することができる。
基板として絶縁基板が好適に用いられ、特に歪点の低い
ガラス基板や耐熱性有機基板が用いられる。よって、大
型ガラス基板（例えば１ｍ2 以上）上に単結晶シリコン
層を作製することが可能であり、また、レーザ照射処理
による単結晶シリコン層形成時の基板温度を前記したよ
うに２００〜５００℃程度の低温にすることができるた
め、ガラス基板として、例えば歪点が４７０〜６７０℃
と低いガラスを用いることができる。このような基板
は、安価で薄板化が容易であり、長尺ロール化された基
板にも作製可能である。したがって、このような長尺ロ
ール化ガラス板や耐熱性有機基板上に、前記手法によ
り、ヘテロエピタキシャル成長による単結晶シリコン層
を連続して又は非連続に作製することができる。
【００２７】なお、このような歪点が低いガラスの上層
へは、このガラス内部からその構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド（ＳｉＮ）などの膜（厚さ例えば５０〜
２００ｎｍ程度）を形成するのが好ましい。
へは、このガラス内部からその構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド（ＳｉＮ）などの膜（厚さ例えば５０〜
２００ｎｍ程度）を形成するのが好ましい。
【００２８】物質層上への半導体（例えばアモルファス
シリコン、多結晶シリコン）の成膜方法としては、スパ
ッタ法やプラズマＣＶＤ法等の公知の手法が採用可能で
あり、その際、ターゲットにＰやＢなどのＮ型あるいは
Ｐ型のキャリア不純物を添加しておき、あるいは供給ガ
ス中にＰＨ3 やＢ2 Ｈ6 などのドーピングガスを混合し
ておけば、単結晶シリコン層をＮ型あるいはＰ型化する
ことができる。そして、このように単結晶シリコン層を
Ｎ型あるいはＰ型化しておけば、ｎＭＯＳＴＦＴ又はｐ
ＭＯＳＴＦＴの作製を容易にすることができ、これによ
りｃＭＯＳＴＦＴの作製も容易にすることができる。
シリコン、多結晶シリコン）の成膜方法としては、スパ
ッタ法やプラズマＣＶＤ法等の公知の手法が採用可能で
あり、その際、ターゲットにＰやＢなどのＮ型あるいは
Ｐ型のキャリア不純物を添加しておき、あるいは供給ガ
ス中にＰＨ3 やＢ2 Ｈ6 などのドーピングガスを混合し
ておけば、単結晶シリコン層をＮ型あるいはＰ型化する
ことができる。そして、このように単結晶シリコン層を
Ｎ型あるいはＰ型化しておけば、ｎＭＯＳＴＦＴ又はｐ
ＭＯＳＴＦＴの作製を容易にすることができ、これによ
りｃＭＯＳＴＦＴの作製も容易にすることができる。
【００２９】このように、基板上にヘテロエピタキシャ
ル成長させて形成する単結晶シリコン層を、周辺駆動回
路の少なくとも一部を構成するボトムゲート型ＭＯＳＴ
ＦＴのチャンネル領域、ソース領域、ドレイン領域の形
成層とすることにより、これら各領域の不純物種及び／
又はその濃度を制御することができる。
ル成長させて形成する単結晶シリコン層を、周辺駆動回
路の少なくとも一部を構成するボトムゲート型ＭＯＳＴ
ＦＴのチャンネル領域、ソース領域、ドレイン領域の形
成層とすることにより、これら各領域の不純物種及び／
又はその濃度を制御することができる。
【００３０】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタは、ｎチャンネル型、ｐチャンネル型又は
相補型の絶縁ゲート電界効果トランジスタを構成し、例
えば相補型とｎチャンネル型との組、相補型とｐチャン
ネル型との組、又は相補型とｎチャンネル型とｐチャン
ネル型との組からなっている。また、前記周辺駆動回路
部及び／又は前記表示部の薄膜トランジスタの少なくと
も一部は、ＬＤＤ（Lightly doped drain ）構造を有し
ているのが好ましい。なお、ＬＤＤ構造は、ゲート−ド
レイン間のみならず、ゲート−ソース間にも、又はゲー
トソース間及びゲート−ドレイン間の両方に設けてもよ
い（これをダブルＬＤＤと呼称する）。
トランジスタは、ｎチャンネル型、ｐチャンネル型又は
相補型の絶縁ゲート電界効果トランジスタを構成し、例
えば相補型とｎチャンネル型との組、相補型とｐチャン
ネル型との組、又は相補型とｎチャンネル型とｐチャン
ネル型との組からなっている。また、前記周辺駆動回路
部及び／又は前記表示部の薄膜トランジスタの少なくと
も一部は、ＬＤＤ（Lightly doped drain ）構造を有し
ているのが好ましい。なお、ＬＤＤ構造は、ゲート−ド
レイン間のみならず、ゲート−ソース間にも、又はゲー
トソース間及びゲート−ドレイン間の両方に設けてもよ
い（これをダブルＬＤＤと呼称する）。
【００３１】特に、前記ＭＯＳＴＦＴについては、表示
部においてはｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤ
Ｄ型ＴＦＴを構成し、周辺駆動回路部においては、ｃＭ
ＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらが混在
した状態を構成させるのが好ましい。
部においてはｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤ
Ｄ型ＴＦＴを構成し、周辺駆動回路部においては、ｃＭ
ＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらが混在
した状態を構成させるのが好ましい。
【００３２】本発明においては、前記基板及び／又はそ
の上の膜に段差を設け、この段差を前記物質層と共に、
単結晶シリコン層（単結晶半導体層）のエピタキシャル
成長時のシードとしてもよい。ここで、この段差として
は、断面視した状態で底面に対し側面が直角、もしくは
下端側へ（望ましくは）９０°以下の底角をなす傾斜状
となるような凹部として、絶縁基板又はその上のＳｉＮ
などの膜（あるいはこれらの双方）に形成する。また、
この段差は、前記能動素子、例えば薄膜トランジスタの
前記チャンネル領域、ソース領域及びドレイン領域で形
成される素子領域の少なくとも一辺に沿って形成するの
が好ましい。さらに、前記受動素子、例えば抵抗が形成
される素子領域の少なくとも一辺に沿って形成するよう
にしてもよい。
の上の膜に段差を設け、この段差を前記物質層と共に、
単結晶シリコン層（単結晶半導体層）のエピタキシャル
成長時のシードとしてもよい。ここで、この段差として
は、断面視した状態で底面に対し側面が直角、もしくは
下端側へ（望ましくは）９０°以下の底角をなす傾斜状
となるような凹部として、絶縁基板又はその上のＳｉＮ
などの膜（あるいはこれらの双方）に形成する。また、
この段差は、前記能動素子、例えば薄膜トランジスタの
前記チャンネル領域、ソース領域及びドレイン領域で形
成される素子領域の少なくとも一辺に沿って形成するの
が好ましい。さらに、前記受動素子、例えば抵抗が形成
される素子領域の少なくとも一辺に沿って形成するよう
にしてもよい。
【００３３】この場合、前記基板としての絶縁基板上
に、エピタキシャル成長のシードとなる前記段差を所定
位置に形成し、この段差を含む前記絶縁基板上に前記物
質層を形成するようにしてもよく、あるいは、前記物質
層に前記段差を形成し、この段差を含む前記物質層上に
前記単結晶シリコン層（単結晶半導体層）を形成しても
よい。いずれの場合においても、下地の結晶方位を受け
継いで結晶成長させる、通常のヘテロエピタキシャル成
長のシードとなる前記物質層に加え、前記段差が、下地
の形状によって結晶成長させる、グラフォエピタキッシ
ャル成長のシードとして作用するため、より結晶性の高
い単結晶シリコン層を形成することができる。
に、エピタキシャル成長のシードとなる前記段差を所定
位置に形成し、この段差を含む前記絶縁基板上に前記物
質層を形成するようにしてもよく、あるいは、前記物質
層に前記段差を形成し、この段差を含む前記物質層上に
前記単結晶シリコン層（単結晶半導体層）を形成しても
よい。いずれの場合においても、下地の結晶方位を受け
継いで結晶成長させる、通常のヘテロエピタキシャル成
長のシードとなる前記物質層に加え、前記段差が、下地
の形状によって結晶成長させる、グラフォエピタキッシ
ャル成長のシードとして作用するため、より結晶性の高
い単結晶シリコン層を形成することができる。
【００３４】前記ＭＯＳＴＦＴ等からなる第１の薄膜ト
ランジスタを、前記段差によって形成された基板凹部内
に設けてもよいが、凹部近傍に位置する凹部外、あるい
は凹部内及び凹部外の双方に設けてもよい。前記段差に
ついては、リアクティブイオンエッチングなどのドライ
エッチングによって形成することができる。
ランジスタを、前記段差によって形成された基板凹部内
に設けてもよいが、凹部近傍に位置する凹部外、あるい
は凹部内及び凹部外の双方に設けてもよい。前記段差に
ついては、リアクティブイオンエッチングなどのドライ
エッチングによって形成することができる。
【００３５】この場合、前記第１の基板の一方の面上に
前記の段差を形成し、さらにこの段差を含む前記基板上
に単結晶シリコン層、多結晶シリコン層、又はアモルフ
ァスシリコン層を形成する。そして、このようなシリコ
ン層から前記第２の薄膜トランジスタのチャンネル領
域、ソース領域及びドレイン領域をそれぞれ形成し、前
記チャンネル領域の上部及び／又は下部にゲート部を有
する、トップゲート型、ボトムゲート型又はデュアルゲ
ート型の薄膜トランジスタを形成してもよい。
前記の段差を形成し、さらにこの段差を含む前記基板上
に単結晶シリコン層、多結晶シリコン層、又はアモルフ
ァスシリコン層を形成する。そして、このようなシリコ
ン層から前記第２の薄膜トランジスタのチャンネル領
域、ソース領域及びドレイン領域をそれぞれ形成し、前
記チャンネル領域の上部及び／又は下部にゲート部を有
する、トップゲート型、ボトムゲート型又はデュアルゲ
ート型の薄膜トランジスタを形成してもよい。
【００３６】この場合でも、断面視した状態で底面に対
し側面が直角、もしくは下端側へ（望ましくは）９０°
以下の底角をなす傾斜状となるような凹部として前記と
同様の前記段差を形成し、この段差を前記単結晶シリコ
ン層のエピタキシャル成長時のシードとすることができ
る。
し側面が直角、もしくは下端側へ（望ましくは）９０°
以下の底角をなす傾斜状となるような凹部として前記と
同様の前記段差を形成し、この段差を前記単結晶シリコ
ン層のエピタキシャル成長時のシードとすることができ
る。
【００３７】前記第２の薄膜トランジスタについては、
前記第１の基板及び／又はその上の膜に形成した前記段
差による基板凹部内及び／又は外に設け、前記第１の薄
膜トランジスタと同様にグラフォエピタキシャル成長、
さらにはヘテロエピタキシャル成長による単結晶シリコ
ン層を用いて、そのソース、ドレイン、チャンネルの各
領域を形成することができる。
前記第１の基板及び／又はその上の膜に形成した前記段
差による基板凹部内及び／又は外に設け、前記第１の薄
膜トランジスタと同様にグラフォエピタキシャル成長、
さらにはヘテロエピタキシャル成長による単結晶シリコ
ン層を用いて、そのソース、ドレイン、チャンネルの各
領域を形成することができる。
【００３８】この第２の薄膜トランジスタについても、
前述した場合と同様に、前記単結晶、多結晶又はアモル
ファスシリコン層の形成時にＮ型あるいはＰ型を混入す
ることにより、これらＮ型あるいはＰ型の不純物種及び
／又はその濃度を制御することができる。また、前記段
差を、前記第２の薄膜トランジスタの前記チャンネル領
域、前記ソース領域及び前記ドレイン領域で形成される
素子領域の少なくとも一辺に沿って形成してもよい。
前述した場合と同様に、前記単結晶、多結晶又はアモル
ファスシリコン層の形成時にＮ型あるいはＰ型を混入す
ることにより、これらＮ型あるいはＰ型の不純物種及び
／又はその濃度を制御することができる。また、前記段
差を、前記第２の薄膜トランジスタの前記チャンネル領
域、前記ソース領域及び前記ドレイン領域で形成される
素子領域の少なくとも一辺に沿って形成してもよい。
【００３９】さらに、前記単結晶、多結晶又はアモルフ
ァスシリコン層の下のゲート電極を、その側端部にて台
形状にするのが好ましく、また、前記第１の基板と前記
単結晶、多結晶又はアモルファスシリコン層との間に拡
散バリア層を設けるのが好ましい。前記第１及び／又は
第２の薄膜トランジスタのソース又はドレイン電極を、
前記段差を含む領域上に形成するのが好ましい。
ァスシリコン層の下のゲート電極を、その側端部にて台
形状にするのが好ましく、また、前記第１の基板と前記
単結晶、多結晶又はアモルファスシリコン層との間に拡
散バリア層を設けるのが好ましい。前記第１及び／又は
第２の薄膜トランジスタのソース又はドレイン電極を、
前記段差を含む領域上に形成するのが好ましい。
【００４０】前記第１の薄膜トランジスタを、チャンネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型のうち
の少なくともボトムゲート型とする。また、表示部にお
いて画素電極をスイッチングするスイッチング素子を、
前記トップゲート型、ボトムゲート型又はデュアルゲー
ト型のいずれかによって構成される、第２の薄膜トラン
ジスタとするのが好ましい。
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型のうち
の少なくともボトムゲート型とする。また、表示部にお
いて画素電極をスイッチングするスイッチング素子を、
前記トップゲート型、ボトムゲート型又はデュアルゲー
ト型のいずれかによって構成される、第２の薄膜トラン
ジスタとするのが好ましい。
【００４１】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成すること
ができる。
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成すること
ができる。
【００４２】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは前記単結晶シリコン層又は多結晶シリコン
層又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは前記単結晶シリコン層又は多結晶シリコン
層又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
【００４３】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。また、前記周辺駆動回路部及び／又
は前記表示部のｎ又はｐチャンネル型の薄膜トランジス
タがデュアルゲート型であるときには、上部又は下部ゲ
ート電極を電気的にオープンとするか或いは任意の負電
圧（ｎチャンネル型の場合）又は正電圧（ｐチャンネル
型の場合）を印加し。ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作するのがよい。
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。また、前記周辺駆動回路部及び／又
は前記表示部のｎ又はｐチャンネル型の薄膜トランジス
タがデュアルゲート型であるときには、上部又は下部ゲ
ート電極を電気的にオープンとするか或いは任意の負電
圧（ｎチャンネル型の場合）又は正電圧（ｐチャンネル
型の場合）を印加し。ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作するのがよい。
【００４４】前記周辺駆動回路部の薄膜トランジスタを
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとする。また、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層、多結晶シリコン層、
アモルファスシリコン層のいずれをチャンネル領域とす
る場合にも、ｎチャンネル型、ｐチャンネル型又は相補
型とする。
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとする。また、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層、多結晶シリコン層、
アモルファスシリコン層のいずれをチャンネル領域とす
る場合にも、ｎチャンネル型、ｐチャンネル型又は相補
型とする。
【００４５】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に周期律表第
３族又は第５族の不純物元素、すなわちＮ型又はＰ型の
不純物を導入し、前記チャンネル領域、前記ソース領域
及び前記ドレイン領域を形成してよい。
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に周期律表第
３族又は第５族の不純物元素、すなわちＮ型又はＰ型の
不純物を導入し、前記チャンネル領域、前記ソース領域
及び前記ドレイン領域を形成してよい。
【００４６】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときには、前記
チャンネル領域の下部に耐熱性材料からなる下部ゲート
電極を設け、このゲート電極上にゲート絶縁膜を形成し
て下部ゲート部を形成した後、前記段差の形成工程を含
めて前記第１の薄膜トランジスタと共通の工程を経て前
記第２の薄膜トランジスタを形成することができる。こ
の場合、前記第２の薄膜トランジスタの上部ゲート電極
と前記第１の薄膜トランジスタのゲート電極とを共通の
材料で形成してもよい。
ムゲート型又はデュアルゲート型であるときには、前記
チャンネル領域の下部に耐熱性材料からなる下部ゲート
電極を設け、このゲート電極上にゲート絶縁膜を形成し
て下部ゲート部を形成した後、前記段差の形成工程を含
めて前記第１の薄膜トランジスタと共通の工程を経て前
記第２の薄膜トランジスタを形成することができる。こ
の場合、前記第２の薄膜トランジスタの上部ゲート電極
と前記第１の薄膜トランジスタのゲート電極とを共通の
材料で形成してもよい。
【００４７】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に周期律
表第３族又は第５族の不純物元素を導入し、ソース及び
ドレイン領域を形成した後に、活性化処理を行うことが
できる。
リコン層を形成した後、この単結晶シリコン層に周期律
表第３族又は第５族の不純物元素を導入し、ソース及び
ドレイン領域を形成した後に、活性化処理を行うことが
できる。
【００４８】また、前記単結晶シリコン層の形成後、レ
ジストをマスクにして不純物元素をイオン注入すること
により前記第１及び第２の薄膜トランジスタの各ソース
及びドレイン領域を形成し、さらにイオン注入後活性化
処理を行い、ゲート絶縁膜の形成後、前記第２の薄膜ト
ランジスタの上部ゲート構造を形成するようにしてもよ
い。
ジストをマスクにして不純物元素をイオン注入すること
により前記第１及び第２の薄膜トランジスタの各ソース
及びドレイン領域を形成し、さらにイオン注入後活性化
処理を行い、ゲート絶縁膜の形成後、前記第２の薄膜ト
ランジスタの上部ゲート構造を形成するようにしてもよ
い。
【００４９】前記第２の薄膜トランジスタがトップゲー
ト型のとき、前記単結晶シリコン層の形成後、レジスト
をマスクにして不純物元素をイオン注入することにより
前記第１及び第２の薄膜トランジスタの各ソース及びド
レイン領域を形成し、さらにイオン注入後活性化処理を
行い、その後、第２の薄膜トランジスタのゲート絶縁膜
とゲート電極とからなるゲート部を形成するようにして
もよい。
ト型のとき、前記単結晶シリコン層の形成後、レジスト
をマスクにして不純物元素をイオン注入することにより
前記第１及び第２の薄膜トランジスタの各ソース及びド
レイン領域を形成し、さらにイオン注入後活性化処理を
行い、その後、第２の薄膜トランジスタのゲート絶縁膜
とゲート電極とからなるゲート部を形成するようにして
もよい。
【００５０】あるいは、前記第２の薄膜トランジスタが
トップゲートのとき、前記単結晶シリコン層の形成後、
前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性材
料からなるゲート電極とを形成してゲート部を形成し、
さらに、このゲート部及びレジストをマスクにして不純
物元素をイオン注入することで各ソース及びドレイン領
域を形成し、このイオン注入後に活性化処理を行っても
よい。
トップゲートのとき、前記単結晶シリコン層の形成後、
前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性材
料からなるゲート電極とを形成してゲート部を形成し、
さらに、このゲート部及びレジストをマスクにして不純
物元素をイオン注入することで各ソース及びドレイン領
域を形成し、このイオン注入後に活性化処理を行っても
よい。
【００５１】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うこともできる。また、前記基板を光学的に不透
明又は透明とし、反射型、又は透過型の表示部用画素電
極を設けてもよい。
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うこともできる。また、前記基板を光学的に不透
明又は透明とし、反射型、又は透過型の表示部用画素電
極を設けてもよい。
【００５２】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。
【００５３】この場合、前記画素電極が反射電極である
ときには、樹脂膜に最適な反射特性と視野角特性を得る
ための凹凸を形成し、この上に画素電極を設け、また前
記画素電極が透明電極であるときには、透明平坦化膜に
よって表面を平坦化し、この平坦化面上に画素電極を設
けるのが好ましい。
ときには、樹脂膜に最適な反射特性と視野角特性を得る
ための凹凸を形成し、この上に画素電極を設け、また前
記画素電極が透明電極であるときには、透明平坦化膜に
よって表面を平坦化し、この平坦化面上に画素電極を設
けるのが好ましい。
【００５４】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）、電界放出型表示装置（ＦＥＤ）、発光ポリマー表
示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）、電界放出型表示装置（ＦＥＤ）、発光ポリマー表
示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
【００５５】前記第１の基板上には、前記周辺駆動回路
部及び／又は表示部の動作を制御する制御部を設けるよ
うにしてもよい。この制御部は、ＣＰＵ（中央演算処理
装置）（マイクロプロセッサーを含む）、メモリ（ＳＲ
ＡＭ、ＤＲＡＭ、フラッシュ、強誘電性等）、又はこれ
らを混載してなるシステムＬＳＩ等によって形成される
いわゆるコンピューターシステムを一体形成したシステ
ムオンパネルを構成してもよい。また、このような制御
部を第１の基板上に設ける場合、前記単結晶半導体層に
所定の処理を施し、制御部を構成するための素子、例え
ばＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦＴ、
ダイオード等の能動素子や、抵抗、コンデンサ、インダ
クタンス等の受動素子を形成する。なお、このような制
御部については、周辺駆動回路部となる垂直駆動回路や
水平駆動回路と同じ領域に形成してもよく、また別の領
域に形成してもよい。
部及び／又は表示部の動作を制御する制御部を設けるよ
うにしてもよい。この制御部は、ＣＰＵ（中央演算処理
装置）（マイクロプロセッサーを含む）、メモリ（ＳＲ
ＡＭ、ＤＲＡＭ、フラッシュ、強誘電性等）、又はこれ
らを混載してなるシステムＬＳＩ等によって形成される
いわゆるコンピューターシステムを一体形成したシステ
ムオンパネルを構成してもよい。また、このような制御
部を第１の基板上に設ける場合、前記単結晶半導体層に
所定の処理を施し、制御部を構成するための素子、例え
ばＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦＴ、
ダイオード等の能動素子や、抵抗、コンデンサ、インダ
クタンス等の受動素子を形成する。なお、このような制
御部については、周辺駆動回路部となる垂直駆動回路や
水平駆動回路と同じ領域に形成してもよく、また別の領
域に形成してもよい。
【００５６】次に、本発明の好ましい実施の形態につい
てさらに詳細に説明する。 ＜第１の実施の形態＞図１〜図１１を参照して、本発明
の第１の実施の形態を説明する。
てさらに詳細に説明する。 ＜第１の実施の形態＞図１〜図１１を参照して、本発明
の第１の実施の形態を説明する。
【００５７】本例の実施の形態は、耐熱性基板に設けた
上述した段差（凹部）を含む面上に、前記物質層（例え
ば結晶性サファイア膜）を形成し、この物質層をシード
にして、この物質層上に形成したシリコン膜（半導体
膜）をレーザ照射処理で加熱溶融しさらに冷却固化する
ことにより単結晶シリコン層（単結晶半導体層）をヘテ
ロエピタキシャル成長させ、これを用いてボトムゲート
型ＭＯＳＴＦＴを構成したアクティブマトリクス反射型
液晶表示装置（ＬＣＤ）に関するものである。
上述した段差（凹部）を含む面上に、前記物質層（例え
ば結晶性サファイア膜）を形成し、この物質層をシード
にして、この物質層上に形成したシリコン膜（半導体
膜）をレーザ照射処理で加熱溶融しさらに冷却固化する
ことにより単結晶シリコン層（単結晶半導体層）をヘテ
ロエピタキシャル成長させ、これを用いてボトムゲート
型ＭＯＳＴＦＴを構成したアクティブマトリクス反射型
液晶表示装置（ＬＣＤ）に関するものである。
【００５８】まず、この反射型ＬＣＤの全体のレイアウ
トを図１０〜図１２について説明する。このアクティブ
マトリクス反射型ＬＣＤは、図１０に示すように、主基
板１（これはアクティブマトリクス基板、すなわち駆動
基板を構成する）と対向基板３２とをスペーサ（図示せ
ず）を介して貼り合わせたフラットパネル構造のもの
で、これら主基板１と対向基板３２との間に液晶（図示
せず）が封入されてなるものである。主基板１の表面に
は、マトリクス状に配列した画素電極２９（又は４１）
と、この画素電極を駆動するスイッチング素子とからな
る表示部、及びこの表示部に接続される周辺駆動回路部
とが設けられている。
トを図１０〜図１２について説明する。このアクティブ
マトリクス反射型ＬＣＤは、図１０に示すように、主基
板１（これはアクティブマトリクス基板、すなわち駆動
基板を構成する）と対向基板３２とをスペーサ（図示せ
ず）を介して貼り合わせたフラットパネル構造のもの
で、これら主基板１と対向基板３２との間に液晶（図示
せず）が封入されてなるものである。主基板１の表面に
は、マトリクス状に配列した画素電極２９（又は４１）
と、この画素電極を駆動するスイッチング素子とからな
る表示部、及びこの表示部に接続される周辺駆動回路部
とが設けられている。
【００５９】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳで、ＬＤＤ構造
のトップゲート型ＭＯＳＴＦＴで構成されている。ま
た、周辺駆動回路部にも、回路要素として、本発明に基
づくボトムゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯ
Ｓ又はｐＭＯＳＴＦＴがそれぞれ単一種で、あるいは混
在した状態で形成されている。
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳで、ＬＤＤ構造
のトップゲート型ＭＯＳＴＦＴで構成されている。ま
た、周辺駆動回路部にも、回路要素として、本発明に基
づくボトムゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯ
Ｓ又はｐＭＯＳＴＦＴがそれぞれ単一種で、あるいは混
在した状態で形成されている。
【００６０】なお、一方の周辺駆動回路部は、データ信
号を供給して各画素のＴＦＴを水平ライン毎に駆動する
水平駆動回路である。また、他方の周辺駆動回路部は、
各画素のＴＦＴのゲートを走査ライン毎に駆動する垂直
駆動回路であり、通常は表示部の両辺にそれぞれ設けら
れるようになっている。これらの駆動回路について、本
例においては点順次アナログ方式、線順次デジタル方式
のいずれにも構成することができる。
号を供給して各画素のＴＦＴを水平ライン毎に駆動する
水平駆動回路である。また、他方の周辺駆動回路部は、
各画素のＴＦＴのゲートを走査ライン毎に駆動する垂直
駆動回路であり、通常は表示部の両辺にそれぞれ設けら
れるようになっている。これらの駆動回路について、本
例においては点順次アナログ方式、線順次デジタル方式
のいずれにも構成することができる。
【００６１】図１１に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（ＣLC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（ＣS ）を付加し、リーク電流によ
る液晶電圧の低下を補うようにする。
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（ＣLC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（ＣS ）を付加し、リーク電流によ
る液晶電圧の低下を補うようにする。
【００６２】こうしたＬＣＤ用ＴＦＴでは、画素部（表
示部）に使用するＴＦＴの特性と周辺駆動回路に使用す
るＴＦＴの特性とでは要求性能が異なり、特に画素部の
ＴＦＴではオフ電流の制御、オン電流の確保が重要な問
題となる。このため、表示部では、後述するようにＬＤ
Ｄ構造のＴＦＴを設けることによってゲート−ドレイン
間に電界がかかりにくい構造とし、チャンネル領域にか
かる実効的な電界を低減してオフ電流を低減し、特性の
変化を小さくしている。しかしながら、このような構成
を得るには、プロセス的に複雑になり、素子サイズも大
きくなり、かつオフ電流が低下するなどの問題も発生す
るため、それぞれの使用目的に合わせた最適設計が必要
である。
示部）に使用するＴＦＴの特性と周辺駆動回路に使用す
るＴＦＴの特性とでは要求性能が異なり、特に画素部の
ＴＦＴではオフ電流の制御、オン電流の確保が重要な問
題となる。このため、表示部では、後述するようにＬＤ
Ｄ構造のＴＦＴを設けることによってゲート−ドレイン
間に電界がかかりにくい構造とし、チャンネル領域にか
かる実効的な電界を低減してオフ電流を低減し、特性の
変化を小さくしている。しかしながら、このような構成
を得るには、プロセス的に複雑になり、素子サイズも大
きくなり、かつオフ電流が低下するなどの問題も発生す
るため、それぞれの使用目的に合わせた最適設計が必要
である。
【００６３】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を用いることができる。
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を用いることができる。
【００６４】次に、周辺駆動回路部の回路方式とその駆
動方式の概略を、図１２を参照して説明する。駆動回路
は、ゲート側駆動回路とデータ側駆動回路とに分けら
れ、ゲート側、データ側共に、シフトレジスタを構成す
る必要がある。シフトレジスタとしては、ｐＭＯＳＴＦ
ＴとｎＭＯＳＴＦＴとの両方を使用したもの（いわゆる
ＣＭＯＳ回路）や、いずれか一方のＭＯＳＴＦＴのみを
使用したものがあるが、動作速度、信頼性、低消費電力
の面で、ｃＭＯＳＴＦＴ又はＣＭＯＳ回路が一般的であ
る。
動方式の概略を、図１２を参照して説明する。駆動回路
は、ゲート側駆動回路とデータ側駆動回路とに分けら
れ、ゲート側、データ側共に、シフトレジスタを構成す
る必要がある。シフトレジスタとしては、ｐＭＯＳＴＦ
ＴとｎＭＯＳＴＦＴとの両方を使用したもの（いわゆる
ＣＭＯＳ回路）や、いずれか一方のＭＯＳＴＦＴのみを
使用したものがあるが、動作速度、信頼性、低消費電力
の面で、ｃＭＯＳＴＦＴ又はＣＭＯＳ回路が一般的であ
る。
【００６５】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
ある。図１２に示した点順次方式は、回路の構成が比較
的簡単であり、アナログスイッチを通して表示信号をシ
フトレジスタで制御しながら直接各画素に、一水平走査
時間内にて順次書き込むようになっている（図中Ｒ、
Ｇ、Ｂは各色毎に画素を概略的に示している）。
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
ある。図１２に示した点順次方式は、回路の構成が比較
的簡単であり、アナログスイッチを通して表示信号をシ
フトレジスタで制御しながら直接各画素に、一水平走査
時間内にて順次書き込むようになっている（図中Ｒ、
Ｇ、Ｂは各色毎に画素を概略的に示している）。
【００６６】次に、本実施の形態のアクティブマトリク
ス反射型ＬＣＤを、図１〜図９を参照してその製造方法
（工程）に基づいて説明する。なお、図１〜図６におい
ては、各図の左側は表示部の製造方法（工程）、右側は
周辺回路部の製造方法（工程）を示している。
ス反射型ＬＣＤを、図１〜図９を参照してその製造方法
（工程）に基づいて説明する。なお、図１〜図６におい
ては、各図の左側は表示部の製造方法（工程）、右側は
周辺回路部の製造方法（工程）を示している。
【００６７】まず、図１の（１）に示すように、ほうけ
い酸ガラス、石英ガラス、透明性結晶化ガラスなどの絶
縁基板１の一主面において、モリブデン／タンタル（Ｍ
ｏ・Ｔａ）合金のスパッタ膜７１Ａを厚さ５００〜６０
０ｎｍ程度に形成する。次いで、図１の（２）に示すよ
うに、フォトレジスト７０を所定パターンに形成し、こ
れをマスクにして前記スパッタ膜７１Ａをテーパエッチ
ングし、側端部７１ａが台形状に２０〜４５°でなだら
かに傾斜したゲート電極７１を形成する。
い酸ガラス、石英ガラス、透明性結晶化ガラスなどの絶
縁基板１の一主面において、モリブデン／タンタル（Ｍ
ｏ・Ｔａ）合金のスパッタ膜７１Ａを厚さ５００〜６０
０ｎｍ程度に形成する。次いで、図１の（２）に示すよ
うに、フォトレジスト７０を所定パターンに形成し、こ
れをマスクにして前記スパッタ膜７１Ａをテーパエッチ
ングし、側端部７１ａが台形状に２０〜４５°でなだら
かに傾斜したゲート電極７１を形成する。
【００６８】次いで、図１の（３）に示すように、フォ
トレジストの除去後に、前記スパッタ膜７１Ａを含む基
板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約２
００ｎｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ厚）７３
とを、この順に積層したゲート絶縁膜を形成する。
トレジストの除去後に、前記スパッタ膜７１Ａを含む基
板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約２
００ｎｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ厚）７３
とを、この順に積層したゲート絶縁膜を形成する。
【００６９】次いで、図２の（４）に示すように、少な
くともそのＴＦＴ形成領域にフォトレジスト２を所定パ
ターンに形成し、これをマスクとして例えばＣＦ4 プラ
ズマのＦ+ イオン３によるリアクティブイオンエッチン
グ（ＲＩＥ）を行うなど、汎用フォトリソグラフィ及び
エッチング（フォトエッチング）によって基板１に適当
な形状及び寸法の段差４を複数個形成する。
くともそのＴＦＴ形成領域にフォトレジスト２を所定パ
ターンに形成し、これをマスクとして例えばＣＦ4 プラ
ズマのＦ+ イオン３によるリアクティブイオンエッチン
グ（ＲＩＥ）を行うなど、汎用フォトリソグラフィ及び
エッチング（フォトエッチング）によって基板１に適当
な形状及び寸法の段差４を複数個形成する。
【００７０】この場合、絶縁基板１として石英ガラス、
透明性結晶化ガラス、セラミックス等（ただし、後述の
透過型ＬＣＤでは、不透明のセラミックス基板や低透明
性の結晶化ガラスは使用できない。）の高耐熱性基板
（８〜１２インチφ、７００〜８００μｍ厚）が使用可
能である。段差４は、後述の単結晶シリコンのエピタキ
シャル成長時のシードとなるもので、深さｄが０．１〜
０．４μｍ程度、幅ｗが２〜１０μｍ程度、長さ（紙面
と直交する方向）が１０〜２０μｍ程度とされ、また、
底面と側面とのなす角（底角）が略直角とされている。
なお、基板１の表面には、特に該基板１をガラス基板で
構成した場合に、該基板１自体からのＮａイオンなどの
拡散防止のため、予めＳｉＮ膜を例えば５０〜２００ｎ
ｍ程度の厚さに形成し、さらに必要に応じてシリコン酸
化膜（以後ＳｉＯ2 膜と呼称する。）を例えば１００ｎ
ｍ程度の厚さに形成しておくのが好ましい。
透明性結晶化ガラス、セラミックス等（ただし、後述の
透過型ＬＣＤでは、不透明のセラミックス基板や低透明
性の結晶化ガラスは使用できない。）の高耐熱性基板
（８〜１２インチφ、７００〜８００μｍ厚）が使用可
能である。段差４は、後述の単結晶シリコンのエピタキ
シャル成長時のシードとなるもので、深さｄが０．１〜
０．４μｍ程度、幅ｗが２〜１０μｍ程度、長さ（紙面
と直交する方向）が１０〜２０μｍ程度とされ、また、
底面と側面とのなす角（底角）が略直角とされている。
なお、基板１の表面には、特に該基板１をガラス基板で
構成した場合に、該基板１自体からのＮａイオンなどの
拡散防止のため、予めＳｉＮ膜を例えば５０〜２００ｎ
ｍ程度の厚さに形成し、さらに必要に応じてシリコン酸
化膜（以後ＳｉＯ2 膜と呼称する。）を例えば１００ｎ
ｍ程度の厚さに形成しておくのが好ましい。
【００７１】次いで、図２の（５）に示すように、フォ
トレジスト２の除去後、絶縁基板１の一主面において、
段差４を含むＴＦＴ形成領域に結晶性サファイア膜５０
を厚さ２０〜２００ｎｍ程度に形成する。この結晶性サ
ファイア膜５０は、高密度プラズマＣＶＤ法や、触媒Ｃ
ＶＤ法（特開昭６３−４０３１４号公報参照）等によ
り、トリメチルアルミニウムガスなどを酸化性ガス（酸
素・水分）で酸化し、結晶化させて作製する。なお、こ
の結晶性サファイア膜５０はＮａイオンストッパの作用
を有するので、これの膜厚が十分に暑い場合には、前記
のＳｉＮ膜、さらにはＳｉＯ2 膜の形成を省略すること
ができる。
トレジスト２の除去後、絶縁基板１の一主面において、
段差４を含むＴＦＴ形成領域に結晶性サファイア膜５０
を厚さ２０〜２００ｎｍ程度に形成する。この結晶性サ
ファイア膜５０は、高密度プラズマＣＶＤ法や、触媒Ｃ
ＶＤ法（特開昭６３−４０３１４号公報参照）等によ
り、トリメチルアルミニウムガスなどを酸化性ガス（酸
素・水分）で酸化し、結晶化させて作製する。なお、こ
の結晶性サファイア膜５０はＮａイオンストッパの作用
を有するので、これの膜厚が十分に暑い場合には、前記
のＳｉＮ膜、さらにはＳｉＯ2 膜の形成を省略すること
ができる。
【００７２】次いで、スパッタ、プラズマＣＶＤ法等に
より、アモルファスシリコン又は多結晶シリコンを１０
〜１００ｎｍ程度、好ましくは３０〜７０ｎｍ程度の厚
さに成膜し、シリコン膜（図示略）を形成する。このと
き、Ｎ型又はＰ型のキャリア不純物、例えばリン又はボ
ロンを適量（例えば０．１〜１．０ｐｐｍ）ドーピング
した単結晶シリコンをターゲットとし、これを用いてス
パッタリングすることにより、キャリア不純物の種類及
び／又は濃度を調整したシリコン膜を形成するようにし
てもよい。また、プラズマＣＶＤでは、モノシラン又は
ジシランガス等に、Ｎ型用のＰＨ3 又はＡｓＨ3 を適量
（例えば０．１〜１．０ｐｐｍ）混入したり、又はＰ型
用のＢ2 Ｈ6 を適量（例えば０．１〜１．０ｐｐｍ）混
入することにより、キャリア不純物の種類及び／又は濃
度を調整したシリコン膜を形成するようにしてもよい。
より、アモルファスシリコン又は多結晶シリコンを１０
〜１００ｎｍ程度、好ましくは３０〜７０ｎｍ程度の厚
さに成膜し、シリコン膜（図示略）を形成する。このと
き、Ｎ型又はＰ型のキャリア不純物、例えばリン又はボ
ロンを適量（例えば０．１〜１．０ｐｐｍ）ドーピング
した単結晶シリコンをターゲットとし、これを用いてス
パッタリングすることにより、キャリア不純物の種類及
び／又は濃度を調整したシリコン膜を形成するようにし
てもよい。また、プラズマＣＶＤでは、モノシラン又は
ジシランガス等に、Ｎ型用のＰＨ3 又はＡｓＨ3 を適量
（例えば０．１〜１．０ｐｐｍ）混入したり、又はＰ型
用のＢ2 Ｈ6 を適量（例えば０．１〜１．０ｐｐｍ）混
入することにより、キャリア不純物の種類及び／又は濃
度を調整したシリコン膜を形成するようにしてもよい。
【００７３】続いて、前記シリコン膜をレーザ照射処理
してこの膜を加熱溶融し、さらに冷却（徐冷）固化する
ことにより、前記結晶性サイファイア膜５０および段差
４を共にシードとしてシリコンをヘテロエピタキシャル
成長させ、図２の（６）に示すように段差４を含む全面
に単結晶シリコン層７を厚さ５〜１００ｎｍ程度、好ま
しくは３０〜５０ｎｍ程度に形成する。この際、下地の
ゲート電極７１の側端部７１ａがなだらかな傾斜面とな
っているので、この面上には、段差４によるエピタキシ
ャル成長を阻害せず、段切れなしに単結晶シリコン層７
が成長することになる。なお、基板１がほうけい酸ガラ
スの場合には基板温度を２００〜８００℃とし、石英基
板や結晶化ガラス、セラミックス基板の場合には基板温
度を６００〜８００℃とする。
してこの膜を加熱溶融し、さらに冷却（徐冷）固化する
ことにより、前記結晶性サイファイア膜５０および段差
４を共にシードとしてシリコンをヘテロエピタキシャル
成長させ、図２の（６）に示すように段差４を含む全面
に単結晶シリコン層７を厚さ５〜１００ｎｍ程度、好ま
しくは３０〜５０ｎｍ程度に形成する。この際、下地の
ゲート電極７１の側端部７１ａがなだらかな傾斜面とな
っているので、この面上には、段差４によるエピタキシ
ャル成長を阻害せず、段切れなしに単結晶シリコン層７
が成長することになる。なお、基板１がほうけい酸ガラ
スの場合には基板温度を２００〜８００℃とし、石英基
板や結晶化ガラス、セラミックス基板の場合には基板温
度を６００〜８００℃とする。
【００７４】レーザ照射処理としては、前述したような
短波長パルスレーザ光（例えばエキシマレーザ；ＸｅＣ
ｌ（３０８ｎｍ波長））が好適に用いられ、その場合に
９５％以上のオーバーラップスキャニングで照射を行う
ようにするのが好ましい。なお、このようなレーザ照射
処理による単結晶シリコン層７の形成については、前述
したように全体でなく所定の場所のみ、すなわちＴＦＴ
形成領域のみを局部的にレーザ照射処理してヘテロエピ
タキシャル成長させる、といった方法も採用可能であ
る。また、このようなレーザ照射処理による単結晶シリ
コン層７の形成に際しては、基板温度を２００〜５００
℃に加熱調整するのが好ましい。この基板１の加熱は、
電気炉を用いて基板全体を均一に加熱する方法の他に、
光レーザー、電子ビーム等によって、所定の場所のみ、
例えばＴＦＴ形成領域のみを局部的に加熱する方法も可
能である。
短波長パルスレーザ光（例えばエキシマレーザ；ＸｅＣ
ｌ（３０８ｎｍ波長））が好適に用いられ、その場合に
９５％以上のオーバーラップスキャニングで照射を行う
ようにするのが好ましい。なお、このようなレーザ照射
処理による単結晶シリコン層７の形成については、前述
したように全体でなく所定の場所のみ、すなわちＴＦＴ
形成領域のみを局部的にレーザ照射処理してヘテロエピ
タキシャル成長させる、といった方法も採用可能であ
る。また、このようなレーザ照射処理による単結晶シリ
コン層７の形成に際しては、基板温度を２００〜５００
℃に加熱調整するのが好ましい。この基板１の加熱は、
電気炉を用いて基板全体を均一に加熱する方法の他に、
光レーザー、電子ビーム等によって、所定の場所のみ、
例えばＴＦＴ形成領域のみを局部的に加熱する方法も可
能である。
【００７５】このようなレーザ照射処理にあっては、照
射エネルギー、照射時間、照射及びスキャニング方法、
低反射膜の有無、照射時の雰囲気（真空又は不活性ガス
中）等の条件によって溶融状態および冷却状態が影響を
受け、シリコン結晶性（例えば、電子／正孔移動度、リ
ーク電流等）が変化するので、予め実験等によって目的
とするシリコン結晶性を得る条件を決定しておく必要が
ある。また、アモルファスシリコンや多結晶シリコンか
らなる半導体膜に予めＮ型又はＰ型キャリア不純物を混
入しておくことにより、得られる単結晶シリコン膜４を
任意の濃度のＮ型又はＰ型キャリア不純物を含有するも
のに形成することができる。
射エネルギー、照射時間、照射及びスキャニング方法、
低反射膜の有無、照射時の雰囲気（真空又は不活性ガス
中）等の条件によって溶融状態および冷却状態が影響を
受け、シリコン結晶性（例えば、電子／正孔移動度、リ
ーク電流等）が変化するので、予め実験等によって目的
とするシリコン結晶性を得る条件を決定しておく必要が
ある。また、アモルファスシリコンや多結晶シリコンか
らなる半導体膜に予めＮ型又はＰ型キャリア不純物を混
入しておくことにより、得られる単結晶シリコン膜４を
任意の濃度のＮ型又はＰ型キャリア不純物を含有するも
のに形成することができる。
【００７６】上記のようにして堆積した単結晶シリコン
層７は結晶性サファイア膜５０が単結晶シリコンと良好
な格子整合を示すため、例えば（１００）面が基板上に
ヘテロエピタキシャル成長する。この場合、段差４もグ
ラフォエピタキシャル成長と称される公知の現象を加味
したヘテロエピタキシャル成長により、より結晶性の高
い単結晶シリコン層７が得られる。これについては、図
８に示すように、非晶質基板（ガラス）１に上記の段差
４の如き垂直な壁を作り、この上にエピタキシー層を形
成すると、図８（ａ）のようなランダムな面方位であっ
たものが図８（ｂ）のように（１００）面が段差４の面
に沿って結晶成長する。この単結晶粒の大きさは、温度
・時間に比例して大きくなるが、温度・時間を低く、短
くするときには、上記段差の間隔を短くしなければなら
ない。
層７は結晶性サファイア膜５０が単結晶シリコンと良好
な格子整合を示すため、例えば（１００）面が基板上に
ヘテロエピタキシャル成長する。この場合、段差４もグ
ラフォエピタキシャル成長と称される公知の現象を加味
したヘテロエピタキシャル成長により、より結晶性の高
い単結晶シリコン層７が得られる。これについては、図
８に示すように、非晶質基板（ガラス）１に上記の段差
４の如き垂直な壁を作り、この上にエピタキシー層を形
成すると、図８（ａ）のようなランダムな面方位であっ
たものが図８（ｂ）のように（１００）面が段差４の面
に沿って結晶成長する。この単結晶粒の大きさは、温度
・時間に比例して大きくなるが、温度・時間を低く、短
くするときには、上記段差の間隔を短くしなければなら
ない。
【００７７】また、上記段差の形状を図９（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作製する場合には、（１００）面が最も多く採用されて
いる。要するに、段差４の断面視形状は、底面角部の角
度（底角）が直角をはじめ、上端から下端にかけて内向
き又は外向きに傾斜していてもよく、結晶成長が生じや
すい特定方向の面を有していればよい。段差４の底角は
通常は直角又は９０°以下が望ましく、その底面の角部
は僅かな曲率を有しているのが好ましい。
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作製する場合には、（１００）面が最も多く採用されて
いる。要するに、段差４の断面視形状は、底面角部の角
度（底角）が直角をはじめ、上端から下端にかけて内向
き又は外向きに傾斜していてもよく、結晶成長が生じや
すい特定方向の面を有していればよい。段差４の底角は
通常は直角又は９０°以下が望ましく、その底面の角部
は僅かな曲率を有しているのが好ましい。
【００７８】このようにしてレーザ照射処理によるヘテ
ロエピタキシャル成長で基板１上に単結晶シリコン層７
を析出させたら、続いて、単結晶シリコン層７をチャン
ネル領域とするボトムゲート型ＭＯＳＴＦＴを周辺回路
部に、トップゲート型ＭＯＳＴＦＴを表示部にそれぞれ
以下のようにして作製する。
ロエピタキシャル成長で基板１上に単結晶シリコン層７
を析出させたら、続いて、単結晶シリコン層７をチャン
ネル領域とするボトムゲート型ＭＯＳＴＦＴを周辺回路
部に、トップゲート型ＭＯＳＴＦＴを表示部にそれぞれ
以下のようにして作製する。
【００７９】まず、上記のエピタキシャル成長による単
結晶シリコン層７では、その不純物濃度がばらついてい
るので、全面にＰ型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、ｐＭ
ＯＳＴＦＴ形成領域のみに選択的にＮ型キャリア不純物
をドーピングし、Ｎ型ウエルを形成する。例えば、ｐＭ
ＯＳＴＦＴ部をフォトレジスト（図示せず）でマスク
し、Ｐ型不純物イオン（例えばＢ+ ）を１０ｋＶで２．
７×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング
し、比抵抗を調整する。
結晶シリコン層７では、その不純物濃度がばらついてい
るので、全面にＰ型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、ｐＭ
ＯＳＴＦＴ形成領域のみに選択的にＮ型キャリア不純物
をドーピングし、Ｎ型ウエルを形成する。例えば、ｐＭ
ＯＳＴＦＴ部をフォトレジスト（図示せず）でマスク
し、Ｐ型不純物イオン（例えばＢ+ ）を１０ｋＶで２．
７×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング
し、比抵抗を調整する。
【００８０】また、図２の（７）に示すように、ｐＭＯ
ＳＴＦＴ形成領域の不純物濃度制御のため、ｎＭＯＳＴ
ＦＴ部をフォトレジスト６０でマスクし、Ｎ型不純物イ
オン（例えばＰ+ ）６５を１０ｋＶで１×１０11ａｔｏ
ｍｓ／ｃｍ2 のドーズ量でドーピングし、Ｎ型ウエル７
Ａを形成する。次いで、図３の（８）に示すように、単
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約１００
ｎｍ厚）とＳｉＮ（約２００ｎｍ厚）とをこの順に連続
成膜してゲート絶縁膜８を形成し、さらに、モリブデン
・タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９を厚さ５
００〜６００ｎｍ程度に形成する。
ＳＴＦＴ形成領域の不純物濃度制御のため、ｎＭＯＳＴ
ＦＴ部をフォトレジスト６０でマスクし、Ｎ型不純物イ
オン（例えばＰ+ ）６５を１０ｋＶで１×１０11ａｔｏ
ｍｓ／ｃｍ2 のドーズ量でドーピングし、Ｎ型ウエル７
Ａを形成する。次いで、図３の（８）に示すように、単
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約１００
ｎｍ厚）とＳｉＮ（約２００ｎｍ厚）とをこの順に連続
成膜してゲート絶縁膜８を形成し、さらに、モリブデン
・タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９を厚さ５
００〜６００ｎｍ程度に形成する。
【００８１】次いで、図３の（９）に示すように、汎用
のフォトリソグラフィ技術により、表示領域のＴＦＴ部
の段差領域（凹部内）にフォトレジストパターン１０を
形成し、さらにこれをマスクにして連続してエッチング
することにより、Ｍｏ・Ｔａ合金のゲート電極１１と
（ＳｉＮ／ＳｉＯ2 ）の積層構造からなるゲート絶縁膜
１２とを形成し、単結晶シリコン層７を露出させる。な
お、Ｍｏ・Ｔａ合金からなるスパッタ膜９は酸系エッチ
ング液で処理し、ＳｉＮはＣＦ4 ガスのプラズマエッチ
ング、ＳｉＯ2 はフッ酸系エッチング液で処理する。
のフォトリソグラフィ技術により、表示領域のＴＦＴ部
の段差領域（凹部内）にフォトレジストパターン１０を
形成し、さらにこれをマスクにして連続してエッチング
することにより、Ｍｏ・Ｔａ合金のゲート電極１１と
（ＳｉＮ／ＳｉＯ2 ）の積層構造からなるゲート絶縁膜
１２とを形成し、単結晶シリコン層７を露出させる。な
お、Ｍｏ・Ｔａ合金からなるスパッタ膜９は酸系エッチ
ング液で処理し、ＳｉＮはＣＦ4 ガスのプラズマエッチ
ング、ＳｉＯ2 はフッ酸系エッチング液で処理する。
【００８２】次いで、図３の（１０）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域に、リンイオン１４を例えば１０ｋＶで１×１
０13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオ
ン注入）し、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的（セルフアライン）に形成する。
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域に、リンイオン１４を例えば１０ｋＶで１×１
０13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオ
ン注入）し、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的（セルフアライン）に形成する。
【００８３】次いで、図４の（１１）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋｖで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層
からなるソース部１８及びドレイン部１９とＬＤＤ部１
５とを形成する。
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋｖで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層
からなるソース部１８及びドレイン部１９とＬＤＤ部１
５とを形成する。
【００８４】次いで、図４の（１２）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部と、ｐＭＯＳＴＦＴのゲート部とをフォトレ
ジスト２０でカバーし、露出した領域にボロンイオン２
１を、例えば１０ｋｖで５×１０15ａｔｏｍｓ／ｃｍ2
のドーズ量でドーピング（イオン注入）し、ｐＭＯＳＴ
ＦＴのＰ+ 層のソース部２２及びドレイン部２３を形成
する。なお、この工程については、ｎＭＯＳ周辺駆動回
路の場合では、ｐＭＯＳＴＦＴが無いことから不要とな
る。
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部と、ｐＭＯＳＴＦＴのゲート部とをフォトレ
ジスト２０でカバーし、露出した領域にボロンイオン２
１を、例えば１０ｋｖで５×１０15ａｔｏｍｓ／ｃｍ2
のドーズ量でドーピング（イオン注入）し、ｐＭＯＳＴ
ＦＴのＰ+ 層のソース部２２及びドレイン部２３を形成
する。なお、この工程については、ｎＭＯＳ周辺駆動回
路の場合では、ｐＭＯＳＴＦＴが無いことから不要とな
る。
【００８５】次いで、図４の（１３）に示すように、Ｔ
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を形成する。そして、周辺駆動領域及び
表示領域のすべての能動素子部及び受動素子部以外の単
結晶シリコン層７を、フッ酸系のエッチング液を用いて
エッチングし、除去する。
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を形成する。そして、周辺駆動領域及び
表示領域のすべての能動素子部及び受動素子部以外の単
結晶シリコン層７を、フッ酸系のエッチング液を用いて
エッチングし、除去する。
【００８６】次いで、図５の（１４）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
によって全面に、ＳｉＯ2 膜（約２００ｎｍ厚）及びリ
ンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）を
この順に連続形成し、保護膜２５を形成する。
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
によって全面に、ＳｉＯ2 膜（約２００ｎｍ厚）及びリ
ンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）を
この順に連続形成し、保護膜２５を形成する。
【００８７】そして、この状態で単結晶シリコン層７を
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約１０００
℃、約１０秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得るものが要
求されるが、前述したＭｏ・Ｔａ合金は高融点であり、
このようなアニール条件に耐え得るものとなっている。
また、このようにＭｏ・Ｔａ合金からなるゲート電極材
は高融点でありアニール条件に耐え得ることから、ゲー
ト部のみならず配線として広範囲に亘って引き回して形
成することができる。なお、エキシマレーザを用いてア
ニール処理する場合には、ＸｅＣｌ（３０８ｎｍ波長）
で全面に、又は能動素子部及び受動素子部のみを選択的
に、９０％以上のオーバーラップスキャニングで照射処
理するのが望ましい。
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約１０００
℃、約１０秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得るものが要
求されるが、前述したＭｏ・Ｔａ合金は高融点であり、
このようなアニール条件に耐え得るものとなっている。
また、このようにＭｏ・Ｔａ合金からなるゲート電極材
は高融点でありアニール条件に耐え得ることから、ゲー
ト部のみならず配線として広範囲に亘って引き回して形
成することができる。なお、エキシマレーザを用いてア
ニール処理する場合には、ＸｅＣｌ（３０８ｎｍ波長）
で全面に、又は能動素子部及び受動素子部のみを選択的
に、９０％以上のオーバーラップスキャニングで照射処
理するのが望ましい。
【００８８】次いで、図５の（１５）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。
【００８９】そして、全面に、アルミニウム又はアルミ
ニウム合金（例えば１％Ｓｉ入りアルミニウム又は１〜
２％銅入りアルミニウム）、銅等のスパッタ膜を厚さ５
００〜６００ｎｍ程度に形成し、さらに、汎用フォトリ
ソグラフィ及びエッチング技術により、周辺駆動回路及
び表示部のすべてのＴＦＴのソース電極２６と周辺駆動
回路部のドレイン電極２７とを形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス（Ｎ2 ＋Ｈ2 ）中において、約４００℃／１
ｈでシンター処理する。
ニウム合金（例えば１％Ｓｉ入りアルミニウム又は１〜
２％銅入りアルミニウム）、銅等のスパッタ膜を厚さ５
００〜６００ｎｍ程度に形成し、さらに、汎用フォトリ
ソグラフィ及びエッチング技術により、周辺駆動回路及
び表示部のすべてのＴＦＴのソース電極２６と周辺駆動
回路部のドレイン電極２７とを形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス（Ｎ2 ＋Ｈ2 ）中において、約４００℃／１
ｈでシンター処理する。
【００９０】次いで、図５の（１６）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。
【００９１】ここで、反射型液晶表示装置の基本的要件
としては、液晶パネルの内部に入射光を反射させる機能
と散乱させる機能を合わせ持たなければならない。これ
は、ディスプレイに対する観察者の方向はほぼ決まって
いるが、入射光の方向が一義的に決められないためであ
る。このため、任意の方向に点光源が存在することを想
定して反射板の設計を行う必要がある。そこで、図６の
（１７）に示すように、全面にスピンコート等で厚さ２
〜３μｍ程度の感光性樹脂膜２８を形成し、続いて、図
６の（１８）に示すように汎用フォトリソグラフィ及び
エッチング技術により、最適な反射特性と視野角特性を
得るための凹凸形状パターンを画素部に形成し、リフロ
ーさせて凹凸粗面２８Ａからなる反射面下部を形成す
る。同時に表示用ＴＦＴのドレイン部のコンタクト用の
樹脂窓開けを行う。
としては、液晶パネルの内部に入射光を反射させる機能
と散乱させる機能を合わせ持たなければならない。これ
は、ディスプレイに対する観察者の方向はほぼ決まって
いるが、入射光の方向が一義的に決められないためであ
る。このため、任意の方向に点光源が存在することを想
定して反射板の設計を行う必要がある。そこで、図６の
（１７）に示すように、全面にスピンコート等で厚さ２
〜３μｍ程度の感光性樹脂膜２８を形成し、続いて、図
６の（１８）に示すように汎用フォトリソグラフィ及び
エッチング技術により、最適な反射特性と視野角特性を
得るための凹凸形状パターンを画素部に形成し、リフロ
ーさせて凹凸粗面２８Ａからなる反射面下部を形成す
る。同時に表示用ＴＦＴのドレイン部のコンタクト用の
樹脂窓開けを行う。
【００９２】次いで、図６の（１９）に示すように、全
面に厚さ４００〜５００ｎｍ程度のアルミニウム又は１
％Ｓｉ入りアルミニウム合金等のスパッタ膜を形成し、
さらに汎用フォトリソグラフィ及びエッチング技術によ
り、画素部以外のスパッタ膜を除去し、表示用ＴＦＴの
ドレイン部１９と接続した凹凸形状のアルミニウム合金
等からなる反射膜２９を形成する。この反射膜２９は、
表示用の画素電極としても機能するものとなる。その
後、フォーミングガス中、約３００℃／１ｈでシンター
処理し、コンタクトを十分にする。なお、反射率を高め
るため、アルミニウム系に代えて銀又は銀合金を使用し
てもよい。
面に厚さ４００〜５００ｎｍ程度のアルミニウム又は１
％Ｓｉ入りアルミニウム合金等のスパッタ膜を形成し、
さらに汎用フォトリソグラフィ及びエッチング技術によ
り、画素部以外のスパッタ膜を除去し、表示用ＴＦＴの
ドレイン部１９と接続した凹凸形状のアルミニウム合金
等からなる反射膜２９を形成する。この反射膜２９は、
表示用の画素電極としても機能するものとなる。その
後、フォーミングガス中、約３００℃／１ｈでシンター
処理し、コンタクトを十分にする。なお、反射率を高め
るため、アルミニウム系に代えて銀又は銀合金を使用し
てもよい。
【００９３】以上のようにして、レーザ照射処理により
結晶性サファイア膜５０及び段差４をヘテロエピタキシ
ャル成長のシードとして単結晶シリコン層７を形成し、
この単結晶シリコン層７を用いた表示部及び周辺駆動回
路部にそれぞれ、トップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴ、ボトムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴ
ＦＴで構成するＣＭＯＳ回路を作り込んだ表示部−周辺
駆動回路部一体型のアクティブマトリクス基板３０を作
製することができる。
結晶性サファイア膜５０及び段差４をヘテロエピタキシ
ャル成長のシードとして単結晶シリコン層７を形成し、
この単結晶シリコン層７を用いた表示部及び周辺駆動回
路部にそれぞれ、トップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴ、ボトムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴ
ＦＴで構成するＣＭＯＳ回路を作り込んだ表示部−周辺
駆動回路部一体型のアクティブマトリクス基板３０を作
製することができる。
【００９４】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて反射液晶表示装置（ＬＣＤ）を製
造する方法を、図７を参照して説明する。なお、以降で
はこのアクティブマトリクス基板をＴＦＴ基板と呼称す
る。
動基板）３０を用いて反射液晶表示装置（ＬＣＤ）を製
造する方法を、図７を参照して説明する。なお、以降で
はこのアクティブマトリクス基板をＴＦＴ基板と呼称す
る。
【００９５】このＬＣＤの液晶セルを、２インチサイズ
以上の中／大型液晶パネルに適している面面組立で作製
する場合、まず、ＴＦＴ基板３０および全面ベタのＩＴ
Ｏ（Indium tin oxide）電極３１を設けた対向基板３２
の素子形成面に、それぞれポリイミド系配向膜３３、３
４を形成する。これらポリイミド系配向膜３３、３４に
ついては、ロールコート、スピンコート等によってポリ
イミドを厚さ５０〜１００ｎｍ程度に塗布し、その後、
１８０℃／２ｈで硬化キュアすることによって形成す
る。
以上の中／大型液晶パネルに適している面面組立で作製
する場合、まず、ＴＦＴ基板３０および全面ベタのＩＴ
Ｏ（Indium tin oxide）電極３１を設けた対向基板３２
の素子形成面に、それぞれポリイミド系配向膜３３、３
４を形成する。これらポリイミド系配向膜３３、３４に
ついては、ロールコート、スピンコート等によってポリ
イミドを厚さ５０〜１００ｎｍ程度に塗布し、その後、
１８０℃／２ｈで硬化キュアすることによって形成す
る。
【００９６】次いで、ＴＦＴ基板３０および対向基板３
２のそれぞれのポリイミド系配向膜３３、３４を、ラビ
ング又は光配向処理する。ラビングバフ材にはコットン
やレーヨン等があるが、バフかす（ゴミ）やリタデーシ
ョン等の面からはコットンの方が安定している。光配向
は非接触の線型偏光紫外線照射による液晶分子の配向技
術である。なお、配向膜については、ラビング以外に
も、偏光又は非偏光を斜め入射させることにより、高分
子配向膜を形成することもできる。このような高分子配
向膜を形成することのできる高分子化合物としては、例
えばアゾベンゼンを有するポリメチルメタクリレート系
高分子が挙げられる。
２のそれぞれのポリイミド系配向膜３３、３４を、ラビ
ング又は光配向処理する。ラビングバフ材にはコットン
やレーヨン等があるが、バフかす（ゴミ）やリタデーシ
ョン等の面からはコットンの方が安定している。光配向
は非接触の線型偏光紫外線照射による液晶分子の配向技
術である。なお、配向膜については、ラビング以外に
も、偏光又は非偏光を斜め入射させることにより、高分
子配向膜を形成することもできる。このような高分子配
向膜を形成することのできる高分子化合物としては、例
えばアゾベンゼンを有するポリメチルメタクリレート系
高分子が挙げられる。
【００９７】次いで、ラビングバフかす除去のため、
水、又はＩＰＡ（イソプロピルアルコール）洗浄を行
い、その後、ＴＦＴ基板３０側にコモン剤を塗布し、一
方、対向基板３２側にはシール剤を塗布する。コモン剤
としては、導電性フィラーを含有したアクリル、エポキ
シアクリレート、又はエポキシ系接着剤が用いられ、シ
ール剤としてはアクリル、エポキシアクリレート、又は
エポキシ系接着剤が用いられる。なお、これらコモン
剤、シール剤については、加熱硬化型、紫外線照射硬化
型、紫外線照射硬化＋加熱硬化型のいずれのタイプのも
のも使用可能であるが、重ね合わせの精度と作業性か
ら、紫外線照射硬化＋加熱硬化型のものを用いるのが好
ましい。
水、又はＩＰＡ（イソプロピルアルコール）洗浄を行
い、その後、ＴＦＴ基板３０側にコモン剤を塗布し、一
方、対向基板３２側にはシール剤を塗布する。コモン剤
としては、導電性フィラーを含有したアクリル、エポキ
シアクリレート、又はエポキシ系接着剤が用いられ、シ
ール剤としてはアクリル、エポキシアクリレート、又は
エポキシ系接着剤が用いられる。なお、これらコモン
剤、シール剤については、加熱硬化型、紫外線照射硬化
型、紫外線照射硬化＋加熱硬化型のいずれのタイプのも
のも使用可能であるが、重ね合わせの精度と作業性か
ら、紫外線照射硬化＋加熱硬化型のものを用いるのが好
ましい。
【００９８】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合わせる。対向基板３２側のアライメント
マークとＴＦＴ基板３０側のアライメントマークとを精
度良く合わせた後に、紫外線照射してシール剤を仮硬化
させ、その後に一括して加熱硬化する。
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合わせる。対向基板３２側のアライメント
マークとＴＦＴ基板３０側のアライメントマークとを精
度良く合わせた後に、紫外線照射してシール剤を仮硬化
させ、その後に一括して加熱硬化する。
【００９９】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２とを重ね合わせた単個の液晶パ
ネルを作製する。次いで、液晶３５を両基板３０−３２
間のギャップ内に注入し、注入口を紫外線接着剤で封止
した後、ＩＰＡ洗浄する。液晶の種類については前述し
たように特に限定されないが、例えばネマスチック液晶
を用いた高速応答のＴＮ（ツイストネマティック）モー
ドとするのが一般的である。次いで、加熱急冷処理し
て、液晶３５を配向させる。次いで、ＴＦＴ基板３０の
パネル電極取り出し部にフレキシブル配線を異方性導電
膜の熱圧着で接続し、さらに対向基板３２に位相差板付
偏光板を貼り合わせる。
基板３０と対向基板３２とを重ね合わせた単個の液晶パ
ネルを作製する。次いで、液晶３５を両基板３０−３２
間のギャップ内に注入し、注入口を紫外線接着剤で封止
した後、ＩＰＡ洗浄する。液晶の種類については前述し
たように特に限定されないが、例えばネマスチック液晶
を用いた高速応答のＴＮ（ツイストネマティック）モー
ドとするのが一般的である。次いで、加熱急冷処理し
て、液晶３５を配向させる。次いで、ＴＦＴ基板３０の
パネル電極取り出し部にフレキシブル配線を異方性導電
膜の熱圧着で接続し、さらに対向基板３２に位相差板付
偏光板を貼り合わせる。
【０１００】また、液晶パネル（液晶セル）を、２イン
チサイズ以下の小型液晶パネルに適している面単組立で
作製する場合、前記と同様に、ＴＦＴ基板３０および対
向基板３２の素子形成面にそれぞれポリイミド系配向膜
３３、３４を形成し、さらにこれらポリイミド系配向膜
３３、３４にラビング、又は非接触の線型偏光紫外線光
による配向処理を施す。
チサイズ以下の小型液晶パネルに適している面単組立で
作製する場合、前記と同様に、ＴＦＴ基板３０および対
向基板３２の素子形成面にそれぞれポリイミド系配向膜
３３、３４を形成し、さらにこれらポリイミド系配向膜
３３、３４にラビング、又は非接触の線型偏光紫外線光
による配向処理を施す。
【０１０１】次いで、ＴＦＴ基板３０および対向基板３
２をそれぞれダイシング又はスクライブブレークで単個
に分割し、水又はＩＰＡ洗浄する。続いて、ＴＦＴ基板
３０にはコモン剤を塗布し、対向基板３２にはスペーサ
含有のシール剤を塗布する。そして、両基板を重ね合わ
せる。これ以降のプロセスは前記に準ずるので、説明を
省略する。
２をそれぞれダイシング又はスクライブブレークで単個
に分割し、水又はＩＰＡ洗浄する。続いて、ＴＦＴ基板
３０にはコモン剤を塗布し、対向基板３２にはスペーサ
含有のシール剤を塗布する。そして、両基板を重ね合わ
せる。これ以降のプロセスは前記に準ずるので、説明を
省略する。
【０１０２】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
このような反射型ＬＣＤににあっては、対向基板３２側
からの入射光が反射膜２９で効率良く反射され、対向基
板３２側から出射する。
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
このような反射型ＬＣＤににあっては、対向基板３２側
からの入射光が反射膜２９で効率良く反射され、対向基
板３２側から出射する。
【０１０３】なお、前記例のように反射膜２９を表示用
の画素電極としても機能させ、この上に直接ポリイミド
系配向膜３３を形成した場合、該ポリイミド系配向膜３
３も下地となる反射膜２９の凹凸形状を受けることによ
り、膜厚ムラが生じたり、ラビングムラが生じたり、さ
らにはラビングによりキズや剥がれ、色ムラが生じるお
それがある。
の画素電極としても機能させ、この上に直接ポリイミド
系配向膜３３を形成した場合、該ポリイミド系配向膜３
３も下地となる反射膜２９の凹凸形状を受けることによ
り、膜厚ムラが生じたり、ラビングムラが生じたり、さ
らにはラビングによりキズや剥がれ、色ムラが生じるお
それがある。
【０１０４】そこで、反射膜２９をＴＦＴのドレイン部
に導通しないように形成してこれを画素電極としては機
能しないようにし、画素電極としては別に透明電極（Ｉ
ＴＯ電極）を設けるようにしてもよい。その場合、ＴＦ
Ｔのドレイン部に導通しない反射膜２９上に厚さ２〜３
μｍ程度の透明樹脂平坦化膜を形成し、この上に、厚さ
０．１３〜０．１５μｍ程度の透明電極（ＩＴＯ電極）
を、ＴＦＴのドレイン部に導通した状態に形成する。
に導通しないように形成してこれを画素電極としては機
能しないようにし、画素電極としては別に透明電極（Ｉ
ＴＯ電極）を設けるようにしてもよい。その場合、ＴＦ
Ｔのドレイン部に導通しない反射膜２９上に厚さ２〜３
μｍ程度の透明樹脂平坦化膜を形成し、この上に、厚さ
０．１３〜０．１５μｍ程度の透明電極（ＩＴＯ電極）
を、ＴＦＴのドレイン部に導通した状態に形成する。
【０１０５】このように、透明樹脂平坦化膜を介して透
明電極を形成すれば、当然この透明電極表面も平坦にな
ることにより、これの上に形成されるポリイミド系配向
膜３３も平坦になり、したがって膜厚ムラやラビングム
ラ、ラビングによるキズや剥がれ、色ムラなどが生じる
のが防止され、品質の向上や歩留向上が可能になる。
明電極を形成すれば、当然この透明電極表面も平坦にな
ることにより、これの上に形成されるポリイミド系配向
膜３３も平坦になり、したがって膜厚ムラやラビングム
ラ、ラビングによるキズや剥がれ、色ムラなどが生じる
のが防止され、品質の向上や歩留向上が可能になる。
【０１０６】また、ＴＦＴ基板３０を、図７に示した基
板構造以外に、ＴＦＴ基板３０にカラーフィルタを設け
たオンチップカラーフィルタ（ＯＣＣＦ）構造とすると
きには、対向基板３２にはＩＴＯ電極がベタ付け（又は
ブラックマスク付きのＩＴＯ電極がベタ付け）され、Ｔ
ＦＴ基板３０にはカラーフィルタが設けられる。
板構造以外に、ＴＦＴ基板３０にカラーフィルタを設け
たオンチップカラーフィルタ（ＯＣＣＦ）構造とすると
きには、対向基板３２にはＩＴＯ電極がベタ付け（又は
ブラックマスク付きのＩＴＯ電極がベタ付け）され、Ｔ
ＦＴ基板３０にはカラーフィルタが設けられる。
【０１０７】そして、この場合にもＴＦＴ基板３０につ
いては、前記の、画素電極として反射膜２９とは別に透
明電極（ＩＴＯ電極）を設ける構造を採用することがで
きる。すなわち、ＴＦＴのドレイン部に導通しないよう
に形成した反射膜２９上に厚さ２〜３μｍ程度の透明樹
脂平坦化膜を形成し、この上に、厚さ１〜２μｍ程度の
カラーフィルタ層を形成する。そして、さらにこの上に
厚さ１〜２μｍ程度の透明樹脂平坦化膜を形成し、この
上に、厚さ０．１３〜０．１５μｍ程度の透明電極（Ｉ
ＴＯ電極）を、ＴＦＴのドレイン部に導通した状態に形
成する。
いては、前記の、画素電極として反射膜２９とは別に透
明電極（ＩＴＯ電極）を設ける構造を採用することがで
きる。すなわち、ＴＦＴのドレイン部に導通しないよう
に形成した反射膜２９上に厚さ２〜３μｍ程度の透明樹
脂平坦化膜を形成し、この上に、厚さ１〜２μｍ程度の
カラーフィルタ層を形成する。そして、さらにこの上に
厚さ１〜２μｍ程度の透明樹脂平坦化膜を形成し、この
上に、厚さ０．１３〜０．１５μｍ程度の透明電極（Ｉ
ＴＯ電極）を、ＴＦＴのドレイン部に導通した状態に形
成する。
【０１０８】このように、透明樹脂平坦化膜を介してカ
ラーフィルタ、透明電極を形成すれば、前記した場合と
同様にこの透明電極表面も平坦になり、よってポリイミ
ド系配向膜３３も平坦になることから、膜厚ムラやラビ
ングムラ、ラビングによるキズや剥がれ、色ムラなどが
生じるのが防止され、品質の向上や歩留向上が可能にな
る。なお、図１１に示した補助容量ＣS を画素部に組み
込む場合には、上記した基板１上に設けた静電体層（図
示せず）を単結晶シリコンのドレイン領域１９と接続す
ればよい。
ラーフィルタ、透明電極を形成すれば、前記した場合と
同様にこの透明電極表面も平坦になり、よってポリイミ
ド系配向膜３３も平坦になることから、膜厚ムラやラビ
ングムラ、ラビングによるキズや剥がれ、色ムラなどが
生じるのが防止され、品質の向上や歩留向上が可能にな
る。なお、図１１に示した補助容量ＣS を画素部に組み
込む場合には、上記した基板１上に設けた静電体層（図
示せず）を単結晶シリコンのドレイン領域１９と接続す
ればよい。
【０１０９】以上に説明したように、本実施の形態によ
れば、次のごとき顕著な作用効果が得られる。 （ａ）所定形状／寸法の段差４を設けた基板１に結晶性
サファイア膜５０を形成し、これをシードとしてレーザ
照射処理法によるヘテロエピタキシャル成長（ただし、
成長時の加熱温度は２００〜８００℃、好ましくは３０
０〜４００℃と比較的低温）させることにより、５４０
ｃｍ2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリ
コン層７が得られるので、高性能ドライバ内蔵のＬＣＤ
の製造が可能となる。また、段差４がこのエピタキシャ
ル成長を促進するため、より結晶性の高い単結晶シリコ
ン層７が得られる。
れば、次のごとき顕著な作用効果が得られる。 （ａ）所定形状／寸法の段差４を設けた基板１に結晶性
サファイア膜５０を形成し、これをシードとしてレーザ
照射処理法によるヘテロエピタキシャル成長（ただし、
成長時の加熱温度は２００〜８００℃、好ましくは３０
０〜４００℃と比較的低温）させることにより、５４０
ｃｍ2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリ
コン層７が得られるので、高性能ドライバ内蔵のＬＣＤ
の製造が可能となる。また、段差４がこのエピタキシャ
ル成長を促進するため、より結晶性の高い単結晶シリコ
ン層７が得られる。
【０１１０】（ｂ）この単結晶シリコン層７は、従来の
アモルファスシリコン層や多結晶シリコン層に比べて、
単結晶シリコン基板並の高い電子及び正孔移動度を示す
ので、これから得られる単結晶シリコンボトムゲート型
ＭＯＳＴＦＴは、高いスイッチング特性と低リーク電流
のＬＤＤ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯ
ＳＴＦＴの表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯ
Ｓ、又はｐＭＯＳＴＦＴ、あるいはこれらの混在からな
る周辺駆動回路部と一体化した構成が可能となり、高画
質、高精細、狭額縁、大画面、高効率の表示パネルが実
現する。また、この単結晶シリコン層７は十分に高い正
孔移動度を有するため、電子と正孔とをそれぞれ単独
に、あるいは双方を組み合わせて駆動する周辺駆動回路
を作製することができ、これをｎＭＯＳ又はｐＭＯＳ又
はｃＭＯＳのＬＤＤ構造の表示用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
アモルファスシリコン層や多結晶シリコン層に比べて、
単結晶シリコン基板並の高い電子及び正孔移動度を示す
ので、これから得られる単結晶シリコンボトムゲート型
ＭＯＳＴＦＴは、高いスイッチング特性と低リーク電流
のＬＤＤ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯ
ＳＴＦＴの表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯ
Ｓ、又はｐＭＯＳＴＦＴ、あるいはこれらの混在からな
る周辺駆動回路部と一体化した構成が可能となり、高画
質、高精細、狭額縁、大画面、高効率の表示パネルが実
現する。また、この単結晶シリコン層７は十分に高い正
孔移動度を有するため、電子と正孔とをそれぞれ単独
に、あるいは双方を組み合わせて駆動する周辺駆動回路
を作製することができ、これをｎＭＯＳ又はｐＭＯＳ又
はｃＭＯＳのＬＤＤ構造の表示用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
【０１１１】（ｃ）レーザ照射処理法を採用することに
より、シリコンエピタキシャル成長時の加熱処理温度を
８００℃以下にすることができるので、絶縁基板上に比
較的低温（例えば２００〜６００℃以下）で単結晶シリ
コン層７を均一に形成することができる。なお、基板と
しては、石英ガラスや結晶化ガラス、セラミックス基板
などをはじめ、ほうけい酸ガラス（さらには耐熱性有機
基板）などのように歪点が低く、低コストで物性も良好
な基板材質を任意に選択でき、また、基板の大型化も可
能となる。
より、シリコンエピタキシャル成長時の加熱処理温度を
８００℃以下にすることができるので、絶縁基板上に比
較的低温（例えば２００〜６００℃以下）で単結晶シリ
コン層７を均一に形成することができる。なお、基板と
しては、石英ガラスや結晶化ガラス、セラミックス基板
などをはじめ、ほうけい酸ガラス（さらには耐熱性有機
基板）などのように歪点が低く、低コストで物性も良好
な基板材質を任意に選択でき、また、基板の大型化も可
能となる。
【０１１２】（ｄ）固相成長法の場合のような中温で長
時間のアニールが不要となることから、生産性が高く、
また高価な製造設備が不要でコストダウンが可能にな
る。
時間のアニールが不要となることから、生産性が高く、
また高価な製造設備が不要でコストダウンが可能にな
る。
【０１１３】（ｅ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の結晶性、レーザの照射エネ
ルギーや照射時間など、さらには段差の形状及び寸法、
基板の加熱温度や冷却速度、添加するＮ型又はＰ型キャ
リア不純物濃度等の調整により、広範囲のＮ型又はＰ型
等の導電型と高移動度の単結晶シリコン層が容易に得ら
れるので、Ｖｔｈ（しきい値）調整が容易になり、また
低抵抗化による高速動作も可能になる。
は、結晶性サファイア膜等の結晶性、レーザの照射エネ
ルギーや照射時間など、さらには段差の形状及び寸法、
基板の加熱温度や冷却速度、添加するＮ型又はＰ型キャ
リア不純物濃度等の調整により、広範囲のＮ型又はＰ型
等の導電型と高移動度の単結晶シリコン層が容易に得ら
れるので、Ｖｔｈ（しきい値）調整が容易になり、また
低抵抗化による高速動作も可能になる。
【０１１４】（ｆ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
【０１１５】（ｇ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【０１１６】＜第２の実施の形態＞図１３〜図１５を参
照して、本発明の第２の実施の形態を説明する。
照して、本発明の第２の実施の形態を説明する。
【０１１７】本例の実施の形態は、前述の第１の実施の
形態と同様に、トップゲート型ＭＯＳＴＦＴを表示部
に、ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路部に有
するものの、該第１の実施の形態と異なり、透過型ＬＣ
Ｄに関するものである。したがって、その製造工程につ
いては、図１の（１）に示す工程から図５の（１６）に
示す工程までは同様である。そして、本例の実施の形態
では、これらの工程の後に、図１３の（１７）に示すよ
うに、保護膜２５、絶縁膜３６に表示用ＴＦＴのドレイ
ン部コンタクト用の窓開けを行うと同時に、透過率向上
のため、画素開口部の不要なＳｉＯ2 、ＰＳＧ及びＳｉ
Ｎ膜を除去する。
形態と同様に、トップゲート型ＭＯＳＴＦＴを表示部
に、ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路部に有
するものの、該第１の実施の形態と異なり、透過型ＬＣ
Ｄに関するものである。したがって、その製造工程につ
いては、図１の（１）に示す工程から図５の（１６）に
示す工程までは同様である。そして、本例の実施の形態
では、これらの工程の後に、図１３の（１７）に示すよ
うに、保護膜２５、絶縁膜３６に表示用ＴＦＴのドレイ
ン部コンタクト用の窓開けを行うと同時に、透過率向上
のため、画素開口部の不要なＳｉＯ2 、ＰＳＧ及びＳｉ
Ｎ膜を除去する。
【０１１８】次いで、図１３の（１８）に示すように、
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜２８Ｂを厚さ２〜３μｍ程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用ＴＦ
Ｔのドレイン側の平坦化膜２８Ｂの窓開けを行い、所定
条件でこれを硬化させる。
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜２８Ｂを厚さ２〜３μｍ程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用ＴＦ
Ｔのドレイン側の平坦化膜２８Ｂの窓開けを行い、所定
条件でこれを硬化させる。
【０１１９】次いで、図１３の（１９）に示すように、
全面に厚さ１３０〜１５０ｎｍ程度のＩＴＯスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用ＴＦＴのドレイン部１９とコンタ
クトしたＩＴＯからなる透明電極（画素電極）４１を形
成する。そして、熱処理（フォーミングガス中、２００
〜２５０℃／１ｈ）により、表示用ＴＦＴのドレインと
ＩＴＯとのコンタクト抵抗の低減化、およびＩＴＯ透明
度の向上を図る。
全面に厚さ１３０〜１５０ｎｍ程度のＩＴＯスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用ＴＦＴのドレイン部１９とコンタ
クトしたＩＴＯからなる透明電極（画素電極）４１を形
成する。そして、熱処理（フォーミングガス中、２００
〜２５０℃／１ｈ）により、表示用ＴＦＴのドレインと
ＩＴＯとのコンタクト抵抗の低減化、およびＩＴＯ透明
度の向上を図る。
【０１２０】そして、図１４に示すように対向基板３２
と組み合わせ、前述の第１の実施の形態と同様にして透
過型ＬＣＤを組み立てる。ただし、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板３２側からの透過光が得られるよう
にも構成することができる。
と組み合わせ、前述の第１の実施の形態と同様にして透
過型ＬＣＤを組み立てる。ただし、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板３２側からの透過光が得られるよう
にも構成することができる。
【０１２１】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。す
なわち、図１の（１）〜図５の（１６）までの工程は前
述したのと同様にして行う。そして、この後、図１５の
（１７）に示すように、ＰＳＧ／ＳｉＯ2 の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋め込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶
縁膜３６を形成する。
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。す
なわち、図１の（１）〜図５の（１６）までの工程は前
述したのと同様にして行う。そして、この後、図１５の
（１７）に示すように、ＰＳＧ／ＳｉＯ2 の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋め込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶
縁膜３６を形成する。
【０１２２】次いで、図１５の（１８）に示すように
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を、所定厚さ（１〜１．５μｍ）に形成
した後、図１５の（１９）に示すように、汎用フォトリ
ソグラフィ技術で所定位置（各画素部）のみを残してパ
ターニングし、各カラーフィルタ層６１（Ｒ）、６１
（Ｇ）、６１（Ｂ）を形成する（オンチップカラーフィ
ルタ構造）。この際、ドレイン部の窓開けも行う。な
お、この例では不透明なセラミックス基板や低透過率の
ガラス、及び耐熱性樹脂基板は使用できない。
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を、所定厚さ（１〜１．５μｍ）に形成
した後、図１５の（１９）に示すように、汎用フォトリ
ソグラフィ技術で所定位置（各画素部）のみを残してパ
ターニングし、各カラーフィルタ層６１（Ｒ）、６１
（Ｇ）、６１（Ｂ）を形成する（オンチップカラーフィ
ルタ構造）。この際、ドレイン部の窓開けも行う。な
お、この例では不透明なセラミックス基板や低透過率の
ガラス、及び耐熱性樹脂基板は使用できない。
【０１２３】次いで、図１５の（１９）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけて表示用ＴＦＴのブラッ
クマスク層となる遮光層４３を金属のパターニングで形
成する。例えば、スパッタ法によってチタン又はモリブ
デンを厚さ２００〜２５０ｎｍ程度に成膜し、続いて表
示用ＴＦＴを覆って遮光する所定形状にパターニングす
る（オンチップブラック構造）。
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけて表示用ＴＦＴのブラッ
クマスク層となる遮光層４３を金属のパターニングで形
成する。例えば、スパッタ法によってチタン又はモリブ
デンを厚さ２００〜２５０ｎｍ程度に成膜し、続いて表
示用ＴＦＴを覆って遮光する所定形状にパターニングす
る（オンチップブラック構造）。
【０１２４】次いで、図１５の（２０）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層４３に接続した状態
となるようにして透明電極４１を埋め込み形成する。こ
のように、表示アレイ部上にカラーフィルタ層６１や遮
光層４３を作り込むことにより、液晶表示パネルの開口
率を改善し、またバックライトも含めたディスプレイモ
ジュールの低消費電力化を実現することができる。
透明樹脂の平坦化膜２８Ｂを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層４３に接続した状態
となるようにして透明電極４１を埋め込み形成する。こ
のように、表示アレイ部上にカラーフィルタ層６１や遮
光層４３を作り込むことにより、液晶表示パネルの開口
率を改善し、またバックライトも含めたディスプレイモ
ジュールの低消費電力化を実現することができる。
【０１２５】＜第３の実施の形態＞図１６〜図２４を参
照して、本発明の第３の実施の形態を説明する。
照して、本発明の第３の実施の形態を説明する。
【０１２６】本実施の形態では、周辺駆動回路部を、前
述した第１の実施の形態と同様のボトムゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。また、表示部については反射型とするも
のの、ＴＦＴを各種ゲート構造のものとし、種々の組み
合わせにする。
述した第１の実施の形態と同様のボトムゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。また、表示部については反射型とするも
のの、ＴＦＴを各種ゲート構造のものとし、種々の組み
合わせにする。
【０１２７】すなわち、前述した第１の実施の形態では
図１６（Ａ）に示すように表示部にトップゲート型のｎ
ＭＯＳＬＤＤ−ＴＦＴを設けているのに対し、図１６
（Ｂ）に示す例では、表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴを設けており、また、図１５（Ｃ）に
示す例では、表示部にデュアルゲート型のｎＭＯＳＬＤ
Ｄ−ＴＦＴを設けている。これらボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴは、いずれも、
後述するように周辺駆動回路部のボトムゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能である。そして、このよ
うに表示部のＴＦＴのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
図１６（Ａ）に示すように表示部にトップゲート型のｎ
ＭＯＳＬＤＤ−ＴＦＴを設けているのに対し、図１６
（Ｂ）に示す例では、表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴを設けており、また、図１５（Ｃ）に
示す例では、表示部にデュアルゲート型のｎＭＯＳＬＤ
Ｄ−ＴＦＴを設けている。これらボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴは、いずれも、
後述するように周辺駆動回路部のボトムゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能である。そして、このよ
うに表示部のＴＦＴのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
【０１２８】なお、図１６（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の符号７１はＭｏ・Ｔａ等から
なるゲート電極である。また、符号７２はＳｉＮ膜、７
３はＳｉＯ2 膜であり、これらＳｉＮ膜とＳｉＯ2 膜と
によってゲート絶縁膜が形成されている。このゲート絶
縁膜上には、周辺駆動回路部のボトムゲート型ＭＯＳＴ
ＦＴと同様の、単結晶シリコン層７を用いたチャンネル
領域等が形成されている。
ＳＴＦＴにおいて、図中の符号７１はＭｏ・Ｔａ等から
なるゲート電極である。また、符号７２はＳｉＮ膜、７
３はＳｉＯ2 膜であり、これらＳｉＮ膜とＳｉＯ2 膜と
によってゲート絶縁膜が形成されている。このゲート絶
縁膜上には、周辺駆動回路部のボトムゲート型ＭＯＳＴ
ＦＴと同様の、単結晶シリコン層７を用いたチャンネル
領域等が形成されている。
【０１２９】また、図１６（Ｃ）のデュアルゲート型Ｍ
ＯＳＴＦＴでは、下部ゲート部はボトムゲート型ＭＯＳ
ＴＦＴと同様であるものの、上部ゲート部は、ゲート絶
縁膜８２をＳｉＯ2 膜とＳｉＯ2 膜で形成し、この上に
上部ゲート電極８３を設けている。ただし、いずれにお
いても各ゲート部は、ヘテロエピタキシャル成長時のシ
ードであると同時に単結晶シリコン膜の成長を促進し、
その結晶性を高める作用を有する段差４の外側に配設さ
れている。
ＯＳＴＦＴでは、下部ゲート部はボトムゲート型ＭＯＳ
ＴＦＴと同様であるものの、上部ゲート部は、ゲート絶
縁膜８２をＳｉＯ2 膜とＳｉＯ2 膜で形成し、この上に
上部ゲート電極８３を設けている。ただし、いずれにお
いても各ゲート部は、ヘテロエピタキシャル成長時のシ
ードであると同時に単結晶シリコン膜の成長を促進し、
その結晶性を高める作用を有する段差４の外側に配設さ
れている。
【０１３０】次に、前記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図１７〜図２１を参照して説明し、さら
に、前記のデュアルゲート型ＭＯＳＴＦＴの製造方法を
図２２〜図２４を参照して説明する。なお、周辺駆動回
路部におけるボトムゲート型ＭＯＳＴＦＴの製造方法に
ついては、図１〜図６に示した工程と同じであることか
ら、ここでは図示およびその説明を省略する。
の製造方法を図１７〜図２１を参照して説明し、さら
に、前記のデュアルゲート型ＭＯＳＴＦＴの製造方法を
図２２〜図２４を参照して説明する。なお、周辺駆動回
路部におけるボトムゲート型ＭＯＳＴＦＴの製造方法に
ついては、図１〜図６に示した工程と同じであることか
ら、ここでは図示およびその説明を省略する。
【０１３１】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図１の（１）に示した工程
と同様にして、図１７の（１）に示すように基板１上
に、モリブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッ
タ膜７１Ａを厚さ３００〜４００ｎｍ程度に形成する。
ＦＴを製造するには、まず、図１の（１）に示した工程
と同様にして、図１７の（１）に示すように基板１上
に、モリブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッ
タ膜７１Ａを厚さ３００〜４００ｎｍ程度に形成する。
【０１３２】次いで、図１の（２）に示した工程と同様
にして、図１７の（２）に示すようにフォトレジスト７
０を所定パターンに形成し、これをマスクにしてスパッ
タ膜７１Ａをテーパエッチングし、側端面７１ａが２０
〜４５°でなだらかに傾斜した、横断面台形状のゲート
電極７１を形成する。
にして、図１７の（２）に示すようにフォトレジスト７
０を所定パターンに形成し、これをマスクにしてスパッ
タ膜７１Ａをテーパエッチングし、側端面７１ａが２０
〜４５°でなだらかに傾斜した、横断面台形状のゲート
電極７１を形成する。
【０１３３】次いで、フォトレジスト７０を除去した
後、図１の（３）に示した工程と同様にして、図１７の
（３）に示すようにスパッタ膜７１Ａを含む基板１上
に、プラズマＣＶＤ法等により、ＳｉＮ膜（約２００ｎ
ｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ厚）７３とをこ
の順に成膜積層し、ゲート絶縁膜を形成する。
後、図１の（３）に示した工程と同様にして、図１７の
（３）に示すようにスパッタ膜７１Ａを含む基板１上
に、プラズマＣＶＤ法等により、ＳｉＮ膜（約２００ｎ
ｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ厚）７３とをこ
の順に成膜積層し、ゲート絶縁膜を形成する。
【０１３４】次いで、図２の（４）に示した工程と同様
にして、図１８の（４）に示すようにＴＦＴ形成領域に
フォトレジスト２を所定パターンに形成し、これをマス
クにして基板１上のゲート絶縁膜に（さらには基板１に
も）段差４を適当な形状及び寸法で複数個形成する。こ
の段差４は、前述したように、後述の単結晶シリコンの
ヘテロエピタキシャル成長時のシードであると同時に結
晶性サファイア膜の成長を促進し、その結晶性を高める
作用を有するもので、深さｄが０．３〜０．４μｍ程
度、幅ｗが２〜３μｍ程度、長さ（紙面に直交する方
向）が１０〜２０μｍ程度とされ、底面と側面とのなす
角（底角）が略直角とされる。
にして、図１８の（４）に示すようにＴＦＴ形成領域に
フォトレジスト２を所定パターンに形成し、これをマス
クにして基板１上のゲート絶縁膜に（さらには基板１に
も）段差４を適当な形状及び寸法で複数個形成する。こ
の段差４は、前述したように、後述の単結晶シリコンの
ヘテロエピタキシャル成長時のシードであると同時に結
晶性サファイア膜の成長を促進し、その結晶性を高める
作用を有するもので、深さｄが０．３〜０．４μｍ程
度、幅ｗが２〜３μｍ程度、長さ（紙面に直交する方
向）が１０〜２０μｍ程度とされ、底面と側面とのなす
角（底角）が略直角とされる。
【０１３５】次いで、図２の（５）に示した工程と同様
にして、図１８の（５）に示すようにフォトレジスト２
を除去した後、絶縁基板１の一主面において、段差４を
含むＴＦＴ形成領域に結晶性サファイア膜５０を、厚さ
２０〜２００ｎｍ程度に形成する。
にして、図１８の（５）に示すようにフォトレジスト２
を除去した後、絶縁基板１の一主面において、段差４を
含むＴＦＴ形成領域に結晶性サファイア膜５０を、厚さ
２０〜２００ｎｍ程度に形成する。
【０１３６】次いで、スパッタ、プラズマＣＶＤ法等に
より、アモルファスシリコン又は多結晶シリコンを１０
〜１００ｎｍ程度の厚さに成膜し、シリコン膜（図示
略）を形成する。続いて、図２の（６）に示した工程と
同様にして、前記シリコン膜をレーザ照射処理してこの
膜を加熱溶融し、さらに冷却（徐冷）固化することによ
り、前記結晶性サイファイア膜５０および段差４を共に
シードとしてシリコンをヘテロエピタキシャル成長さ
せ、図１８（６）に示すように段差４を含む全面に単結
晶シリコン層７を厚さ５〜１００ｎｍ程度、好ましくは
３０〜５０ｎｍ程度に形成する。このとき、下地のゲー
ト電極７１の側端面７１ａがなだらかな傾斜面となって
いるので、この面上では段差４及び結晶性サファイア膜
５０によるヘテロエピタキシャル成長が阻害されず、段
切れなしに単結晶シリコン層７が成長することになる。
より、アモルファスシリコン又は多結晶シリコンを１０
〜１００ｎｍ程度の厚さに成膜し、シリコン膜（図示
略）を形成する。続いて、図２の（６）に示した工程と
同様にして、前記シリコン膜をレーザ照射処理してこの
膜を加熱溶融し、さらに冷却（徐冷）固化することによ
り、前記結晶性サイファイア膜５０および段差４を共に
シードとしてシリコンをヘテロエピタキシャル成長さ
せ、図１８（６）に示すように段差４を含む全面に単結
晶シリコン層７を厚さ５〜１００ｎｍ程度、好ましくは
３０〜５０ｎｍ程度に形成する。このとき、下地のゲー
ト電極７１の側端面７１ａがなだらかな傾斜面となって
いるので、この面上では段差４及び結晶性サファイア膜
５０によるヘテロエピタキシャル成長が阻害されず、段
切れなしに単結晶シリコン層７が成長することになる。
【０１３７】次いで、図２の（７）〜図３の（９）に示
した工程を経た後、図３の（１０）に示した工程と同様
にして、図１８の（７）に示すように表示部のｎＭＯＳ
ＴＦＴのゲート部をフォトレジスト１３でカバーし、露
出したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイ
オン１４をドーピング（イオン注入）してＮ- 型層から
なるＬＤＤ部１５を自己整合的に形成する。このとき、
ボトムゲート電極７１の存在により表面高低差（又はパ
ターン）が認識し易くなっており、したがってフォトレ
ジスト１３の位置合わせ（マスク合わせ）が行い易く、
アライメントずれが生じにくくなっている。
した工程を経た後、図３の（１０）に示した工程と同様
にして、図１８の（７）に示すように表示部のｎＭＯＳ
ＴＦＴのゲート部をフォトレジスト１３でカバーし、露
出したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイ
オン１４をドーピング（イオン注入）してＮ- 型層から
なるＬＤＤ部１５を自己整合的に形成する。このとき、
ボトムゲート電極７１の存在により表面高低差（又はパ
ターン）が認識し易くなっており、したがってフォトレ
ジスト１３の位置合わせ（マスク合わせ）が行い易く、
アライメントずれが生じにくくなっている。
【０１３８】次いで、図４の（１１）に示した工程と同
様にして、図１９の（８）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
様にして、図１９の（８）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
【０１３９】次いで、図４の（１２）に示した工程と同
様にして、図１９の（９）に示すようにｎＭＯＳＴＦＴ
の全部をフォトレジスト２０でカバーし、ボロンイオン
２１をドーピング（イオン注入）して周辺駆動回路部の
ｐＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を形
成する。
様にして、図１９の（９）に示すようにｎＭＯＳＴＦＴ
の全部をフォトレジスト２０でカバーし、ボロンイオン
２１をドーピング（イオン注入）して周辺駆動回路部の
ｐＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を形
成する。
【０１４０】次いで、図４の（１３）に示した工程と同
様にして、図１９の（１０）に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト２
４を設け、単結晶シリコン層７をエッチングによって選
択的に除去する。
様にして、図１９の（１０）に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト２
４を設け、単結晶シリコン層７をエッチングによって選
択的に除去する。
【０１４１】次いで、図５の（１４）に示した工程と同
様にして、図１９の（１１）に示すようにプラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等によって全
面に、ＳｉＯ2 膜５３（約３００ｎｍ厚）及びリンシリ
ケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）をこ
の順に連続形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜
５４は前述した保護膜２５に相当するものである。そし
て、この状態で単結晶シリコン層７を前述したと同様に
して活性化処理する。
様にして、図１９の（１１）に示すようにプラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等によって全
面に、ＳｉＯ2 膜５３（約３００ｎｍ厚）及びリンシリ
ケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）をこ
の順に連続形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜
５４は前述した保護膜２５に相当するものである。そし
て、この状態で単結晶シリコン層７を前述したと同様に
して活性化処理する。
【０１４２】次いで、図５の（１５）に示した工程と同
様にして、図２０の（１２）に示すように汎用フォトリ
ソグラフィ及びエッチング技術により、ソース部のコン
タクト用窓開けを行う。そして、全面に厚さ４００〜５
００ｎｍ程度のアルミニウム合金等のスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、ＴＦＴのソース電極２６を形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス中において、約４００℃／１ｈでシンター処
理する。
様にして、図２０の（１２）に示すように汎用フォトリ
ソグラフィ及びエッチング技術により、ソース部のコン
タクト用窓開けを行う。そして、全面に厚さ４００〜５
００ｎｍ程度のアルミニウム合金等のスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、ＴＦＴのソース電極２６を形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス中において、約４００℃／１ｈでシンター処
理する。
【０１４３】次いで、図５の（１６）に示した工程と同
様にして、図２０の（１３）に示すように高密度プラズ
マＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００
ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁
膜３６を全面に形成し、表示用のＴＦＴのドレイン部の
コンタクト用窓開けを行う。
様にして、図２０の（１３）に示すように高密度プラズ
マＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００
ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁
膜３６を全面に形成し、表示用のＴＦＴのドレイン部の
コンタクト用窓開けを行う。
【０１４４】次いで、図６の（１７）に示した工程と同
様にして、図２０の（１４）に示すようにスピンコート
等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、続い
て、図６の（１８）に示した工程と同様にして、図２０
の（１５）に示すように汎用フォトリソグラフィ及びエ
ッチング技術により、最適な反射特性と視野角特性を得
るための凹凸形状パターンを画素部に形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。
様にして、図２０の（１４）に示すようにスピンコート
等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、続い
て、図６の（１８）に示した工程と同様にして、図２０
の（１５）に示すように汎用フォトリソグラフィ及びエ
ッチング技術により、最適な反射特性と視野角特性を得
るための凹凸形状パターンを画素部に形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。
【０１４５】次いで、図６の（１９）に示した工程と同
様にして、図２０の（１５）に示すように全面に４００
〜５００ｎｍ厚のアルミニウム合金等のスパッタ膜を形
成し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９と接続した凹凸形状
の反射膜２９を形成する。
様にして、図２０の（１５）に示すように全面に４００
〜５００ｎｍ厚のアルミニウム合金等のスパッタ膜を形
成し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９と接続した凹凸形状
の反射膜２９を形成する。
【０１４６】以上のようにして、レーザ照射処理により
段差４を含む結晶性サファイア膜５０をヘテロエピタキ
シャル成長のシードとして単結晶シリコン層７を形成
し、この単結晶シリコン層７を用いた表示部にボトムゲ
ート型のｎＭＯＳＬＤＤ−ＴＦＴ（周辺部ではボトムゲ
ート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣ
ＭＯＳ駆動回路）を作り込んだ表示部−周辺駆動回路部
一体型のアクティブマトリクス基板３０を作製すること
ができる。
段差４を含む結晶性サファイア膜５０をヘテロエピタキ
シャル成長のシードとして単結晶シリコン層７を形成
し、この単結晶シリコン層７を用いた表示部にボトムゲ
ート型のｎＭＯＳＬＤＤ−ＴＦＴ（周辺部ではボトムゲ
ート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣ
ＭＯＳ駆動回路）を作り込んだ表示部−周辺駆動回路部
一体型のアクティブマトリクス基板３０を作製すること
ができる。
【０１４７】図２１に、表示部に設ける前記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜を、Ｍｏ・Ｔａの陽
極酸化法で形成した例を示す。
ート型ＭＯＳＴＦＴのゲート絶縁膜を、Ｍｏ・Ｔａの陽
極酸化法で形成した例を示す。
【０１４８】この例では、図１７の（２）に示した工程
の後に、図２１の（３）に示すようにモリブデン・タン
タル合金膜７１を公知の陽極酸化処理することによっ
て、その表面にＴａ2 Ｏ5 からなるゲート絶縁膜７４を
１００〜２００ｎｍ厚に形成する。
の後に、図２１の（３）に示すようにモリブデン・タン
タル合金膜７１を公知の陽極酸化処理することによっ
て、その表面にＴａ2 Ｏ5 からなるゲート絶縁膜７４を
１００〜２００ｎｍ厚に形成する。
【０１４９】その後、図１８の（４）〜（６）に示した
工程と同様にして、図２１の（４）に示すように段差
４、さらには結晶性サファイア膜５０を形成し、続いて
アモルファスシリコン又は多結晶シリコンを成膜してシ
リコン膜を形成する。次いで、レーザ照射処理法によっ
て該シリコン膜を加熱溶融し、さらに冷却（徐冷）固化
することにより、前記結晶性サファイア膜５０をシード
としてヘテロエピタキシャル成長させ、単結晶シリコン
層７を形成する。次いで、図１８の（７）〜図２０の
（１５）に示した工程と同様にして、図２１の（５）に
示すようにアクティブマトリクス基板３０を作製する。
工程と同様にして、図２１の（４）に示すように段差
４、さらには結晶性サファイア膜５０を形成し、続いて
アモルファスシリコン又は多結晶シリコンを成膜してシ
リコン膜を形成する。次いで、レーザ照射処理法によっ
て該シリコン膜を加熱溶融し、さらに冷却（徐冷）固化
することにより、前記結晶性サファイア膜５０をシード
としてヘテロエピタキシャル成長させ、単結晶シリコン
層７を形成する。次いで、図１８の（７）〜図２０の
（１５）に示した工程と同様にして、図２１の（５）に
示すようにアクティブマトリクス基板３０を作製する。
【０１５０】表示部において、デュアルゲート型ＭＯＳ
ＴＦＴを製造するには、まず、図１７の（１）〜図１８
の（６）に示した工程と同様の処理を行う。
ＴＦＴを製造するには、まず、図１７の（１）〜図１８
の（６）に示した工程と同様の処理を行う。
【０１５１】次いで、図２２の（７）に示すように、絶
縁膜７２、７３及び基板１に段差４を形成し、さらに、
結晶性サファイア膜５０及び段差４上にアモルファスシ
リコン又は多結晶シリコンを成膜し、シリコン膜を（図
示略）を形成する。次いで、レーザ照射処理によって該
シリコン膜を加熱溶融し、さらに冷却（徐冷）固化する
ことにより、結晶性サファイア膜５０及び段差４をシー
ドとして単結晶シリコン層７をヘテロエピタキシャル成
長させる。次いで、図３の（８）に示した工程と同様に
して、単結晶シリコン層７上の全面に、プラズマＣＶ
Ｄ、触媒ＣＶＤ等によりＳｉＯ2 膜（約１００ｎｍ厚）
とＳｉＮ（約２００ｎｍ厚）とをこの順に連続して成膜
し、絶縁膜８０（これは前述のゲート絶縁膜８に相当）
を形成し、さらに、Ｍｏ・Ｔａ合金からなるスパッタ膜
８１（これは前述のスパッタ膜９に相当）を３００〜４
００ｎｍ程度の厚さに形成する。
縁膜７２、７３及び基板１に段差４を形成し、さらに、
結晶性サファイア膜５０及び段差４上にアモルファスシ
リコン又は多結晶シリコンを成膜し、シリコン膜を（図
示略）を形成する。次いで、レーザ照射処理によって該
シリコン膜を加熱溶融し、さらに冷却（徐冷）固化する
ことにより、結晶性サファイア膜５０及び段差４をシー
ドとして単結晶シリコン層７をヘテロエピタキシャル成
長させる。次いで、図３の（８）に示した工程と同様に
して、単結晶シリコン層７上の全面に、プラズマＣＶ
Ｄ、触媒ＣＶＤ等によりＳｉＯ2 膜（約１００ｎｍ厚）
とＳｉＮ（約２００ｎｍ厚）とをこの順に連続して成膜
し、絶縁膜８０（これは前述のゲート絶縁膜８に相当）
を形成し、さらに、Ｍｏ・Ｔａ合金からなるスパッタ膜
８１（これは前述のスパッタ膜９に相当）を３００〜４
００ｎｍ程度の厚さに形成する。
【０１５２】次いで、図３の（９）に示した工程と同様
にして、図２２の（８）に示すようにフォトレジストパ
ターン１０を形成し、連続したエッチングによりＭｏ・
Ｔａ合金のトップゲート電極８２と、ゲート絶縁層８３
を形成し、単結晶シリコン層７を露出させる。
にして、図２２の（８）に示すようにフォトレジストパ
ターン１０を形成し、連続したエッチングによりＭｏ・
Ｔａ合金のトップゲート電極８２と、ゲート絶縁層８３
を形成し、単結晶シリコン層７を露出させる。
【０１５３】次いで、図３の（１０）に示した工程と同
様にして、図２２の（９）に示すようにｎＭＯＳＴＦＴ
のトップゲート部をフォトレジスト１３でカバーし、露
出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域
にリンイオン１４をドーピング（イオン注入）して、Ｎ
- 型層のＬＤＤ部１５を形成する。
様にして、図２２の（９）に示すようにｎＭＯＳＴＦＴ
のトップゲート部をフォトレジスト１３でカバーし、露
出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域
にリンイオン１４をドーピング（イオン注入）して、Ｎ
- 型層のＬＤＤ部１５を形成する。
【０１５４】次いで、図４の（１１）に示した工程と同
様にして、図２２（１０）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
様にして、図２２（１０）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
【０１５５】次いで、図４の（１２）に示した工程と同
様にして、図２３の（１１）に示すようにｐＭＯＳＴＦ
Ｔのゲート部をフォトレジスト２０でカバーし、露出し
た領域にボロンイオン２１をドーピング（イオン注入）
して周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース
部及びドレイン部を形成する。
様にして、図２３の（１１）に示すようにｐＭＯＳＴＦ
Ｔのゲート部をフォトレジスト２０でカバーし、露出し
た領域にボロンイオン２１をドーピング（イオン注入）
して周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース
部及びドレイン部を形成する。
【０１５６】次いで、図４の（１３）に示した工程と同
様にして、図２３の（１２）に示すように能動素子部及
び受動素子部をアイランド化するため、フォトレジスト
２４を設け、能動素子部及び受動素子部以外の単結晶シ
リコン層を汎用フォトリソグラフィ及びエッチング技術
で選択的に除去する。
様にして、図２３の（１２）に示すように能動素子部及
び受動素子部をアイランド化するため、フォトレジスト
２４を設け、能動素子部及び受動素子部以外の単結晶シ
リコン層を汎用フォトリソグラフィ及びエッチング技術
で選択的に除去する。
【０１５７】次いで、図５の（１４）に示した工程と同
様にして、図２３の（１３）に示すようにプラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、Ｓ
ｉＯ2 膜５３（約２００ｎｍ厚）とリンシリケートガラ
ス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は前述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。
様にして、図２３の（１３）に示すようにプラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、Ｓ
ｉＯ2 膜５３（約２００ｎｍ厚）とリンシリケートガラ
ス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は前述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。
【０１５８】次いで、図５の（１５）に示した工程と同
様にして、図２３の（１４）に示すようにソース部のコ
ンタクト用窓開けを行う。そして、全面に４００〜５０
０ｎｍ程度の厚さのアルミニウム合金等からなるスパッ
タ膜を形成し、汎用フォトリソグラフィ及びエッチング
技術により、ソース電極２６を形成すると同時に、デー
タライン及びゲートラインを形成する。
様にして、図２３の（１４）に示すようにソース部のコ
ンタクト用窓開けを行う。そして、全面に４００〜５０
０ｎｍ程度の厚さのアルミニウム合金等からなるスパッ
タ膜を形成し、汎用フォトリソグラフィ及びエッチング
技術により、ソース電極２６を形成すると同時に、デー
タライン及びゲートラインを形成する。
【０１５９】次いで、図５の（１６）に示した工程と同
様にして、図２４の（１５）に示すように、ＰＳＧ膜
（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）か
らなる絶縁膜３６を全面に形成し、さらに表示用のＴＦ
Ｔのドレイン部のコンタクト用窓開けを行う。
様にして、図２４の（１５）に示すように、ＰＳＧ膜
（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）か
らなる絶縁膜３６を全面に形成し、さらに表示用のＴＦ
Ｔのドレイン部のコンタクト用窓開けを行う。
【０１６０】次いで、図２４の（１６）に示すように、
全面に、スピンコート等で厚さ２〜３μｍ程度の感光性
樹脂膜２８を形成する。続いて、図６の（１８）、（１
９）に示した工程と同様にして、図２４の（１７）に示
すように画素部に凹凸粗面２８Ａからなる反射面下部を
形成し、同時に表示用ＴＦＴのドレイン部のコンタクト
用の樹脂窓開けを行い、さらに表示用ＴＦＴのドレイン
部１９と接続した、最適な反射特性と視野角特性を得る
ための凹凸形状のアルミニウム合金等の反射膜２９を形
成する。
全面に、スピンコート等で厚さ２〜３μｍ程度の感光性
樹脂膜２８を形成する。続いて、図６の（１８）、（１
９）に示した工程と同様にして、図２４の（１７）に示
すように画素部に凹凸粗面２８Ａからなる反射面下部を
形成し、同時に表示用ＴＦＴのドレイン部のコンタクト
用の樹脂窓開けを行い、さらに表示用ＴＦＴのドレイン
部１９と接続した、最適な反射特性と視野角特性を得る
ための凹凸形状のアルミニウム合金等の反射膜２９を形
成する。
【０１６１】以上のようにして、レーザ照射処理により
結晶性サファイア膜５０及び段差４をヘテロエピタキシ
ャル成長のシードとして単結晶シリコン層７を形成し、
この単結晶シリコン層７を用いた表示部にデュアルゲー
ト型のｎＭＯＳＬＤＤＴＦＴを、周辺駆動回路部にボト
ムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからな
るＣＭＯＳ駆動回路をそれぞれ作り込んだ、表示部−周
辺駆動回路部一体型のアクティブマトリクス基板３０を
作製することができる。
結晶性サファイア膜５０及び段差４をヘテロエピタキシ
ャル成長のシードとして単結晶シリコン層７を形成し、
この単結晶シリコン層７を用いた表示部にデュアルゲー
ト型のｎＭＯＳＬＤＤＴＦＴを、周辺駆動回路部にボト
ムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからな
るＣＭＯＳ駆動回路をそれぞれ作り込んだ、表示部−周
辺駆動回路部一体型のアクティブマトリクス基板３０を
作製することができる。
【０１６２】＜第４の実施の形態＞図２５〜図３２を参
照して、本発明の第４の実施の形態を説明する。
照して、本発明の第４の実施の形態を説明する。
【０１６３】本例の実施の形態では、前述した実施の形
態とは異なり、トップゲート部のゲート電極を、アルミ
ニウム合金等の比較的耐熱性の低い材料で形成してい
る。
態とは異なり、トップゲート部のゲート電極を、アルミ
ニウム合金等の比較的耐熱性の低い材料で形成してい
る。
【０１６４】まず、表示部にトップゲート型ＭＯＳＴＦ
Ｔを、周辺駆動回路部にボトムゲート型ＭＯＳＴＦＴを
設ける場合について説明する。この例では、まず、前述
した第１の実施の形態における図１の（１）〜図２の
（６）に示した工程と同様にして行い、続いて、図２５
の（７）に示すように周辺駆動回路部のｐＭＯＳＴＦＴ
部にＮ型ウエル７Ａを形成する。
Ｔを、周辺駆動回路部にボトムゲート型ＭＯＳＴＦＴを
設ける場合について説明する。この例では、まず、前述
した第１の実施の形態における図１の（１）〜図２の
（６）に示した工程と同様にして行い、続いて、図２５
の（７）に示すように周辺駆動回路部のｐＭＯＳＴＦＴ
部にＮ型ウエル７Ａを形成する。
【０１６５】次いで、図２５の（８）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば１０ｋＶで１×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的に形成する。
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば１０ｋＶで１×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的に形成する。
【０１６６】次いで、図２６の（９）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、図中一点鎖線で示すよう
にレジスト１３を残し、これを覆うようにレジスト１６
を設ければ、レジスト１３を目安にしてレジスト１６形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、図中一点鎖線で示すよう
にレジスト１３を残し、これを覆うようにレジスト１６
を設ければ、レジスト１３を目安にしてレジスト１６形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
【０１６７】次いで、図２６の（１０）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部とをフォトレ
ジスト２０でカバーし、露出した領域にボロンイオン２
１を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 の
ドーズ量でドーピング（イオン注入）し、ｐＭＯＳＴＦ
ＴのＰ+ 層のソース部２２及びドレイン部２３を形成す
る。
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部とをフォトレ
ジスト２０でカバーし、露出した領域にボロンイオン２
１を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 の
ドーズ量でドーピング（イオン注入）し、ｐＭＯＳＴＦ
ＴのＰ+ 層のソース部２２及びドレイン部２３を形成す
る。
【０１６８】次いで、レジスト２０を除去し、続いて、
図２６の（１１）に示すように単結晶シリコン層７、７
Ａを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜１２、ゲート電極材料（アルミニウム又は１％
Ｓｉ入りアルミニウム合金等）１１を形成する。ゲート
電極材料層１１は真空蒸着法又はスパッタ法で形成可能
である。
図２６の（１１）に示すように単結晶シリコン層７、７
Ａを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜１２、ゲート電極材料（アルミニウム又は１％
Ｓｉ入りアルミニウム合金等）１１を形成する。ゲート
電極材料層１１は真空蒸着法又はスパッタ法で形成可能
である。
【０１６９】次いで、前述したのと同様にして各ゲート
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図２７の（１２）に示すよ
うに、全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの
順に連続形成し、保護膜２５を形成する。
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図２７の（１２）に示すよ
うに、全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの
順に連続形成し、保護膜２５を形成する。
【０１７０】次いで、図２７の（１３）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０１７１】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム合金等のスパ
ッタ膜を形成し、汎用フォトリソグラフィ及びエッチン
グ技術により、周辺駆動回路及び表示部のすべてのＴＦ
Ｔのソース電極２６と周辺駆動回路部のドレイン電極２
７を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中において、約４００℃／１ｈでシンター処理す
る。
ルミニウム又は１％Ｓｉ入りアルミニウム合金等のスパ
ッタ膜を形成し、汎用フォトリソグラフィ及びエッチン
グ技術により、周辺駆動回路及び表示部のすべてのＴＦ
Ｔのソース電極２６と周辺駆動回路部のドレイン電極２
７を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中において、約４００℃／１ｈでシンター処理す
る。
【０１７２】次いで、図５の（１６）〜図６の（１９）
に示した工程と同様にして行うことにより、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム又は１％Ｓｉ入りアルミニウム合金等
をゲート電極とするトップゲート型のｎＭＯＳＬＤＤ−
ＴＦＴ、ボトムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳ
ＴＦＴで構成するＣＭＯＳ駆動回路を作り込んだ、表示
部−周辺駆動回路部一体型のアクティブマトリクス基板
３０を作製することができる。
に示した工程と同様にして行うことにより、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム又は１％Ｓｉ入りアルミニウム合金等
をゲート電極とするトップゲート型のｎＭＯＳＬＤＤ−
ＴＦＴ、ボトムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳ
ＴＦＴで構成するＣＭＯＳ駆動回路を作り込んだ、表示
部−周辺駆動回路部一体型のアクティブマトリクス基板
３０を作製することができる。
【０１７３】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム合金等のゲート電極１１を形成しているので、その
活性化処理時の熱の影響はゲート電極材料の耐熱性とは
無関係となるため、トップゲート電極材料として比較的
耐熱性が低く、低コストのアルミニウム又は１％Ｓｉ入
りアルミニウム合金等でも使用可能となり、電極材料の
選択の幅も広がる。これは、表示部がボトムゲート型Ｍ
ＯＳＴＦＴの場合も同様である。
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム合金等のゲート電極１１を形成しているので、その
活性化処理時の熱の影響はゲート電極材料の耐熱性とは
無関係となるため、トップゲート電極材料として比較的
耐熱性が低く、低コストのアルミニウム又は１％Ｓｉ入
りアルミニウム合金等でも使用可能となり、電極材料の
選択の幅も広がる。これは、表示部がボトムゲート型Ｍ
ＯＳＴＦＴの場合も同様である。
【０１７４】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路にボトムゲート型ＭＯＳＴＦＴを設
ける場合について説明する。この例では、まず、前述し
た第３の実施の形態における図１７の（１）〜図１８の
（６）に示した工程と同様にして行い、続いて、図２８
の（６）に示すように、周辺駆動回路部のｐＭＯＳＴＦ
Ｔ部にＮ型ウエル７Ａを形成する。
ＦＴ、周辺駆動回路にボトムゲート型ＭＯＳＴＦＴを設
ける場合について説明する。この例では、まず、前述し
た第３の実施の形態における図１７の（１）〜図１８の
（６）に示した工程と同様にして行い、続いて、図２８
の（６）に示すように、周辺駆動回路部のｐＭＯＳＴＦ
Ｔ部にＮ型ウエル７Ａを形成する。
【０１７５】次いで、図２５の（８）に示した工程と同
様にして、図２８の（７）に示すように表示部のＴＦＴ
部にリンイオン１４をドープし、ＬＤＤ部１５を形成す
る。
様にして、図２８の（７）に示すように表示部のＴＦＴ
部にリンイオン１４をドープし、ＬＤＤ部１５を形成す
る。
【０１７６】次いで、図２６の（９）に示した工程と同
様にして、図２９の（８）に示すように表示部及び周辺
駆動回路部のｎＭＯＳＴＦＴ部にリンイオン１７をドー
プし、Ｎ+ 型ソース領域１８及びドレイン領域１９をそ
れぞれ形成する。
様にして、図２９の（８）に示すように表示部及び周辺
駆動回路部のｎＭＯＳＴＦＴ部にリンイオン１７をドー
プし、Ｎ+ 型ソース領域１８及びドレイン領域１９をそ
れぞれ形成する。
【０１７７】次いで、図２６の（１０）に示した工程と
同様にして、図２９の（９）に示すように周辺駆動回路
部のｐＭＯＳＴＦＴ部にボロンイオン２１をドープし、
Ｐ+型ソース領域２２及びドレイン領域２３をそれぞれ
形成する。
同様にして、図２９の（９）に示すように周辺駆動回路
部のｐＭＯＳＴＦＴ部にボロンイオン２１をドープし、
Ｐ+型ソース領域２２及びドレイン領域２３をそれぞれ
形成する。
【０１７８】次いで、レジスト２０を除去し、続いて、
図２９の（１０）に示すように単結晶シリコン層７をパ
ターニングして能動素子部と受動素子部をアイランド化
し、その後、図３０の（１１）に示すように、単結晶シ
リコン層７、７Ａを前述したと同様に活性化処理し、さ
らに表面にゲート絶縁膜８０を形成する。
図２９の（１０）に示すように単結晶シリコン層７をパ
ターニングして能動素子部と受動素子部をアイランド化
し、その後、図３０の（１１）に示すように、単結晶シ
リコン層７、７Ａを前述したと同様に活性化処理し、さ
らに表面にゲート絶縁膜８０を形成する。
【０１７９】次いで、図３０の（１２）に示すように、
全面にスパッタ法で成膜したアルミニウム合金等をパタ
ーニングし、表示部の各上部ゲート電極８３を形成す
る。
全面にスパッタ法で成膜したアルミニウム合金等をパタ
ーニングし、表示部の各上部ゲート電極８３を形成す
る。
【０１８０】次いで、図３０の（１３）に示すように、
全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケー
トガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に連
続形成し、保護膜２５を形成する。
全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケー
トガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に連
続形成し、保護膜２５を形成する。
【０１８１】次いで、前述したのと同様にして周辺駆動
回路部及び表示部の全てのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７とを形成することによ
り、単結晶シリコン層７を用いた表示部及び周辺駆動回
路部に、それぞれアルミニウム合金等をゲート電極とす
るデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトム
ゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成す
るＣＭＯＳ駆動回路を作り込んだ、表示部−周辺駆動回
路部一体型のアクティブマトリクス基板３０を作製する
ことができる。
回路部及び表示部の全てのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７とを形成することによ
り、単結晶シリコン層７を用いた表示部及び周辺駆動回
路部に、それぞれアルミニウム合金等をゲート電極とす
るデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトム
ゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成す
るＣＭＯＳ駆動回路を作り込んだ、表示部−周辺駆動回
路部一体型のアクティブマトリクス基板３０を作製する
ことができる。
【０１８２】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウム合金等のゲート電極８３を
形成しているので、その活性化処理時の熱の影響はゲー
ト電極材料の耐熱性とは無関係になるため、トップゲー
ト電極材料として比較的耐熱性が低く、低コストのアル
ミニウム合金等でも使用可能となり、電極材料の選択の
幅も広がる。なお、図３０の（１２）の工程でソース電
極２６を（さらにはドレイン電極も）同時に形成するこ
とができるが、この場合には製造工程上有利となる。
活性化処理後にアルミニウム合金等のゲート電極８３を
形成しているので、その活性化処理時の熱の影響はゲー
ト電極材料の耐熱性とは無関係になるため、トップゲー
ト電極材料として比較的耐熱性が低く、低コストのアル
ミニウム合金等でも使用可能となり、電極材料の選択の
幅も広がる。なお、図３０の（１２）の工程でソース電
極２６を（さらにはドレイン電極も）同時に形成するこ
とができるが、この場合には製造工程上有利となる。
【０１８３】なお、前述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型又はデ
ュアルゲート型ＭＯＳＴＦＴを作製するに際して、図３
１（Ａ）に概略的に示すように、段差４を設けるとこの
上に成長する単結晶シリコン膜７が薄いために段切れ
（接続不良）や細り（抵抗の増大）を生じることがある
ので、ソース電極２６（又はドレイン電極）との接続を
確実に行うためには、図３１（Ｂ）、（Ｃ）に示すよう
に、段差４を含む領域上に電極を配置するのが望まし
い。
ても、例えばボトムゲート型又はトップゲート型又はデ
ュアルゲート型ＭＯＳＴＦＴを作製するに際して、図３
１（Ａ）に概略的に示すように、段差４を設けるとこの
上に成長する単結晶シリコン膜７が薄いために段切れ
（接続不良）や細り（抵抗の増大）を生じることがある
ので、ソース電極２６（又はドレイン電極）との接続を
確実に行うためには、図３１（Ｂ）、（Ｃ）に示すよう
に、段差４を含む領域上に電極を配置するのが望まし
い。
【０１８４】なお、図２５の（８）に示した工程、又は
図２８の（７）に示した工程において、単結晶シリコン
層７上にトップゲート絶縁膜の形成し、さらにイオン注
入、活性化処理を順次行った後、トップゲート電極、ソ
ース、ドレイン電極をアルミニウム合金等で同時に形成
してもよい。
図２８の（７）に示した工程において、単結晶シリコン
層７上にトップゲート絶縁膜の形成し、さらにイオン注
入、活性化処理を順次行った後、トップゲート電極、ソ
ース、ドレイン電極をアルミニウム合金等で同時に形成
してもよい。
【０１８５】また、前記段差４については、前述したご
とく、図３２（Ａ）に示すように基板１に（さらにはそ
の上のＳｉＮ等の膜にも）形成したが、例えば、図３２
（Ｂ）に示すように基板１上の結晶性サファイア膜５０
（これはガラス基板１からのイオンの拡散ストッパ機能
もある。）に形成することもできる。この結晶性サファ
イア膜５０の代わりに、あるいはこの結晶性サファイア
膜の下にゲート絶縁膜７２及び７３を設け、これに段差
４を形成してもよい。図３２（Ｃ）、（Ｄ）、（Ｅ）
に、それぞれ結晶性サファイア膜５０に段差４を設けた
例を示す。
とく、図３２（Ａ）に示すように基板１に（さらにはそ
の上のＳｉＮ等の膜にも）形成したが、例えば、図３２
（Ｂ）に示すように基板１上の結晶性サファイア膜５０
（これはガラス基板１からのイオンの拡散ストッパ機能
もある。）に形成することもできる。この結晶性サファ
イア膜５０の代わりに、あるいはこの結晶性サファイア
膜の下にゲート絶縁膜７２及び７３を設け、これに段差
４を形成してもよい。図３２（Ｃ）、（Ｄ）、（Ｅ）
に、それぞれ結晶性サファイア膜５０に段差４を設けた
例を示す。
【０１８６】＜第５の実施の形態＞図３３〜図３５を参
照して、本発明の第５の実施の形態を説明する。
照して、本発明の第５の実施の形態を説明する。
【０１８７】本実施の形態では、前述した段差４の外側
に（すなわち、段差以外の基板１上に）各ＴＦＴを形成
した場合の各種例を示す。なお、単結晶シリコン層７や
ゲート／ソース／ドレイン電極２６、２７については簡
略に図示している。
に（すなわち、段差以外の基板１上に）各ＴＦＴを形成
した場合の各種例を示す。なお、単結晶シリコン層７や
ゲート／ソース／ドレイン電極２６、２７については簡
略に図示している。
【０１８８】まず、図３３にトップゲート型ＭＯＳＴＦ
Ｔを示す。図３３（ａ）では、段差４による凹部をソー
ス側の一辺にソース領域に沿って形成し、この凹部以外
の基板平坦面上において、単結晶シリコン層７上にゲー
ト絶縁膜１２及びゲート電極１１を形成している。同様
に、図３３（ｂ）では、段差４による凹部をソース領域
のみならず、チャンネル長方向に沿ってドレイン領域端
まで、すなわち２辺に亘ってＬ字パターンに形成してい
る。図３３（ｃ）では、段差４による凹部を、ＴＦＴ能
動領域を囲むように４辺に亘って矩形状に形成してい
る。図３３（ｄ）では、段差４による凹部を、３辺に亘
って形成している。ただし、隣り合う凹部と凹部との間
は連続していない。図３３（ｅ）では、段差４による凹
部を、２辺に亘ってＬ字パターンに形成している。ただ
し、隣り合う凹部と凹部との間は連続していない。
Ｔを示す。図３３（ａ）では、段差４による凹部をソー
ス側の一辺にソース領域に沿って形成し、この凹部以外
の基板平坦面上において、単結晶シリコン層７上にゲー
ト絶縁膜１２及びゲート電極１１を形成している。同様
に、図３３（ｂ）では、段差４による凹部をソース領域
のみならず、チャンネル長方向に沿ってドレイン領域端
まで、すなわち２辺に亘ってＬ字パターンに形成してい
る。図３３（ｃ）では、段差４による凹部を、ＴＦＴ能
動領域を囲むように４辺に亘って矩形状に形成してい
る。図３３（ｄ）では、段差４による凹部を、３辺に亘
って形成している。ただし、隣り合う凹部と凹部との間
は連続していない。図３３（ｅ）では、段差４による凹
部を、２辺に亘ってＬ字パターンに形成している。ただ
し、隣り合う凹部と凹部との間は連続していない。
【０１８９】このように、各種パターンの段差４による
凹部が形成可能であると共に、ＴＦＴを凹部以外の平坦
面上に設けているので、ＴＦＴの作製自由度が高まり、
作製自体が容易になる。
凹部が形成可能であると共に、ＴＦＴを凹部以外の平坦
面上に設けているので、ＴＦＴの作製自由度が高まり、
作製自体が容易になる。
【０１９０】次に、図３４にボトムゲート型ＭＯＳＴＦ
Ｔを示す。図３４（ａ）〜（ｄ）に示したように、ボト
ムゲート型ＭＯＳＴＦＴにおいても、図３３に示した各
種パターンの段差４（又は凹部）を同様に形成すること
ができる。すなわち、図３４（ａ）は図３３（ａ）に対
応した例であり、ボトムゲート型ＭＯＳＴＦＴを段差４
による凹部以外の平坦面上に形成したものである。同様
に、図３４（ｂ）は図３３（ｂ）に対応し、図３４
（ｃ）は図３３（ｃ）や（ｄ）に対応した例である。ま
た、図３４（ｄ）は結晶性サファイア膜５０に段差４を
設けた場合の例である。
Ｔを示す。図３４（ａ）〜（ｄ）に示したように、ボト
ムゲート型ＭＯＳＴＦＴにおいても、図３３に示した各
種パターンの段差４（又は凹部）を同様に形成すること
ができる。すなわち、図３４（ａ）は図３３（ａ）に対
応した例であり、ボトムゲート型ＭＯＳＴＦＴを段差４
による凹部以外の平坦面上に形成したものである。同様
に、図３４（ｂ）は図３３（ｂ）に対応し、図３４
（ｃ）は図３３（ｃ）や（ｄ）に対応した例である。ま
た、図３４（ｄ）は結晶性サファイア膜５０に段差４を
設けた場合の例である。
【０１９１】次いで、図３５にデュアルゲート型ＭＯＳ
ＴＦＴを示す。図３５（ａ）、（ｂ）に示したように、
デュアルゲート型ＭＯＳＴＦＴにおいても、図３３に示
した各種パターンの段差４（又は凹部）を同様に形成す
ることができ、例えば図３３（ｃ）に示した段差４の内
側領域の平坦面上に、デュアルゲート型ＭＯＳＴＦＴを
作製することができる。
ＴＦＴを示す。図３５（ａ）、（ｂ）に示したように、
デュアルゲート型ＭＯＳＴＦＴにおいても、図３３に示
した各種パターンの段差４（又は凹部）を同様に形成す
ることができ、例えば図３３（ｃ）に示した段差４の内
側領域の平坦面上に、デュアルゲート型ＭＯＳＴＦＴを
作製することができる。
【０１９２】＜第６の実施の形態＞図３６〜図３８を参
照して、本発明の第６の実施の形態を説明する。
照して、本発明の第６の実施の形態を説明する。
【０１９３】本実施の形態において図３６に示した例
は、自己整合型ＬＤＤ構造のＴＦＴ、例えばトップゲー
ト型ＬＤＤ−ＴＦＴを複数個連ねた、ダブルゲート型Ｍ
ＯＳＴＦＴに関するものである。すなわち、この例で
は、図３６に示したようにゲート電極１１を２つに分岐
させ、一方を第１のゲートとしての第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（ただし、単結晶シリコン層の中央部
においてゲート電極間にＮ+ 型領域１００を設け、低抵
抗化を図っている）。この場合、各ゲートに異なる電圧
を印加してもよいし、また何らかの原因で一方のゲート
が動作不能になったとしても、残りのゲートを用いるこ
とによってソース／ドレイン間でのキャリアの移動を行
うことができ、信頼性の高いデバイスとなる。
は、自己整合型ＬＤＤ構造のＴＦＴ、例えばトップゲー
ト型ＬＤＤ−ＴＦＴを複数個連ねた、ダブルゲート型Ｍ
ＯＳＴＦＴに関するものである。すなわち、この例で
は、図３６に示したようにゲート電極１１を２つに分岐
させ、一方を第１のゲートとしての第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（ただし、単結晶シリコン層の中央部
においてゲート電極間にＮ+ 型領域１００を設け、低抵
抗化を図っている）。この場合、各ゲートに異なる電圧
を印加してもよいし、また何らかの原因で一方のゲート
が動作不能になったとしても、残りのゲートを用いるこ
とによってソース／ドレイン間でのキャリアの移動を行
うことができ、信頼性の高いデバイスとなる。
【０１９４】また、第１のＬＤＤ−ＴＦＴと第２のＬＤ
Ｄ−ＴＦＴとを直列に２個接続して各画素を駆動する薄
膜トランジスタを形成するようにしたので、オフ状態の
とき、各薄膜トランジスタのソース−ドレイン間に印加
される電圧を大幅に減少することができる。したがっ
て、オフ時に流れるリーク電流を少なくすることがで
き、液晶ディスプレイのコントラスト及び画質を良好に
改善することができる。また、前記ＬＤＤ−ＴＦＴにお
ける低濃度ドレイン領域と同じ半導体層のみを用いて前
記２つのＬＤＤ−ＴＦＴを接続するようにしているの
で、各トランジスタ間の接続距離を短くすることがで
き、ＬＤＤ−ＴＦＴを２個つなげても所要面積が大きく
ならないようにすることができる。なお、前記の第１、
第２のゲートは互いに完全に分離し、独立して動作させ
ることもできる。
Ｄ−ＴＦＴとを直列に２個接続して各画素を駆動する薄
膜トランジスタを形成するようにしたので、オフ状態の
とき、各薄膜トランジスタのソース−ドレイン間に印加
される電圧を大幅に減少することができる。したがっ
て、オフ時に流れるリーク電流を少なくすることがで
き、液晶ディスプレイのコントラスト及び画質を良好に
改善することができる。また、前記ＬＤＤ−ＴＦＴにお
ける低濃度ドレイン領域と同じ半導体層のみを用いて前
記２つのＬＤＤ−ＴＦＴを接続するようにしているの
で、各トランジスタ間の接続距離を短くすることがで
き、ＬＤＤ−ＴＦＴを２個つなげても所要面積が大きく
ならないようにすることができる。なお、前記の第１、
第２のゲートは互いに完全に分離し、独立して動作させ
ることもできる。
【０１９５】図３７（Ａ）に示した例は、ボトムゲート
型ＭＯＳＴＦＴをダブルゲート構造としたものであり、
図３７（Ｂ）に示した例は、デュアルゲート型ＭＯＳＴ
ＦＴをダブルゲート構造としたものである。
型ＭＯＳＴＦＴをダブルゲート構造としたものであり、
図３７（Ｂ）に示した例は、デュアルゲート型ＭＯＳＴ
ＦＴをダブルゲート構造としたものである。
【０１９６】これらのダブルゲート型ＭＯＳＴＦＴにあ
っても、前記のトップゲート型と同様の利点を有する。
また、特にデュアルゲート型では、上下のゲート部のい
ずれか一方が動作不能となっても、他方のゲート部を使
用できる利点がある。
っても、前記のトップゲート型と同様の利点を有する。
また、特にデュアルゲート型では、上下のゲート部のい
ずれか一方が動作不能となっても、他方のゲート部を使
用できる利点がある。
【０１９７】図３８に、前記の各ダブルゲート型ＭＯＳ
ＴＦＴの等価回路図を示す。なお、前記においては、ゲ
ートを２つに分岐したが、３つ又はそれ以上に分岐又は
分割することもできる。これらのダブルゲート又はマル
チゲート構造においても、チャンネル領域内に２以上の
分岐した同電位のゲート電極を有するか、又は分割され
た異電位又は同電位のゲート電極を有するように構成す
ることができる。
ＴＦＴの等価回路図を示す。なお、前記においては、ゲ
ートを２つに分岐したが、３つ又はそれ以上に分岐又は
分割することもできる。これらのダブルゲート又はマル
チゲート構造においても、チャンネル領域内に２以上の
分岐した同電位のゲート電極を有するか、又は分割され
た異電位又は同電位のゲート電極を有するように構成す
ることができる。
【０１９８】＜第７の実施の形態＞図３９を参照して、
本発明の第７の実施の形態を説明する。本実施の形態で
は、ｎＭＯＳＴＦＴのデュアルゲート型構造のＴＦＴに
おいて、上下のゲート部のいずれか一方をトランジスタ
動作させるものの、他方のゲート部は次のように動作さ
せている。
本発明の第７の実施の形態を説明する。本実施の形態で
は、ｎＭＯＳＴＦＴのデュアルゲート型構造のＴＦＴに
おいて、上下のゲート部のいずれか一方をトランジスタ
動作させるものの、他方のゲート部は次のように動作さ
せている。
【０１９９】すなわち、図３９（Ａ）に示す例では、ｎ
ＭＯＳＴＦＴにおいて、トップゲート側のゲート電極に
常に任意の負電圧を印加し、バックチャンネルのリーク
電流を低減させている。トップゲート電極をオープンに
することにより、ボトムゲート型として使用することも
できる。また、図３９（Ｂ）に示す例では、ボトムゲー
ト電極に常に任意の負電圧を印加し、バックチャンネル
のリーク電流を低減させている。この場合も、ボトムゲ
ート電極をオープンにすることにより、トップゲート型
として使用することができる。なお、ｐＭＯＳＴＦＴの
場合には、常に任意の正電圧をゲート電極に印加するこ
とにより、バックチャンネルのリーク電流を減らすこと
ができる。
ＭＯＳＴＦＴにおいて、トップゲート側のゲート電極に
常に任意の負電圧を印加し、バックチャンネルのリーク
電流を低減させている。トップゲート電極をオープンに
することにより、ボトムゲート型として使用することも
できる。また、図３９（Ｂ）に示す例では、ボトムゲー
ト電極に常に任意の負電圧を印加し、バックチャンネル
のリーク電流を低減させている。この場合も、ボトムゲ
ート電極をオープンにすることにより、トップゲート型
として使用することができる。なお、ｐＭＯＳＴＦＴの
場合には、常に任意の正電圧をゲート電極に印加するこ
とにより、バックチャンネルのリーク電流を減らすこと
ができる。
【０２００】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、前
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
の界面は結晶性が悪く、リーク電流が流れやすいが、前
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
【０２０１】＜第８の実施の形態＞図４０〜図４６を参
照して、本発明の第８の実施の形態を説明する。
照して、本発明の第８の実施の形態を説明する。
【０２０２】本例の実施の形態では、基板には前記した
段差（凹部）を設けず、基板の平坦面上に前述した物質
層（例えば結晶性サファイア膜）を形成し、この物質層
をシードとしてレーザ照射処理法によって単結晶シリコ
ン層をヘテロエピタキシャル成長させ、これを用いてト
ップゲート型ＭＯＳＴＦＴを表示部に、ボトムゲート型
ＭＯＳＴＦＴを周辺駆動回路部に構成したアクティブマ
トリクス反射型液晶表示装置（ＬＣＤ）に関するもので
ある。
段差（凹部）を設けず、基板の平坦面上に前述した物質
層（例えば結晶性サファイア膜）を形成し、この物質層
をシードとしてレーザ照射処理法によって単結晶シリコ
ン層をヘテロエピタキシャル成長させ、これを用いてト
ップゲート型ＭＯＳＴＦＴを表示部に、ボトムゲート型
ＭＯＳＴＦＴを周辺駆動回路部に構成したアクティブマ
トリクス反射型液晶表示装置（ＬＣＤ）に関するもので
ある。
【０２０３】このアクティブマトリクス反射型ＬＣＤに
ついて、その製造工程にしたがって説明する。なお、図
４０〜図４５において、各図の左側は表示部の製造方法
（工程）、右側は周辺駆動回路部の製造方法（工程）を
示している。
ついて、その製造工程にしたがって説明する。なお、図
４０〜図４５において、各図の左側は表示部の製造方法
（工程）、右側は周辺駆動回路部の製造方法（工程）を
示している。
【０２０４】まず、図４０の（１）に示すように、ほう
けい酸ガラス、石英ガラス、透明性結晶化ガラス、さら
には高耐熱性ガラス（８〜１２インチφ、７００〜８０
０μｍ厚）などからなる絶縁基板１の一主面において、
モリブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜
７１Ａを厚さ５００〜６００ｎｍ程度に形成する。次い
で、図４０の（２）に示すように、フォトレジスト７０
を所定パターンに形成し、これをマスクにして前記スパ
ッタ膜７１Ａをテーパエッチングし、側端部７１ａが台
形状に２０〜４５°でなだらかに傾斜したゲート電極７
１を形成する。
けい酸ガラス、石英ガラス、透明性結晶化ガラス、さら
には高耐熱性ガラス（８〜１２インチφ、７００〜８０
０μｍ厚）などからなる絶縁基板１の一主面において、
モリブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜
７１Ａを厚さ５００〜６００ｎｍ程度に形成する。次い
で、図４０の（２）に示すように、フォトレジスト７０
を所定パターンに形成し、これをマスクにして前記スパ
ッタ膜７１Ａをテーパエッチングし、側端部７１ａが台
形状に２０〜４５°でなだらかに傾斜したゲート電極７
１を形成する。
【０２０５】次いで、図４０の（３）に示すように、フ
ォトレジストの除去後に、前記スパッタ膜７１Ａを含む
基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約
２００ｎｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ厚）７
３とを、この順に積層したゲート絶縁膜を形成する。
ォトレジストの除去後に、前記スパッタ膜７１Ａを含む
基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約
２００ｎｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ厚）７
３とを、この順に積層したゲート絶縁膜を形成する。
【０２０６】次いで、図４１の（４）に示すように絶縁
基板１の一主面において、少なくともＴＦＴ形成領域
に、結晶性サファイア膜５０を厚さ２０〜２００ｎｍ程
度に形成する。この結晶性サファイア膜５０は、高密度
プラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０
３１４号公報参照）等により、トリメチルアルミニウム
ガスなどを酸化性ガス（酸素・水分）で酸化し、結晶化
させて作製する。
基板１の一主面において、少なくともＴＦＴ形成領域
に、結晶性サファイア膜５０を厚さ２０〜２００ｎｍ程
度に形成する。この結晶性サファイア膜５０は、高密度
プラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０
３１４号公報参照）等により、トリメチルアルミニウム
ガスなどを酸化性ガス（酸素・水分）で酸化し、結晶化
させて作製する。
【０２０７】次いで、図２の（６）に示した工程と同様
にして、図４１の（５）に示すようにアモルファスシリ
コン又は多結晶シリコンを成膜し、続いてこれにレーザ
照射処理を施して該シリコン膜を加熱溶融しさらに冷却
固化することにより、前記結晶性サファイア膜５０をシ
ードとして単結晶シリコン膜７を数μｍ〜０．００５μ
ｍ（例えば０．１μｍ）の厚みにヘテロエピタキシャル
成長させる。
にして、図４１の（５）に示すようにアモルファスシリ
コン又は多結晶シリコンを成膜し、続いてこれにレーザ
照射処理を施して該シリコン膜を加熱溶融しさらに冷却
固化することにより、前記結晶性サファイア膜５０をシ
ードとして単結晶シリコン膜７を数μｍ〜０．００５μ
ｍ（例えば０．１μｍ）の厚みにヘテロエピタキシャル
成長させる。
【０２０８】前記のようにして堆積した単結晶シリコン
層７は、結晶性サファイア膜５０が単結晶シリコンと良
好な格子整合を示すため、例えば（１００）面が基板上
にヘテロエピタキシャル成長する。
層７は、結晶性サファイア膜５０が単結晶シリコンと良
好な格子整合を示すため、例えば（１００）面が基板上
にヘテロエピタキシャル成長する。
【０２０９】このようにして、レーザ照射処理によるヘ
テロエピタキシャル成長によって基板１上に単結晶シリ
コン層７を析出させた後、前述した工程と同様にして、
単結晶シリコン層７をチャンネル領域とするトップゲー
ト型ＭＯＳＴＦＴを以下のようにして作製する。
テロエピタキシャル成長によって基板１上に単結晶シリ
コン層７を析出させた後、前述した工程と同様にして、
単結晶シリコン層７をチャンネル領域とするトップゲー
ト型ＭＯＳＴＦＴを以下のようにして作製する。
【０２１０】まず、前記のエピタキシャル成長による単
結晶シリコン層７の全面にＰ型キャリア不純物、例えば
ボロンイオンを適量ドーピングして比抵抗を調整する。
また、ｐＭＯＳＴＦＴ形成領域のみ、選択的にＮ型キャ
リア不純物をドーピングしてＮ型ウエルを形成する。例
えば、ｐＭＯＳＴＦＴ部をフォトレジスト（図示せず）
でマスクし、Ｐ型不純物イオン（例えばＢ+ ）を１０ｋ
Ｖで２．７×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピングし、比抵抗を調整する。また、図４１の（６）
に示すように、ｐＭＯＳＴＦＴ形成領域の不純物濃度制
御のため、ｎＭＯＳＴＦＴ部をフォトレジスト６０でマ
スクし、Ｎ型不純物イオン（例えばＰ+）６５を１０ｋ
Ｖで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピ
ングし、Ｎ型ウエル７Ａを形成する。
結晶シリコン層７の全面にＰ型キャリア不純物、例えば
ボロンイオンを適量ドーピングして比抵抗を調整する。
また、ｐＭＯＳＴＦＴ形成領域のみ、選択的にＮ型キャ
リア不純物をドーピングしてＮ型ウエルを形成する。例
えば、ｐＭＯＳＴＦＴ部をフォトレジスト（図示せず）
でマスクし、Ｐ型不純物イオン（例えばＢ+ ）を１０ｋ
Ｖで２．７×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピングし、比抵抗を調整する。また、図４１の（６）
に示すように、ｐＭＯＳＴＦＴ形成領域の不純物濃度制
御のため、ｎＭＯＳＴＦＴ部をフォトレジスト６０でマ
スクし、Ｎ型不純物イオン（例えばＰ+）６５を１０ｋ
Ｖで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピ
ングし、Ｎ型ウエル７Ａを形成する。
【０２１１】次いで、図４２の（７）に示すように、単
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約１００
ｎｍ厚）とＳｉＮ（約２００ｎｍ厚）をこの順に連続形
成してゲート絶縁膜８を形成し、さらに、モリブデン・
タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（３００〜
４００ｎｍ厚）を形成する。
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約１００
ｎｍ厚）とＳｉＮ（約２００ｎｍ厚）をこの順に連続形
成してゲート絶縁膜８を形成し、さらに、モリブデン・
タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（３００〜
４００ｎｍ厚）を形成する。
【０２１２】次いで、図４２の（８）に示すように、汎
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部、および、周辺駆動領域のＴＦＴ部にフォトレジスト
パターン１０を形成し、さらにこれをマスクにして連続
してエッチングすることにより、Ｍｏ・Ｔａ合金のゲー
ト電極１１と（ＳｉＮ／ＳｉＯ2 ）の積層構造からなる
ゲート絶縁膜１２とを形成し、単結晶シリコン層７を露
出させる。なお、Ｍｏ・Ｔａ合金からなるスパッタ膜９
は酸系エッチング液で処理し、ＳｉＮはＣＦ4ガスのプ
ラズマエッチング、ＳｉＯ2 はフッ酸系エッチング液で
処理する。
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部、および、周辺駆動領域のＴＦＴ部にフォトレジスト
パターン１０を形成し、さらにこれをマスクにして連続
してエッチングすることにより、Ｍｏ・Ｔａ合金のゲー
ト電極１１と（ＳｉＮ／ＳｉＯ2 ）の積層構造からなる
ゲート絶縁膜１２とを形成し、単結晶シリコン層７を露
出させる。なお、Ｍｏ・Ｔａ合金からなるスパッタ膜９
は酸系エッチング液で処理し、ＳｉＮはＣＦ4ガスのプ
ラズマエッチング、ＳｉＯ2 はフッ酸系エッチング液で
処理する。
【０２１３】次いで、図４２の（９）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域に、リンイオン１４を例えば２０ｋＶで５×１
０13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオ
ン注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整
合的（セルフアライン）に形成する。
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域に、リンイオン１４を例えば２０ｋＶで５×１
０13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオ
ン注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整
合的（セルフアライン）に形成する。
【０２１４】次いで、図４３の（１０）に示すように、
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はヒ素イオン１７を例えば
２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はヒ素イオン１７を例えば
２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。
【０２１５】次いで、図４３の（１１）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部と、ｐＭＯＳＴＦＴのゲート部とをフォト
レジスト２０でカバーし、露出した領域にボロンイオン
２１を、例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ
2 のドーズ量をドーピング（イオン注入）してｐＭＯＳ
ＴＦＴのＰ+ 層のソース部２２及びドレイン部２３を形
成する。なお、この工程については、ｎＭＯＳ周辺駆動
回路の場合では、ｐＭＯＳＴＦＴが無いことから不要と
なる。
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部と、ｐＭＯＳＴＦＴのゲート部とをフォト
レジスト２０でカバーし、露出した領域にボロンイオン
２１を、例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ
2 のドーズ量をドーピング（イオン注入）してｐＭＯＳ
ＴＦＴのＰ+ 層のソース部２２及びドレイン部２３を形
成する。なお、この工程については、ｎＭＯＳ周辺駆動
回路の場合では、ｐＭＯＳＴＦＴが無いことから不要と
なる。
【０２１６】次いで、図４３の（１２）に示すように、
ＴＦＴ、ダイオードなどの能動素子部や、抵抗、インダ
クタンスなどの受動素子部をアイランド化するため、フ
ォトレジスト２４を形成する。そして、周辺駆動領域及
び表示領域のすべての能動素子部及び受動素子部以外の
単結晶シリコン層７を、フッ酸系のエッチング液を用い
て除去する。
ＴＦＴ、ダイオードなどの能動素子部や、抵抗、インダ
クタンスなどの受動素子部をアイランド化するため、フ
ォトレジスト２４を形成する。そして、周辺駆動領域及
び表示領域のすべての能動素子部及び受動素子部以外の
単結晶シリコン層７を、フッ酸系のエッチング液を用い
て除去する。
【０２１７】次いで、図４４の（１３）に示すように、
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等によって全面に、ＳｉＯ2 膜（約２００ｎｍ厚）及び
リンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）
をこの順に連続形成し、保護膜２５を形成する。
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等によって全面に、ＳｉＯ2 膜（約２００ｎｍ厚）及び
リンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）
をこの順に連続形成し、保護膜２５を形成する。
【０２１８】そして、この状態で単結晶シリコン層７を
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約１０００
℃、約１０秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得る、高融点
のＭｏ・Ｔａ合金が用いられる。また、このゲート電極
材は、ゲート部のみならず配線として広範囲に亘って引
き回して設けられる。なお、エキシマレーザを用いてア
ニール処理する場合には、ＸｅＣｌ（３０８ｎｍ波長）
で全面、又は能動素子部及び受動素子部のみを選択的
に、９０％以上のオーバーラップスキャニングで照射処
理するのが望ましい。
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約１０００
℃、約１０秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得る、高融点
のＭｏ・Ｔａ合金が用いられる。また、このゲート電極
材は、ゲート部のみならず配線として広範囲に亘って引
き回して設けられる。なお、エキシマレーザを用いてア
ニール処理する場合には、ＸｅＣｌ（３０８ｎｍ波長）
で全面、又は能動素子部及び受動素子部のみを選択的
に、９０％以上のオーバーラップスキャニングで照射処
理するのが望ましい。
【０２１９】次いで、図４４の（１４）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２２０】そして、全面に、アルミニウム又は１％Ｓ
ｉ入りアルミニウム合金等のスパッタ膜を厚さ５００〜
６００ｎｍ程度に形成し、さらに、汎用フォトリソグラ
フィ及びエッチング技術により、周辺駆動回路及び表示
部のすべてのＴＦＴのソース電極２６と周辺駆動回路部
のドレイン電極２７とを形成すると同時に、データライ
ン及びゲートラインを形成する。その後、フォーミング
ガス（Ｎ2 ＋Ｈ2 ）中において、約４００℃／１ｈでシ
ンター処理する。
ｉ入りアルミニウム合金等のスパッタ膜を厚さ５００〜
６００ｎｍ程度に形成し、さらに、汎用フォトリソグラ
フィ及びエッチング技術により、周辺駆動回路及び表示
部のすべてのＴＦＴのソース電極２６と周辺駆動回路部
のドレイン電極２７とを形成すると同時に、データライ
ン及びゲートラインを形成する。その後、フォーミング
ガス（Ｎ2 ＋Ｈ2 ）中において、約４００℃／１ｈでシ
ンター処理する。
【０２２１】次いで、図４４の（１５）に示すように、
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜
（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成す
る。次いで、表示用ＴＦＴのドレイン部のコンタクト用
窓開けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳ
ｉＮ膜は除去する必要はない。
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜
（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成す
る。次いで、表示用ＴＦＴのドレイン部のコンタクト用
窓開けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳ
ｉＮ膜は除去する必要はない。
【０２２２】次いで、図６の（１８）で述べたと同様の
目的で、図４５の（１６）に示すように、全面に、スピ
ンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成
し、図４５の（１７）に示すように、汎用フォトリソグ
ラフィ及びエッチング技術により、少なくとも画素部に
最適な反射特性と視野角特性を得るための凹凸形状パタ
ーンを形成し、リフローさせて凹凸粗面２８Ａからなる
反射面下部を形成する。同時に表示用ＴＦＴのドレイン
部のコンタクト用の樹脂窓開けを行う。
目的で、図４５の（１６）に示すように、全面に、スピ
ンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成
し、図４５の（１７）に示すように、汎用フォトリソグ
ラフィ及びエッチング技術により、少なくとも画素部に
最適な反射特性と視野角特性を得るための凹凸形状パタ
ーンを形成し、リフローさせて凹凸粗面２８Ａからなる
反射面下部を形成する。同時に表示用ＴＦＴのドレイン
部のコンタクト用の樹脂窓開けを行う。
【０２２３】次いで、図４５の（１８）に示すように、
全面に厚さ４００〜５００ｎｍ程度のアルミニウム又は
１％Ｓｉ入りアルミニウム合金等のスパッタ膜を形成
し、さらに汎用フォトリソグラフィ及びエッチング技術
により、画素部以外のスパッタ膜を除去し、表示用ＴＦ
Ｔのドレイン部１９と接続した凹凸形状の反射膜２９を
形成する。この反射膜２９は、表示用の画素電極として
も機能するものとなる。その後、フォーミングガス中、
約３００℃／１ｈでシンター処理し、コンタクトを十分
にする。なお、反射率を高めるため、アルミニウム系に
代えて銀又は銀合金を使用してもよい。
全面に厚さ４００〜５００ｎｍ程度のアルミニウム又は
１％Ｓｉ入りアルミニウム合金等のスパッタ膜を形成
し、さらに汎用フォトリソグラフィ及びエッチング技術
により、画素部以外のスパッタ膜を除去し、表示用ＴＦ
Ｔのドレイン部１９と接続した凹凸形状の反射膜２９を
形成する。この反射膜２９は、表示用の画素電極として
も機能するものとなる。その後、フォーミングガス中、
約３００℃／１ｈでシンター処理し、コンタクトを十分
にする。なお、反射率を高めるため、アルミニウム系に
代えて銀又は銀合金を使用してもよい。
【０２２４】以上のようにして、レーザ照射処理法によ
り結晶性サファイア膜５０をヘテロエピタキシャル成長
のシードとして単結晶シリコン層７を形成し、この単結
晶シリコン層７を用いた表示部及び周辺駆動回路部にそ
れぞれ、トップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボ
トムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構
成するＣＭＯＳ回路を作り込んだ表示部−周辺駆動回路
部一体型のアクティブマトリクス基板３０を作製するこ
とができる。
り結晶性サファイア膜５０をヘテロエピタキシャル成長
のシードとして単結晶シリコン層７を形成し、この単結
晶シリコン層７を用いた表示部及び周辺駆動回路部にそ
れぞれ、トップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボ
トムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構
成するＣＭＯＳ回路を作り込んだ表示部−周辺駆動回路
部一体型のアクティブマトリクス基板３０を作製するこ
とができる。
【０２２５】また、このアクティブマトリクス基板（駆
動基板）３０を用いて、図６を参照して説明したのと同
様にして、図４６に示す反射型液晶表示装置（ＬＣＤ）
を製造する。
動基板）３０を用いて、図６を参照して説明したのと同
様にして、図４６に示す反射型液晶表示装置（ＬＣＤ）
を製造する。
【０２２６】本実施の形態では、前述した第１の実施の
形態で述べた優れた効果が得られることは明らかであ
る。その上、基板１に段差を設けることなしに結晶性サ
ファイア膜５０のみによって単結晶シリコン層７をヘテ
ロエピタキシャル成長させているので、段差の形成工程
を省略し、より製造工程を簡略化できると共に、成長す
る単結晶シリコン層の段切れ等の問題も解消できること
になる。
形態で述べた優れた効果が得られることは明らかであ
る。その上、基板１に段差を設けることなしに結晶性サ
ファイア膜５０のみによって単結晶シリコン層７をヘテ
ロエピタキシャル成長させているので、段差の形成工程
を省略し、より製造工程を簡略化できると共に、成長す
る単結晶シリコン層の段切れ等の問題も解消できること
になる。
【０２２７】＜第９の実施の形態＞図４７〜図４９を参
照して、本発明の第９の実施の形態を説明する。
照して、本発明の第９の実施の形態を説明する。
【０２２８】本実施の形態は、前述の第８の実施の形態
と同様に、トップゲート型ＭＯＳＴＦＴを表示部に、ボ
トムゲート型ＭＯＳＴＦＴを周辺駆動回路部に有するも
のの、前記第８の実施の形態とは異なり、透過型ＬＣＤ
に関するものである。したがって、その製造工程につい
ては、図４０の（１）に示す工程から図４４の（１５）
に示す工程までは同様である。そして、本例の実施の形
態では、これらの工程後に、図４７の（１６）に示すよ
うに、保護膜２５、絶縁膜３６に表示用ＴＦＴのドレイ
ン部コンタクト用の窓開けを行うと同時に、透過率向上
のため、画素開口部の不要なＳｉＯ2 、ＰＳＧ及びＳｉ
Ｎ膜を除去する。
と同様に、トップゲート型ＭＯＳＴＦＴを表示部に、ボ
トムゲート型ＭＯＳＴＦＴを周辺駆動回路部に有するも
のの、前記第８の実施の形態とは異なり、透過型ＬＣＤ
に関するものである。したがって、その製造工程につい
ては、図４０の（１）に示す工程から図４４の（１５）
に示す工程までは同様である。そして、本例の実施の形
態では、これらの工程後に、図４７の（１６）に示すよ
うに、保護膜２５、絶縁膜３６に表示用ＴＦＴのドレイ
ン部コンタクト用の窓開けを行うと同時に、透過率向上
のため、画素開口部の不要なＳｉＯ2 、ＰＳＧ及びＳｉ
Ｎ膜を除去する。
【０２２９】次いで、図４７の（１７）に示すように、
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜２８Ｂを厚さ２〜３μｍ程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用ＴＦ
Ｔのドレイン側の平坦化膜２８Ｂの窓開けを行い、所定
条件で硬化させる。
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜２８Ｂを厚さ２〜３μｍ程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用ＴＦ
Ｔのドレイン側の平坦化膜２８Ｂの窓開けを行い、所定
条件で硬化させる。
【０２３０】次いで、図４７の（１８）に示すように、
全面に厚さ１３０〜１５０ｎｍ程度のＩＴＯスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用ＴＦＴのドレイン部１９とコンタ
クトしたＩＴＯ透明電極（画素電極）４１を形成する。
そして、熱処理（フォーミングガス中、２００〜２５０
℃／１ｈ）により、表示用ＴＦＴのドレインとＩＴＯの
コンタクト抵抗の低減化、およびＩＴＯ透明度の向上を
図る。
全面に厚さ１３０〜１５０ｎｍ程度のＩＴＯスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用ＴＦＴのドレイン部１９とコンタ
クトしたＩＴＯ透明電極（画素電極）４１を形成する。
そして、熱処理（フォーミングガス中、２００〜２５０
℃／１ｈ）により、表示用ＴＦＴのドレインとＩＴＯの
コンタクト抵抗の低減化、およびＩＴＯ透明度の向上を
図る。
【０２３１】そして、図４８に示すように対向基板３２
と組み合わせ、前述の第８の実施の形態と同様にして透
過型ＬＣＤを組み立てる。ただし、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板３２側からの透過光が得られるよう
に構成することができる。
と組み合わせ、前述の第８の実施の形態と同様にして透
過型ＬＣＤを組み立てる。ただし、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板３２側からの透過光が得られるよう
に構成することができる。
【０２３２】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
【０２３３】すなわち、図４０の（１）〜図４３の（１
４）までの工程は前述したのと同様にして行う。そし
て、この後、図４９の（１５）に示すように、ＰＳＧ／
ＳｉＯ2 の絶縁膜２５のドレイン部も窓開けしてドレイ
ン電極用のアルミニウム埋め込み層４１Ａを形成した
後、ＳｉＮ／ＰＳＧの絶縁膜３６を形成する。
４）までの工程は前述したのと同様にして行う。そし
て、この後、図４９の（１５）に示すように、ＰＳＧ／
ＳｉＯ2 の絶縁膜２５のドレイン部も窓開けしてドレイ
ン電極用のアルミニウム埋め込み層４１Ａを形成した
後、ＳｉＮ／ＰＳＧの絶縁膜３６を形成する。
【０２３４】次いで、図４９の（１６）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図４９の（１７）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残してパタ
ーニングし、各カラーフィルタ層６１（Ｒ）、６１
（Ｇ）６１（Ｂ）を形成する（オンチップカラーフィル
タ構造）。この際、ドレイン部の窓開けも行う。なお、
この例では不透明なセラミックス基板や低透過率のガラ
ス、及び耐熱性樹脂基板は使用できない。
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図４９の（１７）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残してパタ
ーニングし、各カラーフィルタ層６１（Ｒ）、６１
（Ｇ）６１（Ｂ）を形成する（オンチップカラーフィル
タ構造）。この際、ドレイン部の窓開けも行う。なお、
この例では不透明なセラミックス基板や低透過率のガラ
ス、及び耐熱性樹脂基板は使用できない。
【０２３５】次いで、図４９の（１７）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法によってチタン又はモリブデンを厚さ２
００〜２５０ｎｍ程度に成膜し、続いて表示用ＴＦＴを
覆って遮光する所定の形状にパターニングする（オンチ
ップブラック構造）。
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法によってチタン又はモリブデンを厚さ２
００〜２５０ｎｍ程度に成膜し、続いて表示用ＴＦＴを
覆って遮光する所定の形状にパターニングする（オンチ
ップブラック構造）。
【０２３６】次いで、図４９の（１８）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層４３に接続した状態
となるようにして透明電極４１を埋め込み形成する。
透明樹脂の平坦化膜２８Ｂを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層４３に接続した状態
となるようにして透明電極４１を埋め込み形成する。
【０２３７】このように、表示アレイ部上に、カラーフ
ィルタ６１や遮光層４３を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
ィルタ６１や遮光層４３を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
【０２３８】＜第１０の実施の形態＞図５０〜図５８を
参照して、本発明の第１０の実施の形態を説明する。
参照して、本発明の第１０の実施の形態を説明する。
【０２３９】本実施の形態では、周辺駆動回路部を、前
述した第８の実施の形態と同様のボトムゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。また、表示部については反射型とするも
のの、ＴＦＴを各種ゲート構造のものとして、種々の組
み合わせにしている。
述した第８の実施の形態と同様のボトムゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。また、表示部については反射型とするも
のの、ＴＦＴを各種ゲート構造のものとして、種々の組
み合わせにしている。
【０２４０】すなわち、前述した第８の実施の形態では
図５０（Ａ）に示すように表示部にトップゲート型のｎ
ＭＯＳＬＤＤ−ＴＦＴを設けているのに対し、図５０
（Ｂ）に示す例では、表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴを設けており、また、図５０（Ｃ）に
示す例では、表示部にデュアルゲート型のｎＭＯＳＬＤ
Ｄ−ＴＦＴを設けている。これらボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴは、いずれも、
後述するように周辺駆動回路部のボトムゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能である。そして、このよ
うに表示部のＴＦＴのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
図５０（Ａ）に示すように表示部にトップゲート型のｎ
ＭＯＳＬＤＤ−ＴＦＴを設けているのに対し、図５０
（Ｂ）に示す例では、表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴを設けており、また、図５０（Ｃ）に
示す例では、表示部にデュアルゲート型のｎＭＯＳＬＤ
Ｄ−ＴＦＴを設けている。これらボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴは、いずれも、
後述するように周辺駆動回路部のボトムゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能である。そして、このよ
うに表示部のＴＦＴのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
【０２４１】なお、図５０（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の符号７１はＭｏ・Ｔａ等のゲ
ート電極である。また、符号７２はＳｉＮ膜及び７３は
ＳｉＯ2 膜であり、これらＳｉＮ膜とＳｉＯ2 膜とによ
ってゲート絶縁膜が形成されている。このゲート絶縁膜
上には、トップゲート型ＭＯＳＴＦＴと同様の、単結晶
シリコン層７を用いたチャンネル領域等が形成されてい
る。また、図５０（Ｃ）のデュアルゲート型ＭＯＳＴＦ
Ｔでは、下部ゲート部はボトムゲート型ＭＯＳＴＦＴと
同様であるものの、上部ゲート部は、ゲート絶縁膜７３
をＳｉＯ2 膜とＳｉＮ膜で形成し、この上に上部ゲート
電極７４を設けている。
ＳＴＦＴにおいて、図中の符号７１はＭｏ・Ｔａ等のゲ
ート電極である。また、符号７２はＳｉＮ膜及び７３は
ＳｉＯ2 膜であり、これらＳｉＮ膜とＳｉＯ2 膜とによ
ってゲート絶縁膜が形成されている。このゲート絶縁膜
上には、トップゲート型ＭＯＳＴＦＴと同様の、単結晶
シリコン層７を用いたチャンネル領域等が形成されてい
る。また、図５０（Ｃ）のデュアルゲート型ＭＯＳＴＦ
Ｔでは、下部ゲート部はボトムゲート型ＭＯＳＴＦＴと
同様であるものの、上部ゲート部は、ゲート絶縁膜７３
をＳｉＯ2 膜とＳｉＮ膜で形成し、この上に上部ゲート
電極７４を設けている。
【０２４２】次に、前記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図５１〜図５５を参照して説明し、さら
に、前記のデュアルゲート型ＭＯＳＴＦＴの製造方法を
図５６〜図５８を参照して説明する。なお、周辺駆動回
路部におけるボトムゲート型ＭＯＳＴＦＴの製造方法に
ついては、図４０〜図４５に示した工程と同じであるこ
とから、ここでは図示およびその説明を省略する。
の製造方法を図５１〜図５５を参照して説明し、さら
に、前記のデュアルゲート型ＭＯＳＴＦＴの製造方法を
図５６〜図５８を参照して説明する。なお、周辺駆動回
路部におけるボトムゲート型ＭＯＳＴＦＴの製造方法に
ついては、図４０〜図４５に示した工程と同じであるこ
とから、ここでは図示およびその説明を省略する。
【０２４３】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図５１の（１）に示すよう
に、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）
合金のスパッタ膜７１Ａを厚さ５００〜６００ｎｍ程度
に形成する。
ＦＴを製造するには、まず、図５１の（１）に示すよう
に、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）
合金のスパッタ膜７１Ａを厚さ５００〜６００ｎｍ程度
に形成する。
【０２４４】次いで、図５１（２）に示すように、フォ
トレジスト７０を所定パターンに形成し、これをマスク
にしてスパッタ膜７１Ａをテーパエッチングし、側端面
７１ａが２０〜４５°でなだらかに傾斜した、横断面台
形状のゲート電極７１を形成する。
トレジスト７０を所定パターンに形成し、これをマスク
にしてスパッタ膜７１Ａをテーパエッチングし、側端面
７１ａが２０〜４５°でなだらかに傾斜した、横断面台
形状のゲート電極７１を形成する。
【０２４５】次いで、フォトレジスト７０を除去した
後、図５１の（３）に示すようにスパッタ膜７１Ａを含
む基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜
（約２００ｎｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ
厚）７３とをこの順に成膜積層し、ゲート絶縁膜を形成
する。
後、図５１の（３）に示すようにスパッタ膜７１Ａを含
む基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜
（約２００ｎｍ厚）７２とＳｉＯ2 膜（約１００ｎｍ
厚）７３とをこの順に成膜積層し、ゲート絶縁膜を形成
する。
【０２４６】次いで、図４１の（４）に示した工程と同
様にして、図５２の（４）に示すように絶縁基板１の一
主面において、ＴＦＴ形成領域に結晶性サファイア膜５
０を、厚さ２０〜２００ｎｍ程度に形成する。
様にして、図５２の（４）に示すように絶縁基板１の一
主面において、ＴＦＴ形成領域に結晶性サファイア膜５
０を、厚さ２０〜２００ｎｍ程度に形成する。
【０２４７】次いで、図４１の（５）に示した工程と同
様にして、図５２（５）に示すようにこの結晶性サファ
イア膜５０上にアモルファスシリコン又は多結晶シリコ
ンを成膜してシリコン膜（図示略）を形成する。続い
て、前述したのと同様にレーザ照射処理によって該シリ
コン膜を加熱溶融し、さらに冷却（徐冷）固化して単結
晶シリコンを結晶性サファイア膜５０上にヘテロエピタ
キシャル成長させ、単結晶シリコン層７として析出させ
る。この際、下地のゲート電極７１の側端部７１ａはな
だらかな傾斜面となっているので、この面上には、段差
４及び結晶性サファイア膜５０をシードとするエピタキ
シャル成長を阻害せず、段切れなしに単結晶シリコン層
７が成長することになる。
様にして、図５２（５）に示すようにこの結晶性サファ
イア膜５０上にアモルファスシリコン又は多結晶シリコ
ンを成膜してシリコン膜（図示略）を形成する。続い
て、前述したのと同様にレーザ照射処理によって該シリ
コン膜を加熱溶融し、さらに冷却（徐冷）固化して単結
晶シリコンを結晶性サファイア膜５０上にヘテロエピタ
キシャル成長させ、単結晶シリコン層７として析出させ
る。この際、下地のゲート電極７１の側端部７１ａはな
だらかな傾斜面となっているので、この面上には、段差
４及び結晶性サファイア膜５０をシードとするエピタキ
シャル成長を阻害せず、段切れなしに単結晶シリコン層
７が成長することになる。
【０２４８】次いで、図４１の（６）〜図４２の（８）
の工程を経た後、図４２の（９）に示した工程と同様に
して、図５２の（６）に示すように表示部のｎＭＯＳＴ
ＦＴのゲート部をフォトレジスト１３でカバーし、露出
したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオ
ン１４をドーピング（イオン注入）してＮ- 型層からな
るＬＤＤ部１５を自己整合的に形成する。このとき、ボ
トムゲート電極７１の存在により表面高低差（又はパタ
ーン）が認識し易くなっており、フォトレジスト１３の
位置合わせ（マスク合わせ）を行い易く、アライメント
ずれが生じにくくなっている。
の工程を経た後、図４２の（９）に示した工程と同様に
して、図５２の（６）に示すように表示部のｎＭＯＳＴ
ＦＴのゲート部をフォトレジスト１３でカバーし、露出
したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオ
ン１４をドーピング（イオン注入）してＮ- 型層からな
るＬＤＤ部１５を自己整合的に形成する。このとき、ボ
トムゲート電極７１の存在により表面高低差（又はパタ
ーン）が認識し易くなっており、フォトレジスト１３の
位置合わせ（マスク合わせ）を行い易く、アライメント
ずれが生じにくくなっている。
【０２４９】次いで、図４３の（１０）に示した工程と
同様にして、図５３の（７）に示すようにｎＭＯＳＴＦ
Ｔのゲート部及びＬＤＤ部をフォトレジスト１６でカバ
ーし、露出した領域にリン又はヒ素イオン１７をドーピ
ング（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
同様にして、図５３の（７）に示すようにｎＭＯＳＴＦ
Ｔのゲート部及びＬＤＤ部をフォトレジスト１６でカバ
ーし、露出した領域にリン又はヒ素イオン１７をドーピ
ング（イオン注入）し、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
【０２５０】次いで、図４３の（１１）に示した工程と
同様にして、図５３の（８）に示すようにｎＭＯＳＴＦ
Ｔの全部をフォトレジスト２０でカバーし、ボロンイオ
ン２１をドーピング（イオン注入）して周辺駆動回路部
のｐＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を
形成する。
同様にして、図５３の（８）に示すようにｎＭＯＳＴＦ
Ｔの全部をフォトレジスト２０でカバーし、ボロンイオ
ン２１をドーピング（イオン注入）して周辺駆動回路部
のｐＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を
形成する。
【０２５１】次いで、図４３の（１２）に示した工程と
同様にして、図５３の（９）に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト２
４を設け、単結晶シリコン層７をエッチングによって選
択的に除去する。
同様にして、図５３の（９）に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト２
４を設け、単結晶シリコン層７をエッチングによって選
択的に除去する。
【０２５２】次いで、図４４の（１３）に示した工程と
同様にして、図５３の（１０）に示すようにプラズマＣ
ＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等によって
全面に、ＳｉＯ2 膜５３（約３００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）を
この順に連続形成する。なお、ＳｉＯ2 膜５３とＰＳＧ
膜５４は前述した保護膜２５に相当するものである。そ
して、この状態で単結晶シリコン層７を前述したのと同
様にして活性化処理する。
同様にして、図５３の（１０）に示すようにプラズマＣ
ＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等によって
全面に、ＳｉＯ2 膜５３（約３００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）を
この順に連続形成する。なお、ＳｉＯ2 膜５３とＰＳＧ
膜５４は前述した保護膜２５に相当するものである。そ
して、この状態で単結晶シリコン層７を前述したのと同
様にして活性化処理する。
【０２５３】次いで、図４４の（１４）に示した工程と
同様にして、図５４の（１１）に示すように、汎用フォ
トリソグラフィ及びエッチング技術によってソース部の
コンタクト用窓開けを行う。そして、全面に厚さ４００
〜５００ｎｍ程度のアルミニウム又は１％Ｓｉ入りアル
ミニウム合金等のスパッタ膜を形成し、汎用フォトリソ
グラフィ及びエッチング技術により、ＴＦＴのソース電
極２６を形成すると同時に、データライン及びゲートラ
インを形成する。その後に、フォーミングガス中におい
て、約４００℃／１ｈでシンター処理する。
同様にして、図５４の（１１）に示すように、汎用フォ
トリソグラフィ及びエッチング技術によってソース部の
コンタクト用窓開けを行う。そして、全面に厚さ４００
〜５００ｎｍ程度のアルミニウム又は１％Ｓｉ入りアル
ミニウム合金等のスパッタ膜を形成し、汎用フォトリソ
グラフィ及びエッチング技術により、ＴＦＴのソース電
極２６を形成すると同時に、データライン及びゲートラ
インを形成する。その後に、フォーミングガス中におい
て、約４００℃／１ｈでシンター処理する。
【０２５４】次いで、図４４の（１５）に示した工程と
同様にして、図５４の（１２）に示すように高密度プラ
ズマＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３０
０ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶
縁膜３６を全面に形成し、表示用のＴＦＴのドレイン部
のコンタクト用窓開けを行う。
同様にして、図５４の（１２）に示すように高密度プラ
ズマＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３０
０ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶
縁膜３６を全面に形成し、表示用のＴＦＴのドレイン部
のコンタクト用窓開けを行う。
【０２５５】次いで、図４５の（１６）に示した工程と
同様にして、図５４の（１３）に示すようにスピンコー
ト等で厚さ２〜３μｍ程度の感光性樹脂膜２８を形成
し、続いて、図４３の（１４）に示した工程と同様にし
て、図５４の（１４）に示すように汎用フォトリソグラ
フィ及びエッチング技術により、最適な反射特性と視野
角特性を得るための凹凸形状パターンを画素部に形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。
同様にして、図５４の（１３）に示すようにスピンコー
ト等で厚さ２〜３μｍ程度の感光性樹脂膜２８を形成
し、続いて、図４３の（１４）に示した工程と同様にし
て、図５４の（１４）に示すように汎用フォトリソグラ
フィ及びエッチング技術により、最適な反射特性と視野
角特性を得るための凹凸形状パターンを画素部に形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。
【０２５６】次いで、図４５の（１８）に示した工程と
同様にして、図５４の（１４）に示すように全面に４０
０〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアル
ミニウム合金等のスパッタ膜を形成し、汎用フォトリソ
グラフィ及びエッチング技術により、表示用ＴＦＴのド
レイン部１９と接続した凹凸形状の反射膜２９を形成す
る。
同様にして、図５４の（１４）に示すように全面に４０
０〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアル
ミニウム合金等のスパッタ膜を形成し、汎用フォトリソ
グラフィ及びエッチング技術により、表示用ＴＦＴのド
レイン部１９と接続した凹凸形状の反射膜２９を形成す
る。
【０２５７】以上のようにして、レーザ照射処理により
結晶性サファイア膜５０をヘテロエピタキシャル成長の
シードとして単結晶シリコン層７を形成し、この単結晶
シリコン層７を用いた表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴ（周辺部ではボトムゲート型のｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回
路）を作り込んだ表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板３０を作製することができる。
結晶性サファイア膜５０をヘテロエピタキシャル成長の
シードとして単結晶シリコン層７を形成し、この単結晶
シリコン層７を用いた表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴ（周辺部ではボトムゲート型のｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回
路）を作り込んだ表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板３０を作製することができる。
【０２５８】図５５に、表示部に設ける前記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜を、Ｍｏ・Ｔａの陽
極酸化法で形成した例を示す。
ート型ＭＯＳＴＦＴのゲート絶縁膜を、Ｍｏ・Ｔａの陽
極酸化法で形成した例を示す。
【０２５９】この例では、図５１の（２）に示した工程
の後に、図５５の（３）に示すようにモリブデン・タン
タル合金膜７１を公知の陽極酸化処理することによっ
て、その表面にＴａ2 Ｏ5 からなるゲート絶縁膜７４を
１００〜２００ｎｍ厚に形成する。
の後に、図５５の（３）に示すようにモリブデン・タン
タル合金膜７１を公知の陽極酸化処理することによっ
て、その表面にＴａ2 Ｏ5 からなるゲート絶縁膜７４を
１００〜２００ｎｍ厚に形成する。
【０２６０】その後、図５２の（４）〜（５）の工程と
同様にして、図５５の（４）に示すように結晶性サファ
イア膜５０を形成し、続いてこれの上にアモルファスシ
リコン又は多結晶シリコンを成膜し、シリコン膜（図示
略）を形成する。次いで、レーザ照射処理して該シリコ
ン膜を加熱溶融し、さらに冷却（徐冷）固化することに
より、前記結晶性サファイア膜５０上にヘテロエピタキ
シャル成長させて単結晶シリコン膜７を形成する。次い
で、図５２の（６）〜図５４の（１４）に示した工程と
同様にして、図５５の（５）に示すようにアクティブマ
トリクス基板３０を作製する。
同様にして、図５５の（４）に示すように結晶性サファ
イア膜５０を形成し、続いてこれの上にアモルファスシ
リコン又は多結晶シリコンを成膜し、シリコン膜（図示
略）を形成する。次いで、レーザ照射処理して該シリコ
ン膜を加熱溶融し、さらに冷却（徐冷）固化することに
より、前記結晶性サファイア膜５０上にヘテロエピタキ
シャル成長させて単結晶シリコン膜７を形成する。次い
で、図５２の（６）〜図５４の（１４）に示した工程と
同様にして、図５５の（５）に示すようにアクティブマ
トリクス基板３０を作製する。
【０２６１】表示部において、デュアルゲート型ＭＯＳ
ＴＦＴを製造するには、まず、図５１の（１）〜図５２
の（５）に示した工程と同様の処理を行う。
ＴＦＴを製造するには、まず、図５１の（１）〜図５２
の（５）に示した工程と同様の処理を行う。
【０２６２】次いで、図５６の（６）に示すように、絶
縁膜７２、７３上に結晶性サファイア膜５０を形成し、
続いてこの結晶性サファイア膜５０上にアモルファスシ
リコン又は多結晶シリコンを成膜してシリコン膜を形成
する。次いで、レーザ照射処理によって該シリコン膜を
加熱溶融し、さらに冷却（徐冷）することにより、結晶
性サファイア膜５０をシードとして単結晶シリコン層７
をヘテロエピタキシャル成長させる。次いで、図４２の
（７）に示した工程と同様にして、単結晶シリコン層７
上の全面に、プラズマＣＶＤ、触媒ＣＶＤ等によりＳｉ
Ｏ2 膜（約１００ｎｍ厚）とＳｉＮ膜（約２００ｎｍ
厚）とをこの順に連続して成膜し、絶縁膜８０（これは
前述の絶縁膜８に相当）を形成し、さらに、Ｍｏ・Ｔａ
合金からなるスパッタ膜８１（これは前述のスパッタ膜
９に相当）を５００〜６００ｎｍ程度の厚さに形成す
る。
縁膜７２、７３上に結晶性サファイア膜５０を形成し、
続いてこの結晶性サファイア膜５０上にアモルファスシ
リコン又は多結晶シリコンを成膜してシリコン膜を形成
する。次いで、レーザ照射処理によって該シリコン膜を
加熱溶融し、さらに冷却（徐冷）することにより、結晶
性サファイア膜５０をシードとして単結晶シリコン層７
をヘテロエピタキシャル成長させる。次いで、図４２の
（７）に示した工程と同様にして、単結晶シリコン層７
上の全面に、プラズマＣＶＤ、触媒ＣＶＤ等によりＳｉ
Ｏ2 膜（約１００ｎｍ厚）とＳｉＮ膜（約２００ｎｍ
厚）とをこの順に連続して成膜し、絶縁膜８０（これは
前述の絶縁膜８に相当）を形成し、さらに、Ｍｏ・Ｔａ
合金からなるスパッタ膜８１（これは前述のスパッタ膜
９に相当）を５００〜６００ｎｍ程度の厚さに形成す
る。
【０２６３】次いで、図４２の（８）に示した工程と同
様にして、図５６の（７）に示すようにフォトレジスト
パターン１０を形成し、連続したエッチングによりＭｏ
・Ｔａ合金のトップゲート電極８２と、ゲート絶縁膜８
３を形成し、単結晶シリコン層７を露出させる。
様にして、図５６の（７）に示すようにフォトレジスト
パターン１０を形成し、連続したエッチングによりＭｏ
・Ｔａ合金のトップゲート電極８２と、ゲート絶縁膜８
３を形成し、単結晶シリコン層７を露出させる。
【０２６４】次いで、図４２の（９）に示した工程と同
様にして、図５６の（８）に示すようにｎＭＯＳＴＦＴ
のトップゲート部をフォトレジスト１３でカバーし、露
出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域
にリンイオン１４をドーピング（イオン注入）して、Ｎ
- 型層をＬＤＤ部１５を形成する。
様にして、図５６の（８）に示すようにｎＭＯＳＴＦＴ
のトップゲート部をフォトレジスト１３でカバーし、露
出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域
にリンイオン１４をドーピング（イオン注入）して、Ｎ
- 型層をＬＤＤ部１５を形成する。
【０２６５】次いで、図４３の（１０）に示した工程と
同様にして、図５６（９）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
同様にして、図５６（９）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
【０２６６】次いで、図４３の（１１）に示した工程と
同様にして、図５７の（１０）に示すようにｐＭＯＳＴ
ＦＴのゲート部をフォトレジスト２０でカバーし、露出
した領域にボロンイオン２１をドーピング（イオン注
入）して周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソ
ース部及びドレイン部を形成する。
同様にして、図５７の（１０）に示すようにｐＭＯＳＴ
ＦＴのゲート部をフォトレジスト２０でカバーし、露出
した領域にボロンイオン２１をドーピング（イオン注
入）して周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソ
ース部及びドレイン部を形成する。
【０２６７】次いで、図４３の（１２）に示した工程と
同様にして、図５７の（１１）に示すように能動素子部
及び受動素子部をアイランド化するため、フォトレジス
ト２４を設け、能動素子部及び受動素子部以外の単結晶
シリコン層を汎用フォトリソグラフィ及びエッチング技
術で選択的に除去する。
同様にして、図５７の（１１）に示すように能動素子部
及び受動素子部をアイランド化するため、フォトレジス
ト２４を設け、能動素子部及び受動素子部以外の単結晶
シリコン層を汎用フォトリソグラフィ及びエッチング技
術で選択的に除去する。
【０２６８】次いで、図４４の（１３）に示した工程と
同様にして、図５７の（１２）に示すようにプラズマＣ
ＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、
ＳｉＯ2 膜５３（約２００ｎｍ厚）とリンシリケートガ
ラス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成
する。これらの膜５３、５４は前述の保護膜２５に相当
する。そして、単結晶シリコン層７を活性化処理する。
同様にして、図５７の（１２）に示すようにプラズマＣ
ＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、
ＳｉＯ2 膜５３（約２００ｎｍ厚）とリンシリケートガ
ラス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成
する。これらの膜５３、５４は前述の保護膜２５に相当
する。そして、単結晶シリコン層７を活性化処理する。
【０２６９】次いで、図４４の（１４）に示した工程と
同様にして、図５７の（１３）に示すようにソース部の
コンタクト用窓開けを行う。そして、全面に４００〜５
００ｎｍ程度の厚さのアルミニウム又は１％Ｓｉ入りア
ルミニウム合金等からなるスパッタ膜を形成し、汎用フ
ォトリソグラフィ及びエッチング技術により、ソース電
極２６を形成すると同時に、データライン及びゲートラ
インを形成する。
同様にして、図５７の（１３）に示すようにソース部の
コンタクト用窓開けを行う。そして、全面に４００〜５
００ｎｍ程度の厚さのアルミニウム又は１％Ｓｉ入りア
ルミニウム合金等からなるスパッタ膜を形成し、汎用フ
ォトリソグラフィ及びエッチング技術により、ソース電
極２６を形成すると同時に、データライン及びゲートラ
インを形成する。
【０２７０】次いで、図４４の（１５）に示した工程と
同様にして、図５８の（１４）に示すようにＰＳＧ膜
（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）か
らなる絶縁膜３６を全面に形成し、さらに表示用のＴＦ
Ｔのドレイン部のコンタクト用窓開けを行う。
同様にして、図５８の（１４）に示すようにＰＳＧ膜
（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）か
らなる絶縁膜３６を全面に形成し、さらに表示用のＴＦ
Ｔのドレイン部のコンタクト用窓開けを行う。
【０２７１】次いで、図５８の（１５）に示すように、
全面に、スピンコート等で厚さ２〜３μｍ程度の感光性
樹脂膜２８を形成する。続いて、図４５の（１７）、
（１８）に示した工程と同様にして、図５８の（１６）
に示すように画素部に凹凸粗面２８Ａからなる反射面下
部を形成し、同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行い、さらに表示用ＴＦＴのドレ
イン部１９と接続した、最適な反射特性と視野角特性を
得るための凹凸形状のアルミニウム合金等の反射膜２９
を形成する。
全面に、スピンコート等で厚さ２〜３μｍ程度の感光性
樹脂膜２８を形成する。続いて、図４５の（１７）、
（１８）に示した工程と同様にして、図５８の（１６）
に示すように画素部に凹凸粗面２８Ａからなる反射面下
部を形成し、同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行い、さらに表示用ＴＦＴのドレ
イン部１９と接続した、最適な反射特性と視野角特性を
得るための凹凸形状のアルミニウム合金等の反射膜２９
を形成する。
【０２７２】以上のようにして、レーザ照射処理により
結晶性サファイア膜５０をヘテロエピタキシャル成長の
シードとして形成された単結晶シリコン層７を形成し、
この単結晶シリコン層７を用いた表示部にデュアルゲー
ト型のｎＭＯＳＬＤＤ−ＴＦＴを、周辺駆動回路部にボ
トムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴから
なるＣＭＯＳ駆動回路をそれぞれ作り込んだ、表示部−
周辺駆動回路部一体型のアクティブマトリクス基板３０
を作製することができる。
結晶性サファイア膜５０をヘテロエピタキシャル成長の
シードとして形成された単結晶シリコン層７を形成し、
この単結晶シリコン層７を用いた表示部にデュアルゲー
ト型のｎＭＯＳＬＤＤ−ＴＦＴを、周辺駆動回路部にボ
トムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴから
なるＣＭＯＳ駆動回路をそれぞれ作り込んだ、表示部−
周辺駆動回路部一体型のアクティブマトリクス基板３０
を作製することができる。
【０２７３】＜第１１の実施の形態＞図５９〜図６１を
参照して、本発明の第１１の実施の形態を説明する。
参照して、本発明の第１１の実施の形態を説明する。
【０２７４】本実施の形態では、前述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウム
合金等の比較的耐熱性の低い材料で形成している。
は異なり、トップゲート部のゲート電極をアルミニウム
合金等の比較的耐熱性の低い材料で形成している。
【０２７５】まず、表示部にトップゲート型ＭＯＳＴＦ
Ｔを、周辺駆動回路部にボトムゲート型ＭＯＳＴＦＴを
設ける場合について説明する。この例では、まず、前述
した第８の実施の形態における図４０の（１）〜図４１
の（６）に示した工程と同様にして行い、続いて、図５
９の（６）に示すように周辺駆動回路部のｐＭＯＳＴＦ
Ｔ部にＮ型ウエル７Ａを形成する。
Ｔを、周辺駆動回路部にボトムゲート型ＭＯＳＴＦＴを
設ける場合について説明する。この例では、まず、前述
した第８の実施の形態における図４０の（１）〜図４１
の（６）に示した工程と同様にして行い、続いて、図５
９の（６）に示すように周辺駆動回路部のｐＭＯＳＴＦ
Ｔ部にＮ型ウエル７Ａを形成する。
【０２７６】次いで、図５９の（７）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的に形成する。
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的に形成する。
【０２７７】次いで、図６０の（８）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、図中一点鎖線で示すよう
にレジスト１３を残し、これを覆うようにレジスト１６
を設ければ、レジスト１３を目安にしてレジスト１６形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、図中一点鎖線で示すよう
にレジスト１３を残し、これを覆うようにレジスト１６
を設ければ、レジスト１３を目安にしてレジスト１６形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
【０２７８】次いで、図６０の（９）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０カバーし、露出した領域にボロンイオン２１を例
えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ
量でドーピング（イオン注入）し、ｐＭＯＳＴＦＴのＰ
+ 層のソース部２２及びドレイン部２３を形成する。
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０カバーし、露出した領域にボロンイオン２１を例
えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ
量でドーピング（イオン注入）し、ｐＭＯＳＴＦＴのＰ
+ 層のソース部２２及びドレイン部２３を形成する。
【０２７９】次いで、レジスト２０を除去し、続いて、
図６０の（１０）に示すように単結晶シリコン層７、７
Ａを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜１２、ゲート電極材料（アルミニウム又は１％
Ｓｉ入りアルミニウム合金等）１１を形成する。ゲート
電極材料層１１は真空蒸着法又はスパッタ法で形成可能
である。
図６０の（１０）に示すように単結晶シリコン層７、７
Ａを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜１２、ゲート電極材料（アルミニウム又は１％
Ｓｉ入りアルミニウム合金等）１１を形成する。ゲート
電極材料層１１は真空蒸着法又はスパッタ法で形成可能
である。
【０２８０】次いで、前述したのと同様にして各ゲート
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図６１の（１１）に示すよ
うに、全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜（約３００ｎｍ）をこの順
に連続形成し、保護膜２５を形成する。
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図６１の（１１）に示すよ
うに、全面にＳｉＯ2 膜（約２００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜（約３００ｎｍ）をこの順
に連続形成し、保護膜２５を形成する。
【０２８１】次いで、図６１の（１２）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２８２】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム合金等のスパ
ッタ膜を形成し、汎用フォトリソグラフィ及びエッチン
グ技術により、周辺駆動回路及び表示部のすべてのＴＦ
Ｔのソース電極２６と周辺駆動回路部のドレイン電極２
７を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中において、約４００℃／１ｈでシンター処理す
る。
ルミニウム又は１％Ｓｉ入りアルミニウム合金等のスパ
ッタ膜を形成し、汎用フォトリソグラフィ及びエッチン
グ技術により、周辺駆動回路及び表示部のすべてのＴＦ
Ｔのソース電極２６と周辺駆動回路部のドレイン電極２
７を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中において、約４００℃／１ｈでシンター処理す
る。
【０２８３】次いで、図４４の（１５）〜図４５の（１
８）に示した工程と同様にして行うことにより、単結晶
シリコン層７を用いた表示部及び周辺駆動回路部にそれ
ぞれ、アルミニウム合金等をゲート電極とするトップゲ
ート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐ
ＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆
動回路を作り込んだ、表示部−周辺駆動回路部一体型の
アクティブマトリクス基板３０を作製することができ
る。
８）に示した工程と同様にして行うことにより、単結晶
シリコン層７を用いた表示部及び周辺駆動回路部にそれ
ぞれ、アルミニウム合金等をゲート電極とするトップゲ
ート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐ
ＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆
動回路を作り込んだ、表示部−周辺駆動回路部一体型の
アクティブマトリクス基板３０を作製することができ
る。
【０２８４】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム合金等のゲート電極１１を形成しているので、その
活性化処理時の熱の影響はゲート電極材料の耐熱性とは
無関係となるため、トップゲート電極材料として比較的
耐熱性が低く、低コストのアルミニウム又は１％Ｓｉ入
りアルミニウム合金又は銅等でも使用可能となり、電極
材料の選択の幅も広がる。これは、表示部がボトムゲー
ト型ＭＯＳＴＦＴの場合も同様である。
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム合金等のゲート電極１１を形成しているので、その
活性化処理時の熱の影響はゲート電極材料の耐熱性とは
無関係となるため、トップゲート電極材料として比較的
耐熱性が低く、低コストのアルミニウム又は１％Ｓｉ入
りアルミニウム合金又は銅等でも使用可能となり、電極
材料の選択の幅も広がる。これは、表示部がボトムゲー
ト型ＭＯＳＴＦＴの場合も同様である。
【０２８５】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路にボトムゲート型ＭＯＳＴＦＴを設
ける場合について説明する。この例では、まず、前述し
た第３の実施の形態における図２８の（６）〜図３０の
（１３）に示した工程と同様にして行い、表示部及び周
辺駆動回路部にそれぞれ、アルミニウム合金等をゲート
電極とするデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦ
Ｔ、ボトムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦ
Ｔで構成するＣＭＯＳ駆動回路を作り込んだ、表示部−
周辺駆動回路部一体型のアクティブマトリクス基板３０
を作製することができる。
ＦＴ、周辺駆動回路にボトムゲート型ＭＯＳＴＦＴを設
ける場合について説明する。この例では、まず、前述し
た第３の実施の形態における図２８の（６）〜図３０の
（１３）に示した工程と同様にして行い、表示部及び周
辺駆動回路部にそれぞれ、アルミニウム合金等をゲート
電極とするデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦ
Ｔ、ボトムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦ
Ｔで構成するＣＭＯＳ駆動回路を作り込んだ、表示部−
周辺駆動回路部一体型のアクティブマトリクス基板３０
を作製することができる。
【０２８６】＜第１２の実施の形態＞図６２〜図６３を
参照して、本発明の第１２の実施の形態を説明する。
参照して、本発明の第１２の実施の形態を説明する。
【０２８７】図６２に示した例は、前述の第８の実施の
形態において、自己整合型ＬＤＤ構造のＴＦＴ、例えば
トップゲート型ＬＤＤ−ＴＦＴを複数個連ねたダブルゲ
ート型ＭＯＳＴＦＴに関するものである。
形態において、自己整合型ＬＤＤ構造のＴＦＴ、例えば
トップゲート型ＬＤＤ−ＴＦＴを複数個連ねたダブルゲ
ート型ＭＯＳＴＦＴに関するものである。
【０２８８】図６３（Ａ）に示した例は、ボトムゲート
型ＭＯＳＴＦＴをダブルゲート構造としたものであり、
図６３（Ｂ）に示した例は、デュアルゲート型ＭＯＳＴ
ＦＴをダブルゲート構造としたものである。
型ＭＯＳＴＦＴをダブルゲート構造としたものであり、
図６３（Ｂ）に示した例は、デュアルゲート型ＭＯＳＴ
ＦＴをダブルゲート構造としたものである。
【０２８９】これらのダブルゲート型ＭＯＳＴＦＴにあ
っても、前記の図３６〜図３８に示したものと同様の利
点を有する。
っても、前記の図３６〜図３８に示したものと同様の利
点を有する。
【０２９０】＜第１３の実施の形態＞図６４〜図７２を
参照して、本発明の第１３の実施の形態を説明する。
参照して、本発明の第１３の実施の形態を説明する。
【０２９１】前述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各ＴＦＴには、それぞれ
構造上、機能上の差異又は特長があることから、これら
を表示部と周辺駆動回路部との両方に設ける場合に、こ
れらの各部間でＴＦＴを種々に組み合わせて設けること
が有利になることがことがある。
ゲート型、デュアルゲート型の各ＴＦＴには、それぞれ
構造上、機能上の差異又は特長があることから、これら
を表示部と周辺駆動回路部との両方に設ける場合に、こ
れらの各部間でＴＦＴを種々に組み合わせて設けること
が有利になることがことがある。
【０２９２】例えば、図６４に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともボトムゲート型を採用するか、あるいはそれらを混
在させることも可能である。この組み合わせについては
１２通り（No.1〜No.12 ）挙げられる。特に、周辺駆動
回路のＭＯＳＴＦＴにデュアルゲート構造を用いると、
このようなデュアルゲート構造は、上下のゲート部の選
択によってトップゲート型にもボトムゲート型にも容易
に変更することができ、また、周辺駆動回路の一部に大
きな駆動能力のＴＦＴが必要な場合には、デュアルゲー
ト型が必要となる場合もある。例えば、ＬＣＤ以外の電
気光学装置として本発明の有機ＥＬやＦＥＤ等に適用す
る場合は必要であると考えられる。
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともボトムゲート型を採用するか、あるいはそれらを混
在させることも可能である。この組み合わせについては
１２通り（No.1〜No.12 ）挙げられる。特に、周辺駆動
回路のＭＯＳＴＦＴにデュアルゲート構造を用いると、
このようなデュアルゲート構造は、上下のゲート部の選
択によってトップゲート型にもボトムゲート型にも容易
に変更することができ、また、周辺駆動回路の一部に大
きな駆動能力のＴＦＴが必要な場合には、デュアルゲー
ト型が必要となる場合もある。例えば、ＬＣＤ以外の電
気光学装置として本発明の有機ＥＬやＦＥＤ等に適用す
る場合は必要であると考えられる。
【０２９３】図６５及び図６６は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図６７及び図６８は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図６９及び図７
０は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図７１及び図７２は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせを、チャンネル導電型別に示した各種
の例（No.1〜No.216）を示す図である。
がＬＤＤ構造でないとき、図６７及び図６８は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図６９及び図７
０は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図７１及び図７２は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせを、チャンネル導電型別に示した各種
の例（No.1〜No.216）を示す図である。
【０２９４】このように、図６４に示したゲート構造別
の組み合わせは、具体的には図６５〜図７２に示したよ
うになる。これは、周辺駆動回路部がボトムゲート型の
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合でも、同様の組み合わせが可能である。なお、図６
４〜図７２に示したＴＦＴの各種組み合わせは、ＴＦＴ
のチャンネル領域などを単結晶シリコンで形成する場合
に限らず、多結晶シリコンやアモルファスシリコン（た
だし、表示部のみ）で形成する場合にも同様に適用可能
である。
の組み合わせは、具体的には図６５〜図７２に示したよ
うになる。これは、周辺駆動回路部がボトムゲート型の
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合でも、同様の組み合わせが可能である。なお、図６
４〜図７２に示したＴＦＴの各種組み合わせは、ＴＦＴ
のチャンネル領域などを単結晶シリコンで形成する場合
に限らず、多結晶シリコンやアモルファスシリコン（た
だし、表示部のみ）で形成する場合にも同様に適用可能
である。
【０２９５】＜第１４の実施の形態＞図７３〜図７４を
参照して、本発明の第１４の実施の形態を説明する。
参照して、本発明の第１４の実施の形態を説明する。
【０２９６】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいてその周辺駆動回路部に、駆動能力の
向上の点から、本発明に基づいた前述の単結晶シリコン
層を用いてなるＴＦＴを設けている。ただし、これはボ
トムゲート型に限らず、他のゲート型が混在していても
よく、チャンネル導電型も種々であってよく、また単結
晶シリコン層以外の多結晶シリコン層を用いたＭＯＳＴ
ＦＴが含まれていてもよい。
駆動ＬＣＤにおいてその周辺駆動回路部に、駆動能力の
向上の点から、本発明に基づいた前述の単結晶シリコン
層を用いてなるＴＦＴを設けている。ただし、これはボ
トムゲート型に限らず、他のゲート型が混在していても
よく、チャンネル導電型も種々であってよく、また単結
晶シリコン層以外の多結晶シリコン層を用いたＭＯＳＴ
ＦＴが含まれていてもよい。
【０２９７】これに対し、表示部のＭＯＳＴＦＴについ
ては、単結晶シリコン層を用いるのが望ましいものの、
これに限らず、多結晶シリコンやアモルファスシリコン
層を用いたものであってよく、あるいは３種のシリコン
層のうちの２種が混在したものであってもよい。ただ
し、表示部をｎＭＯＳＴＦＴで形成する場合、アモルフ
ァスシリコン層を用いて形成しても実用的なスイッチン
グ速度が得られるものの、単結晶シリコン又は多結晶シ
リコンの方がＴＦＴ面積を小さくすることでき、画素欠
陥の低減についてもアモルファスシリコンより有利にな
る。なお、既述したヘテロエピタキシャル成長時に、単
結晶シリコンだけでなく多結晶シリコンも同時に生じ、
いわゆるＣＧＳ（Continuous grain silicon）構造も含
まれることもあるが、これも能動素子や受動素子の形成
に利用することができる。
ては、単結晶シリコン層を用いるのが望ましいものの、
これに限らず、多結晶シリコンやアモルファスシリコン
層を用いたものであってよく、あるいは３種のシリコン
層のうちの２種が混在したものであってもよい。ただ
し、表示部をｎＭＯＳＴＦＴで形成する場合、アモルフ
ァスシリコン層を用いて形成しても実用的なスイッチン
グ速度が得られるものの、単結晶シリコン又は多結晶シ
リコンの方がＴＦＴ面積を小さくすることでき、画素欠
陥の低減についてもアモルファスシリコンより有利にな
る。なお、既述したヘテロエピタキシャル成長時に、単
結晶シリコンだけでなく多結晶シリコンも同時に生じ、
いわゆるＣＧＳ（Continuous grain silicon）構造も含
まれることもあるが、これも能動素子や受動素子の形成
に利用することができる。
【０２９８】図７３に、各部間でのＭＯＳＴＦＴの各種
組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図７４に
その具体例を示す。単結晶シリコンを用いると、電流能
力が向上するため素子を小さくでき、高精細下、大画面
化が可能となり、表示部では開口率が向上し、輝度が向
上する。
組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図７４に
その具体例を示す。単結晶シリコンを用いると、電流能
力が向上するため素子を小さくでき、高精細下、大画面
化が可能となり、表示部では開口率が向上し、輝度が向
上する。
【０２９９】なお、周辺駆動回路部では、前記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいのはもちろんで
ある。
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいのはもちろんで
ある。
【０３００】＜第１５の実施の形態＞図７５を参照し
て、本発明の第１５の実施の形態を説明する。
て、本発明の第１５の実施の形態を説明する。
【０３０１】本例の実施の形態は、前述した各実施の形
態がアクティブマトリクス駆動の例についてのものであ
るのに対し、本発明をパッシブマトリクス駆動に適用し
たものである。
態がアクティブマトリクス駆動の例についてのものであ
るのに対し、本発明をパッシブマトリクス駆動に適用し
たものである。
【０３０２】すなわち、本実施形態においてその表示部
は、前述したＭＯＳＴＦＴのようなスイッチング素子を
設けず、対向する基板に形成した一対の電極間に印加す
る電圧による電位差でのみ、表示部の入射光又は反射光
が調光されるようになっている。こうした調光素子に
は、反射型、透過型のＬＣＤをはじめ、有機又は無機Ｅ
Ｌ（エレクトロルミネセンス表示素子）、ＦＥＤ（電界
放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。
は、前述したＭＯＳＴＦＴのようなスイッチング素子を
設けず、対向する基板に形成した一対の電極間に印加す
る電圧による電位差でのみ、表示部の入射光又は反射光
が調光されるようになっている。こうした調光素子に
は、反射型、透過型のＬＣＤをはじめ、有機又は無機Ｅ
Ｌ（エレクトロルミネセンス表示素子）、ＦＥＤ（電界
放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。
【０３０３】＜第１６の実施の形態＞図７６を参照し
て、本発明の第１６の実施の形態を説明する。
て、本発明の第１６の実施の形態を説明する。
【０３０４】本例の実施の形態は、本発明をＬＣＤ以外
の電気光学装置である、有機又は無機ＥＬ（エレクトロ
ルミネセンス素子）やＦＥＤ（電界放出型表示素子）、
ＬＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイ
オード表示素子）などに適用したものである。
の電気光学装置である、有機又は無機ＥＬ（エレクトロ
ルミネセンス素子）やＦＥＤ（電界放出型表示素子）、
ＬＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイ
オード表示素子）などに適用したものである。
【０３０５】図７６（Ａ）には、アクティブマトリクス
駆動のＥＬ素子を示す。このＥＬ素子は、例えばアモル
ファス有機化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍ
ｎを用いた無機ＥＬ層）９０を基板１上に設け、その下
部に既述した透明電極（ＩＴＯ）４１を形成し、上部に
陰極９１を形成してなるもので、これら両極間の電圧印
加によって所定色の発光がカラーフィルタ層６１を通し
て得られるようになっている。
駆動のＥＬ素子を示す。このＥＬ素子は、例えばアモル
ファス有機化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍ
ｎを用いた無機ＥＬ層）９０を基板１上に設け、その下
部に既述した透明電極（ＩＴＯ）４１を形成し、上部に
陰極９１を形成してなるもので、これら両極間の電圧印
加によって所定色の発光がカラーフィルタ層６１を通し
て得られるようになっている。
【０３０６】このＥＬ素子においては、アクティブマト
リクス駆動により透明電極４１へデータ電圧を印加する
ため、ＭＯＳＴＦＴを基板１上に作り込んでいるが、こ
のＭＯＳＴＦＴは、基板１上のサファイア膜５０（及び
段差４）をシードとしてレーザ照射処理法によりヘテロ
エピタキシャル成長させて得られた単結晶シリコン層を
用いてなる、本発明による単結晶シリコンＭＯＳＴＦＴ
（すなわち、ｎＭＯＳＬＤＤ−ＴＦＴ）である。また、
同様のＴＦＴは周辺駆動回路にも設けられる。このよう
な構成からなるＥＬ素子は、単結晶シリコン層を用いた
ＭＯＳＬＤＤ−ＴＦＴで駆動しているので、スイッチン
グ速度が早く、またリーク電流も少ない。
リクス駆動により透明電極４１へデータ電圧を印加する
ため、ＭＯＳＴＦＴを基板１上に作り込んでいるが、こ
のＭＯＳＴＦＴは、基板１上のサファイア膜５０（及び
段差４）をシードとしてレーザ照射処理法によりヘテロ
エピタキシャル成長させて得られた単結晶シリコン層を
用いてなる、本発明による単結晶シリコンＭＯＳＴＦＴ
（すなわち、ｎＭＯＳＬＤＤ−ＴＦＴ）である。また、
同様のＴＦＴは周辺駆動回路にも設けられる。このよう
な構成からなるＥＬ素子は、単結晶シリコン層を用いた
ＭＯＳＬＤＤ−ＴＦＴで駆動しているので、スイッチン
グ速度が早く、またリーク電流も少ない。
【０３０７】なお、前記のフィルタ６１については、Ｅ
Ｌ層９０が特定色を発光するものであれば省略可能であ
る。また、ＥＬ素子の場合、駆動電圧が高いため、周辺
駆動回路部には、前記のＭＯＳＴＦＴ以外に、高耐圧の
ドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポーラ素子
など）を設けるのが有利である。
Ｌ層９０が特定色を発光するものであれば省略可能であ
る。また、ＥＬ素子の場合、駆動電圧が高いため、周辺
駆動回路部には、前記のＭＯＳＴＦＴ以外に、高耐圧の
ドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポーラ素子
など）を設けるのが有利である。
【０３０８】図７６（Ｂ）には、パッシブマトリクス駆
動のＦＥＤを示す。このＦＥＤは、対向するガラス基板
１−３２間の真空部において、両電極９２−９３間の印
加電圧によって冷陰極９４から放出された電子をゲート
ライン９５の選択によって対向する蛍光体層９６へ入射
させ、所定色の発光を得るものである。
動のＦＥＤを示す。このＦＥＤは、対向するガラス基板
１−３２間の真空部において、両電極９２−９３間の印
加電圧によって冷陰極９４から放出された電子をゲート
ライン９５の選択によって対向する蛍光体層９６へ入射
させ、所定色の発光を得るものである。
【０３０９】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて形成された単結晶シリコ
ン層によるＭＯＳＴＦＴが設けられ、エミッタライン９
２の高速駆動に寄与している。なお、このＦＥＤは、各
画素に前記のＭＯＳＴＦＴを接続することにより、アク
ティブマトリクス駆動させることも可能になっている。
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて形成された単結晶シリコ
ン層によるＭＯＳＴＦＴが設けられ、エミッタライン９
２の高速駆動に寄与している。なお、このＦＥＤは、各
画素に前記のＭＯＳＴＦＴを接続することにより、アク
ティブマトリクス駆動させることも可能になっている。
【０３１０】なお、図７６（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図７４（Ｂ）の素子において、ダイヤモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ヒ素など）の膜からなる発光部を駆動で
きる。あるいは、本発明のエピタキシャル成長法で発光
部の膜を単結晶成長させることも考えられる。
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図７４（Ｂ）の素子において、ダイヤモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ヒ素など）の膜からなる発光部を駆動で
きる。あるいは、本発明のエピタキシャル成長法で発光
部の膜を単結晶成長させることも考えられる。
【０３１１】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々の変形が可能である。
明の技術的思想に基づいて種々の変形が可能である。
【０３１２】例えば、ガラス基板からのイオンの拡散防
止のために基板表面にＳｉＮ膜（例えば５０〜２００ｎ
ｍ厚）、さらには必要に応じてＳｉＯ2 膜（例えば１０
０ｎｍ厚）を設けてもよく、またこれらの膜に既述した
段差４を形成してもよい。前述した段差はＲＩＥ以外に
もイオンミリンダ法などによっても形成可能である。ま
た、前述したように、段差４を基板１に形成する以外に
も、結晶性サファイア膜又はサファイア基板自体の厚み
内に段差４を形成してもよいことはもちろんである。
止のために基板表面にＳｉＮ膜（例えば５０〜２００ｎ
ｍ厚）、さらには必要に応じてＳｉＯ2 膜（例えば１０
０ｎｍ厚）を設けてもよく、またこれらの膜に既述した
段差４を形成してもよい。前述した段差はＲＩＥ以外に
もイオンミリンダ法などによっても形成可能である。ま
た、前述したように、段差４を基板１に形成する以外に
も、結晶性サファイア膜又はサファイア基板自体の厚み
内に段差４を形成してもよいことはもちろんである。
【０３１３】また、前述したサファイア（Ａｌ2 Ｏ3 ）
に代えて、単結晶シリコンと格子整合の良好なスピネル
構造体（例えばマグネシアスピネル）（Ｍｇｏ・Ａｌ2
Ｏ3）や、ＣａＦ2 、ＳｒＦ2 、ＢａＦ2 、ＢＰ、（Ｙ
2 Ｏ3 ）m 、（ＺｒＯ2 ）1-m 等が使用可能である。
に代えて、単結晶シリコンと格子整合の良好なスピネル
構造体（例えばマグネシアスピネル）（Ｍｇｏ・Ａｌ2
Ｏ3）や、ＣａＦ2 、ＳｒＦ2 、ＢａＦ2 、ＢＰ、（Ｙ
2 Ｏ3 ）m 、（ＺｒＯ2 ）1-m 等が使用可能である。
【０３１４】また、本発明は周辺駆動回路及び表示部の
ＴＦＴに好適なものであるが、それ以外にもダイオード
などの素子の能動領域や、抵抗、キャパシタンス、イン
ダクタンスなどの受動領域を本発明による単結晶シリコ
ン層で形成することも可能である。
ＴＦＴに好適なものであるが、それ以外にもダイオード
などの素子の能動領域や、抵抗、キャパシタンス、イン
ダクタンスなどの受動領域を本発明による単結晶シリコ
ン層で形成することも可能である。
【０３１５】
【発明の効果】以上説明したように本発明によれば、特
に単結晶シリコンと格子整合の良い上記物質層（例えば
結晶性サファイア膜）をシードにして、この物質層上に
形成した半導体膜をレーザ照射処理で加熱溶融しさらに
冷却固化することにより、ヘテロエピタキシャル成長さ
せて単結晶シリコン層などの単結晶半導体層を形成し、
このエピタキシャル成長層を、アクティブマトリクス基
板などの駆動基板の周辺駆動回路のボトムゲート型ＭＯ
ＳＴＦＴや、表示部−周辺駆動回路一体型のＬＣＤなど
の電気光学装置における周辺駆動回路部のボトムゲート
型ＭＯＳＴＦＴに用いているので、以下の（Ａ）〜
（Ｇ）に示す顕著な効果を有する。
に単結晶シリコンと格子整合の良い上記物質層（例えば
結晶性サファイア膜）をシードにして、この物質層上に
形成した半導体膜をレーザ照射処理で加熱溶融しさらに
冷却固化することにより、ヘテロエピタキシャル成長さ
せて単結晶シリコン層などの単結晶半導体層を形成し、
このエピタキシャル成長層を、アクティブマトリクス基
板などの駆動基板の周辺駆動回路のボトムゲート型ＭＯ
ＳＴＦＴや、表示部−周辺駆動回路一体型のＬＣＤなど
の電気光学装置における周辺駆動回路部のボトムゲート
型ＭＯＳＴＦＴに用いているので、以下の（Ａ）〜
（Ｇ）に示す顕著な効果を有する。
【０３１６】（Ａ）単結晶シリコンと格子整合の良い物
質層（例えば結晶性サファイア膜）を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、５４０ｃｍ2 ／ｖ・ｓｅｃ以上の高い
電子移動度の単結晶シリコン層の如き単結晶半導体層が
得られるので、高性能ドライバ内蔵の表示用薄膜半導体
装置などの電気光学装置の製造が可能となる。
質層（例えば結晶性サファイア膜）を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、５４０ｃｍ2 ／ｖ・ｓｅｃ以上の高い
電子移動度の単結晶シリコン層の如き単結晶半導体層が
得られるので、高性能ドライバ内蔵の表示用薄膜半導体
装置などの電気光学装置の製造が可能となる。
【０３１７】（Ｂ）特に単結晶シリコン層は、従来のア
モルファスシリコン層や多結晶シリコン層に比べて単結
晶シリコン基板並の高い電子及び正孔移動度を有するの
で、これから得られる単結晶シリコンボトムゲート型Ｍ
ＯＳＴＦＴは、高いスイッチング特性〔望ましくはさら
に、電界強度を緩和して低リーク電流化するＬＤＤ（Li
ghtly doped drain ）構造〕を有するｎＭＯＳ又はｐＭ
ＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い
駆動能力のｃＭＯＳ、ｎＭＯＳ、又はｐＭＯＳＴＦＴ、
あるいはこれらの混在からなる周辺駆動回路部とを一体
化した構成が可能となり、高画質、高精細、狭額縁、高
効率、大画面の表示パネルが実現する。特に、多結晶シ
リコンでは、ＬＣＤ用ＴＦＴとして高い正孔移動度のｐ
ＭＯＳＴＦＴを形成するのは難しいが、本発明による単
結晶シリコン層では、正孔でも十分に高い移動度を示す
ため、電子と正孔とをそれぞれ単独に、あるいは双方を
組み合わせて駆動する周辺駆動回路を作製することがで
き、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ
構造の表示部用ＴＦＴと一体化したパネルを実現でき
る。また、小型〜中型パネルの場合には、周辺の一対の
垂直駆動回路の一方を省略できる可能性がある。
モルファスシリコン層や多結晶シリコン層に比べて単結
晶シリコン基板並の高い電子及び正孔移動度を有するの
で、これから得られる単結晶シリコンボトムゲート型Ｍ
ＯＳＴＦＴは、高いスイッチング特性〔望ましくはさら
に、電界強度を緩和して低リーク電流化するＬＤＤ（Li
ghtly doped drain ）構造〕を有するｎＭＯＳ又はｐＭ
ＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い
駆動能力のｃＭＯＳ、ｎＭＯＳ、又はｐＭＯＳＴＦＴ、
あるいはこれらの混在からなる周辺駆動回路部とを一体
化した構成が可能となり、高画質、高精細、狭額縁、高
効率、大画面の表示パネルが実現する。特に、多結晶シ
リコンでは、ＬＣＤ用ＴＦＴとして高い正孔移動度のｐ
ＭＯＳＴＦＴを形成するのは難しいが、本発明による単
結晶シリコン層では、正孔でも十分に高い移動度を示す
ため、電子と正孔とをそれぞれ単独に、あるいは双方を
組み合わせて駆動する周辺駆動回路を作製することがで
き、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ
構造の表示部用ＴＦＴと一体化したパネルを実現でき
る。また、小型〜中型パネルの場合には、周辺の一対の
垂直駆動回路の一方を省略できる可能性がある。
【０３１８】（Ｃ）そして、前記した物質層をヘテロエ
ピタキシャル成長のシードとして用い、かつこの物質層
上に形成した、半導体膜をレーザ照射処理することで単
結晶シリコン層などの単結晶半導体層を形成できるか
ら、基板上に低温で単結晶シリコン層などを均一に形成
することができる。したがって、歪点の比較的低いガラ
ス基板や耐熱性有機基板などの入手し易く、低コストで
物性も良好な基板を用いることができ、また基板の大型
化も可能となる。
ピタキシャル成長のシードとして用い、かつこの物質層
上に形成した、半導体膜をレーザ照射処理することで単
結晶シリコン層などの単結晶半導体層を形成できるか
ら、基板上に低温で単結晶シリコン層などを均一に形成
することができる。したがって、歪点の比較的低いガラ
ス基板や耐熱性有機基板などの入手し易く、低コストで
物性も良好な基板を用いることができ、また基板の大型
化も可能となる。
【０３１９】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールが不要となる
から、生産性が高く、高価な製造設備が不要でコストダ
ウンが可能になる。
時間（約６００℃、十数時間）のアニールが不要となる
から、生産性が高く、高価な製造設備が不要でコストダ
ウンが可能になる。
【０３２０】（Ｅ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、レーザの
照射エネルギーや照射時間など、さらには基板の加熱温
度や冷却速度等の調整により、広範囲のＰ型又はＮ型の
導電型と高移動度の単結晶シリコン層が容易に得られる
ので、Ｖｔｈ（しきい値）調整が容易になり、低抵抗化
による高速動作も可能になる。
は、結晶性サファイア膜等の物質層の結晶性、レーザの
照射エネルギーや照射時間など、さらには基板の加熱温
度や冷却速度等の調整により、広範囲のＰ型又はＮ型の
導電型と高移動度の単結晶シリコン層が容易に得られる
ので、Ｖｔｈ（しきい値）調整が容易になり、低抵抗化
による高速動作も可能になる。
【０３２１】（Ｆ）また、物質層上の半導体（アモルフ
ァスシリコン又は多結晶シリコン）膜、あるいはこれを
レーザ照射処理することによって得られる単結晶半導体
層（単結晶シリコン層）に、Ｎ型あるいはＰ型のキャリ
ア不純物（ボロン、リン、アンチモン、ヒ素、ビスマ
ス、アルミニウムなど）を混入（導入）すれば、単結晶
半導体層（単結晶シリコン層）の不純物種及び／又はそ
の濃度、すなわちＰ型／Ｎ型等の導電型及び／又はキャ
リア濃度を任意に制御することができる。
ァスシリコン又は多結晶シリコン）膜、あるいはこれを
レーザ照射処理することによって得られる単結晶半導体
層（単結晶シリコン層）に、Ｎ型あるいはＰ型のキャリ
ア不純物（ボロン、リン、アンチモン、ヒ素、ビスマ
ス、アルミニウムなど）を混入（導入）すれば、単結晶
半導体層（単結晶シリコン層）の不純物種及び／又はそ
の濃度、すなわちＰ型／Ｎ型等の導電型及び／又はキャ
リア濃度を任意に制御することができる。
【０３２２】（Ｇ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。
表示装置）の製造プロセスを工程順に示す断面図であ
る。
【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図６】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図７】同、ＬＣＤの要部断面図である。
【図８】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。
するための概略斜視図である。
【図９】グラフォエピタキシャル成長技術における、各
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
【図１０】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。
体の概略レイアウトを示す斜視図である。
【図１１】同、ＬＣＤの等価回路図である。
【図１２】同、ＬＣＤの概略構成図である。
【図１３】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図１４】同、ＬＣＤの要部断面図である。
【図１５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図１６】本発明の第３の実施の形態によるＬＣＤの要
部断面図である。
部断面図である。
【図１７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図１８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２５】本発明の第４の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図２６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図３１】同、ＬＣＤの製造時の要部断面図である。
【図３２】同、ＬＣＤの製造時の要部断面図である。
【図３３】本発明の第５の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。
種ＴＦＴを示す平面図又は断面図である。
【図３４】同、ＬＣＤの製造時の各種ＴＦＴを示す断面
図である。
図である。
【図３５】同、ＬＣＤの要部断面図である。
【図３６】本発明の第６の実施の形態によるＬＣＤの要
部断面図又は平面図である。
部断面図又は平面図である。
【図３７】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。
る。
【図３８】同、ＬＣＤのＴＦＴの等価回路図である。
【図３９】本発明の第７の実施の形態によるＬＣＤのＴ
ＦＴの要部断面図である。
ＦＴの要部断面図である。
【図４０】本発明の第８の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図４１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図４２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図４３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図４４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図４５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図４６】同、ＬＣＤの要部断面図である。
【図４７】本発明の第９の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図４８】同、ＬＣＤの要部断面図である。
【図４９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５０】本発明の第１０の実施の形態によるＬＣＤの
要部断面図である。
要部断面図である。
【図５１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図５９】本発明の第１１の実施の形態によるＬＣＤの
製造プロセスを工程順に示す断面図である。
製造プロセスを工程順に示す断面図である。
【図６０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図６１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図６２】本発明の第１２の実施の形態によるＬＣＤの
要部断面図又は平面図である。
要部断面図又は平面図である。
【図６３】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。
る。
【図６４】本発明の第１３の実施の形態によるＬＣＤの
各部ＴＦＴの組み合わせを示す図である。
各部ＴＦＴの組み合わせを示す図である。
【図６５】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図６６】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図６７】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図６８】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図６９】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図７０】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図７１】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図７２】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図７３】本発明の第１４の実施の形態によるＬＣＤの
概略レイアウト図である。
概略レイアウト図である。
【図７４】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図７５】本発明の第１５の実施の形態によるデバイス
の概略レイアウト図である。
の概略レイアウト図である。
【図７６】本発明の第１６の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。
ＦＥＤの要部断面図である。
１…基板、４…段差、７…単結晶シリコン層、９…スパ
ッタ膜、１１，７１…ゲート電極、１２…ゲート酸化
膜、１４，１７…Ｎ型不純物イオン、１５…ＬＤＤ部、
１８，１９…Ｎ+ 型ソース又はドレイン領域、２１…Ｐ
型不純物イオン、２２，２３…Ｐ+ ソース又はドレイン
領域、２５，３６…絶縁膜、２６，２７，３１，４１…
電極、２９…反射膜、３０…ＬＣＤ（ＴＦＴ）基板、５
０…結晶性サファイア膜
ッタ膜、１１，７１…ゲート電極、１２…ゲート酸化
膜、１４，１７…Ｎ型不純物イオン、１５…ＬＤＤ部、
１８，１９…Ｎ+ 型ソース又はドレイン領域、２１…Ｐ
型不純物イオン、２２，２３…Ｐ+ ソース又はドレイン
領域、２５，３６…絶縁膜、２６，２７，３１，４１…
電極、２９…反射膜、３０…ＬＣＤ（ＴＦＴ）基板、５
０…結晶性サファイア膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/26 Ｈ０１Ｌ 29/78 ６１６Ａ ６２６Ｃ ６２７Ｇ Ｆターム(参考） 2H092 GA59 JA25 JA26 JA29 JA38 JA42 JA44 JA47 JB13 JB23 JB32 JB38 JB51 JB56 JB61 KA03 KA12 KA16 KA18 KB14 MA05 MA08 MA13 MA17 MA24 MA27 MA29 MA35 MA37 MA41 NA22 NA25 NA27 PA06 3K007 AB06 AB18 BA06 BB07 CA01 CB01 DA01 DB03 EC03 FA01 FA03 5C080 AA06 AA07 AA10 AA18 BB05 DD08 DD30 EE25 FF11 JJ01 JJ02 JJ03 JJ06 5F110 AA01 AA06 AA08 AA18 BB02 BB04 BB06 BB07 BB08 BB20 CC02 CC08 DD01 DD02 DD03 DD04 DD07 DD13 DD14 DD17 DD21 EE03 EE06 EE23 EE28 EE30 EE43 EE44 FF01 FF02 FF03 FF09 FF24 FF29 FF30 GG02 GG12 GG13 GG25 GG32 GG34 GG42 GG52 HJ01 HJ04 HJ13 HJ23 HL03 HL06 HL23 HL27 HM15 HM18 NN03 NN04 NN23 NN24 NN25 NN27 NN35 NN36 NN44 NN46 NN47 NN54 NN58 NN73 PP02 PP03 PP04 PP05 PP06 PP10 QQ09 QQ11 QQ19 QQ28
Claims (182)
- 【請求項１】 画素電極が配された表示部と、この表示
部の周辺に配された周辺駆動回路部とを第１の基板上に
有し、この第１の基板と第２の基板との間に所定の光学
材料を介在させてなる電気光学装置において、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
膜とからなるゲート部が形成され、 前記第１の基板の前記一方の面上に、単結晶半導体と格
子整合の良い物質層が形成され、 この物質層及び前記ゲート部を含む前記第１の基板上
に、前記物質層上に形成された半導体からなる膜が、レ
ーザ照射処理によって加熱溶融されさらに冷却固化され
ることにより、前記物質層をシードとしてヘテロエピタ
キシャル成長することによってなる単結晶半導体層が形
成され、 この単結晶半導体層をチャンネル領域、ソース領域及び
ドレイン領域とし、前記チャンネル領域の下部に前記ゲ
ート部を有するボトムゲート型の第１の薄膜トランジス
タが前記周辺駆動回路部の少なくとも一部を構成してい
ることを特徴とする電気光学装置。 - 【請求項２】 前記半導体からなる膜がアモルファスシ
リコン又は多結晶シリコンであり、前記単結晶半導体層
が単結晶シリコン層である、請求項１記載の電気光学装
置。 - 【請求項３】 前記単結晶半導体層は、Ｎ型あるいはＰ
型のキャリア不純物が混入されたことによってその比抵
抗が調整されてなる、請求項２記載の電気光学装置。 - 【請求項４】 前記第１の基板として絶縁基板が用いら
れ、前記物質層がサファイア、スピネル構造体、フッ化
カルシウム、フッ化ストロンチウム、フッ化バリウム、
リン化ボロン、酸化イットリウム及び酸化ジルコニアか
らなる群より選ばれた物質で形成されている、請求項２
記載の電気光学装置。 - 【請求項５】 前記第１の基板と前記単結晶半導体層と
の間に拡散バリア層が設けられてなる、請求項２記載の
電気光学装置。 - 【請求項６】 前記単結晶シリコン層下の前記ゲート電
極が、その側端部にて台形状になっている、請求項２記
載の電気光学装置。 - 【請求項７】 前記周辺駆動回路部において、前記第１
の薄膜トランジスタ以外に、多結晶又はアモルファスシ
リコン層をチャンネル領域とし、このチャンネル領域の
上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
リコン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などが
設けられている、請求項２記載の電気光学装置。 - 【請求項８】 前記表示部において、前記画素電極をス
イッチングするためのスイッチング素子が前記第１の基
板上に設けられている、請求項２記載の電気光学装置。 - 【請求項９】 前記スイッチング素子が、チャンネル領
域の上部及び／又は下部にゲート部を有するトップゲー
ト型、ボトムゲート型、又はデュアルゲート型の第２の
薄膜トランジスタである、請求項８記載の電気光学装
置。 - 【請求項１０】 前記第１の薄膜トランジスタのゲート
電極が耐熱性材料で形成されている、請求項２記載の電
気光学装置。 - 【請求項１１】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタがｎチャンネル型、ｐチャンネル型、
又は相補型の絶縁ゲート電界効果トランジスタを構成し
ている、請求項９記載の電気光学装置。 - 【請求項１２】 前記周辺駆動回路部の前記薄膜トラン
ジスタが相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組からなる、請求項１１記載の電気光学
装置。 - 【請求項１３】 前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部がＬＤＤ構造
を有し、このＬＤＤ構造がゲートとソースあるいはドレ
インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれＬＤＤ部を
有するダブルタイプである、請求項９記載の電気光学装
置。 - 【請求項１４】 前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタが、シングルゲート又はマルチ
ゲートに構成され、マルチゲートの場合には、チャンネ
ル領域内に２以上の分岐した同電位の、又は分割された
異電位又は同電位のゲート電極を有する、請求項９記載
の電気光学装置。 - 【請求項１５】 前記周辺駆動回路部及び／又は前記表
示部のｎ又はｐチャンネル型の薄膜トランジスタがデュ
アルゲート型であるときには、上部又は下部ゲート電極
が電気的にオープンとされるかあるいは任意の負電圧
（ｎチャンネル型の場合）又は正電圧（ｐチャンネル型
の場合）が印加され、ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作される、請求項９記載
の電気光学装置。 - 【請求項１６】 前記周辺駆動回路部の薄膜トランジス
タがｎチャンネル型、ｐチャンネル型、又は相補型の前
記第１の薄膜トランジスタであり、前記表示部の薄膜ト
ランジスタが、単結晶シリコン層をチャンネル領域とす
るときにはｎチャンネル型、ｐチャンネル型、又は相補
型であり、多結晶シリコン層をチャンネル領域とすると
きにはｎチャンネル型、ｐチャンネル型、又は相補型で
あり、アモルファスシリコン層をチャンネル領域とする
ときにはｎチャンネル型、ｐチャンネル型、又は相補型
である、請求項９記載の電気光学装置。 - 【請求項１７】 前記第１の基板上に段差が形成され、
この段差を形成した第１の基板上に前記物質層が形成さ
れ、この物質層上に前記単結晶半導体層が形成されてい
る、請求項２記載の電気光学装置。 - 【請求項１８】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
シリコン層のエピタキシャル成長時のシードとなってい
る、請求項１７記載の電気光学装置。 - 【請求項１９】 前記第１の薄膜トランジスタが、前記
第１の基板及び／又はその上の膜に形成された前記段差
による基板凹部内及び／又は外に設けられている、請求
項１８記載の電気光学装置。 - 【請求項２０】 前記段差が、前記第１の薄膜トランジ
スタのチャンネル領域、ソース領域及びドレイン領域で
形成される素子領域の少なくとも一辺に沿って形成され
ている、請求項１７記載の電気光学装置。 - 【請求項２１】 前記物質層に段差が形成され、この段
差を含む前記物質層上に前記単結晶シリコン層が形成さ
れている、請求項２記載の電気光学装置。 - 【請求項２２】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
シリコン層のエピタキシャル成長時のシードとなってい
る、請求項２１記載の電気光学装置。 - 【請求項２３】 前記第１の薄膜トランジスタが、前記
第１の基板及び／又はその上の膜に形成された前記段差
による基板凹部内及び／又は外に設けられている、請求
項２１記載の電気光学装置。 - 【請求項２４】 前記段差が、前記第１の薄膜トランジ
スタのチャンネル領域、ソース領域及びドレイン領域で
形成される素子領域の少なくとも一辺に沿って形成され
ている、請求項２１記載の電気光学装置。 - 【請求項２５】 前記第１の基板の前記一方の面上に段
差が形成され、この段差を含む前記第１の基板上に単結
晶、多結晶又はアモルファスシリコン層が形成され、前
記第２の薄膜トランジスタが、前記単結晶、多結晶又は
アモルファスシリコン層をチャンネル領域、ソース領域
及びドレイン領域とし、前記チャンネル領域の上部及び
／又は下部にゲート部を有する、請求項９記載の電気光
学装置。 - 【請求項２６】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとなってい
る、請求項２５記載の電気光学装置。 - 【請求項２７】 前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極が前記段差を含む領域
上に形成されている、請求項２５記載の電気光学装置。 - 【請求項２８】 前記第２の薄膜トランジスタが、前記
第１の基板及び／又はその上の膜に形成された前記段差
による基板凹部内及び／又は外に設けられている、請求
項２５記載の電気光学装置。 - 【請求項２９】 前記単結晶、多結晶又はアモルファス
シリコン層のＮ型あるいはＰ型の不純物種及び／又はそ
の濃度が制御されている、請求項２５記載の電気光学装
置。 - 【請求項３０】 前記段差が、前記第２の薄膜トランジ
スタの前記チャンネル領域、前記ソース領域、及び前記
ドレイン領域で形成される素子領域の少なくとも一辺に
沿って形成されている、請求項２５記載の電気光学装
置。 - 【請求項３１】 前記単結晶、多結晶、又はアモルファ
スシリコン層下のゲート電極がその側端部にて台形状に
なっている、請求項２５記載の電気光学装置。 - 【請求項３２】 前記第１の基板と前記単結晶、多結
晶、又はアモルファスシリコン層との間に拡散バリア層
が設けられている、請求項２５記載の電気光学装置。 - 【請求項３３】 前記第１の基板がガラス基板又は耐熱
性有機基板である、請求項２記載の電気光学装置。 - 【請求項３４】 前記第１の基板が光学的に不透明又は
透明である、請求項２記載の電気光学装置。 - 【請求項３５】 前記画素電極が反射型又は透過型の表
示部用として設けられている、請求項２記載の電気光学
装置。 - 【請求項３６】 前記表示部が前記画素電極とカラーフ
ィルタ層との積層構造を有している、請求項２記載の電
気光学装置。 - 【請求項３７】 前記画素電極が反射電極であるときに
は、樹脂膜に凹凸が形成され、この上に画素電極が設け
られ、また前記画素電極が透明電極であるときには、透
明平坦化膜によって表面が平坦化され、この平坦化面上
に前記画素電極が設けられている、請求項２記載の電気
光学装置。 - 【請求項３８】 前記表示部が前記スイッチング素子に
よる駆動で発光又は調光を行うように構成された、請求
項８記載の電気光学装置。 - 【請求項３９】 前記表示部に複数の前記画素電極がマ
トリクス状に配列され、これらの画素電極のそれぞれに
前記スイッチング素子が接続されている、請求項８記載
の電気光学装置。 - 【請求項４０】 液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成された、請
求項２記載の電気光学装置。 - 【請求項４１】 前記第１の基板上には、前記周辺駆動
回路部及び／又は表示部の動作を制御する制御部が設け
られている、請求項１記載の電気光学装置。 - 【請求項４２】 前記制御部は、ＣＰＵ、メモリ、又は
これらを混載してなるシステムＬＳＩから構成されてな
るいわゆるコンピューターシステムが一体形成されたシ
ステムオンパネルの、請求項４１記載の電気光学装置。 - 【請求項４３】 画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを基板上に有す
る、電気光学装置用の駆動基板において、 前記基板の一方の面上にゲート電極とゲート絶縁膜とか
らなるゲート部が形成され、 前記基板の前記一方の面上に、単結晶半導体と格子整合
の良い物質層が形成され、 この物質層及び前記ゲート部を含む前記基板上に、前記
物質層上に形成された半導体からなる膜が、レーザ照射
処理によって加熱溶融されさらに冷却固化されることに
より、前記物質層をシードとしてヘテロエピタキシャル
成長することによってなる単結晶半導体層が形成され、 この単結晶半導体層をチャンネル領域、ソース領域及び
ドレイン領域とし、前記チャンネル領域の下部に前記ゲ
ート部を有するボトムゲート型の第１の薄膜トランジス
タが前記周辺駆動回路部の少なくとも一部を構成してい
ることを特徴とする電気光学装置用の駆動基板。 - 【請求項４４】 前記半導体からなる膜がアモルファス
シリコン又は多結晶シリコンであり、前記単結晶半導体
層が単結晶シリコン層である、請求項４３記載の電気光
学装置用の駆動基板。 - 【請求項４５】 前記単結晶半導体層は、Ｎ型あるいは
Ｐ型のキャリア不純物が混入されたことによってその比
抵抗が調整されてなる、請求項４４記載の電気光学装置
用の駆動基板。 - 【請求項４６】 前記基板として絶縁基板が用いられ、
前記物質層がサファイア、スピネル構造体、フッ化カル
シウム、フッ化ストロンチウム、フッ化バリウム、リン
化ボロン、酸化イットリウム及び酸化ジルコニアからな
る群より選ばれた物質で形成されている、請求項４４記
載の電気光学装置用の駆動基板。 - 【請求項４７】 前記基板と前記単結晶半導体層との間
に拡散バリア層が設けられてなる、請求項４４記載の電
気光学装置用の駆動基板。 - 【請求項４８】 前記単結晶シリコン層下の前記ゲート
電極が、その側端部にて台形状になっている、請求項４
４記載の電気光学装置用の駆動基板。 - 【請求項４９】 前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
リコン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などが
設けられている、請求項４４記載の電気光学装置用の駆
動基板。 - 【請求項５０】 前記表示部において、前記画素電極を
スイッチングするためのスイッチング素子が前記基板上
に設けられている、請求項４４記載の電気光学装置用の
駆動基板。 - 【請求項５１】 前記スイッチング素子が、チャンネル
領域の上部及び／又は下部にゲート部を有するトップゲ
ート型、ボトムゲート型、又はデュアルゲート型の第２
の薄膜トランジスタである、請求項５０記載の電気光学
装置用の駆動基板。 - 【請求項５２】 前記第１の薄膜トランジスタのゲート
電極が耐熱性材料で形成されている、請求項４４記載の
電気光学装置用の駆動基板。 - 【請求項５３】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタがｎチャンネル型、ｐチャンネル型、
又は相補型の絶縁ゲート電界効果トランジスタを構成し
ている、請求項５１記載の電気光学装置用の駆動基板。 - 【請求項５４】 前記周辺駆動回路部の前記薄膜トラン
ジスタが相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組からなる、請求項５３記載の電気光学
装置用の駆動基板。 - 【請求項５５】 前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部がＬＤＤ構造
を有し、このＬＤＤ構造がゲートとソースあるいはドレ
インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれＬＤＤ部を
有するダブルタイプである、請求項５１載の電気光学装
置用の駆動基板。 - 【請求項５６】 前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタが、シングルゲート又はマルチ
ゲートに構成され、マルチゲートの場合には、チャンネ
ル領域内に２以上の分岐した同電位の、又は分割された
異電位又は同電位のゲート電極を有する、請求項５１記
載の電気光学装置用の駆動基板。 - 【請求項５７】 前記周辺駆動回路部及び／又は前記表
示部のｎ又はｐチャンネル型の薄膜トランジスタがデュ
アルゲート型であるときには、上部又は下部ゲート電極
が電気的にオープンとされるかあるいは任意の負電圧
（ｎチャンネル型の場合）又は正電圧（ｐチャンネル型
の場合）が印加され、ボトムゲート型又はトップゲート
型の薄膜トランジスタとして動作される、請求項５１記
載の電気光学装置用の駆動基板。 - 【請求項５８】 前記周辺駆動回路部の薄膜トランジス
タがｎチャンネル型、ｐチャンネル型、又は相補型の前
記第１の薄膜トランジスタであり、前記表示部の薄膜ト
ランジスタが、単結晶シリコン層をチャンネル領域とす
るときにはｎチャンネル型、ｐチャンネル型、又は相補
型であり、多結晶シリコン層をチャンネル領域とすると
きにはｎチャンネル型、ｐチャンネル型、又は相補型で
あり、アモルファスシリコン層をチャンネル領域とする
ときにはｎチャンネル型、ｐチャンネル型、又は相補型
である、請求項５１記載の電気光学装置用の駆動基板。 - 【請求項５９】 前記基板上に段差が形成され、この段
差を形成した基板上に前記物質層が形成され、この物質
層上に前記単結晶半導体層が形成されている、請求項４
４記載の電気光学装置用の駆動基板。 - 【請求項６０】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
シリコン層のエピタキシャル成長時のシードとなってい
る、請求項５９記載の電気光学装置用の駆動基板。 - 【請求項６１】 前記第１の薄膜トランジスタが、前記
基板及び／又はその上の膜に形成された前記段差による
基板凹部内及び／又は外に設けられている、請求項６０
記載の電気光学装置用の駆動基板。 - 【請求項６２】 前記段差が、前記第１の薄膜トランジ
スタのチャンネル領域、ソース領域及びドレイン領域で
形成される素子領域の少なくとも一辺に沿って形成され
ている、請求項５９記載の電気光学装置用の駆動基板。 - 【請求項６３】 前記物質層に段差が形成され、この段
差を含む前記物質層上に前記単結晶シリコン層が形成さ
れている、請求項４４記載の電気光学装置用の駆動基
板。 - 【請求項６４】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
シリコン層のエピタキシャル成長時のシードとなってい
る、請求項６３記載の電気光学装置用の駆動基板。 - 【請求項６５】 前記第１の薄膜トランジスタが、前記
基板及び／又はその上の膜に形成された前記段差による
基板凹部内及び／又は外に設けられている、請求項６３
記載の電気光学装置用の駆動基板。 - 【請求項６６】 前記段差が、前記第１の薄膜トランジ
スタのチャンネル領域、ソース領域及びドレイン領域で
形成される素子領域の少なくとも一辺に沿って形成され
ている、請求項６３記載の電気光学装置用の駆動基板。 - 【請求項６７】 前記基板の前記一方の面上に段差が形
成され、この段差を含む前記基板上に単結晶、多結晶又
はアモルファスシリコン層が形成され、前記第２の薄膜
トランジスタが、前記単結晶、多結晶又はアモルファス
シリコン層をチャンネル領域、ソース領域及びドレイン
領域とし、前記チャンネル領域の上部及び／又は下部に
ゲート部を有する、請求項５１記載の電気光学装置用の
駆動基板。 - 【請求項６８】 断面において底面に対し側面が直角状
もしくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとなってい
る、請求項６７記載の電気光学装置用の駆動基板。 - 【請求項６９】 前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極が前記段差を含む領域
上に形成されている、請求項６７記載の電気光学装置用
の駆動基板。 - 【請求項７０】 前記第２の薄膜トランジスタが、前記
基板及び／又はその上の膜に形成された前記段差による
基板凹部内及び／又は外に設けられている、請求項６７
記載の電気光学装置用の駆動基板。 - 【請求項７１】 前記単結晶、多結晶又はアモルファス
シリコン層のＮ型あるいはＰ型の不純物種及び／又はそ
の濃度が制御されている、請求項６７記載の電気光学装
置用の駆動基板。 - 【請求項７２】 前記段差が、前記第２の薄膜トランジ
スタの前記チャンネル領域、前記ソース領域、及び前記
ドレイン領域で形成される素子領域の少なくとも一辺に
沿って形成されている、請求項６７記載の電気光学装置
用の駆動基板。 - 【請求項７３】 前記単結晶、多結晶、又はアモルファ
スシリコン層下のゲート電極がその側端部にて台形状に
なっている、請求項６７記載の電気光学装置用の駆動基
板。 - 【請求項７４】 前記基板と前記単結晶、多結晶、又は
アモルファスシリコン層との間に拡散バリア層が設けら
れている、請求項６７記載の電気光学装置用の駆動基
板。 - 【請求項７５】 前記基板がガラス基板又は耐熱性有機
基板である、請求項４４記載の電気光学装置用の駆動基
板。 - 【請求項７６】 前記基板が光学的に不透明又は透明で
ある、請求項４４記載の電気光学装置用の駆動基板。 - 【請求項７７】 前記画素電極が反射型又は透過型の表
示部用として設けられている、請求項４４記載の電気光
学装置用の駆動基板。 - 【請求項７８】 前記表示部が前記画素電極とカラーフ
ィルタ層との積層構造を有している、請求項４４記載の
電気光学装置用の駆動基板。 - 【請求項７９】 前記画素電極が反射電極であるときに
は、樹脂膜に凹凸が形成され、この上に画素電極が設け
られ、また前記画素電極が透明電極であるときには、透
明平坦化膜によって表面が平坦化され、この平坦化面上
に前記画素電極が設けられている、請求項４４記載の電
気光学装置用の駆動基板。 - 【請求項８０】 前記表示部が前記スイッチング素子に
よる駆動で発光又は調光を行うように構成された、請求
項５０記載の電気光学装置用の駆動基板。 - 【請求項８１】 前記表示部に複数の前記画素電極がマ
トリクス状に配列され、これらの画素電極のそれぞれに
前記スイッチング素子が接続されている、請求項５０記
載の電気光学装置用の駆動基板。 - 【請求項８２】 液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成された、請
求項４４記載の電気光学装置用の駆動基板。 - 【請求項８３】 前記基板上には、前記周辺駆動回路部
及び／又は表示部の動作を制御する制御部が設けられて
いる、請求項４３記載の電気光学装置用の駆動基板。 - 【請求項８４】 前記制御部は、ＣＰＵ、メモリ、又は
これらを混載してなるシステムＬＳＩから構成されてな
るいわゆるコンピューターシステムが一体形成されたシ
ステムオンパネルの、請求項４３記載の電気光学装置用
の駆動基板。 - 【請求項８５】 画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを第１の基板上
に有し、この第１の基板と第２の基板との間に所定の光
学材料を介在させてなる電気光学装置の製造方法におい
て、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
膜とからなるゲート部を形成する工程と、 前記第１の基板の前記一方の面上に、単結晶半導体と格
子整合の良い物質層を形成する工程と、 前記物質層及び前記ゲート部を含む前記第１の基板上に
半導体を成膜する工程と、 前記半導体からなる膜にレーザ照射処理して該膜を加熱
溶融しさらに冷却固化することにより、前記物質層をシ
ードとして単結晶半導体層をヘテロエピタキシャル成長
させる工程と、 この単結晶半導体層に所定の処理を施してチャンネル領
域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の下部に前記ゲート部を有し、前記
周辺駆動回路部の少なくとも一部を構成するボトムゲー
ト型の第１の薄膜トランジスタを形成する工程と、を有
することを特徴とする電気光学装置の製造方法。 - 【請求項８６】 前記半導体からなる膜がアモルファス
シリコン又は多結晶シリコンであり、前記単結晶半導体
層が単結晶シリコン層である、請求項８５記載の電気光
学装置の製造方法。 - 【請求項８７】 前記半導体の成膜時に、Ｎ型あるいは
Ｐ型のキャリア不純物を混入することによって得られる
半導体膜の不純物種及び／又はその濃度を制御する、請
求項８６記載の電気光学装置の製造方法。 - 【請求項８８】 前記単結晶半導体層をヘテロエピタキ
シャル成長させる際の、第１の基板の温度を２００〜５
００℃とする、請求項８６記載の電気光学装置の製造方
法。 - 【請求項８９】 前記単結晶半導体層に前記所定の処理
を行うに先立ち、該単結晶半導体層にＮ型あるいはＰ型
のキャリア不純物を混入してその比抵抗を調整する、請
求項８６記載の電気光学装置の製造方法。 - 【請求項９０】 前記第１の基板として絶縁基板を用
い、前記物質層をサファイア、スピネル構造体、フッ化
カルシウム、フッ化ストロンチウム、フッ化バリウム、
リン化ボロン、酸化イットリウム及び酸化ジルコニアか
らなる群より選ばれた物質で形成する、請求項８６記載
の電気光学装置の製造方法。 - 【請求項９１】 前記第１の基板上に拡散バリア層を形
成し、この上に前記単結晶半導体層を形成する、請求項
８６記載の電気光学装置の製造方法。 - 【請求項９２】 前記単結晶半導体層下の前記ゲート電
極をその側端部にて台形状とする、請求項８６記載の電
気光学装置の製造方法。 - 【請求項９３】 前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
リコン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項８６記載の電気光学装置の製造方法。 - 【請求項９４】 前記表示部において、前記画素電極を
スイッチングするためのスイッチング素子を前記第１の
基板上に設ける、請求項８６記載の電気光学装置の製造
方法。 - 【請求項９５】 前記スイッチング素子として、チャン
ネル領域の上部及び／又は下部にゲート部を有するトッ
プゲート型、ボトムゲート型、又はデュアルゲート型の
第２の薄膜トランジスタを形成する、請求項９４記載の
電気光学装置の製造方法。 - 【請求項９６】 前記チャンネル領域の下部に設けられ
たゲート電極を耐熱性材料で形成する、請求項９５記載
の電気光学装置の製造方法。 - 【請求項９７】 前記第２の薄膜トランジスタをボトム
ゲート型又はデュアルゲート型とするときには、前記チ
ャンネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記物質層の形成工程を含
めて前記第１の薄膜トランジスタと共通の工程を経て前
記第２の薄膜トランジスタを形成する、請求項９５記載
の電気光学装置の製造方法。 - 【請求項９８】 前記下部ゲート部上に前記単結晶半導
体層を形成した後、この単結晶半導体層にＮ型あるいは
Ｐ型のキャリア不純物を導入してソース及びドレイン領
域を形成し、その後活性化処理を行う、請求項９７記載
の電気光学装置の製造方法。 - 【請求項９９】 前記単結晶半導体層の形成後にレジス
トをマスクとして前記第２の薄膜トランジスタの各ソー
ス及びドレイン領域を前記不純物のイオン注入で形成
し、このイオン注入後に前記活性化を行い、ゲート絶縁
膜の形成後に、前記第２の薄膜トランジスタの上部ゲー
ト電極を形成する、請求項９８記載の電気光学装置の製
造方法。 - 【請求項１００】 前記第２の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
にレジストをマスクとして前記第２の薄膜トランジスタ
の各ソース及びドレイン領域を不純物のイオン注入で形
成し、このイオン注入後に活性化処理を行い、その後前
記第２の薄膜トランジスタのゲート絶縁膜とゲート電極
とからなるゲート部を形成する、請求項９５記載の電気
光学装置の製造方法。 - 【請求項１０１】 前記第２の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
に前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性
材料からなるゲート電極を形成してゲート部を形成し、
このゲート部をマスクとして前記第１及び第２の薄膜ト
ランジスタの各ソース及びドレイン領域を不純物元素の
イオン注入で形成し、このイオン注入後に活性化処理を
行う、請求項９５記載の電気光学装置の製造方法。 - 【請求項１０２】 前記周辺駆動回路部及び前記表示部
の薄膜トランジスタとして、ｎチャンネル型、ｐチャン
ネル型、又は相補型の絶縁ゲート電界効果トランジスタ
を構成する、請求項９５記載の電気光学装置の製造方
法。 - 【請求項１０３】 前記周辺駆動回路部の前記薄膜トラ
ンジスタを相補型とｎチャンネル型との組、相補型とｐ
チャンネル型との組、又は相補型とｎチャンネル型とｐ
チャンネル型との組で形成する、請求項１０２記載の電
気光学装置の製造方法。 - 【請求項１０４】 前記周辺駆動回路部及び／又は前記
表示部の薄膜トランジスタの少なくとも一部をＬＤＤ構
造とし、このＬＤＤ構造をゲートとソースあるいはドレ
インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれＬＤＤ部を
有するダブルタイプとする、請求項９８記載の電気光学
装置の製造方法。 - 【請求項１０５】 前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行う、請求項１０４記載の電気光学装置の製造方
法。 - 【請求項１０６】 前記第１の基板の一方の面上に単結
晶、多結晶又はアモルファスシリコン層を形成し、前記
単結晶、多結晶、又はアモルファスシリコン層をチャン
ネル領域、ソース領域及びドレイン領域とし、その上部
及び／又は下部にゲート部を有する前記第２の薄膜トラ
ンジスタを形成する、請求項１０２記載の電気光学装置
の製造方法。 - 【請求項１０７】 前記周辺駆動回路部の薄膜トランジ
スタをｎチャンネル型、ｐチャンネル型、又は相補型の
前記第１の薄膜トランジスタとし、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層をチャンネル領域とす
るときにはｎチャンネル型、ｐチャンネル型、又は相補
型とし、多結晶シリコン層をチャンネル領域とするとき
にはｎチャンネル型、ｐチャンネル型、又は相補型と
し、アモルファスシリコン層をチャンネル領域とすると
きにはｎチャンネル型、ｐチャンネル型、又は相補型と
する、請求項１０６記載の電気光学装置の製造方法。 - 【請求項１０８】 前記第１の基板上に段差を形成し、
この段差を形成した第１の基板上に前記物質層を形成
し、この物質層上に前記単結晶半導体層を形成する、請
求項８６記載の電気光学装置の製造方法。 - 【請求項１０９】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項１０８記載の電気光学装置の製造方法。 - 【請求項１１０】 前記第１の薄膜トランジスタを、前
記第１の基板及び／又はその上の膜に形成された前記段
差による基板凹部内及び／又は外に設ける、請求項１０
８記載の電気光学装置の製造方法。 - 【請求項１１１】 前記段差を、前記第１の薄膜トラン
ジスタのチャンネル領域、ソース領域、及びドレイン領
域で形成される素子領域の少なくとも一辺に沿って形成
する、請求項１０８記載の電気光学装置の製造方法。 - 【請求項１１２】 前記物質層に段差を形成し、この段
差を含む前記物質層上に前記単結晶半導体層を形成す
る、請求項８６記載の電気光学装置の製造方法。 - 【請求項１１３】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項１１２記載の電気光学装置の製造方法。 - 【請求項１１４】 前記第１の薄膜トランジスタを、前
記第１の基板及び／又はその上の膜に形成された前記段
差による基板凹部内及び／又は外に設ける、請求項１１
２記載の電気光学装置の製造方法。 - 【請求項１１５】 前記段差を、前記能動素子である薄
膜トランジスタのチャンネル領域、ソース領域、及びド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成する、請求項１１２記載の電気光学装置の製造
方法。 - 【請求項１１６】 前記第１の基板の前記一方の面上に
段差を形成し、この段差を形成した第１の基板上に単結
晶、多結晶、又はアモルファスシリコン層を形成し、前
記単結晶、多結晶、又はアモルファスシリコン層をチャ
ンネル領域、ソース領域、及びドレイン領域とし、前記
チャンネル領域の上部及び／又は下部にゲート部を有す
る前記第２の薄膜トランジスタを形成する、請求項１０
６記載の電気光学装置の製造方法。 - 【請求項１１７】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項１１４記載の電気光学装置の製造方法。 - 【請求項１１８】 前記第１及び／又は第２の薄膜トラ
ンジスタのソース又はドレイン電極を前記段差を含む領
域上に形成する、請求項１１４記載の電気光学装置の製
造方法。 - 【請求項１１９】 前記第２の薄膜トランジスタを、前
記第１の基板及び／又はその上の膜に形成された前記段
差による基板凹部内及び／又は外に設ける、請求項１１
４記載の電気光学装置の製造方法。 - 【請求項１２０】 前記単結晶、多結晶、又はアモルフ
ァスシリコン層のＮ型あるいはＰ型の不純物種及び／又
はその濃度を制御する、請求項１０６記載の電気光学装
置の製造方法。 - 【請求項１２１】 前記段差を、前記第２の薄膜トラン
ジスタの前記チャンネル領域、前記ソース領域、及び前
記ドレイン領域で形成される素子領域の少なくとも一辺
に沿って形成する、請求項１１４記載の電気光学装置の
製造方法。 - 【請求項１２２】 前記単結晶、多結晶、又はアモルフ
ァスシリコン層下のゲート電極をその側端部にて台形状
にする、請求項１０６記載の電気光学装置の製造方法。 - 【請求項１２３】 前記第１の基板と前記単結晶、多結
晶、又はアモルファスシリコン層との間に拡散バリア層
を設ける、請求項１０６記載の電気光学装置の製造方
法。 - 【請求項１２４】 前記第１の基板をガラス基板又は耐
熱性有機基板とする、請求項８６記載の電気光学装置の
製造方法。 - 【請求項１２５】 前記第１の基板を光学的に不透明又
は透明とする、請求項８６記載の電気光学装置の製造方
法。 - 【請求項１２６】 前記画素電極を反射型又は透過型の
表示部用として設ける、請求項８６記載の電気光学装置
の製造方法。 - 【請求項１２７】 前記表示部に前記画素電極とカラー
フィルタ層との積層構造を設ける、請求項８６記載の電
気光学装置の製造方法。 - 【請求項１２８】 前記画素電極が反射電極であるとき
には、樹脂膜に凹凸を形成し、この上に画素電極を設
け、また前記画素電極が透明電極であるときには、透明
平坦化膜によって表面を平坦化し、この平坦化面上に前
記画素電極を設ける、請求項８６記載の電気光学装置の
製造方法。 - 【請求項１２９】 前記表示部を前記スイッチング素子
による駆動で発光又は調光を行うように構成する、請求
項９４記載の電気光学装置の製造方法。 - 【請求項１３０】 前記表示部に複数の前記画素電極を
マトリクス状に配列し、これらの画素電極のそれぞれに
前記スイッチング素子を接続する、請求項９４記載の電
気光学装置の製造方法。 - 【請求項１３１】 液晶表示装置、エレクトロルミネセ
ンス表示装置、電界放出型表示装置、発光ポリマー表示
装置、発光ダイオード表示装置などとして構成する、請
求項８６記載の電気光学装置の製造方法。 - 【請求項１３２】 前記単結晶半導体層に所定の処理を
施し、前記周辺駆動回路部及び／又は表示部の動作を制
御する制御部を構成するための素子を形成する工程を有
する、請求項８５記載の電気光学装置の製造方法。 - 【請求項１３３】 前記制御部を構成するための素子
が、ＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦ
Ｔ、ダイオード等の能動素子や、抵抗、コンデンサ、イ
ンダクタンス等の受動素子からなる、請求項１３２記載
の電気光学装置の製造方法。 - 【請求項１３４】 画素電極が配された表示部と、この
表示部の周辺に配された周辺駆動回路部とを基板上に有
する、電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上にゲート電極とゲート絶縁膜とか
らなるゲート部を形成する工程と、 前記基板の前記一方の面上に、単結晶半導体と格子整合
の良い物質層を形成する工程と、 前記物質層及び前記ゲート部を含む前記基板上に半導体
を成膜する工程と、 前記半導体からなる膜にレーザ照射処理して該膜を加熱
溶融しさらに冷却固化することにより、前記物質層をシ
ードとして単結晶半導体層をヘテロエピタキシャル成長
させる工程と、 この単結晶半導体層に所定の処理を施してチャンネル領
域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の下部に前記ゲート部を有し、前記
周辺駆動回路部の少なくとも一部を構成するボトムゲー
ト型の第１の薄膜トランジスタを形成する工程と、を有
することを特徴とする電気光学装置用の駆動基板の製造
方法。 - 【請求項１３５】 前記半導体からなる膜がアモルファ
スシリコン又は多結晶シリコンであり、前記単結晶半導
体層が単結晶シリコン層である、請求項１３４記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項１３６】 前記半導体の成膜時に、Ｎ型あるい
はＰ型のキャリア不純物を混入することによって得られ
る半導体膜の不純物種及び／又はその濃度を制御する、
請求項１３５記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項１３７】 前記単結晶半導体層をヘテロエピタ
キシャル成長させる際の、基板の温度を２００〜５００
℃とする、請求項１３５記載の電気光学装置用の駆動基
板の製造方法。 - 【請求項１３８】 前記単結晶半導体層に前記所定の処
理を行うに先立ち、該単結晶半導体層にＮ型あるいはＰ
型のキャリア不純物を混入してその比抵抗を調整する、
請求項１３５記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項１３９】 前記基板として絶縁基板を用い、前
記物質層をサファイア、スピネル構造体、フッ化カルシ
ウム、フッ化ストロンチウム、フッ化バリウム、リン化
ボロン、酸化イットリウム及び酸化ジルコニアからなる
群より選ばれた物質で形成する、請求項１３５記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項１４０】 前記基板上に拡散バリア層を形成
し、この上に前記単結晶半導体層を形成する、請求項１
３５記載の電気光学装置用の駆動基板の製造方法。 - 【請求項１４１】 前記単結晶半導体層下の前記ゲート
電極をその側端部にて台形状とする、請求項１３５記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項１４２】 前記周辺駆動回路部において、前記
第１の薄膜トランジスタ以外に、多結晶又はアモルファ
スシリコン層をチャンネル領域とし、このチャンネル領
域の上部及び／又は下部にゲート部を有するトップゲー
ト型、ボトムゲート型又はデュアルゲート型の薄膜トラ
ンジスタ、あるいは、前記単結晶シリコン層又は多結晶
シリコン層又はアモルファスシリコン層を用いたダイオ
ード、抵抗、キャパシタンス、インダクタンス素子など
を設ける、請求項１３５記載の電気光学装置用の駆動基
板の製造方法。 - 【請求項１４３】 前記表示部において、前記画素電極
をスイッチングするためのスイッチング素子を前記基板
上に設ける、請求項１３５記載の電気光学装置用の駆動
基板の製造方法。 - 【請求項１４４】 前記スイッチング素子として、チャ
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型、又はデュアルゲート型
の第２の薄膜トランジスタを形成する、請求項１４３記
載の電気光学装置用の駆動基板の製造方法。 - 【請求項１４５】 前記チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成する、請求項１４４
記載の電気光学装置用の駆動基板の製造方法。 - 【請求項１４６】 前記第２の薄膜トランジスタをボト
ムゲート型又はデュアルゲート型とするときには、前記
チャンネル領域の下部に耐熱性材料からなる下部ゲート
電極を設け、このゲート電極上にゲート絶縁膜を形成し
て下部ゲート部を形成した後、前記物質層の形成工程を
含めて前記第１の薄膜トランジスタと共通の工程を経て
前記第２の薄膜トランジスタを形成する、請求項１４４
記載の電気光学装置用の駆動基板の製造方法。 - 【請求項１４７】 前記下部ゲート部上に前記単結晶半
導体層を形成した後、この単結晶半導体層にＮ型あるい
はＰ型のキャリア不純物を導入してソース及びドレイン
領域を形成し、その後活性化処理を行う、請求項１４６
記載の電気光学装置用の駆動基板の製造方法。 - 【請求項１４８】 前記単結晶半導体層の形成後にレジ
ストをマスクとして前記第２の薄膜トランジスタの各ソ
ース及びドレイン領域を前記不純物のイオン注入で形成
し、このイオン注入後に前記活性化を行い、ゲート絶縁
膜の形成後に、前記第２の薄膜トランジスタの上部ゲー
ト電極を形成する、請求項９８記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項１４９】 前記第２の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
にレジストをマスクとして前記第２の薄膜トランジスタ
の各ソース及びドレイン領域を不純物のイオン注入で形
成し、このイオン注入後に活性化処理を行い、その後前
記第２の薄膜トランジスタのゲート絶縁膜とゲート電極
とからなるゲート部を形成する、請求項１４４記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項１５０】 前記第２の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
に前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性
材料からなるゲート電極を形成してゲート部を形成し、
このゲート部をマスクとして前記第１及び第２の薄膜ト
ランジスタの各ソース及びドレイン領域を不純物元素の
イオン注入で形成し、このイオン注入後に活性化処理を
行う、請求項１４４記載の電気光学装置用の駆動基板の
製造方法。 - 【請求項１５１】 前記周辺駆動回路部及び前記表示部
の薄膜トランジスタとして、ｎチャンネル型、ｐチャン
ネル型、又は相補型の絶縁ゲート電界効果トランジスタ
を構成する、請求項１４４記載の電気光学装置用の駆動
基板の製造方法。 - 【請求項１５２】 前記周辺駆動回路部の前記薄膜トラ
ンジスタを相補型とｎチャンネル型との組、相補型とｐ
チャンネル型との組、又は相補型とｎチャンネル型とｐ
チャンネル型との組で形成する、請求項１５１記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項１５３】 前記周辺駆動回路部及び／又は前記
表示部の薄膜トランジスタの少なくとも一部をＬＤＤ構
造とし、このＬＤＤ構造をゲートとソースあるいはドレ
インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれＬＤＤ部を
有するダブルタイプとする、請求項１４７記載の電気光
学装置用の駆動基板の製造方法。 - 【請求項１５４】 前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行う、請求項１５３記載の電気光学装置用の駆動基
板の製造方法。 - 【請求項１５５】 前記基板の一方の面上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記単結
晶、多結晶、又はアモルファスシリコン層をチャンネル
領域、ソース領域及びドレイン領域とし、その上部及び
／又は下部にゲート部を有する前記第２の薄膜トランジ
スタを形成する、請求項１５１記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項１５６】 前記周辺駆動回路部の薄膜トランジ
スタをｎチャンネル型、ｐチャンネル型、又は相補型の
前記第１の薄膜トランジスタとし、前記表示部の薄膜ト
ランジスタを、単結晶シリコン層をチャンネル領域とす
るときにはｎチャンネル型、ｐチャンネル型、又は相補
型とし、多結晶シリコン層をチャンネル領域とするとき
にはｎチャンネル型、ｐチャンネル型、又は相補型と
し、アモルファスシリコン層をチャンネル領域とすると
きにはｎチャンネル型、ｐチャンネル型、又は相補型と
する、請求項１５５記載の電気光学装置用の駆動基板の
製造方法。 - 【請求項１５７】 前記基板上に段差を形成し、この段
差を形成した基板上に前記物質層を形成し、この物質層
上に前記単結晶半導体層を形成する、請求項１３５記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項１５８】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項１５７記載の電気光学装置用の駆動基板の製造方法。 - 【請求項１５９】 前記第１の薄膜トランジスタを、前
記基板及び／又はその上の膜に形成された前記段差によ
る基板凹部内及び／又は外に設ける、請求項１５７記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項１６０】 前記段差を、前記第１の薄膜トラン
ジスタのチャンネル領域、ソース領域、及びドレイン領
域で形成される素子領域の少なくとも一辺に沿って形成
する、請求項１５７記載の電気光学装置用の駆動基板の
製造方法。 - 【請求項１６１】 前記物質層に段差を形成し、この段
差を含む前記物質層上に前記単結晶半導体層を形成す
る、請求項１３５記載の電気光学装置用の駆動基板の製
造方法。 - 【請求項１６２】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項１６１記載の電気光学装置用の駆動基板の製造方法。 - 【請求項１６３】 前記第１の薄膜トランジスタを、前
記基板及び／又はその上の膜に形成された前記段差によ
る基板凹部内及び／又は外に設ける、請求項１６１記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項１６４】 前記段差を、前記能動素子である薄
膜トランジスタのチャンネル領域、ソース領域、及びド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成する、請求項１６１記載の電気光学装置用の駆
動基板の製造方法。 - 【請求項１６５】 前記基板の前記一方の面上に段差を
形成し、この段差を形成した基板上に単結晶、多結晶、
又はアモルファスシリコン層を形成し、前記単結晶、多
結晶、又はアモルファスシリコン層をチャンネル領域、
ソース領域、及びドレイン領域とし、前記チャンネル領
域の上部及び／又は下部にゲート部を有する前記第２の
薄膜トランジスタを形成する、請求項１５５記載の電気
光学装置用の駆動基板の製造方法。 - 【請求項１６６】 断面において底面に対し側面が直角
状もしくは下端側へ傾斜状となるような凹部として前記
段差を形成し、この段差を前記物質層と共に前記単結晶
半導体層のエピタキシャル成長時のシードとする、請求
項１６３記載の電気光学装置用の駆動基板の製造方法。 - 【請求項１６７】 前記第１及び／又は第２の薄膜トラ
ンジスタのソース又はドレイン電極を前記段差を含む領
域上に形成する、請求項１６３記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項１６８】 前記第２の薄膜トランジスタを、前
記基板及び／又はその上の膜に形成された前記段差によ
る基板凹部内及び／又は外に設ける、請求項１６３記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項１６９】 前記単結晶、多結晶、又はアモルフ
ァスシリコン層のＮ型あるいはＰ型の不純物種及び／又
はその濃度を制御する、請求項１５５記載の電気光学装
置用の駆動基板の製造方法。 - 【請求項１７０】 前記段差を、前記第２の薄膜トラン
ジスタの前記チャンネル領域、前記ソース領域、及び前
記ドレイン領域で形成される素子領域の少なくとも一辺
に沿って形成する、請求項１６３記載の電気光学装置用
の駆動基板の製造方法。 - 【請求項１７１】 前記単結晶、多結晶、又はアモルフ
ァスシリコン層下のゲート電極をその側端部にて台形状
にする、請求項１５５記載の電気光学装置用の駆動基板
の製造方法。 - 【請求項１７２】 前記基板と前記単結晶、多結晶、又
はアモルファスシリコン層との間に拡散バリア層を設け
る、請求項１５５記載の電気光学装置用の駆動基板の製
造方法。 - 【請求項１７３】 前記基板をガラス基板又は耐熱性有
機基板とする、請求項１３５記載の電気光学装置用の駆
動基板の製造方法。 - 【請求項１７４】 前記基板を光学的に不透明又は透明
とする、請求項１３５記載の電気光学装置用の駆動基板
の製造方法。 - 【請求項１７５】 前記画素電極を反射型又は透過型の
表示部用として設ける、請求項１３５記載の電気光学装
置用の駆動基板の製造方法。 - 【請求項１７６】 前記表示部に前記画素電極とカラー
フィルタ層との積層構造を設ける、請求項１３５記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項１７７】 前記画素電極が反射電極であるとき
には、樹脂膜に凹凸を形成し、この上に画素電極を設
け、また前記画素電極が透明電極であるときには、透明
平坦化膜によって表面を平坦化し、この平坦化面上に前
記画素電極を設ける、請求項１３５記載の電気光学装置
用の駆動基板の製造方法。 - 【請求項１７８】 前記表示部を前記スイッチング素子
による駆動で発光又は調光を行うように構成する、請求
項１４３記載の電気光学装置用の駆動基板の製造方法。 - 【請求項１７９】 前記表示部に複数の前記画素電極を
マトリクス状に配列し、これらの画素電極のそれぞれに
前記スイッチング素子を接続する、請求項１４３記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項１８０】 液晶表示装置、エレクトロルミネセ
ンス表示装置、電界放出型表示装置、発光ポリマー表示
装置、発光ダイオード表示装置などとして構成する、請
求項１３５記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項１８１】 前記単結晶半導体層に所定の処理を
施し、前記周辺駆動回路部及び／又は表示部の動作を制
御する制御部を構成するための素子を形成する工程を有
する、請求項１３４記載の電気光学装置用の駆動基板の
製造方法。 - 【請求項１８２】 前記制御部を構成するための素子
が、ＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦ
Ｔ、ダイオード等の能動素子や、抵抗、コンデンサ、イ
ンダクタンス等の受動素子からなる、請求項１８１記載
の電気光学装置用の駆動基板の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36018398A JP2000180893A (ja) | 1998-12-18 | 1998-12-18 | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
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|---|---|---|---|
| JP36018398A JP2000180893A (ja) | 1998-12-18 | 1998-12-18 | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
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|---|---|
| JP2000180893A true JP2000180893A (ja) | 2000-06-30 |
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|---|---|---|---|
| JP36018398A Pending JP2000180893A (ja) | 1998-12-18 | 1998-12-18 | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
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- 1998-12-18 JP JP36018398A patent/JP2000180893A/ja active Pending
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