JP2000164880A

JP2000164880A - 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法

Info

Publication number: JP2000164880A
Application number: JP33886998A
Authority: JP
Inventors: Hideo Yamanaka; 英雄山中; Hisayoshi Yamoto; 久良矢元; Yuichi Sato; 勇一佐藤; Hajime Yagi; 肇矢木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-11-30
Filing date: 1998-11-30
Publication date: 2000-06-16

Abstract

(57)【要約】【課題】高い電子／正孔移動度の単結晶シリコン薄膜
を比較的低温でかつ均一に成膜し、高性能ドライバ内蔵
のアクティブマトリクス基板と、これを用いた表示用薄
膜半導体装置等の電気光学装置とを製造する方法の提供
が望まれている。【解決手段】第１の基板１の一方の面上に段差４を形
成し、この段差４を含む第１の基板１上に半導体からな
る半導体膜４と金属スズ（あるいは亜鉛、鉛、スズと亜
鉛との合金、スズと鉛との合金）からなる低融点金属層
６とを形成するか、又は半導体を含有した金属スズ（あ
るいは亜鉛、鉛、スズと亜鉛との合金、スズと鉛との合
金）からなる低融点金属層６を形成し、加熱処理によっ
て半導体を低融点金属層６に溶解させた後、冷却処理に
より段差４をシードとして単結晶半導体層７をグラフォ
エピタキシャル成長させ、この単結晶半導体層７に所定
の処理を施して能動素子及び受動素子のうちの少なくと
も能動素子を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学装置、電
気光学装置用の駆動基板、及びこれらの製造方法に係
り、特に、絶縁基板上にグラフォエピタキシャル成長さ
せた単結晶シリコン層を能動領域に用いるトップゲート
型の薄膜絶縁ゲート型電界効果トランジスタ（以下、ト
ップゲート型ＭＯＳＴＦＴと呼称する。なお、トップゲ
ート型にはスタガー型とコプラナー型とが含まれる）を
有した構造及びその製造方法に関する。

【０００２】

【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザアニールを行った多結晶シリコンをＴＦＴに
用いた表示部と駆動回路との一体型（特開平７−１３１
０３０号公報）などが知られている。

【０００３】

【発明が解決しようとする課題】しかし、前記した従来
のアモルファスシリコンＴＦＴでは、生産性は良いもの
の電子移動度が０．５〜１．０ｃｍ²／ｖ・ｓｅｃ前後
と低いため、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭ
ＯＳＴＦＴと呼称する。）を作ることができない。した
がって、表示部と同じガラス基板上に、このｐＭＯＳＴ
ＦＴを用いた周辺駆動部を形成することができず、ドラ
イバＩＣを外付けにしてＴＡＢ方式等で実装しているこ
とから、コストダウンが困難になっており、また高精細
化にも限界がある。さらに、電子移動度が０．５〜１．
０ｃｍ²／ｖ・ｓｅｃ前後と低いため、十分なオン電流
がとれず、表示部に用いた場合にトランジスタサイズが
必然的に大きくなってしまい、画素を高開口率にするの
に不利になっている。

【０００４】また、前記した従来の多結晶シリコンＴＦ
Ｔでは、その電子移動度が７０〜１００ｃｍ²／ｖ・ｓ
ｅｃであって高精細化に対応でき、したがって最近では
駆動回路一体型の多結晶シリコンＴＦＴを用いたＬＣＤ
（液晶表示装置）が注目されている。しかしながら、１
５インチ以上の大型ＬＣＤの場合では、多結晶シリコン
の電子移動度が７０〜１００ｃｍ²／ｖ・ｓｅｃである
ことから、駆動能力が不足し、結局、外付けの駆動回路
用ＩＣが必要となっている。

【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ₂の形成が必要なため、専用の半導体製造装置を使用
せざるを得ない。そのため、ウエハサイズについては８
〜１２インチφが限界であり、高耐熱性で高価な石英ガ
ラスの採用が余儀なくされ、コストダウンが困難になっ
ている。したがって、得られた製品は現在のところＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されてしまっ
ている。

【０００６】さらに、前記した従来のエキシマレーザア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザ出力の安定性、大型化による装置価格の上昇、歩留／
品質低下等の問題が山積している。

【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。

【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するＬＤＤ構造（Li
ghtly doped drain 構造）のｎチャンネルのＭＯＳＴＦ
Ｔ（以降、ｎＭＯＳＴＦＴと呼称する。）又はｐＭＯＳ
ＴＦＴ又は高い駆動能力の相補型薄膜絶縁ゲート電界効
果トランジスタ（以降、ｃＭＯＳＴＦＴと呼称する。）
の表示部と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又
はｐＭＯＳＴＦＴ、あるいはこれらの混在からなる周辺
駆動回路とを一体化した構成を可能とし、高画質、高精
細、狭額縁、高効率、大画面の表示パネルを実現するこ
とができ、しかも歪点が比較的低い大型のガラス基板で
あっても使用でき、生産性が高く、高価な製造設備が不
要であってコストダウンが可能となり、さらに、しきい
値調整が容易であって低抵抗化による高速動作と大画面
化を可能にすることにある。

【０００９】

【課題を解決するための手段】本発明では、画素電極
（例えばマトリクス状に配列された複数の画素電極：以
下同様）と、この表示部の周辺に配された周辺駆動回路
部とを第１の基板（すなわち、駆動用の基板：以下同
様）との間に液晶などの所定の光学材料を介在させてな
る電気光学装置、及びこの電気光学装置用の駆動基板に
おいて、前記第１の基板の一方の面上に段差が形成さ
れ、この段差を含む前記第１の基板上に、半導体（例え
ばシリコン）からなる半導体膜と、金属スズあるいは亜
鉛あるいは鉛あるいはスズと亜鉛との合金あるいはスズ
と鉛との合金からなる低融点金属層とが加熱処理され、
又は、半導体を含有した金属スズあるいは亜鉛あるいは
鉛あるいはスズと亜鉛との合金あるいはスズと鉛との合
金からなる低融点金属層が加熱処理されて前記半導体が
前記低融点金属層に溶解させられ、さらに冷却処理によ
り前記段差をシードとして該半導体がグラフォエピタキ
シャル成長させられ、析出されてなる単結晶半導体層
（例えば単結晶シリコン）が設けられ、この単結晶半導
体層が能動素子及び受動素子のうちの少なくとも能動素
子を構成していることを前記課題の解決手段としてい
る。

【００１０】なお、本発明において単結晶半導体は、単
結晶シリコンはもちろん、単結晶化合物半導体、例えば
単結晶ガリウム・ヒ素（Ｇａ・Ａｓ）や単結晶シリコン
・ゲルマニウム（Ｓｉ・Ｇｅ）をも含む概念である（以
下、同様）。また、本発明において単結晶とは、亜粒界
や転位を含有する単結晶についてもこれを含めた概念で
ある（以下、同様）。また、前記能動素子は、薄膜トラ
ンジスタやその他のダイオード等の素子を含む概念であ
り、前記受動素子は抵抗、インダクタンス、キャパシタ
等を含む概念である（以下、同様）。

【００１１】その代表例である薄膜トランジスタについ
ては、電界効果トランジスタ（ＦＥＴ）（これにはＭＯ
Ｓ型と接合型があるが、いずれでもよい。）とバイポー
ラトランジスタとがあるが、本発明はいずれのトランジ
スタにも適用できる（以下、同様）。また、前記受動素
子として具体的には、低抵抗化した前記単結晶シリコン
層等（電極）によってシリコンナイトライド（以降Ｓｉ
Ｎと呼称する。）等の高誘電体膜を挟み込んで形成し
た、キャパシタンスなどが挙げられる。

【００１２】また、本発明は、前記電気光学装置及びそ
の駆動基板の製造方法において、前記第１の基板の一方
の面上に段差を形成する工程と、前記段差を含む前記第
１の基板上に、半導体（例えばシリコン）からなる半導
体膜と金属スズあるいは亜鉛あるいは鉛あるいはスズと
亜鉛との合金あるいはスズと鉛との合金からなる低融点
金属層とを形成するか、又は、半導体（例えばシリコ
ン）を含有した金属スズあるいは亜鉛あるいは鉛あるい
はスズと亜鉛との合金あるいはスズと鉛との合金からな
る低融点金属層とを形成する工程と、加熱処理によって
前記半導体を前記低融点金属層に溶解させる工程と、半
導体を前記低融点金属層に溶解させた後、冷却処理によ
り前記段差をシードとして該半導体をグラフォエピタキ
シャル成長させ、単結晶半導体層（例えば単結晶シリコ
ン）を析出させる工程と、この単結晶半導体層に所定の
処理を施して能動素子及び受動素子のうちの少なくとも
能動素子を形成する工程（例えば前記単結晶シリコン層
の析出後に、この単結晶シリコン層に所定の処理を施し
てチャンル領域、ソース領域、及びドレイン領域を形成
する工程と、前記チャネル領域の上部にゲート絶縁膜及
びゲート電極からなるゲート部、さらにはソース及びド
レイン電極を形成して、前記周辺駆動回路部の少なくと
も一部を構成するトップゲート型の第１の薄膜トランジ
スタ〔特にＭＯＳＦＥＴ：以下、同様〕を能動素子とし
て形成する工程とを行う工程、又は、抵抗、キャパシタ
ンス、インダクタンス等の受動素子を形成する工程）
と、を有することを前記課題の解決手段とした。

【００１３】本発明によれば、多結晶シリコン又はアモ
ルファスシリコン又はシリコンなどの半導体材料を溶解
した低融点金属層から、基板に形成した上記段差をシー
ドにして単結晶シリコン層などの単結晶半導体層をグラ
フォエピタキシャル成長させて形成し、これを、アクテ
ィブマトリクス基板などの駆動基板の周辺駆動回路のト
ップゲート型ＭＯＳＴＦＴや、表示部−周辺駆動回路一
体型のＬＣＤなどの電気光学装置における周辺駆動回路
のトップゲート型ＭＯＳＴＦＴなどの能動素子、さらに
は抵抗、インダクタンス、キャパシタンス等の受動素子
のうちの少なくとも能動素子に用いているので、以下の
（Ａ）〜（Ｇ）に示す顕著な作用を奏する。

【００１４】（Ａ）所定形状／寸法の段差を基板上に形
成し、その段差の底面の角（底角）をシードとしてグラ
フォエピタキシャル成長させることにより、５４０ｃｍ
²／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン
層などの単結晶半導体層が得られるので、高性能ドライ
バ内蔵の表示用薄膜半導体装置などの電気光学装置の製
造が可能となる。この場合、断面視した状態において、
底面に対し側面が直角状もしくは下端側へ望ましくは９
０°以下の底角をなすように傾斜状となるような凹部と
して、前記段差が形成されているのがよい。

【００１５】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するＬＤＤ
（Lightly doped drain ）構造〕を有するｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、
高い駆動能力のｃＭＯＳ、ｎＭＯＳ、又はｐＭＯＳＴＦ
Ｔ、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。特に、多
結晶シリコンでは、ＬＣＤ用ＴＦＴとして高い正孔移動
度のｐＭＯＳＴＦＴを形成するのは難しいが、本発明に
よる単結晶シリコン層では、正孔でも十分に高い移動度
を示すため、電子と正孔とをそれぞれ単独に、あるいは
双方を組み合わせて駆動する周辺駆動回路を作製するこ
とができ、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳの
ＬＤＤ構造の表示部用ＴＦＴと一体化したパネルを実現
できる。また、小型〜中型パネルの場合には、周辺の一
対の垂直駆動回路の一方を省略できる可能性がある。

【００１６】（Ｃ）そして、前記した多結晶シリコンや
アモルファスシリコンなどは基板温度を１００〜４００
℃にした条件のもとでプラズマＣＶＤ法や減圧ＣＶＤ法
によって形成することが可能であり、また、低融点金属
層については真空蒸着法又はスパッタ法等の公知の方法
で形成することが可能であり、さらに、前記したシリコ
ンエピタキシャル成長時の加熱処理温度を９３０℃以下
にすることが可能であることから、絶縁基板上に比較的
低温（例えば４００〜４５０℃）で単結晶シリコン層を
均一に形成することができる。したがって、歪点の比較
的低いガラス基板や耐熱性有機基板などの入手し易く、
低コストで物性も良好な基板を用いることができ、また
基板の大型化も可能となる。

【００１７】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザアニールが不要となることから、生産性が高く、
高価な製造設備が不要でコストダウンが可能になる。

【００１８】（Ｅ）このグラフォエピタキシャル成長で
は、多結晶シリコンやアモルファスシリコンと低融点金
属層との組成比、基板の加熱温度や冷却速度等の調整に
より、広範囲のＰ型又はＮ型の導電型と高移動度の単結
晶シリコン層が容易に得られるので、Ｖｔｈ（しきい
値）調整が容易になり、低抵抗化による高速動作も可能
になる。

【００１９】（Ｆ）また、半導体（アモルファスシリコ
ン又は多結晶シリコン）膜、あるいは半導体含有低融点
金属層の成膜時に、Ｎ型あるいはＰ型のキャリア不純物
（ボロン、リン、アンチモン、ヒ素、ビスマス、アルミ
ニウムなど）を別途適量ドープしておけば、エピタキシ
ャル成長層からなる単結晶半導体層（単結晶シリコン
層）の不純物種及び／又はその濃度、すなわちＰ型／Ｎ
型等の導電型及び／又はキャリア濃度を任意に制御する
ことができる。

【００２０】（Ｇ）低融点金属層を、金属スズあるいは
亜鉛あるいは鉛あるいはスズと亜鉛との合金あるいはス
ズと鉛との合金、又は、半導体を含有した金属スズある
いは亜鉛あるいは鉛あるいはスズと亜鉛との合金あるい
はスズと鉛との合金によって形成していることから、得
られた単結晶シリコン層（単結晶半導体層）中にスズや
鉛や亜鉛が混入してしまっても、スズや鉛は周期律表第
４族の元素であってシリコン層中でキャリアにならず、
また亜鉛は周期律表第２族の元素であってシリコン層中
でキャリアにならず、そのためシリコン層は高抵抗なも
のとなる。また、シリコン層中に残留するスズや鉛や亜
鉛は結晶欠陥を電気的に不活性にするため、得られたシ
リコン層は接合リークが低減され、電子移動度が高めら
れたものとなる。

【００２１】

【発明の実施の形態】以下、本発明を詳しく説明する。
本発明においては、前記段差を、断面視した状態で底面
に対し側面が直角、もしくは下端側へ（望ましくは）９
０°以下の底角をなす傾斜状となるような凹部として、
絶縁基板又はその上の拡散バリア、例えば窒化ケイ素
（ＳｉＮ）などの膜（あるいはこれらの双方）に形成
し、この段差を前記単結晶シリコン層の結晶成長のシー
ド、すなわち本発明においてはグラフォエピタキシャル
成長時のシードとするのがよい。

【００２２】この段差は、前記能動素子、例えば薄膜ト
ランジスタの前記チャネル領域、ソース領域及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成するのが好ましい。さらに、前記受動素子、例えば
抵抗が形成される素子領域の少なくとも一辺に沿って形
成するようにしてもよい。この場合、前記ＭＯＳＴＦＴ
のごとき第１の薄膜トランジスタを前記段差による基板
凹部内に設けてもよいが。凹部外又はこれの双方にて基
板上に設けてもよい。

【００２３】前記段差をリアクティブイオンエッチング
などのドライエッチングによって形成し、前記多結晶シ
リコンやアモルファスシリコンからなる半導体膜を減圧
ＣＶＤ法、触媒ＣＶＤ法、プラズマＣＶＤ法、スパッタ
法などの基板温度１００〜４００℃の低温成膜技術で例
えば数μｍ〜０．００５μｍの厚みに形成し、さらに前
記低融点金属層を前記多結晶又はアモルファスシリコン
層の例えば数１０〜数１００倍の厚さに真空蒸着法又は
スパッタ法などで堆積させた後、前記加熱処理を行うの
がよい。

【００２４】この場合、多結晶シリコンやアモルファス
シリコンからなる半導体膜を前記低温成膜技術で形成
し、この上又は下のいずれかに前記低融点金属層を堆積
させ、あるいは、前記シリコン含有の低融点金属層を堆
積させ、その後、前記加熱処理を行う。また、多結晶シ
リコンやアモルファスシリコンからなる半導体膜に予め
Ｎ型又はＰ型のキャリア不純物（ボロン、リン、アンチ
モン、ヒ素、ビスマスなど）を混入しておき、あるいは
低融点金属層に予めＮ型又はＰ型のキャリア不純物を混
入しておくことにより、得られる単結晶シリコン層を任
意の濃度のＮ型又はＰ型キャリア不純物を含有するもの
に形成することができる。

【００２５】半導体膜へのキャリア不純物の混入方法と
しては、該半導体の成膜時にターゲットにＰやＢなどの
Ｎ型あるいはＰ型のキャリア不純物を添加しておき、あ
るいは供給ガス中にＰＨ₃やＢ₂Ｈ₆などのドーピング
ガスを混合しておくといった方法や、形成した半導体膜
に不純物をイオン注入するといった方法が採用可能であ
る。そして、このように単結晶シリコン層をＮ型あるい
はＰ型化しておけば、ｎＭＯＳＴＦＴ又はｐＭＯＳＴＦ
Ｔの作製を容易にすることができ、これによりｃＭＯＳ
ＴＦＴの作製も容易にすることができる。

【００２６】前記低融点金属層を金属スズ又は亜鉛又は
鉛で形成する場合には、酸化防止のために前記加熱処理
を水素系（水素、又は窒素−水素混合物、又はアルゴン
−水素混合物など：以下、同様）雰囲気下、８５０〜１
１００℃（望ましくは９００〜９５０℃）で行ってスズ
・シリコン溶融液、又は鉛・シリコン溶融液、又は亜鉛
・シリコン溶融液となし、前記低融点金属をスズと鉛の
合金あるいはスズと亜鉛の合金で形成する場合には、前
記加熱処理を水素系雰囲気下、３００〜１１００℃（望
ましくは３５０〜６００℃）で行ってスズ・鉛・シリコ
ン溶融液あるいはスズ・亜鉛・シリコン溶融液となすこ
とができる。基板の加熱は、電気炉やランプ等を用いて
基板全体を均一に加熱する方法の他、光レーザ、電子ビ
ーム等によって所定の場所のみを局部的に加熱する方法
も可能である。

【００２７】このようにして形成される、シリコン含有
の低融点金属（スズ・シリコンあるいは亜鉛・シリコン
あるいは鉛・シリコンあるいはスズ・鉛・シリコンある
いはスズ・亜鉛・シリコン）は、低融点金属（スズある
いは亜鉛あるいは鉛あるいはスズ・鉛あるいはスズ・亜
鉛）の割合が多くなるに連れて融点が低下する。したが
って、シリコンの割合を少なくすることにより、シリコ
ン含有の低融点金属の溶融液を低温で形成することがで
きるようになる。

【００２８】前記基板としては絶縁基板が用いられる
が、特にシリコン含有の低融点金属の溶融液を低温で形
成することができることから、比較的歪点の低いガラス
基板や耐熱性有機基板を用いることができる。したがっ
て、大型ガラス基板（例えば１ｍ²以上）上に単結晶シ
リコン層を作製することが可能になる。このような基板
は、安価で薄板化が容易であり、長尺ロール化された基
板にも作製可能である。よって、このような長尺ロール
化ガラス板や耐熱性有機基板上に、前記手法により、グ
ラフォエピタキシャル成長による単結晶シリコン層を連
続して又は非連続に作製することができる。

【００２９】なお、このような歪点が低いガラスの上層
へは、このガラス内部からその構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド（ＳｉＮ）などの膜（厚さ例えば５０〜
２００ｎｍ程度）を形成するのが好ましい。また、この
ように拡散バリア層を形成した場合には、この拡散バリ
ア層上に、前記多結晶シリコン膜又はアモルファスシリ
コン膜、又はシリコン含有の低融点金属層を形成する。

【００３０】前記したシリコンを溶かした低融点金属か
ら、これを徐冷することによって前記段差をシード、す
なわち結晶成長のシードとしてグラフォエピタキシャル
成長させ、前記単結晶シリコン層を析出させる。そし
て、この後この単結晶シリコン層上の前記低融点金属層
を塩酸などで溶解除去し、しかる後に前記単結晶シリコ
ン層に所定の処理を施し、能動素子と受動素子を作製す
ることができる。

【００３１】このように、冷却後に単結晶シリコン層の
上に析出したスズなどの低融点金属薄膜を塩酸等を用い
て溶解除去することにより、シリコン層中にスズや鉛や
亜鉛が不純物として残留することを防ぐことができる。
また、たとえこれらスズや鉛や亜鉛がシリコン層中に残
留してしまったとしても、これらは周期律表第４族ある
いは第２族の元素であることからシリコン層中でキャリ
アにならず、そのためシリコン層は高抵抗の状態が保持
される。

【００３２】また、このようにして形成した単結晶シリ
コン層を、周辺駆動回路の少なくとも一部を構成するト
ップゲート型ＭＯＳＴＦＴのチャネル領域、ソース領
域、ドレイン領域の形成層とすることにより、これら各
領域の不純物種及び／又はその濃度を制御することがで
きる。

【００３３】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタは、ｎチャネル型、ｐチャネル型又は相補
型の絶縁ゲート電界効果トランジスタを構成し、例えば
相補型とｎチャネル型との組、相補型とｐチャネル型と
の組、又は相補型とｎチャネル型とｐチャネル型との組
からなっている。また、前記周辺駆動回路部及び／又は
前記表示部の薄膜トランジスタの少なくとも一部は、Ｌ
ＤＤ（Lightly dopeddrain ）構造を有しているのが好
ましい。なお、ＬＤＤ構造は、ゲート−ドレイン間のみ
ならず、ゲート−ソース間にも、又はゲートソース間及
びゲート−ドレイン間の両方に設けてもよい（これをダ
ブルＬＤＤと呼称する）。

【００３４】特に、前記ＭＯＳＴＦＴについては、表示
部においてはｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤ
Ｄ型ＴＦＴを構成し、周辺駆動回路部においては、ｃＭ
ＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらが混在
した状態を構成させるのが好ましい。

【００３５】前記ＭＯＳＴＦＴ等からなる第１の薄膜ト
ランジスタを、前記段差によって形成された基板凹部内
に設けてもよいが、凹部近傍に位置する凹部外、あるい
は凹部内及び凹部外の双方に設けてもよい。

【００３６】この場合、前記第１の基板の一方の面上に
前記の段差を形成し、さらにこの段差を含む前記基板上
に単結晶、多結晶、又はアモルファスシリコン層を形成
する。そして、このようなシリコン層から前記第２の薄
膜トランジスタのチャネル領域、ソース領域及びドレイ
ン領域をそれぞれ形成し、前記チャネル領域の上部及び
／又は下部にゲート部を有する、トップゲート型、ボト
ムゲート型又はデュアルゲート型の薄膜トランジスタを
形成してもよい。

【００３７】この場合でも、断面視した状態で底面に対
し側面が直角、もしくは下端側へ（望ましくは）９０°
以下の底角をなす傾斜状となるような凹部として前記と
同様の前記段差を形成し、この段差を前記単結晶シリコ
ン層のエピタキシャル成長（結晶成長）時のシードとす
ることができる。

【００３８】前記第２の薄膜トランジスタについては、
前記第１の基板及び／又はその上の膜に形成した前記段
差による基板凹部内及び／又は外に設け、前記第１の薄
膜トランジスタと同様にグラフォエピタキシャル成長に
よる単結晶シリコン層を用いて、そのソース、ドレイ
ン、チャネルの各領域を形成することができる。

【００３９】この第２の薄膜トランジスタについても、
前述した場合と同様に、前記単結晶、多結晶又はアモル
ファスシリコン層の形成時にＮ型あるいはＰ型を混入す
ることにより、これらＮ型あるいはＰ型の不純物種及び
／又はその濃度を制御することができる。また、前記段
差を、前記第２の薄膜トランジスタの前記チャネル領
域、前記ソース領域及び前記ドレイン領域で形成される
素子領域の少なくとも一辺に沿って形成してもよい。

【００４０】さらに、前記単結晶、多結晶又はアモルフ
ァスシリコン層の下のゲート電極を、その側端部にて台
形状にするのが好ましく、また、前記第１の基板と前記
単結晶、多結晶又はアモルファスシリコン層との間に拡
散バリア層を設けるのが好ましい。前記第１及び／又は
第２の薄膜トランジスタのソース又はドレイン電極を、
前記段差を含む領域上に形成するのが好ましい。

【００４１】前記第１の薄膜トランジスタを、チャネル
領域の上部及び／又は下部にゲート部を有するトップゲ
ート型、ボトムゲート型又はデュアルゲート型のうちの
トップゲート型とするのが好ましい。また、表示部にお
いて画素電極をスイッチングするスイッチング素子を、
前記トップゲート型、ボトムゲート型又はデュアルゲー
ト型のいずれかによって構成される、第２の薄膜トラン
ジスタとするのが好ましい。

【００４２】この場合、チャネル領域の下部に設けられ
たゲート電極を耐熱性材料で形成したり、前記第２の薄
膜トランジスタの上部ゲート電極と前記第１の薄膜トラ
ンジスタのゲート電極とを共通の材料で形成することが
できる。

【００４３】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャネル領域とし、このチャネル領域の上部及
び／又は下部にゲート部を有するトップゲート型、ボト
ムゲート型又はデュアルゲート型の薄膜トランジスタ、
あるいは前記単結晶シリコン層又は多結晶シリコン層又
はアモルファスシリコン層を用いたダイオード、抵抗、
キャパシタンス、インダクタンス素子などを設けてよ
い。

【００４４】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。また、前記周辺駆動回路部及び／又
は前記表示部のｎ又はｐチャネル型の薄膜トランジスタ
がデュアルゲート型であるときには、上部又は下部ゲー
ト電極を電気的にオープンとするか或いは任意の負電圧
（ｎチャネル型の場合）又は正電圧（ｐチャネル型の場
合）を印加し。ボトムゲート型又はトップゲート型の薄
膜トランジスタとして動作するのがよい。

【００４５】前記周辺駆動回路部の薄膜トランジスタを
ｎチャネル型、ｐチャネル型又は相補型の前記第１の薄
膜トランジスタとする。また、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層、多結晶シリコン層、アモ
ルファスシリコン層のいずれをチャネル領域とする場合
にも、ｎチャネル型、ｐチャネル型又は相補型とする。

【００４６】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に周期律表第
３族又は第５族の不純物元素、すなわちＮ型又はＰ型の
不純物を導入し、前記チャネル領域、前記ソース領域及
び前記ドレイン領域を形成してよい。

【００４７】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときには、前記
チャネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成することができる。この
場合、前記第２の薄膜トランジスタの上部ゲート電極と
前記第１の薄膜トランジスタのゲート電極とを共通の材
料で形成してもよい。

【００４８】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に周期律
表第３族又は第５族の不純物元素を導入し、ソース及び
ドレイン領域を形成した後に、活性化処理を行うことが
できる。

【００４９】また、前記単結晶シリコン層の形成後、レ
ジストをマスクにして不純物元素をイオン注入すること
により前記第１及び第２の薄膜トランジスタの各ソース
及びドレイン領域を形成し、さらにイオン注入後活性化
処理を行い、ゲート絶縁膜の形成後、前記第１の薄膜ト
ランジスタのゲート電極と、必要であれば前記第２の薄
膜トランジスタの上部ゲート構造とを形成するようにし
てもよい。

【００５０】前記薄膜トランジスタがトップゲート型の
とき、前記単結晶シリコン層の形成後、レジストをマス
クにして不純物元素をイオン注入することにより前記第
１及び第２の薄膜トランジスタの各ソース及びドレイン
領域を形成し、さらにイオン注入後活性化処理を行い、
その後、前記第１及び第２の薄膜トランジスタのゲート
絶縁膜とゲート電極とからなる各ゲート部を形成するよ
うにしてもよい。

【００５１】あるいは、前記薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後、前記
第１及び第２の薄膜トランジスタの各ゲート絶縁膜と耐
熱性材料からなる各ゲート電極とを形成して各ゲート部
を形成し、さらに、これらのゲート部をマスクにして不
純物元素をイオン注入することで各ソース及びドレイン
領域を形成し、このイオン注入後に活性化処理を行って
もよい。

【００５２】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うこともできる。また、前記基板を光学的に不透
明又は透明とし、反射型、又は透過型の表示部用画素電
極を設けてもよい。

【００５３】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。この
場合、前記画素電極が反射電極であるときには、樹脂膜
に最適な反射特性と視野角特性を得るための凹凸を形成
し、この上に画素電極を設け、また前記画素電極が透明
電極であるときには、透明平坦化膜によって表面を平坦
化し、この平坦化面上に画素電極を設けるのが好まし
い。

【００５４】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）、電界放出型表示装置（ＦＥＤ）、発光ポリマー表
示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。

【００５５】前記第１の基板上には、前記周辺駆動回路
部及び／又は表示部の動作を制御する制御部を設けるよ
うにしてもよい。この制御部は、ＣＰＵ（マイクロプロ
セッサ−を含む）、メモリ（ＳＲＡＭ、ＤＲＡＭ、フラ
ッシュ）、又はこれらを混載してなるシステムＬＳＩ等
によって形成される。また、このような制御部を第１の
基板上に設ける場合、前記単結晶半導体層に所定の処理
を施し、制御部を構成するための素子、例えばＣＭＯＳ
ＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦＴ等の能動素子
や、抵抗、コンデンサ、インダクタンス等の受動素子を
形成する。なお、このような制御部については、周辺駆
動回路部となる垂直駆動回路や水平駆動回路と同じ領域
に形成してもよく、また別の領域に形成してもよい。

【００５６】次に、本発明の好ましい実施の形態につい
てさらに詳細に説明する。＜第１の実施の形態＞図１〜図１２を参照して、本発明
の第１の実施の形態を説明する。

【００５７】本例の実施の形態は、耐熱性基板に設けた
上述した段差（凹部）をシードにして、この基板上に形
成したスズ・シリコンから単結晶シリコン層をグラフォ
エピタキシャル成長させ、これを用いてトップゲート型
ＭＯＳＴＦＴを構成したアクティブマトリクス反射型液
晶表示装置（ＬＣＤ）に関するものである。

【００５８】まず、この反射型ＬＣＤの全体のレイアウ
トを図１０〜図１２について説明する。このアクティブ
マトリクス反射型ＬＣＤは、図１０に示すように、主基
板１（これはアクティブマトリクス基板、すなわち駆動
基板を構成する）と対向基板３２とをスペーサ（図示せ
ず）を介して貼り合わせたフラットパネル構造のもの
で、これら主基板１と対向基板３２との間に液晶（図示
せず）が封入されてなるものである。主基板１の表面に
は、マトリクス状に配列した画素電極２９（又は４１）
と、この画素電極を駆動するスイッチング素子とからな
る表示部、及びこの表示部に接続される周辺駆動回路部
とが設けられている。

【００５９】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳで、ＬＤＤ構造
のトップゲート型ＭＯＳＴＦＴで構成されている。ま
た、周辺駆動回路部にも、回路要素として、本発明に基
づくトップゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯ
Ｓ又はｐＭＯＳＴＦＴがそれぞれ単一種で、あるいは混
在した状態で形成されている。

【００６０】なお、一方の周辺駆動回路部は、データ信
号を供給して各画素のＴＦＴを水平ライン毎に駆動する
水平駆動回路である。また、他方の周辺駆動回路部は、
各画素のＴＦＴのゲートを走査ライン毎に駆動する垂直
駆動回路であり、通常は表示部の両辺にそれぞれ設けら
れるようになっている。これらの駆動回路について、本
例においては点順次アナログ方式、線順次デジタル方式
のいずれにも構成することができる。

【００６１】図１１に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（Ｃ_LC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャネル抵抗だけで保持させるには十
分ではないので、それを補うため液晶容量と並列に蓄積
容量（補助容量）（Ｃ_S）を付加し、リーク電流による
液晶電圧の低下を補うようにする。

【００６２】こうしたＬＣＤ用ＴＦＴでは、画素部（表
示部）に使用するＴＦＴの特性と周辺駆動回路に使用す
るＴＦＴの特性とでは要求性能が異なり、特に画素部の
ＴＦＴではオフ電流の制御、オン電流の確保が重要な問
題となる。このため、表示部では、後述するようにＬＤ
Ｄ構造のＴＦＴを設けることによってゲート−ドレイン
間に電界がかかりにくい構造とし、チャネル領域にかか
る実効的な電界を低減してオフ電流を低減し、特性の変
化を小さくしている。しかしながら、このような構成を
得るには、プロセス的に複雑になり、素子サイズも大き
くなり、かつオフ電流が低下するなどの問題も発生する
ため、それぞれの使用目的に合わせた最適設計が必要で
ある。

【００６３】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を用いることができる。

【００６４】次に、周辺駆動回路部の回路方式とその駆
動方式の概略を、図１２を参照して説明する。駆動回路
は、ゲート側駆動回路とデータ側駆動回路とに分けら
れ、ゲート側、データ側共に、シフトレジスタを構成す
る必要がある。シフトレジスタとしては、ｐＭＯＳＴＦ
ＴとｎＭＯＳＴＦＴとの両方を使用したもの（いわゆる
ＣＭＯＳ回路）や、いずれか一方のＭＯＳＴＦＴのみを
使用したものがあるが、動作速度、信頼性、低消費電力
の面で、ｃＭＯＳＴＦＴ又はＣＭＯＳ回路が一般的であ
る。

【００６５】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
ある。図１２に示した点順次方式は、回路の構成が比較
的簡単であり、アナログスイッチを通して表示信号をシ
フトレジスタで制御しながら直接各画素に、一水平走査
時間内にて順次書き込むようになっている（図中Ｒ、
Ｇ、Ｂは各色毎に画素を概略的に示している）。

【００６６】次に、本実施の形態のアクティブマトリク
ス反射型ＬＣＤを、図１〜図９を参照してその製造方法
（工程）に基づいて説明する。なお、図１〜図６におい
ては、各図の左側は表示部の製造方法（工程）、右側は
周辺回路部の製造方法（工程）を示している。

【００６７】まず、図１の（１）に示すように、石英ガ
ラス、結晶化ガラスなどの絶縁基板１の一主面におい
て、少なくともそのＴＦＴ形成領域にフォトレジスト２
を所定パターンに形成し、これをマスクとして例えばＣ
Ｆ₄プラズマのＦ⁺イオン３によるリアクティブイオン
エッチング（ＲＩＥ）を行うなど、汎用フォトリソグラ
フィ及びエッチング（フォトエッチング）によって基板
１に適当な形状及び寸法の段差４を複数個形成する。

【００６８】この場合、絶縁基板１として石英ガラス、
結晶ガラス、セラミックス等（ただし、後述の透過型Ｌ
ＣＤでは、不透明のセラミックス基板は使用できな
い。）の高耐熱性基板（８〜１２インチφ、７００〜８
００μｍ厚）が使用可能である。段差４は、後述の単結
晶シリコンのグラフォエピタキシャル成長時のシードと
なるもので、深さｄが０．１μｍ程度、幅ｗが５〜１０
μｍ程度、長さ（紙面と直交する方向）が１０〜２０μ
ｍ程度とされ、また、底面と側面とのなす角（底角）が
略直角とされている。

【００６９】次いで、フォトレジスト２を除去し、続い
て公知の触媒ＣＶＤ法やプラズマＣＶＤ法、あるいはス
パッタ法等により、基板温度約１００〜４００℃のもと
で、多結晶シリコンを絶縁基板１の段差４形成面上に数
μｍ〜０．００５μｍ（例えば０．１μｍ）の厚さに成
膜し、図１（２）に示すようにシリコン膜５を形成す
る。なお、多結晶シリコンに代えてアモルファスシリコ
ンを成膜し、シリコン膜５を形成するようにしてもよ
い。

【００７０】また、このシリコン膜５の形成時に、Ｎ型
又はＰ型のキャリア不純物、例えばリン又はボロンを適
量（例えば０．１〜１．０ｐｐｍ）ドーピングした単結
晶シリコンをターゲットとし、これを用いてスパッタリ
ングすることにより、キャリア不純物の種類及び／又は
濃度を調整したシリコン膜５を形成するようにしてもよ
い。

【００７１】また、プラズマＣＶＤ法によって成膜する
場合には、モノシラン又はジシランガス等に、Ｎ型用の
ＰＨ₃又はＡｓＨ₃を適量（例えば０．１〜１．０ｐｐ
ｍ）混入したり、又はＰ型用のＢ₂Ｈ₆を適量（例えば
０．１〜１．０ｐｐｍ）混入することにより、キャリア
不純物の種類及び／又は濃度を調整したシリコン膜５を
形成するようにしてもよい。

【００７２】次いで、図１の（３）に示すように、スパ
ッタ法や蒸着法等によってシリコン膜５上に金属スズ
（Ｓｎ）を前記シリコン膜５の数１０倍〜数１００倍の
厚さ（例えば１０〜１５μｍ）に成膜し、金属スズから
なる低融点金属層６を形成する。なお、前述したシリコ
ン膜５への不純物混入に代えて、この低融点金属層６形
成時に、得られる低融点金属層６中にアルミニウムやイ
ンジウム、ガリウム、ビスマス、アンチモン等を不純物
として適量混入させ、Ｎ型又はＰ型の低融点金属層６に
形成してもよい。

【００７３】次いで、基板１を水素又は窒素−水素混合
物又はアルゴン−水素混合物等の水素系雰囲気下で５０
０〜６００℃に加熱し、この状態で約５分間保持する。
すると、この加熱によってシリコン膜５は、低融点金属
層６を形成するスズの溶融液中に溶解する。この溶融液
では、シリコンは本来の析出温度よりも格段に低い温度
で析出する性質を呈する。基板１の加熱方法としては、
電気炉等を用いて基板全体を均一に加熱する方法や、光
レーザ、電子ビーム等によって所定の場所のみ、例えば
ＴＦＴ形成領域のみを局部的に加熱する方法が採用され
る。

【００７４】次いで、徐々に冷却することにより、スズ
に溶解していたシリコンを、段差４の底面の角部を結晶
成長のシード（種）にして図２の（４）に示すようにグ
ラフォエピタキシャル成長させ、これにより単結晶シリ
コンを析出して厚さ１０〜１００ｎｍ程度の単結晶シリ
コン層７を形成する。

【００７５】この場合、単結晶シリコン層７は（１０
０）面が基板上にエピタキシャル成長したものである
が、これは、グラフォエピタキシャル成長と称される公
知の現象によるものである。これについては、図８に示
すように、非晶質基板（ガラス）１に上記の段差４の如
き垂直な壁を作り、この上にエピタキシー層を形成する
と、図８（ａ）のようなランダムな面方位であったもの
が図８（ｂ）のように（１００）面が段差４の面に沿っ
て結晶成長する。この単結晶粒の大きさは、温度・時間
に比例して大きくなるが、温度・時間を低く、短くする
ときには、上記段差の間隔を短くしなければならない。

【００７６】また、上記段差の形状を図９（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作製する場合には、（１００）面が最も多く採用されて
いる。要するに、段差４の断面視形状は、底面角部の角
度（底角）が直角をはじめ、上端から下端にかけて内向
き又は外向きに傾斜していてもよく、結晶成長が生じや
すい特定方向の面を有していればよい。段差４の底角は
通常は直角又は９０°以下が望ましく、その底面の角部
は僅かな曲率を有しているのが好ましい。

【００７７】このようにしてグラフォエピタキシャル成
長により基板１上に単結晶シリコン層７を析出させた
後、図２の（５）に示すように、表面側に形成されたス
ズを主成分とする膜６Ａ（図２の（４）参照）を塩酸や
硫酸等によって溶解除去する。続いて、単結晶シリコン
層７をチャネル領域とするトップゲート型ＭＯＳＴＦＴ
の作製を以下のようにして行う。

【００７８】まず、上記のエピタキシャル成長による単
結晶シリコン層７では、その不純物濃度がばらついてい
るので、全面にＰ型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、ｐＭ
ＯＳＴＦＴ形成領域のみに選択的にＮ型キャリア不純物
をドーピングし、Ｎ型ウエルを形成する。例えば、ｐチ
ャネルＴＦＴ部をフォトレジスト（図示せず）でマスク
し、Ｐ型不純物イオン（例えばＢ⁺）を１０ｋＶで２．
７×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング
し、比抵抗を調整する。

【００７９】また、図２の（６）に示すように、ｐＭＯ
ＳＴＦＴ形成領域の不純物濃度制御のため、ｎＭＯＳＴ
ＦＴ部をフォトレジスト６０でマスクし、Ｎ型不純物イ
オン（例えばＰ⁺）６５を１０ｋＶで１×１０¹¹ａｔｏ
ｍｓ／ｃｍ²のドーズ量でドーピングし、Ｎ型ウエル７
Ａを形成する。

【００８０】次いで、図３の（７）に示すように、単結
晶シリコン薄膜層７の全面上に、プラズマＣＶＤ、高密
度プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ₂（約１０
０ｎｍ厚）とＳｉＮ（約２００ｎｍ厚）とをこの順に連
続成膜してゲート絶縁膜８を形成し、さらに、モリブデ
ン・タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９を厚さ
３００〜４００ｎｍ程度に形成する。

【００８１】次いで、図３の（８）に示すように、汎用
のフォトリソグラフィ技術により、表示領域のＴＦＴ
部、および周辺駆動領域のＴＦＴ部のそれぞれの段差領
域（凹部内）にフォトレジストパターン１０を形成し、
さらにこれをマスクにして連続してエッチングすること
により、Ｍｏ・Ｔａ合金のゲート電極１１と（ＳｉＮ／
ＳｉＯ₂）の積層構造からなるゲート絶縁膜１２とを形
成し、単結晶シリコン層７を露出させる。なお、Ｍｏ・
Ｔａ合金からなるスパッタ膜９は酸系エッチング液で処
理し、ＳｉＮはＣＦ₄ガスのプラズマエッチング、Ｓｉ
Ｏ₂はフッ酸系エッチング液で処理する。

【００８２】次いで、図３の（９）に示すように、周辺
駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示領
域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域に、リンイオン１４を例えば２０ｋＶで５×１０
¹³ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング（イオン
注入）し、Ｎ^-型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。

【００８３】次いで、図４の（１０）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋｖで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でド
ーピング（イオン注入）し、ｎＭＯＳＴＦＴのＮ⁺型層
からなるソース部１８及びドレイン部１９とＬＤＤ部１
５とを形成する。

【００８４】次いで、図４の（１１）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部と、ｐＭＯＳＴＦＴのゲート部とをフォトレ
ジスト２０でカバーし、露出した領域にボロンイオン２
１を、例えば１０ｋｖで５×１０¹⁵ａｔｏｍｓ／ｃｍ²
のドーズ量でドーピング（イオン注入）し、ｐＭＯＳＴ
ＦＴのＰ⁺層のソース部２２及びドレイン部２３を形成
する。なお、この工程については、ｎＭＯＳ周辺駆動回
路の場合では、ｐＭＯＳＴＦＴが無いことから不要とな
る。

【００８５】次いで、図４の（１２）に示すように、Ｔ
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を形成する。そして、周辺駆動領域及び
表示領域のすべての能動素子部及び受動素子部以外の単
結晶シリコン層７を、フッ酸系のエッチング液を用いて
エッチングし、除去する。

【００８６】次いで、図５の（１３）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
によって全面に、ＳｉＯ₂膜（約２００ｎｍ厚）及びリ
ンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）を
この順に連続形成し、保護膜２５を形成する。

【００８７】そして、この状態で単結晶シリコン層７を
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約１０００
℃、約１０秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得るものが要
求されるが、前述したＭｏ・Ｔａ合金は高融点であり、
このようなアニール条件に耐え得るものとなっている。
また、このようにＭｏ・Ｔａ合金からなるゲート電極材
は高融点でありアニール条件に耐え得ることから、ゲー
ト部のみならず配線として広範囲に亘って引き回して形
成することができる。なお、ここでは高価なエキシマレ
ーザアニールは使用しないが、これを使用する場合に
は、ＸｅＣｌ（３０８ｎｍ波長）で全面に、又は能動素
子部及び受動素子部のみを選択的に、９０％以上のオー
バーラップスキャニングで照射処理するのが望ましい。

【００８８】次いで、図５の（１４）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。

【００８９】そして、全面に、アルミニウム又はアルミ
ニウム合金（例えば１％Ｓｉ入りアルミニウム合金又は
１〜２％銅入りアルミニウム合金）、銅等のスパッタ膜
を厚さ５００〜６００ｎｍ程度に形成し、さらに、汎用
フォトリソグラフィ及びエッチング技術により、周辺駆
動回路及び表示部のすべてのＴＦＴのソース電極２６と
周辺駆動回路部のドレイン電極２７とを形成すると同時
に、データライン及びゲートラインを形成する。その
後、フォーミングガス（Ｎ₂＋Ｈ₂）中において、約４
００℃／１ｈでシンター処理する。

【００９０】次いで、図５の（１５）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ₂、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。

【００９１】ここで、反射型液晶表示装置の基本的要件
としては、液晶パネルの内部に入射光を反射させる機能
と散乱させる機能を合わせ持たなければならない。これ
は、ディスプレイに対する観察者の方向はほぼ決まって
いるが、入射光の方向が一義的に決められないためであ
る。このため、任意の方向に点光源が存在することを想
定して反射板の設計を行う必要がある。そこで、図６の
（１６）に示すように、全面にスピンコート等で厚さ２
〜３μｍ程度の感光性樹脂膜２８を形成し、続いて、図
６の（１７）に示すように汎用フォトリソグラフィ及び
エッチング技術により、最適な反射特性と視野角特性を
得るための凹凸形状パターンを画素部に形成し、リフロ
ーさせて凹凸粗面２８Ａからなる反射面下部を形成す
る。同時に表示用ＴＦＴのドレイン部のコンタクト用の
樹脂窓開けを行う。

【００９２】次いで、図６の（１８）に示すように、全
面に厚さ４００〜５００ｎｍ程度のアルミニウム又は１
％Ｓｉ入りアルミニウム合金等のスパッタ膜を形成し、
さらに汎用フォトリソグラフィ及びエッチング技術によ
り、画素部以外のスパッタ膜を除去し、表示用ＴＦＴの
ドレイン部１９と接続した凹凸形状のアルミニウム合金
等からなる反射膜２９を形成する。この反射膜２９は、
表示用の画素電極としても機能するものとなる。その
後、フォーミングガス中、約３００℃／１ｈでシンター
処理し、コンタクトを十分にする。なお、反射率を高め
るため、アルミニウム系に代えて銀又は銀合金を使用し
てもよい。

【００９３】以上のようにして、段差４をグラフォエピ
タキシャル成長のシードとして単結晶シリコン層７を形
成し、この単結晶シリコン層７を用いた表示部及び周辺
駆動回路部にそれぞれ、トップゲート型のｎＭＯＳＬＤ
Ｄ−ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成
するＣＭＯＳ回路を作り込んだ表示部−周辺駆動回路部
一体型のアクティブマトリクス基板３０を作製すること
ができる。

【００９４】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて反射型液晶表示装置（ＬＣＤ）を
製造する方法を、図７を参照して説明する。なお、以降
ではこのアクティブマトリクス基板をＴＦＴ基板と呼称
する。

【００９５】このＬＣＤの液晶セルを、２インチサイズ
以上の中／大型液晶パネルに適している面面組立で作製
する場合、まず、ＴＦＴ基板３０および全面ベタのＩＴ
Ｏ（Indium tin oxide）電極３１を設けた対向基板３２
の素子形成面に、それぞれポリイミド系配向膜３３、３
４を形成する。これらポリイミド系配向膜３３、３４に
ついては、ロールコート、スピンコート等によってポリ
イミドを厚さ５０〜１００ｎｍ程度に塗布し、その後、
１８０℃／２ｈで硬化キュアすることによって形成す
る。

【００９６】次いで、ＴＦＴ基板３０および対向基板３
２のそれぞれのポリイミド系配向膜３３、３４を、ラビ
ング又は光配向処理する。ラビングバフ材にはコットン
やレーヨン等があるが、バフかす（ゴミ）やリタデーシ
ョン等の面からはコットンの方が安定している。光配向
は非接触の線型偏光紫外線照射による液晶分子の配向技
術である。なお、配向膜については、ラビング以外に
も、偏光又は非偏光を斜め入射させることにより、高分
子配向膜を形成することもできる。このような高分子配
向膜を形成することのできる高分子化合物としては、例
えばアゾベンゼンを有するポリメチルメタクリレート系
高分子が挙げられる。

【００９７】次いで、ラビングバフかす除去のため、
水、又はＩＰＡ（イソプロピルアルコール）洗浄を行
い、その後、ＴＦＴ基板３０側にコモン剤を塗布し、一
方、対向基板３２側にはシール剤を塗布する。コモン剤
としては、導電性フィラーを含有したアクリル、エポキ
シアクリレート、又はエポキシ系接着剤が用いられ、シ
ール剤としてはアクリル、エポキシアクリレート、又は
エポキシ系接着剤が用いられる。なお、これらコモン
剤、シール剤については、加熱硬化型、紫外線照射硬化
型、紫外線照射硬化＋加熱硬化型のいずれのタイプのも
のも使用可能であるが、重ね合わせの精度と作業性か
ら、紫外線照射硬化＋加熱硬化型のものを用いるのが好
ましい。

【００９８】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合わせる。対向基板３２側のアライメント
マークとＴＦＴ基板３０側のアライメントマークとを精
度良く合わせた後に、紫外線照射してシール剤を仮硬化
させ、その後に一括して加熱硬化する。

【００９９】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２とを重ね合わせた単個の液晶パ
ネルを作製する。次いで、液晶３５を両基板３０−３２
間のギャップ内に注入し、注入口を紫外線接着剤で封止
した後、ＩＰＡ洗浄する。液晶の種類については前述し
たように特に限定されないが、例えばネマスチック液晶
を用いた高速応答のＴＮ（ツイストネマティック）モー
ドとするのが一般的である。次いで、加熱急冷処理し
て、液晶３５を配向させる。次いで、ＴＦＴ基板３０の
パネル電極取り出し部にフレキシブル配線を異方性導電
膜の熱圧着で接続し、さらに対向基板３２に位相差板付
き偏光板を貼り合わせる。

【０１００】また、液晶パネル（液晶セル）を、２イン
チサイズ以下の小型液晶パネルに適している面単組立で
作製する場合、前記と同様に、ＴＦＴ基板３０および対
向基板３２の素子形成面にそれぞれポリイミド系配向膜
３３、３４を形成し、さらにこれらポリイミド系配向膜
３３、３４にラビング、又は非接触の線型偏光紫外線光
による配向処理を施す。

【０１０１】次いで、ＴＦＴ基板３０および対向基板３
２をそれぞれダイシング又はスクライブブレークで単個
に分割し、水又はＩＰＡ洗浄する。続いて、ＴＦＴ基板
３０にはコモン剤を塗布し、対向基板３２にはスペーサ
含有のシール剤を塗布する。そして、両基板を重ね合わ
せる。これ以降のプロセスは前記に準ずるので、説明を
省略する。

【０１０２】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
このような反射型ＬＣＤににあっては、対向基板３２側
からの入射光が反射膜２９で効率良く反射され、対向基
板３２側から出射する。

【０１０３】なお、前記例のように反射膜２９を表示用
の画素電極としても機能させ、この上に直接ポリイミド
系配向膜３３を形成した場合、該ポリイミド系配向膜３
３も下地となる反射膜２９の凹凸形状を受けることによ
り、膜厚ムラが生じたり、ラビングムラが生じたり、さ
らにはラビングによりキズや剥がれ、色ムラが生じるお
それがある。

【０１０４】そこで、反射膜２９をＴＦＴのドレイン部
に導通しないように形成してこれを画素電極としては機
能しないようにし、画素電極としては別に透明電極（Ｉ
ＴＯ電極）を設けるようにしてもよい。その場合、ＴＦ
Ｔのドレイン部に導通しない反射膜２９上に厚さ２〜３
μｍ程度の透明樹脂平坦化膜を形成し、この上に、厚さ
０．１３〜０．１５μｍ程度の透明電極（ＩＴＯ電極）
を、ＴＦＴのドレイン部に導通した状態に形成する。

【０１０５】このように、透明樹脂平坦化膜を介して透
明電極を形成すれば、当然この透明電極表面も平坦にな
ることにより、これの上に形成されるポリイミド系配向
膜３３も平坦になり、したがって膜厚ムラやラビングム
ラ、ラビングによるキズや剥がれ、色ムラなどが生じる
のが防止され、品質の向上や歩留向上が可能になる。

【０１０６】また、ＴＦＴ基板３０を、図７に示した基
板構造以外に、ＴＦＴ基板３０にカラーフィルタを設け
たオンチップカラーフィルタ（ＯＣＣＦ）構造とすると
きには、対向基板３２にはＩＴＯ電極がベタ付け（又は
ブラックマスク付きのＩＴＯ電極がベタ付け）され、Ｔ
ＦＴ基板３０にはカラーフィルタが設けられる。

【０１０７】そして、この場合にもＴＦＴ基板３０につ
いては、前記の、画素電極として反射膜２９とは別に透
明電極（ＩＴＯ電極）を設ける構造を採用することがで
きる。すなわち、ＴＦＴのドレイン部に導通しないよう
に形成した反射膜２９上に厚さ２〜３μｍ程度の透明樹
脂平坦化膜を形成し、この上に、厚さ１〜２μｍ程度の
カラーフィルタ層を形成する。そして、さらにこの上に
厚さ１〜２μｍ程度の透明樹脂平坦化膜を形成し、この
上に、厚さ０．１３〜０．１５μｍ程度の透明電極（Ｉ
ＴＯ電極）を、ＴＦＴのドレイン部に導通した状態に形
成する。

【０１０８】このように、透明樹脂平坦化膜を介してカ
ラーフィルタ、透明電極を形成すれば、前記した場合と
同様にこの透明電極表面も平坦になり、よってポリイミ
ド系配向膜３３も平坦になることから、膜厚ムラやラビ
ングムラ、ラビングによるキズや剥がれ、色ムラなどが
生じるのが防止され、品質の向上や歩留向上が可能にな
る。なお、図１１に示した補助容量Ｃ_Sを画素部に組み
込む場合には、上記した基板１上に設けた静電体層（図
示せず）を単結晶シリコンのドレイン領域１９と接続す
ればよい。

【０１０９】以上に説明したように、本実施の形態によ
れば、次のごとき顕著な作用効果が得られる。（ａ）所定形状／寸法の段差４を基板１に形成し、これ
をシードとしてグラフォエピタキシャル成長（ただし、
成長時の加熱温度は９００〜９３０℃と比較的低温）さ
せることにより、５４０ｃｍ²／ｖ・ｓｅｃ以上の高い
電子移動度の単結晶シリコン層７が得られるので、高性
能ドライバ内蔵のＬＣＤの製造が可能となる。

【０１１０】（ｂ）この単結晶シリコン層７は、従来の
アモルファスシリコン層や多結晶シリコン層に比べて、
単結晶シリコン基板並の高い電子及び正孔移動度を示す
ので、これから得られる単結晶シリコントップゲート型
ＭＯＳＴＦＴは、高いスイッチング特性と低リーク電流
のＬＤＤ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯ
ＳＴＦＴの表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯ
Ｓ、又はｐＭＯＳＴＦＴ、あるいはこれらの混在からな
る周辺駆動回路部と一体化した構成が可能となり、高画
質、高精細、狭額縁、大画面、高効率の表示パネルが実
現する。また、この単結晶シリコン層７は十分に高い正
孔移動度を有するため、電子と正孔とをそれぞれ単独
に、あるいは双方を組み合わせて駆動する周辺駆動回路
を作製することができ、これをｎＭＯＳ又はｐＭＯＳ又
はｃＭＯＳのＬＤＤ構造の表示用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。

【０１１１】（ｃ）そして、前記シリコン膜５について
は、基板温度を１００〜４００℃にした条件のもとでプ
ラズマＣＶＤ法や減圧ＣＶＤ法によって形成することが
でき、また、低融点金属層については真空蒸着法又はス
パッタ法等の公知の方法で形成することができ、さら
に、前記したシリコンエピタキシャル成長時の加熱処理
温度を９３０℃以下にすることが可能であることから、
絶縁基板上に比較的低温（例えば４００〜４５０℃）で
単結晶シリコン層を均一に形成することができる。な
お、基板としては、石英ガラスや結晶化ガラス、セラミ
ックス基板などが使用可能である。

【０１１２】（ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザアニールが不要とな
ることから、生産性が高く、また高価な製造設備が不要
でコストダウンが可能になる。

【０１１３】（ｅ）このグラフォエピタキシャル成長で
は、スズ・シリコン組成比、基板の加熱温度や冷却速
度、添加するＮ型又はＰ型キャリア不純物濃度等の調整
により、広範囲のＮ型又はＰ型等の導電型と高移動度の
単結晶シリコン層が容易に得られるので、Ｖｔｈ（しき
い値）調整が容易になり、また低抵抗化による高速動作
も可能になる。

【０１１４】（ｆ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。

【０１１５】（ｇ）低融点金属層６を金属スズによって
形成していることから、得られた単結晶シリコン層７中
にスズが混入してしまっても、これは周期律表第４族の
元素であってシリコン層中でキャリアにならず、そのた
め単結晶シリコン層７は高抵抗なものとなる。また、こ
の単結晶シリコン層７中に残留するスズは結晶欠陥を電
気的に不活性にするため、得られた単結晶シリコン層７
は接合リークが低減され、電子移動度が高められたもの
となる。

【０１１６】＜第２の実施の形態＞図１３を参照して、
本発明の第２の実施の形態を説明する。

【０１１７】本例の実施の形態は、前述の第１の実施の
形態と同様にアクティブマトリクス反射型ＬＣＤに関す
るものであり、異なるところは、この第１の実施の形態
に対して、シリコン膜５と低融点金属層６との形成の順
序を入れ代えた点にある。すなわち、本実施の形態で
は、図１の（１）に示した工程の後に、図１３の（２）
に示すように、まず、段差４を含む全面に例えばスズか
らなる低融点金属層６を、スパッタ法又は真空蒸着法で
厚さ１０〜２０μｍ程度に形成する。

【０１１８】次いで、図１３の（３）に示すように、公
知のプラズマＣＶＤ法によって低融点金属層６上にアモ
ルファスシリコンを堆積し、数μｍ〜０．００５μｍ
（例えば０．１μｍ）の厚さのシリコン膜５を形成す
る。この場合、シリコン膜５の形成温度については、低
融点金属６の融点、すなわちスズの融点（２３１．９７
℃）を大幅に越えないようにする必要があることから、
多結晶シリコン膜形成（６００〜６５０℃）は困難であ
る。したがって、プラズマＣＶＤにより、アモルファス
シリコンを成膜して低融点金属層６上にシリコン膜５を
形成する。

【０１１９】次いで、基板１を水素系雰囲気下で１００
０℃以下（特に９００〜９３０℃）に約５分間保持し、
これによりシリコン膜５をスズ溶融液中に溶解する。次
いで、徐々に冷却することにより、スズに溶解していた
シリコンを、段差４の底面の角部を結晶成長のシード
（種）にして図１３の（４）に示すようにグラフォエピ
タキシャル成長させ、これにより単結晶シリコンを析出
して厚さ０．１μｍ程度の単結晶シリコン層７を形成す
る。

【０１２０】この場合、単結晶シリコン層７は前述した
実施の形態と同様に（１００）面が基板上にエピタキシ
ャル成長したものであるが、前記段差４の形状を図９
（ａ）〜（ｆ）のように種々に変えることによって、成
長層の結晶方位を制御することができる。

【０１２１】このように、グラフォエピタキシャル成長
によって基板１上に単結晶シリコン層７を析出させた
後、前述した第１の実施の形態と同様に、表面側に形成
されたスズを主成分とする膜を塩酸等によって溶解除去
し、さらに単結晶シリコン層７に所定の処理を施す工程
を経て、表示部及び周辺駆動回路部の各ＴＦＴの作製を
行う。

【０１２２】本実施の形態では、段差４上に低融点金属
層６を形成し、この上にシリコン層５を形成した後、加
熱溶融、冷却処理しているものの、低融点金属溶融液か
らの単結晶シリコンのグラフォエピタキシャル成長につ
いては、先の第１の実施の形態と同様に生じる。

【０１２３】＜第３の実施の形態＞図１４を参照して、
本発明の第３の実施の形態を説明する。本例の実施の形
態では、前述の第１の実施の形態と同様にアクティブマ
トリクス反射型ＬＣＤに関するものであり、異なるとこ
ろは、この第１の実施の形態に比べ、シリコン膜５と低
融点金属層６とをそれぞれ形成するのに代えてシリコン
含有の低融点金属層６Ａを形成する点にある。すなわ
ち、本実施の形態では、図１の（１）に示した工程の後
に、図１４の（２）に示すように段差４を含む全面に、
スズ中に所定量（例えば約１重量％）のシリコンを含有
してなる低融点金属層６Ａを、スパッタ法又は真空蒸着
法で厚さ１０〜２０μｍ程度に形成する。

【０１２４】次いで、基板１を水素系雰囲気下で１００
０℃以下（特に９００〜９３０℃）に約５分間保持し、
これにより低融点金属層６Ａ中のシリコンをスズ溶融液
中に溶解する。次いで、徐々に冷却することにより、ス
ズに溶解していたシリコンを、段差４をシードにして図
１４の（３）に示すようにグラフォエピタキシャル成長
させ、これにより単結晶シリコンを析出して厚さ０．１
μｍ程度の単結晶シリコン層７を形成する。

【０１２５】このようにしてグラフォエピタキシャル成
長によって基板１上に単結晶シリコン層７を析出させた
後、前述した第１の実施の形態と同様に、表面側に形成
されたスズを主成分とする膜を塩酸等によって溶解除去
し、さらに単結晶シリコン層７に所定の処理を施す工程
を経て、表示部及び周辺駆動回路部の各ＴＦＴの作製を
行う。

【０１２６】本実施の形態では、段差４上にシリコンを
含有する低融点金属層６Ａを形成した後、加熱溶融、冷
却処理しているものの、低融点金属溶融液からの単結晶
シリコンのグラフォエピタキシャル成長については、先
の第１の実施の形態と同様に生じる。

【０１２７】＜第４の実施の形態＞図１５〜図１７を参
照して、本発明の第４の実施の形態を説明する。本例の
実施の形態は、前述の第１の実施の形態と同様に、トッ
プゲート型ＭＯＳＴＦＴを表示部及び周辺駆動回路部に
有するものの、該第１の実施の形態と異なり、透過型Ｌ
ＣＤに関するものである。したがって、その製造工程に
ついては、図１の（１）に示す工程から図５の（１５）
に示す工程までは同様である。そして、本例の実施の形
態では、これらの工程の後に、図１５の（１６）に示す
ように、保護膜２５、絶縁膜３６に表示用ＴＦＴのドレ
イン部コンタクト用の窓開けを行うと同時に、透過率向
上のため、画素開口部の不要なＳｉＯ₂、ＰＳＧ及びＳ
ｉＮ膜を除去する。なお、本例においては、不透明なセ
ラミックス基板を使用することはできない。

【０１２８】次いで、図１５の（１７）に示すように、
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜２８Ｂを厚さ２〜３μｍ程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用ＴＦ
Ｔのドレイン側の平坦化膜２８Ｂの窓開けを行い、所定
条件でこれを硬化させる。

【０１２９】次いで、図１５の（１８）に示すように、
全面に厚さ１３０〜１５０ｎｍ程度のＩＴＯスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用ＴＦＴのドレイン部１９とコンタ
クトしたＩＴＯからなる透明電極（画素電極）４１を形
成する。そして、熱処理（フォーミングガス中、２００
〜２５０℃／１ｈ）により、表示用ＴＦＴのドレインと
ＩＴＯとのコンタクト抵抗の低減化、およびＩＴＯ透明
度の向上を図る。

【０１３０】そして、図１６に示すように対向基板３２
と組み合わせ、前述の第１の実施の形態と同様にして透
過型ＬＣＤを組み立てる。ただし、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板３２側からの透過光が得られるよう
にも構成することができる。

【０１３１】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。

【０１３２】すなわち、図１の（１）〜図５の（１４）
までの工程は前述したのと同様にして行う。そして、こ
の後、図１７の（１５）に示すように、ＰＳＧ／ＳｉＯ
₂の絶縁膜２５のドレイン部も窓開けしてドレイン電極
用のアルミニウム埋め込み層４１Ａを形成した後、Ｓｉ
Ｎ／ＰＳＧの絶縁膜３６を形成する。

【０１３３】次いで、図１７の（１６）に示すように
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を、所定厚さ（１〜１．５μｍ）に形成
した後、図１７の（１７）に示すように、汎用フォトリ
ソグラフィ技術で所定位置（各画素部）のみを残してパ
ターニングし、各カラーフィルタ層６１（Ｒ）、６１
（Ｇ）、６１（Ｂ）を形成する（オンチップカラーフィ
ルタ構造）。この際、ドレイン部の窓開けも行う。

【０１３４】次いで、図１７の（１７）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマトリクス層
となる遮光層４３を金属のパターニングで形成する。例
えば、スパッタ法によってモリブデンを厚さ２００〜２
５０ｎｍ程度に成膜し、続いて表示用ＴＦＴを覆って遮
光する所定形状にパターニングする（オンチップブラッ
ク構造）。

【０１３５】次いで、図１７の（１８）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層４３に接続した状態
となるようにして透明電極４１を埋め込み形成する。

【０１３６】このように、表示アレイ部上にカラーフィ
ルタ層６１や遮光層４３を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。

【０１３７】＜第５の実施の形態＞本発明の第５の実施
の形態を説明する。本例の実施の形態は、歪点の低いガ
ラス基板に前述した段差（凹部）を形成し、これをシー
ドとしてスズ・鉛・シリコン溶融液から単結晶シリコン
層をグラフォエピタキシャル成長させ、これを用いてト
ップゲート型ＭＯＳＴＦＴを構成したアクティブマトリ
クス反射型液晶表示装置（ＬＣＤ）に関するものであ
る。

【０１３８】すなわち、本実施の形態では、前述の第１
の実施の形態における図１の（１）に示した工程におい
て、基板１として、歪点又は最高使用温度が例えば６０
０℃程度と低いガラス、例えばホウケイ酸ガラスやアル
ミノケイ酸ガラスなどのガラス基板を用いる。これは、
安価でかつ大型化が容易であり、薄板大型化（例えば５
００×６００×０．１〜１．１ｍｍ厚）すれば、ロール
化／長尺化が可能である。なお、もちろん石英基板や結
晶化ガラス基板も採用することもできる。

【０１３９】そして、前述したのと同様に段差４を形成
した後、図１の（２）に示したように、公知のプラズマ
ＣＶＤ法やスパッタ法又は公知の減圧ＣＶＤ法によっ
て、段差４を含む全面に多結晶シリコン又はアモルファ
スシリコンを堆積して厚さ数μｍ〜０．００５μｍ（例
えば０．１μｍ）のシリコン膜５を形成する。

【０１４０】次いで、図１の（３）に示したように、ス
パッタ法や蒸着法等によってシリコン膜５上にスズ（Ｓ
ｎ）・鉛（Ｐｂ）合金（例えば、Ｓｎ：Ｐｂ＝６：４の
共晶はんだ）、又はスズ（Ｓｎ）・亜鉛（Ｚｎ）合金
（例えば、Ｓｎ：Ｚｎ＝９：１の共晶はんだ）を前記シ
リコン膜５の数１０倍〜数１００倍の厚さ（例えば１０
〜２０μｍ）に成膜し、スズ・鉛合金あるいはスズ・亜
鉛合金からなる低融点金属層６を形成する。

【０１４１】次いで、基板１を水素系雰囲気下で４００
〜６００℃に加熱し、この状態で約５分間保持する。す
ると、この加熱によってシリコン膜５は、低融点金属層
６を形成するスズ・鉛又はスズ・亜鉛の溶融液中に溶解
する。この溶融液では、シリコンは本来の析出温度より
も格段に低い温度で析出する性質を呈する。

【０１４２】次いで、徐々に冷却することにより、スズ
・鉛又はスズ・亜鉛に溶解していたシリコンを、段差４
の底面の角部を結晶成長のシード（種）にして図２の
（４）に示したようにグラフォエピタキシャル成長さ
せ、これにより単結晶シリコンを析出して厚さ０．１μ
ｍ程度の単結晶シリコン層７を形成する。

【０１４３】この場合、単結晶シリコン層７は前述した
実施の形態と同様に（１００）面が基板上にエピタキシ
ャル成長したものであるが、前記段差４の形状を図９
（ａ）〜（ｆ）のように種々に変えることによって、成
長層の結晶方位を制御することができる。

【０１４４】このように、グラフォエピタキシャル成長
によって基板１上に単結晶シリコン層７を析出させた
後、前述した第１の実施の形態と同様に、表面側に形成
されたスズ・鉛を主成分とする膜を塩酸等によって溶解
除去し、さらに単結晶シリコン層７に所定の処理を施す
工程を経て、表示部及び周辺駆動回路部の各ＴＦＴの作
製を行う。なお、図７に示した構造は、本実施の形態に
おいても適用される。

【０１４５】本実施の形態によれば、前述した第１の実
施の形態で述べた作用効果に加え、次の顕著な作用効果
も奏する。（ｈ）約４００〜６００℃とさらに低温でのグラフォエ
ピタキシャル成長によって、ガラス基板１上に単結晶シ
リコン層７を均一に形成することができる。

【０１４６】（ｉ）したがって、ガラス基板のみなら
ず、耐熱性有機基板などの絶縁基板上に単結晶シリコン
層７を形成することができることから、歪点が低く、低
コストで物性も良好な基板材質を任意に選択することが
き、また、基板の大型化も可能になる。ガラス基板や耐
熱性有機基板は、石英基板やセラミックス基板に比べ
て、安価に作製することができ、さらに薄板化／長尺化
／ロール化が可能であるので、単結晶シリコン層を形成
した薄板をた長尺化／ロール化した大型ガラス基板など
を生産性良く、安価に作製することができる。ガラス基
板として、ガラス歪点（又は最高使用温度）が低い（例
えば５００℃）ガラスを用いると、この上層へガラス内
部からその構成元素が拡散して、トランジスタ特性に影
響する場合には、これを制御する目的で、バリア層薄膜
（例えばシリコンナイトライド：厚さ５０〜２００ｎｍ
程度）を形成すればよい。

【０１４７】（ｊ）この低温グラフォエピタキシャル成
長では、スズ・鉛からなる低融点金属層６の組成比、加
熱温度や冷却速度、添加するＮ型又はＰ型キャリア不純
物濃度等の調整により、広範囲のＮ型又はＰ型の導電型
と高移動度の単結晶シリコン層が容易に得られるので、
Ｖｔｈ（しきい値）調整が容易になり、また低抵抗化に
よる高速動作も可能になる。

【０１４８】＜第６の実施の形態＞本発明の第６の実施
の形態を説明する。

【０１４９】本例の実施の形態は、前述した第５の実施
の形態が反射型ＬＣＤであったのに対し、透過型ＬＣＤ
であり、その製造工程は前述の第５の実施の形態で述べ
たのと同様に、スズ・鉛合金からなる低融点金属層６を
用いた低温グラフォエピタキシャル成長により、単結晶
シリコン層７を形成することができる。

【０１５０】そして、この単結晶シリコン層７を用い、
前述の第４の実施の形態において図１５〜図１７に示し
たのと同様にして、透過型ＬＣＤを作製することができ
る。ただし、本例においては、不透明のセラミックス基
板や、不透明又は低透過率の有機基板の使用は不可であ
る。

【０１５１】したがって、本実施の形態では、前記第５
の実施の形態と前記第４の実施の形態の優れた作用効果
を併せ持つことができる。すなわち、前述した第１の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性ポリイミド等の有機基板などの、低コストで薄
板、長尺化が可能な基板１を用い得ること、スズ／鉛組
成比等によって単結晶シリコン層７の導電型やＶｔｈの
調整が容易となること、表示アレイ部上にカラーフィル
タ４２やブラックマスク４３を作り込むことにより、液
晶表示パネルの開口率を改善し、またバックライトも含
めたディスプレイモジュールの低消費電力化を実現する
ことができる、といった効果も奏する。

【０１５２】＜第７の実施の形態＞図１８〜図２６を参
照して、本発明の第７の実施の形態を説明する。

【０１５３】本実施の形態では、周辺駆動回路部を、前
述した第１の実施の形態と同様のトップゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。また、表示部については反射型とするも
のの、ＴＦＴを各種ゲート構造のものとし、種々の組み
合わせにする。

【０１５４】すなわち、前述した第１の実施の形態では
図１８（Ａ）に示すように表示部にトップゲート型のｎ
ＭＯＳＬＤＤ−ＴＦＴを設けているのに対し、図１８
（Ｂ）に示す例では、表示部にボトムゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴを設けており、また、図１８（Ｃ）に
示す例では、表示部にデュアルゲート型のｎＭＯＳＬＤ
Ｄ−ＴＦＴを設けている。これらボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴは、いずれも、
後述するように周辺駆動回路部のトップゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能である。そして、このよ
うに表示部のＴＦＴのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。

【０１５５】なお、図１８（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の符号７１はＭｏ・Ｔａ等から
なるゲート電極である。また、符号７２はＳｉＮ膜、７
３はＳｉＯ₂膜であり、これらＳｉＮ膜とＳｉＯ₂膜と
によってゲート絶縁膜が形成されている。このゲート絶
縁膜上には、トップゲート型ＭＯＳＴＦＴと同様の、単
結晶シリコン層７を用いたチャネル領域等が形成されて
いる。また、図１８（Ｃ）のデュアルゲート型ＭＯＳＴ
ＦＴでは、下部ゲート部はボトムゲート型ＭＯＳＴＦＴ
と同様であるものの、上部ゲート部は、ゲート絶縁膜７
３をＳｉＯ₂膜とＳｉＯ₂膜で形成し、この上に上部ゲ
ート電極７４を設けている。ただし、いずれにおいても
各ゲート部は、グラフォエピタキシャル成長時のシード
である段差４の外側に配設されている。

【０１５６】次に、前記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図１９〜図２３を参照して説明し、さら
に、前記のデュアルゲート型ＭＯＳＴＦＴの製造方法を
図２４〜図２６を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型ＭＯＳＴＦＴの製造方法に
ついては、図１〜図５に示した工程と同じであることか
ら、ここでは図示およびその説明を省略する。

【０１５７】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図１９の（１）に示すよう
に、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）
合金のスパッタ膜７１Ａを厚さ３００〜４００ｎｍ程度
に形成する。

【０１５８】次いで、図１９の（２）に示すように、フ
ォトレジスト７０を所定パターンに形成し、これをマス
クにしてスパッタ膜７１Ａをテーパエッチングし、側端
面７１ａが２０〜４５°でなだらかに傾斜した、横断面
台形状のゲート電極７１を形成する。

【０１５９】次いで、フォトレジスト７０を除去した
後、図１９の（３）に示すようにスパッタ膜７１Ａを含
む基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜
（約２００ｎｍ厚）７２とＳｉＯ₂膜（約１００ｎｍ
厚）７３とをこの順に成膜積層し、ゲート絶縁膜を形成
する。

【０１６０】次いで、図１の（１）に示した工程と同様
にして、図１９の（４）に示すようにＴＦＴ形成領域に
フォトレジスト２を所定パターンに形成し、これをマス
クにして基板１上のゲート絶縁膜に（さらには基板１に
も）段差４を適当な形状及び寸法で複数個形成する。こ
の段差４は、前述したように、後述の単結晶シリコンの
グラフォエピタキシャル成長時のシードとなるもので、
深さｄが０．３〜０．４μｍ程度、幅ｗが２〜３μｍ程
度、長さ（紙面に直交する方向）が１０〜２０μｍ程度
とされ、底面と側面とのなす角（底角）が略直角とされ
る。

【０１６１】次いで、フォトレジスト２を除去し、続い
て図１の（２）に示した工程と同様にして、図１９の
（５）に示すように基板温度約１００〜４００℃のもと
で多結晶シリコン又はアモルファスシリコンを成膜し、
厚さ数μｍ〜０．００５μｍ（例えば０．１μｍ）のシ
リコン膜５を形成する。

【０１６２】次いで、図１の（３）に示した工程と同様
にして、図２０の（６）に示すようにシリコン膜５上に
金属スズを前記シリコン膜５の数１０〜数１００倍の厚
さ（例えば１０〜１５μｍ）に成膜し、低融点金属層６
を形成する。なお、金属スズを成膜することにより低融
点金属層６を形成するのに代えて、亜鉛又は鉛又はスズ
・鉛合金又はスズ・亜鉛合金を成膜することにより、低
融点金属層６を形成するようにしてもよい。

【０１６３】次いで、基板１を水素系雰囲気下で５００
〜６００℃に加熱してこの状態で約５分間保持し、これ
により低融点金属層６を形成するスズの溶融液中にシリ
コン膜５を溶解する。続いて、徐々に冷却することによ
り、スズに溶解していたシリコンを、段差４をシードに
してグラフォエピタキシャル成長させ、図２０の（７）
に示すように厚さ０．１μｍ程度の単結晶シリコン層７
として析出させる。このとき、下地のゲート電極７１の
側端面７１ａがなだらかな傾斜面となっているので、こ
の面上では段差４によるエピタキシャル成長が阻害され
ず、段切れなしに単結晶シリコン層７が成長することに
なる。

【０１６４】次いで、図２０の（８）に示すように、表
面側に形成されたスズを主成分とする膜６Ａを塩酸等に
よって溶解除去し、さらに必要に応じて不純物イオンを
適量ドーピングして比抵抗の調整等を行う。

【０１６５】次いで、図２の（６）〜図３の（８）に示
した工程を経た後、図３の（９）に示した工程と同様に
して、図２０の（９）に示すように表示部のｎＭＯＳＴ
ＦＴのゲート部をフォトレジスト１３でカバーし、露出
したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオ
ン１４をドーピング（イオン注入）してＮ^-型層からな
るＬＤＤ部１５を自己整合的に形成する。このとき、ボ
トムゲート電極７１の存在により表面高低差（又はパタ
ーン）が認識し易くなっており、したがってフォトレジ
スト１３の位置合わせ（マスク合わせ）が行い易く、ア
ライメントずれが生じにくくなっている。

【０１６６】次いで、図４の（１０）に示した工程と同
様にして、図２１（１０）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）し、ｎＭＯＳＴＦＴのＮ⁺型層からな
るソース部１８及びドレイン部１９を形成する。

【０１６７】次いで、図４の（１１）に示した工程と同
様にして、図２１の（１１）に示すようにｎＭＯＳＴＦ
Ｔの全部をフォトレジスト２０でカバーし、ボロンイオ
ン２１をドーピング（イオン注入）して周辺駆動回路部
のｐＭＯＳＴＦＴのＰ⁺層のソース部及びドレイン部を
形成する。

【０１６８】次いで、図４の（１２）に示した工程と同
様にして、図２１の（１２）に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト２
４を設け、単結晶シリコン層７をエッチングによって選
択的に除去する。

【０１６９】次いで、図５の（１３）に示した工程と同
様にして、図２１の（１３）に示すようにプラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等によって全
面に、ＳｉＯ₂膜５３（約３００ｎｍ厚）及びリンシリ
ケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）をこ
の順に連続形成する。なお、ＳｉＯ₂膜５３とＰＳＧ膜
５４は前述した保護膜２５に相当するものである。そし
て、この状態で単結晶シリコン層７を前述したと同様に
して活性化処理する。

【０１７０】次いで、図５の（１４）に示した工程と同
様にして、図２２の（１４）に示すように汎用フォトリ
ソグラフィ及びエッチング技術により、ソース部のコン
タクト用窓開けを行う。そして、全面に厚さ４００〜５
００ｎｍ程度のアルミニウム合金のスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、ＴＦＴのソース電極２６を形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス中において、約４００℃／１ｈでシンター処
理する。

【０１７１】次いで、図５の（１５）に示した工程と同
様にして、図２２の（１５）に示すように高密度プラズ
マＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００
ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁
膜３６を全面に形成し、表示用のＴＦＴのドレイン部の
コンタクト用窓開けを行う。

【０１７２】次いで、図６の（１６）に示した工程と同
様にして、図２２の（１６）に示すようにスピンコート
等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、続い
て、図６の（１７）に示した工程と同様にして、図２２
の（１７）に示すように汎用フォトリソグラフィ及びエ
ッチング技術により、最適な反射特性と視野角特性を得
るための凹凸形状パターンを画素部に形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。

【０１７３】次いで、図６の（１８）に示した工程と同
様にして、図２２の（１７）に示したように全面に４０
０〜５００ｎｍ厚のアルミニウム合金等のスパッタ膜を
形成し、汎用フォトリソグラフィ及びエッチング技術に
より、表示用ＴＦＴのドレイン部１９と接続した凹凸形
状のアルミニウム反射膜２９を形成する。

【０１７４】以上のようにして、段差４を低温グラフォ
エピタキシャル成長のシードとしてシリコンを溶解した
低融点金属層から単結晶シリコン層７を形成し、この単
結晶シリコン層７を用いた表示部にボトムゲート型のｎ
ＭＯＳＬＤＤ−ＴＦＴ（周辺部ではｐＭＯＳＴＦＴ及び
ｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路）を作り込ん
だ表示部−周辺駆動回路部一体型のアクティブマトリク
ス基板３０を作製することができる。

【０１７５】図２３に、表示部に設ける前記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜を、Ｍｏ・Ｔａの陽
極酸化法で形成した例を示す。

【０１７６】この例では、図１９の（２）に示した工程
の後に、図２３の（３）に示すようにモリブデン・タン
タル合金膜７１を公知の陽極酸化処理することによっ
て、その表面にＴａ₂Ｏ₅からなるゲート絶縁膜７４を
１００〜２００ｎｍ厚に形成する。

【０１７７】その後、図１９の（４）及び（５）に示し
た工程と同様にして、図２３の（４）に示すように段差
４を形成し、続いてアモルファスシリコン又は多結晶シ
リコンを成膜してシリコン膜５を形成する。次いで、図
２０の（６）〜図２２の（１７）の工程と同様にして図
２３の（５）に示すように、アクティブマトリクス基板
３０を作製する。

【０１７８】表示部において、デュアルゲート型ＭＯＳ
ＴＦＴを製造するには、まず、図１９の（１）〜図２０
の（８）に示した工程と同様の処理を行う。

【０１７９】次いで、図２４の（９）に示すように、絶
縁膜７２、７３及び基板１に段差４を形成し、さらに、
段差４をシードとして単結晶シリコン層７をグラフォエ
ピタキシャル成長させる。次いで、図３の（７）に示し
た工程と同様にして、単結晶シリコン層７上の全面に、
プラズマＣＶＤ、触媒ＣＶＤ等によりＳｉＯ₂膜（約１
００ｎｍ厚）とＳｉＮ（約２００ｎｍ厚）とをこの順に
連続して成膜し、絶縁膜８０（これは前述のゲート絶縁
膜８に相当）を形成し、さらに、Ｍｏ・Ｔａ合金からな
るスパッタ膜８１（これは前述のスパッタ膜９に相当）
を３００〜４００ｎｍ程度の厚さに形成する。

【０１８０】次いで、図３の（８）に示した工程と同様
にして、図２４の（１０）に示すようにフォトレジスト
パターン１０を形成し、連続したエッチングによりＭｏ
・Ｔａ合金のトップゲート電極８２と、ゲート絶縁層８
３を形成し、単結晶シリコン層７を露出させる。

【０１８１】次いで、図３の（９）に示した工程と同様
にして、図２４の（１１）に示すようにｎＭＯＳＴＦＴ
のトップゲート部をフォトレジスト１３でカバーし、露
出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域
にリンイオン１４をドーピング（イオン注入）して、Ｎ
^-型層のＬＤＤ部１５を形成する。

【０１８２】次いで、図４の（１０）に示した工程と同
様にして、図２４（１２）に示すようにｎＭＯＳＴＦＴ
のゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型層から
なるソース部１８及びドレイン部１９を形成する。

【０１８３】次いで、図４の（１１）に示した工程と同
様にして、図２５の（１３）に示すようにｐＭＯＳＴＦ
Ｔのゲート部をフォトレジスト２０でカバーし、露出し
た領域にボロンイオン２１をドーピング（イオン注入）
して周辺駆動回路部のｐＭＯＳＴＦＴのＰ⁺層のソース
部及びドレイン部を形成する。

【０１８４】次いで、図４の（１２）に示した工程と同
様にして、図２５の（１４）に示すように能動素子部及
び受動素子部をアイランド化するため、フォトレジスト
２４を設け、能動素子部及び受動素子部以外の単結晶シ
リコン薄膜層を汎用フォトリソグラフィ及びエッチング
技術で選択的に除去する。

【０１８５】次いで、図５の（１３）に示した工程と同
様にして、図２５の（１５）に示すようにプラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、Ｓ
ｉＯ₂膜５３（約２００ｎｍ厚）とリンシリケートガラ
ス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は前述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。

【０１８６】次いで、図５の（１４）に示した工程と同
様にして、図２５の（１６）に示すようにソース部のコ
ンタクト用窓開けを行う。そして、全面に４００〜５０
０ｎｍ程度の厚さのアルミニウム合金からなるスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、ソース電極２６を形成すると同時に、データ
ライン及びゲートラインを形成する。

【０１８７】次いで、図５の（１５）に示した工程と同
様にして、図２６の（１７）に示すように、ＰＳＧ膜
（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）か
らなる絶縁膜３６を全面に形成し、さらに表示用のＴＦ
Ｔのドレイン部のコンタクト用窓開けを行う。

【０１８８】次いで、図２６の（１８）に示すように、
全面に、スピンコート等で厚さ２〜３μｍ程度の感光性
樹脂膜２８を形成する。続いて、図６の（１７）、（１
８）に示した工程と同様にして、図２６の（１９）に示
すように画素部に凹凸粗面２８Ａからなる反射面下部を
形成し、同時に表示用ＴＦＴのドレイン部のコンタクト
用の樹脂窓開けを行い、さらに表示用ＴＦＴのドレイン
部１９と接続した、最適な反射特性と視野角特性を得る
ための凹凸形状のアルミニウム合金等の反射膜２９を形
成する。

【０１８９】以上のようにして、段差４をグラフォエピ
タキシャル成長のシードとして形成した単結晶シリコン
層７を用い、表示部にデュアルゲート型のｎＭＯＳＬＤ
ＤＴＦＴを、周辺駆動回路部にｐＭＯＳＴＦＴ及びｎＭ
ＯＳＴＦＴからなるＣＭＯＳ駆動回路をそれぞれ作り込
んだ、表示部−周辺駆動回路部一体型のアクティブマト
リクス基板３０を作製することができる。

【０１９０】＜第８の実施の形態＞図２７〜図３２を参
照して、本発明の第８の実施の形態を説明する。

【０１９１】本例の実施の形態では、前述した実施の形
態とは異なり、トップゲート部のゲート電極を、アルミ
ニウム合金等の比較的耐熱性の低い材料で形成してい
る。

【０１９２】まず、表示部、周辺駆動回路部共に、トッ
プゲート型ＭＯＳＴＦＴを設ける場合について説明す
る。この例では、まず、前述した第１の実施の形態にお
ける図１の（１）〜図２の（６）に示した工程と同様に
して行い、続いて、図２７の（６）に示すように周辺駆
動回路部のｐＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成す
る。

【０１９３】次いで、図２７の（７）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部とをフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
¹³ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング（イオン
注入）して、Ｎ^-型層からなるＬＤＤ部１５を自己整合
的に形成する。

【０１９４】次いで、図２８の（８）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はヒ素イオン１７を例えば２
０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、図中一点鎖線で示すよう
にレジスト１３を残し、これを覆うようにレジスト１６
を設ければ、レジスト１３を目安にしてレジスト１６形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。

【０１９５】次いで、図２８の（９）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部とをフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のド
ーズ量でドーピング（イオン注入）し、ｐＭＯＳＴＦＴ
のＰ⁺層のソース部２２及びドレイン部２３を形成す
る。

【０１９６】次いで、レジスト２０を除去し、続いて、
図２８の（１０）に示すように単結晶シリコン層７、７
Ａを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜１２、ゲート電極材料（アルミニウム又は１％
Ｓｉ入りアルミニウム合金等）１１を形成する。ゲート
電極材料層１１は真空蒸着法又はスパッタ法で形成可能
である。

【０１９７】次いで、前述したのと同様にして各ゲート
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図２９の（１１）に示すよ
うに、全面にＳｉＯ₂膜（約２００ｎｍ厚）及びリンシ
リケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの
順に連続形成し、保護膜２５を形成する。

【０１９８】次いで、図２９の（１２）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。

【０１９９】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム合金等のスパ
ッタ膜を形成し、汎用フォトリソグラフィ及びエッチン
グ技術により、周辺駆動回路及び表示部のすべてのＴＦ
Ｔのソース電極２６と周辺駆動回路部のドレイン電極２
７を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス（Ｎ₂＋
Ｈ₂）中において、約４００℃／１ｈでシンター処理す
る。

【０２００】次いで、図５の（１５）〜図６の（１８）
に示した工程と同様にして行うことにより、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム又は１％Ｓｉ入りアルミニウム合金等
をゲート電極とするトップゲート型のｎＭＯＳＬＤＤ−
ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成する
ＣＭＯＳ駆動回路を作り込んだ、表示部−周辺駆動回路
部一体型のアクティブマトリクス基板３０を作製するこ
とができる。

【０２０１】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム合金等のゲート電極１１を形成しているので、その
活性化処理時の熱の影響はゲート電極材料の耐熱性とは
無関係となるため、トップゲート電極材料として比較的
耐熱性が低く、低コストのアルミニウム又は１％Ｓｉ入
りアルミニウム合金等でも使用可能となり、電極材料の
選択の幅も広がる。これは、表示部がボトムゲート型Ｍ
ＯＳＴＦＴの場合も同様である。

【０２０２】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路にトップゲート型ＭＯＳＴＦＴを設
ける場合について説明する。この例では、まず、前述し
た第７の実施の形態における図１９の（１）〜図２０の
（８）に示した工程と同様にして行い、続いて、図３０
の（８）に示すように、周辺駆動回路部のｐＭＯＳＴＦ
Ｔ部にＮ型ウエル７Ａを形成する。

【０２０３】次いで、図２７の（７）に示した工程と同
様にして、図３０の（９）に示すように表示部のＴＦＴ
部にリンイオン１４をドープし、ＬＤＤ部１５を形成す
る。

【０２０４】次いで、図２８の（８）に示した工程と同
様にして、図３１の（１０）に示すように表示部及び周
辺駆動回路部のｎＭＯＳＴＦＴ部にリンイオン１７をド
ープし、Ｎ⁺型ソース領域１８及びドレイン領域１９を
それぞれ形成する。

【０２０５】次いで、図２８の（９）に示した工程と同
様にして、図３１の（１１）に示すように周辺駆動回路
部のｐＭＯＳＴＦＴ部にボロンイオン２１をドープし、
Ｐ⁺型ソース領域２２及びドレイン領域２３をそれぞれ
形成する。

【０２０６】次いで、レジスト２０を除去し、続いて、
図３１の（１１）に示すように単結晶シリコン層７をパ
ターニングして能動素子部と受動素子部をアイランド化
し、その後、図３２の（１３）に示すように、単結晶シ
リコン層７、７Ａを前述したと同様に活性化処理し、さ
らに表示部においてその表面にゲート絶縁膜８０を形成
し、一方周辺駆動回路部においてはその表面にゲート絶
縁膜１２を形成する。

【０２０７】次いで、図３２の（１４）に示すように、
全面にスパッタ法で成膜したアルミニウム合金をパター
ニングし、表示部の各上部ゲート電極８３、周辺駆動回
路部の各ゲート電極１１を形成する。

【０２０８】次いで、図３２の（１５）に示すように、
全面にＳｉＯ₂膜（約２００ｎｍ厚）及びリンシリケー
トガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に連
続形成し、保護膜２５を形成する。

【０２０９】次いで、前述したのと同様にして周辺駆動
回路及び表示部の全てのＴＦＴのソース電極２６と周辺
駆動回路部のドレイン電極２７とを形成することによ
り、単結晶シリコン層７を用いた表示部及び周辺駆動回
路部に、それぞれアルミニウム合金等をゲート電極とす
るデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回
路を作り込んだ、表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板３０を作製することができる。

【０２１０】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウム合金等のゲート電極１１、
８３を形成しているので、その活性化処理時の熱の影響
はゲート電極材料の耐熱性とは無関係になるため、ゲー
ト電極材料として比較的耐熱性が低く、低コストのアル
ミニウム合金等でも使用可能となり、電極材料の選択の
幅も広がる。なお、図２９の（１１）の工程でソース電
極２６を（さらにはドレイン電極も）同時に形成するこ
とができるが、この場合には製造工程上有利となる。

【０２１１】なお、前述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型ＭＯＳ
ＴＦＴを作製するに際して、図３３（Ａ）に概略的に示
すように、段差４を設けるとこの上に成長する単結晶シ
リコン膜７が薄いために段切れ（接続不良）や細り（抵
抗の増大）を生じることがあるので、ソース電極２６
（又はドレイン電極）との接続を確実に行うためには、
図３３（Ｂ）、（Ｃ）に示すように、段差４を含む領域
上に電極を配置するのが望ましい。

【０２１２】なお、図２７の（７）に示した工程、又は
図３０の（９）に示した工程において、単結晶シリコン
層７上にトップゲート絶縁膜の形成し、さらにイオン注
入、活性化処理を順次行った後、トップゲート電極、ソ
ース、ドレイン電極をアルミニウム合金で同時に形成し
てもよい。

【０２１３】また、前記段差４については、前述したご
とく、図３４（Ａ）に示すように基板１に（さらにはそ
の上のＳｉＮ等の膜にも）形成したが、例えば、図３４
（Ｂ）に示すように基板１上のＳｉＮ膜５１これはガラ
ス基板１からのイオンの拡散ストッパ機能がある。）に
形成することもできる。このＳｉＮ膜５１の代わりに、
あるいはこのＳｉＮ膜５１の上に前記絶縁膜７２及び７
３を設け、これに段差４を形成してもよい。

【０２１４】＜第９の実施の形態＞図３５〜図３７を参
照して、本発明の第９の実施の形態を説明する。

【０２１５】本実施の形態では、前述した段差４の外側
に（すなわち、段差以外の基板１上に）各ＴＦＴを形成
した場合の各種例を示す。なお、単結晶シリコン層７や
ゲート／ソース／ドレイン電極２６、２７については簡
略に図示している。

【０２１６】まず、図３５にトップゲート型ＭＯＳＴＦ
Ｔを示す。図３５（ａ）では、段差４による凹部をソー
ス側の一辺にソース領域に沿って形成し、この凹部以外
の基板平坦面上において、単結晶シリコン層７上にゲー
ト絶縁膜１２及びゲート電極１１を形成している。同様
に、図３５（ｂ）では、段差４による凹部をソース領域
のみならず、チャネル長方向に沿ってドレイン領域端ま
で、すなわち２辺に亘ってＬ字パターンに形成してい
る。図３５（ｃ）では、段差４による凹部を、ＴＦＴ能
動領域を囲むように４辺に亘って矩形状に形成してい
る。図３５（ｄ）では、段差４による凹部を、３辺に亘
って形成している。ただし、隣り合う凹部と凹部との間
は連続していない。図３５（ｅ）では、段差４による凹
部を、２辺に亘ってＬ字パターンに形成している。ただ
し、隣り合う凹部と凹部との間は連続していない。

【０２１７】このように、各種パターンの段差４による
凹部が形成可能であると共に、ＴＦＴを凹部以外の平坦
面上に設けているので、ＴＦＴの作製自由度が高まり、
作製自体が容易になる。

【０２１８】次に、図３６にボトムゲート型ＭＯＳＴＦ
Ｔを示す。図３６（ａ）〜（ｄ）に示したように、ボト
ムゲート型ＭＯＳＴＦＴにおいても、図３５に示した各
種パターンの段差４（又は凹部）を同様に形成すること
ができる。すなわち、図３６（ａ）は図３５（ａ）に対
応した例であり、ボトムゲート型ＭＯＳＴＦＴを段差４
による凹部以外の平坦面上に形成したものである。同様
に、図３６（ｂ）は図３５（ｂ）に対応し、図３６
（ｃ）は図３５（ｃ）や（ｄ）に対応した例である。

【０２１９】次いで、図３７にデュアルゲート型ＭＯＳ
ＴＦＴを示す。図３５（ａ）、（ｂ）に示したように、
デュアルゲート型ＭＯＳＴＦＴにおいても、図３５に示
した各種パターンの段差４（又は凹部）を同様に形成す
ることができ、例えば図３５（ａ）や（ｃ）に示した段
差４の内側領域の平坦面上に、デュアルゲート型ＭＯＳ
ＴＦＴを作製することができる。

【０２２０】＜第１０の実施の形態＞図３８〜図４０を
参照して、本発明の第１０の実施の形態を説明する。

【０２２１】本実施の形態において図３８に示した例
は、自己整合型ＬＤＤ構造のＴＦＴ、例えばトップゲー
ト型ＬＤＤ−ＴＦＴを複数個連ねた、ダブルゲート型Ｍ
ＯＳＴＦＴに関するものである。すなわち、この例で
は、図３８に示したようにゲート電極１１を２つに分岐
させ、一方を第１のゲートとしての第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（ただし、単結晶シリコン層の中央部
においてゲート電極間にＮ⁺型領域１００を設け、低抵
抗化を図っている）。この場合、各ゲートに異なる電圧
を印加してもよいし、また何らかの原因で一方のゲート
が動作不能になったとしても、残りのゲートを用いるこ
とによってソース／ドレイン間でのキャリアの移動を行
うことができ、信頼性の高いデバイスとなる。

【０２２２】また、第１のＬＤＤ−ＴＦＴと第２のＬＤ
Ｄ−ＴＦＴとを直列に２個接続して各画素を駆動する薄
膜トランジスタを形成するようにしたので、オフ状態の
とき、各薄膜トランジスタのソース−ドレイン間に印加
される電圧を大幅に減少することができる。したがっ
て、オフ時に流れるリーク電流を少なくすることがで
き、液晶ディスプレイのコントラスト及び画質を良好に
改善することができる。また、前記ＬＤＤ−ＴＦＴにお
ける低濃度ドレイン領域と同じ半導体層のみを用いて前
記２つのＬＤＤ−ＴＦＴを接続するようにしているの
で、各トランジスタ間の接続距離を短くすることがで
き、ＬＤＤ−ＴＦＴを２個つなげても所要面積が大きく
ならないようにすることができる。なお、前記の第１、
第２のゲートは互いに完全に分離し、独立して動作させ
ることもできる。

【０２２３】図３９（Ａ）に示した例は、ボトムゲート
型ＭＯＳＴＦＴをダブルゲート構造としたものであり、
図３９（Ｂ）に示した例は、デュアルゲート型ＭＯＳＴ
ＦＴをダブルゲート構造としたものである。

【０２２４】これらのダブルゲート型ＭＯＳＴＦＴにあ
っても、前記のトップゲート型と同様の利点を有する。
また、特にデュアルゲート型では、上下のゲート部のい
ずれか一方が動作不能となっても、他方のゲート部を使
用できる利点がある。

【０２２５】図４０に、前記の各ダブルゲート型ＭＯＳ
ＴＦＴの等価回路図を示す。なお、前記においては、ゲ
ートを２つに分岐したが、３つ又はそれ以上に分岐又は
分割することもできる。これらのダブルゲート又はマル
チゲート構造においても、チャネル領域内に２以上の分
岐した同電位のゲート電極を有するか、又は分割された
異電位又は同電位のゲート電極を有するように構成する
ことができる。

【０２２６】＜第１１の実施の形態＞図４１を参照し
て、本発明の第１１の実施の形態を説明する。本実施の
形態では、ｎＭＯＳＴＦＴのデュアルゲート型構造のＴ
ＦＴにおいて、上下のゲート部のいずれか一方をトラン
ジスタ動作させるものの、他方のゲート部は次のように
動作させている。

【０２２７】すなわち、図４１（Ａ）に示す例では、ｎ
ＭＯＳＴＦＴにおいて、トップゲート側のゲート電極に
常に任意の負電圧を印加し、バックチャネルのリーク電
流を低減させている。トップゲート電極をオープンにす
ることにより、ボトムゲート型として使用することもで
きる。また、図４１（Ｂ）に示す例では、ボトムゲート
電極に常に任意の負電圧を印加し、バックチャネルのリ
ーク電流を低減させている。この場合も、ボトムゲート
電極をオープンにすることにより、トップゲート型とし
て使用することができる。なお、ｐＭＯＳＴＦＴの場合
には、常に任意の正電圧をゲート電極に印加することに
より、バックチャネルのリーク電流を減らすことができ
る。

【０２２８】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、前
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。

【０２２９】＜第１２の実施の形態＞図４２〜図５０を
参照して、本発明の第１２の実施の形態を説明する。前
述したように、トップゲート型、ボトムゲート型、デュ
アルゲート型の各ＴＦＴには、それぞれ構造上、機能上
の差異又は特長があることから、これらを表示部と周辺
駆動回路部との両方に設ける場合に、これらの各部間で
ＴＦＴを種々に組み合わせて設けることが有利になるこ
とがことがある。

【０２３０】例えば、図４２に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともトップゲート型を採用するか、あるいはそれらを混
在させることも可能である。この組み合わせについては
１２通り（No.1〜No.12 ）挙げられる。特に、周辺駆動
回路のＭＯＳＴＦＴにデュアルゲート構造を用いると、
このようなデュアルゲート構造は、上下のゲート部の選
択によってトップゲート型にもボトムゲート型にも容易
に変更することができ、また、周辺駆動回路の一部に大
きな駆動能力のＴＦＴが必要な場合には、デュアルゲー
ト型が必要となる場合もある。例えば、ＬＣＤ以外の電
気光学装置として本発明の有機ＥＬやＦＥＤ等に適用す
る場合は必要であると考えられる。

【０２３１】図４３及び図４４は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図４５及び図４６は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図４７及び図４
８は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図４９及び図５０は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせを、チャネル導電型別に示した各種の
例（No.1〜No.216）を示す図である。

【０２３２】このように、図４２に示したゲート構造別
の組み合わせは、具体的には図４３〜図５０に示したよ
うになる。これは、周辺駆動回路部がトップゲート型の
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合でも、同様の組み合わせが可能である。なお、図４
２〜図５０に示したＴＦＴの各種組み合わせは、ＴＦＴ
のチャネル領域などを単結晶シリコンで形成する場合に
限らず、多結晶シリコンやアモルファスシリコン（ただ
し、表示部のみ）で形成する場合にも同様に適用可能で
ある。

【０２３３】＜第１３の実施の形態＞図５１、図５２を
参照して、本発明の第１３の実施の形態を説明する。

【０２３４】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいてその周辺駆動回路部に、駆動能力の
向上の点から、本発明に基づいた前述の単結晶シリコン
層を用いてなるＴＦＴを設けている。ただし、これはト
ップゲート型に限らず、他のゲート型が混在していても
よく、チャネル導電型も種々であってよく、また単結晶
シリコン層以外の多結晶シリコン層を用いたＭＯＳＴＦ
Ｔが含まれていてもよい。

【０２３５】これに対し、表示部のＭＯＳＴＦＴについ
ては、単結晶シリコン層を用いるのが望ましいものの、
これに限らず、多結晶シリコンやアモルファスシリコン
層を用いたものであってよく、あるいは３種のシリコン
層のうちの２種が混在したものであってもよい。ただ
し、表示部をｎＭＯＳＴＦＴで形成する場合、アモルフ
ァスシリコン層を用いて形成しても実用的なスイッチン
グ速度が得られるものの、単結晶シリコン又は多結晶シ
リコンの方がＴＦＴ面積を小さくすることでき、画素欠
陥の低減についてもアモルファスシリコンより有利にな
る。なお、既述したグラフォエピタキシャル成長時に、
単結晶シリコンだけでなく多結晶シリコンも同時に生
じ、いわゆるＣＧＳ（Continuous grain silicon）構造
も含まれることもあるが、これも能動素子や受動素子の
形成に利用することができる。

【０２３６】図５１に、各部間でのＭＯＳＴＦＴの各種
組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図５２に
その具体例を示す。単結晶シリコンを用いると、電流能
力が向上するため素子を小さくでき、大画面化が可能と
なり、表示部では開口率が向上する。

【０２３７】なお、周辺駆動回路部では、前記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいのはもちろんで
ある。

【０２３８】＜第１４の実施の形態＞図５３を参照し
て、本発明の第１４の実施の形態を説明する。

【０２３９】本例の実施の形態は、前述した各実施の形
態がアクティブマトリクス駆動の例についてのものであ
るのに対し、本発明をパッシブマトリクス駆動に適用し
たものである。

【０２４０】すなわち、本実施形態においてその表示部
は、前述したＭＯＳＴＦＴのようなスイッチング素子を
設けず、対向する基板に形成した一対の電極間に印加す
る電圧による電位差でのみ、表示部の入射光又は反射光
が調光されるようになっている。こうした調光素子に
は、反射型、透過型のＬＣＤをはじめ、有機又は無機Ｅ
Ｌ（エレクトロルミネセンス表示素子）、ＦＥＤ（電界
放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。

【０２４１】＜第１５の実施の形態＞図５４を参照し
て、本発明の第１５の実施の形態を説明する。

【０２４２】本例の実施の形態は、本発明をＬＣＤ以外
の電気光学装置である、有機又は無機ＥＬ（エレクトロ
ルミネセンス素子）やＦＥＤ（電界放出型表示素子）、
ＬＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイ
オード表示素子）などに適用したものである。

【０２４３】図５４（Ａ）には、アクティブマトリクス
駆動のＥＬ素子を示す。このＥＬ素子は、例えばアモル
ファス有機化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍ
ｎを用いた無機ＥＬ層）９０を基板１上に設け、その下
部に既述した透明電極（ＩＴＯ）４１を形成し、上部に
陰極９１を形成してなるもので、これら両極間の電圧印
加によって所定色の発光がカラーフィルタ層６１を通し
て得られるようになっている。

【０２４４】このＥＬ素子においては、アクティブマト
リクス駆動により透明電極４１へデータ電圧を印加する
ため、ＭＯＳＴＦＴを基板１上に作り込んでいるが、こ
のＭＯＳＴＦＴは、基板１上の段差４をシードとしてレ
ーザ照射処理法によりグラフォエピタキシャル成長させ
て得られた単結晶シリコン層を用いてなる、本発明によ
る単結晶シリコンＭＯＳＴＦＴ（すなわち、ｎＭＯＳＬ
ＤＤ−ＴＦＴ）である。また、同様のＴＦＴは周辺駆動
回路にも設けられる。このような構成からなるＥＬ素子
は、単結晶シリコン層を用いたＭＯＳＬＤＤ−ＴＦＴで
駆動しているので、スイッチング速度が早く、またリー
ク電流も少ない。

【０２４５】なお、前記のフィルタ６１については、Ｅ
Ｌ層９０が特定色を発光するものであれば省略可能であ
る。また、ＥＬ素子の場合、駆動電圧が高いため、周辺
駆動回路部には、前記のＭＯＳＴＦＴ以外に、高耐圧の
ドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポーラ素子
など）を設けるのが有利である。

【０２４６】図５４（Ｂ）には、パッシブマトリクス駆
動のＦＥＤを示す。このＦＥＤは、対向するガラス基板
１−３２間の真空部において、両電極９２−９３間の印
加電圧によって冷陰極９４から放出された電子をゲート
ライン９５の選択によって対向する蛍光体層９６へ入射
させ、所定色の発光を得るものである。

【０２４７】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて形成された単結晶シリコ
ン層によるＭＯＳＴＦＴが設けられ、エミッタライン９
２の高速駆動に寄与している。なお、このＦＥＤは、各
画素に前記のＭＯＳＴＦＴを接続することにより、アク
ティブマトリクス駆動させることも可能になっている。

【０２４８】なお、図５４（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図５４（Ｂ）の素子において、ダイヤモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ヒ素など）の膜からなる発光部を駆動で
きる。あるいは、本発明のエピタキシャル成長法で発光
部の膜を単結晶成長させることも考えられる。

【０２４９】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々の変形が可能である。例
えば、前述した第５の実施の形態に、前述した第２又は
第３の実施の形態の手法を適用してもよい。また、ガラ
ス基板からのイオンの拡散防止のために基板表面にＳｉ
Ｎ膜（例えば５０〜２００ｎｍ厚）、さらには必要に応
じてＳｉＯ₂膜（例えば１００ｎｍ厚）を設けてもよ
く、またこれらの膜に既述した段差４を形成してもよ
い。前述した段差はＲＩＥ以外にもイオンミリンダ法な
どによっても形成可能である。

【０２５０】また、本発明は周辺駆動回路のＴＦＴに好
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。

【０２５１】

【発明の効果】以上説明したように本発明によれば、多
結晶シリコン又はアモルファスシリコン又はシリコンな
どの半導体材料を溶解した低融点金属層から、基板に形
成した段差をシードにして単結晶シリコン層などの単結
晶半導体層をグラフォエピタキシャル成長させて単結晶
シリコン層などの単結晶半導体層を形成し、このエピタ
キシャル成長層を、アクティブマトリクス基板などの駆
動基板の周辺駆動回路のトップゲート型ＭＯＳＴＦＴ
や、表示部−周辺駆動回路一体型のＬＣＤなどの電気光
学装置における周辺駆動回路のトップゲート型ＭＯＳＴ
ＦＴなどの能動素子、さらには抵抗、インダクタンス、
キャパシタンス等の受動素子のうちの少なくとも能動素
子に用いているので、以下の（Ａ）〜（Ｇ）に示す顕著
な効果を有する。

【０２５２】（Ａ）所定形状／寸法の段差を基板上に形
成し、その段差の底面の角（底角）をシードとしてグラ
フォエピタキシャル成長させることにより、５４０ｃｍ
²／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン
層などの単結晶半導体層が得られるので、高性能ドライ
バ内蔵の表示用薄膜半導体装置などの電気光学装置の製
造が可能となる。

【０２５３】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するＬＤＤ
（Lightly doped drain ）構造〕を有するｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、
高い駆動能力のｃＭＯＳ、ｎＭＯＳ、又はｐＭＯＳＴＦ
Ｔ、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。

【０２５４】（Ｃ）前記した多結晶シリコン又はアモル
ファスシリコンなどはプラズマＣＶＤ法や減圧ＣＶＤ法
などによって形成することが可能であり、また、低融点
金属層については真空蒸着法やスパッタ法などの公知の
方法で形成することが可能であり、さらに、前記したシ
リコンエピタキシャル成長時の加熱処理温度を９３０℃
以下にすることが可能であることから、絶縁基板上に比
較的低温で単結晶シリコン層を均一に形成することがで
きる。

【０２５５】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザアニールが不要となるから、生産性が高く、高価
な製造設備が不要でコストダウンが可能になる。

【０２５６】（Ｅ）このグラフォエピタキシャル成長で
は、スズ／シリコンの組成比、鉛／シリコンの組成比、
亜鉛／シリコンの組成比、スズ／亜鉛／シリコンの組成
比やスズ／鉛／シリコンの組成比、基板の加熱温度や冷
却速度等の調整により、広範囲のＰ型又はＮ型の導電型
と高移動度の単結晶シリコン層が容易に得られるので、
Ｖｔｈ（しきい値）調整が容易になり、低抵抗化による
高速動作も可能になる。

【０２５７】（Ｆ）また、半導体（アモルファスシリコ
ン又は多結晶シリコン）膜、あるいは半導体含有低融点
金属の成膜時に、Ｎ型あるいはＰ型のキャリア不純物
（ボロン、リン、アンチモン、ヒ素、ビスマス、アルミ
ニウムなど）を適量混入（導入）しておけば、グラフォ
エピタキシャル成長層からなる単結晶半導体層（単結晶
シリコン層）の不純物種及び／又はその濃度、すなわち
Ｐ型／Ｎ型等の導電型及び／又はキャリア濃度を任意に
制御することができる。

【０２５８】（Ｇ）低融点金属層を、金属スズあるいは
亜鉛あるいは鉛あるいはスズと亜鉛との合金あるいはス
ズと鉛との合金、又は、半導体を含有した金属スズある
いは亜鉛あるいは鉛あるいはスズと亜鉛との合金あるい
はスズと鉛との合金によって形成していることから、得
られた単結晶シリコン層（単結晶半導体層）中にスズや
鉛や亜鉛が混入してしまっても、これらは周期律表第４
族又は第２族の元素であってシリコン層中でキャリアに
ならず、そのためシリコン層は高抵抗なものとなる。ま
た、シリコン層中に残留するスズや鉛や亜鉛は結晶欠陥
を電気的に不活性にするため、得られたシリコン層は接
合リークが低減され、電子移動度が高められたものとな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。

【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図６】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図７】同、ＬＣＤの要部断面図である。

【図８】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。

【図９】グラフォエピタキシャル成長技術における、各
種段差形状とシリコン成長方位を示す概略断面図であ
る。

【図１０】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。

【図１１】同、ＬＣＤの等価回路図である。

【図１２】同、ＬＣＤの概略構成図である。

【図１３】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図１４】本発明の第３の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図１５】本発明の第４の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図１６】同、ＬＣＤの要部断面図である。

【図１７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図１８】本発明の第７の実施の形態によるＬＣＤの要
部断面図である。

【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２７】本発明の第８の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３２】同、ＬＣＤの主要部の各例を示す断面図であ
る。

【図３３】同、ＬＣＤの製造時の要部断面図である。

【図３４】同、ＬＣＤの製造時の要部断面図である。

【図３５】本発明の第９の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。

【図３６】同、ＬＣＤの各種ＴＦＴを示す断面図であ
る。

【図３７】同、ＬＣＤの要部断面図である。

【図３８】本発明の第１０の実施の形態によるＬＣＤの
要部断面図又は平面図である。

【図３９】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。

【図４０】同、ＬＣＤのＴＦＴの等価回路図である。

【図４１】本発明の第１１の実施の形態によるＬＣＤの
ＴＦＴの要部断面図である。

【図４２】本発明の第１２の実施の形態によるＬＣＤの
各部ＴＦＴの組み合わせを示す図である。

【図４３】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図４４】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図４５】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図４６】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図４７】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図４８】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図４９】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図５０】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図５１】本発明の第１３の実施の形態によるＬＣＤの
概略レイアウト図である。

【図５２】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図５３】本発明の第１４の実施の形態によるデバイス
の概略レイアウト図である。

【図５４】本発明の第１５の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。

【符号の説明】

１…基板、４…段差、５…シリコン膜、６…低融点金属
層、７…単結晶シリコン層、９…スパッタ膜、１１…ゲ
ート電極、１２…ゲート酸化膜、１４，１７…Ｎ型不純
物イオン、１５…ＬＤＤ部、１８，１９…Ｎ⁺型ソース
又はドレイン領域、２１…Ｐ型不純物イオン、２２，２
３…Ｐ⁺ソース又はドレイン領域、２５，３６…絶縁
膜、２６，２７，３１，４１…電極、２９…反射膜、３
０…ＬＣＤ（ＴＦＴ）基板

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤勇一東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者矢木肇東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 2H092 GA55 GA60 JA02 JA05 JA24 JA25 JA26 JA34 JA37 JA41 JB69 KA03 KA04 KA05 KA10 MA04 MA05 MA09 MA14 MA15 MA27 MA29 NA19 NA27 NA28 PA01 PA02 PA03 PA06 PA08 PA12 PA13 QA07 QA08 QA10 QA11 QA13 QA14 QA15 5F110 AA01 AA06 AA08 AA09 AA18 AA30 BB02 BB04 BB05 CC02 CC08 DD01 DD03 DD21 EE04 EE06 EE23 EE28 EE30 EE44 FF02 FF03 FF29 FF30 GG02 GG12 GG13 GG15 GG32 GG34 GG41 GG43 GG44 GG45 GG47 GG52 HJ01 HJ13 HL03 HL06 HL23 HM15 NN03 NN23 NN25 NN27 NN35 NN36 NN40 NN45 NN47 PP23 PP31 PP36 QQ04 QQ09 QQ11 QQ19

Claims

【特許請求の範囲】

【請求項１】画素電極が配された表示部と、この表示
部の周辺に配された周辺駆動回路部とを第１の基板上に
有し、この第１の基板と第２の基板との間に所定の光学
材料を介在させてなる電気光学装置において、前記第１の基板の一方の面上に段差が形成され、この段差を含む前記第１の基板上に、半導体からなる半
導体膜と、金属スズあるいは亜鉛あるいは鉛あるいはス
ズと亜鉛との合金あるいはスズと鉛との合金からなる低
融点金属層とが加熱処理され、又は、半導体を含有した
金属スズあるいは亜鉛あるいは鉛あるいはスズと亜鉛と
の合金あるいはスズと鉛との合金からなる低融点金属層
が加熱処理されて前記半導体が前記低融点金属層に溶解
させられ、さらに冷却処理により前記段差をシードとし
て該半導体がグラフォエピタキシャル成長させられ、析
出されてなる単結晶半導体層が設けられ、この単結晶半導体層が能動素子及び受動素子のうちの少
なくとも能動素子を構成していることを特徴とする電気
光学装置。
【請求項２】前記半導体がアモルファスシリコンや多
結晶シリコン等のシリコン材料であり、前記単結晶半導
体層が単結晶シリコン層である、請求項１記載の電気光
学装置。
【請求項３】前記単結晶半導体層は、Ｎ型あるいはＰ
型のキャリア不純物が混入されたことによってその比抵
抗が調整されてなる、請求項２記載の電気光学装置。
【請求項４】前記単結晶半導体層をチャネル領域、ソ
ース領域、及びドレイン領域とし、前記チャネル領域の
上部にゲート部を有する、トップゲート型の第１の薄膜
トランジスタが前記周辺駆動回路部の少なくとも一部を
構成している、請求項２記載の電気光学装置。
【請求項５】前記第１の基板と前記単結晶半導体層と
の間に拡散バリア層が設けられてなる、請求項２記載の
電気光学装置。
【請求項６】前記周辺駆動回路部において、前記第１
の薄膜トランジスタ以外に、多結晶又はアモルファスシ
リコン層をチャネル領域とし、このチャネル領域の上部
及び／又は下部にゲート部を有するトップゲート型、ボ
トムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは、前記単結晶シリコン層又は多結晶シリコ
ン層又はアモルファスシリコン層を用いたダイオード、
抵抗、キャパシタンス、インダクタンス素子などが設け
られている、請求項４記載の電気光学装置。
【請求項７】前記表示部において、前記画素電極をス
イッチングするためのスイッチング素子が前記第１の基
板上に設けられている、請求項４記載の電気光学装置。
【請求項８】前記第１の薄膜トランジスタが、チャネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型、又はデュアルゲート型のう
ちのトップゲート型であり、かつ、前記スイッチング素
子が、チャネル領域の上部及び／又は下部にゲート部を
有するトップゲート型、ボトムゲート型、又はデュアル
ゲート型の第２の薄膜トランジスタである、請求項７記
載の電気光学装置。
【請求項９】前記第２の薄膜トランジスタの上部ゲー
ト電極と前記第１の薄膜トランジスタのゲート電極とが
共通の材料で形成されてなる、請求項８記載の電気光学
装置。
【請求項１０】前記チャネル領域の下部に設けられた
ゲート電極は耐熱性材料で形成されている、請求項８記
載の電気光学装置。
【請求項１１】前記周辺駆動回路部及び前記表示部の
薄膜トランジスタがｎチャネル型、ｐチャネル型、又は
相補型の絶縁ゲート電界効果トランジスタを構成してい
る、請求項８記載の電気光学装置。
【請求項１２】前記周辺駆動回路部の前記薄膜トラン
ジスタが相補型とｎチャネル型との組、相補型とｐチャ
ネル型との組、又は相補型とｎチャネル型とｐチャネル
型との組からなる、請求項１１記載の電気光学装置。
【請求項１３】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部がＬＤＤ構造
を有し、このＬＤＤ構造がゲートとソースあるいはドレ
インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれＬＤＤ部を
有するダブルタイプである、請求項８記載の電気光学装
置。
【請求項１４】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタが、シングルゲート又はマルチ
ゲートに構成され、マルチゲートの場合には、チャネル
領域内に２以上の分岐した同電位の、又は分割された異
電位又は同電位のゲート電極を有する、請求項８記載の
電気光学装置。
【請求項１５】前記周辺駆動回路部及び／又は前記表
示部のｎ又はｐチャネル型の薄膜トランジスタがデュア
ルゲート型であるときには、上部又は下部ゲート電極が
電気的にオープンとされるかあるいは任意の負電圧（ｎ
チャネル型の場合）又は正電圧（ｐチャネル型の場合）
が印加され、ボトムゲート型又はトップゲート型の薄膜
トランジスタとして動作される、請求項８記載の電気光
学装置。
【請求項１６】前記周辺駆動回路部の薄膜トランジス
タがｎチャネル型、ｐチャネル型、又は相補型の前記第
１の薄膜トランジスタであり、前記表示部の薄膜トラン
ジスタが、単結晶シリコン層をチャネル領域とするとき
にはｎチャネル型、ｐチャネル型、又は相補型であり、
多結晶シリコン層をチャネル領域とするときにはｎチャ
ネル型、ｐチャネル型、又は相補型であり、アモルファ
スシリコン層をチャネル領域とするときにはｎチャネル
型、ｐチャネル型、又は相補型である、請求項１１記載
の電気光学装置。
【請求項１７】前記段差が、断面において底面に対し
側面が直角状もしくは下端側へ傾斜状となるような凹部
として形成されている、請求項２記載の電気光学装置。
【請求項１８】前記第１の薄膜トランジスタが、前記
第１の基板及び／又はその上の膜に形成された前記段差
による基板凹部内及び／又は外に設けられている、請求
項４記載の電気光学装置。
【請求項１９】前記段差が、前記能動素子である薄膜
トランジスタのチャネル領域、ソース領域及びドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成されている、請求項４記載の電気光学装置。
【請求項２０】前記段差を含む前記第１の基板上に単
結晶、多結晶又はアモルファスシリコン層が形成され、
前記第２の薄膜トランジスタが、前記単結晶、多結晶又
はアモルファスシリコン層をチャネル領域、ソース領域
及びドレイン領域とし、前記チャネル領域の上部及び／
又は下部にゲート部を有する、請求項８記載の電気光学
装置。
【請求項２１】前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極が前記段差を含む領域
上に形成されている、請求項２０記載の電気光学装置。
【請求項２２】前記第２の薄膜トランジスタが、前記
第１の基板及び／又はその上の膜に形成された前記段差
による基板凹部内及び／又は外に設けられている、請求
項２０記載の電気光学装置。
【請求項２３】前記段差が、前記第２の薄膜トランジ
スタの前記チャネル領域、前記ソース領域、及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成されている、請求項２０記載の電気光学装置。
【請求項２４】前記単結晶、多結晶、又はアモルファ
スシリコン層下のゲート電極がその側端部にて台形状に
なっている、請求項２０記載の電気光学装置。
【請求項２５】前記第１の基板と前記単結晶、多結
晶、又はアモルファスシリコン層との間に拡散バリア層
が設けられている、請求項２０記載の電気光学装置。
【請求項２６】前記第１の基板がガラス基板又は耐熱
性有機基板である、請求項２記載の電気光学装置。
【請求項２７】前記第１の基板が光学的に不透明又は
透明である、請求項２記載の電気光学装置。
【請求項２８】前記画素電極が反射型又は透過型の表
示部用として設けられている、請求項２記載の電気光学
装置。
【請求項２９】前記表示部が前記画素電極とカラーフ
ィルタ層との積層構造を有している、請求項２記載の電
気光学装置。
【請求項３０】前記画素電極が反射電極であるときに
は、樹脂膜に凹凸が形成され、この上に画素電極が設け
られ、また前記画素電極が透明電極であるときには、透
明平坦化膜によって表面が平坦化され、この平坦化面上
に前記画素電極が設けられている、請求項２記載の電気
光学装置。
【請求項３１】前記表示部が前記スイッチング素子に
よる駆動で発光又は調光を行うように構成された、請求
項７記載の電気光学装置。
【請求項３２】前記表示部に複数の前記画素電極がマ
トリクス状に配列され、これらの画素電極のそれぞれに
前記スイッチング素子が接続されている、請求項７記載
の電気光学装置。
【請求項３３】液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成された、請
求項２記載の電気光学装置。
【請求項３４】前記第１の基板上には、前記周辺駆動
回路部及び／又は表示部の動作を制御する制御部が設け
られている、請求項１記載の電気光学装置。
【請求項３５】前記制御部は、ＣＰＵ、メモリ、又は
これらを混載してなるシステムＬＳＩから構成されてな
る、請求項３４記載の電気光学装置。
【請求項３６】画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを基板上に有す
る、電気光学装置用の駆動基板において、前記基板の一方の面上に段差が形成され、この段差を含む前記基板上に、半導体からなる半導体膜
と、金属スズあるいは亜鉛あるいは鉛あるいはスズと亜
鉛との合金あるいはスズと鉛との合金からなる低融点金
属層とが加熱処理され、又は、半導体を含有した金属ス
ズあるいは亜鉛あるいは鉛あるいはスズと亜鉛との合金
あるいはスズと鉛との合金からなる低融点金属層が加熱
処理されて前記半導体が前記低融点金属層に溶解させら
れ、さらに冷却処理により前記段差をシードとして該半
導体がグラフォエピタキシャル成長させられ、析出され
てなる単結晶半導体層が設けられ、この単結晶半導体層が能動素子及び受動素子のうちの少
なくとも能動素子を構成していることを特徴とする電気
光学装置用の駆動基板。
【請求項３７】前記半導体がアモルファスシリコンや
多結晶シリコン等のシリコン材料であり、前記単結晶半
導体層が単結晶シリコン層である、請求項３６記載の電
気光学装置用の駆動基板。
【請求項３８】前記単結晶半導体層は、Ｎ型あるいは
Ｐ型のキャリア不純物が混入されたことによってその比
抵抗が調整されてなる、請求項３７記載の電気光学装置
用の駆動基板。
【請求項３９】前記単結晶半導体層をチャネル領域、
ソース領域、及びドレイン領域とし、前記チャネル領域
の上部にゲート部を有する、トップゲート型の第１の薄
膜トランジスタが前記周辺駆動回路部の少なくとも一部
を構成している、請求項３７記載の電気光学装置用の駆
動基板。
【請求項４０】前記基板と前記単結晶半導体層との間
に拡散バリア層が設けられてなる、請求項３７記載の電
気光学装置用の駆動基板。
【請求項４１】前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャネル領域とし、このチャネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは、前記単結晶シリコン層又は多結晶シリコ
ン層又はアモルファスシリコン層を用いたダイオード、
抵抗、キャパシタンス、インダクタンス素子などが設け
られている、請求項３９記載の電気光学装置用の駆動基
板。
【請求項４２】前記表示部において、前記画素電極を
スイッチングするためのスイッチング素子が前記基板上
に設けられている、請求項３９記載の電気光学装置用の
駆動基板。
【請求項４３】前記第１の薄膜トランジスタが、チャ
ネル領域の上部及び／又は下部にゲート部を有するトッ
プゲート型、ボトムゲート型、又はデュアルゲート型の
うちのトップゲート型であり、かつ、前記スイッチング
素子が、チャネル領域の上部及び／又は下部にゲート部
を有するトップゲート型、ボトムゲート型、又はデュア
ルゲート型の第２の薄膜トランジスタである、請求項４
２記載の電気光学装置用の駆動基板。
【請求項４４】前記第２の薄膜トランジスタの上部ゲ
ート電極と前記第１の薄膜トランジスタのゲート電極と
が共通の材料で形成されてなる、請求項４３記載の電気
光学装置用の駆動基板。
【請求項４５】前記チャネル領域の下部に設けられた
ゲート電極は耐熱性材料で形成されている、請求項４３
記載の電気光学装置用の駆動基板。
【請求項４６】前記周辺駆動回路部及び前記表示部の
薄膜トランジスタがｎチャネル型、ｐチャネル型、又は
相補型の絶縁ゲート電界効果トランジスタを構成してい
る、請求項４３記載の電気光学装置用の駆動基板。
【請求項４７】前記周辺駆動回路部の前記薄膜トラン
ジスタが相補型とｎチャネル型との組、相補型とｐチャ
ネル型との組、又は相補型とｎチャネル型とｐチャネル
型との組からなる、請求項４６記載の電気光学装置用の
駆動基板。
【請求項４８】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部がＬＤＤ構造
を有し、このＬＤＤ構造がゲートとソースあるいはドレ
インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれＬＤＤ部を
有するダブルタイプである、請求項４３記載の電気光学
装置用の駆動基板。
【請求項４９】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタが、シングルゲート又はマルチ
ゲートに構成され、マルチゲートの場合には、チャネル
領域内に２以上の分岐した同電位の、又は分割された異
電位又は同電位のゲート電極を有する、請求項４３記載
の電気光学装置用の駆動基板。
【請求項５０】前記周辺駆動回路部及び／又は前記表
示部のｎ又はｐチャネル型の薄膜トランジスタがデュア
ルゲート型であるときには、上部又は下部ゲート電極が
電気的にオープンとされるかあるいは任意の負電圧（ｎ
チャネル型の場合）又は正電圧（ｐチャネル型の場合）
が印加され、ボトムゲート型又はトップゲート型の薄膜
トランジスタとして動作される、請求項４３記載の電気
光学装置用の駆動基板。
【請求項５１】前記周辺駆動回路部の薄膜トランジス
タがｎチャネル型、ｐチャネル型、又は相補型の前記第
１の薄膜トランジスタであり、前記表示部の薄膜トラン
ジスタが、単結晶シリコン層をチャネル領域とするとき
にはｎチャネル型、ｐチャネル型、又は相補型であり、
多結晶シリコン層をチャネル領域とするときにはｎチャ
ネル型、ｐチャネル型、又は相補型であり、アモルファ
スシリコン層をチャネル領域とするときにはｎチャネル
型、ｐチャネル型、又は相補型である、請求項４６記載
の電気光学装置用の駆動基板。
【請求項５２】前記段差が、断面において底面に対し
側面が直角状もしくは下端側へ傾斜状となるような凹部
として形成されている、請求項３７記載の電気光学装置
用の駆動基板。
【請求項５３】前記第１の薄膜トランジスタが、前記
基板及び／又はその上の膜に形成された前記段差による
基板凹部内及び／又は外に設けられている、請求項３９
記載の電気光学装置用の駆動基板。
【請求項５４】前記段差が、前記能動素子である薄膜
トランジスタのチャネル領域、ソース領域及びドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成されている、請求項３９記載の電気光学装置用の駆動
基板。
【請求項５５】前記段差を含む前記基板上に単結晶、
多結晶又はアモルファスシリコン層が形成され、前記第
２の薄膜トランジスタが、前記単結晶、多結晶又はアモ
ルファスシリコン層をチャネル領域、ソース領域及びド
レイン領域とし、前記チャネル領域の上部及び／又は下
部にゲート部を有する、請求項４３記載の電気光学装置
用の駆動基板。
【請求項５６】前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極が前記段差を含む領域
上に形成されている、請求項５５記載の電気光学装置用
の駆動基板。
【請求項５７】前記第２の薄膜トランジスタが、前記
基板及び／又はその上の膜に形成された前記段差による
基板凹部内及び／又は外に設けられている、請求項５５
記載の電気光学装置用の駆動基板。
【請求項５８】前記段差が、前記第２の薄膜トランジ
スタの前記チャネル領域、前記ソース領域、及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成されている、請求項５５記載の電気光学装置用
の駆動基板。
【請求項５９】前記単結晶、多結晶、又はアモルファ
スシリコン層下のゲート電極がその側端部にて台形状に
なっている、請求項５５記載の電気光学装置用の駆動基
板。
【請求項６０】前記基板と前記単結晶、多結晶、又は
アモルファスシリコン層との間に拡散バリア層が設けら
れている、請求項５５記載の電気光学装置用の駆動基
板。
【請求項６１】前記基板がガラス基板又は耐熱性有機
基板である、請求項３７記載の電気光学装置用の駆動基
板。
【請求項６２】前記基板が光学的に不透明又は透明で
ある、請求項３７記載の電気光学装置用の駆動基板。
【請求項６３】前記画素電極が反射型又は透過型の表
示部用として設けられている、請求項３７記載の電気光
学装置用の駆動基板。
【請求項６４】前記表示部が前記画素電極とカラーフ
ィルタ層との積層構造を有している、請求項３７記載の
電気光学装置用の駆動基板。
【請求項６５】前記画素電極が反射電極であるときに
は、樹脂膜に凹凸が形成され、この上に画素電極が設け
られ、また前記画素電極が透明電極であるときには、透
明平坦化膜によって表面が平坦化され、この平坦化面上
に前記画素電極が設けられている、請求項３７記載の電
気光学装置用の駆動基板。
【請求項６６】前記表示部が前記スイッチング素子に
よる駆動で発光又は調光を行うように構成された、請求
項４２記載の電気光学装置用の駆動基板。
【請求項６７】前記表示部に複数の前記画素電極がマ
トリクス状に配列され、これらの画素電極のそれぞれに
前記スイッチング素子が接続されている、請求項４２記
載の電気光学装置用の駆動基板。
【請求項６８】液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成された、請
求項３７記載の電気光学装置用の駆動基板。
【請求項６９】前記基板上には、前記周辺駆動回路部
及び／又は表示部の動作を制御する制御部が設けられて
いる、請求項３６記載の電気光学装置用の駆動基板。
【請求項７０】前記制御部は、ＣＰＵ、メモリ、又は
これらを混載してなるシステムＬＳＩから構成されてな
る、請求項６９記載の電気光学装置用の駆動基板。
【請求項７１】画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを第１の基板上
に有し、この第１の基板と第２の基板との間に所定の光
学材料を介在させてなる電気光学装置の製造方法におい
て、前記第１の基板の一方の面上に段差を形成する工程と、前記段差を含む前記第１の基板上に、半導体からなる半
導体膜と金属スズあるいは亜鉛あるいは鉛あるいはスズ
と亜鉛との合金あるいはスズと鉛との合金からなる低融
点金属層とを形成するか、又は、半導体を含有した金属
スズあるいは亜鉛あるいは鉛あるいはスズと亜鉛との合
金あるいはスズと鉛との合金からなる低融点金属層とを
形成する工程と、加熱処理によって前記半導体を前記低融点金属層に溶解
させる工程と、半導体を前記低融点金属層に溶解させた後、冷却処理に
より前記段差をシードとして該半導体をグラフォエピタ
キシャル成長させ、単結晶半導体層を析出させる工程
と、この単結晶半導体層に所定の処理を施して能動素子及び
受動素子のうちの少なくとも能動素子を形成する工程
と、を有することを特徴とする電気光学装置の製造方
法。
【請求項７２】前記半導体がアモルファスシリコンや
多結晶シリコン等のシリコン材料であり、前記単結晶半
導体層が単結晶シリコン層である、請求項７１記載の電
気光学装置の製造方法。
【請求項７３】前記半導体の成膜時に、Ｎ型あるいは
Ｐ型のキャリア不純物を混入することによって得られる
半導体膜の不純物種及び／又はその濃度を制御する、請
求項７２記載の電気光学装置の製造方法。
【請求項７４】前記単結晶半導体層に前記所定の処理
を行うに先立ち、該単結晶半導体層にＮ型あるいはＰ型
のキャリア不純物を混入してその比抵抗を調整する、請
求項７２記載の電気光学装置の製造方法。
【請求項７５】前記アモルファスシリコン又は多結晶
シリコンからなる膜を低温成膜技術で形成し、この上又
は下に前記低融点金属層を配設するか、あるいは、前記
半導体を含有した低融点金属層を配設し、その後、前記
加熱処理および冷却処理を行う、請求項７２記載の電気
光学装置の製造方法。
【請求項７６】前記単結晶半導体層の成長後に、この単結晶半導体層に所定の処理を施してチャネル領
域、ソース領域及びドレイン領域を形成する工程と、前記チャネル領域の上部にゲート部を有し、前記周辺駆
動回路部の少なくとも一部を構成するトップゲート型の
第１の薄膜トランジスタを形成する工程と、を有する請
求項７２記載の電気光学装置の製造方法。
【請求項７７】前記第１の基板上に拡散バリア層を形
成し、この上に前記半導体からなる膜、又は前記半導体
を含有した低融点金属層を形成する、請求項７２記載の
電気光学装置の製造方法。
【請求項７８】前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャネル領域とし、このチャネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは、前記単結晶シリコン層又は多結晶シリコ
ン層又はアモルファスシリコン層を用いたダイオード、
抵抗、キャパシタンス、インダクタンス素子などを設け
る、請求項７６記載の電気光学装置の製造方法。
【請求項７９】前記表示部において、前記画素電極を
スイッチングするためのスイッチング素子を前記第１の
基板上に設ける、請求項７６記載の電気光学装置の製造
方法。
【請求項８０】前記第１の薄膜トランジスタを、チャ
ネル領域の上部及び／又は下部にゲート部を有するトッ
プゲート型、ボトムゲート型、又はデュアルゲート型の
うちのトップゲート型とし、前記スイッチング素子として、チャネル領域の上部及び
／又は下部にゲート部を有するトップゲート型、ボトム
ゲート型、又はデュアルゲート型の第２の薄膜トランジ
スタを形成する、請求項７９記載の電気光学装置の製造
方法。
【請求項８１】前記第２の薄膜トランジスタの上部ゲ
ート電極と前記第１の薄膜トランジスタのゲート電極と
が共通の材料で形成されてなる、請求項８０記載の電気
光学装置の製造方法。
【請求項８２】前記単結晶シリコン層を析出させた
後、この単結晶シリコン層上にゲート絶縁膜とゲート電
極とからなる上部ゲート部を形成し、この上部ゲート部
をマスクとして前記単結晶シリコン層にＮ型あるいはＰ
型のキャリア不純物を導入し、前記チャネル領域、ソー
ス領域及びドレイン領域を形成する、請求項７６記載の
電気光学装置の製造方法。
【請求項８３】前記第２の薄膜トランジスタをボトム
ゲート型又はデュアルゲート型とするときには、前記チ
ャネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記段差の形成工程を含めて
前記第１の薄膜トランジスタと共通の工程を経て前記第
２の薄膜トランジスタを形成する、請求項８０記載の電
気光学装置の製造方法。
【請求項８４】前記下部ゲート部上に前記単結晶半導
体層を形成した後、この単結晶半導体層にＮ型あるいは
Ｐ型のキャリア不純物を導入してソース及びドレイン領
域を形成し、その後活性化処理を行う、請求項８３記載
の電気光学装置の製造方法。
【請求項８５】前記単結晶半導体層の形成後にレジス
トをマスクとして前記第２の薄膜トランジスタの各ソー
ス及びドレイン領域を前記不純物のイオン注入で形成
し、このイオン注入後に前記活性化を行い、ゲート絶縁
膜の形成後に、前記第２の薄膜トランジスタの上部ゲー
ト電極を形成する、請求項８４記載の電気光学装置の製
造方法。
【請求項８６】前記第２の薄膜トランジスタがトップ
ゲート型である場合に、前記単結晶半導体層の形成後に
レジストをマスクとして前記第２の薄膜トランジスタの
各ソース及びドレイン領域を不純物のイオン注入で形成
し、このイオン注入後に活性化処理を行い、その後前記
第２の薄膜トランジスタのゲート絶縁膜とゲート電極と
からなるゲート部を形成する、請求項８０記載の電気光
学装置の製造方法。
【請求項８７】前記第２の薄膜トランジスタがトップ
ゲート型である場合に、前記単結晶半導体層の形成後に
前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性材
料からなるゲート電極を形成してゲート部を形成し、こ
のゲート部をマスクとして前記第１及び第２の薄膜トラ
ンジスタの各ソース及びドレイン領域を不純物元素のイ
オン注入で形成し、このイオン注入後に活性化処理を行
う、請求項８０記載の電気光学装置の製造方法。
【請求項８８】前記周辺駆動回路部及び前記表示部の
薄膜トランジスタとして、ｎチャネル型、ｐチャネル
型、又は相補型の絶縁ゲート電界効果トランジスタを構
成する、請求項８０記載の電気光学装置の製造方法。
【請求項８９】前記周辺駆動回路部の前記薄膜トラン
ジスタを相補型とｎチャネル型との組、相補型とｐチャ
ネル型との組、又は相補型とｎチャネル型とｐチャネル
型との組で形成する、請求項８８記載の電気光学装置の
製造方法。
【請求項９０】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部をＬＤＤ構造
とし、このＬＤＤ構造をゲートとソースあるいはドレイ
ンとの間にＬＤＤ部を有するシングルタイプ、又はゲー
トとソース及びドレインとの間にそれぞれＬＤＤ部を有
するダブルタイプとする、請求項８３記載の電気光学装
置の製造方法。
【請求項９１】前記ＬＤＤ構造を形成する際に用いた
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項９０記載の電気光学装置の製造方法。
【請求項９２】前記第１の基板の一方の面上に単結
晶、多結晶又はアモルファスシリコン層を形成し、前記
単結晶、多結晶、又はアモルファスシリコン層をチャネ
ル領域、ソース領域及びドレイン領域とし、その上部及
び／又は下部にゲート部を有する前記第２の薄膜トラン
ジスタを形成する、請求項８８記載の電気光学装置の製
造方法。
【請求項９３】前記周辺駆動回路部の薄膜トランジス
タをｎチャネル型、ｐチャネル型、又は相補型の前記第
１の薄膜トランジスタとし、前記表示部の薄膜トランジ
スタを、単結晶シリコン層をチャネル領域とするときに
はｎチャネル型、ｐチャネル型、又は相補型とし、多結
晶シリコン層をチャネル領域とするときにはｎチャネル
型、ｐチャネル型、又は相補型とし、アモルファスシリ
コン層をチャネル領域とするときにはｎチャネル型、ｐ
チャネル型、又は相補型とする、請求項９２記載の電気
光学装置の製造方法。
【請求項９４】前記段差を、底面において底面に対し
側面が直角状もしくは下端側へ傾斜状となるような凹部
として形成する、請求項７２記載の電気光学装置の製造
方法。
【請求項９５】前記第１の薄膜トランジスタを、前記
第１の基板上に形成された前記段差による基板凹部内及
び／又は外に設ける、請求項７６記載の電気光学装置の
製造方法。
【請求項９６】前記段差を、前記能動素子である薄膜
トランジスタのチャネル領域、ソース領域、及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成する、請求項７６記載の電気光学装置の製造方法。
【請求項９７】前記段差を形成した第１の基板上に単
結晶、多結晶、又はアモルファスシリコン層を形成し、
前記単結晶、多結晶、又はアモルファスシリコン層をチ
ャネル領域、ソース領域、及びドレイン領域とし、前記
チャネル領域の上部及び／又は下部にゲート部を有する
前記第２の薄膜トランジスタを形成する、請求項８０記
載の電気光学装置の製造方法。
【請求項９８】前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項９７記載の電気光学装置の製造方
法。
【請求項９９】前記第２の薄膜トランジスタを、前記
第１の基板上に形成された前記段差による基板凹部内及
び／又は外に設ける、請求項９７記載の電気光学装置の
製造方法。
【請求項１００】前記段差を、前記第２の薄膜トラン
ジスタの前記チャネル領域、前記ソース領域、及び前記
ドレイン領域で形成される素子領域の少なくとも一辺に
沿って形成する、請求項９７記載の電気光学装置の製造
方法。
【請求項１０１】前記単結晶、多結晶、又はアモルフ
ァスシリコン層下のゲート電極をその側端部にて台形状
にする、請求項９７記載の電気光学装置の製造方法。
【請求項１０２】前記第１の基板と前記単結晶、多結
晶、又はアモルファスシリコン層との間に拡散バリア層
を設ける、請求項９７記載の電気光学装置の製造方法。
【請求項１０３】前記第１の基板をガラス基板又は耐
熱性有機基板とする、請求項７２記載の電気光学装置の
製造方法。
【請求項１０４】前記第１の基板を光学的に不透明又
は透明とする、請求項７２記載の電気光学装置の製造方
法。
【請求項１０５】前記画素電極を反射型又は透過型の
表示部用として設ける、請求項７２記載の電気光学装置
の製造方法。
【請求項１０６】前記表示部に前記画素電極とカラー
フィルタ層との積層構造を設ける、請求項７２記載の電
気光学装置の製造方法。
【請求項１０７】前記画素電極が反射電極であるとき
には、樹脂膜に凹凸を形成し、この上に画素電極を設
け、また前記画素電極が透明電極であるときには、透明
平坦化膜によって表面を平坦化し、この平坦化面上に前
記画素電極を設ける、請求項７２記載の電気光学装置の
製造方法。
【請求項１０８】前記表示部が前記スイッチング素子
による駆動で発光又は調光を行うように構成する、請求
項７９記載の電気光学装置の製造方法。
【請求項１０９】前記表示部に複数の前記画素電極を
マトリクス状に配列し、これらの画素電極のそれぞれに
前記スイッチング素子を接続する、請求項７９記載の電
気光学装置の製造方法。
【請求項１１０】液晶表示装置、エレクトロルミネセ
ンス表示装置、電界放出型表示装置、発光ポリマー表示
装置、発光ダイオード表示装置などとして構成する、請
求項７２記載の電気光学装置の製造方法。
【請求項１１１】前記単結晶半導体層に所定の処理を
施し、前記周辺駆動回路部及び／又は表示部の動作を制
御する制御部を構成するための素子を形成する工程を有
する、請求項７１記載の電気光学装置の製造方法。
【請求項１１２】前記制御部を構成するための素子
が、ＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦＴ
等の能動素子や、抵抗、コンデンサ、インダクタンス等
の受動素子からなる、請求項１１１記載の電気光学装置
の製造方法。
【請求項１１３】画素電極が配された表示部と、この
表示部の周辺に配された周辺駆動回路部とを基板上に有
する、電気光学装置用の駆動基板の製造方法において、前記基板の一方の面上に段差を形成する工程と、前記段差を含む前記基板上に、半導体からなる半導体膜
と金属スズあるいは亜鉛あるいは鉛あるいはスズと亜鉛
との合金あるいはスズと鉛との合金からなる低融点金属
層とを形成するか、又は、半導体を含有した金属スズあ
るいは亜鉛あるいは鉛あるいはスズと亜鉛との合金ある
いはスズと鉛との合金からなる低融点金属層とを形成す
る工程と、加熱処理によって前記半導体を前記低融点金属層に溶解
させる工程と、半導体を前記低融点金属層に溶解させた後、冷却処理に
より前記段差をシードとして該半導体をグラフォエピタ
キシャル成長させ、単結晶半導体層を析出させる工程
と、この単結晶半導体層に所定の処理を施して能動素子及び
受動素子のうちの少なくとも能動素子を形成する工程
と、を有することを特徴とする電気光学装置用の駆動基
板の製造方法。
【請求項１１４】前記半導体がアモルファスシリコン
や多結晶シリコン等のシリコン材料であり、前記単結晶
半導体層が単結晶シリコン層である、請求項１１３記載
の電気光学装置用の駆動基板の製造方法。
【請求項１１５】前記半導体の成膜時に、Ｎ型あるい
はＰ型のキャリア不純物を混入することによって得られ
る半導体膜の不純物種及び／又はその濃度を制御する、
請求項１１４記載の電気光学装置用の駆動基板の製造方
法。
【請求項１１６】前記単結晶半導体層に前記所定の処
理を行うに先立ち、該単結晶半導体層にＮ型あるいはＰ
型のキャリア不純物を混入してその比抵抗を調整する、
請求項１１４記載の電気光学装置用の駆動基板の製造方
法。
【請求項１１７】前記アモルファスシリコン又は多結
晶シリコンからなる膜を低温成膜技術で形成し、この上
又は下に前記低融点金属層を配設するか、あるいは、前
記半導体を含有した低融点金属層を配設し、その後、前
記加熱処理および冷却処理を行う、請求項１１４記載の
電気光学装置用の駆動基板の製造方法。
【請求項１１８】前記単結晶半導体層の成長後に、この単結晶半導体層に所定の処理を施してチャネル領
域、ソース領域及びドレイン領域を形成する工程と、前記チャネル領域の上部にゲート部を有し、前記周辺駆
動回路部の少なくとも一部を構成するトップゲート型の
第１の薄膜トランジスタを形成する工程と、を有する請
求項１１４記載の電気光学装置用の駆動基板の製造方
法。
【請求項１１９】前記基板上に拡散バリア層を形成
し、この上に前記半導体からなる膜、又は前記半導体を
含有した低融点金属層を形成する、請求項１１４記載の
電気光学装置用の駆動基板の製造方法。
【請求項１２０】前記周辺駆動回路部において、前記
第１の薄膜トランジスタ以外に、多結晶又はアモルファ
スシリコン層をチャネル領域とし、このチャネル領域の
上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
リコン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項１１８記載の電気光学装置用の駆動基板
の製造方法。
【請求項１２１】前記表示部において、前記画素電極
をスイッチングするためのスイッチング素子を前記基板
上に設ける、請求項１１８記載の電気光学装置用の駆動
基板の製造方法。
【請求項１２２】前記第１の薄膜トランジスタを、チ
ャネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型、又はデュアルゲート型
のうちのトップゲート型とし、前記スイッチング素子として、チャネル領域の上部及び
／又は下部にゲート部を有するトップゲート型、ボトム
ゲート型、又はデュアルゲート型の第２の薄膜トランジ
スタを形成する、請求項１２１記載の電気光学装置用の
駆動基板の製造方法。
【請求項１２３】前記第２の薄膜トランジスタの上部
ゲート電極と前記第１の薄膜トランジスタのゲート電極
とが共通の材料で形成されてなる、請求項１２２記載の
電気光学装置用の駆動基板の製造方法。
【請求項１２４】前記単結晶シリコン層を析出させた
後、この単結晶シリコン層上にゲート絶縁膜とゲート電
極とからなる上部ゲート部を形成し、この上部ゲート部
をマスクとして前記単結晶シリコン層にＮ型あるいはＰ
型のキャリア不純物を導入し、前記チャネル領域、ソー
ス領域及びドレイン領域を形成する、請求項１１８記載
の電気光学装置用の駆動基板の製造方法。
【請求項１２５】前記第２の薄膜トランジスタをボト
ムゲート型又はデュアルゲート型とするときには、前記
チャネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成する、請求項１２２記載
の電気光学装置用の駆動基板の製造方法。
【請求項１２６】前記下部ゲート部上に前記単結晶半
導体層を形成した後、この単結晶半導体層にＮ型あるい
はＰ型のキャリア不純物を導入してソース及びドレイン
領域を形成し、その後活性化処理を行う、請求項１２５
記載の電気光学装置用の駆動基板の製造方法。
【請求項１２７】前記単結晶半導体層の形成後にレジ
ストをマスクとして前記第２の薄膜トランジスタの各ソ
ース及びドレイン領域を前記不純物のイオン注入で形成
し、このイオン注入後に前記活性化を行い、ゲート絶縁
膜の形成後に、前記第２の薄膜トランジスタの上部ゲー
ト電極を形成する、請求項１２６記載の電気光学装置用
の駆動基板の製造方法。
【請求項１２８】前記第２の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
にレジストをマスクとして前記第２の薄膜トランジスタ
の各ソース及びドレイン領域を不純物のイオン注入で形
成し、このイオン注入後に活性化処理を行い、その後前
記第２の薄膜トランジスタのゲート絶縁膜とゲート電極
とからなるゲート部を形成する、請求項１２２記載の電
気光学装置用の駆動基板の製造方法。
【請求項１２９】前記第２の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
に前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性
材料からなるゲート電極を形成してゲート部を形成し、
このゲート部をマスクとして前記第１及び第２の薄膜ト
ランジスタの各ソース及びドレイン領域を不純物元素の
イオン注入で形成し、このイオン注入後に活性化処理を
行う、請求項１２２記載の電気光学装置用の駆動基板の
製造方法。
【請求項１３０】前記周辺駆動回路部及び前記表示部
の薄膜トランジスタとして、ｎチャネル型、ｐチャネル
型、又は相補型の絶縁ゲート電界効果トランジスタを構
成する、請求項１２２記載の電気光学装置用の駆動基板
の製造方法。
【請求項１３１】前記周辺駆動回路部の前記薄膜トラ
ンジスタを相補型とｎチャネル型との組、相補型とｐチ
ャネル型との組、又は相補型とｎチャネル型とｐチャネ
ル型との組で形成する、請求項１３０記載の電気光学装
置用の駆動基板の製造方法。
【請求項１３２】前記周辺駆動回路部及び／又は前記
表示部の薄膜トランジスタの少なくとも一部をＬＤＤ構
造とし、このＬＤＤ構造をゲートとソースあるいはドレ
インとの間にＬＤＤ部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれＬＤＤ部を
有するダブルタイプとする、請求項１２５記載の電気光
学装置用の駆動基板の製造方法。
【請求項１３３】前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行う、請求項１３２記載の電気光学装置用の駆動基
板の製造方法。
【請求項１３４】前記基板の一方の面上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記単結
晶、多結晶、又はアモルファスシリコン層をチャネル領
域、ソース領域及びドレイン領域とし、その上部及び／
又は下部にゲート部を有する前記第２の薄膜トランジス
タを形成する、請求項１３０記載の電気光学装置用の駆
動基板の製造方法。
【請求項１３５】前記周辺駆動回路部の薄膜トランジ
スタをｎチャネル型、ｐチャネル型、又は相補型の前記
第１の薄膜トランジスタとし、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層をチャネル領域とするとき
にはｎチャネル型、ｐチャネル型、又は相補型とし、多
結晶シリコン層をチャネル領域とするときにはｎチャネ
ル型、ｐチャネル型、又は相補型とし、アモルファスシ
リコン層をチャネル領域とするときにはｎチャネル型、
ｐチャネル型、又は相補型とする、請求項１３４記載の
電気光学装置用の駆動基板の製造方法。
【請求項１３６】前記段差を、底面において底面に対
し側面が直角状もしくは下端側へ傾斜状となるような凹
部として形成する、請求項１１４記載の電気光学装置用
の駆動基板の製造方法。
【請求項１３７】前記第１の薄膜トランジスタを、前
記基板上に形成された前記段差による基板凹部内及び／
又は外に設ける、請求項１１８記載の電気光学装置用の
駆動基板の製造方法。
【請求項１３８】前記段差を、前記能動素子である薄
膜トランジスタのチャネル領域、ソース領域、及びドレ
イン領域で形成される素子領域の少なくとも一辺に沿っ
て形成する、請求項１１８記載の電気光学装置用の駆動
基板の製造方法。
【請求項１３９】前記段差を形成した基板上に単結
晶、多結晶、又はアモルファスシリコン層を形成し、前
記単結晶、多結晶、又はアモルファスシリコン層をチャ
ネル領域、ソース領域、及びドレイン領域とし、前記チ
ャネル領域の上部及び／又は下部にゲート部を有する前
記第２の薄膜トランジスタを形成する、請求項１２２記
載の電気光学装置用の駆動基板の製造方法。
【請求項１４０】前記第１及び／又は第２の薄膜トラ
ンジスタのソース又はドレイン電極を前記段差を含む領
域上に形成する、請求項１３９記載の電気光学装置用の
駆動基板の製造方法。
【請求項１４１】前記第２の薄膜トランジスタを、前
記基板上に形成された前記段差による基板凹部内及び／
又は外に設ける、請求項１３９記載の電気光学装置用の
駆動基板の製造方法。
【請求項１４２】前記段差を、前記第２の薄膜トラン
ジスタの前記チャネル領域、前記ソース領域、及び前記
ドレイン領域で形成される素子領域の少なくとも一辺に
沿って形成する、請求項１３９記載の電気光学装置用の
駆動基板の製造方法。
【請求項１４３】前記単結晶、多結晶、又はアモルフ
ァスシリコン層下のゲート電極をその側端部にて台形状
にする、請求項１３９記載の電気光学装置用の駆動基板
の製造方法。
【請求項１４４】前記基板と前記単結晶、多結晶、又
はアモルファスシリコン層との間に拡散バリア層を設け
る、請求項１３９記載の電気光学装置用の駆動基板の製
造方法。
【請求項１４５】前記基板をガラス基板又は耐熱性有
機基板とする、請求項１１４記載の電気光学装置用の駆
動基板の製造方法。
【請求項１４６】前記基板を光学的に不透明又は透明
とする、請求項１１４記載の電気光学装置用の駆動基板
の製造方法。
【請求項１４７】前記画素電極を反射型又は透過型の
表示部用として設ける、請求項１１４記載の電気光学装
置用の駆動基板の製造方法。
【請求項１４８】前記表示部に前記画素電極とカラー
フィルタ層との積層構造を設ける、請求項１１４記載の
電気光学装置用の駆動基板の製造方法。
【請求項１４９】前記画素電極が反射電極であるとき
には、樹脂膜に凹凸を形成し、この上に画素電極を設
け、また前記画素電極が透明電極であるときには、透明
平坦化膜によって表面を平坦化し、この平坦化面上に前
記画素電極を設ける、請求項１１４記載の電気光学装置
用の駆動基板の製造方法。
【請求項１５０】前記表示部が前記スイッチング素子
による駆動で発光又は調光を行うように構成する、請求
項１２１記載の電気光学装置用の駆動基板の製造方法。
【請求項１５１】前記表示部に複数の前記画素電極を
マトリクス状に配列し、これらの画素電極のそれぞれに
前記スイッチング素子を接続する、請求項１２１記載の
電気光学装置用の駆動基板の製造方法。
【請求項１５２】液晶表示装置、エレクトロルミネセ
ンス表示装置、電界放出型表示装置、発光ポリマー表示
装置、発光ダイオード表示装置などとして構成する、請
求項１１４記載の電気光学装置用の駆動基板の製造方
法。
【請求項１５３】前記単結晶半導体層に所定の処理を
施し、前記周辺駆動回路部及び／又は表示部の動作を制
御する制御部を構成するための素子を形成する工程を有
する、請求項１１３記載の電気光学装置用の駆動基板の
製造方法。
【請求項１５４】前記制御部を構成するための素子
が、ＣＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ、ｐＭＯＳＴＦＴ
等の能動素子や、抵抗、コンデンサ、インダクタンス等
の受動素子からなる、請求項１５３記載の電気光学装置
用の駆動基板の製造方法。