JP2000164880A - 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 - Google Patents
電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法Info
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- JP2000164880A JP2000164880A JP33886998A JP33886998A JP2000164880A JP 2000164880 A JP2000164880 A JP 2000164880A JP 33886998 A JP33886998 A JP 33886998A JP 33886998 A JP33886998 A JP 33886998A JP 2000164880 A JP2000164880 A JP 2000164880A
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Abstract
(57)【要約】
【課題】 高い電子/正孔移動度の単結晶シリコン薄膜
を比較的低温でかつ均一に成膜し、高性能ドライバ内蔵
のアクティブマトリクス基板と、これを用いた表示用薄
膜半導体装置等の電気光学装置とを製造する方法の提供
が望まれている。 【解決手段】 第1の基板1の一方の面上に段差4を形
成し、この段差4を含む第1の基板1上に半導体からな
る半導体膜4と金属スズ(あるいは亜鉛、鉛、スズと亜
鉛との合金、スズと鉛との合金)からなる低融点金属層
6とを形成するか、又は半導体を含有した金属スズ(あ
るいは亜鉛、鉛、スズと亜鉛との合金、スズと鉛との合
金)からなる低融点金属層6を形成し、加熱処理によっ
て半導体を低融点金属層6に溶解させた後、冷却処理に
より段差4をシードとして単結晶半導体層7をグラフォ
エピタキシャル成長させ、この単結晶半導体層7に所定
の処理を施して能動素子及び受動素子のうちの少なくと
も能動素子を形成する。
を比較的低温でかつ均一に成膜し、高性能ドライバ内蔵
のアクティブマトリクス基板と、これを用いた表示用薄
膜半導体装置等の電気光学装置とを製造する方法の提供
が望まれている。 【解決手段】 第1の基板1の一方の面上に段差4を形
成し、この段差4を含む第1の基板1上に半導体からな
る半導体膜4と金属スズ(あるいは亜鉛、鉛、スズと亜
鉛との合金、スズと鉛との合金)からなる低融点金属層
6とを形成するか、又は半導体を含有した金属スズ(あ
るいは亜鉛、鉛、スズと亜鉛との合金、スズと鉛との合
金)からなる低融点金属層6を形成し、加熱処理によっ
て半導体を低融点金属層6に溶解させた後、冷却処理に
より段差4をシードとして単結晶半導体層7をグラフォ
エピタキシャル成長させ、この単結晶半導体層7に所定
の処理を施して能動素子及び受動素子のうちの少なくと
も能動素子を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、電気光学装置、電
気光学装置用の駆動基板、及びこれらの製造方法に係
り、特に、絶縁基板上にグラフォエピタキシャル成長さ
せた単結晶シリコン層を能動領域に用いるトップゲート
型の薄膜絶縁ゲート型電界効果トランジスタ(以下、ト
ップゲート型MOSTFTと呼称する。なお、トップゲ
ート型にはスタガー型とコプラナー型とが含まれる)を
有した構造及びその製造方法に関する。
気光学装置用の駆動基板、及びこれらの製造方法に係
り、特に、絶縁基板上にグラフォエピタキシャル成長さ
せた単結晶シリコン層を能動領域に用いるトップゲート
型の薄膜絶縁ゲート型電界効果トランジスタ(以下、ト
ップゲート型MOSTFTと呼称する。なお、トップゲ
ート型にはスタガー型とコプラナー型とが含まれる)を
有した構造及びその製造方法に関する。
【0002】
【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをTFTに用いた表示部
と外付け駆動回路用ICとを有するものや、固相成長法
による多結晶シリコンをTFTに用いた表示部と駆動回
路との一体型(特開平6−242433号公報)、エキ
シマレーザアニールを行った多結晶シリコンをTFTに
用いた表示部と駆動回路との一体型(特開平7−131
030号公報)などが知られている。
として、アモルファスシリコンをTFTに用いた表示部
と外付け駆動回路用ICとを有するものや、固相成長法
による多結晶シリコンをTFTに用いた表示部と駆動回
路との一体型(特開平6−242433号公報)、エキ
シマレーザアニールを行った多結晶シリコンをTFTに
用いた表示部と駆動回路との一体型(特開平7−131
030号公報)などが知られている。
【0003】
【発明が解決しようとする課題】しかし、前記した従来
のアモルファスシリコンTFTでは、生産性は良いもの
の電子移動度が0.5〜1.0cm2 /v・sec前後
と低いため、pチャンネルのMOSTFT(以降、pM
OSTFTと呼称する。)を作ることができない。した
がって、表示部と同じガラス基板上に、このpMOST
FTを用いた周辺駆動部を形成することができず、ドラ
イバICを外付けにしてTAB方式等で実装しているこ
とから、コストダウンが困難になっており、また高精細
化にも限界がある。さらに、電子移動度が0.5〜1.
0cm2 /v・sec前後と低いため、十分なオン電流
がとれず、表示部に用いた場合にトランジスタサイズが
必然的に大きくなってしまい、画素を高開口率にするの
に不利になっている。
のアモルファスシリコンTFTでは、生産性は良いもの
の電子移動度が0.5〜1.0cm2 /v・sec前後
と低いため、pチャンネルのMOSTFT(以降、pM
OSTFTと呼称する。)を作ることができない。した
がって、表示部と同じガラス基板上に、このpMOST
FTを用いた周辺駆動部を形成することができず、ドラ
イバICを外付けにしてTAB方式等で実装しているこ
とから、コストダウンが困難になっており、また高精細
化にも限界がある。さらに、電子移動度が0.5〜1.
0cm2 /v・sec前後と低いため、十分なオン電流
がとれず、表示部に用いた場合にトランジスタサイズが
必然的に大きくなってしまい、画素を高開口率にするの
に不利になっている。
【0004】また、前記した従来の多結晶シリコンTF
Tでは、その電子移動度が70〜100cm2 /v・s
ecであって高精細化に対応でき、したがって最近では
駆動回路一体型の多結晶シリコンTFTを用いたLCD
(液晶表示装置)が注目されている。しかしながら、1
5インチ以上の大型LCDの場合では、多結晶シリコン
の電子移動度が70〜100cm2 /v・secである
ことから、駆動能力が不足し、結局、外付けの駆動回路
用ICが必要となっている。
Tでは、その電子移動度が70〜100cm2 /v・s
ecであって高精細化に対応でき、したがって最近では
駆動回路一体型の多結晶シリコンTFTを用いたLCD
(液晶表示装置)が注目されている。しかしながら、1
5インチ以上の大型LCDの場合では、多結晶シリコン
の電子移動度が70〜100cm2 /v・secである
ことから、駆動能力が不足し、結局、外付けの駆動回路
用ICが必要となっている。
【0005】また、固相成長法により成膜された多結晶
シリコンを用いるTFTでは、600℃以上で十数時間
のアニールと、約1000℃の熱酸化によるゲートSi
O2の形成が必要なため、専用の半導体製造装置を使用
せざるを得ない。そのため、ウエハサイズについては8
〜12インチφが限界であり、高耐熱性で高価な石英ガ
ラスの採用が余儀なくされ、コストダウンが困難になっ
ている。したがって、得られた製品は現在のところEV
Fやデータ/AVプロジェクタ用途に限定されてしまっ
ている。
シリコンを用いるTFTでは、600℃以上で十数時間
のアニールと、約1000℃の熱酸化によるゲートSi
O2の形成が必要なため、専用の半導体製造装置を使用
せざるを得ない。そのため、ウエハサイズについては8
〜12インチφが限界であり、高耐熱性で高価な石英ガ
ラスの採用が余儀なくされ、コストダウンが困難になっ
ている。したがって、得られた製品は現在のところEV
Fやデータ/AVプロジェクタ用途に限定されてしまっ
ている。
【0006】さらに、前記した従来のエキシマレーザア
ニールによる多結晶シリコンTFTでは、エキシマレー
ザ出力の安定性、大型化による装置価格の上昇、歩留/
品質低下等の問題が山積している。
ニールによる多結晶シリコンTFTでは、エキシマレー
ザ出力の安定性、大型化による装置価格の上昇、歩留/
品質低下等の問題が山積している。
【0007】特に、1m角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能/品質向上とコ
ストダウンが難しくなる。
と、前記の問題が拡大し、ますます性能/品質向上とコ
ストダウンが難しくなる。
【0008】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子/正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するLDD構造(Li
ghtly doped drain 構造)のnチャンネルのMOSTF
T(以降、nMOSTFTと呼称する。)又はpMOS
TFT又は高い駆動能力の相補型薄膜絶縁ゲート電界効
果トランジスタ(以降、cMOSTFTと呼称する。)
の表示部と、このcMOSTFT又はnMOSTFT又
はpMOSTFT、あるいはこれらの混在からなる周辺
駆動回路とを一体化した構成を可能とし、高画質、高精
細、狭額縁、高効率、大画面の表示パネルを実現するこ
とができ、しかも歪点が比較的低い大型のガラス基板で
あっても使用でき、生産性が高く、高価な製造設備が不
要であってコストダウンが可能となり、さらに、しきい
値調整が容易であって低抵抗化による高速動作と大画面
化を可能にすることにある。
いて、高い電子/正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するLDD構造(Li
ghtly doped drain 構造)のnチャンネルのMOSTF
T(以降、nMOSTFTと呼称する。)又はpMOS
TFT又は高い駆動能力の相補型薄膜絶縁ゲート電界効
果トランジスタ(以降、cMOSTFTと呼称する。)
の表示部と、このcMOSTFT又はnMOSTFT又
はpMOSTFT、あるいはこれらの混在からなる周辺
駆動回路とを一体化した構成を可能とし、高画質、高精
細、狭額縁、高効率、大画面の表示パネルを実現するこ
とができ、しかも歪点が比較的低い大型のガラス基板で
あっても使用でき、生産性が高く、高価な製造設備が不
要であってコストダウンが可能となり、さらに、しきい
値調整が容易であって低抵抗化による高速動作と大画面
化を可能にすることにある。
【0009】
【課題を解決するための手段】本発明では、画素電極
(例えばマトリクス状に配列された複数の画素電極:以
下同様)と、この表示部の周辺に配された周辺駆動回路
部とを第1の基板(すなわち、駆動用の基板:以下同
様)との間に液晶などの所定の光学材料を介在させてな
る電気光学装置、及びこの電気光学装置用の駆動基板に
おいて、前記第1の基板の一方の面上に段差が形成さ
れ、この段差を含む前記第1の基板上に、半導体(例え
ばシリコン)からなる半導体膜と、金属スズあるいは亜
鉛あるいは鉛あるいはスズと亜鉛との合金あるいはスズ
と鉛との合金からなる低融点金属層とが加熱処理され、
又は、半導体を含有した金属スズあるいは亜鉛あるいは
鉛あるいはスズと亜鉛との合金あるいはスズと鉛との合
金からなる低融点金属層が加熱処理されて前記半導体が
前記低融点金属層に溶解させられ、さらに冷却処理によ
り前記段差をシードとして該半導体がグラフォエピタキ
シャル成長させられ、析出されてなる単結晶半導体層
(例えば単結晶シリコン)が設けられ、この単結晶半導
体層が能動素子及び受動素子のうちの少なくとも能動素
子を構成していることを前記課題の解決手段としてい
る。
(例えばマトリクス状に配列された複数の画素電極:以
下同様)と、この表示部の周辺に配された周辺駆動回路
部とを第1の基板(すなわち、駆動用の基板:以下同
様)との間に液晶などの所定の光学材料を介在させてな
る電気光学装置、及びこの電気光学装置用の駆動基板に
おいて、前記第1の基板の一方の面上に段差が形成さ
れ、この段差を含む前記第1の基板上に、半導体(例え
ばシリコン)からなる半導体膜と、金属スズあるいは亜
鉛あるいは鉛あるいはスズと亜鉛との合金あるいはスズ
と鉛との合金からなる低融点金属層とが加熱処理され、
又は、半導体を含有した金属スズあるいは亜鉛あるいは
鉛あるいはスズと亜鉛との合金あるいはスズと鉛との合
金からなる低融点金属層が加熱処理されて前記半導体が
前記低融点金属層に溶解させられ、さらに冷却処理によ
り前記段差をシードとして該半導体がグラフォエピタキ
シャル成長させられ、析出されてなる単結晶半導体層
(例えば単結晶シリコン)が設けられ、この単結晶半導
体層が能動素子及び受動素子のうちの少なくとも能動素
子を構成していることを前記課題の解決手段としてい
る。
【0010】なお、本発明において単結晶半導体は、単
結晶シリコンはもちろん、単結晶化合物半導体、例えば
単結晶ガリウム・ヒ素(Ga・As)や単結晶シリコン
・ゲルマニウム(Si・Ge)をも含む概念である(以
下、同様)。また、本発明において単結晶とは、亜粒界
や転位を含有する単結晶についてもこれを含めた概念で
ある(以下、同様)。また、前記能動素子は、薄膜トラ
ンジスタやその他のダイオード等の素子を含む概念であ
り、前記受動素子は抵抗、インダクタンス、キャパシタ
等を含む概念である(以下、同様)。
結晶シリコンはもちろん、単結晶化合物半導体、例えば
単結晶ガリウム・ヒ素(Ga・As)や単結晶シリコン
・ゲルマニウム(Si・Ge)をも含む概念である(以
下、同様)。また、本発明において単結晶とは、亜粒界
や転位を含有する単結晶についてもこれを含めた概念で
ある(以下、同様)。また、前記能動素子は、薄膜トラ
ンジスタやその他のダイオード等の素子を含む概念であ
り、前記受動素子は抵抗、インダクタンス、キャパシタ
等を含む概念である(以下、同様)。
【0011】その代表例である薄膜トランジスタについ
ては、電界効果トランジスタ(FET)(これにはMO
S型と接合型があるが、いずれでもよい。)とバイポー
ラトランジスタとがあるが、本発明はいずれのトランジ
スタにも適用できる(以下、同様)。また、前記受動素
子として具体的には、低抵抗化した前記単結晶シリコン
層等(電極)によってシリコンナイトライド(以降Si
Nと呼称する。)等の高誘電体膜を挟み込んで形成し
た、キャパシタンスなどが挙げられる。
ては、電界効果トランジスタ(FET)(これにはMO
S型と接合型があるが、いずれでもよい。)とバイポー
ラトランジスタとがあるが、本発明はいずれのトランジ
スタにも適用できる(以下、同様)。また、前記受動素
子として具体的には、低抵抗化した前記単結晶シリコン
層等(電極)によってシリコンナイトライド(以降Si
Nと呼称する。)等の高誘電体膜を挟み込んで形成し
た、キャパシタンスなどが挙げられる。
【0012】また、本発明は、前記電気光学装置及びそ
の駆動基板の製造方法において、前記第1の基板の一方
の面上に段差を形成する工程と、前記段差を含む前記第
1の基板上に、半導体(例えばシリコン)からなる半導
体膜と金属スズあるいは亜鉛あるいは鉛あるいはスズと
亜鉛との合金あるいはスズと鉛との合金からなる低融点
金属層とを形成するか、又は、半導体(例えばシリコ
ン)を含有した金属スズあるいは亜鉛あるいは鉛あるい
はスズと亜鉛との合金あるいはスズと鉛との合金からな
る低融点金属層とを形成する工程と、加熱処理によって
前記半導体を前記低融点金属層に溶解させる工程と、半
導体を前記低融点金属層に溶解させた後、冷却処理によ
り前記段差をシードとして該半導体をグラフォエピタキ
シャル成長させ、単結晶半導体層(例えば単結晶シリコ
ン)を析出させる工程と、この単結晶半導体層に所定の
処理を施して能動素子及び受動素子のうちの少なくとも
能動素子を形成する工程(例えば前記単結晶シリコン層
の析出後に、この単結晶シリコン層に所定の処理を施し
てチャンル領域、ソース領域、及びドレイン領域を形成
する工程と、前記チャネル領域の上部にゲート絶縁膜及
びゲート電極からなるゲート部、さらにはソース及びド
レイン電極を形成して、前記周辺駆動回路部の少なくと
も一部を構成するトップゲート型の第1の薄膜トランジ
スタ〔特にMOSFET:以下、同様〕を能動素子とし
て形成する工程とを行う工程、又は、抵抗、キャパシタ
ンス、インダクタンス等の受動素子を形成する工程)
と、を有することを前記課題の解決手段とした。
の駆動基板の製造方法において、前記第1の基板の一方
の面上に段差を形成する工程と、前記段差を含む前記第
1の基板上に、半導体(例えばシリコン)からなる半導
体膜と金属スズあるいは亜鉛あるいは鉛あるいはスズと
亜鉛との合金あるいはスズと鉛との合金からなる低融点
金属層とを形成するか、又は、半導体(例えばシリコ
ン)を含有した金属スズあるいは亜鉛あるいは鉛あるい
はスズと亜鉛との合金あるいはスズと鉛との合金からな
る低融点金属層とを形成する工程と、加熱処理によって
前記半導体を前記低融点金属層に溶解させる工程と、半
導体を前記低融点金属層に溶解させた後、冷却処理によ
り前記段差をシードとして該半導体をグラフォエピタキ
シャル成長させ、単結晶半導体層(例えば単結晶シリコ
ン)を析出させる工程と、この単結晶半導体層に所定の
処理を施して能動素子及び受動素子のうちの少なくとも
能動素子を形成する工程(例えば前記単結晶シリコン層
の析出後に、この単結晶シリコン層に所定の処理を施し
てチャンル領域、ソース領域、及びドレイン領域を形成
する工程と、前記チャネル領域の上部にゲート絶縁膜及
びゲート電極からなるゲート部、さらにはソース及びド
レイン電極を形成して、前記周辺駆動回路部の少なくと
も一部を構成するトップゲート型の第1の薄膜トランジ
スタ〔特にMOSFET:以下、同様〕を能動素子とし
て形成する工程とを行う工程、又は、抵抗、キャパシタ
ンス、インダクタンス等の受動素子を形成する工程)
と、を有することを前記課題の解決手段とした。
【0013】本発明によれば、多結晶シリコン又はアモ
ルファスシリコン又はシリコンなどの半導体材料を溶解
した低融点金属層から、基板に形成した上記段差をシー
ドにして単結晶シリコン層などの単結晶半導体層をグラ
フォエピタキシャル成長させて形成し、これを、アクテ
ィブマトリクス基板などの駆動基板の周辺駆動回路のト
ップゲート型MOSTFTや、表示部−周辺駆動回路一
体型のLCDなどの電気光学装置における周辺駆動回路
のトップゲート型MOSTFTなどの能動素子、さらに
は抵抗、インダクタンス、キャパシタンス等の受動素子
のうちの少なくとも能動素子に用いているので、以下の
(A)〜(G)に示す顕著な作用を奏する。
ルファスシリコン又はシリコンなどの半導体材料を溶解
した低融点金属層から、基板に形成した上記段差をシー
ドにして単結晶シリコン層などの単結晶半導体層をグラ
フォエピタキシャル成長させて形成し、これを、アクテ
ィブマトリクス基板などの駆動基板の周辺駆動回路のト
ップゲート型MOSTFTや、表示部−周辺駆動回路一
体型のLCDなどの電気光学装置における周辺駆動回路
のトップゲート型MOSTFTなどの能動素子、さらに
は抵抗、インダクタンス、キャパシタンス等の受動素子
のうちの少なくとも能動素子に用いているので、以下の
(A)〜(G)に示す顕著な作用を奏する。
【0014】(A)所定形状/寸法の段差を基板上に形
成し、その段差の底面の角(底角)をシードとしてグラ
フォエピタキシャル成長させることにより、540cm
2 /v・sec以上の高い電子移動度の単結晶シリコン
層などの単結晶半導体層が得られるので、高性能ドライ
バ内蔵の表示用薄膜半導体装置などの電気光学装置の製
造が可能となる。この場合、断面視した状態において、
底面に対し側面が直角状もしくは下端側へ望ましくは9
0°以下の底角をなすように傾斜状となるような凹部と
して、前記段差が形成されているのがよい。
成し、その段差の底面の角(底角)をシードとしてグラ
フォエピタキシャル成長させることにより、540cm
2 /v・sec以上の高い電子移動度の単結晶シリコン
層などの単結晶半導体層が得られるので、高性能ドライ
バ内蔵の表示用薄膜半導体装置などの電気光学装置の製
造が可能となる。この場合、断面視した状態において、
底面に対し側面が直角状もしくは下端側へ望ましくは9
0°以下の底角をなすように傾斜状となるような凹部と
して、前記段差が形成されているのがよい。
【0015】(B)特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型MOSTFTは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するLDD
(Lightly doped drain )構造〕を有するnMOS又は
pMOSTFT又はcMOSTFTからなる表示部と、
高い駆動能力のcMOS、nMOS、又はpMOSTF
T、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。特に、多
結晶シリコンでは、LCD用TFTとして高い正孔移動
度のpMOSTFTを形成するのは難しいが、本発明に
よる単結晶シリコン層では、正孔でも十分に高い移動度
を示すため、電子と正孔とをそれぞれ単独に、あるいは
双方を組み合わせて駆動する周辺駆動回路を作製するこ
とができ、これをnMOS又はpMOS又はcMOSの
LDD構造の表示部用TFTと一体化したパネルを実現
できる。また、小型〜中型パネルの場合には、周辺の一
対の垂直駆動回路の一方を省略できる可能性がある。
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型MOSTFTは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するLDD
(Lightly doped drain )構造〕を有するnMOS又は
pMOSTFT又はcMOSTFTからなる表示部と、
高い駆動能力のcMOS、nMOS、又はpMOSTF
T、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。特に、多
結晶シリコンでは、LCD用TFTとして高い正孔移動
度のpMOSTFTを形成するのは難しいが、本発明に
よる単結晶シリコン層では、正孔でも十分に高い移動度
を示すため、電子と正孔とをそれぞれ単独に、あるいは
双方を組み合わせて駆動する周辺駆動回路を作製するこ
とができ、これをnMOS又はpMOS又はcMOSの
LDD構造の表示部用TFTと一体化したパネルを実現
できる。また、小型〜中型パネルの場合には、周辺の一
対の垂直駆動回路の一方を省略できる可能性がある。
【0016】(C)そして、前記した多結晶シリコンや
アモルファスシリコンなどは基板温度を100〜400
℃にした条件のもとでプラズマCVD法や減圧CVD法
によって形成することが可能であり、また、低融点金属
層については真空蒸着法又はスパッタ法等の公知の方法
で形成することが可能であり、さらに、前記したシリコ
ンエピタキシャル成長時の加熱処理温度を930℃以下
にすることが可能であることから、絶縁基板上に比較的
低温(例えば400〜450℃)で単結晶シリコン層を
均一に形成することができる。したがって、歪点の比較
的低いガラス基板や耐熱性有機基板などの入手し易く、
低コストで物性も良好な基板を用いることができ、また
基板の大型化も可能となる。
アモルファスシリコンなどは基板温度を100〜400
℃にした条件のもとでプラズマCVD法や減圧CVD法
によって形成することが可能であり、また、低融点金属
層については真空蒸着法又はスパッタ法等の公知の方法
で形成することが可能であり、さらに、前記したシリコ
ンエピタキシャル成長時の加熱処理温度を930℃以下
にすることが可能であることから、絶縁基板上に比較的
低温(例えば400〜450℃)で単結晶シリコン層を
均一に形成することができる。したがって、歪点の比較
的低いガラス基板や耐熱性有機基板などの入手し易く、
低コストで物性も良好な基板を用いることができ、また
基板の大型化も可能となる。
【0017】(D)固相成長法の場合のような中温で長
時間(約600℃、十数時間)のアニールや、エキシマ
レーザアニールが不要となることから、生産性が高く、
高価な製造設備が不要でコストダウンが可能になる。
時間(約600℃、十数時間)のアニールや、エキシマ
レーザアニールが不要となることから、生産性が高く、
高価な製造設備が不要でコストダウンが可能になる。
【0018】(E)このグラフォエピタキシャル成長で
は、多結晶シリコンやアモルファスシリコンと低融点金
属層との組成比、基板の加熱温度や冷却速度等の調整に
より、広範囲のP型又はN型の導電型と高移動度の単結
晶シリコン層が容易に得られるので、Vth(しきい
値)調整が容易になり、低抵抗化による高速動作も可能
になる。
は、多結晶シリコンやアモルファスシリコンと低融点金
属層との組成比、基板の加熱温度や冷却速度等の調整に
より、広範囲のP型又はN型の導電型と高移動度の単結
晶シリコン層が容易に得られるので、Vth(しきい
値)調整が容易になり、低抵抗化による高速動作も可能
になる。
【0019】(F)また、半導体(アモルファスシリコ
ン又は多結晶シリコン)膜、あるいは半導体含有低融点
金属層の成膜時に、N型あるいはP型のキャリア不純物
(ボロン、リン、アンチモン、ヒ素、ビスマス、アルミ
ニウムなど)を別途適量ドープしておけば、エピタキシ
ャル成長層からなる単結晶半導体層(単結晶シリコン
層)の不純物種及び/又はその濃度、すなわちP型/N
型等の導電型及び/又はキャリア濃度を任意に制御する
ことができる。
ン又は多結晶シリコン)膜、あるいは半導体含有低融点
金属層の成膜時に、N型あるいはP型のキャリア不純物
(ボロン、リン、アンチモン、ヒ素、ビスマス、アルミ
ニウムなど)を別途適量ドープしておけば、エピタキシ
ャル成長層からなる単結晶半導体層(単結晶シリコン
層)の不純物種及び/又はその濃度、すなわちP型/N
型等の導電型及び/又はキャリア濃度を任意に制御する
ことができる。
【0020】(G)低融点金属層を、金属スズあるいは
亜鉛あるいは鉛あるいはスズと亜鉛との合金あるいはス
ズと鉛との合金、又は、半導体を含有した金属スズある
いは亜鉛あるいは鉛あるいはスズと亜鉛との合金あるい
はスズと鉛との合金によって形成していることから、得
られた単結晶シリコン層(単結晶半導体層)中にスズや
鉛や亜鉛が混入してしまっても、スズや鉛は周期律表第
4族の元素であってシリコン層中でキャリアにならず、
また亜鉛は周期律表第2族の元素であってシリコン層中
でキャリアにならず、そのためシリコン層は高抵抗なも
のとなる。また、シリコン層中に残留するスズや鉛や亜
鉛は結晶欠陥を電気的に不活性にするため、得られたシ
リコン層は接合リークが低減され、電子移動度が高めら
れたものとなる。
亜鉛あるいは鉛あるいはスズと亜鉛との合金あるいはス
ズと鉛との合金、又は、半導体を含有した金属スズある
いは亜鉛あるいは鉛あるいはスズと亜鉛との合金あるい
はスズと鉛との合金によって形成していることから、得
られた単結晶シリコン層(単結晶半導体層)中にスズや
鉛や亜鉛が混入してしまっても、スズや鉛は周期律表第
4族の元素であってシリコン層中でキャリアにならず、
また亜鉛は周期律表第2族の元素であってシリコン層中
でキャリアにならず、そのためシリコン層は高抵抗なも
のとなる。また、シリコン層中に残留するスズや鉛や亜
鉛は結晶欠陥を電気的に不活性にするため、得られたシ
リコン層は接合リークが低減され、電子移動度が高めら
れたものとなる。
【0021】
【発明の実施の形態】以下、本発明を詳しく説明する。
本発明においては、前記段差を、断面視した状態で底面
に対し側面が直角、もしくは下端側へ(望ましくは)9
0°以下の底角をなす傾斜状となるような凹部として、
絶縁基板又はその上の拡散バリア、例えば窒化ケイ素
(SiN)などの膜(あるいはこれらの双方)に形成
し、この段差を前記単結晶シリコン層の結晶成長のシー
ド、すなわち本発明においてはグラフォエピタキシャル
成長時のシードとするのがよい。
本発明においては、前記段差を、断面視した状態で底面
に対し側面が直角、もしくは下端側へ(望ましくは)9
0°以下の底角をなす傾斜状となるような凹部として、
絶縁基板又はその上の拡散バリア、例えば窒化ケイ素
(SiN)などの膜(あるいはこれらの双方)に形成
し、この段差を前記単結晶シリコン層の結晶成長のシー
ド、すなわち本発明においてはグラフォエピタキシャル
成長時のシードとするのがよい。
【0022】この段差は、前記能動素子、例えば薄膜ト
ランジスタの前記チャネル領域、ソース領域及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成するのが好ましい。さらに、前記受動素子、例えば
抵抗が形成される素子領域の少なくとも一辺に沿って形
成するようにしてもよい。この場合、前記MOSTFT
のごとき第1の薄膜トランジスタを前記段差による基板
凹部内に設けてもよいが。凹部外又はこれの双方にて基
板上に設けてもよい。
ランジスタの前記チャネル領域、ソース領域及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成するのが好ましい。さらに、前記受動素子、例えば
抵抗が形成される素子領域の少なくとも一辺に沿って形
成するようにしてもよい。この場合、前記MOSTFT
のごとき第1の薄膜トランジスタを前記段差による基板
凹部内に設けてもよいが。凹部外又はこれの双方にて基
板上に設けてもよい。
【0023】前記段差をリアクティブイオンエッチング
などのドライエッチングによって形成し、前記多結晶シ
リコンやアモルファスシリコンからなる半導体膜を減圧
CVD法、触媒CVD法、プラズマCVD法、スパッタ
法などの基板温度100〜400℃の低温成膜技術で例
えば数μm〜0.005μmの厚みに形成し、さらに前
記低融点金属層を前記多結晶又はアモルファスシリコン
層の例えば数10〜数100倍の厚さに真空蒸着法又は
スパッタ法などで堆積させた後、前記加熱処理を行うの
がよい。
などのドライエッチングによって形成し、前記多結晶シ
リコンやアモルファスシリコンからなる半導体膜を減圧
CVD法、触媒CVD法、プラズマCVD法、スパッタ
法などの基板温度100〜400℃の低温成膜技術で例
えば数μm〜0.005μmの厚みに形成し、さらに前
記低融点金属層を前記多結晶又はアモルファスシリコン
層の例えば数10〜数100倍の厚さに真空蒸着法又は
スパッタ法などで堆積させた後、前記加熱処理を行うの
がよい。
【0024】この場合、多結晶シリコンやアモルファス
シリコンからなる半導体膜を前記低温成膜技術で形成
し、この上又は下のいずれかに前記低融点金属層を堆積
させ、あるいは、前記シリコン含有の低融点金属層を堆
積させ、その後、前記加熱処理を行う。また、多結晶シ
リコンやアモルファスシリコンからなる半導体膜に予め
N型又はP型のキャリア不純物(ボロン、リン、アンチ
モン、ヒ素、ビスマスなど)を混入しておき、あるいは
低融点金属層に予めN型又はP型のキャリア不純物を混
入しておくことにより、得られる単結晶シリコン層を任
意の濃度のN型又はP型キャリア不純物を含有するもの
に形成することができる。
シリコンからなる半導体膜を前記低温成膜技術で形成
し、この上又は下のいずれかに前記低融点金属層を堆積
させ、あるいは、前記シリコン含有の低融点金属層を堆
積させ、その後、前記加熱処理を行う。また、多結晶シ
リコンやアモルファスシリコンからなる半導体膜に予め
N型又はP型のキャリア不純物(ボロン、リン、アンチ
モン、ヒ素、ビスマスなど)を混入しておき、あるいは
低融点金属層に予めN型又はP型のキャリア不純物を混
入しておくことにより、得られる単結晶シリコン層を任
意の濃度のN型又はP型キャリア不純物を含有するもの
に形成することができる。
【0025】半導体膜へのキャリア不純物の混入方法と
しては、該半導体の成膜時にターゲットにPやBなどの
N型あるいはP型のキャリア不純物を添加しておき、あ
るいは供給ガス中にPH3 やB2 H6 などのドーピング
ガスを混合しておくといった方法や、形成した半導体膜
に不純物をイオン注入するといった方法が採用可能であ
る。そして、このように単結晶シリコン層をN型あるい
はP型化しておけば、nMOSTFT又はpMOSTF
Tの作製を容易にすることができ、これによりcMOS
TFTの作製も容易にすることができる。
しては、該半導体の成膜時にターゲットにPやBなどの
N型あるいはP型のキャリア不純物を添加しておき、あ
るいは供給ガス中にPH3 やB2 H6 などのドーピング
ガスを混合しておくといった方法や、形成した半導体膜
に不純物をイオン注入するといった方法が採用可能であ
る。そして、このように単結晶シリコン層をN型あるい
はP型化しておけば、nMOSTFT又はpMOSTF
Tの作製を容易にすることができ、これによりcMOS
TFTの作製も容易にすることができる。
【0026】前記低融点金属層を金属スズ又は亜鉛又は
鉛で形成する場合には、酸化防止のために前記加熱処理
を水素系(水素、又は窒素−水素混合物、又はアルゴン
−水素混合物など:以下、同様)雰囲気下、850〜1
100℃(望ましくは900〜950℃)で行ってスズ
・シリコン溶融液、又は鉛・シリコン溶融液、又は亜鉛
・シリコン溶融液となし、前記低融点金属をスズと鉛の
合金あるいはスズと亜鉛の合金で形成する場合には、前
記加熱処理を水素系雰囲気下、300〜1100℃(望
ましくは350〜600℃)で行ってスズ・鉛・シリコ
ン溶融液あるいはスズ・亜鉛・シリコン溶融液となすこ
とができる。基板の加熱は、電気炉やランプ等を用いて
基板全体を均一に加熱する方法の他、光レーザ、電子ビ
ーム等によって所定の場所のみを局部的に加熱する方法
も可能である。
鉛で形成する場合には、酸化防止のために前記加熱処理
を水素系(水素、又は窒素−水素混合物、又はアルゴン
−水素混合物など:以下、同様)雰囲気下、850〜1
100℃(望ましくは900〜950℃)で行ってスズ
・シリコン溶融液、又は鉛・シリコン溶融液、又は亜鉛
・シリコン溶融液となし、前記低融点金属をスズと鉛の
合金あるいはスズと亜鉛の合金で形成する場合には、前
記加熱処理を水素系雰囲気下、300〜1100℃(望
ましくは350〜600℃)で行ってスズ・鉛・シリコ
ン溶融液あるいはスズ・亜鉛・シリコン溶融液となすこ
とができる。基板の加熱は、電気炉やランプ等を用いて
基板全体を均一に加熱する方法の他、光レーザ、電子ビ
ーム等によって所定の場所のみを局部的に加熱する方法
も可能である。
【0027】このようにして形成される、シリコン含有
の低融点金属(スズ・シリコンあるいは亜鉛・シリコン
あるいは鉛・シリコンあるいはスズ・鉛・シリコンある
いはスズ・亜鉛・シリコン)は、低融点金属(スズある
いは亜鉛あるいは鉛あるいはスズ・鉛あるいはスズ・亜
鉛)の割合が多くなるに連れて融点が低下する。したが
って、シリコンの割合を少なくすることにより、シリコ
ン含有の低融点金属の溶融液を低温で形成することがで
きるようになる。
の低融点金属(スズ・シリコンあるいは亜鉛・シリコン
あるいは鉛・シリコンあるいはスズ・鉛・シリコンある
いはスズ・亜鉛・シリコン)は、低融点金属(スズある
いは亜鉛あるいは鉛あるいはスズ・鉛あるいはスズ・亜
鉛)の割合が多くなるに連れて融点が低下する。したが
って、シリコンの割合を少なくすることにより、シリコ
ン含有の低融点金属の溶融液を低温で形成することがで
きるようになる。
【0028】前記基板としては絶縁基板が用いられる
が、特にシリコン含有の低融点金属の溶融液を低温で形
成することができることから、比較的歪点の低いガラス
基板や耐熱性有機基板を用いることができる。したがっ
て、大型ガラス基板(例えば1m2 以上)上に単結晶シ
リコン層を作製することが可能になる。このような基板
は、安価で薄板化が容易であり、長尺ロール化された基
板にも作製可能である。よって、このような長尺ロール
化ガラス板や耐熱性有機基板上に、前記手法により、グ
ラフォエピタキシャル成長による単結晶シリコン層を連
続して又は非連続に作製することができる。
が、特にシリコン含有の低融点金属の溶融液を低温で形
成することができることから、比較的歪点の低いガラス
基板や耐熱性有機基板を用いることができる。したがっ
て、大型ガラス基板(例えば1m2 以上)上に単結晶シ
リコン層を作製することが可能になる。このような基板
は、安価で薄板化が容易であり、長尺ロール化された基
板にも作製可能である。よって、このような長尺ロール
化ガラス板や耐熱性有機基板上に、前記手法により、グ
ラフォエピタキシャル成長による単結晶シリコン層を連
続して又は非連続に作製することができる。
【0029】なお、このような歪点が低いガラスの上層
へは、このガラス内部からその構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド(SiN)などの膜(厚さ例えば50〜
200nm程度)を形成するのが好ましい。また、この
ように拡散バリア層を形成した場合には、この拡散バリ
ア層上に、前記多結晶シリコン膜又はアモルファスシリ
コン膜、又はシリコン含有の低融点金属層を形成する。
へは、このガラス内部からその構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド(SiN)などの膜(厚さ例えば50〜
200nm程度)を形成するのが好ましい。また、この
ように拡散バリア層を形成した場合には、この拡散バリ
ア層上に、前記多結晶シリコン膜又はアモルファスシリ
コン膜、又はシリコン含有の低融点金属層を形成する。
【0030】前記したシリコンを溶かした低融点金属か
ら、これを徐冷することによって前記段差をシード、す
なわち結晶成長のシードとしてグラフォエピタキシャル
成長させ、前記単結晶シリコン層を析出させる。そし
て、この後この単結晶シリコン層上の前記低融点金属層
を塩酸などで溶解除去し、しかる後に前記単結晶シリコ
ン層に所定の処理を施し、能動素子と受動素子を作製す
ることができる。
ら、これを徐冷することによって前記段差をシード、す
なわち結晶成長のシードとしてグラフォエピタキシャル
成長させ、前記単結晶シリコン層を析出させる。そし
て、この後この単結晶シリコン層上の前記低融点金属層
を塩酸などで溶解除去し、しかる後に前記単結晶シリコ
ン層に所定の処理を施し、能動素子と受動素子を作製す
ることができる。
【0031】このように、冷却後に単結晶シリコン層の
上に析出したスズなどの低融点金属薄膜を塩酸等を用い
て溶解除去することにより、シリコン層中にスズや鉛や
亜鉛が不純物として残留することを防ぐことができる。
また、たとえこれらスズや鉛や亜鉛がシリコン層中に残
留してしまったとしても、これらは周期律表第4族ある
いは第2族の元素であることからシリコン層中でキャリ
アにならず、そのためシリコン層は高抵抗の状態が保持
される。
上に析出したスズなどの低融点金属薄膜を塩酸等を用い
て溶解除去することにより、シリコン層中にスズや鉛や
亜鉛が不純物として残留することを防ぐことができる。
また、たとえこれらスズや鉛や亜鉛がシリコン層中に残
留してしまったとしても、これらは周期律表第4族ある
いは第2族の元素であることからシリコン層中でキャリ
アにならず、そのためシリコン層は高抵抗の状態が保持
される。
【0032】また、このようにして形成した単結晶シリ
コン層を、周辺駆動回路の少なくとも一部を構成するト
ップゲート型MOSTFTのチャネル領域、ソース領
域、ドレイン領域の形成層とすることにより、これら各
領域の不純物種及び/又はその濃度を制御することがで
きる。
コン層を、周辺駆動回路の少なくとも一部を構成するト
ップゲート型MOSTFTのチャネル領域、ソース領
域、ドレイン領域の形成層とすることにより、これら各
領域の不純物種及び/又はその濃度を制御することがで
きる。
【0033】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタは、nチャネル型、pチャネル型又は相補
型の絶縁ゲート電界効果トランジスタを構成し、例えば
相補型とnチャネル型との組、相補型とpチャネル型と
の組、又は相補型とnチャネル型とpチャネル型との組
からなっている。また、前記周辺駆動回路部及び/又は
前記表示部の薄膜トランジスタの少なくとも一部は、L
DD(Lightly dopeddrain )構造を有しているのが好
ましい。なお、LDD構造は、ゲート−ドレイン間のみ
ならず、ゲート−ソース間にも、又はゲートソース間及
びゲート−ドレイン間の両方に設けてもよい(これをダ
ブルLDDと呼称する)。
トランジスタは、nチャネル型、pチャネル型又は相補
型の絶縁ゲート電界効果トランジスタを構成し、例えば
相補型とnチャネル型との組、相補型とpチャネル型と
の組、又は相補型とnチャネル型とpチャネル型との組
からなっている。また、前記周辺駆動回路部及び/又は
前記表示部の薄膜トランジスタの少なくとも一部は、L
DD(Lightly dopeddrain )構造を有しているのが好
ましい。なお、LDD構造は、ゲート−ドレイン間のみ
ならず、ゲート−ソース間にも、又はゲートソース間及
びゲート−ドレイン間の両方に設けてもよい(これをダ
ブルLDDと呼称する)。
【0034】特に、前記MOSTFTについては、表示
部においてはnMOS又はpMOS又はcMOSのLD
D型TFTを構成し、周辺駆動回路部においては、cM
OS又はnMOS又はpMOSTFT又はこれらが混在
した状態を構成させるのが好ましい。
部においてはnMOS又はpMOS又はcMOSのLD
D型TFTを構成し、周辺駆動回路部においては、cM
OS又はnMOS又はpMOSTFT又はこれらが混在
した状態を構成させるのが好ましい。
【0035】前記MOSTFT等からなる第1の薄膜ト
ランジスタを、前記段差によって形成された基板凹部内
に設けてもよいが、凹部近傍に位置する凹部外、あるい
は凹部内及び凹部外の双方に設けてもよい。
ランジスタを、前記段差によって形成された基板凹部内
に設けてもよいが、凹部近傍に位置する凹部外、あるい
は凹部内及び凹部外の双方に設けてもよい。
【0036】この場合、前記第1の基板の一方の面上に
前記の段差を形成し、さらにこの段差を含む前記基板上
に単結晶、多結晶、又はアモルファスシリコン層を形成
する。そして、このようなシリコン層から前記第2の薄
膜トランジスタのチャネル領域、ソース領域及びドレイ
ン領域をそれぞれ形成し、前記チャネル領域の上部及び
/又は下部にゲート部を有する、トップゲート型、ボト
ムゲート型又はデュアルゲート型の薄膜トランジスタを
形成してもよい。
前記の段差を形成し、さらにこの段差を含む前記基板上
に単結晶、多結晶、又はアモルファスシリコン層を形成
する。そして、このようなシリコン層から前記第2の薄
膜トランジスタのチャネル領域、ソース領域及びドレイ
ン領域をそれぞれ形成し、前記チャネル領域の上部及び
/又は下部にゲート部を有する、トップゲート型、ボト
ムゲート型又はデュアルゲート型の薄膜トランジスタを
形成してもよい。
【0037】この場合でも、断面視した状態で底面に対
し側面が直角、もしくは下端側へ(望ましくは)90°
以下の底角をなす傾斜状となるような凹部として前記と
同様の前記段差を形成し、この段差を前記単結晶シリコ
ン層のエピタキシャル成長(結晶成長)時のシードとす
ることができる。
し側面が直角、もしくは下端側へ(望ましくは)90°
以下の底角をなす傾斜状となるような凹部として前記と
同様の前記段差を形成し、この段差を前記単結晶シリコ
ン層のエピタキシャル成長(結晶成長)時のシードとす
ることができる。
【0038】前記第2の薄膜トランジスタについては、
前記第1の基板及び/又はその上の膜に形成した前記段
差による基板凹部内及び/又は外に設け、前記第1の薄
膜トランジスタと同様にグラフォエピタキシャル成長に
よる単結晶シリコン層を用いて、そのソース、ドレイ
ン、チャネルの各領域を形成することができる。
前記第1の基板及び/又はその上の膜に形成した前記段
差による基板凹部内及び/又は外に設け、前記第1の薄
膜トランジスタと同様にグラフォエピタキシャル成長に
よる単結晶シリコン層を用いて、そのソース、ドレイ
ン、チャネルの各領域を形成することができる。
【0039】この第2の薄膜トランジスタについても、
前述した場合と同様に、前記単結晶、多結晶又はアモル
ファスシリコン層の形成時にN型あるいはP型を混入す
ることにより、これらN型あるいはP型の不純物種及び
/又はその濃度を制御することができる。また、前記段
差を、前記第2の薄膜トランジスタの前記チャネル領
域、前記ソース領域及び前記ドレイン領域で形成される
素子領域の少なくとも一辺に沿って形成してもよい。
前述した場合と同様に、前記単結晶、多結晶又はアモル
ファスシリコン層の形成時にN型あるいはP型を混入す
ることにより、これらN型あるいはP型の不純物種及び
/又はその濃度を制御することができる。また、前記段
差を、前記第2の薄膜トランジスタの前記チャネル領
域、前記ソース領域及び前記ドレイン領域で形成される
素子領域の少なくとも一辺に沿って形成してもよい。
【0040】さらに、前記単結晶、多結晶又はアモルフ
ァスシリコン層の下のゲート電極を、その側端部にて台
形状にするのが好ましく、また、前記第1の基板と前記
単結晶、多結晶又はアモルファスシリコン層との間に拡
散バリア層を設けるのが好ましい。前記第1及び/又は
第2の薄膜トランジスタのソース又はドレイン電極を、
前記段差を含む領域上に形成するのが好ましい。
ァスシリコン層の下のゲート電極を、その側端部にて台
形状にするのが好ましく、また、前記第1の基板と前記
単結晶、多結晶又はアモルファスシリコン層との間に拡
散バリア層を設けるのが好ましい。前記第1及び/又は
第2の薄膜トランジスタのソース又はドレイン電極を、
前記段差を含む領域上に形成するのが好ましい。
【0041】前記第1の薄膜トランジスタを、チャネル
領域の上部及び/又は下部にゲート部を有するトップゲ
ート型、ボトムゲート型又はデュアルゲート型のうちの
トップゲート型とするのが好ましい。また、表示部にお
いて画素電極をスイッチングするスイッチング素子を、
前記トップゲート型、ボトムゲート型又はデュアルゲー
ト型のいずれかによって構成される、第2の薄膜トラン
ジスタとするのが好ましい。
領域の上部及び/又は下部にゲート部を有するトップゲ
ート型、ボトムゲート型又はデュアルゲート型のうちの
トップゲート型とするのが好ましい。また、表示部にお
いて画素電極をスイッチングするスイッチング素子を、
前記トップゲート型、ボトムゲート型又はデュアルゲー
ト型のいずれかによって構成される、第2の薄膜トラン
ジスタとするのが好ましい。
【0042】この場合、チャネル領域の下部に設けられ
たゲート電極を耐熱性材料で形成したり、前記第2の薄
膜トランジスタの上部ゲート電極と前記第1の薄膜トラ
ンジスタのゲート電極とを共通の材料で形成することが
できる。
たゲート電極を耐熱性材料で形成したり、前記第2の薄
膜トランジスタの上部ゲート電極と前記第1の薄膜トラ
ンジスタのゲート電極とを共通の材料で形成することが
できる。
【0043】前記周辺駆動回路部において、前記第1の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャネル領域とし、このチャネル領域の上部及
び/又は下部にゲート部を有するトップゲート型、ボト
ムゲート型又はデュアルゲート型の薄膜トランジスタ、
あるいは前記単結晶シリコン層又は多結晶シリコン層又
はアモルファスシリコン層を用いたダイオード、抵抗、
キャパシタンス、インダクタンス素子などを設けてよ
い。
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャネル領域とし、このチャネル領域の上部及
び/又は下部にゲート部を有するトップゲート型、ボト
ムゲート型又はデュアルゲート型の薄膜トランジスタ、
あるいは前記単結晶シリコン層又は多結晶シリコン層又
はアモルファスシリコン層を用いたダイオード、抵抗、
キャパシタンス、インダクタンス素子などを設けてよ
い。
【0044】前記周辺駆動回路部及び/又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。また、前記周辺駆動回路部及び/又
は前記表示部のn又はpチャネル型の薄膜トランジスタ
がデュアルゲート型であるときには、上部又は下部ゲー
ト電極を電気的にオープンとするか或いは任意の負電圧
(nチャネル型の場合)又は正電圧(pチャネル型の場
合)を印加し。ボトムゲート型又はトップゲート型の薄
膜トランジスタとして動作するのがよい。
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。また、前記周辺駆動回路部及び/又
は前記表示部のn又はpチャネル型の薄膜トランジスタ
がデュアルゲート型であるときには、上部又は下部ゲー
ト電極を電気的にオープンとするか或いは任意の負電圧
(nチャネル型の場合)又は正電圧(pチャネル型の場
合)を印加し。ボトムゲート型又はトップゲート型の薄
膜トランジスタとして動作するのがよい。
【0045】前記周辺駆動回路部の薄膜トランジスタを
nチャネル型、pチャネル型又は相補型の前記第1の薄
膜トランジスタとする。また、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層、多結晶シリコン層、アモ
ルファスシリコン層のいずれをチャネル領域とする場合
にも、nチャネル型、pチャネル型又は相補型とする。
nチャネル型、pチャネル型又は相補型の前記第1の薄
膜トランジスタとする。また、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層、多結晶シリコン層、アモ
ルファスシリコン層のいずれをチャネル領域とする場合
にも、nチャネル型、pチャネル型又は相補型とする。
【0046】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に周期律表第
3族又は第5族の不純物元素、すなわちN型又はP型の
不純物を導入し、前記チャネル領域、前記ソース領域及
び前記ドレイン領域を形成してよい。
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に周期律表第
3族又は第5族の不純物元素、すなわちN型又はP型の
不純物を導入し、前記チャネル領域、前記ソース領域及
び前記ドレイン領域を形成してよい。
【0047】また、前記第2の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときには、前記
チャネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第1の薄膜トランジスタと共通の工程を経て前記
第2の薄膜トランジスタを形成することができる。この
場合、前記第2の薄膜トランジスタの上部ゲート電極と
前記第1の薄膜トランジスタのゲート電極とを共通の材
料で形成してもよい。
ムゲート型又はデュアルゲート型であるときには、前記
チャネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第1の薄膜トランジスタと共通の工程を経て前記
第2の薄膜トランジスタを形成することができる。この
場合、前記第2の薄膜トランジスタの上部ゲート電極と
前記第1の薄膜トランジスタのゲート電極とを共通の材
料で形成してもよい。
【0048】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に周期律
表第3族又は第5族の不純物元素を導入し、ソース及び
ドレイン領域を形成した後に、活性化処理を行うことが
できる。
リコン層を形成した後、この単結晶シリコン層に周期律
表第3族又は第5族の不純物元素を導入し、ソース及び
ドレイン領域を形成した後に、活性化処理を行うことが
できる。
【0049】また、前記単結晶シリコン層の形成後、レ
ジストをマスクにして不純物元素をイオン注入すること
により前記第1及び第2の薄膜トランジスタの各ソース
及びドレイン領域を形成し、さらにイオン注入後活性化
処理を行い、ゲート絶縁膜の形成後、前記第1の薄膜ト
ランジスタのゲート電極と、必要であれば前記第2の薄
膜トランジスタの上部ゲート構造とを形成するようにし
てもよい。
ジストをマスクにして不純物元素をイオン注入すること
により前記第1及び第2の薄膜トランジスタの各ソース
及びドレイン領域を形成し、さらにイオン注入後活性化
処理を行い、ゲート絶縁膜の形成後、前記第1の薄膜ト
ランジスタのゲート電極と、必要であれば前記第2の薄
膜トランジスタの上部ゲート構造とを形成するようにし
てもよい。
【0050】前記薄膜トランジスタがトップゲート型の
とき、前記単結晶シリコン層の形成後、レジストをマス
クにして不純物元素をイオン注入することにより前記第
1及び第2の薄膜トランジスタの各ソース及びドレイン
領域を形成し、さらにイオン注入後活性化処理を行い、
その後、前記第1及び第2の薄膜トランジスタのゲート
絶縁膜とゲート電極とからなる各ゲート部を形成するよ
うにしてもよい。
とき、前記単結晶シリコン層の形成後、レジストをマス
クにして不純物元素をイオン注入することにより前記第
1及び第2の薄膜トランジスタの各ソース及びドレイン
領域を形成し、さらにイオン注入後活性化処理を行い、
その後、前記第1及び第2の薄膜トランジスタのゲート
絶縁膜とゲート電極とからなる各ゲート部を形成するよ
うにしてもよい。
【0051】あるいは、前記薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後、前記
第1及び第2の薄膜トランジスタの各ゲート絶縁膜と耐
熱性材料からなる各ゲート電極とを形成して各ゲート部
を形成し、さらに、これらのゲート部をマスクにして不
純物元素をイオン注入することで各ソース及びドレイン
領域を形成し、このイオン注入後に活性化処理を行って
もよい。
ゲート型のとき、前記単結晶シリコン層の形成後、前記
第1及び第2の薄膜トランジスタの各ゲート絶縁膜と耐
熱性材料からなる各ゲート電極とを形成して各ゲート部
を形成し、さらに、これらのゲート部をマスクにして不
純物元素をイオン注入することで各ソース及びドレイン
領域を形成し、このイオン注入後に活性化処理を行って
もよい。
【0052】また、前記LDD構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うこともできる。また、前記基板を光学的に不透
明又は透明とし、反射型、又は透過型の表示部用画素電
極を設けてもよい。
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うこともできる。また、前記基板を光学的に不透
明又は透明とし、反射型、又は透過型の表示部用画素電
極を設けてもよい。
【0053】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。この
場合、前記画素電極が反射電極であるときには、樹脂膜
に最適な反射特性と視野角特性を得るための凹凸を形成
し、この上に画素電極を設け、また前記画素電極が透明
電極であるときには、透明平坦化膜によって表面を平坦
化し、この平坦化面上に画素電極を設けるのが好まし
い。
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。この
場合、前記画素電極が反射電極であるときには、樹脂膜
に最適な反射特性と視野角特性を得るための凹凸を形成
し、この上に画素電極を設け、また前記画素電極が透明
電極であるときには、透明平坦化膜によって表面を平坦
化し、この平坦化面上に画素電極を設けるのが好まし
い。
【0054】前記表示部は、前記MOSTFTによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置(LCD)、エレクトロルミネセンス表示装置(E
L)、電界放出型表示装置(FED)、発光ポリマー表
示装置(LEPD)、発光ダイオード表示装置(LE
D)などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
動で発光又は調光を行うように構成し、例えば液晶表示
装置(LCD)、エレクトロルミネセンス表示装置(E
L)、電界放出型表示装置(FED)、発光ポリマー表
示装置(LEPD)、発光ダイオード表示装置(LE
D)などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
【0055】前記第1の基板上には、前記周辺駆動回路
部及び/又は表示部の動作を制御する制御部を設けるよ
うにしてもよい。この制御部は、CPU(マイクロプロ
セッサ−を含む)、メモリ(SRAM、DRAM、フラ
ッシュ)、又はこれらを混載してなるシステムLSI等
によって形成される。また、このような制御部を第1の
基板上に設ける場合、前記単結晶半導体層に所定の処理
を施し、制御部を構成するための素子、例えばCMOS
TFT、nMOSTFT、pMOSTFT等の能動素子
や、抵抗、コンデンサ、インダクタンス等の受動素子を
形成する。なお、このような制御部については、周辺駆
動回路部となる垂直駆動回路や水平駆動回路と同じ領域
に形成してもよく、また別の領域に形成してもよい。
部及び/又は表示部の動作を制御する制御部を設けるよ
うにしてもよい。この制御部は、CPU(マイクロプロ
セッサ−を含む)、メモリ(SRAM、DRAM、フラ
ッシュ)、又はこれらを混載してなるシステムLSI等
によって形成される。また、このような制御部を第1の
基板上に設ける場合、前記単結晶半導体層に所定の処理
を施し、制御部を構成するための素子、例えばCMOS
TFT、nMOSTFT、pMOSTFT等の能動素子
や、抵抗、コンデンサ、インダクタンス等の受動素子を
形成する。なお、このような制御部については、周辺駆
動回路部となる垂直駆動回路や水平駆動回路と同じ領域
に形成してもよく、また別の領域に形成してもよい。
【0056】次に、本発明の好ましい実施の形態につい
てさらに詳細に説明する。 <第1の実施の形態>図1〜図12を参照して、本発明
の第1の実施の形態を説明する。
てさらに詳細に説明する。 <第1の実施の形態>図1〜図12を参照して、本発明
の第1の実施の形態を説明する。
【0057】本例の実施の形態は、耐熱性基板に設けた
上述した段差(凹部)をシードにして、この基板上に形
成したスズ・シリコンから単結晶シリコン層をグラフォ
エピタキシャル成長させ、これを用いてトップゲート型
MOSTFTを構成したアクティブマトリクス反射型液
晶表示装置(LCD)に関するものである。
上述した段差(凹部)をシードにして、この基板上に形
成したスズ・シリコンから単結晶シリコン層をグラフォ
エピタキシャル成長させ、これを用いてトップゲート型
MOSTFTを構成したアクティブマトリクス反射型液
晶表示装置(LCD)に関するものである。
【0058】まず、この反射型LCDの全体のレイアウ
トを図10〜図12について説明する。このアクティブ
マトリクス反射型LCDは、図10に示すように、主基
板1(これはアクティブマトリクス基板、すなわち駆動
基板を構成する)と対向基板32とをスペーサ(図示せ
ず)を介して貼り合わせたフラットパネル構造のもの
で、これら主基板1と対向基板32との間に液晶(図示
せず)が封入されてなるものである。主基板1の表面に
は、マトリクス状に配列した画素電極29(又は41)
と、この画素電極を駆動するスイッチング素子とからな
る表示部、及びこの表示部に接続される周辺駆動回路部
とが設けられている。
トを図10〜図12について説明する。このアクティブ
マトリクス反射型LCDは、図10に示すように、主基
板1(これはアクティブマトリクス基板、すなわち駆動
基板を構成する)と対向基板32とをスペーサ(図示せ
ず)を介して貼り合わせたフラットパネル構造のもの
で、これら主基板1と対向基板32との間に液晶(図示
せず)が封入されてなるものである。主基板1の表面に
は、マトリクス状に配列した画素電極29(又は41)
と、この画素電極を駆動するスイッチング素子とからな
る表示部、及びこの表示部に接続される周辺駆動回路部
とが設けられている。
【0059】表示部のスイッチング素子は、本発明に基
づくnMOS又はpMOS又はcMOSで、LDD構造
のトップゲート型MOSTFTで構成されている。ま
た、周辺駆動回路部にも、回路要素として、本発明に基
づくトップゲート型MOSTFTのcMOS又はnMO
S又はpMOSTFTがそれぞれ単一種で、あるいは混
在した状態で形成されている。
づくnMOS又はpMOS又はcMOSで、LDD構造
のトップゲート型MOSTFTで構成されている。ま
た、周辺駆動回路部にも、回路要素として、本発明に基
づくトップゲート型MOSTFTのcMOS又はnMO
S又はpMOSTFTがそれぞれ単一種で、あるいは混
在した状態で形成されている。
【0060】なお、一方の周辺駆動回路部は、データ信
号を供給して各画素のTFTを水平ライン毎に駆動する
水平駆動回路である。また、他方の周辺駆動回路部は、
各画素のTFTのゲートを走査ライン毎に駆動する垂直
駆動回路であり、通常は表示部の両辺にそれぞれ設けら
れるようになっている。これらの駆動回路について、本
例においては点順次アナログ方式、線順次デジタル方式
のいずれにも構成することができる。
号を供給して各画素のTFTを水平ライン毎に駆動する
水平駆動回路である。また、他方の周辺駆動回路部は、
各画素のTFTのゲートを走査ライン毎に駆動する垂直
駆動回路であり、通常は表示部の両辺にそれぞれ設けら
れるようになっている。これらの駆動回路について、本
例においては点順次アナログ方式、線順次デジタル方式
のいずれにも構成することができる。
【0061】図11に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のTFTが配
置され、このTFTを介して液晶容量(CLC)に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、TFTのチャネル抵抗だけで保持させるには十
分ではないので、それを補うため液晶容量と並列に蓄積
容量(補助容量)(CS )を付加し、リーク電流による
液晶電圧の低下を補うようにする。
ラインとデータバスラインの交差部に上記のTFTが配
置され、このTFTを介して液晶容量(CLC)に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、TFTのチャネル抵抗だけで保持させるには十
分ではないので、それを補うため液晶容量と並列に蓄積
容量(補助容量)(CS )を付加し、リーク電流による
液晶電圧の低下を補うようにする。
【0062】こうしたLCD用TFTでは、画素部(表
示部)に使用するTFTの特性と周辺駆動回路に使用す
るTFTの特性とでは要求性能が異なり、特に画素部の
TFTではオフ電流の制御、オン電流の確保が重要な問
題となる。このため、表示部では、後述するようにLD
D構造のTFTを設けることによってゲート−ドレイン
間に電界がかかりにくい構造とし、チャネル領域にかか
る実効的な電界を低減してオフ電流を低減し、特性の変
化を小さくしている。しかしながら、このような構成を
得るには、プロセス的に複雑になり、素子サイズも大き
くなり、かつオフ電流が低下するなどの問題も発生する
ため、それぞれの使用目的に合わせた最適設計が必要で
ある。
示部)に使用するTFTの特性と周辺駆動回路に使用す
るTFTの特性とでは要求性能が異なり、特に画素部の
TFTではオフ電流の制御、オン電流の確保が重要な問
題となる。このため、表示部では、後述するようにLD
D構造のTFTを設けることによってゲート−ドレイン
間に電界がかかりにくい構造とし、チャネル領域にかか
る実効的な電界を低減してオフ電流を低減し、特性の変
化を小さくしている。しかしながら、このような構成を
得るには、プロセス的に複雑になり、素子サイズも大き
くなり、かつオフ電流が低下するなどの問題も発生する
ため、それぞれの使用目的に合わせた最適設計が必要で
ある。
【0063】なお、使用可能な液晶としては、TN液晶
(アクティブマトリクス駆動のTNモードに用いられる
ネマチック液晶)をはじめ、STN(スーパーツイステ
ッドネマチック)、GH(ゲスト・ホスト)、PC(フ
ェーズ・チェンジ)、FLC(強誘電性液晶)、AFL
C(反強誘電性液晶)、PDLC(ポリマー分散型液
晶)等の各種モード用の液晶を用いることができる。
(アクティブマトリクス駆動のTNモードに用いられる
ネマチック液晶)をはじめ、STN(スーパーツイステ
ッドネマチック)、GH(ゲスト・ホスト)、PC(フ
ェーズ・チェンジ)、FLC(強誘電性液晶)、AFL
C(反強誘電性液晶)、PDLC(ポリマー分散型液
晶)等の各種モード用の液晶を用いることができる。
【0064】次に、周辺駆動回路部の回路方式とその駆
動方式の概略を、図12を参照して説明する。駆動回路
は、ゲート側駆動回路とデータ側駆動回路とに分けら
れ、ゲート側、データ側共に、シフトレジスタを構成す
る必要がある。シフトレジスタとしては、pMOSTF
TとnMOSTFTとの両方を使用したもの(いわゆる
CMOS回路)や、いずれか一方のMOSTFTのみを
使用したものがあるが、動作速度、信頼性、低消費電力
の面で、cMOSTFT又はCMOS回路が一般的であ
る。
動方式の概略を、図12を参照して説明する。駆動回路
は、ゲート側駆動回路とデータ側駆動回路とに分けら
れ、ゲート側、データ側共に、シフトレジスタを構成す
る必要がある。シフトレジスタとしては、pMOSTF
TとnMOSTFTとの両方を使用したもの(いわゆる
CMOS回路)や、いずれか一方のMOSTFTのみを
使用したものがあるが、動作速度、信頼性、低消費電力
の面で、cMOSTFT又はCMOS回路が一般的であ
る。
【0065】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
ある。図12に示した点順次方式は、回路の構成が比較
的簡単であり、アナログスイッチを通して表示信号をシ
フトレジスタで制御しながら直接各画素に、一水平走査
時間内にて順次書き込むようになっている(図中R、
G、Bは各色毎に画素を概略的に示している)。
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
ある。図12に示した点順次方式は、回路の構成が比較
的簡単であり、アナログスイッチを通して表示信号をシ
フトレジスタで制御しながら直接各画素に、一水平走査
時間内にて順次書き込むようになっている(図中R、
G、Bは各色毎に画素を概略的に示している)。
【0066】次に、本実施の形態のアクティブマトリク
ス反射型LCDを、図1〜図9を参照してその製造方法
(工程)に基づいて説明する。なお、図1〜図6におい
ては、各図の左側は表示部の製造方法(工程)、右側は
周辺回路部の製造方法(工程)を示している。
ス反射型LCDを、図1〜図9を参照してその製造方法
(工程)に基づいて説明する。なお、図1〜図6におい
ては、各図の左側は表示部の製造方法(工程)、右側は
周辺回路部の製造方法(工程)を示している。
【0067】まず、図1の(1)に示すように、石英ガ
ラス、結晶化ガラスなどの絶縁基板1の一主面におい
て、少なくともそのTFT形成領域にフォトレジスト2
を所定パターンに形成し、これをマスクとして例えばC
F4 プラズマのF+ イオン3によるリアクティブイオン
エッチング(RIE)を行うなど、汎用フォトリソグラ
フィ及びエッチング(フォトエッチング)によって基板
1に適当な形状及び寸法の段差4を複数個形成する。
ラス、結晶化ガラスなどの絶縁基板1の一主面におい
て、少なくともそのTFT形成領域にフォトレジスト2
を所定パターンに形成し、これをマスクとして例えばC
F4 プラズマのF+ イオン3によるリアクティブイオン
エッチング(RIE)を行うなど、汎用フォトリソグラ
フィ及びエッチング(フォトエッチング)によって基板
1に適当な形状及び寸法の段差4を複数個形成する。
【0068】この場合、絶縁基板1として石英ガラス、
結晶ガラス、セラミックス等(ただし、後述の透過型L
CDでは、不透明のセラミックス基板は使用できな
い。)の高耐熱性基板(8〜12インチφ、700〜8
00μm厚)が使用可能である。段差4は、後述の単結
晶シリコンのグラフォエピタキシャル成長時のシードと
なるもので、深さdが0.1μm程度、幅wが5〜10
μm程度、長さ(紙面と直交する方向)が10〜20μ
m程度とされ、また、底面と側面とのなす角(底角)が
略直角とされている。
結晶ガラス、セラミックス等(ただし、後述の透過型L
CDでは、不透明のセラミックス基板は使用できな
い。)の高耐熱性基板(8〜12インチφ、700〜8
00μm厚)が使用可能である。段差4は、後述の単結
晶シリコンのグラフォエピタキシャル成長時のシードと
なるもので、深さdが0.1μm程度、幅wが5〜10
μm程度、長さ(紙面と直交する方向)が10〜20μ
m程度とされ、また、底面と側面とのなす角(底角)が
略直角とされている。
【0069】次いで、フォトレジスト2を除去し、続い
て公知の触媒CVD法やプラズマCVD法、あるいはス
パッタ法等により、基板温度約100〜400℃のもと
で、多結晶シリコンを絶縁基板1の段差4形成面上に数
μm〜0.005μm(例えば0.1μm)の厚さに成
膜し、図1(2)に示すようにシリコン膜5を形成す
る。なお、多結晶シリコンに代えてアモルファスシリコ
ンを成膜し、シリコン膜5を形成するようにしてもよ
い。
て公知の触媒CVD法やプラズマCVD法、あるいはス
パッタ法等により、基板温度約100〜400℃のもと
で、多結晶シリコンを絶縁基板1の段差4形成面上に数
μm〜0.005μm(例えば0.1μm)の厚さに成
膜し、図1(2)に示すようにシリコン膜5を形成す
る。なお、多結晶シリコンに代えてアモルファスシリコ
ンを成膜し、シリコン膜5を形成するようにしてもよ
い。
【0070】また、このシリコン膜5の形成時に、N型
又はP型のキャリア不純物、例えばリン又はボロンを適
量(例えば0.1〜1.0ppm)ドーピングした単結
晶シリコンをターゲットとし、これを用いてスパッタリ
ングすることにより、キャリア不純物の種類及び/又は
濃度を調整したシリコン膜5を形成するようにしてもよ
い。
又はP型のキャリア不純物、例えばリン又はボロンを適
量(例えば0.1〜1.0ppm)ドーピングした単結
晶シリコンをターゲットとし、これを用いてスパッタリ
ングすることにより、キャリア不純物の種類及び/又は
濃度を調整したシリコン膜5を形成するようにしてもよ
い。
【0071】また、プラズマCVD法によって成膜する
場合には、モノシラン又はジシランガス等に、N型用の
PH3 又はAsH3 を適量(例えば0.1〜1.0pp
m)混入したり、又はP型用のB2 H6 を適量(例えば
0.1〜1.0ppm)混入することにより、キャリア
不純物の種類及び/又は濃度を調整したシリコン膜5を
形成するようにしてもよい。
場合には、モノシラン又はジシランガス等に、N型用の
PH3 又はAsH3 を適量(例えば0.1〜1.0pp
m)混入したり、又はP型用のB2 H6 を適量(例えば
0.1〜1.0ppm)混入することにより、キャリア
不純物の種類及び/又は濃度を調整したシリコン膜5を
形成するようにしてもよい。
【0072】次いで、図1の(3)に示すように、スパ
ッタ法や蒸着法等によってシリコン膜5上に金属スズ
(Sn)を前記シリコン膜5の数10倍〜数100倍の
厚さ(例えば10〜15μm)に成膜し、金属スズから
なる低融点金属層6を形成する。なお、前述したシリコ
ン膜5への不純物混入に代えて、この低融点金属層6形
成時に、得られる低融点金属層6中にアルミニウムやイ
ンジウム、ガリウム、ビスマス、アンチモン等を不純物
として適量混入させ、N型又はP型の低融点金属層6に
形成してもよい。
ッタ法や蒸着法等によってシリコン膜5上に金属スズ
(Sn)を前記シリコン膜5の数10倍〜数100倍の
厚さ(例えば10〜15μm)に成膜し、金属スズから
なる低融点金属層6を形成する。なお、前述したシリコ
ン膜5への不純物混入に代えて、この低融点金属層6形
成時に、得られる低融点金属層6中にアルミニウムやイ
ンジウム、ガリウム、ビスマス、アンチモン等を不純物
として適量混入させ、N型又はP型の低融点金属層6に
形成してもよい。
【0073】次いで、基板1を水素又は窒素−水素混合
物又はアルゴン−水素混合物等の水素系雰囲気下で50
0〜600℃に加熱し、この状態で約5分間保持する。
すると、この加熱によってシリコン膜5は、低融点金属
層6を形成するスズの溶融液中に溶解する。この溶融液
では、シリコンは本来の析出温度よりも格段に低い温度
で析出する性質を呈する。基板1の加熱方法としては、
電気炉等を用いて基板全体を均一に加熱する方法や、光
レーザ、電子ビーム等によって所定の場所のみ、例えば
TFT形成領域のみを局部的に加熱する方法が採用され
る。
物又はアルゴン−水素混合物等の水素系雰囲気下で50
0〜600℃に加熱し、この状態で約5分間保持する。
すると、この加熱によってシリコン膜5は、低融点金属
層6を形成するスズの溶融液中に溶解する。この溶融液
では、シリコンは本来の析出温度よりも格段に低い温度
で析出する性質を呈する。基板1の加熱方法としては、
電気炉等を用いて基板全体を均一に加熱する方法や、光
レーザ、電子ビーム等によって所定の場所のみ、例えば
TFT形成領域のみを局部的に加熱する方法が採用され
る。
【0074】次いで、徐々に冷却することにより、スズ
に溶解していたシリコンを、段差4の底面の角部を結晶
成長のシード(種)にして図2の(4)に示すようにグ
ラフォエピタキシャル成長させ、これにより単結晶シリ
コンを析出して厚さ10〜100nm程度の単結晶シリ
コン層7を形成する。
に溶解していたシリコンを、段差4の底面の角部を結晶
成長のシード(種)にして図2の(4)に示すようにグ
ラフォエピタキシャル成長させ、これにより単結晶シリ
コンを析出して厚さ10〜100nm程度の単結晶シリ
コン層7を形成する。
【0075】この場合、単結晶シリコン層7は(10
0)面が基板上にエピタキシャル成長したものである
が、これは、グラフォエピタキシャル成長と称される公
知の現象によるものである。これについては、図8に示
すように、非晶質基板(ガラス)1に上記の段差4の如
き垂直な壁を作り、この上にエピタキシー層を形成する
と、図8(a)のようなランダムな面方位であったもの
が図8(b)のように(100)面が段差4の面に沿っ
て結晶成長する。この単結晶粒の大きさは、温度・時間
に比例して大きくなるが、温度・時間を低く、短くする
ときには、上記段差の間隔を短くしなければならない。
0)面が基板上にエピタキシャル成長したものである
が、これは、グラフォエピタキシャル成長と称される公
知の現象によるものである。これについては、図8に示
すように、非晶質基板(ガラス)1に上記の段差4の如
き垂直な壁を作り、この上にエピタキシー層を形成する
と、図8(a)のようなランダムな面方位であったもの
が図8(b)のように(100)面が段差4の面に沿っ
て結晶成長する。この単結晶粒の大きさは、温度・時間
に比例して大きくなるが、温度・時間を低く、短くする
ときには、上記段差の間隔を短くしなければならない。
【0076】また、上記段差の形状を図9(a)〜
(f)のように種々に変えることによって、成長層の結
晶方位を制御することができる。MOSトランジスタを
作製する場合には、(100)面が最も多く採用されて
いる。要するに、段差4の断面視形状は、底面角部の角
度(底角)が直角をはじめ、上端から下端にかけて内向
き又は外向きに傾斜していてもよく、結晶成長が生じや
すい特定方向の面を有していればよい。段差4の底角は
通常は直角又は90°以下が望ましく、その底面の角部
は僅かな曲率を有しているのが好ましい。
(f)のように種々に変えることによって、成長層の結
晶方位を制御することができる。MOSトランジスタを
作製する場合には、(100)面が最も多く採用されて
いる。要するに、段差4の断面視形状は、底面角部の角
度(底角)が直角をはじめ、上端から下端にかけて内向
き又は外向きに傾斜していてもよく、結晶成長が生じや
すい特定方向の面を有していればよい。段差4の底角は
通常は直角又は90°以下が望ましく、その底面の角部
は僅かな曲率を有しているのが好ましい。
【0077】このようにしてグラフォエピタキシャル成
長により基板1上に単結晶シリコン層7を析出させた
後、図2の(5)に示すように、表面側に形成されたス
ズを主成分とする膜6A(図2の(4)参照)を塩酸や
硫酸等によって溶解除去する。続いて、単結晶シリコン
層7をチャネル領域とするトップゲート型MOSTFT
の作製を以下のようにして行う。
長により基板1上に単結晶シリコン層7を析出させた
後、図2の(5)に示すように、表面側に形成されたス
ズを主成分とする膜6A(図2の(4)参照)を塩酸や
硫酸等によって溶解除去する。続いて、単結晶シリコン
層7をチャネル領域とするトップゲート型MOSTFT
の作製を以下のようにして行う。
【0078】まず、上記のエピタキシャル成長による単
結晶シリコン層7では、その不純物濃度がばらついてい
るので、全面にP型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、pM
OSTFT形成領域のみに選択的にN型キャリア不純物
をドーピングし、N型ウエルを形成する。例えば、pチ
ャネルTFT部をフォトレジスト(図示せず)でマスク
し、P型不純物イオン(例えばB+ )を10kVで2.
7×1011atoms/cm2 のドーズ量でドーピング
し、比抵抗を調整する。
結晶シリコン層7では、その不純物濃度がばらついてい
るので、全面にP型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、pM
OSTFT形成領域のみに選択的にN型キャリア不純物
をドーピングし、N型ウエルを形成する。例えば、pチ
ャネルTFT部をフォトレジスト(図示せず)でマスク
し、P型不純物イオン(例えばB+ )を10kVで2.
7×1011atoms/cm2 のドーズ量でドーピング
し、比抵抗を調整する。
【0079】また、図2の(6)に示すように、pMO
STFT形成領域の不純物濃度制御のため、nMOST
FT部をフォトレジスト60でマスクし、N型不純物イ
オン(例えばP+ )65を10kVで1×1011ato
ms/cm2 のドーズ量でドーピングし、N型ウエル7
Aを形成する。
STFT形成領域の不純物濃度制御のため、nMOST
FT部をフォトレジスト60でマスクし、N型不純物イ
オン(例えばP+ )65を10kVで1×1011ato
ms/cm2 のドーズ量でドーピングし、N型ウエル7
Aを形成する。
【0080】次いで、図3の(7)に示すように、単結
晶シリコン薄膜層7の全面上に、プラズマCVD、高密
度プラズマCVD、触媒CVD法等でSiO2 (約10
0nm厚)とSiN(約200nm厚)とをこの順に連
続成膜してゲート絶縁膜8を形成し、さらに、モリブデ
ン・タンタル(Mo・Ta)合金のスパッタ膜9を厚さ
300〜400nm程度に形成する。
晶シリコン薄膜層7の全面上に、プラズマCVD、高密
度プラズマCVD、触媒CVD法等でSiO2 (約10
0nm厚)とSiN(約200nm厚)とをこの順に連
続成膜してゲート絶縁膜8を形成し、さらに、モリブデ
ン・タンタル(Mo・Ta)合金のスパッタ膜9を厚さ
300〜400nm程度に形成する。
【0081】次いで、図3の(8)に示すように、汎用
のフォトリソグラフィ技術により、表示領域のTFT
部、および周辺駆動領域のTFT部のそれぞれの段差領
域(凹部内)にフォトレジストパターン10を形成し、
さらにこれをマスクにして連続してエッチングすること
により、Mo・Ta合金のゲート電極11と(SiN/
SiO2 )の積層構造からなるゲート絶縁膜12とを形
成し、単結晶シリコン層7を露出させる。なお、Mo・
Ta合金からなるスパッタ膜9は酸系エッチング液で処
理し、SiNはCF4 ガスのプラズマエッチング、Si
O2 はフッ酸系エッチング液で処理する。
のフォトリソグラフィ技術により、表示領域のTFT
部、および周辺駆動領域のTFT部のそれぞれの段差領
域(凹部内)にフォトレジストパターン10を形成し、
さらにこれをマスクにして連続してエッチングすること
により、Mo・Ta合金のゲート電極11と(SiN/
SiO2 )の積層構造からなるゲート絶縁膜12とを形
成し、単結晶シリコン層7を露出させる。なお、Mo・
Ta合金からなるスパッタ膜9は酸系エッチング液で処
理し、SiNはCF4 ガスのプラズマエッチング、Si
O2 はフッ酸系エッチング液で処理する。
【0082】次いで、図3の(9)に示すように、周辺
駆動領域のnMOS及びpMOSTFT全部と、表示領
域のnMOSTFTのゲート部とをフォトレジスト13
でカバーし、露出したnMOSTFTのソース/ドレイ
ン領域に、リンイオン14を例えば20kVで5×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)し、N- 型層からなるLDD部15を自己整合的
(セルフアライン)に形成する。
駆動領域のnMOS及びpMOSTFT全部と、表示領
域のnMOSTFTのゲート部とをフォトレジスト13
でカバーし、露出したnMOSTFTのソース/ドレイ
ン領域に、リンイオン14を例えば20kVで5×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)し、N- 型層からなるLDD部15を自己整合的
(セルフアライン)に形成する。
【0083】次いで、図4の(10)に示すように、周
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kvで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)し、nMOSTFTのN+ 型層
からなるソース部18及びドレイン部19とLDD部1
5とを形成する。
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kvで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)し、nMOSTFTのN+ 型層
からなるソース部18及びドレイン部19とLDD部1
5とを形成する。
【0084】次いで、図4の(11)に示すように、周
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部と、pMOSTFTのゲート部とをフォトレ
ジスト20でカバーし、露出した領域にボロンイオン2
1を、例えば10kvで5×1015atoms/cm2
のドーズ量でドーピング(イオン注入)し、pMOST
FTのP+ 層のソース部22及びドレイン部23を形成
する。なお、この工程については、nMOS周辺駆動回
路の場合では、pMOSTFTが無いことから不要とな
る。
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部と、pMOSTFTのゲート部とをフォトレ
ジスト20でカバーし、露出した領域にボロンイオン2
1を、例えば10kvで5×1015atoms/cm2
のドーズ量でドーピング(イオン注入)し、pMOST
FTのP+ 層のソース部22及びドレイン部23を形成
する。なお、この工程については、nMOS周辺駆動回
路の場合では、pMOSTFTが無いことから不要とな
る。
【0085】次いで、図4の(12)に示すように、T
FT、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト24を形成する。そして、周辺駆動領域及び
表示領域のすべての能動素子部及び受動素子部以外の単
結晶シリコン層7を、フッ酸系のエッチング液を用いて
エッチングし、除去する。
FT、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト24を形成する。そして、周辺駆動領域及び
表示領域のすべての能動素子部及び受動素子部以外の単
結晶シリコン層7を、フッ酸系のエッチング液を用いて
エッチングし、除去する。
【0086】次いで、図5の(13)に示すように、プ
ラズマCVD、高密度プラズマCVD、触媒CVD法等
によって全面に、SiO2 膜(約200nm厚)及びリ
ンシリケートガラス(PSG)膜(約300nm厚)を
この順に連続形成し、保護膜25を形成する。
ラズマCVD、高密度プラズマCVD、触媒CVD法等
によって全面に、SiO2 膜(約200nm厚)及びリ
ンシリケートガラス(PSG)膜(約300nm厚)を
この順に連続形成し、保護膜25を形成する。
【0087】そして、この状態で単結晶シリコン層7を
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約1000
℃、約10秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得るものが要
求されるが、前述したMo・Ta合金は高融点であり、
このようなアニール条件に耐え得るものとなっている。
また、このようにMo・Ta合金からなるゲート電極材
は高融点でありアニール条件に耐え得ることから、ゲー
ト部のみならず配線として広範囲に亘って引き回して形
成することができる。なお、ここでは高価なエキシマレ
ーザアニールは使用しないが、これを使用する場合に
は、XeCl(308nm波長)で全面に、又は能動素
子部及び受動素子部のみを選択的に、90%以上のオー
バーラップスキャニングで照射処理するのが望ましい。
活性化処理する。この活性化については、例えばハロゲ
ン等のランプを用い、そのアニール条件を約1000
℃、約10秒程度として行う。したがって、ゲート電極
材としてはこのようなアニール条件に耐え得るものが要
求されるが、前述したMo・Ta合金は高融点であり、
このようなアニール条件に耐え得るものとなっている。
また、このようにMo・Ta合金からなるゲート電極材
は高融点でありアニール条件に耐え得ることから、ゲー
ト部のみならず配線として広範囲に亘って引き回して形
成することができる。なお、ここでは高価なエキシマレ
ーザアニールは使用しないが、これを使用する場合に
は、XeCl(308nm波長)で全面に、又は能動素
子部及び受動素子部のみを選択的に、90%以上のオー
バーラップスキャニングで照射処理するのが望ましい。
【0088】次いで、図5の(14)に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全TFTのソース/ドレイン部、及び表示用
TFTのソース部のコンタクト用窓開けを行う。
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全TFTのソース/ドレイン部、及び表示用
TFTのソース部のコンタクト用窓開けを行う。
【0089】そして、全面に、アルミニウム又はアルミ
ニウム合金(例えば1%Si入りアルミニウム合金又は
1〜2%銅入りアルミニウム合金)、銅等のスパッタ膜
を厚さ500〜600nm程度に形成し、さらに、汎用
フォトリソグラフィ及びエッチング技術により、周辺駆
動回路及び表示部のすべてのTFTのソース電極26と
周辺駆動回路部のドレイン電極27とを形成すると同時
に、データライン及びゲートラインを形成する。その
後、フォーミングガス(N2 +H2 )中において、約4
00℃/1hでシンター処理する。
ニウム合金(例えば1%Si入りアルミニウム合金又は
1〜2%銅入りアルミニウム合金)、銅等のスパッタ膜
を厚さ500〜600nm程度に形成し、さらに、汎用
フォトリソグラフィ及びエッチング技術により、周辺駆
動回路及び表示部のすべてのTFTのソース電極26と
周辺駆動回路部のドレイン電極27とを形成すると同時
に、データライン及びゲートラインを形成する。その
後、フォーミングガス(N2 +H2 )中において、約4
00℃/1hでシンター処理する。
【0090】次いで、図5の(15)に示すように、プ
ラズマCVD、高密度プラズマCVD、触媒CVD法等
により、PSG膜(約300nm厚)及びSiN膜(約
300nm厚)からなる絶縁膜36を全面に形成する。
次いで、表示用TFTのドレイン部のコンタクト用窓開
けを行う。なお、画素部のSiO2 、PSG及びSiN
膜は除去する必要はない。
ラズマCVD、高密度プラズマCVD、触媒CVD法等
により、PSG膜(約300nm厚)及びSiN膜(約
300nm厚)からなる絶縁膜36を全面に形成する。
次いで、表示用TFTのドレイン部のコンタクト用窓開
けを行う。なお、画素部のSiO2 、PSG及びSiN
膜は除去する必要はない。
【0091】ここで、反射型液晶表示装置の基本的要件
としては、液晶パネルの内部に入射光を反射させる機能
と散乱させる機能を合わせ持たなければならない。これ
は、ディスプレイに対する観察者の方向はほぼ決まって
いるが、入射光の方向が一義的に決められないためであ
る。このため、任意の方向に点光源が存在することを想
定して反射板の設計を行う必要がある。そこで、図6の
(16)に示すように、全面にスピンコート等で厚さ2
〜3μm程度の感光性樹脂膜28を形成し、続いて、図
6の(17)に示すように汎用フォトリソグラフィ及び
エッチング技術により、最適な反射特性と視野角特性を
得るための凹凸形状パターンを画素部に形成し、リフロ
ーさせて凹凸粗面28Aからなる反射面下部を形成す
る。同時に表示用TFTのドレイン部のコンタクト用の
樹脂窓開けを行う。
としては、液晶パネルの内部に入射光を反射させる機能
と散乱させる機能を合わせ持たなければならない。これ
は、ディスプレイに対する観察者の方向はほぼ決まって
いるが、入射光の方向が一義的に決められないためであ
る。このため、任意の方向に点光源が存在することを想
定して反射板の設計を行う必要がある。そこで、図6の
(16)に示すように、全面にスピンコート等で厚さ2
〜3μm程度の感光性樹脂膜28を形成し、続いて、図
6の(17)に示すように汎用フォトリソグラフィ及び
エッチング技術により、最適な反射特性と視野角特性を
得るための凹凸形状パターンを画素部に形成し、リフロ
ーさせて凹凸粗面28Aからなる反射面下部を形成す
る。同時に表示用TFTのドレイン部のコンタクト用の
樹脂窓開けを行う。
【0092】次いで、図6の(18)に示すように、全
面に厚さ400〜500nm程度のアルミニウム又は1
%Si入りアルミニウム合金等のスパッタ膜を形成し、
さらに汎用フォトリソグラフィ及びエッチング技術によ
り、画素部以外のスパッタ膜を除去し、表示用TFTの
ドレイン部19と接続した凹凸形状のアルミニウム合金
等からなる反射膜29を形成する。この反射膜29は、
表示用の画素電極としても機能するものとなる。その
後、フォーミングガス中、約300℃/1hでシンター
処理し、コンタクトを十分にする。なお、反射率を高め
るため、アルミニウム系に代えて銀又は銀合金を使用し
てもよい。
面に厚さ400〜500nm程度のアルミニウム又は1
%Si入りアルミニウム合金等のスパッタ膜を形成し、
さらに汎用フォトリソグラフィ及びエッチング技術によ
り、画素部以外のスパッタ膜を除去し、表示用TFTの
ドレイン部19と接続した凹凸形状のアルミニウム合金
等からなる反射膜29を形成する。この反射膜29は、
表示用の画素電極としても機能するものとなる。その
後、フォーミングガス中、約300℃/1hでシンター
処理し、コンタクトを十分にする。なお、反射率を高め
るため、アルミニウム系に代えて銀又は銀合金を使用し
てもよい。
【0093】以上のようにして、段差4をグラフォエピ
タキシャル成長のシードとして単結晶シリコン層7を形
成し、この単結晶シリコン層7を用いた表示部及び周辺
駆動回路部にそれぞれ、トップゲート型のnMOSLD
D−TFT、pMOSTFT及びnMOSTFTで構成
するCMOS回路を作り込んだ表示部−周辺駆動回路部
一体型のアクティブマトリクス基板30を作製すること
ができる。
タキシャル成長のシードとして単結晶シリコン層7を形
成し、この単結晶シリコン層7を用いた表示部及び周辺
駆動回路部にそれぞれ、トップゲート型のnMOSLD
D−TFT、pMOSTFT及びnMOSTFTで構成
するCMOS回路を作り込んだ表示部−周辺駆動回路部
一体型のアクティブマトリクス基板30を作製すること
ができる。
【0094】次に、このアクティブマトリクス基板(駆
動基板)30を用いて反射型液晶表示装置(LCD)を
製造する方法を、図7を参照して説明する。なお、以降
ではこのアクティブマトリクス基板をTFT基板と呼称
する。
動基板)30を用いて反射型液晶表示装置(LCD)を
製造する方法を、図7を参照して説明する。なお、以降
ではこのアクティブマトリクス基板をTFT基板と呼称
する。
【0095】このLCDの液晶セルを、2インチサイズ
以上の中/大型液晶パネルに適している面面組立で作製
する場合、まず、TFT基板30および全面ベタのIT
O(Indium tin oxide)電極31を設けた対向基板32
の素子形成面に、それぞれポリイミド系配向膜33、3
4を形成する。これらポリイミド系配向膜33、34に
ついては、ロールコート、スピンコート等によってポリ
イミドを厚さ50〜100nm程度に塗布し、その後、
180℃/2hで硬化キュアすることによって形成す
る。
以上の中/大型液晶パネルに適している面面組立で作製
する場合、まず、TFT基板30および全面ベタのIT
O(Indium tin oxide)電極31を設けた対向基板32
の素子形成面に、それぞれポリイミド系配向膜33、3
4を形成する。これらポリイミド系配向膜33、34に
ついては、ロールコート、スピンコート等によってポリ
イミドを厚さ50〜100nm程度に塗布し、その後、
180℃/2hで硬化キュアすることによって形成す
る。
【0096】次いで、TFT基板30および対向基板3
2のそれぞれのポリイミド系配向膜33、34を、ラビ
ング又は光配向処理する。ラビングバフ材にはコットン
やレーヨン等があるが、バフかす(ゴミ)やリタデーシ
ョン等の面からはコットンの方が安定している。光配向
は非接触の線型偏光紫外線照射による液晶分子の配向技
術である。なお、配向膜については、ラビング以外に
も、偏光又は非偏光を斜め入射させることにより、高分
子配向膜を形成することもできる。このような高分子配
向膜を形成することのできる高分子化合物としては、例
えばアゾベンゼンを有するポリメチルメタクリレート系
高分子が挙げられる。
2のそれぞれのポリイミド系配向膜33、34を、ラビ
ング又は光配向処理する。ラビングバフ材にはコットン
やレーヨン等があるが、バフかす(ゴミ)やリタデーシ
ョン等の面からはコットンの方が安定している。光配向
は非接触の線型偏光紫外線照射による液晶分子の配向技
術である。なお、配向膜については、ラビング以外に
も、偏光又は非偏光を斜め入射させることにより、高分
子配向膜を形成することもできる。このような高分子配
向膜を形成することのできる高分子化合物としては、例
えばアゾベンゼンを有するポリメチルメタクリレート系
高分子が挙げられる。
【0097】次いで、ラビングバフかす除去のため、
水、又はIPA(イソプロピルアルコール)洗浄を行
い、その後、TFT基板30側にコモン剤を塗布し、一
方、対向基板32側にはシール剤を塗布する。コモン剤
としては、導電性フィラーを含有したアクリル、エポキ
シアクリレート、又はエポキシ系接着剤が用いられ、シ
ール剤としてはアクリル、エポキシアクリレート、又は
エポキシ系接着剤が用いられる。なお、これらコモン
剤、シール剤については、加熱硬化型、紫外線照射硬化
型、紫外線照射硬化+加熱硬化型のいずれのタイプのも
のも使用可能であるが、重ね合わせの精度と作業性か
ら、紫外線照射硬化+加熱硬化型のものを用いるのが好
ましい。
水、又はIPA(イソプロピルアルコール)洗浄を行
い、その後、TFT基板30側にコモン剤を塗布し、一
方、対向基板32側にはシール剤を塗布する。コモン剤
としては、導電性フィラーを含有したアクリル、エポキ
シアクリレート、又はエポキシ系接着剤が用いられ、シ
ール剤としてはアクリル、エポキシアクリレート、又は
エポキシ系接着剤が用いられる。なお、これらコモン
剤、シール剤については、加熱硬化型、紫外線照射硬化
型、紫外線照射硬化+加熱硬化型のいずれのタイプのも
のも使用可能であるが、重ね合わせの精度と作業性か
ら、紫外線照射硬化+加熱硬化型のものを用いるのが好
ましい。
【0098】次いで、対向基板32側に所定のギャップ
を得るためのスペーサを散布し、TFT基板30と所定
の位置で重ね合わせる。対向基板32側のアライメント
マークとTFT基板30側のアライメントマークとを精
度良く合わせた後に、紫外線照射してシール剤を仮硬化
させ、その後に一括して加熱硬化する。
を得るためのスペーサを散布し、TFT基板30と所定
の位置で重ね合わせる。対向基板32側のアライメント
マークとTFT基板30側のアライメントマークとを精
度良く合わせた後に、紫外線照射してシール剤を仮硬化
させ、その後に一括して加熱硬化する。
【0099】次いで、スクライブブレークして、TFT
基板30と対向基板32とを重ね合わせた単個の液晶パ
ネルを作製する。次いで、液晶35を両基板30−32
間のギャップ内に注入し、注入口を紫外線接着剤で封止
した後、IPA洗浄する。液晶の種類については前述し
たように特に限定されないが、例えばネマスチック液晶
を用いた高速応答のTN(ツイストネマティック)モー
ドとするのが一般的である。次いで、加熱急冷処理し
て、液晶35を配向させる。次いで、TFT基板30の
パネル電極取り出し部にフレキシブル配線を異方性導電
膜の熱圧着で接続し、さらに対向基板32に位相差板付
き偏光板を貼り合わせる。
基板30と対向基板32とを重ね合わせた単個の液晶パ
ネルを作製する。次いで、液晶35を両基板30−32
間のギャップ内に注入し、注入口を紫外線接着剤で封止
した後、IPA洗浄する。液晶の種類については前述し
たように特に限定されないが、例えばネマスチック液晶
を用いた高速応答のTN(ツイストネマティック)モー
ドとするのが一般的である。次いで、加熱急冷処理し
て、液晶35を配向させる。次いで、TFT基板30の
パネル電極取り出し部にフレキシブル配線を異方性導電
膜の熱圧着で接続し、さらに対向基板32に位相差板付
き偏光板を貼り合わせる。
【0100】また、液晶パネル(液晶セル)を、2イン
チサイズ以下の小型液晶パネルに適している面単組立で
作製する場合、前記と同様に、TFT基板30および対
向基板32の素子形成面にそれぞれポリイミド系配向膜
33、34を形成し、さらにこれらポリイミド系配向膜
33、34にラビング、又は非接触の線型偏光紫外線光
による配向処理を施す。
チサイズ以下の小型液晶パネルに適している面単組立で
作製する場合、前記と同様に、TFT基板30および対
向基板32の素子形成面にそれぞれポリイミド系配向膜
33、34を形成し、さらにこれらポリイミド系配向膜
33、34にラビング、又は非接触の線型偏光紫外線光
による配向処理を施す。
【0101】次いで、TFT基板30および対向基板3
2をそれぞれダイシング又はスクライブブレークで単個
に分割し、水又はIPA洗浄する。続いて、TFT基板
30にはコモン剤を塗布し、対向基板32にはスペーサ
含有のシール剤を塗布する。そして、両基板を重ね合わ
せる。これ以降のプロセスは前記に準ずるので、説明を
省略する。
2をそれぞれダイシング又はスクライブブレークで単個
に分割し、水又はIPA洗浄する。続いて、TFT基板
30にはコモン剤を塗布し、対向基板32にはスペーサ
含有のシール剤を塗布する。そして、両基板を重ね合わ
せる。これ以降のプロセスは前記に準ずるので、説明を
省略する。
【0102】上記した反射型LCDにおいて、対向基板
32はCF(カラーフィルタ)基板であって、カラーフ
ィルタ層46をITO電極31下に設けたものである。
このような反射型LCDににあっては、対向基板32側
からの入射光が反射膜29で効率良く反射され、対向基
板32側から出射する。
32はCF(カラーフィルタ)基板であって、カラーフ
ィルタ層46をITO電極31下に設けたものである。
このような反射型LCDににあっては、対向基板32側
からの入射光が反射膜29で効率良く反射され、対向基
板32側から出射する。
【0103】なお、前記例のように反射膜29を表示用
の画素電極としても機能させ、この上に直接ポリイミド
系配向膜33を形成した場合、該ポリイミド系配向膜3
3も下地となる反射膜29の凹凸形状を受けることによ
り、膜厚ムラが生じたり、ラビングムラが生じたり、さ
らにはラビングによりキズや剥がれ、色ムラが生じるお
それがある。
の画素電極としても機能させ、この上に直接ポリイミド
系配向膜33を形成した場合、該ポリイミド系配向膜3
3も下地となる反射膜29の凹凸形状を受けることによ
り、膜厚ムラが生じたり、ラビングムラが生じたり、さ
らにはラビングによりキズや剥がれ、色ムラが生じるお
それがある。
【0104】そこで、反射膜29をTFTのドレイン部
に導通しないように形成してこれを画素電極としては機
能しないようにし、画素電極としては別に透明電極(I
TO電極)を設けるようにしてもよい。その場合、TF
Tのドレイン部に導通しない反射膜29上に厚さ2〜3
μm程度の透明樹脂平坦化膜を形成し、この上に、厚さ
0.13〜0.15μm程度の透明電極(ITO電極)
を、TFTのドレイン部に導通した状態に形成する。
に導通しないように形成してこれを画素電極としては機
能しないようにし、画素電極としては別に透明電極(I
TO電極)を設けるようにしてもよい。その場合、TF
Tのドレイン部に導通しない反射膜29上に厚さ2〜3
μm程度の透明樹脂平坦化膜を形成し、この上に、厚さ
0.13〜0.15μm程度の透明電極(ITO電極)
を、TFTのドレイン部に導通した状態に形成する。
【0105】このように、透明樹脂平坦化膜を介して透
明電極を形成すれば、当然この透明電極表面も平坦にな
ることにより、これの上に形成されるポリイミド系配向
膜33も平坦になり、したがって膜厚ムラやラビングム
ラ、ラビングによるキズや剥がれ、色ムラなどが生じる
のが防止され、品質の向上や歩留向上が可能になる。
明電極を形成すれば、当然この透明電極表面も平坦にな
ることにより、これの上に形成されるポリイミド系配向
膜33も平坦になり、したがって膜厚ムラやラビングム
ラ、ラビングによるキズや剥がれ、色ムラなどが生じる
のが防止され、品質の向上や歩留向上が可能になる。
【0106】また、TFT基板30を、図7に示した基
板構造以外に、TFT基板30にカラーフィルタを設け
たオンチップカラーフィルタ(OCCF)構造とすると
きには、対向基板32にはITO電極がベタ付け(又は
ブラックマスク付きのITO電極がベタ付け)され、T
FT基板30にはカラーフィルタが設けられる。
板構造以外に、TFT基板30にカラーフィルタを設け
たオンチップカラーフィルタ(OCCF)構造とすると
きには、対向基板32にはITO電極がベタ付け(又は
ブラックマスク付きのITO電極がベタ付け)され、T
FT基板30にはカラーフィルタが設けられる。
【0107】そして、この場合にもTFT基板30につ
いては、前記の、画素電極として反射膜29とは別に透
明電極(ITO電極)を設ける構造を採用することがで
きる。すなわち、TFTのドレイン部に導通しないよう
に形成した反射膜29上に厚さ2〜3μm程度の透明樹
脂平坦化膜を形成し、この上に、厚さ1〜2μm程度の
カラーフィルタ層を形成する。そして、さらにこの上に
厚さ1〜2μm程度の透明樹脂平坦化膜を形成し、この
上に、厚さ0.13〜0.15μm程度の透明電極(I
TO電極)を、TFTのドレイン部に導通した状態に形
成する。
いては、前記の、画素電極として反射膜29とは別に透
明電極(ITO電極)を設ける構造を採用することがで
きる。すなわち、TFTのドレイン部に導通しないよう
に形成した反射膜29上に厚さ2〜3μm程度の透明樹
脂平坦化膜を形成し、この上に、厚さ1〜2μm程度の
カラーフィルタ層を形成する。そして、さらにこの上に
厚さ1〜2μm程度の透明樹脂平坦化膜を形成し、この
上に、厚さ0.13〜0.15μm程度の透明電極(I
TO電極)を、TFTのドレイン部に導通した状態に形
成する。
【0108】このように、透明樹脂平坦化膜を介してカ
ラーフィルタ、透明電極を形成すれば、前記した場合と
同様にこの透明電極表面も平坦になり、よってポリイミ
ド系配向膜33も平坦になることから、膜厚ムラやラビ
ングムラ、ラビングによるキズや剥がれ、色ムラなどが
生じるのが防止され、品質の向上や歩留向上が可能にな
る。なお、図11に示した補助容量CS を画素部に組み
込む場合には、上記した基板1上に設けた静電体層(図
示せず)を単結晶シリコンのドレイン領域19と接続す
ればよい。
ラーフィルタ、透明電極を形成すれば、前記した場合と
同様にこの透明電極表面も平坦になり、よってポリイミ
ド系配向膜33も平坦になることから、膜厚ムラやラビ
ングムラ、ラビングによるキズや剥がれ、色ムラなどが
生じるのが防止され、品質の向上や歩留向上が可能にな
る。なお、図11に示した補助容量CS を画素部に組み
込む場合には、上記した基板1上に設けた静電体層(図
示せず)を単結晶シリコンのドレイン領域19と接続す
ればよい。
【0109】以上に説明したように、本実施の形態によ
れば、次のごとき顕著な作用効果が得られる。 (a)所定形状/寸法の段差4を基板1に形成し、これ
をシードとしてグラフォエピタキシャル成長(ただし、
成長時の加熱温度は900〜930℃と比較的低温)さ
せることにより、540cm2 /v・sec以上の高い
電子移動度の単結晶シリコン層7が得られるので、高性
能ドライバ内蔵のLCDの製造が可能となる。
れば、次のごとき顕著な作用効果が得られる。 (a)所定形状/寸法の段差4を基板1に形成し、これ
をシードとしてグラフォエピタキシャル成長(ただし、
成長時の加熱温度は900〜930℃と比較的低温)さ
せることにより、540cm2 /v・sec以上の高い
電子移動度の単結晶シリコン層7が得られるので、高性
能ドライバ内蔵のLCDの製造が可能となる。
【0110】(b)この単結晶シリコン層7は、従来の
アモルファスシリコン層や多結晶シリコン層に比べて、
単結晶シリコン基板並の高い電子及び正孔移動度を示す
ので、これから得られる単結晶シリコントップゲート型
MOSTFTは、高いスイッチング特性と低リーク電流
のLDD構造を有するnMOS又はpMOS又はcMO
STFTの表示部と、高い駆動能力のcMOS、nMO
S、又はpMOSTFT、あるいはこれらの混在からな
る周辺駆動回路部と一体化した構成が可能となり、高画
質、高精細、狭額縁、大画面、高効率の表示パネルが実
現する。また、この単結晶シリコン層7は十分に高い正
孔移動度を有するため、電子と正孔とをそれぞれ単独
に、あるいは双方を組み合わせて駆動する周辺駆動回路
を作製することができ、これをnMOS又はpMOS又
はcMOSのLDD構造の表示用TFTと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
アモルファスシリコン層や多結晶シリコン層に比べて、
単結晶シリコン基板並の高い電子及び正孔移動度を示す
ので、これから得られる単結晶シリコントップゲート型
MOSTFTは、高いスイッチング特性と低リーク電流
のLDD構造を有するnMOS又はpMOS又はcMO
STFTの表示部と、高い駆動能力のcMOS、nMO
S、又はpMOSTFT、あるいはこれらの混在からな
る周辺駆動回路部と一体化した構成が可能となり、高画
質、高精細、狭額縁、大画面、高効率の表示パネルが実
現する。また、この単結晶シリコン層7は十分に高い正
孔移動度を有するため、電子と正孔とをそれぞれ単独
に、あるいは双方を組み合わせて駆動する周辺駆動回路
を作製することができ、これをnMOS又はpMOS又
はcMOSのLDD構造の表示用TFTと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
【0111】(c)そして、前記シリコン膜5について
は、基板温度を100〜400℃にした条件のもとでプ
ラズマCVD法や減圧CVD法によって形成することが
でき、また、低融点金属層については真空蒸着法又はス
パッタ法等の公知の方法で形成することができ、さら
に、前記したシリコンエピタキシャル成長時の加熱処理
温度を930℃以下にすることが可能であることから、
絶縁基板上に比較的低温(例えば400〜450℃)で
単結晶シリコン層を均一に形成することができる。な
お、基板としては、石英ガラスや結晶化ガラス、セラミ
ックス基板などが使用可能である。
は、基板温度を100〜400℃にした条件のもとでプ
ラズマCVD法や減圧CVD法によって形成することが
でき、また、低融点金属層については真空蒸着法又はス
パッタ法等の公知の方法で形成することができ、さら
に、前記したシリコンエピタキシャル成長時の加熱処理
温度を930℃以下にすることが可能であることから、
絶縁基板上に比較的低温(例えば400〜450℃)で
単結晶シリコン層を均一に形成することができる。な
お、基板としては、石英ガラスや結晶化ガラス、セラミ
ックス基板などが使用可能である。
【0112】(d)固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザアニールが不要とな
ることから、生産性が高く、また高価な製造設備が不要
でコストダウンが可能になる。
時間のアニールや、エキシマレーザアニールが不要とな
ることから、生産性が高く、また高価な製造設備が不要
でコストダウンが可能になる。
【0113】(e)このグラフォエピタキシャル成長で
は、スズ・シリコン組成比、基板の加熱温度や冷却速
度、添加するN型又はP型キャリア不純物濃度等の調整
により、広範囲のN型又はP型等の導電型と高移動度の
単結晶シリコン層が容易に得られるので、Vth(しき
い値)調整が容易になり、また低抵抗化による高速動作
も可能になる。
は、スズ・シリコン組成比、基板の加熱温度や冷却速
度、添加するN型又はP型キャリア不純物濃度等の調整
により、広範囲のN型又はP型等の導電型と高移動度の
単結晶シリコン層が容易に得られるので、Vth(しき
い値)調整が容易になり、また低抵抗化による高速動作
も可能になる。
【0114】(f)表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
【0115】(g)低融点金属層6を金属スズによって
形成していることから、得られた単結晶シリコン層7中
にスズが混入してしまっても、これは周期律表第4族の
元素であってシリコン層中でキャリアにならず、そのた
め単結晶シリコン層7は高抵抗なものとなる。また、こ
の単結晶シリコン層7中に残留するスズは結晶欠陥を電
気的に不活性にするため、得られた単結晶シリコン層7
は接合リークが低減され、電子移動度が高められたもの
となる。
形成していることから、得られた単結晶シリコン層7中
にスズが混入してしまっても、これは周期律表第4族の
元素であってシリコン層中でキャリアにならず、そのた
め単結晶シリコン層7は高抵抗なものとなる。また、こ
の単結晶シリコン層7中に残留するスズは結晶欠陥を電
気的に不活性にするため、得られた単結晶シリコン層7
は接合リークが低減され、電子移動度が高められたもの
となる。
【0116】<第2の実施の形態>図13を参照して、
本発明の第2の実施の形態を説明する。
本発明の第2の実施の形態を説明する。
【0117】本例の実施の形態は、前述の第1の実施の
形態と同様にアクティブマトリクス反射型LCDに関す
るものであり、異なるところは、この第1の実施の形態
に対して、シリコン膜5と低融点金属層6との形成の順
序を入れ代えた点にある。すなわち、本実施の形態で
は、図1の(1)に示した工程の後に、図13の(2)
に示すように、まず、段差4を含む全面に例えばスズか
らなる低融点金属層6を、スパッタ法又は真空蒸着法で
厚さ10〜20μm程度に形成する。
形態と同様にアクティブマトリクス反射型LCDに関す
るものであり、異なるところは、この第1の実施の形態
に対して、シリコン膜5と低融点金属層6との形成の順
序を入れ代えた点にある。すなわち、本実施の形態で
は、図1の(1)に示した工程の後に、図13の(2)
に示すように、まず、段差4を含む全面に例えばスズか
らなる低融点金属層6を、スパッタ法又は真空蒸着法で
厚さ10〜20μm程度に形成する。
【0118】次いで、図13の(3)に示すように、公
知のプラズマCVD法によって低融点金属層6上にアモ
ルファスシリコンを堆積し、数μm〜0.005μm
(例えば0.1μm)の厚さのシリコン膜5を形成す
る。この場合、シリコン膜5の形成温度については、低
融点金属6の融点、すなわちスズの融点(231.97
℃)を大幅に越えないようにする必要があることから、
多結晶シリコン膜形成(600〜650℃)は困難であ
る。したがって、プラズマCVDにより、アモルファス
シリコンを成膜して低融点金属層6上にシリコン膜5を
形成する。
知のプラズマCVD法によって低融点金属層6上にアモ
ルファスシリコンを堆積し、数μm〜0.005μm
(例えば0.1μm)の厚さのシリコン膜5を形成す
る。この場合、シリコン膜5の形成温度については、低
融点金属6の融点、すなわちスズの融点(231.97
℃)を大幅に越えないようにする必要があることから、
多結晶シリコン膜形成(600〜650℃)は困難であ
る。したがって、プラズマCVDにより、アモルファス
シリコンを成膜して低融点金属層6上にシリコン膜5を
形成する。
【0119】次いで、基板1を水素系雰囲気下で100
0℃以下(特に900〜930℃)に約5分間保持し、
これによりシリコン膜5をスズ溶融液中に溶解する。次
いで、徐々に冷却することにより、スズに溶解していた
シリコンを、段差4の底面の角部を結晶成長のシード
(種)にして図13の(4)に示すようにグラフォエピ
タキシャル成長させ、これにより単結晶シリコンを析出
して厚さ0.1μm程度の単結晶シリコン層7を形成す
る。
0℃以下(特に900〜930℃)に約5分間保持し、
これによりシリコン膜5をスズ溶融液中に溶解する。次
いで、徐々に冷却することにより、スズに溶解していた
シリコンを、段差4の底面の角部を結晶成長のシード
(種)にして図13の(4)に示すようにグラフォエピ
タキシャル成長させ、これにより単結晶シリコンを析出
して厚さ0.1μm程度の単結晶シリコン層7を形成す
る。
【0120】この場合、単結晶シリコン層7は前述した
実施の形態と同様に(100)面が基板上にエピタキシ
ャル成長したものであるが、前記段差4の形状を図9
(a)〜(f)のように種々に変えることによって、成
長層の結晶方位を制御することができる。
実施の形態と同様に(100)面が基板上にエピタキシ
ャル成長したものであるが、前記段差4の形状を図9
(a)〜(f)のように種々に変えることによって、成
長層の結晶方位を制御することができる。
【0121】このように、グラフォエピタキシャル成長
によって基板1上に単結晶シリコン層7を析出させた
後、前述した第1の実施の形態と同様に、表面側に形成
されたスズを主成分とする膜を塩酸等によって溶解除去
し、さらに単結晶シリコン層7に所定の処理を施す工程
を経て、表示部及び周辺駆動回路部の各TFTの作製を
行う。
によって基板1上に単結晶シリコン層7を析出させた
後、前述した第1の実施の形態と同様に、表面側に形成
されたスズを主成分とする膜を塩酸等によって溶解除去
し、さらに単結晶シリコン層7に所定の処理を施す工程
を経て、表示部及び周辺駆動回路部の各TFTの作製を
行う。
【0122】本実施の形態では、段差4上に低融点金属
層6を形成し、この上にシリコン層5を形成した後、加
熱溶融、冷却処理しているものの、低融点金属溶融液か
らの単結晶シリコンのグラフォエピタキシャル成長につ
いては、先の第1の実施の形態と同様に生じる。
層6を形成し、この上にシリコン層5を形成した後、加
熱溶融、冷却処理しているものの、低融点金属溶融液か
らの単結晶シリコンのグラフォエピタキシャル成長につ
いては、先の第1の実施の形態と同様に生じる。
【0123】<第3の実施の形態>図14を参照して、
本発明の第3の実施の形態を説明する。本例の実施の形
態では、前述の第1の実施の形態と同様にアクティブマ
トリクス反射型LCDに関するものであり、異なるとこ
ろは、この第1の実施の形態に比べ、シリコン膜5と低
融点金属層6とをそれぞれ形成するのに代えてシリコン
含有の低融点金属層6Aを形成する点にある。すなわ
ち、本実施の形態では、図1の(1)に示した工程の後
に、図14の(2)に示すように段差4を含む全面に、
スズ中に所定量(例えば約1重量%)のシリコンを含有
してなる低融点金属層6Aを、スパッタ法又は真空蒸着
法で厚さ10〜20μm程度に形成する。
本発明の第3の実施の形態を説明する。本例の実施の形
態では、前述の第1の実施の形態と同様にアクティブマ
トリクス反射型LCDに関するものであり、異なるとこ
ろは、この第1の実施の形態に比べ、シリコン膜5と低
融点金属層6とをそれぞれ形成するのに代えてシリコン
含有の低融点金属層6Aを形成する点にある。すなわ
ち、本実施の形態では、図1の(1)に示した工程の後
に、図14の(2)に示すように段差4を含む全面に、
スズ中に所定量(例えば約1重量%)のシリコンを含有
してなる低融点金属層6Aを、スパッタ法又は真空蒸着
法で厚さ10〜20μm程度に形成する。
【0124】次いで、基板1を水素系雰囲気下で100
0℃以下(特に900〜930℃)に約5分間保持し、
これにより低融点金属層6A中のシリコンをスズ溶融液
中に溶解する。次いで、徐々に冷却することにより、ス
ズに溶解していたシリコンを、段差4をシードにして図
14の(3)に示すようにグラフォエピタキシャル成長
させ、これにより単結晶シリコンを析出して厚さ0.1
μm程度の単結晶シリコン層7を形成する。
0℃以下(特に900〜930℃)に約5分間保持し、
これにより低融点金属層6A中のシリコンをスズ溶融液
中に溶解する。次いで、徐々に冷却することにより、ス
ズに溶解していたシリコンを、段差4をシードにして図
14の(3)に示すようにグラフォエピタキシャル成長
させ、これにより単結晶シリコンを析出して厚さ0.1
μm程度の単結晶シリコン層7を形成する。
【0125】このようにしてグラフォエピタキシャル成
長によって基板1上に単結晶シリコン層7を析出させた
後、前述した第1の実施の形態と同様に、表面側に形成
されたスズを主成分とする膜を塩酸等によって溶解除去
し、さらに単結晶シリコン層7に所定の処理を施す工程
を経て、表示部及び周辺駆動回路部の各TFTの作製を
行う。
長によって基板1上に単結晶シリコン層7を析出させた
後、前述した第1の実施の形態と同様に、表面側に形成
されたスズを主成分とする膜を塩酸等によって溶解除去
し、さらに単結晶シリコン層7に所定の処理を施す工程
を経て、表示部及び周辺駆動回路部の各TFTの作製を
行う。
【0126】本実施の形態では、段差4上にシリコンを
含有する低融点金属層6Aを形成した後、加熱溶融、冷
却処理しているものの、低融点金属溶融液からの単結晶
シリコンのグラフォエピタキシャル成長については、先
の第1の実施の形態と同様に生じる。
含有する低融点金属層6Aを形成した後、加熱溶融、冷
却処理しているものの、低融点金属溶融液からの単結晶
シリコンのグラフォエピタキシャル成長については、先
の第1の実施の形態と同様に生じる。
【0127】<第4の実施の形態>図15〜図17を参
照して、本発明の第4の実施の形態を説明する。本例の
実施の形態は、前述の第1の実施の形態と同様に、トッ
プゲート型MOSTFTを表示部及び周辺駆動回路部に
有するものの、該第1の実施の形態と異なり、透過型L
CDに関するものである。したがって、その製造工程に
ついては、図1の(1)に示す工程から図5の(15)
に示す工程までは同様である。そして、本例の実施の形
態では、これらの工程の後に、図15の(16)に示す
ように、保護膜25、絶縁膜36に表示用TFTのドレ
イン部コンタクト用の窓開けを行うと同時に、透過率向
上のため、画素開口部の不要なSiO2 、PSG及びS
iN膜を除去する。なお、本例においては、不透明なセ
ラミックス基板を使用することはできない。
照して、本発明の第4の実施の形態を説明する。本例の
実施の形態は、前述の第1の実施の形態と同様に、トッ
プゲート型MOSTFTを表示部及び周辺駆動回路部に
有するものの、該第1の実施の形態と異なり、透過型L
CDに関するものである。したがって、その製造工程に
ついては、図1の(1)に示す工程から図5の(15)
に示す工程までは同様である。そして、本例の実施の形
態では、これらの工程の後に、図15の(16)に示す
ように、保護膜25、絶縁膜36に表示用TFTのドレ
イン部コンタクト用の窓開けを行うと同時に、透過率向
上のため、画素開口部の不要なSiO2 、PSG及びS
iN膜を除去する。なお、本例においては、不透明なセ
ラミックス基板を使用することはできない。
【0128】次いで、図15の(17)に示すように、
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜28Bを厚さ2〜3μm程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用TF
Tのドレイン側の平坦化膜28Bの窓開けを行い、所定
条件でこれを硬化させる。
全面に、スピンコート等によって感光性アクリル系透明
樹脂の平坦化膜28Bを厚さ2〜3μm程度に形成し、
さらに汎用フォトリソグラフィ技術によって表示用TF
Tのドレイン側の平坦化膜28Bの窓開けを行い、所定
条件でこれを硬化させる。
【0129】次いで、図15の(18)に示すように、
全面に厚さ130〜150nm程度のITOスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用TFTのドレイン部19とコンタ
クトしたITOからなる透明電極(画素電極)41を形
成する。そして、熱処理(フォーミングガス中、200
〜250℃/1h)により、表示用TFTのドレインと
ITOとのコンタクト抵抗の低減化、およびITO透明
度の向上を図る。
全面に厚さ130〜150nm程度のITOスパッタ膜
を形成し、さらに汎用フォトリソグラフィ及びエッチン
グ技術によって表示用TFTのドレイン部19とコンタ
クトしたITOからなる透明電極(画素電極)41を形
成する。そして、熱処理(フォーミングガス中、200
〜250℃/1h)により、表示用TFTのドレインと
ITOとのコンタクト抵抗の低減化、およびITO透明
度の向上を図る。
【0130】そして、図16に示すように対向基板32
と組み合わせ、前述の第1の実施の形態と同様にして透
過型LCDを組み立てる。ただし、TFT基板側にも偏
光板を貼り合わせる。この透過型LCDでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板32側からの透過光が得られるよう
にも構成することができる。
と組み合わせ、前述の第1の実施の形態と同様にして透
過型LCDを組み立てる。ただし、TFT基板側にも偏
光板を貼り合わせる。この透過型LCDでは、実線の矢
印で示すように透過光が得られるが、一点鎖線の矢印で
示すように対向基板32側からの透過光が得られるよう
にも構成することができる。
【0131】この透過型LCDの場合、次のようにして
オンチップカラーフィルタ(OCCF)構造とオンチッ
プブラック(OCB)構造を作製することができる。
オンチップカラーフィルタ(OCCF)構造とオンチッ
プブラック(OCB)構造を作製することができる。
【0132】すなわち、図1の(1)〜図5の(14)
までの工程は前述したのと同様にして行う。そして、こ
の後、図17の(15)に示すように、PSG/SiO
2 の絶縁膜25のドレイン部も窓開けしてドレイン電極
用のアルミニウム埋め込み層41Aを形成した後、Si
N/PSGの絶縁膜36を形成する。
までの工程は前述したのと同様にして行う。そして、こ
の後、図17の(15)に示すように、PSG/SiO
2 の絶縁膜25のドレイン部も窓開けしてドレイン電極
用のアルミニウム埋め込み層41Aを形成した後、Si
N/PSGの絶縁膜36を形成する。
【0133】次いで、図17の(16)に示すように
R、G、Bの各色を各セグメント毎に顔料分散したフォ
トレジスト61を、所定厚さ(1〜1.5μm)に形成
した後、図17の(17)に示すように、汎用フォトリ
ソグラフィ技術で所定位置(各画素部)のみを残してパ
ターニングし、各カラーフィルタ層61(R)、61
(G)、61(B)を形成する(オンチップカラーフィ
ルタ構造)。この際、ドレイン部の窓開けも行う。
R、G、Bの各色を各セグメント毎に顔料分散したフォ
トレジスト61を、所定厚さ(1〜1.5μm)に形成
した後、図17の(17)に示すように、汎用フォトリ
ソグラフィ技術で所定位置(各画素部)のみを残してパ
ターニングし、各カラーフィルタ層61(R)、61
(G)、61(B)を形成する(オンチップカラーフィ
ルタ構造)。この際、ドレイン部の窓開けも行う。
【0134】次いで、図17の(17)に示すように、
表示用TFTのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマトリクス層
となる遮光層43を金属のパターニングで形成する。例
えば、スパッタ法によってモリブデンを厚さ200〜2
50nm程度に成膜し、続いて表示用TFTを覆って遮
光する所定形状にパターニングする(オンチップブラッ
ク構造)。
表示用TFTのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマトリクス層
となる遮光層43を金属のパターニングで形成する。例
えば、スパッタ法によってモリブデンを厚さ200〜2
50nm程度に成膜し、続いて表示用TFTを覆って遮
光する所定形状にパターニングする(オンチップブラッ
ク構造)。
【0135】次いで、図17の(18)に示すように、
透明樹脂の平坦化膜28Bを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層43に接続した状態
となるようにして透明電極41を埋め込み形成する。
透明樹脂の平坦化膜28Bを形成し、さらにこの平坦化
膜に設けたスルーホールに、遮光層43に接続した状態
となるようにして透明電極41を埋め込み形成する。
【0136】このように、表示アレイ部上にカラーフィ
ルタ層61や遮光層43を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
ルタ層61や遮光層43を作り込むことにより、液晶表
示パネルの開口率を改善し、またバックライトも含めた
ディスプレイモジュールの低消費電力化を実現すること
ができる。
【0137】<第5の実施の形態>本発明の第5の実施
の形態を説明する。本例の実施の形態は、歪点の低いガ
ラス基板に前述した段差(凹部)を形成し、これをシー
ドとしてスズ・鉛・シリコン溶融液から単結晶シリコン
層をグラフォエピタキシャル成長させ、これを用いてト
ップゲート型MOSTFTを構成したアクティブマトリ
クス反射型液晶表示装置(LCD)に関するものであ
る。
の形態を説明する。本例の実施の形態は、歪点の低いガ
ラス基板に前述した段差(凹部)を形成し、これをシー
ドとしてスズ・鉛・シリコン溶融液から単結晶シリコン
層をグラフォエピタキシャル成長させ、これを用いてト
ップゲート型MOSTFTを構成したアクティブマトリ
クス反射型液晶表示装置(LCD)に関するものであ
る。
【0138】すなわち、本実施の形態では、前述の第1
の実施の形態における図1の(1)に示した工程におい
て、基板1として、歪点又は最高使用温度が例えば60
0℃程度と低いガラス、例えばホウケイ酸ガラスやアル
ミノケイ酸ガラスなどのガラス基板を用いる。これは、
安価でかつ大型化が容易であり、薄板大型化(例えば5
00×600×0.1〜1.1mm厚)すれば、ロール
化/長尺化が可能である。なお、もちろん石英基板や結
晶化ガラス基板も採用することもできる。
の実施の形態における図1の(1)に示した工程におい
て、基板1として、歪点又は最高使用温度が例えば60
0℃程度と低いガラス、例えばホウケイ酸ガラスやアル
ミノケイ酸ガラスなどのガラス基板を用いる。これは、
安価でかつ大型化が容易であり、薄板大型化(例えば5
00×600×0.1〜1.1mm厚)すれば、ロール
化/長尺化が可能である。なお、もちろん石英基板や結
晶化ガラス基板も採用することもできる。
【0139】そして、前述したのと同様に段差4を形成
した後、図1の(2)に示したように、公知のプラズマ
CVD法やスパッタ法又は公知の減圧CVD法によっ
て、段差4を含む全面に多結晶シリコン又はアモルファ
スシリコンを堆積して厚さ数μm〜0.005μm(例
えば0.1μm)のシリコン膜5を形成する。
した後、図1の(2)に示したように、公知のプラズマ
CVD法やスパッタ法又は公知の減圧CVD法によっ
て、段差4を含む全面に多結晶シリコン又はアモルファ
スシリコンを堆積して厚さ数μm〜0.005μm(例
えば0.1μm)のシリコン膜5を形成する。
【0140】次いで、図1の(3)に示したように、ス
パッタ法や蒸着法等によってシリコン膜5上にスズ(S
n)・鉛(Pb)合金(例えば、Sn:Pb=6:4の
共晶はんだ)、又はスズ(Sn)・亜鉛(Zn)合金
(例えば、Sn:Zn=9:1の共晶はんだ)を前記シ
リコン膜5の数10倍〜数100倍の厚さ(例えば10
〜20μm)に成膜し、スズ・鉛合金あるいはスズ・亜
鉛合金からなる低融点金属層6を形成する。
パッタ法や蒸着法等によってシリコン膜5上にスズ(S
n)・鉛(Pb)合金(例えば、Sn:Pb=6:4の
共晶はんだ)、又はスズ(Sn)・亜鉛(Zn)合金
(例えば、Sn:Zn=9:1の共晶はんだ)を前記シ
リコン膜5の数10倍〜数100倍の厚さ(例えば10
〜20μm)に成膜し、スズ・鉛合金あるいはスズ・亜
鉛合金からなる低融点金属層6を形成する。
【0141】次いで、基板1を水素系雰囲気下で400
〜600℃に加熱し、この状態で約5分間保持する。す
ると、この加熱によってシリコン膜5は、低融点金属層
6を形成するスズ・鉛又はスズ・亜鉛の溶融液中に溶解
する。この溶融液では、シリコンは本来の析出温度より
も格段に低い温度で析出する性質を呈する。
〜600℃に加熱し、この状態で約5分間保持する。す
ると、この加熱によってシリコン膜5は、低融点金属層
6を形成するスズ・鉛又はスズ・亜鉛の溶融液中に溶解
する。この溶融液では、シリコンは本来の析出温度より
も格段に低い温度で析出する性質を呈する。
【0142】次いで、徐々に冷却することにより、スズ
・鉛又はスズ・亜鉛に溶解していたシリコンを、段差4
の底面の角部を結晶成長のシード(種)にして図2の
(4)に示したようにグラフォエピタキシャル成長さ
せ、これにより単結晶シリコンを析出して厚さ0.1μ
m程度の単結晶シリコン層7を形成する。
・鉛又はスズ・亜鉛に溶解していたシリコンを、段差4
の底面の角部を結晶成長のシード(種)にして図2の
(4)に示したようにグラフォエピタキシャル成長さ
せ、これにより単結晶シリコンを析出して厚さ0.1μ
m程度の単結晶シリコン層7を形成する。
【0143】この場合、単結晶シリコン層7は前述した
実施の形態と同様に(100)面が基板上にエピタキシ
ャル成長したものであるが、前記段差4の形状を図9
(a)〜(f)のように種々に変えることによって、成
長層の結晶方位を制御することができる。
実施の形態と同様に(100)面が基板上にエピタキシ
ャル成長したものであるが、前記段差4の形状を図9
(a)〜(f)のように種々に変えることによって、成
長層の結晶方位を制御することができる。
【0144】このように、グラフォエピタキシャル成長
によって基板1上に単結晶シリコン層7を析出させた
後、前述した第1の実施の形態と同様に、表面側に形成
されたスズ・鉛を主成分とする膜を塩酸等によって溶解
除去し、さらに単結晶シリコン層7に所定の処理を施す
工程を経て、表示部及び周辺駆動回路部の各TFTの作
製を行う。なお、図7に示した構造は、本実施の形態に
おいても適用される。
によって基板1上に単結晶シリコン層7を析出させた
後、前述した第1の実施の形態と同様に、表面側に形成
されたスズ・鉛を主成分とする膜を塩酸等によって溶解
除去し、さらに単結晶シリコン層7に所定の処理を施す
工程を経て、表示部及び周辺駆動回路部の各TFTの作
製を行う。なお、図7に示した構造は、本実施の形態に
おいても適用される。
【0145】本実施の形態によれば、前述した第1の実
施の形態で述べた作用効果に加え、次の顕著な作用効果
も奏する。 (h)約400〜600℃とさらに低温でのグラフォエ
ピタキシャル成長によって、ガラス基板1上に単結晶シ
リコン層7を均一に形成することができる。
施の形態で述べた作用効果に加え、次の顕著な作用効果
も奏する。 (h)約400〜600℃とさらに低温でのグラフォエ
ピタキシャル成長によって、ガラス基板1上に単結晶シ
リコン層7を均一に形成することができる。
【0146】(i)したがって、ガラス基板のみなら
ず、耐熱性有機基板などの絶縁基板上に単結晶シリコン
層7を形成することができることから、歪点が低く、低
コストで物性も良好な基板材質を任意に選択することが
き、また、基板の大型化も可能になる。ガラス基板や耐
熱性有機基板は、石英基板やセラミックス基板に比べ
て、安価に作製することができ、さらに薄板化/長尺化
/ロール化が可能であるので、単結晶シリコン層を形成
した薄板をた長尺化/ロール化した大型ガラス基板など
を生産性良く、安価に作製することができる。ガラス基
板として、ガラス歪点(又は最高使用温度)が低い(例
えば500℃)ガラスを用いると、この上層へガラス内
部からその構成元素が拡散して、トランジスタ特性に影
響する場合には、これを制御する目的で、バリア層薄膜
(例えばシリコンナイトライド:厚さ50〜200nm
程度)を形成すればよい。
ず、耐熱性有機基板などの絶縁基板上に単結晶シリコン
層7を形成することができることから、歪点が低く、低
コストで物性も良好な基板材質を任意に選択することが
き、また、基板の大型化も可能になる。ガラス基板や耐
熱性有機基板は、石英基板やセラミックス基板に比べ
て、安価に作製することができ、さらに薄板化/長尺化
/ロール化が可能であるので、単結晶シリコン層を形成
した薄板をた長尺化/ロール化した大型ガラス基板など
を生産性良く、安価に作製することができる。ガラス基
板として、ガラス歪点(又は最高使用温度)が低い(例
えば500℃)ガラスを用いると、この上層へガラス内
部からその構成元素が拡散して、トランジスタ特性に影
響する場合には、これを制御する目的で、バリア層薄膜
(例えばシリコンナイトライド:厚さ50〜200nm
程度)を形成すればよい。
【0147】(j)この低温グラフォエピタキシャル成
長では、スズ・鉛からなる低融点金属層6の組成比、加
熱温度や冷却速度、添加するN型又はP型キャリア不純
物濃度等の調整により、広範囲のN型又はP型の導電型
と高移動度の単結晶シリコン層が容易に得られるので、
Vth(しきい値)調整が容易になり、また低抵抗化に
よる高速動作も可能になる。
長では、スズ・鉛からなる低融点金属層6の組成比、加
熱温度や冷却速度、添加するN型又はP型キャリア不純
物濃度等の調整により、広範囲のN型又はP型の導電型
と高移動度の単結晶シリコン層が容易に得られるので、
Vth(しきい値)調整が容易になり、また低抵抗化に
よる高速動作も可能になる。
【0148】<第6の実施の形態>本発明の第6の実施
の形態を説明する。
の形態を説明する。
【0149】本例の実施の形態は、前述した第5の実施
の形態が反射型LCDであったのに対し、透過型LCD
であり、その製造工程は前述の第5の実施の形態で述べ
たのと同様に、スズ・鉛合金からなる低融点金属層6を
用いた低温グラフォエピタキシャル成長により、単結晶
シリコン層7を形成することができる。
の形態が反射型LCDであったのに対し、透過型LCD
であり、その製造工程は前述の第5の実施の形態で述べ
たのと同様に、スズ・鉛合金からなる低融点金属層6を
用いた低温グラフォエピタキシャル成長により、単結晶
シリコン層7を形成することができる。
【0150】そして、この単結晶シリコン層7を用い、
前述の第4の実施の形態において図15〜図17に示し
たのと同様にして、透過型LCDを作製することができ
る。ただし、本例においては、不透明のセラミックス基
板や、不透明又は低透過率の有機基板の使用は不可であ
る。
前述の第4の実施の形態において図15〜図17に示し
たのと同様にして、透過型LCDを作製することができ
る。ただし、本例においては、不透明のセラミックス基
板や、不透明又は低透過率の有機基板の使用は不可であ
る。
【0151】したがって、本実施の形態では、前記第5
の実施の形態と前記第4の実施の形態の優れた作用効果
を併せ持つことができる。すなわち、前述した第1の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性ポリイミド等の有機基板などの、低コストで薄
板、長尺化が可能な基板1を用い得ること、スズ/鉛組
成比等によって単結晶シリコン層7の導電型やVthの
調整が容易となること、表示アレイ部上にカラーフィル
タ42やブラックマスク43を作り込むことにより、液
晶表示パネルの開口率を改善し、またバックライトも含
めたディスプレイモジュールの低消費電力化を実現する
ことができる、といった効果も奏する。
の実施の形態と前記第4の実施の形態の優れた作用効果
を併せ持つことができる。すなわち、前述した第1の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性ポリイミド等の有機基板などの、低コストで薄
板、長尺化が可能な基板1を用い得ること、スズ/鉛組
成比等によって単結晶シリコン層7の導電型やVthの
調整が容易となること、表示アレイ部上にカラーフィル
タ42やブラックマスク43を作り込むことにより、液
晶表示パネルの開口率を改善し、またバックライトも含
めたディスプレイモジュールの低消費電力化を実現する
ことができる、といった効果も奏する。
【0152】<第7の実施の形態>図18〜図26を参
照して、本発明の第7の実施の形態を説明する。
照して、本発明の第7の実施の形態を説明する。
【0153】本実施の形態では、周辺駆動回路部を、前
述した第1の実施の形態と同様のトップゲート型のpM
OSTFTとnMOSTFTとからなるCMOS駆動回
路で構成する。また、表示部については反射型とするも
のの、TFTを各種ゲート構造のものとし、種々の組み
合わせにする。
述した第1の実施の形態と同様のトップゲート型のpM
OSTFTとnMOSTFTとからなるCMOS駆動回
路で構成する。また、表示部については反射型とするも
のの、TFTを各種ゲート構造のものとし、種々の組み
合わせにする。
【0154】すなわち、前述した第1の実施の形態では
図18(A)に示すように表示部にトップゲート型のn
MOSLDD−TFTを設けているのに対し、図18
(B)に示す例では、表示部にボトムゲート型のnMO
SLDD−TFTを設けており、また、図18(C)に
示す例では、表示部にデュアルゲート型のnMOSLD
D−TFTを設けている。これらボトムゲート型MOS
TFT、デュアルゲート型MOSTFTは、いずれも、
後述するように周辺駆動回路部のトップゲート型MOS
TFTと共通の工程で作製可能である。そして、このよ
うに表示部のTFTのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
図18(A)に示すように表示部にトップゲート型のn
MOSLDD−TFTを設けているのに対し、図18
(B)に示す例では、表示部にボトムゲート型のnMO
SLDD−TFTを設けており、また、図18(C)に
示す例では、表示部にデュアルゲート型のnMOSLD
D−TFTを設けている。これらボトムゲート型MOS
TFT、デュアルゲート型MOSTFTは、いずれも、
後述するように周辺駆動回路部のトップゲート型MOS
TFTと共通の工程で作製可能である。そして、このよ
うに表示部のTFTのゲート構造を代えた場合、特にデ
ュアルゲート型の場合では、上下のゲート部によって駆
動能力が向上し、高速スイッチングに適し、また上下の
ゲート部のいずれかを選択的に用いて場合に応じてトッ
プゲート型又はボトムゲート型として動作させることが
できる。
【0155】なお、図18(B)のボトムゲート型MO
STFTにおいて、図中の符号71はMo・Ta等から
なるゲート電極である。また、符号72はSiN膜、7
3はSiO2 膜であり、これらSiN膜とSiO2 膜と
によってゲート絶縁膜が形成されている。このゲート絶
縁膜上には、トップゲート型MOSTFTと同様の、単
結晶シリコン層7を用いたチャネル領域等が形成されて
いる。また、図18(C)のデュアルゲート型MOST
FTでは、下部ゲート部はボトムゲート型MOSTFT
と同様であるものの、上部ゲート部は、ゲート絶縁膜7
3をSiO2 膜とSiO2 膜で形成し、この上に上部ゲ
ート電極74を設けている。ただし、いずれにおいても
各ゲート部は、グラフォエピタキシャル成長時のシード
である段差4の外側に配設されている。
STFTにおいて、図中の符号71はMo・Ta等から
なるゲート電極である。また、符号72はSiN膜、7
3はSiO2 膜であり、これらSiN膜とSiO2 膜と
によってゲート絶縁膜が形成されている。このゲート絶
縁膜上には、トップゲート型MOSTFTと同様の、単
結晶シリコン層7を用いたチャネル領域等が形成されて
いる。また、図18(C)のデュアルゲート型MOST
FTでは、下部ゲート部はボトムゲート型MOSTFT
と同様であるものの、上部ゲート部は、ゲート絶縁膜7
3をSiO2 膜とSiO2 膜で形成し、この上に上部ゲ
ート電極74を設けている。ただし、いずれにおいても
各ゲート部は、グラフォエピタキシャル成長時のシード
である段差4の外側に配設されている。
【0156】次に、前記のボトムゲート型MOSTFT
の製造方法を図19〜図23を参照して説明し、さら
に、前記のデュアルゲート型MOSTFTの製造方法を
図24〜図26を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型MOSTFTの製造方法に
ついては、図1〜図5に示した工程と同じであることか
ら、ここでは図示およびその説明を省略する。
の製造方法を図19〜図23を参照して説明し、さら
に、前記のデュアルゲート型MOSTFTの製造方法を
図24〜図26を参照して説明する。なお、周辺駆動回
路部におけるトップゲート型MOSTFTの製造方法に
ついては、図1〜図5に示した工程と同じであることか
ら、ここでは図示およびその説明を省略する。
【0157】表示部において、ボトムゲート型MOST
FTを製造するには、まず、図19の(1)に示すよう
に、基板1上に、モリブデン/タンタル(Mo・Ta)
合金のスパッタ膜71Aを厚さ300〜400nm程度
に形成する。
FTを製造するには、まず、図19の(1)に示すよう
に、基板1上に、モリブデン/タンタル(Mo・Ta)
合金のスパッタ膜71Aを厚さ300〜400nm程度
に形成する。
【0158】次いで、図19の(2)に示すように、フ
ォトレジスト70を所定パターンに形成し、これをマス
クにしてスパッタ膜71Aをテーパエッチングし、側端
面71aが20〜45°でなだらかに傾斜した、横断面
台形状のゲート電極71を形成する。
ォトレジスト70を所定パターンに形成し、これをマス
クにしてスパッタ膜71Aをテーパエッチングし、側端
面71aが20〜45°でなだらかに傾斜した、横断面
台形状のゲート電極71を形成する。
【0159】次いで、フォトレジスト70を除去した
後、図19の(3)に示すようにスパッタ膜71Aを含
む基板1上に、プラズマCVD法等により、SiN膜
(約200nm厚)72とSiO2 膜(約100nm
厚)73とをこの順に成膜積層し、ゲート絶縁膜を形成
する。
後、図19の(3)に示すようにスパッタ膜71Aを含
む基板1上に、プラズマCVD法等により、SiN膜
(約200nm厚)72とSiO2 膜(約100nm
厚)73とをこの順に成膜積層し、ゲート絶縁膜を形成
する。
【0160】次いで、図1の(1)に示した工程と同様
にして、図19の(4)に示すようにTFT形成領域に
フォトレジスト2を所定パターンに形成し、これをマス
クにして基板1上のゲート絶縁膜に(さらには基板1に
も)段差4を適当な形状及び寸法で複数個形成する。こ
の段差4は、前述したように、後述の単結晶シリコンの
グラフォエピタキシャル成長時のシードとなるもので、
深さdが0.3〜0.4μm程度、幅wが2〜3μm程
度、長さ(紙面に直交する方向)が10〜20μm程度
とされ、底面と側面とのなす角(底角)が略直角とされ
る。
にして、図19の(4)に示すようにTFT形成領域に
フォトレジスト2を所定パターンに形成し、これをマス
クにして基板1上のゲート絶縁膜に(さらには基板1に
も)段差4を適当な形状及び寸法で複数個形成する。こ
の段差4は、前述したように、後述の単結晶シリコンの
グラフォエピタキシャル成長時のシードとなるもので、
深さdが0.3〜0.4μm程度、幅wが2〜3μm程
度、長さ(紙面に直交する方向)が10〜20μm程度
とされ、底面と側面とのなす角(底角)が略直角とされ
る。
【0161】次いで、フォトレジスト2を除去し、続い
て図1の(2)に示した工程と同様にして、図19の
(5)に示すように基板温度約100〜400℃のもと
で多結晶シリコン又はアモルファスシリコンを成膜し、
厚さ数μm〜0.005μm(例えば0.1μm)のシ
リコン膜5を形成する。
て図1の(2)に示した工程と同様にして、図19の
(5)に示すように基板温度約100〜400℃のもと
で多結晶シリコン又はアモルファスシリコンを成膜し、
厚さ数μm〜0.005μm(例えば0.1μm)のシ
リコン膜5を形成する。
【0162】次いで、図1の(3)に示した工程と同様
にして、図20の(6)に示すようにシリコン膜5上に
金属スズを前記シリコン膜5の数10〜数100倍の厚
さ(例えば10〜15μm)に成膜し、低融点金属層6
を形成する。なお、金属スズを成膜することにより低融
点金属層6を形成するのに代えて、亜鉛又は鉛又はスズ
・鉛合金又はスズ・亜鉛合金を成膜することにより、低
融点金属層6を形成するようにしてもよい。
にして、図20の(6)に示すようにシリコン膜5上に
金属スズを前記シリコン膜5の数10〜数100倍の厚
さ(例えば10〜15μm)に成膜し、低融点金属層6
を形成する。なお、金属スズを成膜することにより低融
点金属層6を形成するのに代えて、亜鉛又は鉛又はスズ
・鉛合金又はスズ・亜鉛合金を成膜することにより、低
融点金属層6を形成するようにしてもよい。
【0163】次いで、基板1を水素系雰囲気下で500
〜600℃に加熱してこの状態で約5分間保持し、これ
により低融点金属層6を形成するスズの溶融液中にシリ
コン膜5を溶解する。続いて、徐々に冷却することによ
り、スズに溶解していたシリコンを、段差4をシードに
してグラフォエピタキシャル成長させ、図20の(7)
に示すように厚さ0.1μm程度の単結晶シリコン層7
として析出させる。このとき、下地のゲート電極71の
側端面71aがなだらかな傾斜面となっているので、こ
の面上では段差4によるエピタキシャル成長が阻害され
ず、段切れなしに単結晶シリコン層7が成長することに
なる。
〜600℃に加熱してこの状態で約5分間保持し、これ
により低融点金属層6を形成するスズの溶融液中にシリ
コン膜5を溶解する。続いて、徐々に冷却することによ
り、スズに溶解していたシリコンを、段差4をシードに
してグラフォエピタキシャル成長させ、図20の(7)
に示すように厚さ0.1μm程度の単結晶シリコン層7
として析出させる。このとき、下地のゲート電極71の
側端面71aがなだらかな傾斜面となっているので、こ
の面上では段差4によるエピタキシャル成長が阻害され
ず、段切れなしに単結晶シリコン層7が成長することに
なる。
【0164】次いで、図20の(8)に示すように、表
面側に形成されたスズを主成分とする膜6Aを塩酸等に
よって溶解除去し、さらに必要に応じて不純物イオンを
適量ドーピングして比抵抗の調整等を行う。
面側に形成されたスズを主成分とする膜6Aを塩酸等に
よって溶解除去し、さらに必要に応じて不純物イオンを
適量ドーピングして比抵抗の調整等を行う。
【0165】次いで、図2の(6)〜図3の(8)に示
した工程を経た後、図3の(9)に示した工程と同様に
して、図20の(9)に示すように表示部のnMOST
FTのゲート部をフォトレジスト13でカバーし、露出
したnMOSTFTのソース/ドレイン領域にリンイオ
ン14をドーピング(イオン注入)してN- 型層からな
るLDD部15を自己整合的に形成する。このとき、ボ
トムゲート電極71の存在により表面高低差(又はパタ
ーン)が認識し易くなっており、したがってフォトレジ
スト13の位置合わせ(マスク合わせ)が行い易く、ア
ライメントずれが生じにくくなっている。
した工程を経た後、図3の(9)に示した工程と同様に
して、図20の(9)に示すように表示部のnMOST
FTのゲート部をフォトレジスト13でカバーし、露出
したnMOSTFTのソース/ドレイン領域にリンイオ
ン14をドーピング(イオン注入)してN- 型層からな
るLDD部15を自己整合的に形成する。このとき、ボ
トムゲート電極71の存在により表面高低差(又はパタ
ーン)が認識し易くなっており、したがってフォトレジ
スト13の位置合わせ(マスク合わせ)が行い易く、ア
ライメントずれが生じにくくなっている。
【0166】次いで、図4の(10)に示した工程と同
様にして、図21(10)に示すようにnMOSTFT
のゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)し、nMOSTFTのN+ 型層からな
るソース部18及びドレイン部19を形成する。
様にして、図21(10)に示すようにnMOSTFT
のゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)し、nMOSTFTのN+ 型層からな
るソース部18及びドレイン部19を形成する。
【0167】次いで、図4の(11)に示した工程と同
様にして、図21の(11)に示すようにnMOSTF
Tの全部をフォトレジスト20でカバーし、ボロンイオ
ン21をドーピング(イオン注入)して周辺駆動回路部
のpMOSTFTのP+ 層のソース部及びドレイン部を
形成する。
様にして、図21の(11)に示すようにnMOSTF
Tの全部をフォトレジスト20でカバーし、ボロンイオ
ン21をドーピング(イオン注入)して周辺駆動回路部
のpMOSTFTのP+ 層のソース部及びドレイン部を
形成する。
【0168】次いで、図4の(12)に示した工程と同
様にして、図21の(12)に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト2
4を設け、単結晶シリコン層7をエッチングによって選
択的に除去する。
様にして、図21の(12)に示すように能動素子部と
受動素子部をアイランド化するため、フォトレジスト2
4を設け、単結晶シリコン層7をエッチングによって選
択的に除去する。
【0169】次いで、図5の(13)に示した工程と同
様にして、図21の(13)に示すようにプラズマCV
D、高密度プラズマCVD、触媒CVD法等によって全
面に、SiO2 膜53(約300nm厚)及びリンシリ
ケートガラス(PSG)膜54(約300nm厚)をこ
の順に連続形成する。なお、SiO2 膜53とPSG膜
54は前述した保護膜25に相当するものである。そし
て、この状態で単結晶シリコン層7を前述したと同様に
して活性化処理する。
様にして、図21の(13)に示すようにプラズマCV
D、高密度プラズマCVD、触媒CVD法等によって全
面に、SiO2 膜53(約300nm厚)及びリンシリ
ケートガラス(PSG)膜54(約300nm厚)をこ
の順に連続形成する。なお、SiO2 膜53とPSG膜
54は前述した保護膜25に相当するものである。そし
て、この状態で単結晶シリコン層7を前述したと同様に
して活性化処理する。
【0170】次いで、図5の(14)に示した工程と同
様にして、図22の(14)に示すように汎用フォトリ
ソグラフィ及びエッチング技術により、ソース部のコン
タクト用窓開けを行う。そして、全面に厚さ400〜5
00nm程度のアルミニウム合金のスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、TFTのソース電極26を形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス中において、約400℃/1hでシンター処
理する。
様にして、図22の(14)に示すように汎用フォトリ
ソグラフィ及びエッチング技術により、ソース部のコン
タクト用窓開けを行う。そして、全面に厚さ400〜5
00nm程度のアルミニウム合金のスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、TFTのソース電極26を形成すると同時に、デー
タライン及びゲートラインを形成する。その後、フォー
ミングガス中において、約400℃/1hでシンター処
理する。
【0171】次いで、図5の(15)に示した工程と同
様にして、図22の(15)に示すように高密度プラズ
マCVD、触媒CVD法等により、PSG膜(約300
nm厚)及びSiN膜(約300nm厚)からなる絶縁
膜36を全面に形成し、表示用のTFTのドレイン部の
コンタクト用窓開けを行う。
様にして、図22の(15)に示すように高密度プラズ
マCVD、触媒CVD法等により、PSG膜(約300
nm厚)及びSiN膜(約300nm厚)からなる絶縁
膜36を全面に形成し、表示用のTFTのドレイン部の
コンタクト用窓開けを行う。
【0172】次いで、図6の(16)に示した工程と同
様にして、図22の(16)に示すようにスピンコート
等で2〜3μm厚みの感光性樹脂膜28を形成し、続い
て、図6の(17)に示した工程と同様にして、図22
の(17)に示すように汎用フォトリソグラフィ及びエ
ッチング技術により、最適な反射特性と視野角特性を得
るための凹凸形状パターンを画素部に形成し、リフロー
させて凹凸粗面28Aからなる反射面下部を形成する。
同時に表示用TFTのドレイン部のコンタクト用の樹脂
窓開けを行う。
様にして、図22の(16)に示すようにスピンコート
等で2〜3μm厚みの感光性樹脂膜28を形成し、続い
て、図6の(17)に示した工程と同様にして、図22
の(17)に示すように汎用フォトリソグラフィ及びエ
ッチング技術により、最適な反射特性と視野角特性を得
るための凹凸形状パターンを画素部に形成し、リフロー
させて凹凸粗面28Aからなる反射面下部を形成する。
同時に表示用TFTのドレイン部のコンタクト用の樹脂
窓開けを行う。
【0173】次いで、図6の(18)に示した工程と同
様にして、図22の(17)に示したように全面に40
0〜500nm厚のアルミニウム合金等のスパッタ膜を
形成し、汎用フォトリソグラフィ及びエッチング技術に
より、表示用TFTのドレイン部19と接続した凹凸形
状のアルミニウム反射膜29を形成する。
様にして、図22の(17)に示したように全面に40
0〜500nm厚のアルミニウム合金等のスパッタ膜を
形成し、汎用フォトリソグラフィ及びエッチング技術に
より、表示用TFTのドレイン部19と接続した凹凸形
状のアルミニウム反射膜29を形成する。
【0174】以上のようにして、段差4を低温グラフォ
エピタキシャル成長のシードとしてシリコンを溶解した
低融点金属層から単結晶シリコン層7を形成し、この単
結晶シリコン層7を用いた表示部にボトムゲート型のn
MOSLDD−TFT(周辺部ではpMOSTFT及び
nMOSTFTからなるCMOS駆動回路)を作り込ん
だ表示部−周辺駆動回路部一体型のアクティブマトリク
ス基板30を作製することができる。
エピタキシャル成長のシードとしてシリコンを溶解した
低融点金属層から単結晶シリコン層7を形成し、この単
結晶シリコン層7を用いた表示部にボトムゲート型のn
MOSLDD−TFT(周辺部ではpMOSTFT及び
nMOSTFTからなるCMOS駆動回路)を作り込ん
だ表示部−周辺駆動回路部一体型のアクティブマトリク
ス基板30を作製することができる。
【0175】図23に、表示部に設ける前記のボトムゲ
ート型MOSTFTのゲート絶縁膜を、Mo・Taの陽
極酸化法で形成した例を示す。
ート型MOSTFTのゲート絶縁膜を、Mo・Taの陽
極酸化法で形成した例を示す。
【0176】この例では、図19の(2)に示した工程
の後に、図23の(3)に示すようにモリブデン・タン
タル合金膜71を公知の陽極酸化処理することによっ
て、その表面にTa2 O5 からなるゲート絶縁膜74を
100〜200nm厚に形成する。
の後に、図23の(3)に示すようにモリブデン・タン
タル合金膜71を公知の陽極酸化処理することによっ
て、その表面にTa2 O5 からなるゲート絶縁膜74を
100〜200nm厚に形成する。
【0177】その後、図19の(4)及び(5)に示し
た工程と同様にして、図23の(4)に示すように段差
4を形成し、続いてアモルファスシリコン又は多結晶シ
リコンを成膜してシリコン膜5を形成する。次いで、図
20の(6)〜図22の(17)の工程と同様にして図
23の(5)に示すように、アクティブマトリクス基板
30を作製する。
た工程と同様にして、図23の(4)に示すように段差
4を形成し、続いてアモルファスシリコン又は多結晶シ
リコンを成膜してシリコン膜5を形成する。次いで、図
20の(6)〜図22の(17)の工程と同様にして図
23の(5)に示すように、アクティブマトリクス基板
30を作製する。
【0178】表示部において、デュアルゲート型MOS
TFTを製造するには、まず、図19の(1)〜図20
の(8)に示した工程と同様の処理を行う。
TFTを製造するには、まず、図19の(1)〜図20
の(8)に示した工程と同様の処理を行う。
【0179】次いで、図24の(9)に示すように、絶
縁膜72、73及び基板1に段差4を形成し、さらに、
段差4をシードとして単結晶シリコン層7をグラフォエ
ピタキシャル成長させる。次いで、図3の(7)に示し
た工程と同様にして、単結晶シリコン層7上の全面に、
プラズマCVD、触媒CVD等によりSiO2 膜(約1
00nm厚)とSiN(約200nm厚)とをこの順に
連続して成膜し、絶縁膜80(これは前述のゲート絶縁
膜8に相当)を形成し、さらに、Mo・Ta合金からな
るスパッタ膜81(これは前述のスパッタ膜9に相当)
を300〜400nm程度の厚さに形成する。
縁膜72、73及び基板1に段差4を形成し、さらに、
段差4をシードとして単結晶シリコン層7をグラフォエ
ピタキシャル成長させる。次いで、図3の(7)に示し
た工程と同様にして、単結晶シリコン層7上の全面に、
プラズマCVD、触媒CVD等によりSiO2 膜(約1
00nm厚)とSiN(約200nm厚)とをこの順に
連続して成膜し、絶縁膜80(これは前述のゲート絶縁
膜8に相当)を形成し、さらに、Mo・Ta合金からな
るスパッタ膜81(これは前述のスパッタ膜9に相当)
を300〜400nm程度の厚さに形成する。
【0180】次いで、図3の(8)に示した工程と同様
にして、図24の(10)に示すようにフォトレジスト
パターン10を形成し、連続したエッチングによりMo
・Ta合金のトップゲート電極82と、ゲート絶縁層8
3を形成し、単結晶シリコン層7を露出させる。
にして、図24の(10)に示すようにフォトレジスト
パターン10を形成し、連続したエッチングによりMo
・Ta合金のトップゲート電極82と、ゲート絶縁層8
3を形成し、単結晶シリコン層7を露出させる。
【0181】次いで、図3の(9)に示した工程と同様
にして、図24の(11)に示すようにnMOSTFT
のトップゲート部をフォトレジスト13でカバーし、露
出した表示用のnMOSTFTのソース/ドレイン領域
にリンイオン14をドーピング(イオン注入)して、N
- 型層のLDD部15を形成する。
にして、図24の(11)に示すようにnMOSTFT
のトップゲート部をフォトレジスト13でカバーし、露
出した表示用のnMOSTFTのソース/ドレイン領域
にリンイオン14をドーピング(イオン注入)して、N
- 型層のLDD部15を形成する。
【0182】次いで、図4の(10)に示した工程と同
様にして、図24(12)に示すようにnMOSTFT
のゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)して、nMOSTFTのN+ 型層から
なるソース部18及びドレイン部19を形成する。
様にして、図24(12)に示すようにnMOSTFT
のゲート部及びLDD部をフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17をドーピン
グ(イオン注入)して、nMOSTFTのN+ 型層から
なるソース部18及びドレイン部19を形成する。
【0183】次いで、図4の(11)に示した工程と同
様にして、図25の(13)に示すようにpMOSTF
Tのゲート部をフォトレジスト20でカバーし、露出し
た領域にボロンイオン21をドーピング(イオン注入)
して周辺駆動回路部のpMOSTFTのP+ 層のソース
部及びドレイン部を形成する。
様にして、図25の(13)に示すようにpMOSTF
Tのゲート部をフォトレジスト20でカバーし、露出し
た領域にボロンイオン21をドーピング(イオン注入)
して周辺駆動回路部のpMOSTFTのP+ 層のソース
部及びドレイン部を形成する。
【0184】次いで、図4の(12)に示した工程と同
様にして、図25の(14)に示すように能動素子部及
び受動素子部をアイランド化するため、フォトレジスト
24を設け、能動素子部及び受動素子部以外の単結晶シ
リコン薄膜層を汎用フォトリソグラフィ及びエッチング
技術で選択的に除去する。
様にして、図25の(14)に示すように能動素子部及
び受動素子部をアイランド化するため、フォトレジスト
24を設け、能動素子部及び受動素子部以外の単結晶シ
リコン薄膜層を汎用フォトリソグラフィ及びエッチング
技術で選択的に除去する。
【0185】次いで、図5の(13)に示した工程と同
様にして、図25の(15)に示すようにプラズマCV
D、高密度プラズマCVD、触媒CVD法等により、S
iO2 膜53(約200nm厚)とリンシリケートガラ
ス(PSG)膜54(約300nm厚)を全面に形成す
る。これらの膜53、54は前述の保護膜25に相当す
る。そして、単結晶シリコン層7を活性化処理する。
様にして、図25の(15)に示すようにプラズマCV
D、高密度プラズマCVD、触媒CVD法等により、S
iO2 膜53(約200nm厚)とリンシリケートガラ
ス(PSG)膜54(約300nm厚)を全面に形成す
る。これらの膜53、54は前述の保護膜25に相当す
る。そして、単結晶シリコン層7を活性化処理する。
【0186】次いで、図5の(14)に示した工程と同
様にして、図25の(16)に示すようにソース部のコ
ンタクト用窓開けを行う。そして、全面に400〜50
0nm程度の厚さのアルミニウム合金からなるスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、ソース電極26を形成すると同時に、データ
ライン及びゲートラインを形成する。
様にして、図25の(16)に示すようにソース部のコ
ンタクト用窓開けを行う。そして、全面に400〜50
0nm程度の厚さのアルミニウム合金からなるスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、ソース電極26を形成すると同時に、データ
ライン及びゲートラインを形成する。
【0187】次いで、図5の(15)に示した工程と同
様にして、図26の(17)に示すように、PSG膜
(約300nm厚)及びSiN膜(約300nm厚)か
らなる絶縁膜36を全面に形成し、さらに表示用のTF
Tのドレイン部のコンタクト用窓開けを行う。
様にして、図26の(17)に示すように、PSG膜
(約300nm厚)及びSiN膜(約300nm厚)か
らなる絶縁膜36を全面に形成し、さらに表示用のTF
Tのドレイン部のコンタクト用窓開けを行う。
【0188】次いで、図26の(18)に示すように、
全面に、スピンコート等で厚さ2〜3μm程度の感光性
樹脂膜28を形成する。続いて、図6の(17)、(1
8)に示した工程と同様にして、図26の(19)に示
すように画素部に凹凸粗面28Aからなる反射面下部を
形成し、同時に表示用TFTのドレイン部のコンタクト
用の樹脂窓開けを行い、さらに表示用TFTのドレイン
部19と接続した、最適な反射特性と視野角特性を得る
ための凹凸形状のアルミニウム合金等の反射膜29を形
成する。
全面に、スピンコート等で厚さ2〜3μm程度の感光性
樹脂膜28を形成する。続いて、図6の(17)、(1
8)に示した工程と同様にして、図26の(19)に示
すように画素部に凹凸粗面28Aからなる反射面下部を
形成し、同時に表示用TFTのドレイン部のコンタクト
用の樹脂窓開けを行い、さらに表示用TFTのドレイン
部19と接続した、最適な反射特性と視野角特性を得る
ための凹凸形状のアルミニウム合金等の反射膜29を形
成する。
【0189】以上のようにして、段差4をグラフォエピ
タキシャル成長のシードとして形成した単結晶シリコン
層7を用い、表示部にデュアルゲート型のnMOSLD
DTFTを、周辺駆動回路部にpMOSTFT及びnM
OSTFTからなるCMOS駆動回路をそれぞれ作り込
んだ、表示部−周辺駆動回路部一体型のアクティブマト
リクス基板30を作製することができる。
タキシャル成長のシードとして形成した単結晶シリコン
層7を用い、表示部にデュアルゲート型のnMOSLD
DTFTを、周辺駆動回路部にpMOSTFT及びnM
OSTFTからなるCMOS駆動回路をそれぞれ作り込
んだ、表示部−周辺駆動回路部一体型のアクティブマト
リクス基板30を作製することができる。
【0190】<第8の実施の形態>図27〜図32を参
照して、本発明の第8の実施の形態を説明する。
照して、本発明の第8の実施の形態を説明する。
【0191】本例の実施の形態では、前述した実施の形
態とは異なり、トップゲート部のゲート電極を、アルミ
ニウム合金等の比較的耐熱性の低い材料で形成してい
る。
態とは異なり、トップゲート部のゲート電極を、アルミ
ニウム合金等の比較的耐熱性の低い材料で形成してい
る。
【0192】まず、表示部、周辺駆動回路部共に、トッ
プゲート型MOSTFTを設ける場合について説明す
る。この例では、まず、前述した第1の実施の形態にお
ける図1の(1)〜図2の(6)に示した工程と同様に
して行い、続いて、図27の(6)に示すように周辺駆
動回路部のpMOSTFT部にN型ウエル7Aを形成す
る。
プゲート型MOSTFTを設ける場合について説明す
る。この例では、まず、前述した第1の実施の形態にお
ける図1の(1)〜図2の(6)に示した工程と同様に
して行い、続いて、図27の(6)に示すように周辺駆
動回路部のpMOSTFT部にN型ウエル7Aを形成す
る。
【0193】次いで、図27の(7)に示すように、周
辺駆動領域のnMOS及びpMOSTFT全部と、表示
領域のnMOSTFTのゲート部とをフォトレジスト1
3でカバーし、露出したnMOSTFTのソース/ドレ
イン領域にリンイオン14を例えば20kVで5×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)して、N- 型層からなるLDD部15を自己整合
的に形成する。
辺駆動領域のnMOS及びpMOSTFT全部と、表示
領域のnMOSTFTのゲート部とをフォトレジスト1
3でカバーし、露出したnMOSTFTのソース/ドレ
イン領域にリンイオン14を例えば20kVで5×10
13atoms/cm2 のドーズ量でドーピング(イオン
注入)して、N- 型層からなるLDD部15を自己整合
的に形成する。
【0194】次いで、図28の(8)に示すように、周
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kVで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)して、nMOSTFTのN+ 型
層からなるソース部18及びドレイン部19とLDD部
15とを形成する。この場合、図中一点鎖線で示すよう
にレジスト13を残し、これを覆うようにレジスト16
を設ければ、レジスト13を目安にしてレジスト16形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
辺駆動領域のpMOSTFT全部と、周辺駆動領域のn
MOSTFTのゲート部と、表示領域のnMOSTFT
のゲート及びLDD部とをフォトレジスト16でカバー
し、露出した領域にリン又はヒ素イオン17を例えば2
0kVで5×1015atoms/cm2 のドーズ量でド
ーピング(イオン注入)して、nMOSTFTのN+ 型
層からなるソース部18及びドレイン部19とLDD部
15とを形成する。この場合、図中一点鎖線で示すよう
にレジスト13を残し、これを覆うようにレジスト16
を設ければ、レジスト13を目安にしてレジスト16形
成時のマスクの位置合わせを行うことができ、これによ
りマスク合わせが容易となり、アライメントずれも少な
くなる。
【0195】次いで、図28の(9)に示すように、周
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部とpMOSTFTのゲート部とをフォトレジ
スト20でカバーし、露出した領域にボロンイオン21
を例えば10kVで5×1015atoms/cm2 のド
ーズ量でドーピング(イオン注入)し、pMOSTFT
のP+ 層のソース部22及びドレイン部23を形成す
る。
辺駆動領域のnMOSTFT及び表示領域のnMOST
FTの全部とpMOSTFTのゲート部とをフォトレジ
スト20でカバーし、露出した領域にボロンイオン21
を例えば10kVで5×1015atoms/cm2 のド
ーズ量でドーピング(イオン注入)し、pMOSTFT
のP+ 層のソース部22及びドレイン部23を形成す
る。
【0196】次いで、レジスト20を除去し、続いて、
図28の(10)に示すように単結晶シリコン層7、7
Aを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜12、ゲート電極材料(アルミニウム又は1%
Si入りアルミニウム合金等)11を形成する。ゲート
電極材料層11は真空蒸着法又はスパッタ法で形成可能
である。
図28の(10)に示すように単結晶シリコン層7、7
Aを前述したと同様に活性化処理し、さらに表面にゲー
ト絶縁膜12、ゲート電極材料(アルミニウム又は1%
Si入りアルミニウム合金等)11を形成する。ゲート
電極材料層11は真空蒸着法又はスパッタ法で形成可能
である。
【0197】次いで、前述したのと同様にして各ゲート
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図29の(11)に示すよ
うに、全面にSiO2 膜(約200nm厚)及びリンシ
リケートガラス(PSG)膜(約300nm厚)をこの
順に連続形成し、保護膜25を形成する。
部をパターニングし、その後、能動素子部と受動素子部
とをアイランド化し、さらに図29の(11)に示すよ
うに、全面にSiO2 膜(約200nm厚)及びリンシ
リケートガラス(PSG)膜(約300nm厚)をこの
順に連続形成し、保護膜25を形成する。
【0198】次いで、図29の(12)に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全TFTのソース/ドレイン部、及び表示
用TFTのソース部のコンタクト用窓開けを行う。
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全TFTのソース/ドレイン部、及び表示
用TFTのソース部のコンタクト用窓開けを行う。
【0199】そして、全面に500〜600nm厚のア
ルミニウム又は1%Si入りアルミニウム合金等のスパ
ッタ膜を形成し、汎用フォトリソグラフィ及びエッチン
グ技術により、周辺駆動回路及び表示部のすべてのTF
Tのソース電極26と周辺駆動回路部のドレイン電極2
7を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス(N2 +
H2 )中において、約400℃/1hでシンター処理す
る。
ルミニウム又は1%Si入りアルミニウム合金等のスパ
ッタ膜を形成し、汎用フォトリソグラフィ及びエッチン
グ技術により、周辺駆動回路及び表示部のすべてのTF
Tのソース電極26と周辺駆動回路部のドレイン電極2
7を形成すると同時に、データライン及びゲートライン
を形成する。その後に、フォーミングガス(N2 +
H2 )中において、約400℃/1hでシンター処理す
る。
【0200】次いで、図5の(15)〜図6の(18)
に示した工程と同様にして行うことにより、単結晶シリ
コン層7を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム又は1%Si入りアルミニウム合金等
をゲート電極とするトップゲート型のnMOSLDD−
TFT、pMOSTFT及びnMOSTFTで構成する
CMOS駆動回路を作り込んだ、表示部−周辺駆動回路
部一体型のアクティブマトリクス基板30を作製するこ
とができる。
に示した工程と同様にして行うことにより、単結晶シリ
コン層7を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム又は1%Si入りアルミニウム合金等
をゲート電極とするトップゲート型のnMOSLDD−
TFT、pMOSTFT及びnMOSTFTで構成する
CMOS駆動回路を作り込んだ、表示部−周辺駆動回路
部一体型のアクティブマトリクス基板30を作製するこ
とができる。
【0201】本実施の形態では、単結晶シリコン層7の
活性化処理後にアルミニウム又は1%Si入りアルミニ
ウム合金等のゲート電極11を形成しているので、その
活性化処理時の熱の影響はゲート電極材料の耐熱性とは
無関係となるため、トップゲート電極材料として比較的
耐熱性が低く、低コストのアルミニウム又は1%Si入
りアルミニウム合金等でも使用可能となり、電極材料の
選択の幅も広がる。これは、表示部がボトムゲート型M
OSTFTの場合も同様である。
活性化処理後にアルミニウム又は1%Si入りアルミニ
ウム合金等のゲート電極11を形成しているので、その
活性化処理時の熱の影響はゲート電極材料の耐熱性とは
無関係となるため、トップゲート電極材料として比較的
耐熱性が低く、低コストのアルミニウム又は1%Si入
りアルミニウム合金等でも使用可能となり、電極材料の
選択の幅も広がる。これは、表示部がボトムゲート型M
OSTFTの場合も同様である。
【0202】次に、表示部にデュアルゲート型MOST
FT、周辺駆動回路にトップゲート型MOSTFTを設
ける場合について説明する。この例では、まず、前述し
た第7の実施の形態における図19の(1)〜図20の
(8)に示した工程と同様にして行い、続いて、図30
の(8)に示すように、周辺駆動回路部のpMOSTF
T部にN型ウエル7Aを形成する。
FT、周辺駆動回路にトップゲート型MOSTFTを設
ける場合について説明する。この例では、まず、前述し
た第7の実施の形態における図19の(1)〜図20の
(8)に示した工程と同様にして行い、続いて、図30
の(8)に示すように、周辺駆動回路部のpMOSTF
T部にN型ウエル7Aを形成する。
【0203】次いで、図27の(7)に示した工程と同
様にして、図30の(9)に示すように表示部のTFT
部にリンイオン14をドープし、LDD部15を形成す
る。
様にして、図30の(9)に示すように表示部のTFT
部にリンイオン14をドープし、LDD部15を形成す
る。
【0204】次いで、図28の(8)に示した工程と同
様にして、図31の(10)に示すように表示部及び周
辺駆動回路部のnMOSTFT部にリンイオン17をド
ープし、N+ 型ソース領域18及びドレイン領域19を
それぞれ形成する。
様にして、図31の(10)に示すように表示部及び周
辺駆動回路部のnMOSTFT部にリンイオン17をド
ープし、N+ 型ソース領域18及びドレイン領域19を
それぞれ形成する。
【0205】次いで、図28の(9)に示した工程と同
様にして、図31の(11)に示すように周辺駆動回路
部のpMOSTFT部にボロンイオン21をドープし、
P+型ソース領域22及びドレイン領域23をそれぞれ
形成する。
様にして、図31の(11)に示すように周辺駆動回路
部のpMOSTFT部にボロンイオン21をドープし、
P+型ソース領域22及びドレイン領域23をそれぞれ
形成する。
【0206】次いで、レジスト20を除去し、続いて、
図31の(11)に示すように単結晶シリコン層7をパ
ターニングして能動素子部と受動素子部をアイランド化
し、その後、図32の(13)に示すように、単結晶シ
リコン層7、7Aを前述したと同様に活性化処理し、さ
らに表示部においてその表面にゲート絶縁膜80を形成
し、一方周辺駆動回路部においてはその表面にゲート絶
縁膜12を形成する。
図31の(11)に示すように単結晶シリコン層7をパ
ターニングして能動素子部と受動素子部をアイランド化
し、その後、図32の(13)に示すように、単結晶シ
リコン層7、7Aを前述したと同様に活性化処理し、さ
らに表示部においてその表面にゲート絶縁膜80を形成
し、一方周辺駆動回路部においてはその表面にゲート絶
縁膜12を形成する。
【0207】次いで、図32の(14)に示すように、
全面にスパッタ法で成膜したアルミニウム合金をパター
ニングし、表示部の各上部ゲート電極83、周辺駆動回
路部の各ゲート電極11を形成する。
全面にスパッタ法で成膜したアルミニウム合金をパター
ニングし、表示部の各上部ゲート電極83、周辺駆動回
路部の各ゲート電極11を形成する。
【0208】次いで、図32の(15)に示すように、
全面にSiO2 膜(約200nm厚)及びリンシリケー
トガラス(PSG)膜(約300nm厚)をこの順に連
続形成し、保護膜25を形成する。
全面にSiO2 膜(約200nm厚)及びリンシリケー
トガラス(PSG)膜(約300nm厚)をこの順に連
続形成し、保護膜25を形成する。
【0209】次いで、前述したのと同様にして周辺駆動
回路及び表示部の全てのTFTのソース電極26と周辺
駆動回路部のドレイン電極27とを形成することによ
り、単結晶シリコン層7を用いた表示部及び周辺駆動回
路部に、それぞれアルミニウム合金等をゲート電極とす
るデュアルゲート型のnMOSLDD−TFT、pMO
STFT及びnMOSTFTで構成するCMOS駆動回
路を作り込んだ、表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板30を作製することができる。
回路及び表示部の全てのTFTのソース電極26と周辺
駆動回路部のドレイン電極27とを形成することによ
り、単結晶シリコン層7を用いた表示部及び周辺駆動回
路部に、それぞれアルミニウム合金等をゲート電極とす
るデュアルゲート型のnMOSLDD−TFT、pMO
STFT及びnMOSTFTで構成するCMOS駆動回
路を作り込んだ、表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板30を作製することができる。
【0210】本実施の形態でも、単結晶シリコン層7の
活性化処理後にアルミニウム合金等のゲート電極11、
83を形成しているので、その活性化処理時の熱の影響
はゲート電極材料の耐熱性とは無関係になるため、ゲー
ト電極材料として比較的耐熱性が低く、低コストのアル
ミニウム合金等でも使用可能となり、電極材料の選択の
幅も広がる。なお、図29の(11)の工程でソース電
極26を(さらにはドレイン電極も)同時に形成するこ
とができるが、この場合には製造工程上有利となる。
活性化処理後にアルミニウム合金等のゲート電極11、
83を形成しているので、その活性化処理時の熱の影響
はゲート電極材料の耐熱性とは無関係になるため、ゲー
ト電極材料として比較的耐熱性が低く、低コストのアル
ミニウム合金等でも使用可能となり、電極材料の選択の
幅も広がる。なお、図29の(11)の工程でソース電
極26を(さらにはドレイン電極も)同時に形成するこ
とができるが、この場合には製造工程上有利となる。
【0211】なお、前述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型MOS
TFTを作製するに際して、図33(A)に概略的に示
すように、段差4を設けるとこの上に成長する単結晶シ
リコン膜7が薄いために段切れ(接続不良)や細り(抵
抗の増大)を生じることがあるので、ソース電極26
(又はドレイン電極)との接続を確実に行うためには、
図33(B)、(C)に示すように、段差4を含む領域
上に電極を配置するのが望ましい。
ても、例えばボトムゲート型又はトップゲート型MOS
TFTを作製するに際して、図33(A)に概略的に示
すように、段差4を設けるとこの上に成長する単結晶シ
リコン膜7が薄いために段切れ(接続不良)や細り(抵
抗の増大)を生じることがあるので、ソース電極26
(又はドレイン電極)との接続を確実に行うためには、
図33(B)、(C)に示すように、段差4を含む領域
上に電極を配置するのが望ましい。
【0212】なお、図27の(7)に示した工程、又は
図30の(9)に示した工程において、単結晶シリコン
層7上にトップゲート絶縁膜の形成し、さらにイオン注
入、活性化処理を順次行った後、トップゲート電極、ソ
ース、ドレイン電極をアルミニウム合金で同時に形成し
てもよい。
図30の(9)に示した工程において、単結晶シリコン
層7上にトップゲート絶縁膜の形成し、さらにイオン注
入、活性化処理を順次行った後、トップゲート電極、ソ
ース、ドレイン電極をアルミニウム合金で同時に形成し
てもよい。
【0213】また、前記段差4については、前述したご
とく、図34(A)に示すように基板1に(さらにはそ
の上のSiN等の膜にも)形成したが、例えば、図34
(B)に示すように基板1上のSiN膜51これはガラ
ス基板1からのイオンの拡散ストッパ機能がある。)に
形成することもできる。このSiN膜51の代わりに、
あるいはこのSiN膜51の上に前記絶縁膜72及び7
3を設け、これに段差4を形成してもよい。
とく、図34(A)に示すように基板1に(さらにはそ
の上のSiN等の膜にも)形成したが、例えば、図34
(B)に示すように基板1上のSiN膜51これはガラ
ス基板1からのイオンの拡散ストッパ機能がある。)に
形成することもできる。このSiN膜51の代わりに、
あるいはこのSiN膜51の上に前記絶縁膜72及び7
3を設け、これに段差4を形成してもよい。
【0214】<第9の実施の形態>図35〜図37を参
照して、本発明の第9の実施の形態を説明する。
照して、本発明の第9の実施の形態を説明する。
【0215】本実施の形態では、前述した段差4の外側
に(すなわち、段差以外の基板1上に)各TFTを形成
した場合の各種例を示す。なお、単結晶シリコン層7や
ゲート/ソース/ドレイン電極26、27については簡
略に図示している。
に(すなわち、段差以外の基板1上に)各TFTを形成
した場合の各種例を示す。なお、単結晶シリコン層7や
ゲート/ソース/ドレイン電極26、27については簡
略に図示している。
【0216】まず、図35にトップゲート型MOSTF
Tを示す。図35(a)では、段差4による凹部をソー
ス側の一辺にソース領域に沿って形成し、この凹部以外
の基板平坦面上において、単結晶シリコン層7上にゲー
ト絶縁膜12及びゲート電極11を形成している。同様
に、図35(b)では、段差4による凹部をソース領域
のみならず、チャネル長方向に沿ってドレイン領域端ま
で、すなわち2辺に亘ってL字パターンに形成してい
る。図35(c)では、段差4による凹部を、TFT能
動領域を囲むように4辺に亘って矩形状に形成してい
る。図35(d)では、段差4による凹部を、3辺に亘
って形成している。ただし、隣り合う凹部と凹部との間
は連続していない。図35(e)では、段差4による凹
部を、2辺に亘ってL字パターンに形成している。ただ
し、隣り合う凹部と凹部との間は連続していない。
Tを示す。図35(a)では、段差4による凹部をソー
ス側の一辺にソース領域に沿って形成し、この凹部以外
の基板平坦面上において、単結晶シリコン層7上にゲー
ト絶縁膜12及びゲート電極11を形成している。同様
に、図35(b)では、段差4による凹部をソース領域
のみならず、チャネル長方向に沿ってドレイン領域端ま
で、すなわち2辺に亘ってL字パターンに形成してい
る。図35(c)では、段差4による凹部を、TFT能
動領域を囲むように4辺に亘って矩形状に形成してい
る。図35(d)では、段差4による凹部を、3辺に亘
って形成している。ただし、隣り合う凹部と凹部との間
は連続していない。図35(e)では、段差4による凹
部を、2辺に亘ってL字パターンに形成している。ただ
し、隣り合う凹部と凹部との間は連続していない。
【0217】このように、各種パターンの段差4による
凹部が形成可能であると共に、TFTを凹部以外の平坦
面上に設けているので、TFTの作製自由度が高まり、
作製自体が容易になる。
凹部が形成可能であると共に、TFTを凹部以外の平坦
面上に設けているので、TFTの作製自由度が高まり、
作製自体が容易になる。
【0218】次に、図36にボトムゲート型MOSTF
Tを示す。図36(a)〜(d)に示したように、ボト
ムゲート型MOSTFTにおいても、図35に示した各
種パターンの段差4(又は凹部)を同様に形成すること
ができる。すなわち、図36(a)は図35(a)に対
応した例であり、ボトムゲート型MOSTFTを段差4
による凹部以外の平坦面上に形成したものである。同様
に、図36(b)は図35(b)に対応し、図36
(c)は図35(c)や(d)に対応した例である。
Tを示す。図36(a)〜(d)に示したように、ボト
ムゲート型MOSTFTにおいても、図35に示した各
種パターンの段差4(又は凹部)を同様に形成すること
ができる。すなわち、図36(a)は図35(a)に対
応した例であり、ボトムゲート型MOSTFTを段差4
による凹部以外の平坦面上に形成したものである。同様
に、図36(b)は図35(b)に対応し、図36
(c)は図35(c)や(d)に対応した例である。
【0219】次いで、図37にデュアルゲート型MOS
TFTを示す。図35(a)、(b)に示したように、
デュアルゲート型MOSTFTにおいても、図35に示
した各種パターンの段差4(又は凹部)を同様に形成す
ることができ、例えば図35(a)や(c)に示した段
差4の内側領域の平坦面上に、デュアルゲート型MOS
TFTを作製することができる。
TFTを示す。図35(a)、(b)に示したように、
デュアルゲート型MOSTFTにおいても、図35に示
した各種パターンの段差4(又は凹部)を同様に形成す
ることができ、例えば図35(a)や(c)に示した段
差4の内側領域の平坦面上に、デュアルゲート型MOS
TFTを作製することができる。
【0220】<第10の実施の形態>図38〜図40を
参照して、本発明の第10の実施の形態を説明する。
参照して、本発明の第10の実施の形態を説明する。
【0221】本実施の形態において図38に示した例
は、自己整合型LDD構造のTFT、例えばトップゲー
ト型LDD−TFTを複数個連ねた、ダブルゲート型M
OSTFTに関するものである。すなわち、この例で
は、図38に示したようにゲート電極11を2つに分岐
させ、一方を第1のゲートとしての第1のLDD−TF
T用、他方を第2のゲートとしての第2のLDD−TF
T用として用いる(ただし、単結晶シリコン層の中央部
においてゲート電極間にN+ 型領域100を設け、低抵
抗化を図っている)。この場合、各ゲートに異なる電圧
を印加してもよいし、また何らかの原因で一方のゲート
が動作不能になったとしても、残りのゲートを用いるこ
とによってソース/ドレイン間でのキャリアの移動を行
うことができ、信頼性の高いデバイスとなる。
は、自己整合型LDD構造のTFT、例えばトップゲー
ト型LDD−TFTを複数個連ねた、ダブルゲート型M
OSTFTに関するものである。すなわち、この例で
は、図38に示したようにゲート電極11を2つに分岐
させ、一方を第1のゲートとしての第1のLDD−TF
T用、他方を第2のゲートとしての第2のLDD−TF
T用として用いる(ただし、単結晶シリコン層の中央部
においてゲート電極間にN+ 型領域100を設け、低抵
抗化を図っている)。この場合、各ゲートに異なる電圧
を印加してもよいし、また何らかの原因で一方のゲート
が動作不能になったとしても、残りのゲートを用いるこ
とによってソース/ドレイン間でのキャリアの移動を行
うことができ、信頼性の高いデバイスとなる。
【0222】また、第1のLDD−TFTと第2のLD
D−TFTとを直列に2個接続して各画素を駆動する薄
膜トランジスタを形成するようにしたので、オフ状態の
とき、各薄膜トランジスタのソース−ドレイン間に印加
される電圧を大幅に減少することができる。したがっ
て、オフ時に流れるリーク電流を少なくすることがで
き、液晶ディスプレイのコントラスト及び画質を良好に
改善することができる。また、前記LDD−TFTにお
ける低濃度ドレイン領域と同じ半導体層のみを用いて前
記2つのLDD−TFTを接続するようにしているの
で、各トランジスタ間の接続距離を短くすることがで
き、LDD−TFTを2個つなげても所要面積が大きく
ならないようにすることができる。なお、前記の第1、
第2のゲートは互いに完全に分離し、独立して動作させ
ることもできる。
D−TFTとを直列に2個接続して各画素を駆動する薄
膜トランジスタを形成するようにしたので、オフ状態の
とき、各薄膜トランジスタのソース−ドレイン間に印加
される電圧を大幅に減少することができる。したがっ
て、オフ時に流れるリーク電流を少なくすることがで
き、液晶ディスプレイのコントラスト及び画質を良好に
改善することができる。また、前記LDD−TFTにお
ける低濃度ドレイン領域と同じ半導体層のみを用いて前
記2つのLDD−TFTを接続するようにしているの
で、各トランジスタ間の接続距離を短くすることがで
き、LDD−TFTを2個つなげても所要面積が大きく
ならないようにすることができる。なお、前記の第1、
第2のゲートは互いに完全に分離し、独立して動作させ
ることもできる。
【0223】図39(A)に示した例は、ボトムゲート
型MOSTFTをダブルゲート構造としたものであり、
図39(B)に示した例は、デュアルゲート型MOST
FTをダブルゲート構造としたものである。
型MOSTFTをダブルゲート構造としたものであり、
図39(B)に示した例は、デュアルゲート型MOST
FTをダブルゲート構造としたものである。
【0224】これらのダブルゲート型MOSTFTにあ
っても、前記のトップゲート型と同様の利点を有する。
また、特にデュアルゲート型では、上下のゲート部のい
ずれか一方が動作不能となっても、他方のゲート部を使
用できる利点がある。
っても、前記のトップゲート型と同様の利点を有する。
また、特にデュアルゲート型では、上下のゲート部のい
ずれか一方が動作不能となっても、他方のゲート部を使
用できる利点がある。
【0225】図40に、前記の各ダブルゲート型MOS
TFTの等価回路図を示す。なお、前記においては、ゲ
ートを2つに分岐したが、3つ又はそれ以上に分岐又は
分割することもできる。これらのダブルゲート又はマル
チゲート構造においても、チャネル領域内に2以上の分
岐した同電位のゲート電極を有するか、又は分割された
異電位又は同電位のゲート電極を有するように構成する
ことができる。
TFTの等価回路図を示す。なお、前記においては、ゲ
ートを2つに分岐したが、3つ又はそれ以上に分岐又は
分割することもできる。これらのダブルゲート又はマル
チゲート構造においても、チャネル領域内に2以上の分
岐した同電位のゲート電極を有するか、又は分割された
異電位又は同電位のゲート電極を有するように構成する
ことができる。
【0226】<第11の実施の形態>図41を参照し
て、本発明の第11の実施の形態を説明する。本実施の
形態では、nMOSTFTのデュアルゲート型構造のT
FTにおいて、上下のゲート部のいずれか一方をトラン
ジスタ動作させるものの、他方のゲート部は次のように
動作させている。
て、本発明の第11の実施の形態を説明する。本実施の
形態では、nMOSTFTのデュアルゲート型構造のT
FTにおいて、上下のゲート部のいずれか一方をトラン
ジスタ動作させるものの、他方のゲート部は次のように
動作させている。
【0227】すなわち、図41(A)に示す例では、n
MOSTFTにおいて、トップゲート側のゲート電極に
常に任意の負電圧を印加し、バックチャネルのリーク電
流を低減させている。トップゲート電極をオープンにす
ることにより、ボトムゲート型として使用することもで
きる。また、図41(B)に示す例では、ボトムゲート
電極に常に任意の負電圧を印加し、バックチャネルのリ
ーク電流を低減させている。この場合も、ボトムゲート
電極をオープンにすることにより、トップゲート型とし
て使用することができる。なお、pMOSTFTの場合
には、常に任意の正電圧をゲート電極に印加することに
より、バックチャネルのリーク電流を減らすことができ
る。
MOSTFTにおいて、トップゲート側のゲート電極に
常に任意の負電圧を印加し、バックチャネルのリーク電
流を低減させている。トップゲート電極をオープンにす
ることにより、ボトムゲート型として使用することもで
きる。また、図41(B)に示す例では、ボトムゲート
電極に常に任意の負電圧を印加し、バックチャネルのリ
ーク電流を低減させている。この場合も、ボトムゲート
電極をオープンにすることにより、トップゲート型とし
て使用することができる。なお、pMOSTFTの場合
には、常に任意の正電圧をゲート電極に印加することに
より、バックチャネルのリーク電流を減らすことができ
る。
【0228】いずれも、単結晶シリコン層7と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、前
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、LDD構造の効果と併せて、有利とな
る。また、ガラス基板1側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
の界面は結晶性が悪く、リーク電流が流れやすいが、前
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、LDD構造の効果と併せて、有利とな
る。また、ガラス基板1側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
【0229】<第12の実施の形態>図42〜図50を
参照して、本発明の第12の実施の形態を説明する。前
述したように、トップゲート型、ボトムゲート型、デュ
アルゲート型の各TFTには、それぞれ構造上、機能上
の差異又は特長があることから、これらを表示部と周辺
駆動回路部との両方に設ける場合に、これらの各部間で
TFTを種々に組み合わせて設けることが有利になるこ
とがことがある。
参照して、本発明の第12の実施の形態を説明する。前
述したように、トップゲート型、ボトムゲート型、デュ
アルゲート型の各TFTには、それぞれ構造上、機能上
の差異又は特長があることから、これらを表示部と周辺
駆動回路部との両方に設ける場合に、これらの各部間で
TFTを種々に組み合わせて設けることが有利になるこ
とがことがある。
【0230】例えば、図42に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのMOSTFTを採用した場合、周辺駆動回路に
はトップゲート型MOSTFT、ボトムゲート型MOS
TFT、デュアルゲート型MOSTFTのうち、少なく
ともトップゲート型を採用するか、あるいはそれらを混
在させることも可能である。この組み合わせについては
12通り(No.1〜No.12 )挙げられる。特に、周辺駆動
回路のMOSTFTにデュアルゲート構造を用いると、
このようなデュアルゲート構造は、上下のゲート部の選
択によってトップゲート型にもボトムゲート型にも容易
に変更することができ、また、周辺駆動回路の一部に大
きな駆動能力のTFTが必要な場合には、デュアルゲー
ト型が必要となる場合もある。例えば、LCD以外の電
気光学装置として本発明の有機ELやFED等に適用す
る場合は必要であると考えられる。
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのMOSTFTを採用した場合、周辺駆動回路に
はトップゲート型MOSTFT、ボトムゲート型MOS
TFT、デュアルゲート型MOSTFTのうち、少なく
ともトップゲート型を採用するか、あるいはそれらを混
在させることも可能である。この組み合わせについては
12通り(No.1〜No.12 )挙げられる。特に、周辺駆動
回路のMOSTFTにデュアルゲート構造を用いると、
このようなデュアルゲート構造は、上下のゲート部の選
択によってトップゲート型にもボトムゲート型にも容易
に変更することができ、また、周辺駆動回路の一部に大
きな駆動能力のTFTが必要な場合には、デュアルゲー
ト型が必要となる場合もある。例えば、LCD以外の電
気光学装置として本発明の有機ELやFED等に適用す
る場合は必要であると考えられる。
【0231】図43及び図44は表示部のMOSTFT
がLDD構造でないとき、図45及び図46は表示部の
MOSTFTがLDD構造であるとき、図47及び図4
8は周辺駆動回路部のMOSTFTがLDD構造のTF
Tを含むとき、図49及び図50は周辺駆動回路部と表
示部の双方がLDD構造のMOSTFTを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各MOST
FTの組み合わせを、チャネル導電型別に示した各種の
例(No.1〜No.216)を示す図である。
がLDD構造でないとき、図45及び図46は表示部の
MOSTFTがLDD構造であるとき、図47及び図4
8は周辺駆動回路部のMOSTFTがLDD構造のTF
Tを含むとき、図49及び図50は周辺駆動回路部と表
示部の双方がLDD構造のMOSTFTを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各MOST
FTの組み合わせを、チャネル導電型別に示した各種の
例(No.1〜No.216)を示す図である。
【0232】このように、図42に示したゲート構造別
の組み合わせは、具体的には図43〜図50に示したよ
うになる。これは、周辺駆動回路部がトップゲート型の
他のゲート型との混在したMOSTFTからなっている
場合でも、同様の組み合わせが可能である。なお、図4
2〜図50に示したTFTの各種組み合わせは、TFT
のチャネル領域などを単結晶シリコンで形成する場合に
限らず、多結晶シリコンやアモルファスシリコン(ただ
し、表示部のみ)で形成する場合にも同様に適用可能で
ある。
の組み合わせは、具体的には図43〜図50に示したよ
うになる。これは、周辺駆動回路部がトップゲート型の
他のゲート型との混在したMOSTFTからなっている
場合でも、同様の組み合わせが可能である。なお、図4
2〜図50に示したTFTの各種組み合わせは、TFT
のチャネル領域などを単結晶シリコンで形成する場合に
限らず、多結晶シリコンやアモルファスシリコン(ただ
し、表示部のみ)で形成する場合にも同様に適用可能で
ある。
【0233】<第13の実施の形態>図51、図52を
参照して、本発明の第13の実施の形態を説明する。
参照して、本発明の第13の実施の形態を説明する。
【0234】本実施の形態では、アクティブマトリクス
駆動LCDにおいてその周辺駆動回路部に、駆動能力の
向上の点から、本発明に基づいた前述の単結晶シリコン
層を用いてなるTFTを設けている。ただし、これはト
ップゲート型に限らず、他のゲート型が混在していても
よく、チャネル導電型も種々であってよく、また単結晶
シリコン層以外の多結晶シリコン層を用いたMOSTF
Tが含まれていてもよい。
駆動LCDにおいてその周辺駆動回路部に、駆動能力の
向上の点から、本発明に基づいた前述の単結晶シリコン
層を用いてなるTFTを設けている。ただし、これはト
ップゲート型に限らず、他のゲート型が混在していても
よく、チャネル導電型も種々であってよく、また単結晶
シリコン層以外の多結晶シリコン層を用いたMOSTF
Tが含まれていてもよい。
【0235】これに対し、表示部のMOSTFTについ
ては、単結晶シリコン層を用いるのが望ましいものの、
これに限らず、多結晶シリコンやアモルファスシリコン
層を用いたものであってよく、あるいは3種のシリコン
層のうちの2種が混在したものであってもよい。ただ
し、表示部をnMOSTFTで形成する場合、アモルフ
ァスシリコン層を用いて形成しても実用的なスイッチン
グ速度が得られるものの、単結晶シリコン又は多結晶シ
リコンの方がTFT面積を小さくすることでき、画素欠
陥の低減についてもアモルファスシリコンより有利にな
る。なお、既述したグラフォエピタキシャル成長時に、
単結晶シリコンだけでなく多結晶シリコンも同時に生
じ、いわゆるCGS(Continuous grain silicon)構造
も含まれることもあるが、これも能動素子や受動素子の
形成に利用することができる。
ては、単結晶シリコン層を用いるのが望ましいものの、
これに限らず、多結晶シリコンやアモルファスシリコン
層を用いたものであってよく、あるいは3種のシリコン
層のうちの2種が混在したものであってもよい。ただ
し、表示部をnMOSTFTで形成する場合、アモルフ
ァスシリコン層を用いて形成しても実用的なスイッチン
グ速度が得られるものの、単結晶シリコン又は多結晶シ
リコンの方がTFT面積を小さくすることでき、画素欠
陥の低減についてもアモルファスシリコンより有利にな
る。なお、既述したグラフォエピタキシャル成長時に、
単結晶シリコンだけでなく多結晶シリコンも同時に生
じ、いわゆるCGS(Continuous grain silicon)構造
も含まれることもあるが、これも能動素子や受動素子の
形成に利用することができる。
【0236】図51に、各部間でのMOSTFTの各種
組み合わせ例(A)、(B)、(C)を示し、図52に
その具体例を示す。単結晶シリコンを用いると、電流能
力が向上するため素子を小さくでき、大画面化が可能と
なり、表示部では開口率が向上する。
組み合わせ例(A)、(B)、(C)を示し、図52に
その具体例を示す。単結晶シリコンを用いると、電流能
力が向上するため素子を小さくでき、大画面化が可能と
なり、表示部では開口率が向上する。
【0237】なお、周辺駆動回路部では、前記のMOS
TFTだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
(ガラス基板等)に一体形成されてよいのはもちろんで
ある。
TFTだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
(ガラス基板等)に一体形成されてよいのはもちろんで
ある。
【0238】<第14の実施の形態>図53を参照し
て、本発明の第14の実施の形態を説明する。
て、本発明の第14の実施の形態を説明する。
【0239】本例の実施の形態は、前述した各実施の形
態がアクティブマトリクス駆動の例についてのものであ
るのに対し、本発明をパッシブマトリクス駆動に適用し
たものである。
態がアクティブマトリクス駆動の例についてのものであ
るのに対し、本発明をパッシブマトリクス駆動に適用し
たものである。
【0240】すなわち、本実施形態においてその表示部
は、前述したMOSTFTのようなスイッチング素子を
設けず、対向する基板に形成した一対の電極間に印加す
る電圧による電位差でのみ、表示部の入射光又は反射光
が調光されるようになっている。こうした調光素子に
は、反射型、透過型のLCDをはじめ、有機又は無機E
L(エレクトロルミネセンス表示素子)、FED(電界
放出型表示素子)、LEPD(発光ポリマー表示素
子)、LED(発光ダイオード表示素子)なども含まれ
る。
は、前述したMOSTFTのようなスイッチング素子を
設けず、対向する基板に形成した一対の電極間に印加す
る電圧による電位差でのみ、表示部の入射光又は反射光
が調光されるようになっている。こうした調光素子に
は、反射型、透過型のLCDをはじめ、有機又は無機E
L(エレクトロルミネセンス表示素子)、FED(電界
放出型表示素子)、LEPD(発光ポリマー表示素
子)、LED(発光ダイオード表示素子)なども含まれ
る。
【0241】<第15の実施の形態>図54を参照し
て、本発明の第15の実施の形態を説明する。
て、本発明の第15の実施の形態を説明する。
【0242】本例の実施の形態は、本発明をLCD以外
の電気光学装置である、有機又は無機EL(エレクトロ
ルミネセンス素子)やFED(電界放出型表示素子)、
LEPD(発光ポリマー表示素子)、LED(発光ダイ
オード表示素子)などに適用したものである。
の電気光学装置である、有機又は無機EL(エレクトロ
ルミネセンス素子)やFED(電界放出型表示素子)、
LEPD(発光ポリマー表示素子)、LED(発光ダイ
オード表示素子)などに適用したものである。
【0243】図54(A)には、アクティブマトリクス
駆動のEL素子を示す。このEL素子は、例えばアモル
ファス有機化合物を用いた有機EL層(又はZnS:M
nを用いた無機EL層)90を基板1上に設け、その下
部に既述した透明電極(ITO)41を形成し、上部に
陰極91を形成してなるもので、これら両極間の電圧印
加によって所定色の発光がカラーフィルタ層61を通し
て得られるようになっている。
駆動のEL素子を示す。このEL素子は、例えばアモル
ファス有機化合物を用いた有機EL層(又はZnS:M
nを用いた無機EL層)90を基板1上に設け、その下
部に既述した透明電極(ITO)41を形成し、上部に
陰極91を形成してなるもので、これら両極間の電圧印
加によって所定色の発光がカラーフィルタ層61を通し
て得られるようになっている。
【0244】このEL素子においては、アクティブマト
リクス駆動により透明電極41へデータ電圧を印加する
ため、MOSTFTを基板1上に作り込んでいるが、こ
のMOSTFTは、基板1上の段差4をシードとしてレ
ーザ照射処理法によりグラフォエピタキシャル成長させ
て得られた単結晶シリコン層を用いてなる、本発明によ
る単結晶シリコンMOSTFT(すなわち、nMOSL
DD−TFT)である。また、同様のTFTは周辺駆動
回路にも設けられる。このような構成からなるEL素子
は、単結晶シリコン層を用いたMOSLDD−TFTで
駆動しているので、スイッチング速度が早く、またリー
ク電流も少ない。
リクス駆動により透明電極41へデータ電圧を印加する
ため、MOSTFTを基板1上に作り込んでいるが、こ
のMOSTFTは、基板1上の段差4をシードとしてレ
ーザ照射処理法によりグラフォエピタキシャル成長させ
て得られた単結晶シリコン層を用いてなる、本発明によ
る単結晶シリコンMOSTFT(すなわち、nMOSL
DD−TFT)である。また、同様のTFTは周辺駆動
回路にも設けられる。このような構成からなるEL素子
は、単結晶シリコン層を用いたMOSLDD−TFTで
駆動しているので、スイッチング速度が早く、またリー
ク電流も少ない。
【0245】なお、前記のフィルタ61については、E
L層90が特定色を発光するものであれば省略可能であ
る。また、EL素子の場合、駆動電圧が高いため、周辺
駆動回路部には、前記のMOSTFT以外に、高耐圧の
ドライバ素子(高耐圧cMOSTFTとバイポーラ素子
など)を設けるのが有利である。
L層90が特定色を発光するものであれば省略可能であ
る。また、EL素子の場合、駆動電圧が高いため、周辺
駆動回路部には、前記のMOSTFT以外に、高耐圧の
ドライバ素子(高耐圧cMOSTFTとバイポーラ素子
など)を設けるのが有利である。
【0246】図54(B)には、パッシブマトリクス駆
動のFEDを示す。このFEDは、対向するガラス基板
1−32間の真空部において、両電極92−93間の印
加電圧によって冷陰極94から放出された電子をゲート
ライン95の選択によって対向する蛍光体層96へ入射
させ、所定色の発光を得るものである。
動のFEDを示す。このFEDは、対向するガラス基板
1−32間の真空部において、両電極92−93間の印
加電圧によって冷陰極94から放出された電子をゲート
ライン95の選択によって対向する蛍光体層96へ入射
させ、所定色の発光を得るものである。
【0247】ここで、エミッタライン92は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて形成された単結晶シリコ
ン層によるMOSTFTが設けられ、エミッタライン9
2の高速駆動に寄与している。なお、このFEDは、各
画素に前記のMOSTFTを接続することにより、アク
ティブマトリクス駆動させることも可能になっている。
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて形成された単結晶シリコ
ン層によるMOSTFTが設けられ、エミッタライン9
2の高速駆動に寄与している。なお、このFEDは、各
画素に前記のMOSTFTを接続することにより、アク
ティブマトリクス駆動させることも可能になっている。
【0248】なお、図54(A)の素子において、EL
層90の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置(LEPD)として構成することができ
る。その他、図54(B)の素子において、ダイヤモン
ド薄膜をカソード側に用いたFEDと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のMOSTFTにより、例えばガリウム系(ガリウム・
アルミニウム・ヒ素など)の膜からなる発光部を駆動で
きる。あるいは、本発明のエピタキシャル成長法で発光
部の膜を単結晶成長させることも考えられる。
層90の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置(LEPD)として構成することができ
る。その他、図54(B)の素子において、ダイヤモン
ド薄膜をカソード側に用いたFEDと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のMOSTFTにより、例えばガリウム系(ガリウム・
アルミニウム・ヒ素など)の膜からなる発光部を駆動で
きる。あるいは、本発明のエピタキシャル成長法で発光
部の膜を単結晶成長させることも考えられる。
【0249】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々の変形が可能である。例
えば、前述した第5の実施の形態に、前述した第2又は
第3の実施の形態の手法を適用してもよい。また、ガラ
ス基板からのイオンの拡散防止のために基板表面にSi
N膜(例えば50〜200nm厚)、さらには必要に応
じてSiO2 膜(例えば100nm厚)を設けてもよ
く、またこれらの膜に既述した段差4を形成してもよ
い。前述した段差はRIE以外にもイオンミリンダ法な
どによっても形成可能である。
明の技術的思想に基づいて種々の変形が可能である。例
えば、前述した第5の実施の形態に、前述した第2又は
第3の実施の形態の手法を適用してもよい。また、ガラ
ス基板からのイオンの拡散防止のために基板表面にSi
N膜(例えば50〜200nm厚)、さらには必要に応
じてSiO2 膜(例えば100nm厚)を設けてもよ
く、またこれらの膜に既述した段差4を形成してもよ
い。前述した段差はRIE以外にもイオンミリンダ法な
どによっても形成可能である。
【0250】また、本発明は周辺駆動回路のTFTに好
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。
【0251】
【発明の効果】以上説明したように本発明によれば、多
結晶シリコン又はアモルファスシリコン又はシリコンな
どの半導体材料を溶解した低融点金属層から、基板に形
成した段差をシードにして単結晶シリコン層などの単結
晶半導体層をグラフォエピタキシャル成長させて単結晶
シリコン層などの単結晶半導体層を形成し、このエピタ
キシャル成長層を、アクティブマトリクス基板などの駆
動基板の周辺駆動回路のトップゲート型MOSTFT
や、表示部−周辺駆動回路一体型のLCDなどの電気光
学装置における周辺駆動回路のトップゲート型MOST
FTなどの能動素子、さらには抵抗、インダクタンス、
キャパシタンス等の受動素子のうちの少なくとも能動素
子に用いているので、以下の(A)〜(G)に示す顕著
な効果を有する。
結晶シリコン又はアモルファスシリコン又はシリコンな
どの半導体材料を溶解した低融点金属層から、基板に形
成した段差をシードにして単結晶シリコン層などの単結
晶半導体層をグラフォエピタキシャル成長させて単結晶
シリコン層などの単結晶半導体層を形成し、このエピタ
キシャル成長層を、アクティブマトリクス基板などの駆
動基板の周辺駆動回路のトップゲート型MOSTFT
や、表示部−周辺駆動回路一体型のLCDなどの電気光
学装置における周辺駆動回路のトップゲート型MOST
FTなどの能動素子、さらには抵抗、インダクタンス、
キャパシタンス等の受動素子のうちの少なくとも能動素
子に用いているので、以下の(A)〜(G)に示す顕著
な効果を有する。
【0252】(A)所定形状/寸法の段差を基板上に形
成し、その段差の底面の角(底角)をシードとしてグラ
フォエピタキシャル成長させることにより、540cm
2 /v・sec以上の高い電子移動度の単結晶シリコン
層などの単結晶半導体層が得られるので、高性能ドライ
バ内蔵の表示用薄膜半導体装置などの電気光学装置の製
造が可能となる。
成し、その段差の底面の角(底角)をシードとしてグラ
フォエピタキシャル成長させることにより、540cm
2 /v・sec以上の高い電子移動度の単結晶シリコン
層などの単結晶半導体層が得られるので、高性能ドライ
バ内蔵の表示用薄膜半導体装置などの電気光学装置の製
造が可能となる。
【0253】(B)特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型MOSTFTは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するLDD
(Lightly doped drain )構造〕を有するnMOS又は
pMOSTFT又はcMOSTFTからなる表示部と、
高い駆動能力のcMOS、nMOS、又はpMOSTF
T、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。
のアモルファスシリコン層や多結晶シリコン層に比べて
単結晶シリコン基板並の高い電子及び正孔移動度を有す
るので、これから得られる単結晶シリコントップゲート
型MOSTFTは、高いスイッチング特性〔望ましくは
さらに、電界強度を緩和して低リーク電流化するLDD
(Lightly doped drain )構造〕を有するnMOS又は
pMOSTFT又はcMOSTFTからなる表示部と、
高い駆動能力のcMOS、nMOS、又はpMOSTF
T、あるいはこれらの混在からなる周辺駆動回路部とを
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、大画面の表示パネルが実現する。
【0254】(C)前記した多結晶シリコン又はアモル
ファスシリコンなどはプラズマCVD法や減圧CVD法
などによって形成することが可能であり、また、低融点
金属層については真空蒸着法やスパッタ法などの公知の
方法で形成することが可能であり、さらに、前記したシ
リコンエピタキシャル成長時の加熱処理温度を930℃
以下にすることが可能であることから、絶縁基板上に比
較的低温で単結晶シリコン層を均一に形成することがで
きる。
ファスシリコンなどはプラズマCVD法や減圧CVD法
などによって形成することが可能であり、また、低融点
金属層については真空蒸着法やスパッタ法などの公知の
方法で形成することが可能であり、さらに、前記したシ
リコンエピタキシャル成長時の加熱処理温度を930℃
以下にすることが可能であることから、絶縁基板上に比
較的低温で単結晶シリコン層を均一に形成することがで
きる。
【0255】(D)固相成長法の場合のような中温で長
時間(約600℃、十数時間)のアニールや、エキシマ
レーザアニールが不要となるから、生産性が高く、高価
な製造設備が不要でコストダウンが可能になる。
時間(約600℃、十数時間)のアニールや、エキシマ
レーザアニールが不要となるから、生産性が高く、高価
な製造設備が不要でコストダウンが可能になる。
【0256】(E)このグラフォエピタキシャル成長で
は、スズ/シリコンの組成比、鉛/シリコンの組成比、
亜鉛/シリコンの組成比、スズ/亜鉛/シリコンの組成
比やスズ/鉛/シリコンの組成比、基板の加熱温度や冷
却速度等の調整により、広範囲のP型又はN型の導電型
と高移動度の単結晶シリコン層が容易に得られるので、
Vth(しきい値)調整が容易になり、低抵抗化による
高速動作も可能になる。
は、スズ/シリコンの組成比、鉛/シリコンの組成比、
亜鉛/シリコンの組成比、スズ/亜鉛/シリコンの組成
比やスズ/鉛/シリコンの組成比、基板の加熱温度や冷
却速度等の調整により、広範囲のP型又はN型の導電型
と高移動度の単結晶シリコン層が容易に得られるので、
Vth(しきい値)調整が容易になり、低抵抗化による
高速動作も可能になる。
【0257】(F)また、半導体(アモルファスシリコ
ン又は多結晶シリコン)膜、あるいは半導体含有低融点
金属の成膜時に、N型あるいはP型のキャリア不純物
(ボロン、リン、アンチモン、ヒ素、ビスマス、アルミ
ニウムなど)を適量混入(導入)しておけば、グラフォ
エピタキシャル成長層からなる単結晶半導体層(単結晶
シリコン層)の不純物種及び/又はその濃度、すなわち
P型/N型等の導電型及び/又はキャリア濃度を任意に
制御することができる。
ン又は多結晶シリコン)膜、あるいは半導体含有低融点
金属の成膜時に、N型あるいはP型のキャリア不純物
(ボロン、リン、アンチモン、ヒ素、ビスマス、アルミ
ニウムなど)を適量混入(導入)しておけば、グラフォ
エピタキシャル成長層からなる単結晶半導体層(単結晶
シリコン層)の不純物種及び/又はその濃度、すなわち
P型/N型等の導電型及び/又はキャリア濃度を任意に
制御することができる。
【0258】(G)低融点金属層を、金属スズあるいは
亜鉛あるいは鉛あるいはスズと亜鉛との合金あるいはス
ズと鉛との合金、又は、半導体を含有した金属スズある
いは亜鉛あるいは鉛あるいはスズと亜鉛との合金あるい
はスズと鉛との合金によって形成していることから、得
られた単結晶シリコン層(単結晶半導体層)中にスズや
鉛や亜鉛が混入してしまっても、これらは周期律表第4
族又は第2族の元素であってシリコン層中でキャリアに
ならず、そのためシリコン層は高抵抗なものとなる。ま
た、シリコン層中に残留するスズや鉛や亜鉛は結晶欠陥
を電気的に不活性にするため、得られたシリコン層は接
合リークが低減され、電子移動度が高められたものとな
る。
亜鉛あるいは鉛あるいはスズと亜鉛との合金あるいはス
ズと鉛との合金、又は、半導体を含有した金属スズある
いは亜鉛あるいは鉛あるいはスズと亜鉛との合金あるい
はスズと鉛との合金によって形成していることから、得
られた単結晶シリコン層(単結晶半導体層)中にスズや
鉛や亜鉛が混入してしまっても、これらは周期律表第4
族又は第2族の元素であってシリコン層中でキャリアに
ならず、そのためシリコン層は高抵抗なものとなる。ま
た、シリコン層中に残留するスズや鉛や亜鉛は結晶欠陥
を電気的に不活性にするため、得られたシリコン層は接
合リークが低減され、電子移動度が高められたものとな
る。
【図1】本発明の第1の実施の形態によるLCD(液晶
表示装置)の製造プロセスを工程順に示す断面図であ
る。
表示装置)の製造プロセスを工程順に示す断面図であ
る。
【図2】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図3】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図4】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図5】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図6】同、LCDの製造プロセスを工程順に示す断面
図である。
図である。
【図7】同、LCDの要部断面図である。
【図8】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。
するための概略斜視図である。
【図9】グラフォエピタキシャル成長技術における、各
種段差形状とシリコン成長方位を示す概略断面図であ
る。
種段差形状とシリコン成長方位を示す概略断面図であ
る。
【図10】本発明の第1の実施の形態によるLCDの全
体の概略レイアウトを示す斜視図である。
体の概略レイアウトを示す斜視図である。
【図11】同、LCDの等価回路図である。
【図12】同、LCDの概略構成図である。
【図13】本発明の第2の実施の形態によるLCDの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図14】本発明の第3の実施の形態によるLCDの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図15】本発明の第4の実施の形態によるLCDの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図16】同、LCDの要部断面図である。
【図17】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図18】本発明の第7の実施の形態によるLCDの要
部断面図である。
部断面図である。
【図19】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図20】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図21】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図22】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図23】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図24】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図25】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図26】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図27】本発明の第8の実施の形態によるLCDの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図28】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図29】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図30】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図31】同、LCDの製造プロセスを工程順に示す断
面図である。
面図である。
【図32】同、LCDの主要部の各例を示す断面図であ
る。
る。
【図33】同、LCDの製造時の要部断面図である。
【図34】同、LCDの製造時の要部断面図である。
【図35】本発明の第9の実施の形態によるLCDの各
種TFTを示す平面図又は断面図である。
種TFTを示す平面図又は断面図である。
【図36】同、LCDの各種TFTを示す断面図であ
る。
る。
【図37】同、LCDの要部断面図である。
【図38】本発明の第10の実施の形態によるLCDの
要部断面図又は平面図である。
要部断面図又は平面図である。
【図39】同、LCDの各種TFTの要部断面図であ
る。
る。
【図40】同、LCDのTFTの等価回路図である。
【図41】本発明の第11の実施の形態によるLCDの
TFTの要部断面図である。
TFTの要部断面図である。
【図42】本発明の第12の実施の形態によるLCDの
各部TFTの組み合わせを示す図である。
各部TFTの組み合わせを示す図である。
【図43】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図44】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図45】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図46】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図47】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図48】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図49】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図50】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図51】本発明の第13の実施の形態によるLCDの
概略レイアウト図である。
概略レイアウト図である。
【図52】同、LCDの各部TFTの組み合わせを示す
図である。
図である。
【図53】本発明の第14の実施の形態によるデバイス
の概略レイアウト図である。
の概略レイアウト図である。
【図54】本発明の第15の実施の形態によるEL及び
FEDの要部断面図である。
FEDの要部断面図である。
1…基板、4…段差、5…シリコン膜、6…低融点金属
層、7…単結晶シリコン層、9…スパッタ膜、11…ゲ
ート電極、12…ゲート酸化膜、14,17…N型不純
物イオン、15…LDD部、18,19…N+ 型ソース
又はドレイン領域、21…P型不純物イオン、22,2
3…P+ ソース又はドレイン領域、25,36…絶縁
膜、26,27,31,41…電極、29…反射膜、3
0…LCD(TFT)基板
層、7…単結晶シリコン層、9…スパッタ膜、11…ゲ
ート電極、12…ゲート酸化膜、14,17…N型不純
物イオン、15…LDD部、18,19…N+ 型ソース
又はドレイン領域、21…P型不純物イオン、22,2
3…P+ ソース又はドレイン領域、25,36…絶縁
膜、26,27,31,41…電極、29…反射膜、3
0…LCD(TFT)基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 勇一 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (72)発明者 矢木 肇 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 Fターム(参考) 2H092 GA55 GA60 JA02 JA05 JA24 JA25 JA26 JA34 JA37 JA41 JB69 KA03 KA04 KA05 KA10 MA04 MA05 MA09 MA14 MA15 MA27 MA29 NA19 NA27 NA28 PA01 PA02 PA03 PA06 PA08 PA12 PA13 QA07 QA08 QA10 QA11 QA13 QA14 QA15 5F110 AA01 AA06 AA08 AA09 AA18 AA30 BB02 BB04 BB05 CC02 CC08 DD01 DD03 DD21 EE04 EE06 EE23 EE28 EE30 EE44 FF02 FF03 FF29 FF30 GG02 GG12 GG13 GG15 GG32 GG34 GG41 GG43 GG44 GG45 GG47 GG52 HJ01 HJ13 HL03 HL06 HL23 HM15 NN03 NN23 NN25 NN27 NN35 NN36 NN40 NN45 NN47 PP23 PP31 PP36 QQ04 QQ09 QQ11 QQ19
Claims (154)
- 【請求項1】 画素電極が配された表示部と、この表示
部の周辺に配された周辺駆動回路部とを第1の基板上に
有し、この第1の基板と第2の基板との間に所定の光学
材料を介在させてなる電気光学装置において、 前記第1の基板の一方の面上に段差が形成され、 この段差を含む前記第1の基板上に、半導体からなる半
導体膜と、金属スズあるいは亜鉛あるいは鉛あるいはス
ズと亜鉛との合金あるいはスズと鉛との合金からなる低
融点金属層とが加熱処理され、又は、半導体を含有した
金属スズあるいは亜鉛あるいは鉛あるいはスズと亜鉛と
の合金あるいはスズと鉛との合金からなる低融点金属層
が加熱処理されて前記半導体が前記低融点金属層に溶解
させられ、さらに冷却処理により前記段差をシードとし
て該半導体がグラフォエピタキシャル成長させられ、析
出されてなる単結晶半導体層が設けられ、 この単結晶半導体層が能動素子及び受動素子のうちの少
なくとも能動素子を構成していることを特徴とする電気
光学装置。 - 【請求項2】 前記半導体がアモルファスシリコンや多
結晶シリコン等のシリコン材料であり、前記単結晶半導
体層が単結晶シリコン層である、請求項1記載の電気光
学装置。 - 【請求項3】 前記単結晶半導体層は、N型あるいはP
型のキャリア不純物が混入されたことによってその比抵
抗が調整されてなる、請求項2記載の電気光学装置。 - 【請求項4】 前記単結晶半導体層をチャネル領域、ソ
ース領域、及びドレイン領域とし、前記チャネル領域の
上部にゲート部を有する、トップゲート型の第1の薄膜
トランジスタが前記周辺駆動回路部の少なくとも一部を
構成している、請求項2記載の電気光学装置。 - 【請求項5】 前記第1の基板と前記単結晶半導体層と
の間に拡散バリア層が設けられてなる、請求項2記載の
電気光学装置。 - 【請求項6】 前記周辺駆動回路部において、前記第1
の薄膜トランジスタ以外に、多結晶又はアモルファスシ
リコン層をチャネル領域とし、このチャネル領域の上部
及び/又は下部にゲート部を有するトップゲート型、ボ
トムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは、前記単結晶シリコン層又は多結晶シリコ
ン層又はアモルファスシリコン層を用いたダイオード、
抵抗、キャパシタンス、インダクタンス素子などが設け
られている、請求項4記載の電気光学装置。 - 【請求項7】 前記表示部において、前記画素電極をス
イッチングするためのスイッチング素子が前記第1の基
板上に設けられている、請求項4記載の電気光学装置。 - 【請求項8】 前記第1の薄膜トランジスタが、チャネ
ル領域の上部及び/又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型、又はデュアルゲート型のう
ちのトップゲート型であり、かつ、前記スイッチング素
子が、チャネル領域の上部及び/又は下部にゲート部を
有するトップゲート型、ボトムゲート型、又はデュアル
ゲート型の第2の薄膜トランジスタである、請求項7記
載の電気光学装置。 - 【請求項9】 前記第2の薄膜トランジスタの上部ゲー
ト電極と前記第1の薄膜トランジスタのゲート電極とが
共通の材料で形成されてなる、請求項8記載の電気光学
装置。 - 【請求項10】 前記チャネル領域の下部に設けられた
ゲート電極は耐熱性材料で形成されている、請求項8記
載の電気光学装置。 - 【請求項11】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタがnチャネル型、pチャネル型、又は
相補型の絶縁ゲート電界効果トランジスタを構成してい
る、請求項8記載の電気光学装置。 - 【請求項12】 前記周辺駆動回路部の前記薄膜トラン
ジスタが相補型とnチャネル型との組、相補型とpチャ
ネル型との組、又は相補型とnチャネル型とpチャネル
型との組からなる、請求項11記載の電気光学装置。 - 【請求項13】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタの少なくとも一部がLDD構造
を有し、このLDD構造がゲートとソースあるいはドレ
インとの間にLDD部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれLDD部を
有するダブルタイプである、請求項8記載の電気光学装
置。 - 【請求項14】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタが、シングルゲート又はマルチ
ゲートに構成され、マルチゲートの場合には、チャネル
領域内に2以上の分岐した同電位の、又は分割された異
電位又は同電位のゲート電極を有する、請求項8記載の
電気光学装置。 - 【請求項15】 前記周辺駆動回路部及び/又は前記表
示部のn又はpチャネル型の薄膜トランジスタがデュア
ルゲート型であるときには、上部又は下部ゲート電極が
電気的にオープンとされるかあるいは任意の負電圧(n
チャネル型の場合)又は正電圧(pチャネル型の場合)
が印加され、ボトムゲート型又はトップゲート型の薄膜
トランジスタとして動作される、請求項8記載の電気光
学装置。 - 【請求項16】 前記周辺駆動回路部の薄膜トランジス
タがnチャネル型、pチャネル型、又は相補型の前記第
1の薄膜トランジスタであり、前記表示部の薄膜トラン
ジスタが、単結晶シリコン層をチャネル領域とするとき
にはnチャネル型、pチャネル型、又は相補型であり、
多結晶シリコン層をチャネル領域とするときにはnチャ
ネル型、pチャネル型、又は相補型であり、アモルファ
スシリコン層をチャネル領域とするときにはnチャネル
型、pチャネル型、又は相補型である、請求項11記載
の電気光学装置。 - 【請求項17】 前記段差が、断面において底面に対し
側面が直角状もしくは下端側へ傾斜状となるような凹部
として形成されている、請求項2記載の電気光学装置。 - 【請求項18】 前記第1の薄膜トランジスタが、前記
第1の基板及び/又はその上の膜に形成された前記段差
による基板凹部内及び/又は外に設けられている、請求
項4記載の電気光学装置。 - 【請求項19】 前記段差が、前記能動素子である薄膜
トランジスタのチャネル領域、ソース領域及びドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成されている、請求項4記載の電気光学装置。 - 【請求項20】 前記段差を含む前記第1の基板上に単
結晶、多結晶又はアモルファスシリコン層が形成され、
前記第2の薄膜トランジスタが、前記単結晶、多結晶又
はアモルファスシリコン層をチャネル領域、ソース領域
及びドレイン領域とし、前記チャネル領域の上部及び/
又は下部にゲート部を有する、請求項8記載の電気光学
装置。 - 【請求項21】 前記第1及び/又は第2の薄膜トラン
ジスタのソース又はドレイン電極が前記段差を含む領域
上に形成されている、請求項20記載の電気光学装置。 - 【請求項22】 前記第2の薄膜トランジスタが、前記
第1の基板及び/又はその上の膜に形成された前記段差
による基板凹部内及び/又は外に設けられている、請求
項20記載の電気光学装置。 - 【請求項23】 前記段差が、前記第2の薄膜トランジ
スタの前記チャネル領域、前記ソース領域、及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成されている、請求項20記載の電気光学装置。 - 【請求項24】 前記単結晶、多結晶、又はアモルファ
スシリコン層下のゲート電極がその側端部にて台形状に
なっている、請求項20記載の電気光学装置。 - 【請求項25】 前記第1の基板と前記単結晶、多結
晶、又はアモルファスシリコン層との間に拡散バリア層
が設けられている、請求項20記載の電気光学装置。 - 【請求項26】 前記第1の基板がガラス基板又は耐熱
性有機基板である、請求項2記載の電気光学装置。 - 【請求項27】 前記第1の基板が光学的に不透明又は
透明である、請求項2記載の電気光学装置。 - 【請求項28】 前記画素電極が反射型又は透過型の表
示部用として設けられている、請求項2記載の電気光学
装置。 - 【請求項29】 前記表示部が前記画素電極とカラーフ
ィルタ層との積層構造を有している、請求項2記載の電
気光学装置。 - 【請求項30】 前記画素電極が反射電極であるときに
は、樹脂膜に凹凸が形成され、この上に画素電極が設け
られ、また前記画素電極が透明電極であるときには、透
明平坦化膜によって表面が平坦化され、この平坦化面上
に前記画素電極が設けられている、請求項2記載の電気
光学装置。 - 【請求項31】 前記表示部が前記スイッチング素子に
よる駆動で発光又は調光を行うように構成された、請求
項7記載の電気光学装置。 - 【請求項32】 前記表示部に複数の前記画素電極がマ
トリクス状に配列され、これらの画素電極のそれぞれに
前記スイッチング素子が接続されている、請求項7記載
の電気光学装置。 - 【請求項33】 液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成された、請
求項2記載の電気光学装置。 - 【請求項34】 前記第1の基板上には、前記周辺駆動
回路部及び/又は表示部の動作を制御する制御部が設け
られている、請求項1記載の電気光学装置。 - 【請求項35】 前記制御部は、CPU、メモリ、又は
これらを混載してなるシステムLSIから構成されてな
る、請求項34記載の電気光学装置。 - 【請求項36】 画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを基板上に有す
る、電気光学装置用の駆動基板において、 前記基板の一方の面上に段差が形成され、 この段差を含む前記基板上に、半導体からなる半導体膜
と、金属スズあるいは亜鉛あるいは鉛あるいはスズと亜
鉛との合金あるいはスズと鉛との合金からなる低融点金
属層とが加熱処理され、又は、半導体を含有した金属ス
ズあるいは亜鉛あるいは鉛あるいはスズと亜鉛との合金
あるいはスズと鉛との合金からなる低融点金属層が加熱
処理されて前記半導体が前記低融点金属層に溶解させら
れ、さらに冷却処理により前記段差をシードとして該半
導体がグラフォエピタキシャル成長させられ、析出され
てなる単結晶半導体層が設けられ、 この単結晶半導体層が能動素子及び受動素子のうちの少
なくとも能動素子を構成していることを特徴とする電気
光学装置用の駆動基板。 - 【請求項37】 前記半導体がアモルファスシリコンや
多結晶シリコン等のシリコン材料であり、前記単結晶半
導体層が単結晶シリコン層である、請求項36記載の電
気光学装置用の駆動基板。 - 【請求項38】 前記単結晶半導体層は、N型あるいは
P型のキャリア不純物が混入されたことによってその比
抵抗が調整されてなる、請求項37記載の電気光学装置
用の駆動基板。 - 【請求項39】 前記単結晶半導体層をチャネル領域、
ソース領域、及びドレイン領域とし、前記チャネル領域
の上部にゲート部を有する、トップゲート型の第1の薄
膜トランジスタが前記周辺駆動回路部の少なくとも一部
を構成している、請求項37記載の電気光学装置用の駆
動基板。 - 【請求項40】 前記基板と前記単結晶半導体層との間
に拡散バリア層が設けられてなる、請求項37記載の電
気光学装置用の駆動基板。 - 【請求項41】 前記周辺駆動回路部において、前記第
1の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャネル領域とし、このチャネル領域の上
部及び/又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは、前記単結晶シリコン層又は多結晶シリコ
ン層又はアモルファスシリコン層を用いたダイオード、
抵抗、キャパシタンス、インダクタンス素子などが設け
られている、請求項39記載の電気光学装置用の駆動基
板。 - 【請求項42】 前記表示部において、前記画素電極を
スイッチングするためのスイッチング素子が前記基板上
に設けられている、請求項39記載の電気光学装置用の
駆動基板。 - 【請求項43】 前記第1の薄膜トランジスタが、チャ
ネル領域の上部及び/又は下部にゲート部を有するトッ
プゲート型、ボトムゲート型、又はデュアルゲート型の
うちのトップゲート型であり、かつ、前記スイッチング
素子が、チャネル領域の上部及び/又は下部にゲート部
を有するトップゲート型、ボトムゲート型、又はデュア
ルゲート型の第2の薄膜トランジスタである、請求項4
2記載の電気光学装置用の駆動基板。 - 【請求項44】 前記第2の薄膜トランジスタの上部ゲ
ート電極と前記第1の薄膜トランジスタのゲート電極と
が共通の材料で形成されてなる、請求項43記載の電気
光学装置用の駆動基板。 - 【請求項45】 前記チャネル領域の下部に設けられた
ゲート電極は耐熱性材料で形成されている、請求項43
記載の電気光学装置用の駆動基板。 - 【請求項46】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタがnチャネル型、pチャネル型、又は
相補型の絶縁ゲート電界効果トランジスタを構成してい
る、請求項43記載の電気光学装置用の駆動基板。 - 【請求項47】 前記周辺駆動回路部の前記薄膜トラン
ジスタが相補型とnチャネル型との組、相補型とpチャ
ネル型との組、又は相補型とnチャネル型とpチャネル
型との組からなる、請求項46記載の電気光学装置用の
駆動基板。 - 【請求項48】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタの少なくとも一部がLDD構造
を有し、このLDD構造がゲートとソースあるいはドレ
インとの間にLDD部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれLDD部を
有するダブルタイプである、請求項43記載の電気光学
装置用の駆動基板。 - 【請求項49】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタが、シングルゲート又はマルチ
ゲートに構成され、マルチゲートの場合には、チャネル
領域内に2以上の分岐した同電位の、又は分割された異
電位又は同電位のゲート電極を有する、請求項43記載
の電気光学装置用の駆動基板。 - 【請求項50】 前記周辺駆動回路部及び/又は前記表
示部のn又はpチャネル型の薄膜トランジスタがデュア
ルゲート型であるときには、上部又は下部ゲート電極が
電気的にオープンとされるかあるいは任意の負電圧(n
チャネル型の場合)又は正電圧(pチャネル型の場合)
が印加され、ボトムゲート型又はトップゲート型の薄膜
トランジスタとして動作される、請求項43記載の電気
光学装置用の駆動基板。 - 【請求項51】 前記周辺駆動回路部の薄膜トランジス
タがnチャネル型、pチャネル型、又は相補型の前記第
1の薄膜トランジスタであり、前記表示部の薄膜トラン
ジスタが、単結晶シリコン層をチャネル領域とするとき
にはnチャネル型、pチャネル型、又は相補型であり、
多結晶シリコン層をチャネル領域とするときにはnチャ
ネル型、pチャネル型、又は相補型であり、アモルファ
スシリコン層をチャネル領域とするときにはnチャネル
型、pチャネル型、又は相補型である、請求項46記載
の電気光学装置用の駆動基板。 - 【請求項52】 前記段差が、断面において底面に対し
側面が直角状もしくは下端側へ傾斜状となるような凹部
として形成されている、請求項37記載の電気光学装置
用の駆動基板。 - 【請求項53】 前記第1の薄膜トランジスタが、前記
基板及び/又はその上の膜に形成された前記段差による
基板凹部内及び/又は外に設けられている、請求項39
記載の電気光学装置用の駆動基板。 - 【請求項54】 前記段差が、前記能動素子である薄膜
トランジスタのチャネル領域、ソース領域及びドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成されている、請求項39記載の電気光学装置用の駆動
基板。 - 【請求項55】 前記段差を含む前記基板上に単結晶、
多結晶又はアモルファスシリコン層が形成され、前記第
2の薄膜トランジスタが、前記単結晶、多結晶又はアモ
ルファスシリコン層をチャネル領域、ソース領域及びド
レイン領域とし、前記チャネル領域の上部及び/又は下
部にゲート部を有する、請求項43記載の電気光学装置
用の駆動基板。 - 【請求項56】 前記第1及び/又は第2の薄膜トラン
ジスタのソース又はドレイン電極が前記段差を含む領域
上に形成されている、請求項55記載の電気光学装置用
の駆動基板。 - 【請求項57】 前記第2の薄膜トランジスタが、前記
基板及び/又はその上の膜に形成された前記段差による
基板凹部内及び/又は外に設けられている、請求項55
記載の電気光学装置用の駆動基板。 - 【請求項58】 前記段差が、前記第2の薄膜トランジ
スタの前記チャネル領域、前記ソース領域、及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成されている、請求項55記載の電気光学装置用
の駆動基板。 - 【請求項59】 前記単結晶、多結晶、又はアモルファ
スシリコン層下のゲート電極がその側端部にて台形状に
なっている、請求項55記載の電気光学装置用の駆動基
板。 - 【請求項60】 前記基板と前記単結晶、多結晶、又は
アモルファスシリコン層との間に拡散バリア層が設けら
れている、請求項55記載の電気光学装置用の駆動基
板。 - 【請求項61】 前記基板がガラス基板又は耐熱性有機
基板である、請求項37記載の電気光学装置用の駆動基
板。 - 【請求項62】 前記基板が光学的に不透明又は透明で
ある、請求項37記載の電気光学装置用の駆動基板。 - 【請求項63】 前記画素電極が反射型又は透過型の表
示部用として設けられている、請求項37記載の電気光
学装置用の駆動基板。 - 【請求項64】 前記表示部が前記画素電極とカラーフ
ィルタ層との積層構造を有している、請求項37記載の
電気光学装置用の駆動基板。 - 【請求項65】 前記画素電極が反射電極であるときに
は、樹脂膜に凹凸が形成され、この上に画素電極が設け
られ、また前記画素電極が透明電極であるときには、透
明平坦化膜によって表面が平坦化され、この平坦化面上
に前記画素電極が設けられている、請求項37記載の電
気光学装置用の駆動基板。 - 【請求項66】 前記表示部が前記スイッチング素子に
よる駆動で発光又は調光を行うように構成された、請求
項42記載の電気光学装置用の駆動基板。 - 【請求項67】 前記表示部に複数の前記画素電極がマ
トリクス状に配列され、これらの画素電極のそれぞれに
前記スイッチング素子が接続されている、請求項42記
載の電気光学装置用の駆動基板。 - 【請求項68】 液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成された、請
求項37記載の電気光学装置用の駆動基板。 - 【請求項69】 前記基板上には、前記周辺駆動回路部
及び/又は表示部の動作を制御する制御部が設けられて
いる、請求項36記載の電気光学装置用の駆動基板。 - 【請求項70】 前記制御部は、CPU、メモリ、又は
これらを混載してなるシステムLSIから構成されてな
る、請求項69記載の電気光学装置用の駆動基板。 - 【請求項71】 画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを第1の基板上
に有し、この第1の基板と第2の基板との間に所定の光
学材料を介在させてなる電気光学装置の製造方法におい
て、 前記第1の基板の一方の面上に段差を形成する工程と、 前記段差を含む前記第1の基板上に、半導体からなる半
導体膜と金属スズあるいは亜鉛あるいは鉛あるいはスズ
と亜鉛との合金あるいはスズと鉛との合金からなる低融
点金属層とを形成するか、又は、半導体を含有した金属
スズあるいは亜鉛あるいは鉛あるいはスズと亜鉛との合
金あるいはスズと鉛との合金からなる低融点金属層とを
形成する工程と、 加熱処理によって前記半導体を前記低融点金属層に溶解
させる工程と、 半導体を前記低融点金属層に溶解させた後、冷却処理に
より前記段差をシードとして該半導体をグラフォエピタ
キシャル成長させ、単結晶半導体層を析出させる工程
と、 この単結晶半導体層に所定の処理を施して能動素子及び
受動素子のうちの少なくとも能動素子を形成する工程
と、を有することを特徴とする電気光学装置の製造方
法。 - 【請求項72】 前記半導体がアモルファスシリコンや
多結晶シリコン等のシリコン材料であり、前記単結晶半
導体層が単結晶シリコン層である、請求項71記載の電
気光学装置の製造方法。 - 【請求項73】 前記半導体の成膜時に、N型あるいは
P型のキャリア不純物を混入することによって得られる
半導体膜の不純物種及び/又はその濃度を制御する、請
求項72記載の電気光学装置の製造方法。 - 【請求項74】 前記単結晶半導体層に前記所定の処理
を行うに先立ち、該単結晶半導体層にN型あるいはP型
のキャリア不純物を混入してその比抵抗を調整する、請
求項72記載の電気光学装置の製造方法。 - 【請求項75】 前記アモルファスシリコン又は多結晶
シリコンからなる膜を低温成膜技術で形成し、この上又
は下に前記低融点金属層を配設するか、あるいは、前記
半導体を含有した低融点金属層を配設し、その後、前記
加熱処理および冷却処理を行う、請求項72記載の電気
光学装置の製造方法。 - 【請求項76】 前記単結晶半導体層の成長後に、 この単結晶半導体層に所定の処理を施してチャネル領
域、ソース領域及びドレイン領域を形成する工程と、 前記チャネル領域の上部にゲート部を有し、前記周辺駆
動回路部の少なくとも一部を構成するトップゲート型の
第1の薄膜トランジスタを形成する工程と、を有する請
求項72記載の電気光学装置の製造方法。 - 【請求項77】 前記第1の基板上に拡散バリア層を形
成し、この上に前記半導体からなる膜、又は前記半導体
を含有した低融点金属層を形成する、請求項72記載の
電気光学装置の製造方法。 - 【請求項78】 前記周辺駆動回路部において、前記第
1の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャネル領域とし、このチャネル領域の上
部及び/又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、あるいは、前記単結晶シリコン層又は多結晶シリコ
ン層又はアモルファスシリコン層を用いたダイオード、
抵抗、キャパシタンス、インダクタンス素子などを設け
る、請求項76記載の電気光学装置の製造方法。 - 【請求項79】 前記表示部において、前記画素電極を
スイッチングするためのスイッチング素子を前記第1の
基板上に設ける、請求項76記載の電気光学装置の製造
方法。 - 【請求項80】 前記第1の薄膜トランジスタを、チャ
ネル領域の上部及び/又は下部にゲート部を有するトッ
プゲート型、ボトムゲート型、又はデュアルゲート型の
うちのトップゲート型とし、 前記スイッチング素子として、チャネル領域の上部及び
/又は下部にゲート部を有するトップゲート型、ボトム
ゲート型、又はデュアルゲート型の第2の薄膜トランジ
スタを形成する、請求項79記載の電気光学装置の製造
方法。 - 【請求項81】 前記第2の薄膜トランジスタの上部ゲ
ート電極と前記第1の薄膜トランジスタのゲート電極と
が共通の材料で形成されてなる、請求項80記載の電気
光学装置の製造方法。 - 【請求項82】 前記単結晶シリコン層を析出させた
後、この単結晶シリコン層上にゲート絶縁膜とゲート電
極とからなる上部ゲート部を形成し、この上部ゲート部
をマスクとして前記単結晶シリコン層にN型あるいはP
型のキャリア不純物を導入し、前記チャネル領域、ソー
ス領域及びドレイン領域を形成する、請求項76記載の
電気光学装置の製造方法。 - 【請求項83】 前記第2の薄膜トランジスタをボトム
ゲート型又はデュアルゲート型とするときには、前記チ
ャネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記段差の形成工程を含めて
前記第1の薄膜トランジスタと共通の工程を経て前記第
2の薄膜トランジスタを形成する、請求項80記載の電
気光学装置の製造方法。 - 【請求項84】 前記下部ゲート部上に前記単結晶半導
体層を形成した後、この単結晶半導体層にN型あるいは
P型のキャリア不純物を導入してソース及びドレイン領
域を形成し、その後活性化処理を行う、請求項83記載
の電気光学装置の製造方法。 - 【請求項85】 前記単結晶半導体層の形成後にレジス
トをマスクとして前記第2の薄膜トランジスタの各ソー
ス及びドレイン領域を前記不純物のイオン注入で形成
し、このイオン注入後に前記活性化を行い、ゲート絶縁
膜の形成後に、前記第2の薄膜トランジスタの上部ゲー
ト電極を形成する、請求項84記載の電気光学装置の製
造方法。 - 【請求項86】 前記第2の薄膜トランジスタがトップ
ゲート型である場合に、前記単結晶半導体層の形成後に
レジストをマスクとして前記第2の薄膜トランジスタの
各ソース及びドレイン領域を不純物のイオン注入で形成
し、このイオン注入後に活性化処理を行い、その後前記
第2の薄膜トランジスタのゲート絶縁膜とゲート電極と
からなるゲート部を形成する、請求項80記載の電気光
学装置の製造方法。 - 【請求項87】 前記第2の薄膜トランジスタがトップ
ゲート型である場合に、前記単結晶半導体層の形成後に
前記第2の薄膜トランジスタのゲート絶縁膜と耐熱性材
料からなるゲート電極を形成してゲート部を形成し、こ
のゲート部をマスクとして前記第1及び第2の薄膜トラ
ンジスタの各ソース及びドレイン領域を不純物元素のイ
オン注入で形成し、このイオン注入後に活性化処理を行
う、請求項80記載の電気光学装置の製造方法。 - 【請求項88】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタとして、nチャネル型、pチャネル
型、又は相補型の絶縁ゲート電界効果トランジスタを構
成する、請求項80記載の電気光学装置の製造方法。 - 【請求項89】 前記周辺駆動回路部の前記薄膜トラン
ジスタを相補型とnチャネル型との組、相補型とpチャ
ネル型との組、又は相補型とnチャネル型とpチャネル
型との組で形成する、請求項88記載の電気光学装置の
製造方法。 - 【請求項90】 前記周辺駆動回路部及び/又は前記表
示部の薄膜トランジスタの少なくとも一部をLDD構造
とし、このLDD構造をゲートとソースあるいはドレイ
ンとの間にLDD部を有するシングルタイプ、又はゲー
トとソース及びドレインとの間にそれぞれLDD部を有
するダブルタイプとする、請求項83記載の電気光学装
置の製造方法。 - 【請求項91】 前記LDD構造を形成する際に用いた
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項90記載の電気光学装置の製造方法。 - 【請求項92】 前記第1の基板の一方の面上に単結
晶、多結晶又はアモルファスシリコン層を形成し、前記
単結晶、多結晶、又はアモルファスシリコン層をチャネ
ル領域、ソース領域及びドレイン領域とし、その上部及
び/又は下部にゲート部を有する前記第2の薄膜トラン
ジスタを形成する、請求項88記載の電気光学装置の製
造方法。 - 【請求項93】 前記周辺駆動回路部の薄膜トランジス
タをnチャネル型、pチャネル型、又は相補型の前記第
1の薄膜トランジスタとし、前記表示部の薄膜トランジ
スタを、単結晶シリコン層をチャネル領域とするときに
はnチャネル型、pチャネル型、又は相補型とし、多結
晶シリコン層をチャネル領域とするときにはnチャネル
型、pチャネル型、又は相補型とし、アモルファスシリ
コン層をチャネル領域とするときにはnチャネル型、p
チャネル型、又は相補型とする、請求項92記載の電気
光学装置の製造方法。 - 【請求項94】 前記段差を、底面において底面に対し
側面が直角状もしくは下端側へ傾斜状となるような凹部
として形成する、請求項72記載の電気光学装置の製造
方法。 - 【請求項95】 前記第1の薄膜トランジスタを、前記
第1の基板上に形成された前記段差による基板凹部内及
び/又は外に設ける、請求項76記載の電気光学装置の
製造方法。 - 【請求項96】 前記段差を、前記能動素子である薄膜
トランジスタのチャネル領域、ソース領域、及びドレイ
ン領域で形成される素子領域の少なくとも一辺に沿って
形成する、請求項76記載の電気光学装置の製造方法。 - 【請求項97】 前記段差を形成した第1の基板上に単
結晶、多結晶、又はアモルファスシリコン層を形成し、
前記単結晶、多結晶、又はアモルファスシリコン層をチ
ャネル領域、ソース領域、及びドレイン領域とし、前記
チャネル領域の上部及び/又は下部にゲート部を有する
前記第2の薄膜トランジスタを形成する、請求項80記
載の電気光学装置の製造方法。 - 【請求項98】 前記第1及び/又は第2の薄膜トラン
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項97記載の電気光学装置の製造方
法。 - 【請求項99】 前記第2の薄膜トランジスタを、前記
第1の基板上に形成された前記段差による基板凹部内及
び/又は外に設ける、請求項97記載の電気光学装置の
製造方法。 - 【請求項100】 前記段差を、前記第2の薄膜トラン
ジスタの前記チャネル領域、前記ソース領域、及び前記
ドレイン領域で形成される素子領域の少なくとも一辺に
沿って形成する、請求項97記載の電気光学装置の製造
方法。 - 【請求項101】 前記単結晶、多結晶、又はアモルフ
ァスシリコン層下のゲート電極をその側端部にて台形状
にする、請求項97記載の電気光学装置の製造方法。 - 【請求項102】 前記第1の基板と前記単結晶、多結
晶、又はアモルファスシリコン層との間に拡散バリア層
を設ける、請求項97記載の電気光学装置の製造方法。 - 【請求項103】 前記第1の基板をガラス基板又は耐
熱性有機基板とする、請求項72記載の電気光学装置の
製造方法。 - 【請求項104】 前記第1の基板を光学的に不透明又
は透明とする、請求項72記載の電気光学装置の製造方
法。 - 【請求項105】 前記画素電極を反射型又は透過型の
表示部用として設ける、請求項72記載の電気光学装置
の製造方法。 - 【請求項106】 前記表示部に前記画素電極とカラー
フィルタ層との積層構造を設ける、請求項72記載の電
気光学装置の製造方法。 - 【請求項107】 前記画素電極が反射電極であるとき
には、樹脂膜に凹凸を形成し、この上に画素電極を設
け、また前記画素電極が透明電極であるときには、透明
平坦化膜によって表面を平坦化し、この平坦化面上に前
記画素電極を設ける、請求項72記載の電気光学装置の
製造方法。 - 【請求項108】 前記表示部が前記スイッチング素子
による駆動で発光又は調光を行うように構成する、請求
項79記載の電気光学装置の製造方法。 - 【請求項109】 前記表示部に複数の前記画素電極を
マトリクス状に配列し、これらの画素電極のそれぞれに
前記スイッチング素子を接続する、請求項79記載の電
気光学装置の製造方法。 - 【請求項110】 液晶表示装置、エレクトロルミネセ
ンス表示装置、電界放出型表示装置、発光ポリマー表示
装置、発光ダイオード表示装置などとして構成する、請
求項72記載の電気光学装置の製造方法。 - 【請求項111】 前記単結晶半導体層に所定の処理を
施し、前記周辺駆動回路部及び/又は表示部の動作を制
御する制御部を構成するための素子を形成する工程を有
する、請求項71記載の電気光学装置の製造方法。 - 【請求項112】 前記制御部を構成するための素子
が、CMOSTFT、nMOSTFT、pMOSTFT
等の能動素子や、抵抗、コンデンサ、インダクタンス等
の受動素子からなる、請求項111記載の電気光学装置
の製造方法。 - 【請求項113】 画素電極が配された表示部と、この
表示部の周辺に配された周辺駆動回路部とを基板上に有
する、電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上に段差を形成する工程と、 前記段差を含む前記基板上に、半導体からなる半導体膜
と金属スズあるいは亜鉛あるいは鉛あるいはスズと亜鉛
との合金あるいはスズと鉛との合金からなる低融点金属
層とを形成するか、又は、半導体を含有した金属スズあ
るいは亜鉛あるいは鉛あるいはスズと亜鉛との合金ある
いはスズと鉛との合金からなる低融点金属層とを形成す
る工程と、 加熱処理によって前記半導体を前記低融点金属層に溶解
させる工程と、 半導体を前記低融点金属層に溶解させた後、冷却処理に
より前記段差をシードとして該半導体をグラフォエピタ
キシャル成長させ、単結晶半導体層を析出させる工程
と、 この単結晶半導体層に所定の処理を施して能動素子及び
受動素子のうちの少なくとも能動素子を形成する工程
と、を有することを特徴とする電気光学装置用の駆動基
板の製造方法。 - 【請求項114】 前記半導体がアモルファスシリコン
や多結晶シリコン等のシリコン材料であり、前記単結晶
半導体層が単結晶シリコン層である、請求項113記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項115】 前記半導体の成膜時に、N型あるい
はP型のキャリア不純物を混入することによって得られ
る半導体膜の不純物種及び/又はその濃度を制御する、
請求項114記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項116】 前記単結晶半導体層に前記所定の処
理を行うに先立ち、該単結晶半導体層にN型あるいはP
型のキャリア不純物を混入してその比抵抗を調整する、
請求項114記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項117】 前記アモルファスシリコン又は多結
晶シリコンからなる膜を低温成膜技術で形成し、この上
又は下に前記低融点金属層を配設するか、あるいは、前
記半導体を含有した低融点金属層を配設し、その後、前
記加熱処理および冷却処理を行う、請求項114記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項118】 前記単結晶半導体層の成長後に、 この単結晶半導体層に所定の処理を施してチャネル領
域、ソース領域及びドレイン領域を形成する工程と、 前記チャネル領域の上部にゲート部を有し、前記周辺駆
動回路部の少なくとも一部を構成するトップゲート型の
第1の薄膜トランジスタを形成する工程と、を有する請
求項114記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項119】 前記基板上に拡散バリア層を形成
し、この上に前記半導体からなる膜、又は前記半導体を
含有した低融点金属層を形成する、請求項114記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項120】 前記周辺駆動回路部において、前記
第1の薄膜トランジスタ以外に、多結晶又はアモルファ
スシリコン層をチャネル領域とし、このチャネル領域の
上部及び/又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、あるいは、前記単結晶シリコン層又は多結晶シ
リコン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項118記載の電気光学装置用の駆動基板
の製造方法。 - 【請求項121】 前記表示部において、前記画素電極
をスイッチングするためのスイッチング素子を前記基板
上に設ける、請求項118記載の電気光学装置用の駆動
基板の製造方法。 - 【請求項122】 前記第1の薄膜トランジスタを、チ
ャネル領域の上部及び/又は下部にゲート部を有するト
ップゲート型、ボトムゲート型、又はデュアルゲート型
のうちのトップゲート型とし、 前記スイッチング素子として、チャネル領域の上部及び
/又は下部にゲート部を有するトップゲート型、ボトム
ゲート型、又はデュアルゲート型の第2の薄膜トランジ
スタを形成する、請求項121記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項123】 前記第2の薄膜トランジスタの上部
ゲート電極と前記第1の薄膜トランジスタのゲート電極
とが共通の材料で形成されてなる、請求項122記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項124】 前記単結晶シリコン層を析出させた
後、この単結晶シリコン層上にゲート絶縁膜とゲート電
極とからなる上部ゲート部を形成し、この上部ゲート部
をマスクとして前記単結晶シリコン層にN型あるいはP
型のキャリア不純物を導入し、前記チャネル領域、ソー
ス領域及びドレイン領域を形成する、請求項118記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項125】 前記第2の薄膜トランジスタをボト
ムゲート型又はデュアルゲート型とするときには、前記
チャネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第1の薄膜トランジスタと共通の工程を経て前記
第2の薄膜トランジスタを形成する、請求項122記載
の電気光学装置用の駆動基板の製造方法。 - 【請求項126】 前記下部ゲート部上に前記単結晶半
導体層を形成した後、この単結晶半導体層にN型あるい
はP型のキャリア不純物を導入してソース及びドレイン
領域を形成し、その後活性化処理を行う、請求項125
記載の電気光学装置用の駆動基板の製造方法。 - 【請求項127】 前記単結晶半導体層の形成後にレジ
ストをマスクとして前記第2の薄膜トランジスタの各ソ
ース及びドレイン領域を前記不純物のイオン注入で形成
し、このイオン注入後に前記活性化を行い、ゲート絶縁
膜の形成後に、前記第2の薄膜トランジスタの上部ゲー
ト電極を形成する、請求項126記載の電気光学装置用
の駆動基板の製造方法。 - 【請求項128】 前記第2の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
にレジストをマスクとして前記第2の薄膜トランジスタ
の各ソース及びドレイン領域を不純物のイオン注入で形
成し、このイオン注入後に活性化処理を行い、その後前
記第2の薄膜トランジスタのゲート絶縁膜とゲート電極
とからなるゲート部を形成する、請求項122記載の電
気光学装置用の駆動基板の製造方法。 - 【請求項129】 前記第2の薄膜トランジスタがトッ
プゲート型である場合に、前記単結晶半導体層の形成後
に前記第2の薄膜トランジスタのゲート絶縁膜と耐熱性
材料からなるゲート電極を形成してゲート部を形成し、
このゲート部をマスクとして前記第1及び第2の薄膜ト
ランジスタの各ソース及びドレイン領域を不純物元素の
イオン注入で形成し、このイオン注入後に活性化処理を
行う、請求項122記載の電気光学装置用の駆動基板の
製造方法。 - 【請求項130】 前記周辺駆動回路部及び前記表示部
の薄膜トランジスタとして、nチャネル型、pチャネル
型、又は相補型の絶縁ゲート電界効果トランジスタを構
成する、請求項122記載の電気光学装置用の駆動基板
の製造方法。 - 【請求項131】 前記周辺駆動回路部の前記薄膜トラ
ンジスタを相補型とnチャネル型との組、相補型とpチ
ャネル型との組、又は相補型とnチャネル型とpチャネ
ル型との組で形成する、請求項130記載の電気光学装
置用の駆動基板の製造方法。 - 【請求項132】 前記周辺駆動回路部及び/又は前記
表示部の薄膜トランジスタの少なくとも一部をLDD構
造とし、このLDD構造をゲートとソースあるいはドレ
インとの間にLDD部を有するシングルタイプ、又はゲ
ートとソース及びドレインとの間にそれぞれLDD部を
有するダブルタイプとする、請求項125記載の電気光
学装置用の駆動基板の製造方法。 - 【請求項133】 前記LDD構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行う、請求項132記載の電気光学装置用の駆動基
板の製造方法。 - 【請求項134】 前記基板の一方の面上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記単結
晶、多結晶、又はアモルファスシリコン層をチャネル領
域、ソース領域及びドレイン領域とし、その上部及び/
又は下部にゲート部を有する前記第2の薄膜トランジス
タを形成する、請求項130記載の電気光学装置用の駆
動基板の製造方法。 - 【請求項135】 前記周辺駆動回路部の薄膜トランジ
スタをnチャネル型、pチャネル型、又は相補型の前記
第1の薄膜トランジスタとし、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層をチャネル領域とするとき
にはnチャネル型、pチャネル型、又は相補型とし、多
結晶シリコン層をチャネル領域とするときにはnチャネ
ル型、pチャネル型、又は相補型とし、アモルファスシ
リコン層をチャネル領域とするときにはnチャネル型、
pチャネル型、又は相補型とする、請求項134記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項136】 前記段差を、底面において底面に対
し側面が直角状もしくは下端側へ傾斜状となるような凹
部として形成する、請求項114記載の電気光学装置用
の駆動基板の製造方法。 - 【請求項137】 前記第1の薄膜トランジスタを、前
記基板上に形成された前記段差による基板凹部内及び/
又は外に設ける、請求項118記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項138】 前記段差を、前記能動素子である薄
膜トランジスタのチャネル領域、ソース領域、及びドレ
イン領域で形成される素子領域の少なくとも一辺に沿っ
て形成する、請求項118記載の電気光学装置用の駆動
基板の製造方法。 - 【請求項139】 前記段差を形成した基板上に単結
晶、多結晶、又はアモルファスシリコン層を形成し、前
記単結晶、多結晶、又はアモルファスシリコン層をチャ
ネル領域、ソース領域、及びドレイン領域とし、前記チ
ャネル領域の上部及び/又は下部にゲート部を有する前
記第2の薄膜トランジスタを形成する、請求項122記
載の電気光学装置用の駆動基板の製造方法。 - 【請求項140】 前記第1及び/又は第2の薄膜トラ
ンジスタのソース又はドレイン電極を前記段差を含む領
域上に形成する、請求項139記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項141】 前記第2の薄膜トランジスタを、前
記基板上に形成された前記段差による基板凹部内及び/
又は外に設ける、請求項139記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項142】 前記段差を、前記第2の薄膜トラン
ジスタの前記チャネル領域、前記ソース領域、及び前記
ドレイン領域で形成される素子領域の少なくとも一辺に
沿って形成する、請求項139記載の電気光学装置用の
駆動基板の製造方法。 - 【請求項143】 前記単結晶、多結晶、又はアモルフ
ァスシリコン層下のゲート電極をその側端部にて台形状
にする、請求項139記載の電気光学装置用の駆動基板
の製造方法。 - 【請求項144】 前記基板と前記単結晶、多結晶、又
はアモルファスシリコン層との間に拡散バリア層を設け
る、請求項139記載の電気光学装置用の駆動基板の製
造方法。 - 【請求項145】 前記基板をガラス基板又は耐熱性有
機基板とする、請求項114記載の電気光学装置用の駆
動基板の製造方法。 - 【請求項146】 前記基板を光学的に不透明又は透明
とする、請求項114記載の電気光学装置用の駆動基板
の製造方法。 - 【請求項147】 前記画素電極を反射型又は透過型の
表示部用として設ける、請求項114記載の電気光学装
置用の駆動基板の製造方法。 - 【請求項148】 前記表示部に前記画素電極とカラー
フィルタ層との積層構造を設ける、請求項114記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項149】 前記画素電極が反射電極であるとき
には、樹脂膜に凹凸を形成し、この上に画素電極を設
け、また前記画素電極が透明電極であるときには、透明
平坦化膜によって表面を平坦化し、この平坦化面上に前
記画素電極を設ける、請求項114記載の電気光学装置
用の駆動基板の製造方法。 - 【請求項150】 前記表示部が前記スイッチング素子
による駆動で発光又は調光を行うように構成する、請求
項121記載の電気光学装置用の駆動基板の製造方法。 - 【請求項151】 前記表示部に複数の前記画素電極を
マトリクス状に配列し、これらの画素電極のそれぞれに
前記スイッチング素子を接続する、請求項121記載の
電気光学装置用の駆動基板の製造方法。 - 【請求項152】 液晶表示装置、エレクトロルミネセ
ンス表示装置、電界放出型表示装置、発光ポリマー表示
装置、発光ダイオード表示装置などとして構成する、請
求項114記載の電気光学装置用の駆動基板の製造方
法。 - 【請求項153】 前記単結晶半導体層に所定の処理を
施し、前記周辺駆動回路部及び/又は表示部の動作を制
御する制御部を構成するための素子を形成する工程を有
する、請求項113記載の電気光学装置用の駆動基板の
製造方法。 - 【請求項154】 前記制御部を構成するための素子
が、CMOSTFT、nMOSTFT、pMOSTFT
等の能動素子や、抵抗、コンデンサ、インダクタンス等
の受動素子からなる、請求項153記載の電気光学装置
用の駆動基板の製造方法。
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JP33886998A JP2000164880A (ja) | 1998-11-30 | 1998-11-30 | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003007564A (ja) * | 2001-06-21 | 2003-01-10 | Seiko Epson Corp | コンデンサシート、コンデンサ付き電気光学装置、フレキシブル基板、複合ビルドアップ基板および電子機器 |
-
1998
- 1998-11-30 JP JP33886998A patent/JP2000164880A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003007564A (ja) * | 2001-06-21 | 2003-01-10 | Seiko Epson Corp | コンデンサシート、コンデンサ付き電気光学装置、フレキシブル基板、複合ビルドアップ基板および電子機器 |
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