JP2000162577A - 平面表示装置、アレイ基板、および平面表示装置の駆動方法 - Google Patents
平面表示装置、アレイ基板、および平面表示装置の駆動方法Info
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- JP2000162577A JP2000162577A JP11271349A JP27134999A JP2000162577A JP 2000162577 A JP2000162577 A JP 2000162577A JP 11271349 A JP11271349 A JP 11271349A JP 27134999 A JP27134999 A JP 27134999A JP 2000162577 A JP2000162577 A JP 2000162577A
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Abstract
(57)【要約】
【課題】 部分的にコントラストが低下するなどの表示
品質の劣化が起きることがない平面表示装置を提供す
る。 【解決手段】 部分的にコントラストが低下するなどの
表示品質の劣化が起きない液晶表示装置を提供する。本
発明の液晶表示装置の信号線駆動回路は、シフトレジス
タと、シフト制御回路と、ORゲートと、バッファと、ア
ナログスイッチとを備え、シフトレジスタは、第１のレ
ジスタ群と第２のレジスタ群とを有する。第１のレジス
タ群は、スタートパルスを順にシフトさせる。第２のレ
ジスタ群は、第１のレジスタ群の最終段のレジスタ出力
を順にシフトさせる。第２のレジスタ群の最終段のレジ
スタからシフトパルスが出力されると、すべてのアナロ
グスイッチがオンし、このタイミングに同期して、すべ
てのビデオバスラインを中間電位に設定する。これによ
り、ブランキング期間中に信号線すべてを中間電位にプ
リチャージすることができる。
品質の劣化が起きることがない平面表示装置を提供す
る。 【解決手段】 部分的にコントラストが低下するなどの
表示品質の劣化が起きない液晶表示装置を提供する。本
発明の液晶表示装置の信号線駆動回路は、シフトレジス
タと、シフト制御回路と、ORゲートと、バッファと、ア
ナログスイッチとを備え、シフトレジスタは、第１のレ
ジスタ群と第２のレジスタ群とを有する。第１のレジス
タ群は、スタートパルスを順にシフトさせる。第２のレ
ジスタ群は、第１のレジスタ群の最終段のレジスタ出力
を順にシフトさせる。第２のレジスタ群の最終段のレジ
スタからシフトパルスが出力されると、すべてのアナロ
グスイッチがオンし、このタイミングに同期して、すべ
てのビデオバスラインを中間電位に設定する。これによ
り、ブランキング期間中に信号線すべてを中間電位にプ
リチャージすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、信号線と走査線が
列設された液晶表示装置等の平面表示装置の信号線の駆
動方法に関する。
列設された液晶表示装置等の平面表示装置の信号線の駆
動方法に関する。
【０００２】
【従来の技術】薄膜トランジスタを用いたアクティブマ
トリクス型の液晶表示装置に代表される平面表示装置
は、高速応答性や高精細化に優れるため、コンピュータ
等の表示装置に幅広く利用されている。ノート型コンピ
ュータ等の携帯機器の普及に伴い、液晶表示部と駆動回
路部とを同一基板に同一工程にて形成した駆動回路一体
型の液晶表示装置に大きな関心が寄せられている。
トリクス型の液晶表示装置に代表される平面表示装置
は、高速応答性や高精細化に優れるため、コンピュータ
等の表示装置に幅広く利用されている。ノート型コンピ
ュータ等の携帯機器の普及に伴い、液晶表示部と駆動回
路部とを同一基板に同一工程にて形成した駆動回路一体
型の液晶表示装置に大きな関心が寄せられている。
【０００３】図５はこの種の駆動回路一体型の液晶表示
装置の信号線駆動回路の概略構成を示すブロック図であ
る。図５の信号線駆動回路は、外部から入力されたスタ
ートパルスＸＳＴを順にシフトするシフトレジスタ５１
と、シフトレジスタ５１の各出力端子に接続されたバッ
ファ４１〜４ｎと、各バッファ４１〜４ｎの出力信号に
よりオン・オフ制御されるアナログスイッチ５とを有す
る。
装置の信号線駆動回路の概略構成を示すブロック図であ
る。図５の信号線駆動回路は、外部から入力されたスタ
ートパルスＸＳＴを順にシフトするシフトレジスタ５１
と、シフトレジスタ５１の各出力端子に接続されたバッ
ファ４１〜４ｎと、各バッファ４１〜４ｎの出力信号に
よりオン・オフ制御されるアナログスイッチ５とを有す
る。
【０００４】図５の信号線駆動回路は、複数の信号線を
一ブロックとして同時に駆動する、いわゆるブロック順
次駆動を行う。このようなブロック順次駆動を行うこと
により、シフトレジスタ５１のシフトクロックXCK,/XCK
の周波数を低くすることができ、その分、信号線Ｓ１，
Ｓ２，…，Ｓｎの数を増やせるため、高精細表示が可能
になる。
一ブロックとして同時に駆動する、いわゆるブロック順
次駆動を行う。このようなブロック順次駆動を行うこと
により、シフトレジスタ５１のシフトクロックXCK,/XCK
の周波数を低くすることができ、その分、信号線Ｓ１，
Ｓ２，…，Ｓｎの数を増やせるため、高精細表示が可能
になる。
【０００５】図６は図５の信号線駆動回路の入出力信号
のタイミング図であり、Ｖライン反転駆動を行う例を示
している。
のタイミング図であり、Ｖライン反転駆動を行う例を示
している。
【０００６】以下、図６を用いて図５の回路の動作を説
明する。シフトレジスタ５１には、互いに論理が反転す
るクロックXCK,/XCKが入力される。図６の時刻Ｔ11のと
きに、スタートパルスＸＳＴが入力されると、その後、
シフトレジスタ５１はシフト動作を開始し、シフトレジ
スタ５１の各出力端子は順にシフトパルスを出力する。
明する。シフトレジスタ５１には、互いに論理が反転す
るクロックXCK,/XCKが入力される。図６の時刻Ｔ11のと
きに、スタートパルスＸＳＴが入力されると、その後、
シフトレジスタ５１はシフト動作を開始し、シフトレジ
スタ５１の各出力端子は順にシフトパルスを出力する。
【０００７】例えば、図６の時刻Ｔ12のときにシフトレ
ジスタ５１の出力端子からシフトパルスが出力される
と、この出力端子に接続されたアナログスイッチ５がオ
ンし、このアナログスイッチ５に接続されたビデオバス
ラインの電圧が対応する信号線に供給され充電される。
その後、図６の時刻Ｔ13のときにアナログスイッチ５が
オフすると、オフする直前にアナログスイッチ５を通過
して充電された電圧が信号線に保持される。
ジスタ５１の出力端子からシフトパルスが出力される
と、この出力端子に接続されたアナログスイッチ５がオ
ンし、このアナログスイッチ５に接続されたビデオバス
ラインの電圧が対応する信号線に供給され充電される。
その後、図６の時刻Ｔ13のときにアナログスイッチ５が
オフすると、オフする直前にアナログスイッチ５を通過
して充電された電圧が信号線に保持される。
【０００８】ところで、信号線の駆動方法として、液晶
の劣化を防止するために１画面ごとに基準電位に対する
電圧の極性が切り換わるフレーム反転駆動の他に、この
フレーム反転駆動に組み合わされ、更にフリッカの発生
を低減させる駆動方法として、隣接する信号線毎に基準
電位に対する電圧の極性が異なるＶライン反転駆動、１
あるいは複数水平ラインごとに基準電位に対する電圧の
極性が切り換わるＨライン反転駆動、あるいは画素単位
で基準電位に対する電圧の極性が切り換わるHV反転駆動
などがある。
の劣化を防止するために１画面ごとに基準電位に対する
電圧の極性が切り換わるフレーム反転駆動の他に、この
フレーム反転駆動に組み合わされ、更にフリッカの発生
を低減させる駆動方法として、隣接する信号線毎に基準
電位に対する電圧の極性が異なるＶライン反転駆動、１
あるいは複数水平ラインごとに基準電位に対する電圧の
極性が切り換わるＨライン反転駆動、あるいは画素単位
で基準電位に対する電圧の極性が切り換わるHV反転駆動
などがある。
【０００９】図７はＨライン反転駆動を行う場合の信号
線駆動回路内の各部のタイミング図であり、図７の上か
ら順に、アナログスイッチ５の制御端子に入力される制
御信号、ビデオバスラインＬ１〜Ｌｍ上の電圧、および
信号線電圧を表している。図７では、正極性側の電圧レ
ベルを白色が5.5Ｖ、黒色が9.5Ｖとし、負極性側の電圧
レベルを白色が4.5Ｖ、黒色が0.5Ｖとしている。
線駆動回路内の各部のタイミング図であり、図７の上か
ら順に、アナログスイッチ５の制御端子に入力される制
御信号、ビデオバスラインＬ１〜Ｌｍ上の電圧、および
信号線電圧を表している。図７では、正極性側の電圧レ
ベルを白色が5.5Ｖ、黒色が9.5Ｖとし、負極性側の電圧
レベルを白色が4.5Ｖ、黒色が0.5Ｖとしている。
【００１０】図７では、時刻Ｔ11で信号線に黒色レベル
の電圧が保持される例を示しており、この電圧は、次の
水平ライン期間まで保持される。時刻Ｔ12〜Ｔ13は水平
ブランキング期間であり、時刻Ｔ13以降は、次の水平ラ
インの表示が行われる。
の電圧が保持される例を示しており、この電圧は、次の
水平ライン期間まで保持される。時刻Ｔ12〜Ｔ13は水平
ブランキング期間であり、時刻Ｔ13以降は、次の水平ラ
インの表示が行われる。
【００１１】Ｈライン反転駆動あるいはHV反転駆動の場
合、例えば１水平ラインごとに信号線電圧の極性が基準
電圧に対して切り替わるため、図７の時刻Ｔ13以降は、
基準電圧に対して負極性の画素電圧がビデオバスライン
に供給される。図７は、隣り合う２本の水平ラインをい
ずれも黒色レベルにする例を示している。
合、例えば１水平ラインごとに信号線電圧の極性が基準
電圧に対して切り替わるため、図７の時刻Ｔ13以降は、
基準電圧に対して負極性の画素電圧がビデオバスライン
に供給される。図７は、隣り合う２本の水平ラインをい
ずれも黒色レベルにする例を示している。
【００１２】このように、Ｈライン反転駆動あるいはHV
反転駆動を行う場合は、一フレーム期間内の所定のタイ
ミングで信号線電圧の極性を基準電圧に対して反転させ
る必要から、その際にビデオバスラインを介して信号線
に供給する電圧レベルを大きく変化させなければならな
い。例えば、隣り合う２本の水平ラインをいずれも黒色
レベルにするには、両者の信号線の電位差は、9.5Ｖ−
0.5Ｖ＝９Ｖになる。
反転駆動を行う場合は、一フレーム期間内の所定のタイ
ミングで信号線電圧の極性を基準電圧に対して反転させ
る必要から、その際にビデオバスラインを介して信号線
に供給する電圧レベルを大きく変化させなければならな
い。例えば、隣り合う２本の水平ラインをいずれも黒色
レベルにするには、両者の信号線の電位差は、9.5Ｖ−
0.5Ｖ＝９Ｖになる。
【００１３】ところが、図５のようなブロック順次駆動
を行う場合は、アナログスイッチ５がオンの期間は数百
nsecにすぎないため、アナログスイッチ５のオン期間内
にビデオバスラインの電圧、更には信号線の電圧を急激
に変化させるのは困難である。
を行う場合は、アナログスイッチ５がオンの期間は数百
nsecにすぎないため、アナログスイッチ５のオン期間内
にビデオバスラインの電圧、更には信号線の電圧を急激
に変化させるのは困難である。
【００１４】一方、隣り合う２本の水平ラインをいずれ
も白色レベルにするには、両者の電位差は、5.5Ｖ−4.5
Ｖ＝1.0Ｖになり、黒色レベルの場合の電位差９Ｖより
も十分に小さいため、この場合は、ビデオバスライン、
そして信号線を所望の電圧に設定することは比較的容易
である。
も白色レベルにするには、両者の電位差は、5.5Ｖ−4.5
Ｖ＝1.0Ｖになり、黒色レベルの場合の電位差９Ｖより
も十分に小さいため、この場合は、ビデオバスライン、
そして信号線を所望の電圧に設定することは比較的容易
である。
【００１５】このように、従来の液晶表示装置でＨライ
ン反転駆動やHV反転駆動を行う場合は、所定の水平ライ
ンごとに信号線の電圧の極性を切り換えなければならな
いため、例えば黒に近い色ほど信号線電圧の変化幅が大
きいことから、信号線への書き込み不良が起こりやすく
なり、コントラストの低下などの表示不良が起こってし
まう。
ン反転駆動やHV反転駆動を行う場合は、所定の水平ライ
ンごとに信号線の電圧の極性を切り換えなければならな
いため、例えば黒に近い色ほど信号線電圧の変化幅が大
きいことから、信号線への書き込み不良が起こりやすく
なり、コントラストの低下などの表示不良が起こってし
まう。
【００１６】一方、Ｖライン反転駆動を行う場合は、一
水平ラインごとには極性は反転しないため、上述した極
性反転による信号線電圧の書き込み不足に起因するコン
トラスト低下は起きない。しかしながら、垂直ブランキ
ング期間が終了した直後に書き込みを行う水平ラインに
ついては、Ｈライン反転駆動を行う場合と同様に、その
直前の水平ラインの信号線電圧とは極性が異なるため、
例えば黒に近い色ほど、信号線への書き込み不良が起き
やすくなり、他の水平走査線よりもコントラストが低下
して、薄輝線が画面上に現れるなど、表示品質が劣化し
てしまう。
水平ラインごとには極性は反転しないため、上述した極
性反転による信号線電圧の書き込み不足に起因するコン
トラスト低下は起きない。しかしながら、垂直ブランキ
ング期間が終了した直後に書き込みを行う水平ラインに
ついては、Ｈライン反転駆動を行う場合と同様に、その
直前の水平ラインの信号線電圧とは極性が異なるため、
例えば黒に近い色ほど、信号線への書き込み不良が起き
やすくなり、他の水平走査線よりもコントラストが低下
して、薄輝線が画面上に現れるなど、表示品質が劣化し
てしまう。
【００１７】このような信号線電圧の誤差に起因する表
示品質の劣化を防止する手法として、特開平6-202076号
公報には、ブランキング期間中に信号線容量をプリチャ
ージし、信号線の電圧変化による画素への影響を抑える
技術が開示されている。
示品質の劣化を防止する手法として、特開平6-202076号
公報には、ブランキング期間中に信号線容量をプリチャ
ージし、信号線の電圧変化による画素への影響を抑える
技術が開示されている。
【００１８】図８は上述した公報に開示されている液晶
表示装置の回路図である。図８の装置は、第１のレジス
タ群６０ａと第２のレジスタ群６０ｂからなる信号線駆
動回路６０を有し、ブランキング期間になると、各信号
線Ｓに接続されているすべてのＴＦＴ６１をオンさせる
とともに、第２のレジスタ群６０ｂから出力されたシフ
トパルスでＴＦＴ６２をオンさせ、リセット信号線６３
を介して各信号線Ｓをプリチャージするものである。
表示装置の回路図である。図８の装置は、第１のレジス
タ群６０ａと第２のレジスタ群６０ｂからなる信号線駆
動回路６０を有し、ブランキング期間になると、各信号
線Ｓに接続されているすべてのＴＦＴ６１をオンさせる
とともに、第２のレジスタ群６０ｂから出力されたシフ
トパルスでＴＦＴ６２をオンさせ、リセット信号線６３
を介して各信号線Ｓをプリチャージするものである。
【００１９】
【発明が解決しようとする課題】しかしながら、図８の
公報に開示された液晶表示装置は、信号線Ｓのプリチャ
ージを目的としており、ビデオバスのプリチャージを行
うものではない。したがって、ビデオバスの負荷が重い
場合には、ブランキング期間の終了後にビデオバスが所
望の電圧になるまでに時間がかかることから、ブランキ
ング期間の終了直後に表示される画素とそれ以外の画素
との間で輝度むらが生じるおそれがある。また、図８の
装置の場合、信号線をプリチャージするためのリセット
信号線が必須であり、アレイ基板内の配線数が増えると
いう問題もある。
公報に開示された液晶表示装置は、信号線Ｓのプリチャ
ージを目的としており、ビデオバスのプリチャージを行
うものではない。したがって、ビデオバスの負荷が重い
場合には、ブランキング期間の終了後にビデオバスが所
望の電圧になるまでに時間がかかることから、ブランキ
ング期間の終了直後に表示される画素とそれ以外の画素
との間で輝度むらが生じるおそれがある。また、図８の
装置の場合、信号線をプリチャージするためのリセット
信号線が必須であり、アレイ基板内の配線数が増えると
いう問題もある。
【００２０】本発明は、このような問題点に鑑みてなさ
れたものであり、その目的は、部分的にコントラストが
低下するなどの表示品質の劣化が起きることがない平面
表示装置、アレイ基板、および平面表示装置の駆動方法
を提供することにある。
れたものであり、その目的は、部分的にコントラストが
低下するなどの表示品質の劣化が起きることがない平面
表示装置、アレイ基板、および平面表示装置の駆動方法
を提供することにある。
【００２１】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、縦横に列設された複数の信
号線および走査線の各交点にスイッチング素子を介して
接続された画素電極と、映像制御回路からのアナログ映
像信号を前記信号線のそれぞれに供給する信号線駆動回
路と、前記走査線のそれぞれに走査パルスを供給する走
査線駆動回路と、が絶縁基板上に形成されたアレイ基板
と、前記アレイ基板上に光変調層を介して対向配置され
る対向基板と、を備えた平面表示装置において、前記信
号線駆動回路は、複数のフリップフロップがカスケード
接続されたシフトレジスタと、前記映像制御回路からの
前記アナログ映像信号を転送するバス配線と、前記信号
線のそれぞれと前記バス配線との間に接続され前記フリ
ップフロップの各出力に基づいて前記バス配線上の前記
アナログ映像信号を前記信号線のそれぞれに供給するア
ナログスイッチと、を有し、前記映像制御回路は、前記
水平および垂直ブランキング期間の少なくとも一方の期
間内の所定期間をプリチャージ期間として、前記バス配
線上の電圧を対応するビデオバス配線における前記アナ
ログ映像信号の最大最小電圧の略中心電圧に設定するも
のである。
ために、請求項１の発明は、縦横に列設された複数の信
号線および走査線の各交点にスイッチング素子を介して
接続された画素電極と、映像制御回路からのアナログ映
像信号を前記信号線のそれぞれに供給する信号線駆動回
路と、前記走査線のそれぞれに走査パルスを供給する走
査線駆動回路と、が絶縁基板上に形成されたアレイ基板
と、前記アレイ基板上に光変調層を介して対向配置され
る対向基板と、を備えた平面表示装置において、前記信
号線駆動回路は、複数のフリップフロップがカスケード
接続されたシフトレジスタと、前記映像制御回路からの
前記アナログ映像信号を転送するバス配線と、前記信号
線のそれぞれと前記バス配線との間に接続され前記フリ
ップフロップの各出力に基づいて前記バス配線上の前記
アナログ映像信号を前記信号線のそれぞれに供給するア
ナログスイッチと、を有し、前記映像制御回路は、前記
水平および垂直ブランキング期間の少なくとも一方の期
間内の所定期間をプリチャージ期間として、前記バス配
線上の電圧を対応するビデオバス配線における前記アナ
ログ映像信号の最大最小電圧の略中心電圧に設定するも
のである。
【００２２】請求項１５の発明は、縦横に列設された複
数の信号線および走査線の各交点にスイッチング素子を
介して接続された画素電極と、映像制御回路からのアナ
ログ映像信号を前記信号線のそれぞれに供給する信号線
駆動回路と、前記走査線のそれぞれに走査パルスを供給
する走査線駆動回路と、が絶縁基板上に形成されたアレ
イ基板と、前記アレイ基板上に光変調層を介して対向配
置される対向基板と、を備えた平面表示装置の駆動方法
において、前記映像制御回路からの前記アナログ映像信
号を転送するバス配線は、アナログスイッチを介して前
記信号線のそれぞれに接続され、前記映像制御回路は、
前記水平および垂直ブランキング期間の少なくとも一方
の期間内の所定期間をプリチャージ期間として、前記バ
ス配線上の電圧を対応すバス配線における前記アナログ
映像信号の最大最小電圧の略中心電圧に設定する。
数の信号線および走査線の各交点にスイッチング素子を
介して接続された画素電極と、映像制御回路からのアナ
ログ映像信号を前記信号線のそれぞれに供給する信号線
駆動回路と、前記走査線のそれぞれに走査パルスを供給
する走査線駆動回路と、が絶縁基板上に形成されたアレ
イ基板と、前記アレイ基板上に光変調層を介して対向配
置される対向基板と、を備えた平面表示装置の駆動方法
において、前記映像制御回路からの前記アナログ映像信
号を転送するバス配線は、アナログスイッチを介して前
記信号線のそれぞれに接続され、前記映像制御回路は、
前記水平および垂直ブランキング期間の少なくとも一方
の期間内の所定期間をプリチャージ期間として、前記バ
ス配線上の電圧を対応すバス配線における前記アナログ
映像信号の最大最小電圧の略中心電圧に設定する。
【００２３】請求項１６の発明は、縦横に列設された複
数の信号線および走査線の各交点にスイッチング素子を
介して接続された画素電極と、映像制御回路からのアナ
ログ映像信号を前記信号線のそれぞれに供給する信号線
駆動回路と、前記走査線のそれぞれに走査パルスを供給
する走査線駆動回路と、が絶縁基板上に形成されたアレ
イ基板と、前記アレイ基板上に光変調層を介して対向配
置される対向基板と、を備えた平面表示装置において、
前記信号線駆動回路は、複数のフリップフロップがカス
ケード接続されたシフトレジスタと、前記映像制御回路
からの前記アナログ映像信号を転送するバス配線と、前
記信号線のそれぞれと前記バス配線との間に接続され前
記フリップフロップの各出力に基づいて前記バス配線上
の前記アナログ映像信号を前記信号線のそれぞれに供給
するアナログスイッチと、を有し、前記映像制御回路
は、前記水平および垂直ブランキング期間の少なくとも
一方の期間内の所定期間をプリチャージ期間として、前
記バス配線上の電圧を前記アナログ映像信号の最大最小
電圧の略中心電圧に設定すると共に、前記信号線駆動回
路は前記プリチャージ期間に対応して前記アナログスイ
ッチを制御して前記ビデオバス配線と前記信号線とを導
通させる。
数の信号線および走査線の各交点にスイッチング素子を
介して接続された画素電極と、映像制御回路からのアナ
ログ映像信号を前記信号線のそれぞれに供給する信号線
駆動回路と、前記走査線のそれぞれに走査パルスを供給
する走査線駆動回路と、が絶縁基板上に形成されたアレ
イ基板と、前記アレイ基板上に光変調層を介して対向配
置される対向基板と、を備えた平面表示装置において、
前記信号線駆動回路は、複数のフリップフロップがカス
ケード接続されたシフトレジスタと、前記映像制御回路
からの前記アナログ映像信号を転送するバス配線と、前
記信号線のそれぞれと前記バス配線との間に接続され前
記フリップフロップの各出力に基づいて前記バス配線上
の前記アナログ映像信号を前記信号線のそれぞれに供給
するアナログスイッチと、を有し、前記映像制御回路
は、前記水平および垂直ブランキング期間の少なくとも
一方の期間内の所定期間をプリチャージ期間として、前
記バス配線上の電圧を前記アナログ映像信号の最大最小
電圧の略中心電圧に設定すると共に、前記信号線駆動回
路は前記プリチャージ期間に対応して前記アナログスイ
ッチを制御して前記ビデオバス配線と前記信号線とを導
通させる。
【００２４】
【発明の実施の形態】以下、本発明に係る液晶表示装置
について、図面を参照しながら具体的に説明する。
について、図面を参照しながら具体的に説明する。
【００２５】本発明に係る液晶表示装置は、アレイ基板
と対向基板とを間に液晶層を挟んで封止した構造になっ
ている。アレイ基板は、例えばガラス基板上に信号線お
よび走査線が列設され表示領域を形成する画素アレイ部
と、各信号線を駆動する信号線駆動回路と、各走査線を
駆動する走査線駆動回路等の駆動回路部とが一体的に設
けられて構成されている。
と対向基板とを間に液晶層を挟んで封止した構造になっ
ている。アレイ基板は、例えばガラス基板上に信号線お
よび走査線が列設され表示領域を形成する画素アレイ部
と、各信号線を駆動する信号線駆動回路と、各走査線を
駆動する走査線駆動回路等の駆動回路部とが一体的に設
けられて構成されている。
【００２６】（第１の実施形態）図１は本発明の第１の
実施形態に係る液晶表示装置の信号線駆動回路の概略構
成を示すブロック図である。図１の信号線駆動回路は、
複数の信号線を一組として同時に駆動する、いわゆるブ
ロック順次駆動を行うもので、更に信号線の駆動方法と
して、水平ラインごとに基準電位に対する電圧の極性が
切り換わるＨライン反転駆動が採用されるものである。
実施形態に係る液晶表示装置の信号線駆動回路の概略構
成を示すブロック図である。図１の信号線駆動回路は、
複数の信号線を一組として同時に駆動する、いわゆるブ
ロック順次駆動を行うもので、更に信号線の駆動方法と
して、水平ラインごとに基準電位に対する電圧の極性が
切り換わるＨライン反転駆動が採用されるものである。
【００２７】図１の信号線駆動回路は、液晶表示部内に
列設される信号線Ｓ１〜Ｓｎを駆動するためのシフトパ
ルスを出力するシフトレジスタ１と、シフトレジスタ１
を制御するシフト制御回路２と、シフトレジスタ１の各
出力端子に接続された複数のORゲート３１〜３ｎと、各
ORゲート３１〜３ｎの出力端子に接続された複数のバッ
ファ４１〜４ｎと、ビデオバスラインＬ１〜Ｌｍ上のア
ナログ画素電圧を信号線Ｓ１〜Ｓｎに供給するか否かを
切り換える複数のアナログスイッチ５とを備える。
列設される信号線Ｓ１〜Ｓｎを駆動するためのシフトパ
ルスを出力するシフトレジスタ１と、シフトレジスタ１
を制御するシフト制御回路２と、シフトレジスタ１の各
出力端子に接続された複数のORゲート３１〜３ｎと、各
ORゲート３１〜３ｎの出力端子に接続された複数のバッ
ファ４１〜４ｎと、ビデオバスラインＬ１〜Ｌｍ上のア
ナログ画素電圧を信号線Ｓ１〜Ｓｎに供給するか否かを
切り換える複数のアナログスイッチ５とを備える。
【００２８】複数のアナログスイッチ５で一つのブロッ
クが構成され、各ブロック内のアナログスイッチ５は、
各ブロックに対応するバッファ４１〜４ｎからの出力に
より同タイミングでオン・オフ制御される。また、各ブ
ロック内のアナログスイッチ５の各一端はそれぞれ別個
のビデオバスラインＬ１〜Ｌｍに接続され、アナログス
イッチ５の各他端はそれぞれ別個の信号線Ｓ１〜Ｓｎに
接続されている。
クが構成され、各ブロック内のアナログスイッチ５は、
各ブロックに対応するバッファ４１〜４ｎからの出力に
より同タイミングでオン・オフ制御される。また、各ブ
ロック内のアナログスイッチ５の各一端はそれぞれ別個
のビデオバスラインＬ１〜Ｌｍに接続され、アナログス
イッチ５の各他端はそれぞれ別個の信号線Ｓ１〜Ｓｎに
接続されている。
【００２９】シフトレジスタ１は、信号線Ｓ１〜Ｓｎの
数に応じた数のレジスタSR１が縦続接続された第１のレ
ジスタ群１１と、第１のレジスタ群１１中の最終段のレ
ジスタSR１の出力端子に接続されたORゲート６と、ORゲ
ート６の後段に接続され所定数のレジスタSR２が縦続接
続された第２のレジスタ群１２とを有する。
数に応じた数のレジスタSR１が縦続接続された第１のレ
ジスタ群１１と、第１のレジスタ群１１中の最終段のレ
ジスタSR１の出力端子に接続されたORゲート６と、ORゲ
ート６の後段に接続され所定数のレジスタSR２が縦続接
続された第２のレジスタ群１２とを有する。
【００３０】シフト制御回路２は、Ｄフリップフロップ
（クロックトグル手段）７と、ANDゲート（第１の論理
演算手段）８，９と、インバータ１０とを有する。Ｄフ
リップフロップ７のクロック端子には、シフトレジスタ
１内の第２のレジスタ群１２の最終段のレジスタの出力
信号が入力される。
（クロックトグル手段）７と、ANDゲート（第１の論理
演算手段）８，９と、インバータ１０とを有する。Ｄフ
リップフロップ７のクロック端子には、シフトレジスタ
１内の第２のレジスタ群１２の最終段のレジスタの出力
信号が入力される。
【００３１】Ｄフリップフロップ７は、電源投入時にい
ったんリセット状態になり、Ｑ出力端子はローレベルに
なる。その後、第２のレジスタ群１２の最終段のレジス
タ出力がローレベルからハイレベルに変化した時点で、
Ｑ出力端子はハイレベルに変化する。Ｑ出力端子がロー
レベルのときには、ANDゲート９の出力はローレベル固
定になり、ANDゲート８はスタートパルスＸＳＴを出力
する。一方、Ｑ出力端子がハイレベルのときには、AND
ゲート９はスタートパルスＸＳＴを出力し、ANDゲート
８の出力はローレベル固定になる。
ったんリセット状態になり、Ｑ出力端子はローレベルに
なる。その後、第２のレジスタ群１２の最終段のレジス
タ出力がローレベルからハイレベルに変化した時点で、
Ｑ出力端子はハイレベルに変化する。Ｑ出力端子がロー
レベルのときには、ANDゲート９の出力はローレベル固
定になり、ANDゲート８はスタートパルスＸＳＴを出力
する。一方、Ｑ出力端子がハイレベルのときには、AND
ゲート９はスタートパルスＸＳＴを出力し、ANDゲート
８の出力はローレベル固定になる。
【００３２】第１のレジスタ群１１中の各レジスタSR１
は、外部から入力される水平クロック信号およびその反
転クロック信号であるシフトクロックXCK，/XCKに同期
して、シフト制御回路２のANDゲート８から出力された
スタートパルスＸＳＴを順にシフトさせる。以下では、
各レジスタSR１から出力されたパルスをシフトパルスと
呼ぶ。
は、外部から入力される水平クロック信号およびその反
転クロック信号であるシフトクロックXCK，/XCKに同期
して、シフト制御回路２のANDゲート８から出力された
スタートパルスＸＳＴを順にシフトさせる。以下では、
各レジスタSR１から出力されたパルスをシフトパルスと
呼ぶ。
【００３３】第１のレジスタ群１１中の最終段のレジス
タSR１からシフトパルスが出力されるか、あるいは、AN
Dゲート９からスタートパルスＸＳＴが出力されると、O
Rゲート６の出力はハイレベルになり、これにより、第
２のレジスタ群１２はシフト動作を開始する。
タSR１からシフトパルスが出力されるか、あるいは、AN
Dゲート９からスタートパルスＸＳＴが出力されると、O
Rゲート６の出力はハイレベルになり、これにより、第
２のレジスタ群１２はシフト動作を開始する。
【００３４】第１のレジスタ群１１中の各レジスタSR１
の出力端子に接続されるORゲート（第２の論理演算手
段）３１〜３ｎは、対応するレジスタSR１の出力信号と
シフト制御回路２内のANDゲート９の出力信号との論理
和信号を出力する。
の出力端子に接続されるORゲート（第２の論理演算手
段）３１〜３ｎは、対応するレジスタSR１の出力信号と
シフト制御回路２内のANDゲート９の出力信号との論理
和信号を出力する。
【００３５】ORゲート３１〜３ｎの出力は、バッファ４
１〜４ｎを介して、対応するアナログスイッチ５の制御
端子に入力される。１つのバッファの出力により、ブロ
ック内の複数個のアナログスイッチ５が同時にオン・オ
フ制御される。各アナログスイッチ５は、それぞれ別個
のビデオバスラインＬ１〜Ｌｍに接続され、これらビデ
オバスラインには、映像制御回路１３が接続されてい
る。映像制御回路１３は、アレイ基板内に設けてもよい
し、あるいは別基板に設けてもよく、この例では別基板
に設けられている。
１〜４ｎを介して、対応するアナログスイッチ５の制御
端子に入力される。１つのバッファの出力により、ブロ
ック内の複数個のアナログスイッチ５が同時にオン・オ
フ制御される。各アナログスイッチ５は、それぞれ別個
のビデオバスラインＬ１〜Ｌｍに接続され、これらビデ
オバスラインには、映像制御回路１３が接続されてい
る。映像制御回路１３は、アレイ基板内に設けてもよい
し、あるいは別基板に設けてもよく、この例では別基板
に設けられている。
【００３６】映像制御回路１３内には、不図示のD/Aコ
ンバータが接続されている。このD/Aコンバータは、不
図示のコンピュータ等から出力されたデジタル画素デー
タをアナログ画素電圧に変換して図１のビデオバスライ
ンＬ１〜Ｌｍに供給する。
ンバータが接続されている。このD/Aコンバータは、不
図示のコンピュータ等から出力されたデジタル画素デー
タをアナログ画素電圧に変換して図１のビデオバスライ
ンＬ１〜Ｌｍに供給する。
【００３７】図２は図１に示した液晶表示装置の各部の
信号波形を示すタイミング図であり、図２の上から順
に、シフトクロックXCK，/XCK、スタートパルスＸＳ
Ｔ、第１のレジスタ群１１中の各レジスタSR１の出力、
第２のレジスタ群１２中の最終段のレジスタSR２の出
力、Ｄフリップフロップ７のＱ出力、／Ｑ出力、ANDゲ
ート８の出力、ANDゲート９の出力、アナログスイッチ
５の制御端子に入力される制御信号、ビデオバスライン
Ｌ１〜Ｌｍ上の信号、および信号線電圧の各波形を示し
ている。
信号波形を示すタイミング図であり、図２の上から順
に、シフトクロックXCK，/XCK、スタートパルスＸＳ
Ｔ、第１のレジスタ群１１中の各レジスタSR１の出力、
第２のレジスタ群１２中の最終段のレジスタSR２の出
力、Ｄフリップフロップ７のＱ出力、／Ｑ出力、ANDゲ
ート８の出力、ANDゲート９の出力、アナログスイッチ
５の制御端子に入力される制御信号、ビデオバスライン
Ｌ１〜Ｌｍ上の信号、および信号線電圧の各波形を示し
ている。
【００３８】以下、図２のタイミング図を用いて図１の
液晶表示装置の動作を説明する。電源を投入すると、Ｄ
フリップフロップ７はいったんリセット状態になり、Ｄ
フリップフロップ７のＱ出力はローレベルに、インバー
タ１０の出力はハイレベルになる。その後、図２の時刻
Ｔ１でスタートパルスＸＳＴが入力されると、このスタ
ートパルスＸＳＴはANDゲート８を介して第１のレジス
タ群１１中の初段のレジスタSR１に入力される。一方、
この時点では、ANDゲート９の出力はローレベルであ
る。
液晶表示装置の動作を説明する。電源を投入すると、Ｄ
フリップフロップ７はいったんリセット状態になり、Ｄ
フリップフロップ７のＱ出力はローレベルに、インバー
タ１０の出力はハイレベルになる。その後、図２の時刻
Ｔ１でスタートパルスＸＳＴが入力されると、このスタ
ートパルスＸＳＴはANDゲート８を介して第１のレジス
タ群１１中の初段のレジスタSR１に入力される。一方、
この時点では、ANDゲート９の出力はローレベルであ
る。
【００３９】その後、第１のレジスタ群１１中の各レジ
スタは、スタートパルスＸＳＴをシフトさせたシフトパ
ルスをシフトクロックXCK,/XCKに同期して順に出力す
る。第１のレジスタ群１１から出力されたシフトパルス
は、ORゲート３１〜３ｎとバッファ４１〜４ｎを介し
て、対応するアナログスイッチ５の制御端子に入力され
る。制御端子にシフトパルスが入力されると、アナログ
スイッチ５はオン状態になり、ビデオバスラインＬ１〜
Ｌｍ上のアナログ画素電圧を対応する信号線に供給す
る。
スタは、スタートパルスＸＳＴをシフトさせたシフトパ
ルスをシフトクロックXCK,/XCKに同期して順に出力す
る。第１のレジスタ群１１から出力されたシフトパルス
は、ORゲート３１〜３ｎとバッファ４１〜４ｎを介し
て、対応するアナログスイッチ５の制御端子に入力され
る。制御端子にシフトパルスが入力されると、アナログ
スイッチ５はオン状態になり、ビデオバスラインＬ１〜
Ｌｍ上のアナログ画素電圧を対応する信号線に供給す
る。
【００４０】このような動作により、第１のレジスタ群
１１からシフトパルスが出力されるのとほぼ同時に、対
応するアナログスイッチ５がオンし、このアナログスイ
ッチ５に接続された信号線に、対応するビデオバスライ
ン上のアナログ画素電圧が供給される。
１１からシフトパルスが出力されるのとほぼ同時に、対
応するアナログスイッチ５がオンし、このアナログスイ
ッチ５に接続された信号線に、対応するビデオバスライ
ン上のアナログ画素電圧が供給される。
【００４１】図２は、時刻Ｔ２のときにオフするアナロ
グスイッチ５に接続された信号線の電圧波形を示してい
る。図示のように、この信号線には、アナログスイッチ
５がオフ直前の電圧が保持される。
グスイッチ５に接続された信号線の電圧波形を示してい
る。図示のように、この信号線には、アナログスイッチ
５がオフ直前の電圧が保持される。
【００４２】次に、図２の時刻Ｔ３になると、第１のレ
ジスタ群１１の最終段のレジスタSR１からシフトパルス
が出力され、このシフトパルスはORゲート６を介して第
２のレジスタ群１２中の初段のレジスタSR２に入力され
る。その後、第２のレジスタ群１２はシフト動作を開始
し、時刻Ｔ４になると、第２のレジスタ群１２の最終段
のレジスタSR２からシフトパルスが出力され、このシフ
トパルスはＤフリップフロップ７のクロック端子に入力
される。これにより、Ｄフリップフロップ７のＱ出力と
／Ｑ出力の論理が反転し、AND回路８の出力はローレベ
ル固定になり、AND回路９の出力はスタートパルスＸＳ
Ｔ（図２の時刻Ｔ５）が入力された時点でハイレベルに
なる。
ジスタ群１１の最終段のレジスタSR１からシフトパルス
が出力され、このシフトパルスはORゲート６を介して第
２のレジスタ群１２中の初段のレジスタSR２に入力され
る。その後、第２のレジスタ群１２はシフト動作を開始
し、時刻Ｔ４になると、第２のレジスタ群１２の最終段
のレジスタSR２からシフトパルスが出力され、このシフ
トパルスはＤフリップフロップ７のクロック端子に入力
される。これにより、Ｄフリップフロップ７のＱ出力と
／Ｑ出力の論理が反転し、AND回路８の出力はローレベ
ル固定になり、AND回路９の出力はスタートパルスＸＳ
Ｔ（図２の時刻Ｔ５）が入力された時点でハイレベルに
なる。
【００４３】AND回路９の出力がハイレベルになると、O
Rゲート３１〜３ｎの出力もすべてハイレベルになり、
すべてのアナログスイッチ５がオン状態になる。このタ
イミングに同期して、不図示のD/Aコンバータは、すべ
てのビデオバスラインＬ１〜Ｌｍをそれぞれの振幅の中
間電位に設定する。ここで、中間電位とは、それぞれの
ビデオバスラインの電圧振幅の中間付近の電圧をいう。
これにより、すべてのビデオバスラインＬ１〜Ｌｍ、そ
して更にすべての信号線Ｓ１〜Ｓｎは、ブランキング期
間中に中間電位にプリチャージされる。
Rゲート３１〜３ｎの出力もすべてハイレベルになり、
すべてのアナログスイッチ５がオン状態になる。このタ
イミングに同期して、不図示のD/Aコンバータは、すべ
てのビデオバスラインＬ１〜Ｌｍをそれぞれの振幅の中
間電位に設定する。ここで、中間電位とは、それぞれの
ビデオバスラインの電圧振幅の中間付近の電圧をいう。
これにより、すべてのビデオバスラインＬ１〜Ｌｍ、そ
して更にすべての信号線Ｓ１〜Ｓｎは、ブランキング期
間中に中間電位にプリチャージされる。
【００４４】ブランキング期間中にAND回路９の出力が
ハイレベルになるのは、スタート信号ＸＳＴが入力され
ている間だけである。その後、ブランキング期間が終了
すると、図２の時刻Ｔ６のときに再びスタートパルスＸ
ＳＴが入力されて、第１のレジスタ群１１はシフト動作
を再開する。
ハイレベルになるのは、スタート信号ＸＳＴが入力され
ている間だけである。その後、ブランキング期間が終了
すると、図２の時刻Ｔ６のときに再びスタートパルスＸ
ＳＴが入力されて、第１のレジスタ群１１はシフト動作
を再開する。
【００４５】このように、第１の実施形態は、ブランキ
ング期間中にすべてのビデオバスラインＬ１〜Ｌｍ、そ
して更にすべての信号線を中間電位にプリチャージする
ため、ブランキング期間が終了した直後のビデオバスラ
インＬ１〜Ｌｍおよび信号線の電圧変化幅が小さくな
り、ビデオバスラインＬ１〜Ｌｍおよび信号線を所望の
電圧に迅速に設定することができる。
ング期間中にすべてのビデオバスラインＬ１〜Ｌｍ、そ
して更にすべての信号線を中間電位にプリチャージする
ため、ブランキング期間が終了した直後のビデオバスラ
インＬ１〜Ｌｍおよび信号線の電圧変化幅が小さくな
り、ビデオバスラインＬ１〜Ｌｍおよび信号線を所望の
電圧に迅速に設定することができる。
【００４６】例えば、中間電位を５Ｖに設定すると、ビ
デオバスラインＬ１〜Ｌｍおよび信号線の最大電圧は9.
5Ｖであるため、ブランキング期間の終了後に最大でも
4.5Ｖだけ昇圧すればよく、ビデオバスラインＬ１〜Ｌ
ｍおよび信号線の昇圧が時間的に間に合わなくなるおそ
れがなくなり、コントラストのばらつきが抑制されて表
示品質を向上できる。
デオバスラインＬ１〜Ｌｍおよび信号線の最大電圧は9.
5Ｖであるため、ブランキング期間の終了後に最大でも
4.5Ｖだけ昇圧すればよく、ビデオバスラインＬ１〜Ｌ
ｍおよび信号線の昇圧が時間的に間に合わなくなるおそ
れがなくなり、コントラストのばらつきが抑制されて表
示品質を向上できる。
【００４７】また、第１の実施形態は、ブランキング期
間にスタートパルスＸＳＴを出力して、このスタートパ
ルスＸＳＴを用いて、すべてのビデオバスラインＬ１〜
Ｌｍおよび信号線を中間電位に設定するタイミングを定
めるため、タイミング設定用の回路構成を簡略化でき
る。
間にスタートパルスＸＳＴを出力して、このスタートパ
ルスＸＳＴを用いて、すべてのビデオバスラインＬ１〜
Ｌｍおよび信号線を中間電位に設定するタイミングを定
めるため、タイミング設定用の回路構成を簡略化でき
る。
【００４８】また、第１の実施形態は、ビデオバスライ
ンＬ１〜Ｌｍを介して信号線をプリチャージするため、
余分なプリチャージ用のバス配線を設ける必要もなく、
装置の小型化が達成できる。
ンＬ１〜Ｌｍを介して信号線をプリチャージするため、
余分なプリチャージ用のバス配線を設ける必要もなく、
装置の小型化が達成できる。
【００４９】ところで、上記の実施形態では、ビデオバ
スラインＬ１〜Ｌｍのそれぞれが５Ｖの中間電位に対し
て所定周期で正及び負極性側のアナログ画素電圧を伝送
するものとしたが、5.5〜9.5Vの正極性側のアナログ画
素電圧と及び0.5〜4.5V負極性側のアナログ画素電圧と
を伝送するビデオバスラインを分離してもよい。
スラインＬ１〜Ｌｍのそれぞれが５Ｖの中間電位に対し
て所定周期で正及び負極性側のアナログ画素電圧を伝送
するものとしたが、5.5〜9.5Vの正極性側のアナログ画
素電圧と及び0.5〜4.5V負極性側のアナログ画素電圧と
を伝送するビデオバスラインを分離してもよい。
【００５０】このような場合、ブランキング期間には、
例えば正極性側のビデオバスラインは、ビデオバスライ
ン上のアナログ画素電圧の振幅5.5〜9.5Vの中間電圧で
ある7.5Vに、また負極性側のビデオバスラインはビデオ
バスライン上のアナログ画素電圧の振幅0.5〜4.5Vの中
間電圧である2.5Vにプリチャージされる。そして、信号
線には、次に書込まれる極性に対応したビデオバスライ
ンからの電圧が供給される。例えば、正極性側のビデオ
バスラインが選択されるに先立ち、正極性側のビデオバ
スラインを介して中間電圧である7.5Vが信号線容量にプ
リチャージされ、これにより信号線の電圧変化幅が小さ
くなり、信号線を所望の電圧に迅速に設定することがで
きる。
例えば正極性側のビデオバスラインは、ビデオバスライ
ン上のアナログ画素電圧の振幅5.5〜9.5Vの中間電圧で
ある7.5Vに、また負極性側のビデオバスラインはビデオ
バスライン上のアナログ画素電圧の振幅0.5〜4.5Vの中
間電圧である2.5Vにプリチャージされる。そして、信号
線には、次に書込まれる極性に対応したビデオバスライ
ンからの電圧が供給される。例えば、正極性側のビデオ
バスラインが選択されるに先立ち、正極性側のビデオバ
スラインを介して中間電圧である7.5Vが信号線容量にプ
リチャージされ、これにより信号線の電圧変化幅が小さ
くなり、信号線を所望の電圧に迅速に設定することがで
きる。
【００５１】この場合にも、新たにプリチャージ用のバ
ス配線を設ける必要もなく、装置の小型化が達成できる
という効果を奏する。
ス配線を設ける必要もなく、装置の小型化が達成できる
という効果を奏する。
【００５２】また、ビデオバスラインＬ１〜Ｌｍを5.5
〜9.5Vの正極性側のアナログ画素電圧と0.5〜4.5V負極
性側のアナログ画素電圧とを伝送するよう分離した場
合、ブランキング期間に、例えば正極性側のビデオバス
ラインはアナログ画素電圧の振幅0.5〜9.5Vの略中間電
圧である5.5Vに、負極性側のビデオバスラインはアナロ
グ画素電圧の振幅0.5〜9.5Vの略中間電圧である4.5Vに
それぞれプリチャージし、信号線には次に書込まれる極
性に対応したビデオバスラインからの電圧が供給される
よう構成することもできる。例えば、正極性側のビデオ
バスラインが選択されるに先立ち、正極性側のビデオバ
スラインを介して中間電圧である5.5Vが信号線容量にプ
リチャージされ、これにより信号線の電圧変化幅が小さ
くなり、信号線を所望の電圧に迅速に設定することがで
きる。
〜9.5Vの正極性側のアナログ画素電圧と0.5〜4.5V負極
性側のアナログ画素電圧とを伝送するよう分離した場
合、ブランキング期間に、例えば正極性側のビデオバス
ラインはアナログ画素電圧の振幅0.5〜9.5Vの略中間電
圧である5.5Vに、負極性側のビデオバスラインはアナロ
グ画素電圧の振幅0.5〜9.5Vの略中間電圧である4.5Vに
それぞれプリチャージし、信号線には次に書込まれる極
性に対応したビデオバスラインからの電圧が供給される
よう構成することもできる。例えば、正極性側のビデオ
バスラインが選択されるに先立ち、正極性側のビデオバ
スラインを介して中間電圧である5.5Vが信号線容量にプ
リチャージされ、これにより信号線の電圧変化幅が小さ
くなり、信号線を所望の電圧に迅速に設定することがで
きる。
【００５３】（第２の実施形態）第２の実施形態は、第
２のレジスタ群１２中の最終段のレジスタSR２から出力
されたシフトパルスにより直接、アナログスイッチを制
御するものである。
２のレジスタ群１２中の最終段のレジスタSR２から出力
されたシフトパルスにより直接、アナログスイッチを制
御するものである。
【００５４】図３は本発明に係る液晶表示装置の信号線
駆動回路の第２の実施形態の概略構成を示すブロック図
である。図３では、図１と共通する構成部分には同一符
号を付しており、以下では相違点を中心に説明する。
駆動回路の第２の実施形態の概略構成を示すブロック図
である。図３では、図１と共通する構成部分には同一符
号を付しており、以下では相違点を中心に説明する。
【００５５】図３の信号線駆動回路は、シフトレジスタ
１とシフト制御回路２の構成が異なる他は、図１と同様
に構成されている。図３のフリップフロップ（クロック
トグル手段）７およびANDゲート（第３の論理演算手
段）２１〜２４はクロック生成手段に対応し、ORゲート
３１〜３ｎは第４の論理演算手段に対応する。
１とシフト制御回路２の構成が異なる他は、図１と同様
に構成されている。図３のフリップフロップ（クロック
トグル手段）７およびANDゲート（第３の論理演算手
段）２１〜２４はクロック生成手段に対応し、ORゲート
３１〜３ｎは第４の論理演算手段に対応する。
【００５６】シフトレジスタ１は、第１のレジスタ群１
１と第２のレジスタ群１２を有する点では図１と共通す
るが、第１のレジスタ群１１の出力は第２のレジスタ群
１２には入力されず、図１に示すようなORゲート６も持
たない。また、第１および第２のレジスタ群１１，１２
には、それぞれ別個のシフトクロック(XCK2,/XCK2)、(X
CK3,/XCK3)が入力される。
１と第２のレジスタ群１２を有する点では図１と共通す
るが、第１のレジスタ群１１の出力は第２のレジスタ群
１２には入力されず、図１に示すようなORゲート６も持
たない。また、第１および第２のレジスタ群１１，１２
には、それぞれ別個のシフトクロック(XCK2,/XCK2)、(X
CK3,/XCK3)が入力される。
【００５７】図３のシフト制御回路２は、Ｄフリップフ
ロップ７と、ANDゲート２１〜２４と、インバータ１０
とを有する。Ｄフリップフロップ７のクロック端子に
は、第１のレジスタ群１１中の最終段のレジスタSR１に
接続されたORゲート３ｎの出力信号が入力される。
ロップ７と、ANDゲート２１〜２４と、インバータ１０
とを有する。Ｄフリップフロップ７のクロック端子に
は、第１のレジスタ群１１中の最終段のレジスタSR１に
接続されたORゲート３ｎの出力信号が入力される。
【００５８】Ｄフリップフロップ７のＱ出力はANDゲー
ト２１，２２とインバータ１０に入力される。Ｑ出力が
ハイレベルであれば、ANDゲート２１，２２はそれぞれ
外部からのクロックXCK1，/XCK1と同論理のクロックXCK
2,/XCK2を出力する。
ト２１，２２とインバータ１０に入力される。Ｑ出力が
ハイレベルであれば、ANDゲート２１，２２はそれぞれ
外部からのクロックXCK1，/XCK1と同論理のクロックXCK
2,/XCK2を出力する。
【００５９】図４は図３の信号線駆動回路の各部の信号
波形を示すタイミング図であり、以下、この図を用いて
図３の信号線駆動回路の動作を説明する。
波形を示すタイミング図であり、以下、この図を用いて
図３の信号線駆動回路の動作を説明する。
【００６０】電源が投入されると、Ｄフリップフロップ
７はいったんセット状態になり、Ｑ出力端子はハイレベ
ルになる。その後、図４の時刻Ｔ１になると、第１およ
び第２のレジスタ群１１，１２の双方にスタートパルス
ＸＳＴが入力される。この時点では、Ｄフリップフロッ
プ７のＱ出力はハイレベルであり、第１のレジスタ群１
１中の各レジスタSR１は、AND回路２１，２２から出力
されたクロックXCK2,/XCK2に同期して、順にシフトパル
スを出力する。
７はいったんセット状態になり、Ｑ出力端子はハイレベ
ルになる。その後、図４の時刻Ｔ１になると、第１およ
び第２のレジスタ群１１，１２の双方にスタートパルス
ＸＳＴが入力される。この時点では、Ｄフリップフロッ
プ７のＱ出力はハイレベルであり、第１のレジスタ群１
１中の各レジスタSR１は、AND回路２１，２２から出力
されたクロックXCK2,/XCK2に同期して、順にシフトパル
スを出力する。
【００６１】第１のレジスタ群１１から出力されたシフ
トパルスはORゲート３１〜３ｎとバッファ４１〜４ｎを
介してアナログスイッチ５の制御端子に入力され、対応
するアナログスイッチ５をオン状態にする。これによ
り、アナログスイッチ５の一端に接続されたビデオバス
ラインＬ１〜Ｌｍ上のアナログ画素電圧が対応する信号
線に供給される。
トパルスはORゲート３１〜３ｎとバッファ４１〜４ｎを
介してアナログスイッチ５の制御端子に入力され、対応
するアナログスイッチ５をオン状態にする。これによ
り、アナログスイッチ５の一端に接続されたビデオバス
ラインＬ１〜Ｌｍ上のアナログ画素電圧が対応する信号
線に供給される。
【００６２】図４の時刻Ｔ２になると、第１のレジスタ
群１１中の最終段のレジスタSR１からシフトパルスが出
力され、このシフトパルスは、ORゲート３ｎを介してＤ
フリップフロップ７のクロック端子に入力される。これ
により、Ｄフリップフロップ７のＱ出力が反転し、AND
ゲート２１，２２の出力端子はいずれもローレベルにな
る。
群１１中の最終段のレジスタSR１からシフトパルスが出
力され、このシフトパルスは、ORゲート３ｎを介してＤ
フリップフロップ７のクロック端子に入力される。これ
により、Ｄフリップフロップ７のＱ出力が反転し、AND
ゲート２１，２２の出力端子はいずれもローレベルにな
る。
【００６３】このとき、インバータ１０の出力はハイレ
ベルになり、ANDゲート２３，２４はそれぞれシフトク
ロックXCK1，/XCK1と同論理のクロックXCK3,/XCK3を出
力する。
ベルになり、ANDゲート２３，２４はそれぞれシフトク
ロックXCK1，/XCK1と同論理のクロックXCK3,/XCK3を出
力する。
【００６４】その後、時刻Ｔ３になると、ブランキング
期間になり、ブランキング期間中の時刻Ｔ４にスタート
パルスＸＳＴが入力される。これにより、第２のレジス
タ群１２は、スタートパルスＸＳＴを順にシフトさせ、
スタートパルスＸＳＴと略等しいパルス幅のシフトパル
スを順に出力する。
期間になり、ブランキング期間中の時刻Ｔ４にスタート
パルスＸＳＴが入力される。これにより、第２のレジス
タ群１２は、スタートパルスＸＳＴを順にシフトさせ、
スタートパルスＸＳＴと略等しいパルス幅のシフトパル
スを順に出力する。
【００６５】図４の時刻Ｔ５になると、第２のレジスタ
群１２中の最終段のレジスタSR２からシフトパルスが出
力され、このシフトパルスにより、すべてのORゲート３
１〜３ｎがハイレベルになり、それに応じて、すべての
アナログスイッチ５がオンする。このとき、不図示のD/
Aコンバータは、すべてのビデオバスラインを中間電位
に設定する。
群１２中の最終段のレジスタSR２からシフトパルスが出
力され、このシフトパルスにより、すべてのORゲート３
１〜３ｎがハイレベルになり、それに応じて、すべての
アナログスイッチ５がオンする。このとき、不図示のD/
Aコンバータは、すべてのビデオバスラインを中間電位
に設定する。
【００６６】このように、第２の実施形態は、第１の実
施形態と同様に、ブランキング期間中にすべてのビデオ
バスラインＬ１〜Ｌｍおよび信号線を中間電位に設定す
るため、ブランキング期間終了直後にビデオバスライン
Ｌ１〜Ｌｍおよび信号線の電圧を黒レベル近傍の電圧や
白レベル近傍の電圧に迅速に設定することができる。ま
た、第１の実施形態と同様に、ブランキング期間中にス
タートパルスＸＳＴを入力し、このスタートパルスＸＳ
Ｔを用いてビデオバスラインＬ１〜Ｌｍおよび信号線を
中間電位に設定するタイミングを定めるため、やはり簡
単な回路構成で実現できる。
施形態と同様に、ブランキング期間中にすべてのビデオ
バスラインＬ１〜Ｌｍおよび信号線を中間電位に設定す
るため、ブランキング期間終了直後にビデオバスライン
Ｌ１〜Ｌｍおよび信号線の電圧を黒レベル近傍の電圧や
白レベル近傍の電圧に迅速に設定することができる。ま
た、第１の実施形態と同様に、ブランキング期間中にス
タートパルスＸＳＴを入力し、このスタートパルスＸＳ
Ｔを用いてビデオバスラインＬ１〜Ｌｍおよび信号線を
中間電位に設定するタイミングを定めるため、やはり簡
単な回路構成で実現できる。
【００６７】また、図１や図３において、第２のレジス
タ群１２を構成するレジスタSR２の数には特に制限はな
い。ブランキング期間内のスタートパルスＸＳＴの入力
タイミングに合わせた数のレジスタを設ければよい。
タ群１２を構成するレジスタSR２の数には特に制限はな
い。ブランキング期間内のスタートパルスＸＳＴの入力
タイミングに合わせた数のレジスタを設ければよい。
【００６８】上述した実施形態では、複数の信号線をブ
ロック順次駆動する例を説明したが、ブロックを構成す
る信号線の数に特に制限はない。また、本発明は、信号
線を１本ずつ駆動する場合にも同様に適用できる。
ロック順次駆動する例を説明したが、ブロックを構成す
る信号線の数に特に制限はない。また、本発明は、信号
線を１本ずつ駆動する場合にも同様に適用できる。
【００６９】なお、上述した実施形態では、水平ブラン
キング期間内にスタートパルスＸＳＴを入力する例を説
明したが、Ｖライン反転駆動の場合には、垂直ブランキ
ング期間内にスタートパルスＸＳＴを入力し、このスタ
ートパルスＸＳＴに同期してすべてのビデオバスライン
Ｌ１〜Ｌｍおよび信号線を中間電位に設定すればよい。
即ち、プリチャージ期間の設定は、その駆動方法に対応
して、各水平ブランキング期間内に設ける、各垂直プラ
ンキング期間内に設ける、あるいは水平及び垂直ブラン
キング期間のそれぞれに設けることができる。
キング期間内にスタートパルスＸＳＴを入力する例を説
明したが、Ｖライン反転駆動の場合には、垂直ブランキ
ング期間内にスタートパルスＸＳＴを入力し、このスタ
ートパルスＸＳＴに同期してすべてのビデオバスライン
Ｌ１〜Ｌｍおよび信号線を中間電位に設定すればよい。
即ち、プリチャージ期間の設定は、その駆動方法に対応
して、各水平ブランキング期間内に設ける、各垂直プラ
ンキング期間内に設ける、あるいは水平及び垂直ブラン
キング期間のそれぞれに設けることができる。
【００７０】上述した各実施形態では、本発明を液晶表
示装置に適用した例を説明したが、本発明は、ＥＬ(Ele
ctroluminescence)表示装置や、ＰＤＰ(Plasma Display
Panel)装置にも同様に適用可能である。
示装置に適用した例を説明したが、本発明は、ＥＬ(Ele
ctroluminescence)表示装置や、ＰＤＰ(Plasma Display
Panel)装置にも同様に適用可能である。
【００７１】
【発明の効果】本発明によれば、例えば１水平ライン分
の信号線の駆動が終わった後、ビデオバス配線の電圧を
映像信号の最大振幅の中間の電圧に設定するようにした
ため、ビデオバス配線の書き込み不足によるコントラス
トの低下や薄輝線の発生などの不具合が解消され、表示
品質を向上できる。
の信号線の駆動が終わった後、ビデオバス配線の電圧を
映像信号の最大振幅の中間の電圧に設定するようにした
ため、ビデオバス配線の書き込み不足によるコントラス
トの低下や薄輝線の発生などの不具合が解消され、表示
品質を向上できる。
【００７２】そして、更にこのビデオバス配線を介して
全ての信号線の電圧を映像信号の最大振幅の中間の電圧
に設定するようにすれば、より一層表示品質を向上でき
る。また、本発明によれば、水平ブランキング期間中に
スタートパルスを信号線駆動回路に供給し、このスター
トパルスを用いてすべての信号線の電圧を信号線上の電
圧振幅の略中間の電圧に設定するタイミングを定めるた
め、タイミング設定用の回路が不要となり、回路構成を
簡略化できる。
全ての信号線の電圧を映像信号の最大振幅の中間の電圧
に設定するようにすれば、より一層表示品質を向上でき
る。また、本発明によれば、水平ブランキング期間中に
スタートパルスを信号線駆動回路に供給し、このスター
トパルスを用いてすべての信号線の電圧を信号線上の電
圧振幅の略中間の電圧に設定するタイミングを定めるた
め、タイミング設定用の回路が不要となり、回路構成を
簡略化できる。
【００７３】さらに、本発明によれば、回路構成を大幅
に増大させることなく書き込み不足によるコントラスト
の低下や薄輝線の発生などの不具合が解消され、表示品
質を向上できる。
に増大させることなく書き込み不足によるコントラスト
の低下や薄輝線の発生などの不具合が解消され、表示品
質を向上できる。
【図１】本発明に係る液晶表示装置の信号線駆動回路の
概略構成を示すブロック図。
概略構成を示すブロック図。
【図２】図５に示した液晶表示装置の各部の信号波形を
示すタイミング図。
示すタイミング図。
【図３】本発明に係る液晶表示装置の信号線駆動回路の
第２の実施形態の概略構成を示すブロック図。
第２の実施形態の概略構成を示すブロック図。
【図４】図３の信号線駆動回路の各部の信号波形を示す
タイミング図。
タイミング図。
【図５】従来の駆動回路一体型の液晶表示装置の信号線
駆動回路のブロック図。
駆動回路のブロック図。
【図６】図５の信号線駆動回路の入出力信号のタイミン
グ図。
グ図。
【図７】Ｈライン反転駆動を行う場合の信号線駆動回路
内の各部のタイミング図。
内の各部のタイミング図。
【図８】上述した公報に開示されている液晶表示装置の
回路図。
回路図。
１ シフトレジスタ ２ シフト制御回路 ３１〜３ｎ ORゲート ４１〜４ｎ バッファ ５ アナログスイッチ ６ ORゲート ７ フリップフロップ ８，９ ANDゲート １０ インバータ １１ 第１のレジスタ群 １２ 第２のレジスタ群 ２１〜２４ ANDゲート ３１〜３ｎ ORゲート Ｌ１〜Ｌｍ ビデオバスライン Ｓ１〜Ｓｎ 信号線
Claims (27)
- 【請求項１】縦横に列設された複数の信号線および走査
線の各交点にスイッチング素子を介して接続された画素
電極と、映像制御回路からのアナログ映像信号を前記信
号線のそれぞれに供給する信号線駆動回路と、前記走査
線のそれぞれに走査パルスを供給する走査線駆動回路
と、が絶縁基板上に形成されたアレイ基板と、 前記アレイ基板上に光変調層を介して対向配置される対
向基板と、を備えた平面表示装置において、 前記信号線駆動回路は、 複数のフリップフロップがカスケード接続されたシフト
レジスタと、 前記映像制御回路からの前記アナログ映像信号を転送す
るバス配線と、 前記信号線のそれぞれと前記バス配線との間に接続され
前記フリップフロップの各出力に基づいて前記バス配線
上の前記アナログ映像信号を前記信号線のそれぞれに供
給するアナログスイッチと、を有し、 前記映像制御回路は、前記水平および垂直ブランキング
期間の少なくとも一方の期間内の所定期間をプリチャー
ジ期間として、前記バス配線上の電圧を対応するビデオ
バス配線における前記アナログ映像信号の最大最小電圧
の略中心電圧に設定することを特徴とする平面表示装
置。 - 【請求項２】前記シフトレジスタは、前記プリチャージ
期間内にすべての前記アナログスイッチをオンすること
を特徴とする請求項１に記載の平面表示装置。 - 【請求項３】前記シフトレジスタは、水平ブランキング
期間および垂直ブランキング期間の少なくとも一方の期
間内に入力されたスタートパルスに基づいて、すべての
前記アナログスイッチをオンさせるタイミングを設定す
ることを特徴とする請求項２に記載の平面表示装置。 - 【請求項４】前記シフトレジスタは、 複数のフリップフロップを有し各フリップフロップの出
力により、対応する一つ以上のアナログスイッチをオン
・オフ制御する第１のレジスタと、 一つ以上のフリップフロップを有し第１シフトレジスタ
の最終段のフリップフロップの出力により、すべての前
記アナログスイッチをオンさせるタイミングを規定する
タイミング信号を生成する第２のレジスタと、含むこと
を特徴とする請求項３に記載の平面表示装置。 - 【請求項５】前記第１のレジスタを構成する各フリップ
フロップの出力に対応して、それぞれｎ個（ｎは２以上
の整数）のアナログスイッチが設けられ、 これらｎ個のアナログスイッチは、それぞれ異なるｎ本
の前記バス配線に接続されることを特徴とする請求項４
に記載の平面表示装置。 - 【請求項６】前記第１のレジスタおよび前記第２のレジ
スタを構成する各フリップフロップは、同一周波数で同
一位相のシフトクロックに基づいてシフト動作を行い、 前記第２のレジスタを構成する各フリップフロップは、
前記シフトクロックに同期して、前記第１のレジスタの
最終段のフリップフロップの出力を順にシフトさせるこ
とを特徴とする請求項４に記載の平面表示装置。 - 【請求項７】前記第１のレジスタの最終段のフリップフ
ロップから出力されたシフトパルスと、前記水平ブラン
キング期間および前記垂直ブランキング期間の少なくと
も一方の期間内に入力された前記スタートパルスとを前
記第２のレジスタの初段のフリップフリップに入力する
入力制御手段を有することを特徴とする請求項６に記載
の平面表示装置。 - 【請求項８】前記第２のレジスタの最終段のフリップフ
ロップからシフトパルスが出力されると出力論理が反転
するクロックトグル手段と、 前記クロックトグル手段の出力に基づいて、前記スター
トパルスを前記第１のレジスタの初段のフリップフロッ
プに供給するか否かを切り換える第１の論理演算手段
と、 前記第１のレジスタを構成する各フリップフロップに対
応して設けられ、対応するフリップフロップの出力に基
づいて、対応する前記アナログスイッチをオン・オフ制
御する複数の第２の論理演算手段と、を有し、 前記第１の論理演算手段は、１水平ライン期間の開始
後、前記クロックトグル手段の出力論理が反転するまで
の間、前記第１のレジスタの初段のフリップフロップに
前記スタートパルスを供給可能とし、 前記第２の論理演算手段のそれぞれは、１水平ライン期
間の開始後、前記第２のレジスタの最終段のフリップフ
ロップからシフトパルスが出力されるまでは前記第１の
レジスタの対応するフリップフロップの出力に基づいて
対応する前記アナログスイッチのオン・オフを制御し、
前記第２のレジスタの最終段のフリップフロップから１
番目のシフトパルスが出力されてから２番目のシフトパ
ルスが出力されるまでは対応するすべての前記アナログ
スイッチをオンさせることを特徴とする請求項４に記載
の平面表示装置。 - 【請求項９】前記第１の論理演算手段は、前記水平ブラ
ンキング期間および前記垂直ブランキング期間の少なく
とも一方の期間内に前記スタートパルスが入力される
と、このスタートパルスを前記第１のレジスタに供給せ
ずに、前記第２のレジスタの初段のフリップフロップの
入力端子に供給することを特徴とする請求項８に記載の
平面表示装置。 - 【請求項１０】前記信号線駆動回路は、前記第１のレジ
スタの各フリップフロップのクロック端子に供給される
第１のシフトクロックと、前記第２のレジスタの各フリ
ップフロップのクロック端子に供給される第２のシフト
クロックとを生成するクロック生成手段を有し、 前記クロック生成手段は、リセット期間が終了した後、
前記第１のレジスタの最終段のフリップフロップがシフ
トパルスを出力するまでは前記第２のシフトクロックを
出力せずに前記第１のシフトクロックを出力し、前記第
１のレジスタの最終段のフリップフロップがシフトパル
スを出力してから前記第２のレジスタの最終段のフリッ
プフロップがシフトパルスを出力するまでの間は前記第
１のシフトクロックを出力せずに前記第２のシフトクロ
ックを出力し、 前記第１のレジスタの各フリップフロップは、前記第１
のシフトクロックに同期して、前記スタートパルスを順
にシフトさせ、 前記第２のレジスタの各フリップフロップは、前記第２
のシフトクロックに同期して、前記スタートパルスを順
にシフトさせることを特徴とする請求項４に記載の平面
表示装置。 - 【請求項１１】前記クロック生成手段は、 前記第１のレジスタの最終段のフリップフロップからシ
フトパルスが出力されると出力論理が反転するクロック
トグル手段と、 前記クロックトグル手段の出力と外部から入力されたク
ロック信号とに基づいて、前記第１および第２のシフト
クロックを生成する第３の論理演算手段と、を有するこ
とを特徴とする請求項１０に記載の平面表示装置。 - 【請求項１２】前記第１のレジスタの各フリップフロッ
プに対応して設けられ、対応するフリップフロップの出
力に基づいて、対応する前記アナログスイッチをオン・
オフ制御する第４の論理演算手段を有し、 前記第４の論理演算手段は、１水平ライン期間の間は、
前記第１のレジスタを構成する各フリップフロップから
シフトパルスが出力された場合に対応する前記アナログ
スイッチをオンさせ、前記水平ブランキング期間および
前記垂直ブランキング期間の少なくとも一方の期間内
は、前記第２のレジスタの最終段のフリップフロップか
らシフトパルスが出力された場合にすべての前記アナロ
グスイッチをオンさせることを特徴とする請求項１１に
記載の平面表示装置。 - 【請求項１３】前記映像制御回路は、前記アレイ基板お
よび前記対向基板とは別個に設けられることを特徴とす
る請求項１に記載の平面表示装置。 - 【請求項１４】縦横に列設された複数の信号線および走
査線の各交点にスイッチング素子を介して接続された画
素電極と、映像制御回路からのアナログ映像信号を前記
信号線のそれぞれに供給する信号線駆動回路と、前記走
査線のそれぞれに走査パルスを供給する走査線駆動回路
と、が絶縁基板上に形成されたアレイ基板において、 前記信号線駆動回路は、 複数のフリップフロップがカスケード接続されたシフト
レジスタと、 前記映像制御回路からの前記アナログ映像信号を転送す
るバス配線と、 前記信号線のそれぞれと前記バス配線との間に接続され
前記フリップフロップの各出力に基づいて前記バス配線
上の前記アナログ映像信号を前記信号線のそれぞれに供
給するアナログスイッチと、を有し、 前記映像制御回路は、前記水平および垂直ブランキング
期間の少なくとも一方の期間内の所定期間をプリチャー
ジ期間として、前記バス配線上の電圧を対応するビデオ
バス配線における前記アナログ映像信号の最大最小電圧
の略中心電圧に設定することを特徴とするアレイ基板。 - 【請求項１５】縦横に列設された複数の信号線および走
査線の各交点にスイッチング素子を介して接続された画
素電極と、映像制御回路からのアナログ映像信号を前記
信号線のそれぞれに供給する信号線駆動回路と、前記走
査線のそれぞれに走査パルスを供給する走査線駆動回路
と、が絶縁基板上に形成されたアレイ基板と、 前記アレイ基板上に光変調層を介して対向配置される対
向基板と、を備えた平面表示装置の駆動方法において、 前記映像制御回路からの前記アナログ映像信号を転送す
るバス配線は、アナログスイッチを介して前記信号線の
それぞれに接続され、 前記映像制御回路は、前記水平および垂直ブランキング
期間の少なくとも一方の期間内の所定期間をプリチャー
ジ期間として、前記バス配線上の電圧を対応すバス配線
における前記アナログ映像信号の最大最小電圧の略中心
電圧に設定することを特徴とする平面表示装置の駆動方
法。 - 【請求項１６】縦横に列設された複数の信号線および走
査線の各交点にスイッチング素子を介して接続された画
素電極と、映像制御回路からのアナログ映像信号を前記
信号線のそれぞれに供給する信号線駆動回路と、前記走
査線のそれぞれに走査パルスを供給する走査線駆動回路
と、が絶縁基板上に形成されたアレイ基板と、 前記アレイ基板上に光変調層を介して対向配置される対
向基板と、を備えた平面表示装置において、 前記信号線駆動回路は、 複数のフリップフロップがカスケード接続されたシフト
レジスタと、 前記映像制御回路からの前記アナログ映像信号を転送す
るバス配線と、 前記信号線のそれぞれと前記バス配線との間に接続され
前記フリップフロップの各出力に基づいて前記バス配線
上の前記アナログ映像信号を前記信号線のそれぞれに供
給するアナログスイッチと、を有し、 前記映像制御回路は、前記水平および垂直ブランキング
期間の少なくとも一方の期間内の所定期間をプリチャー
ジ期間として、前記バス配線上の電圧を前記アナログ映
像信号の最大最小電圧の略中心電圧に設定すると共に、 前記信号線駆動回路は前記プリチャージ期間に対応して
前記アナログスイッチを制御して前記ビデオバス配線と
前記信号線とを導通させることを特徴とする平面表示装
置。 - 【請求項１７】前記シフトレジスタは、前記プリチャー
ジ期間内にすべての前記アナログスイッチをオンするこ
とを特徴とする請求項１６に記載の平面表示装置。 - 【請求項１８】前記シフトレジスタは、水平ブランキン
グ期間および垂直ブランキング期間の少なくとも一方の
期間内に入力されたスタートパルスに基づいて、すべて
の前記アナログスイッチをオンさせるタイミングを設定
することを特徴とする請求項１７に記載の平面表示装
置。 - 【請求項１９】前記シフトレジスタは、 複数のフリップフロップを有し各フリップフロップの出
力により、対応する一つ以上のアナログスイッチをオン
・オフ制御する第１のレジスタと、 一つ以上のフリップフロップを有し第１シフトレジスタ
の最終段のフリップフロップの出力により、すべての前
記アナログスイッチをオンさせるタイミングを規定する
タイミング信号を生成する第２のレジスタと、含むこと
を特徴とする請求項１８に記載の平面表示装置。 - 【請求項２０】前記第１のレジスタを構成する各フリッ
プフロップの出力に対応して、それぞれｎ個（ｎは２以
上の整数）のアナログスイッチが設けられ、 これらｎ個のアナログスイッチは、それぞれ異なるｎ本
の前記バス配線に接続されることを特徴とする請求項１
９に記載の平面表示装置。 - 【請求項２１】前記第１のレジスタおよび前記第２のレ
ジスタを構成する各フリップフロップは、同一周波数で
同一位相のシフトクロックに基づいてシフト動作を行
い、 前記第２のレジスタを構成する各フリップフロップは、
前記シフトクロックに同期して、前記第１のレジスタの
最終段のフリップフロップの出力を順にシフトさせるこ
とを特徴とする請求項１９に記載の平面表示装置。 - 【請求項２２】前記第１のレジスタの最終段のフリップ
フロップから出力されたシフトパルスと、前記水平ブラ
ンキング期間および前記垂直ブランキング期間の少なく
とも一方の期間内に入力された前記スタートパルスとを
前記第２のレジスタの初段のフリップフリップに入力す
る入力制御手段を有することを特徴とする請求項２１に
記載の平面表示装置。 - 【請求項２３】前記第２のレジスタの最終段のフリップ
フロップからシフトパルスが出力されると出力論理が反
転するクロックトグル手段と、 前記クロックトグル手段の出力に基づいて、前記スター
トパルスを前記第１のレジスタの初段のフリップフロッ
プに供給するか否かを切り換える第１の論理演算手段
と、 前記第１のレジスタを構成する各フリップフロップに対
応して設けられ、対応するフリップフロップの出力に基
づいて、対応する前記アナログスイッチをオン・オフ制
御する複数の第２の論理演算手段と、を有し、 前記第１の論理演算手段は、１水平ライン期間の開始
後、前記クロックトグル手段の出力論理が反転するまで
の間、前記第１のレジスタの初段のフリップフロップに
前記スタートパルスを供給可能とし、 前記第２の論理演算手段のそれぞれは、１水平ライン期
間の開始後、前記第２のレジスタの最終段のフリップフ
ロップからシフトパルスが出力されるまでは前記第１の
レジスタの対応するフリップフロップの出力に基づいて
対応する前記アナログスイッチのオン・オフを制御し、
前記第２のレジスタの最終段のフリップフロップから１
番目のシフトパルスが出力されてから２番目のシフトパ
ルスが出力されるまでは対応するすべての前記アナログ
スイッチをオンさせることを特徴とする請求項１９に記
載の平面表示装置。 - 【請求項２４】前記第１の論理演算手段は、前記水平ブ
ランキング期間および前記垂直ブランキング期間の少な
くとも一方の期間内に前記スタートパルスが入力される
と、このスタートパルスを前記第１のレジスタに供給せ
ずに、前記第２のレジスタの初段のフリップフロップの
入力端子に供給することを特徴とする請求項８に記載の
平面表示装置。 - 【請求項２５】前記信号線駆動回路は、前記第１のレジ
スタの各フリップフロップのクロック端子に供給される
第１のシフトクロックと、前記第２のレジスタの各フリ
ップフロップのクロック端子に供給される第２のシフト
クロックとを生成するクロック生成手段を有し、 前記クロック生成手段は、リセット期間が終了した後、
前記第１のレジスタの最終段のフリップフロップがシフ
トパルスを出力するまでは前記第２のシフトクロックを
出力せずに前記第１のシフトクロックを出力し、前記第
１のレジスタの最終段のフリップフロップがシフトパル
スを出力してから前記第２のレジスタの最終段のフリッ
プフロップがシフトパルスを出力するまでの間は前記第
１のシフトクロックを出力せずに前記第２のシフトクロ
ックを出力し、 前記第１のレジスタの各フリップフロップは、前記第１
のシフトクロックに同期して、前記スタートパルスを順
にシフトさせ、 前記第２のレジスタの各フリップフロップは、前記第２
のシフトクロックに同期して、前記スタートパルスを順
にシフトさせることを特徴とする請求項１９に記載の平
面表示装置。 - 【請求項２６】前記クロック生成手段は、 前記第１のレジスタの最終段のフリップフロップからシ
フトパルスが出力されると出力論理が反転するクロック
トグル手段と、 前記クロックトグル手段の出力と外部から入力されたク
ロック信号とに基づいて、前記第１および第２のシフト
クロックを生成する第３の論理演算手段と、を有するこ
とを特徴とする請求項２５に記載の平面表示装置。 - 【請求項２７】前記第１のレジスタの各フリップフロッ
プに対応して設けられ、対応するフリップフロップの出
力に基づいて、対応する前記アナログスイッチをオン・
オフ制御する第４の論理演算手段を有し、 前記第４の論理演算手段は、１水平ライン期間の間は、
前記第１のレジスタを構成する各フリップフロップから
シフトパルスが出力された場合に対応する前記アナログ
スイッチをオンさせ、前記水平ブランキング期間および
前記垂直ブランキング期間の少なくとも一方の期間内
は、前記第２のレジスタの最終段のフリップフロップか
らシフトパルスが出力された場合にすべての前記アナロ
グスイッチをオンさせることを特徴とする請求項２６に
記載の平面表示装置。
Priority Applications (1)
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|---|---|---|---|
| JP11271349A JP3090922B2 (ja) | 1998-09-24 | 1999-09-24 | 平面表示装置、アレイ基板、および平面表示装置の駆動方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-270171 | 1998-09-24 | ||
| JP27017198 | 1998-09-24 | ||
| JP11271349A JP3090922B2 (ja) | 1998-09-24 | 1999-09-24 | 平面表示装置、アレイ基板、および平面表示装置の駆動方法 |
Publications (2)
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|---|---|
| JP2000162577A true JP2000162577A (ja) | 2000-06-16 |
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ID=26549095
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|---|---|---|---|
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2003094141A1 (fr) * | 2002-04-30 | 2003-11-13 | Sony Corporation | Afficheur a cristaux liquides, son procede de pilotage, et terminal mobile |
| KR100413137B1 (ko) * | 2000-11-10 | 2003-12-31 | 닛폰 덴키 가부시끼 가이샤 | 패널 표시 장치의 데이터선 구동 회로 |
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| JP3090922B2 (ja) | 2000-09-25 |
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