JP2000156406A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JP2000156406A
JP2000156406A JP10329216A JP32921698A JP2000156406A JP 2000156406 A JP2000156406 A JP 2000156406A JP 10329216 A JP10329216 A JP 10329216A JP 32921698 A JP32921698 A JP 32921698A JP 2000156406 A JP2000156406 A JP 2000156406A
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Japan
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film
connection hole
barrier layer
semiconductor device
wiring groove
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JP10329216A
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Hirobumi Sumi
博文 角
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Original Assignee
Sony Corp
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Publication date
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    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

PROBLEM TO BE SOLVED: To form an improved Cu wiring and to improve reliability at a high speed by selectively providing a barrier layer on a substrate in a connection hole and/or a wiring groove and burying Cu or AG conductive material via the barrier layer. SOLUTION: A Ti film 15 and a TiN film 16 are sequentially deposited as a barrier layer selectively on a diffusion layer 7 that is exposed inside a connection hole 13 by the electroless plating method. Then, a Cu film is deposited on the entire substrate surface by the sputtering method, a Cu film 17 for forming wiring is deposited on an entire substrate surface by the electroless plating method with the Cu film as a seed layer, and polishing is made by the CMP method for eliminating unnecessary Cu film 17, thus allowing the Cu film to remain only inside the connection hole 13, thus eliminating a problem where coverage deteriorates at the bottom of the connection hole 13, appropriately burying a wiring groove 12 and the connection hole 13 with the Cu film 17, covering the inner-periphery surface of them with SiN films 14 and 19, and hence preventing the Cu film 17 from being oxidized.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、配線材料としてＣｕまた
はＡｇ系の材料を用いる半導体装置に適用して好適なも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device using a Cu or Ag-based material as a wiring material.

【０００２】[0002]

【従来の技術】ＵＬＳＩ（Ultra Large Scale Integrat
ed-Circuit）のような高集積化の進んだ半導体装置で
は、データ処理速度の高速化と、消費電力の増大によっ
て深刻化するエレクトロマイグレーションに対する高い
耐性とがともに要求される。2. Description of the Related Art ULSI (Ultra Large Scale Integrat)
2. Description of the Related Art Highly integrated semiconductor devices such as ed-Circuit) require both a high data processing speed and a high resistance to electromigration, which becomes more serious due to an increase in power consumption.

【０００３】従来、ＬＳＩの配線材料としてはＡｌ合金
（Ａｌ−０．５％Ｃｕ、Ａｌ−１％Ｓｉ−０．５％Ｃｕ
など）がもっぱら用いられてきたが、ＬＳＩの高速化を
さらに進めるためには、配線材料として、より比抵抗の
低いＣｕやＡｇなどを用いる必要がある。特に、Ｃｕは
比抵抗が１．８μΩｃｍと低く、ＬＳＩの高速化に有利
な上に、エレクトロマイグレーション耐性がＡｌ合金に
比べて一桁程度高いため、Ａｌ合金に代わる次世代の配
線材料として期待されている。Conventionally, Al alloys (Al-0.5% Cu, Al-1% Si-0.5% Cu) have been used as wiring materials for LSIs.
Etc.) have been used exclusively, but in order to further increase the speed of LSI, it is necessary to use Cu, Ag, or the like having a lower specific resistance as a wiring material. In particular, Cu has a low specific resistance of 1.8 μΩcm, which is advantageous for increasing the speed of LSIs, and has an electromigration resistance that is about an order of magnitude higher than that of Al alloys. ing.

【０００４】しかしながら、素子間や多層配線の間を電
気的に接続する接続孔にＣｕを完全に埋め込むことは困
難であった。すなわち、ＣｕはＡｌと異なり融点が高い
ことにより、Ａｌ合金を埋め込む際に多用されている高
温スパッタリング法やリフロー法などを用いても、従来
の４５０℃程度のプロセス温度ではＣｕを埋め込むこと
はできない。また、たとえ実験的に埋め込めたとして
も、ＵＬＳＩで存在する１００万個レベルの接続孔を１
００％埋め込めるような高歩留まりを得ることは難し
い。[0004] However, it has been difficult to completely bury Cu in connection holes for electrically connecting elements or multilayer wiring. That is, since Cu has a high melting point unlike Al, even when using a high-temperature sputtering method or a reflow method that is frequently used when embedding an Al alloy, Cu cannot be embedded at a conventional process temperature of about 450 ° C. . Even if it can be embedded experimentally, one million level connection holes existing in ULSI
It is difficult to obtain a high yield that can be embedded at 00%.

【０００５】一方、化学気相成長（ＣＶＤ）法によりＣ
ｕを接続孔に埋め込む技術も報告されているが、ＣＶＤ
法で形成したＣｕ膜はスパッタリング法により形成した
Ｃｕ膜に比べて、比抵抗が約１０〜２０％程度高く、表
面の平滑性も劣るなど、高品質な膜を得ることが困難で
ある。On the other hand, C is deposited by chemical vapor deposition (CVD).
Although a technique of embedding u in a connection hole has been reported, CVD
It is difficult to obtain a high-quality film such as a Cu film formed by a method having a specific resistance higher by about 10 to 20% and a poor surface smoothness as compared with a Cu film formed by a sputtering method.

【０００６】このため、スパッタリング法で形成したＣ
ｕ膜を使用して、なおかつ接続孔を完全にＣｕで埋め込
むことができる技術が求められている。For this reason, C formed by sputtering is
There is a need for a technique that can completely fill a connection hole with Cu using a u film.

【０００７】このような技術として、近年、電解めっき
法または無電解めっき法を用いたＣｕの成膜が話題を呼
んでいる。この技術は、従来のスパッタリング法やＣＶ
Ｄ法に比べて、低コストで、かつ、Ｃｕ膜を均一に成膜
することができるという利点を有する。しかしながら、
この方法でＣｕを成膜したとしても、Ｃｕが酸化膜内へ
拡散して特性劣化の原因となるという問題を有する。そ
こで、これを防止するために、Ｃｕの成膜前にＴｉＮ、
Ｔａなどのバリア層をスパッタリング法で成膜してい
た。As such a technique, in recent years, Cu film formation using an electrolytic plating method or an electroless plating method has attracted attention. This technology uses conventional sputtering and CV
As compared with the method D, there is an advantage that the Cu film can be uniformly formed at low cost. However,
Even if Cu is formed by this method, there is a problem that Cu diffuses into the oxide film and causes deterioration of characteristics. Therefore, in order to prevent this, TiN,
A barrier layer such as Ta was formed by a sputtering method.

【０００８】従来の電解めっき法または無電解めっき法
によるＣｕ配線の形成方法の一例を図２２を参照して説
明する（月刊 Semiconductor World 1997.12、p.107)。An example of a conventional method for forming a Cu wiring by electrolytic plating or electroless plating will be described with reference to FIG. 22 (Monthly Semiconductor World 1997.12, p.107).

【０００９】この方法によれば、まず、図２２Ａに示す
ように、図示省略した基板上の層間絶縁膜１０１に配線
溝１０２および接続孔１０３を形成する。次に、図２２
Ｂに示すように、基板全面にスパッタリング法によりＴ
ｉＮやＴａ系のバリア層１０４を成膜する。次に、図２
２Ｃに示すように、バリア層１０４上に同じくスパッタ
リング法によりＣｕ膜１０５を成膜する。次に、図２２
Ｄに示すように、Ｃｕ膜１０５をシードレイヤーとして
電解めっき法または無電解めっき法によりＣｕ膜１０６
を配線溝１０２および接続孔１０３が完全に埋め込まれ
る膜厚に成膜する。この後、化学機械研磨（ＣＭＰ）法
により層間絶縁膜１０１が露出するまで研磨を行うこと
により不要部分のＣｕ膜１０６、Ｃｕ膜１０５およびバ
リア層１０４を除去して、配線溝１０２および接続孔１
０３の内部にのみＣｕ膜を残す。これによって、図２２
Ｅに示すように、配線溝１０２および接続孔１０３に埋
め込まれたＣｕ配線が形成される。According to this method, first, as shown in FIG. 22A, a wiring groove 102 and a connection hole 103 are formed in an interlayer insulating film 101 on a substrate (not shown). Next, FIG.
As shown in FIG.
An iN or Ta-based barrier layer 104 is formed. Next, FIG.
As shown in FIG. 2C, a Cu film 105 is formed on the barrier layer 104 by the same sputtering method. Next, FIG.
As shown in D, the Cu film 106 is formed by the electrolytic plating method or the electroless plating method using the Cu film 105 as a seed layer.
Is formed to a thickness that completely fills the wiring groove 102 and the connection hole 103. Thereafter, unnecessary portions of the Cu film 106, the Cu film 105 and the barrier layer 104 are removed by polishing until the interlayer insulating film 101 is exposed by a chemical mechanical polishing (CMP) method, and the wiring groove 102 and the connection hole 1 are removed.
The Cu film is left only in the region 03. As a result, FIG.
As shown in E, a Cu wiring buried in the wiring groove 102 and the connection hole 103 is formed.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、図２２
に示す従来のＣｕ配線の形成方法では、実際には、バリ
ア層１０４をスパッタリング法により成膜したときのカ
バレッジが特に接続孔１０３の底部で悪く、しかも配線
溝１０２および接続孔１０３の微細化に伴いカバレッジ
の悪化はより顕著となるため、後にＣｕを埋め込むとき
に不良が生じやすく、良好なＣｕ配線を形成することが
困難であり、その解決が望まれていた。However, FIG.
In the conventional method for forming a Cu wiring shown in FIG. 1, the coverage when the barrier layer 104 is formed by the sputtering method is actually poor particularly at the bottom of the connection hole 103, and the wiring groove 102 and the connection hole 103 are reduced in size. Accompanying this, the deterioration of the coverage becomes more remarkable, so that defects are likely to occur when Cu is buried later, and it is difficult to form a good Cu wiring, and a solution has been desired.

【００１１】したがって、この発明の目的は、接続孔お
よび／または配線溝に良好に埋め込まれた良好なＣｕ系
配線を得ることができ、高速で信頼性が高い高性能の半
導体装置およびその製造方法を提供することにある。Accordingly, an object of the present invention is to provide a high-performance semiconductor device with high speed and high reliability, which can obtain a good Cu-based wiring buried in a connection hole and / or a wiring groove. Is to provide.

【００１２】この発明の他の目的は、接続孔および／ま
たは配線溝に良好に埋め込まれた良好なＡｇ系配線を得
ることができ、高速で信頼性が高い高性能の半導体装置
およびその製造方法を提供することにある。Another object of the present invention is to provide a high-performance, high-speed, high-reliability semiconductor device capable of obtaining a good Ag-based wiring well embedded in a connection hole and / or a wiring groove, and a method of manufacturing the same. Is to provide.

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置は、接続孔および／また
は配線溝にＣｕまたはＡｇ系の導電材料がバリア層を介
して埋め込まれた半導体装置であって、接続孔および／
または配線溝の内部の基体上に選択的にバリア層が設け
られていることを特徴とするものである。In order to achieve the above-mentioned object, a semiconductor device according to the present invention has a contact hole and / or a wiring groove in which a Cu or Ag-based conductive material is embedded via a barrier layer. The connection hole and / or
Alternatively, a barrier layer is selectively provided on the base inside the wiring groove.

【００１４】この発明による半導体装置の製造方法は、
接続孔および／または配線溝にＣｕまたはＡｇ系の導電
材料がバリア層を介して埋め込まれた半導体装置の製造
方法であって、接続孔および／または配線溝の内部の基
体上に選択的にバリア層を形成するようにしたことを特
徴とするものである。A method for manufacturing a semiconductor device according to the present invention comprises:
A method of manufacturing a semiconductor device in which a Cu or Ag-based conductive material is embedded in a connection hole and / or a wiring groove via a barrier layer, wherein a barrier is selectively formed on a substrate inside the connection hole and / or the wiring groove. It is characterized in that a layer is formed.

【００１５】この発明において、バリア層とは、接続孔
および／または配線溝に埋め込まれるＣｕまたはＡｇ系
の導電材料を構成する原子の拡散を防止する機能を有す
るものを意味する。このバリア層は、基体の表面を還元
することができる導電材料からなるものである場合もあ
る。ここで、還元とは、具体的には例えば次のようなこ
とを意味する。すなわち、例えば、Ｓｉ基板の表面には
通常はＳｉ−Ｏ結合が存在しているが、この表面にＴｉ
などの金属膜を接触させることによりＳｉ−Ｏ結合を切
断してＴｉ−Ｏ結合を生成し、Ｓｉを分離することで電
気的導電性を良好にすることなどを意味する。このバリ
ア層は、無電解めっき法のほか、電解めっき法、さらに
は気相めっき法により成膜することができる。このバリ
ア層は、具体的には、例えば、Ｔｉ、Ｒｈ、Ｐｔ、Ｔｉ
Ｎ／Ｔｉ、ＴｉＮ／Ｒｈ、ＴｉＮ／Ｐｔ、Ｔａ、Ｔａ
Ｎ、ＴａＮ／Ｔａなどからなる。In the present invention, the barrier layer means a layer having a function of preventing diffusion of atoms constituting a Cu or Ag-based conductive material embedded in a connection hole and / or a wiring groove. This barrier layer may be made of a conductive material capable of reducing the surface of the substrate. Here, the term “reduction” specifically means, for example, the following. That is, for example, although a Si—O bond usually exists on the surface of a Si substrate, Ti
For example, it means that a Si—O bond is cut by contacting a metal film such as a metal film to generate a Ti—O bond, and the electrical conductivity is improved by separating Si. This barrier layer can be formed by an electroplating method or a vapor phase plating method in addition to the electroless plating method. This barrier layer is, for example, Ti, Rh, Pt, Ti
N / Ti, TiN / Rh, TiN / Pt, Ta, Ta
N, TaN / Ta, etc.

【００１６】この発明において、ＣｕまたはＡｇ系の導
電材料が接触する接続孔および／または配線溝の内周面
は、この導電材料の酸化を防止する観点から、好適に
は、窒化シリコン（ＳｉＮ）または窒化酸化シリコン
（ＳｉＯＮ）からなる。また、好適には、接続孔および
／または配線溝に埋め込まれた導電材料の上に酸化防止
膜が設けられる。この酸化防止膜としては、例えば窒化
チタン（ＴｉＮ）膜や窒化酸化チタン（ＴｉＯＮ）膜な
どを用いることができる。In the present invention, the inner peripheral surface of the connection hole and / or the wiring groove with which the Cu or Ag-based conductive material comes into contact is preferably silicon nitride (SiN) from the viewpoint of preventing oxidation of the conductive material. Alternatively, it is made of silicon nitride oxide (SiON). Preferably, an antioxidant film is provided on the conductive material embedded in the connection hole and / or the wiring groove. As the oxidation preventing film, for example, a titanium nitride (TiN) film, a titanium nitride oxide (TiON) film, or the like can be used.

【００１７】この発明は、各種の半導体装置に適用する
ことができるものであり、具体的には、例えば、ＣＭＯ
ＳＬＳＩ、ＭＯＳＬＳＩ、バイポーラＬＳＩ、バイポー
ラＣＭＯＳＬＳＩなどに適用することができ、さらに
は、固体撮像素子（イメージャー素子）、薄膜トランジ
スタＬＳＩなどに適用することができる。The present invention can be applied to various types of semiconductor devices.
The present invention can be applied to SLSI, MOS LSI, bipolar LSI, bipolar CMOS LSI, and the like, and further can be applied to a solid-state imaging device (imager device), a thin film transistor LSI, and the like.

【００１８】上述のように構成されたこの発明において
は、接続孔および／または配線溝の内部の基体上に選択
的にバリア層を形成することにより、従来のようにスパ
ッタリング法によりバリア層を成膜した場合に接続孔の
底部でカバレッジが悪くなる問題がなくなる。このた
め、接続孔および／または配線溝を電解めっき法などに
よりＣｕまたはＡｇ系の導電材料で良好に埋め込むこと
ができる。また、ＣｕまたはＡｇ系の導電材料が接触す
る接続孔および／または配線溝の内周面を窒化シリコン
や窒化酸化シリコンなどで形成することにより、この導
電材料の酸化を防止することができる。In the present invention constructed as described above, the barrier layer is selectively formed on the substrate inside the connection hole and / or the wiring groove by the conventional sputtering method. When the film is formed, the problem of poor coverage at the bottom of the connection hole is eliminated. Therefore, the connection hole and / or the wiring groove can be satisfactorily buried with a Cu or Ag-based conductive material by an electrolytic plating method or the like. Further, by forming the inner peripheral surface of the connection hole and / or the wiring groove with which the Cu or Ag-based conductive material comes into contact with silicon nitride, silicon nitride oxide, or the like, oxidation of the conductive material can be prevented.

【００１９】[0019]

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。Embodiments of the present invention will be described below with reference to the drawings. In all the drawings of the embodiments, the same or corresponding portions are denoted by the same reference numerals.

【００２０】図１〜図７はこの発明の第１の実施形態に
よるＬＳＩの製造方法を示す。FIGS. 1 to 7 show an LSI manufacturing method according to the first embodiment of the present invention.

【００２１】この第１の実施形態においては、まず、図
１に示すように、通常のＬＳＩ製造工程によってＳｉ基
板１に素子分離領域２、ゲート絶縁膜３、ゲート電極
４、ＳｉＯ2 からなるサイドウォール５、ソース領域お
よびドレイン領域を構成する拡散層６、７などを形成す
る。In the first embodiment, first, as shown in FIG. 1, an element isolation region 2, a gate insulating film 3, a gate electrode 4, and a side surface composed of SiO 2 are formed on a Si substrate 1 by a normal LSI manufacturing process. A wall 5, diffusion layers 6 and 7 constituting a source region and a drain region, and the like are formed.

【００２２】次に、図２に示すように、基板全面に層間
絶縁膜８を成膜する。この層間絶縁膜８としては、例え
ば膜厚が６００ｎｍのＳｉＯ2 膜を用いる。ＣＶＤ法に
よるこのＳｉＯ2 膜の成膜条件の一例を挙げると、反応
ガスとしてテトラエトキシシラン（ＴＥＯＳ）を用い、
その流量を５０ｓｃｃｍとし、圧力を４０Ｐａ、温度を
７２０℃とする。この層間絶縁膜８としては、低誘電率
薄膜を用いることもできる。この低誘電率薄膜として
は、例えば、フルオロカーボン、アモルファステフロ
ン、フッ化アリールエーテル、フッ化ポリイミド、アリ
ールエーテル、ＢＣＢ、アモルファスカーボン、サイド
トップ（商品名）などの薄膜を用いることができる。こ
れらの有機系膜はスピンコーターで塗布成膜することが
でき、成膜後例えば３５０℃程度でキュアする。このと
き、あらかじめ上述のようなＳｉＯ2膜をＣＶＤ法によ
り例えば２００ｎｍの膜厚に成膜してからこれらの有機
系膜を塗布するのが好ましい。低誘電率薄膜としては、
アモルファステフロンやＦＬＡＲＥ（商品名）などの膜
を成膜してもよい。Next, as shown in FIG. 2, an interlayer insulating film 8 is formed on the entire surface of the substrate. As the interlayer insulating film 8, for example, an SiO 2 film having a thickness of 600 nm is used. As an example of the conditions for forming the SiO 2 film by the CVD method, tetraethoxysilane (TEOS) is used as a reaction gas,
The flow rate is 50 sccm, the pressure is 40 Pa, and the temperature is 720 ° C. As the interlayer insulating film 8, a low dielectric constant thin film can be used. As the low dielectric constant thin film, for example, a thin film such as fluorocarbon, amorphous Teflon, fluorinated aryl ether, fluorinated polyimide, aryl ether, BCB, amorphous carbon, and side top (trade name) can be used. These organic films can be applied and formed by a spin coater, and cured at, for example, about 350 ° C. after the film formation. At this time, it is preferable to previously form the above-mentioned SiO 2 film to a thickness of, for example, 200 nm by the CVD method and then apply these organic films. As a low dielectric constant thin film,
A film such as amorphous Teflon or FLARE (trade name) may be formed.

【００２３】次に、層間絶縁膜８上に例えば減圧ＣＶＤ
（ＬＰＣＶＤ）法やプラズマＣＶＤ法などによりＳｉＮ
膜９を成膜する。このＳｉＮ膜９の膜厚は例えば１００
ｎｍとする。ＬＰＣＶＤ法によるこのＳｉＮ膜９の成膜
条件の一例を挙げると、反応ガスとしてＳｉＨ2 Ｃｌ2
とＮＨ3 とＮ2 との混合ガスを用い、それらの流量をそ
れぞれ０．０５ｓｌｍ、０．２ｓｌｍおよび０．２ｓｌ
ｍとし、圧力を７０Ｐａ、温度を７６０℃とする。ま
た、プラズマＣＶＤ法によるこのＳｉＮ膜９の成膜条件
の一例を挙げると、反応ガスとしてＳｉＨ4 とＮＨ4 と
Ｎ2 との混合ガスを用い、それらの流量をそれぞれ２６
５ｓｃｃｍ、１００ｓｃｃｍおよび４０００ｓｃｃｍと
し、圧力を５６５Ｐａ、温度を４００℃とする。Next, for example, low pressure CVD is performed on the interlayer insulating film 8.
(LPCVD) method, plasma CVD method, etc.
The film 9 is formed. The thickness of the SiN film 9 is, for example, 100
nm. As an example of the conditions for forming the SiN film 9 by the LPCVD method, SiH 2 Cl 2 is used as a reaction gas.
And a mixed gas of NH 3 and N 2, and their flow rates are set to 0.05 slm, 0.2 slm and 0.2 slm, respectively.
m, the pressure is 70 Pa, and the temperature is 760 ° C. As an example of the conditions for forming the SiN film 9 by the plasma CVD method, a mixed gas of SiH 4 , NH 4, and N 2 is used as a reaction gas, and the flow rates thereof are each 26.
The pressure is 565 Pa and the temperature is 400 ° C. at 5 sccm, 100 sccm and 4000 sccm.

【００２４】次に、図３に示すように、ＳｉＮ膜９上に
リソグラフィーにより接続孔形成用の所定形状のレジス
トパターン（図示せず）を形成した後、このレジストパ
ターンをマスクとしてＳｉＮ膜９を例えば反応性イオン
エッチング（ＲＩＥ）法でエッチングすることにより開
口部１０を形成する。次に、このレジストパターンを除
去した後、例えばＣＶＤ法により基板全面に層間絶縁膜
１１を成膜する。この層間絶縁膜１１としては、層間絶
縁膜８と同様なものを用いることができ、層間絶縁膜８
と同様な方法により成膜することができる。次に、この
層間絶縁膜１１の表面を例えばＣＭＰ法により研磨して
平坦化する。このＣＭＰ法による研磨条件の一例を挙げ
ると、研磨材（スラリー）として過酸化水素水にシリカ
を懸濁させたものを用い、スラリー流量を２０ｓｃｃｍ
とし、研磨ヘッド圧力を４．０ｐｓｉ、ウエーハ回転数
を２０ｒｐｍ、ヘッド回転数を２０ｒｐｍとする。Next, as shown in FIG. 3, after a resist pattern (not shown) having a predetermined shape for forming a connection hole is formed on the SiN film 9 by lithography, the SiN film 9 is formed using the resist pattern as a mask. For example, the opening 10 is formed by etching by a reactive ion etching (RIE) method. Next, after removing the resist pattern, an interlayer insulating film 11 is formed on the entire surface of the substrate by, for example, a CVD method. As the interlayer insulating film 11, the same one as the interlayer insulating film 8 can be used.
The film can be formed by the same method as described above. Next, the surface of the interlayer insulating film 11 is polished and flattened by, for example, a CMP method. As an example of polishing conditions by the CMP method, a polishing agent (slurry) in which silica is suspended in a hydrogen peroxide solution is used, and the slurry flow rate is 20 sccm.
The polishing head pressure is 4.0 psi, the wafer rotation speed is 20 rpm, and the head rotation speed is 20 rpm.

【００２５】次に、図４に示すように、層間絶縁膜１１
上にリソグラフィーにより配線溝形成用の所定形状のレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクとして層間絶縁膜１１を例えばＲＩ
Ｅ法でエッチングすることにより配線溝１２を形成す
る。このエッチングの際には、ＳｉＮ膜９がエッチング
ストッパーとして働く。さらに、このＳｉＮ膜９が露出
してからは、このＳｉＮ膜９をマスクとして層間絶縁膜
８をエッチングすることにより接続孔１３を形成する。
層間絶縁膜８、１１としてＳｉＯ2 膜を用いる場合、Ｒ
ＩＥ法によるこのＳｉＯ2 膜のエッチング条件の一例を
挙げると、エッチングガスとしてＣ4 Ｆ8を用い、その
流量を５０ｓｃｃｍとし、圧力を２Ｐａとし、ＲＦパワ
ーを１２００Ｗとする。また、層間絶縁膜８、１１とし
て、上述の有機系低誘電率薄膜を用いる場合、ＲＩＥ法
によるこの有機系低誘電率薄膜のエッチング条件の一例
を挙げると、エッチングガスとしてＣＨＦ3 とＯ2 とＨ
ｅとの混合ガスを用い、それらの流量をそれぞれ５ｓｃ
ｃｍ、５０ｓｃｃｍおよび２００ｓｃｃｍとし、ＲＦパ
ワーを５００Ｗ、温度を−１０℃とする。この有機系低
誘電率薄膜の成膜前にＳｉＯ2 膜を成膜する場合には、
この有機系低誘電率薄膜のエッチング後、ＳｉＯ2 膜の
エッチングを上記の条件で行う。Next, as shown in FIG.
After a resist pattern (not shown) having a predetermined shape for forming a wiring groove is formed thereon by lithography, the interlayer insulating film 11 is formed by, for example, RI using the resist pattern as a mask.
The wiring groove 12 is formed by etching using the E method. At the time of this etching, the SiN film 9 functions as an etching stopper. Further, after the SiN film 9 is exposed, the connection hole 13 is formed by etching the interlayer insulating film 8 using the SiN film 9 as a mask.
When an SiO 2 film is used as the interlayer insulating films 8 and 11, R
As an example of conditions for etching the SiO 2 film by the IE method, C 4 F 8 is used as an etching gas, the flow rate is set to 50 sccm, the pressure is set to 2 Pa, and the RF power is set to 1200 W. When the above-mentioned organic low dielectric constant thin film is used as the interlayer insulating films 8 and 11, an example of etching conditions of the organic low dielectric constant thin film by the RIE method is CHF 3 and O 2 as etching gases. H
e, and the flow rate thereof is 5 sc each.
cm, 50 sccm, and 200 sccm, the RF power is 500 W, and the temperature is −10 ° C. When forming a SiO 2 film before forming the organic low-k film,
After the etching of the organic low dielectric constant thin film, the SiO 2 film is etched under the above conditions.

【００２６】次に、例えばＬＰＣＶＤ法やプラズマＣＶ
Ｄ法などにより基板全面にＳｉＮ膜１４を成膜する。こ
のＳｉＮ膜１４の膜厚は例えば１００ｎｍとする。この
ＳｉＮ膜１４の成膜条件はＳｉＮ膜９の成膜条件と同様
である。次に、このＳｉＮ膜１４を例えばＲＩＥ法でエ
ッチバックすることにより、配線溝１２および接続孔１
３の側壁にのみこのＳｉＮ膜１４を残す。ＲＩＥ法によ
るこのＳｉＮ膜１４のエッチング条件の一例を挙げる
と、エッチングガスとしてＣＦ4 とＯ2 とＡｒとの混合
ガスを用い、それらの流量をそれぞれ１００ｓｃｃｍ、
１０ｓｃｃｍおよび１０ｓｃｃｍとし、圧力を２Ｐａ、
ＲＦパワーを１２００Ｗとする。Next, for example, LPCVD or plasma CV
The SiN film 14 is formed on the entire surface of the substrate by the D method or the like. The thickness of the SiN film 14 is, for example, 100 nm. The conditions for forming the SiN film 14 are the same as those for forming the SiN film 9. Next, the SiN film 14 is etched back by, for example, the RIE method, so that the wiring groove 12 and the connection hole 1 are
The SiN film 14 is left only on the side wall 3. As an example of the conditions for etching the SiN film 14 by the RIE method, a mixed gas of CF 4 , O 2, and Ar is used as an etching gas, and the flow rates thereof are 100 sccm, respectively.
10 sccm and 10 sccm, pressure 2Pa,
The RF power is 1200 W.

【００２７】次に、図５に示すように、無電解めっき法
により接続孔１３の内部に露出した拡散層７上に選択的
にＴｉ膜１５およびＴｉＮ膜１６をバリア層として順次
成膜する。これらの膜の膜厚の一例を挙げると、Ｔｉ膜
１５は３０ｎｍ、ＴｉＮ膜１６は７０ｎｍである。ま
た、無電解めっき法によるＴｉ膜１５の成膜時に用いる
薬液の例を挙げると、硫酸チタンに触媒反応物質として
ＰｄＳを添加したものや硫酸チタンにＨＣＨＯおよびＨ
2 Ｏを添加したものなどである。無電解めっき法による
ＴｉＮ膜１６の成膜時に用いる薬液の例を挙げると、Ｎ
Ｈ4 ＯＨまたはＨＮＯ3 を含む硫酸チタンに触媒反応物
質としてＰｄＳを添加したものや硫酸チタンにＨＣＨＯ
およびＮＨ4 ＯＨを添加したものなどである。Next, as shown in FIG. 5, a Ti film 15 and a TiN film 16 are sequentially formed as barrier layers on the diffusion layer 7 exposed inside the connection holes 13 by electroless plating. To give an example of the thickness of these films, the Ti film 15 has a thickness of 30 nm, and the TiN film 16 has a thickness of 70 nm. Examples of the chemical solution used for forming the Ti film 15 by the electroless plating method include titanium sulfate obtained by adding PdS as a catalytic reactant to titanium sulfate and HCHO and H
And the like to which 2 O is added. An example of a chemical solution used for forming the TiN film 16 by the electroless plating method is as follows.
PdS added as a catalytic reactant to titanium sulfate containing H 4 OH or HNO 3 or HCHO added to titanium sulfate
And NH 4 OH.

【００２８】次に、例えばスパッタリング法により基板
全面にＣｕ膜（図示せず）を成膜する。このＣｕ膜の膜
厚は例えば１０ｎｍ程度である。スパッタリング法によ
るこのＣｕ膜の成膜条件の一例を挙げると、Ｃｕターゲ
ットを用い、プロセスガスとしてＡｒを用い、その流量
を４０ｓｃｃｍ、圧力を０．６７Ｐａ、温度を３００℃
とする。Next, a Cu film (not shown) is formed on the entire surface of the substrate by, for example, a sputtering method. The thickness of the Cu film is, for example, about 10 nm. As an example of the conditions for forming the Cu film by the sputtering method, a Cu target is used, Ar is used as a process gas, the flow rate is 40 sccm, the pressure is 0.67 Pa, and the temperature is 300 ° C.
And

【００２９】次に、図６に示すように、このＣｕ膜をシ
ードレイヤーとして電解めっき法により配線形成用のＣ
ｕ膜１７を基板全面に成膜する。このＣｕ膜１７は配線
溝１２および接続孔１３が完全に埋め込まれる膜厚に成
膜する。このＣｕ膜１７の膜厚は具体的には例えば６０
０ｎｍである。シードレイヤーとしてのＣｕ膜は、この
配線形成用のＣｕ膜１７の成膜時に一体化する。電解め
っき法によるＣｕ膜１７の成膜条件の一例を挙げると、
めっき液としてＣｕＳＯ4 ＋５Ｈ2 Ｏを用い、温度を３
０℃、印加電圧を１０Ｖ、電流を３０ｍＡ／ｄｍ2 とす
る。Next, as shown in FIG. 6, the Cu film is used as a seed layer to form a C
A u film 17 is formed on the entire surface of the substrate. The Cu film 17 is formed to a thickness that completely fills the wiring groove 12 and the connection hole 13. Specifically, the thickness of the Cu film 17 is, for example, 60
0 nm. The Cu film as a seed layer is integrated when the Cu film 17 for forming the wiring is formed. An example of the conditions for forming the Cu film 17 by the electrolytic plating method is as follows.
Using CuSO 4 + 5H 2 O as the plating solution,
At 0 ° C., the applied voltage is 10 V, and the current is 30 mA / dm 2 .

【００３０】次に、ＣＭＰ法により研磨を行って不要部
分のＣｕ膜１７を除去することにより、接続孔１３の内
部にのみこのＣｕ膜１７を残す。これによって、図７に
示すように、配線溝１２および接続孔１３に埋め込まれ
た、いわゆるデュアルダマシン（Dual Damascene）構造
のＣｕ配線が形成される。このＣＭＰ法による研磨条件
の一例を挙げると、研磨材（スラリー）として過酸化水
素水にＦｅ（ＮＯ3 ）を懸濁させたものを用い、その流
量を２０ｓｃｃｍとし、研磨ヘッド圧力を４．０ｐｓ
ｉ、ウエーハ回転数を２０ｒｐｍ、ヘッド回転数を２０
ｒｐｍとする。Next, the unnecessary portion of the Cu film 17 is removed by polishing by the CMP method, so that the Cu film 17 is left only inside the connection hole 13. As a result, as shown in FIG. 7, a Cu wiring having a so-called Dual Damascene structure embedded in the wiring groove 12 and the connection hole 13 is formed. As an example of polishing conditions by the CMP method, a polishing agent (slurry) obtained by suspending Fe (NO 3 ) in a hydrogen peroxide solution, the flow rate is set to 20 sccm, and the polishing head pressure is set to 4.0 ps.
i, wafer rotation speed 20 rpm, head rotation speed 20
rpm.

【００３１】この後、例えばスパッタリング法により、
Ｃｕ配線の酸化防止膜としてキャッピングＴｉＮ膜１８
を基板全面に成膜する。このキャッピングＴｉＮ膜１８
の膜厚は例えば３０ｎｍである。スパッタリング法によ
るこのキャッピングＴｉＮ膜１８の成膜条件の一例を挙
げると、Ｔｉターゲットを用い、プロセスガスとしてＡ
ｒとＮ2 との混合ガスを用い、それらの流量をそれぞれ
３０ｓｃｃｍおよび１００ｓｃｃｍとし、圧力を０．６
７Ｐａ、温度を１５０℃とする。この後、このキャッピ
ングＴｉＮ膜１８を例えばＲＩＥ法により所定形状にパ
ターニングする。ＲＩＥ法によるこのキャッピングＴｉ
Ｎ膜１８のエッチング条件の一例を挙げると、エッチン
グガスとしてＢＣｌ3 とＣｌ2 との混合ガスを用い、そ
れらの流量をそれぞれ６０ｓｃｃｍおよび９０ｓｃｃｍ
とし、圧力を２Ｐａ、ＲＦパワーを１２００Ｗとする。Thereafter, for example, by a sputtering method,
Capping TiN film 18 as oxidation preventing film for Cu wiring
Is formed on the entire surface of the substrate. This capping TiN film 18
Is, for example, 30 nm. As an example of the film forming conditions of the capping TiN film 18 by the sputtering method, a Ti target is used and A is used as a process gas.
A mixed gas of r and N 2 was used, their flow rates were 30 sccm and 100 sccm, respectively, and the pressure was 0.6
7 Pa and the temperature is 150 ° C. Thereafter, the capping TiN film 18 is patterned into a predetermined shape by, for example, RIE. This capping Ti by RIE method
As an example of the etching conditions of the N film 18, a mixed gas of BCl 3 and Cl 2 is used as an etching gas, and the flow rates thereof are 60 sccm and 90 sccm, respectively.
The pressure is 2 Pa and the RF power is 1200 W.

【００３２】この後、通常のＬＳＩ製造工程により、上
層の配線の形成などの必要な工程を経て、目的とするＬ
ＳＩを完成させる。Thereafter, through a necessary process such as formation of an upper layer wiring by a normal LSI manufacturing process,
Complete the SI.

【００３３】以上のように、この第１の実施形態によれ
ば、Ｃｕ配線のバリア層としてのＴｉ膜１５およびＴｉ
Ｎ膜１６を無電解めっき法により接続孔１３の内部の拡
散層７上に選択的に形成していることにより、従来のよ
うにバリア層をスパッタリング法により形成する場合に
接続孔１３の底部でカバレッジが悪くなる問題がなくな
るため、Ｃｕ膜１７による配線溝１２および接続孔１３
の埋め込みを良好に行うことができる。また、配線溝１
２および接続孔１３の内周面はすべてＳｉＮ膜１４、９
により覆われているため、層間絶縁膜８、１１としてＳ
ｉＯ2 膜などの酸化膜を用いる場合にこれらの配線溝１
２および接続孔１３に埋め込まれたＣｕ膜１７が酸化さ
れる問題を防止することができる。また、すでに述べた
ように、Ｃｕは比抵抗が小さく、エレクトロマイグレー
ション耐性も優れている。これらの理由により、信頼性
が良好で低抵抗のＣｕによるデュアルダマシン配線を得
ることができる。そして、これによって、信頼性が高
く、高速動作可能な高性能のＬＳＩを高歩留まりで実現
することができる。As described above, according to the first embodiment, the Ti film 15 and the Ti
Since the N film 16 is selectively formed on the diffusion layer 7 inside the connection hole 13 by the electroless plating method, when the barrier layer is formed by the sputtering method as in the related art, the bottom of the connection hole 13 is formed. Since the problem of poor coverage is eliminated, the wiring groove 12 and the connection hole 13 formed by the Cu film 17 are removed.
Can be satisfactorily embedded. In addition, wiring groove 1
2 and the inner peripheral surfaces of the connection holes 13 are all SiN films 14, 9
, The interlayer insulating films 8 and 11
When an oxide film such as an iO 2 film is used, these wiring grooves 1
2 and the Cu film 17 embedded in the connection hole 13 can be prevented from being oxidized. Further, as described above, Cu has a low specific resistance and an excellent electromigration resistance. For these reasons, it is possible to obtain a dual damascene wiring made of Cu with good reliability and low resistance. Thus, a high-performance LSI with high reliability and high-speed operation can be realized with a high yield.

【００３４】次に、この発明の第２の実施形態によるＬ
ＳＩの製造方法について説明する。Next, according to the second embodiment of the present invention, L
A method for manufacturing an SI will be described.

【００３５】図８に示すように、この第２の実施形態に
おいては、第１の実施形態における配線形成用のＣｕ膜
１７の代わりにＡｇ膜１９を用いる。このＡｇ膜１９
は、Ｃｕ膜１７と同様に電解めっき法により成膜する。
このＡｇ膜１９の膜厚は例えば６００ｎｍである。この
電解めっき法によるＡｇ膜１９の成膜条件の一例を挙げ
ると、硝酸銀、炭酸ナトリウムおよびリン酸ナトリウム
含有浴を用い、浴温度を３０℃、印加電圧を１０Ｖ、電
流密度を３０ｍＡ／ｄｍ2 とする。その他のことは第１
の実施形態と同様であるので、説明を省略する。As shown in FIG. 8, in the second embodiment, an Ag film 19 is used in place of the Cu film 17 for forming a wiring in the first embodiment. This Ag film 19
Is formed by an electrolytic plating method similarly to the Cu film 17.
The thickness of the Ag film 19 is, for example, 600 nm. As an example of the conditions for forming the Ag film 19 by this electrolytic plating method, a bath containing silver nitrate, sodium carbonate and sodium phosphate is used, the bath temperature is 30 ° C., the applied voltage is 10 V, and the current density is 30 mA / dm 2 . I do. Other things are number one
Since the third embodiment is the same as the first embodiment, the description is omitted.

【００３６】この第２の実施形態によれば、Ａｇ配線を
用いる場合に、第１の実施形態と同様な利点を得ること
ができる。According to the second embodiment, the same advantages as those of the first embodiment can be obtained when an Ag wiring is used.

【００３７】次に、この発明の第３の実施形態によるＬ
ＳＩの製造方法について説明する。Next, according to the third embodiment of the present invention, L
A method for manufacturing an SI will be described.

【００３８】この第３の実施形態においては、第１の実
施形態と同様に工程を進めて、接続孔１３の形成まで行
った後、図９に示すように、無電解めっき法により接続
孔１３の内部に露出した拡散層７上に選択的にＴｉ膜１
５を成膜する。このＴｉ膜１５の膜厚は例えば３０ｎｍ
である。この無電解めっき法によるＴｉ膜１５の成膜時
に用いる薬液は第１の実施形態と同様である。In the third embodiment, the process is performed in the same manner as in the first embodiment to complete the formation of the connection hole 13, and then, as shown in FIG. 9, the connection hole 13 is formed by electroless plating. Ti film 1 is selectively formed on diffusion layer 7 exposed inside
5 is formed. The thickness of the Ti film 15 is, for example, 30 nm.
It is. The chemical used for forming the Ti film 15 by the electroless plating method is the same as in the first embodiment.

【００３９】次に、図１０に示すように、窒素またはア
ンモニア雰囲気中でＳｉ基板１の熱処理を行うことによ
り、Ｔｉ膜１５の表面を窒化してＴｉＮ膜１６を形成す
るとともに、Ｔｉ膜１５とＳｉ基板１とを反応させてＴ
ｉＳｉ2 膜２０を形成する。この熱処理は、例えば６５
０℃で３０秒行う。Next, as shown in FIG. 10, the surface of the Ti film 15 is nitrided to form a TiN film 16 by performing a heat treatment on the Si substrate 1 in a nitrogen or ammonia atmosphere. Reaction with Si substrate 1
An iSi 2 film 20 is formed. This heat treatment is performed, for example, at 65
Perform at 0 ° C. for 30 seconds.

【００４０】この後、第１の実施形態と同様にして、シ
ードレイヤーとしてのＣｕ膜の成膜以降の工程を進め、
図１１に示すように、目的とするＬＳＩを完成させる。Thereafter, in the same manner as in the first embodiment, the steps after the formation of the Cu film as the seed layer are advanced.
As shown in FIG. 11, a target LSI is completed.

【００４１】この第３の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。これに加え
て、この第３の実施形態によれば、Ｔｉ膜１５の表面を
窒化してＴｉＮ膜１６を形成することによりバリア層を
ＴｉＮ／Ｔｉ構造としていることにより安定なバリア層
を得ることができるとともに、Ｔｉ膜１５とＳｉ基板１
とを反応させてＴｉＳｉ2 膜２０を形成していることに
よりＣｕ配線のコンタクト抵抗の低減および安定化を図
ることができることから、ＬＳＩの信頼性のより一層の
向上を図ることができる。According to the third embodiment, advantages similar to those of the first embodiment can be obtained. In addition, according to the third embodiment, a stable barrier layer can be obtained by forming the TiN film 16 by nitriding the surface of the Ti film 15 to form a TiN / Ti structure. And the Ti film 15 and the Si substrate 1
And by forming the TiSi 2 film 20, the contact resistance of the Cu wiring can be reduced and stabilized, so that the reliability of the LSI can be further improved.

【００４２】次に、この発明の第４の実施形態によるＬ
ＳＩの製造方法について説明する。Next, L according to the fourth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.

【００４３】図１２に示すように、この第４の実施形態
においては、第３の実施形態における配線形成用のＣｕ
膜１７の代わりにＡｇ膜１９を用いる。このＡｇ膜１９
は、Ｃｕ膜１７と同様に電解めっき法により成膜する。
このＡｇ膜１９の膜厚は例えば６００ｎｍである。この
電解めっき法によるＡｇ膜１９の成膜条件は第２の実施
形態と同様である。その他のことは第３の実施形態と同
様であるので、説明を省略する。As shown in FIG. 12, in the fourth embodiment, the Cu for forming the wiring in the third embodiment is used.
An Ag film 19 is used instead of the film 17. This Ag film 19
Is formed by an electrolytic plating method similarly to the Cu film 17.
The thickness of the Ag film 19 is, for example, 600 nm. The conditions for forming the Ag film 19 by this electrolytic plating method are the same as in the second embodiment. Other points are the same as in the third embodiment, and a description thereof will be omitted.

【００４４】この第４の実施形態によれば、Ａｇ配線を
用いる場合に、第１の実施形態と同様な利点を得ること
ができる。According to the fourth embodiment, when the Ag wiring is used, the same advantages as those of the first embodiment can be obtained.

【００４５】次に、この発明の第５の実施形態によるＬ
ＳＩの製造方法について説明する。Next, L according to the fifth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.

【００４６】この第５の実施形態においては、第１の実
施形態と同様に工程を進めて、接続孔１３の形成まで行
った後、図１３に示すように、電解めっき法により接続
孔１３の内部に露出した拡散層７上に選択的にＴｉ膜１
５を成膜する。このＴｉ膜１５の膜厚は例えば３０ｎｍ
である。この電解めっき法によるＴｉ膜１５の成膜条件
の一例を挙げると、薬液として硫酸チタンを用い、温度
を３０℃、印加電圧を１０Ｖ、電流密度を３０ｍＡ／ｄ
ｍ2 とする。In the fifth embodiment, the process is performed in the same manner as in the first embodiment, and the steps up to the formation of the connection hole 13 are performed. Then, as shown in FIG. The Ti film 1 is selectively formed on the diffusion layer 7 exposed inside.
5 is formed. The thickness of the Ti film 15 is, for example, 30 nm.
It is. As an example of conditions for forming the Ti film 15 by this electrolytic plating method, titanium sulfate is used as a chemical solution, the temperature is 30 ° C., the applied voltage is 10 V, and the current density is 30 mA / d.
and m 2.

【００４７】次に、第１の実施形態と同様にして、シー
ドレイヤーとしてのＣｕ膜の成膜以降の工程を進め、図
１４に示すように、目的とするＬＳＩを完成させる。Next, in the same manner as in the first embodiment, the steps subsequent to the formation of the Cu film as the seed layer are advanced to complete the target LSI as shown in FIG.

【００４８】この第５の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。また、配線形
成用のＣｕ膜１７を電解めっき法により成膜して配線溝
１２および接続孔１３を埋め込む際には、Ｔｉ膜１５と
の間でＴｉ原子およびＣｕ原子の相互拡散が生じること
から、高温スパッタリング法やリフロー法などでＣｕを
埋め込む場合に比べて高い埋め込み歩留まりを得ること
ができ、ＬＳＩの信頼性の向上および製造コストの低減
を図ることができる。According to the fifth embodiment, advantages similar to those of the first embodiment can be obtained. Further, when a Cu film 17 for forming a wiring is formed by electrolytic plating to fill the wiring groove 12 and the connection hole 13, mutual diffusion of Ti atoms and Cu atoms with the Ti film 15 occurs. As a result, a higher burying yield can be obtained as compared with a case where Cu is buried by a high-temperature sputtering method, a reflow method, or the like, and the reliability of the LSI can be improved and the manufacturing cost can be reduced.

【００４９】次に、この発明の第６の実施形態によるＬ
ＳＩの製造方法について説明する。Next, L according to the sixth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.

【００５０】この第６の実施形態においては、Ｔｉ膜１
５を気相めっき法により成膜する。この気相めっき法に
よるＴｉ膜１５の成膜条件の一例を挙げると、めっきガ
スとしてＴｉＣｌ4 とＨ2 との混合ガスを用い、その流
量を４ｓｌｍとし、基板加熱温度を８００℃とする。そ
の他のことは第１の実施形態と同様であるので、説明を
省略する。In the sixth embodiment, the Ti film 1
5 is formed by a vapor phase plating method. As an example of the conditions for forming the Ti film 15 by the vapor phase plating method, a mixed gas of TiCl 4 and H 2 is used as a plating gas, the flow rate is 4 slm, and the substrate heating temperature is 800 ° C. Other points are the same as those of the first embodiment, and the description is omitted.

【００５１】この第６の実施形態によれば、第１の実施
形態と同様な利点を得ることができる。According to the sixth embodiment, the same advantages as in the first embodiment can be obtained.

【００５２】次に、この発明の第７の実施形態によるＬ
ＳＩの製造方法について説明する。Next, L according to the seventh embodiment of the present invention will be described.
A method for manufacturing an SI will be described.

【００５３】図１５に示すように、この第７の実施形態
においては、第５の実施形態における配線形成用のＣｕ
膜１７の代わりにＡｇ膜１９を用いる。このＡｇ膜１９
は、Ｃｕ膜１７と同様に電解めっき法により成膜する。
このＡｇ膜１９の膜厚は例えば６００ｎｍである。この
電解めっき法によるＡｇ膜１９の成膜条件は第２の実施
形態と同様である。その他のことは第５の実施形態と同
様であるので、説明を省略する。As shown in FIG. 15, in the seventh embodiment, the Cu for forming the wiring in the fifth embodiment is used.
An Ag film 19 is used instead of the film 17. This Ag film 19
Is formed by an electrolytic plating method similarly to the Cu film 17.
The thickness of the Ag film 19 is, for example, 600 nm. The conditions for forming the Ag film 19 by this electrolytic plating method are the same as in the second embodiment. Other points are the same as in the fifth embodiment, and a description thereof will not be repeated.

【００５４】この第７の実施形態によれば、Ａｇ配線を
用いる場合に、第１の実施形態と同様な利点を得ること
ができる。According to the seventh embodiment, when the Ag wiring is used, the same advantages as those of the first embodiment can be obtained.

【００５５】次に、この発明の第８の実施形態によるＬ
ＳＩの製造方法について説明する。Next, L according to the eighth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.

【００５６】この第８の実施形態においては、第１の実
施形態と同様に工程を進めて、接続孔１３の形成まで行
った後、図１６に示すように、電解めっき法により接続
孔１３の内部に露出した拡散層７上に選択的にＲｈ膜２
１を成膜する。このＲｈ膜２１の膜厚は例えば３０ｎｍ
である。この電解めっき法によるＲｈ膜２１の成膜条件
の一例を挙げると、薬液として、硫酸に金属ロジウムを
硫酸塩またはリン酸塩として添加したものを用い、温度
を３０℃、印加電圧を５Ｖ、電流密度を１０ｍＡ／ｄｍ
2 とする。このＲｈ膜２１は、Ｔｉ膜に比べて電解めっ
き時の電流効率が高く、耐食性も高いため、有利であ
る。In the eighth embodiment, the process is performed in the same manner as in the first embodiment, and after the formation of the connection hole 13 is performed, as shown in FIG. 16, the connection hole 13 is formed by electrolytic plating. Rh film 2 is selectively formed on diffusion layer 7 exposed inside.
1 is formed. The thickness of the Rh film 21 is, for example, 30 nm.
It is. As an example of the conditions for forming the Rh film 21 by the electrolytic plating method, a chemical solution obtained by adding rhodium metal as a sulfate or phosphate to sulfuric acid is used at a temperature of 30 ° C., an applied voltage of 5 V, and an electric current. Density is 10mA / dm
Assume 2 . The Rh film 21 is advantageous because it has higher current efficiency during electrolytic plating and higher corrosion resistance than the Ti film.

【００５７】次に、第１の実施形態と同様にして、シー
ドレイヤーとしてのＣｕ膜の成膜以降の工程を進め、図
１７に示すように、目的とするＬＳＩを完成させる。Next, in the same manner as in the first embodiment, the steps after the formation of the Cu film as the seed layer are advanced to complete the target LSI as shown in FIG.

【００５８】この第８の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。According to the eighth embodiment, advantages similar to those of the first embodiment can be obtained.

【００５９】次に、この発明の第９の実施形態によるＬ
ＳＩの製造方法について説明する。Next, L according to the ninth embodiment of the present invention will be described.
A method for manufacturing an SI will be described.

【００６０】図１８に示すように、この第９の実施形態
においては、第８の実施形態における配線形成用のＣｕ
膜１７の代わりにＡｇ膜１９を用いる。このＡｇ膜１９
は、Ｃｕ膜１７と同様に電解めっき法により成膜する。
このＡｇ膜１９の膜厚は例えば６００ｎｍである。この
電解めっき法によるＡｇ膜１９の成膜条件は第２の実施
形態と同様である。その他のことは第８の実施形態と同
様であるので、説明を省略する。As shown in FIG. 18, in the ninth embodiment, the Cu for forming the wiring in the eighth embodiment is used.
An Ag film 19 is used instead of the film 17. This Ag film 19
Is formed by an electrolytic plating method similarly to the Cu film 17.
The thickness of the Ag film 19 is, for example, 600 nm. The conditions for forming the Ag film 19 by this electrolytic plating method are the same as in the second embodiment. Other points are the same as in the eighth embodiment, and a description thereof will not be repeated.

【００６１】この第９の実施形態によれば、Ａｇ配線を
用いる場合に、第１の実施形態と同様な利点を得ること
ができる。According to the ninth embodiment, the same advantages as in the first embodiment can be obtained when an Ag wiring is used.

【００６２】次に、この発明の第１０の実施形態による
ＬＳＩの製造方法について説明する。Next, an LSI manufacturing method according to the tenth embodiment of the present invention will be described.

【００６３】この第１０の実施形態においては、第１の
実施形態と同様に工程を進めて、接続孔１３の形成まで
行った後、図１９に示すように、電解めっき法により接
続孔１３の内部に露出した拡散層７上に選択的にＰｔ膜
２２を成膜する。このＰｔ膜２２の膜厚は例えば３０ｎ
ｍである。この電解めっき法によるＰｔ膜２２の成膜条
件の一例を挙げると、薬液として、塩化白金酸とリン酸
アンモニウムとリン酸ナトリウムとからなり、それらの
組成がそれぞれ４ｇ／リットル、２０ｇ／リットルおよ
び１００ｇ／リットル、温度を８０℃、印加電圧を４
Ｖ、電流密度を１ｍＡ／ｄｍ2 とする。このＰｔ膜２２
は、Ｒｈ膜２１と同様に、Ｔｉ膜に比べて電解めっき時
の電流効率が高く、耐食性も高いため、有利である。In the tenth embodiment, the process is performed in the same manner as in the first embodiment, and after forming the connection holes 13, as shown in FIG. 19, the connection holes 13 are formed by electrolytic plating. A Pt film 22 is selectively formed on the diffusion layer 7 exposed inside. The thickness of the Pt film 22 is, for example, 30 n.
m. As an example of the conditions for forming the Pt film 22 by this electrolytic plating method, a chemical solution is composed of chloroplatinic acid, ammonium phosphate and sodium phosphate, and their compositions are 4 g / liter, 20 g / liter and 100 g, respectively. / Liter, temperature 80 ° C, applied voltage 4
V, and the current density is 1 mA / dm 2 . This Pt film 22
Is advantageous in that, like the Rh film 21, the current efficiency during electrolytic plating is higher and the corrosion resistance is higher than that of the Ti film.

【００６４】次に、第１の実施形態と同様にして、シー
ドレイヤーとしてのＣｕ膜の成膜以降の工程を進め、図
２０に示すように、目的とするＬＳＩを完成させる。Next, in the same manner as in the first embodiment, the steps after the formation of the Cu film as the seed layer are advanced to complete the target LSI as shown in FIG.

【００６５】この第１０の実施形態によっても、第１の
実施形態と同様な利点を得ることができる。According to the tenth embodiment, advantages similar to those of the first embodiment can be obtained.

【００６６】次に、この発明の第１１の実施形態による
ＬＳＩの製造方法について説明する。Next, an LSI manufacturing method according to the eleventh embodiment of the present invention will be described.

【００６７】図２１に示すように、この第１１の実施形
態においては、第１０の実施形態における配線形成用の
Ｃｕ膜１７の代わりにＡｇ膜１９を用いる。このＡｇ膜
１９は、Ｃｕ膜１７と同様に電解めっき法により成膜す
る。このＡｇ膜１９の膜厚は例えば６００ｎｍである。
この電解めっき法によるＡｇ膜１９の成膜条件は第２の
実施形態と同様である。その他のことは第１０の実施形
態と同様であるので、説明を省略する。As shown in FIG. 21, in the eleventh embodiment, an Ag film 19 is used instead of the Cu film 17 for forming a wiring in the tenth embodiment. This Ag film 19 is formed by electrolytic plating in the same manner as the Cu film 17. The thickness of the Ag film 19 is, for example, 600 nm.
The conditions for forming the Ag film 19 by this electrolytic plating method are the same as in the second embodiment. Other points are the same as in the tenth embodiment, and a description thereof will be omitted.

【００６８】この第１１の実施形態によれば、Ａｇ配線
を用いる場合に、第１の実施形態と同様な利点を得るこ
とができる。According to the eleventh embodiment, when the Ag wiring is used, the same advantages as those of the first embodiment can be obtained.

【００６９】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above embodiments, and various modifications based on the technical idea of the present invention are possible.

【００７０】例えば、上述の第１〜第１１の実施形態に
おいて挙げた数値、材料、構造、基板、原料、プロセス
などはあくまでも例に過ぎず、必要に応じて、これらと
異なる数値、材料、構造、基板、原料、プロセスなどを
用いてもよい。For example, the numerical values, materials, structures, substrates, raw materials, processes, and the like described in the first to eleventh embodiments are merely examples, and different numerical values, materials, and structures may be used as necessary. , A substrate, a raw material, a process, or the like may be used.

【００７１】[0071]

【発明の効果】以上説明したように、この発明による半
導体装置によれば、接続孔および／または配線溝の内部
の基体上に選択的にバリア層が設けられていることによ
り、接続孔および／または配線溝に良好に埋め込まれた
良好なＣｕまたはＡｇ系配線を得ることができ、高速で
信頼性が高い高性能の半導体装置を実現することができ
る。As described above, according to the semiconductor device of the present invention, since the barrier layer is selectively provided on the base inside the connection hole and / or the wiring groove, the connection hole and / or the wiring hole can be formed. Alternatively, a good Cu or Ag-based wiring satisfactorily embedded in the wiring groove can be obtained, and a high-speed, high-reliability, high-performance semiconductor device can be realized.

【００７２】また、この発明による半導体装置の製造方
法によれば、接続孔および／または配線溝の内部の基体
上に選択的にバリア層を形成するようにしていることに
より、接続孔および／または配線溝に良好に埋め込まれ
た良好なＣｕまたはＡｇ系配線を得ることができ、高速
で信頼性が高い高性能の半導体装置を製造することがで
きる。Further, according to the method of manufacturing a semiconductor device of the present invention, the barrier layer is selectively formed on the base inside the connection hole and / or the wiring groove. Good Cu or Ag-based wiring satisfactorily embedded in the wiring groove can be obtained, and a high-speed, high-reliability, high-performance semiconductor device can be manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 1 is a cross-sectional view for explaining an LSI manufacturing method according to a first embodiment of the present invention.

【図２】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention.

【図３】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention.

【図４】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;

【図５】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;

【図６】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 6 is a sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;

【図７】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 7 is a sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;

【図８】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining the LSI manufacturing method according to the second embodiment of the present invention;

【図９】この発明の第３の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining an LSI manufacturing method according to a third embodiment of the present invention.

【図１０】この発明の第３の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining the LSI manufacturing method according to the third embodiment of the present invention.

【図１１】この発明の第３の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 11 is a cross-sectional view for explaining the LSI manufacturing method according to the third embodiment of the present invention.

【図１２】この発明の第４の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 12 is a cross-sectional view for explaining the LSI manufacturing method according to the fourth embodiment of the present invention.

【図１３】この発明の第５の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 13 is a sectional view for explaining the LSI manufacturing method according to the fifth embodiment of the present invention;

【図１４】この発明の第５の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 14 is a sectional view for explaining the LSI manufacturing method according to the fifth embodiment of the present invention;

【図１５】この発明の第７の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 15 is a sectional view for explaining the LSI manufacturing method according to the seventh embodiment of the present invention;

【図１６】この発明の第８の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 16 is a sectional view for explaining the LSI manufacturing method according to the eighth embodiment of the present invention;

【図１７】この発明の第８の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 17 is a sectional view for explaining the LSI manufacturing method according to the eighth embodiment of the present invention;

【図１８】この発明の第９の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 18 is a sectional view for explaining the LSI manufacturing method according to the ninth embodiment of the present invention;

【図１９】この発明の第１０の実施形態によるＬＳＩの
製造方法を説明するための断面図である。FIG. 19 is a sectional view for explaining the LSI manufacturing method according to the tenth embodiment of the present invention;

【図２０】この発明の第１０の実施形態によるＬＳＩの
製造方法を説明するための断面図である。FIG. 20 is a sectional view for explaining the LSI manufacturing method according to the tenth embodiment of the present invention;

【図２１】この発明の第１１の実施形態によるＬＳＩの
製造方法を説明するための断面図である。FIG. 21 is a sectional view for explaining the LSI manufacturing method according to the eleventh embodiment of the present invention;

【図２２】従来の電解めっき法または無電解めっき法に
よるＣｕ配線の形成方法を説明するための断面図であ
る。FIG. 22 is a cross-sectional view for explaining a conventional method for forming a Cu wiring by an electrolytic plating method or an electroless plating method.

【符号の説明】[Explanation of symbols]

１・・・Ｓｉ基板、８、１１・・・層間絶縁膜、９、１
４・・・ＳｉＮ膜、１２・・・配線溝、１３・・・接続
孔、１５・・・Ｔｉ膜、１６・・・ＴｉＮ膜、１７・・
・Ｃｕ膜、１８・・・キャッピングＴｉＮ膜、１９・・
・Ａｇ膜、２０・・・ＴｉＳｉ2 膜、２１・・・Ｒｈ
膜、２２・・・Ｐｔ膜1 ... Si substrate, 8, 11 ... Interlayer insulating film, 9, 1
4 ... SiN film, 12 ... wiring groove, 13 ... connection hole, 15 ... Ti film, 16 ... TiN film, 17 ...
・ Cu film, 18 ・ ・ ・ Capping TiN film, 19 ・ ・
· Ag film, 20 ··· TiSi 2 film, 21 ··· Rh
Film, 22 ... Pt film

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH14 HH33 JJ01 JJ07 JJ11 JJ18 JJ21 JJ32 JJ33 KK01 KK27 MM02 MM05 MM13 NN03 NN07 PP06 PP15 PP16 PP27 PP28 QQ08 QQ09 QQ13 QQ25 QQ48 QQ70 QQ73 QQ78 RR04 RR06 RR08 RR21 RR22 RR24 SS01 SS02 SS04 SS11 SS13 SS15 SS22 TT02 TT04 TT06 TT07 XX01 XX02 XX18 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference) SS02 SS04 SS11 SS13 SS15 SS22 TT02 TT04 TT06 TT07 XX01 XX02 XX18

Claims (18)

【特許請求の範囲】[Claims] 【請求項１】 接続孔および／または配線溝にＣｕまた
はＡｇ系の導電材料がバリア層を介して埋め込まれた半
導体装置であって、 上記接続孔および／または配線溝の内部の基体上に選択
的に上記バリア層が設けられていることを特徴とする半
導体装置。1. A semiconductor device in which a Cu or Ag-based conductive material is embedded in a connection hole and / or a wiring groove via a barrier layer, wherein the semiconductor device is selected on a substrate inside the connection hole and / or the wiring groove. A semiconductor device comprising the barrier layer described above. 【請求項２】 上記バリア層は上記基体の表面を還元す
ることができる導電材料からなることを特徴とする請求
項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said barrier layer is made of a conductive material capable of reducing the surface of said base. 【請求項３】 上記バリア層は無電解めっき法により形
成されたものであることを特徴とする請求項１記載の半
導体装置。3. The semiconductor device according to claim 1, wherein said barrier layer is formed by an electroless plating method. 【請求項４】 上記バリア層は電解めっき法により形成
されたものであることを特徴とする請求項１記載の半導
体装置。4. The semiconductor device according to claim 1, wherein said barrier layer is formed by an electrolytic plating method. 【請求項５】 上記バリア層は気相めっき法により形成
されたものであることを特徴とする請求項１記載の半導
体装置。5. The semiconductor device according to claim 1, wherein said barrier layer is formed by a vapor phase plating method. 【請求項６】 上記バリア層はＴｉ、Ｒｈ、Ｐｔ、Ｔｉ
Ｎ／Ｔｉ、ＴｉＮ／ＲｈまたはＴｉＮ／Ｐｔからなるこ
とを特徴とする請求項１記載の半導体装置。6. The barrier layer is made of Ti, Rh, Pt, Ti.
2. The semiconductor device according to claim 1, comprising N / Ti, TiN / Rh or TiN / Pt. 【請求項７】 上記バリア層はＴａ、ＴａＮまたはＴａ
Ｎ／Ｔａからなることを特徴とする請求項１記載の半導
体装置。7. The barrier layer is made of Ta, TaN or Ta.
2. The semiconductor device according to claim 1, comprising N / Ta. 【請求項８】 上記導電材料が接触する上記接続孔およ
び／または配線溝の内周面が窒化シリコンまたは窒化酸
化シリコンからなることを特徴とする請求項１記載の半
導体装置。8. The semiconductor device according to claim 1, wherein an inner peripheral surface of said connection hole and / or wiring groove with which said conductive material contacts is made of silicon nitride or silicon nitride oxide. 【請求項９】 上記接続孔および／または配線溝に埋め
込まれた上記導電材料の上に酸化防止膜が設けられてい
ることを特徴とする請求項１記載の半導体装置。9. The semiconductor device according to claim 1, wherein an antioxidant film is provided on the conductive material embedded in the connection hole and / or the wiring groove. 【請求項１０】 接続孔および／または配線溝にＣｕま
たはＡｇ系の導電材料がバリア層を介して埋め込まれた
半導体装置の製造方法であって、 上記接続孔および／または配線溝の内部の基体上に選択
的に上記バリア層を形成するようにしたことを特徴とす
る半導体装置の製造方法。10. A method for manufacturing a semiconductor device in which a Cu or Ag-based conductive material is embedded in a connection hole and / or a wiring groove via a barrier layer, wherein a substrate inside the connection hole and / or the wiring groove is provided. A method for manufacturing a semiconductor device, wherein the barrier layer is selectively formed thereon. 【請求項１１】 上記バリア層は上記基体の表面を還元
することができる導電材料からなることを特徴とする請
求項１０記載の半導体装置の製造方法。11. The method according to claim 10, wherein said barrier layer is made of a conductive material capable of reducing the surface of said base. 【請求項１２】 上記バリア層を無電解めっき法により
形成するようにしたことを特徴とする請求項１０記載の
半導体装置の製造方法。12. The method according to claim 10, wherein said barrier layer is formed by an electroless plating method. 【請求項１３】 上記バリア層を電解めっき法により形
成するようにしたことを特徴とする請求項１０記載の半
導体装置の製造方法。13. The method according to claim 10, wherein said barrier layer is formed by an electrolytic plating method. 【請求項１４】 上記バリア層を気相めっき法により形
成するようにしたことを特徴とする請求項１０記載の半
導体装置の製造方法。14. The method according to claim 10, wherein said barrier layer is formed by a vapor phase plating method. 【請求項１５】 上記バリア層はＴｉ、Ｒｈ、Ｐｔ、Ｔ
ｉＮ／Ｔｉ、ＴｉＮ／ＲｈまたはＴｉＮ／Ｐｔからなる
ことを特徴とする請求項１０記載の半導体装置の製造方
法。15. The barrier layer is made of Ti, Rh, Pt, T
The method of manufacturing a semiconductor device according to claim 10, comprising iN / Ti, TiN / Rh, or TiN / Pt. 【請求項１６】 上記バリア層はＴａ、ＴａＮまたはＴ
ａＮ／Ｔａからなることを特徴とする請求項１０記載の
半導体装置の製造方法。16. The barrier layer is made of Ta, TaN or T.
11. The method of manufacturing a semiconductor device according to claim 10, comprising aN / Ta. 【請求項１７】 上記導電材料が接触する上記接続孔お
よび／または配線溝の内周面が窒化シリコンまたは窒化
酸化シリコンからなることを特徴とする請求項１０記載
の半導体装置の製造方法。17. The method according to claim 10, wherein an inner peripheral surface of the connection hole and / or the wiring groove with which the conductive material contacts is made of silicon nitride or silicon nitride oxide. 【請求項１８】 上記接続孔および／または配線溝に埋
め込まれた上記導電材料の上に酸化防止膜を形成するよ
うにしたことを特徴とする請求項１０記載の半導体装置
の製造方法。18. The method of manufacturing a semiconductor device according to claim 10, wherein an oxidation preventing film is formed on the conductive material embedded in the connection hole and / or the wiring groove.
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