JP2000138353A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JP2000138353A JP2000138353A JP10312823A JP31282398A JP2000138353A JP 2000138353 A JP2000138353 A JP 2000138353A JP 10312823 A JP10312823 A JP 10312823A JP 31282398 A JP31282398 A JP 31282398A JP 2000138353 A JP2000138353 A JP 2000138353A
- Authority
- JP
- Japan
- Prior art keywords
- trench region
- forming
- insulating film
- film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 コンタクト領域の位置が浅く、且つ電荷保持
特性が優れた半導体記憶装置およびその製造方法を提供
するものである。 【解決手段】 Ｐ型シリコン基板１中にトレンチ領域６
が形成され、トレンチ領域６の下部および側壁下部には
誘電体膜７が形成され、トレンチ領域６の側壁上部には
第１の絶縁膜９およびコンタクト領域が形成され、トレ
ンチ領域６内は導電体膜８が形成されている。また、Ｐ
型シリコン基板１中にはトレンチ領域６の一部にかけ
て、素子分離１０が形成され、さらに、Ｎ型のソース・
ドレイン拡散層１４が形成されている。導電体膜８およ
びソース・ドレイン拡散層１４は、トレンチ領域６の側
壁上部に形成されたコンタクト領域を介して電気的に接
続されている。Ｐ型シリコン基板１上には、シリコンオ
キシナイトライドからなるゲート絶縁膜１２が形成さ
れ、ゲート絶縁膜１２上にゲート電極１３が形成されて
いる。パスワード線１３ｂはトレンチ領域６上を通過し
ている。
特性が優れた半導体記憶装置およびその製造方法を提供
するものである。 【解決手段】 Ｐ型シリコン基板１中にトレンチ領域６
が形成され、トレンチ領域６の下部および側壁下部には
誘電体膜７が形成され、トレンチ領域６の側壁上部には
第１の絶縁膜９およびコンタクト領域が形成され、トレ
ンチ領域６内は導電体膜８が形成されている。また、Ｐ
型シリコン基板１中にはトレンチ領域６の一部にかけ
て、素子分離１０が形成され、さらに、Ｎ型のソース・
ドレイン拡散層１４が形成されている。導電体膜８およ
びソース・ドレイン拡散層１４は、トレンチ領域６の側
壁上部に形成されたコンタクト領域を介して電気的に接
続されている。Ｐ型シリコン基板１上には、シリコンオ
キシナイトライドからなるゲート絶縁膜１２が形成さ
れ、ゲート絶縁膜１２上にゲート電極１３が形成されて
いる。パスワード線１３ｂはトレンチ領域６上を通過し
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関する。
よびその製造方法に関する。
【０００２】
【従来の技術】図１３は、従来による半導体記憶装置に
おける断面図である。Ｐ型シリコン基板１中にＮ型プレ
ート拡散層１１および溝（トレンチ領域６）が形成さ
れ、トレンチ領域６の下部および側壁下部には誘電体膜
７が形成され、トレンチ領域６の側壁上部には寄生トラ
ンジスタをカットオフするための第１の絶縁膜９および
コンタクト領域が形成され、トレンチ領域６内はポリシ
リコンである導電体膜８が形成されている。Ｐ型シリコ
ン基板１中にはＮ型のソース・ドレイン拡散層１４が形
成されている。また、Ｐ型シリコン基板１上にゲート酸
化膜１２が形成され、ゲート酸化膜１２上にゲート電極
１３が形成されている。ゲート電極１３はワード線１３
ａおよびパスワード線１３ｂからなり、パスワード線１
３ｂはトレンチ領域６上を通過している。トレンチ領域
６上部の全面に、トレンチ領域６上を通過するゲート電
極１３のパスワード線１３ｂとトレンチ領域６内の導電
体膜８を電気的に分離するために素子分離１０が形成さ
れている。導電体膜８とソース・ドレイン拡散層１４を
接続するコンタクト領域が確保されている。さらに、Ｐ
型シリコン基板１、ゲート絶縁膜１２およびゲート電極
１３上に層間絶縁膜１５が堆積され、層間絶縁膜１５中
にコンタクト孔１６が形成されている。また、層間絶縁
膜１５上に配線１７が形成されている。
おける断面図である。Ｐ型シリコン基板１中にＮ型プレ
ート拡散層１１および溝（トレンチ領域６）が形成さ
れ、トレンチ領域６の下部および側壁下部には誘電体膜
７が形成され、トレンチ領域６の側壁上部には寄生トラ
ンジスタをカットオフするための第１の絶縁膜９および
コンタクト領域が形成され、トレンチ領域６内はポリシ
リコンである導電体膜８が形成されている。Ｐ型シリコ
ン基板１中にはＮ型のソース・ドレイン拡散層１４が形
成されている。また、Ｐ型シリコン基板１上にゲート酸
化膜１２が形成され、ゲート酸化膜１２上にゲート電極
１３が形成されている。ゲート電極１３はワード線１３
ａおよびパスワード線１３ｂからなり、パスワード線１
３ｂはトレンチ領域６上を通過している。トレンチ領域
６上部の全面に、トレンチ領域６上を通過するゲート電
極１３のパスワード線１３ｂとトレンチ領域６内の導電
体膜８を電気的に分離するために素子分離１０が形成さ
れている。導電体膜８とソース・ドレイン拡散層１４を
接続するコンタクト領域が確保されている。さらに、Ｐ
型シリコン基板１、ゲート絶縁膜１２およびゲート電極
１３上に層間絶縁膜１５が堆積され、層間絶縁膜１５中
にコンタクト孔１６が形成されている。また、層間絶縁
膜１５上に配線１７が形成されている。
【０００３】従来技術による半導体記憶装置における製
造工程について説明する。Ｐ型シリコン基板上に熱酸化
法により熱酸化膜を堆積し、熱酸化膜上にＣＶＤ法によ
りシリコン窒化膜およびシリコン酸化膜を堆積する。シ
リコン酸化膜上にレジストを塗布し、パターニングを行
う。シリコン酸化膜、シリコン窒化膜および熱酸化膜を
エッチングし、レジストを除去する。このエッチングさ
れたシリコン酸化膜をマスクとして、ＲＩＥにより深さ
７μｍのトレンチ領域を形成する。シリコン酸化膜はト
レンチ形成後剥離し、ＣＶＤ法および熱酸化膜により、
トレンチ領域内にシリコン窒化膜およびシリコン酸化膜
による積層膜である誘電体膜を形成する。Ａｓがドープ
されたアモルファスシリコンをトレンチ領域内にＣＶＤ
法により充填し、シリコン基板の上面より１μｍの深さ
までエッチングし、導電体膜の一部を形成する。さら
に、導電体膜と同等の深さまで誘電体膜をエッチングす
る。次に、トレンチ領域内およびシリコン窒化膜上にシ
リコン酸化膜をＣＶＤ法により堆積し、エッチングによ
りトレンチ領域の上部側壁に第１の絶縁膜を形成する。
次に、トレンチ領域内をＡｓがドープされたアモルファ
スシリコンでＣＶＤ法により充填し、エッチングし，導
電体膜の一部を形成する。エッチングにより第１の絶縁
膜の上部を除去し、トレンチ領域の側壁部分にコンタク
ト領域を形成する。その後再び、トレンチ領域内をＡｓ
がドープされたアモルファスシリコンでＣＶＤ法により
充填し、トレンチ領域内に導電体膜を形成する。
造工程について説明する。Ｐ型シリコン基板上に熱酸化
法により熱酸化膜を堆積し、熱酸化膜上にＣＶＤ法によ
りシリコン窒化膜およびシリコン酸化膜を堆積する。シ
リコン酸化膜上にレジストを塗布し、パターニングを行
う。シリコン酸化膜、シリコン窒化膜および熱酸化膜を
エッチングし、レジストを除去する。このエッチングさ
れたシリコン酸化膜をマスクとして、ＲＩＥにより深さ
７μｍのトレンチ領域を形成する。シリコン酸化膜はト
レンチ形成後剥離し、ＣＶＤ法および熱酸化膜により、
トレンチ領域内にシリコン窒化膜およびシリコン酸化膜
による積層膜である誘電体膜を形成する。Ａｓがドープ
されたアモルファスシリコンをトレンチ領域内にＣＶＤ
法により充填し、シリコン基板の上面より１μｍの深さ
までエッチングし、導電体膜の一部を形成する。さら
に、導電体膜と同等の深さまで誘電体膜をエッチングす
る。次に、トレンチ領域内およびシリコン窒化膜上にシ
リコン酸化膜をＣＶＤ法により堆積し、エッチングによ
りトレンチ領域の上部側壁に第１の絶縁膜を形成する。
次に、トレンチ領域内をＡｓがドープされたアモルファ
スシリコンでＣＶＤ法により充填し、エッチングし，導
電体膜の一部を形成する。エッチングにより第１の絶縁
膜の上部を除去し、トレンチ領域の側壁部分にコンタク
ト領域を形成する。その後再び、トレンチ領域内をＡｓ
がドープされたアモルファスシリコンでＣＶＤ法により
充填し、トレンチ領域内に導電体膜を形成する。
【０００４】続いて、アモルファスシリコンをエッチン
グによりシリコン基板表面より下に下げる。その後、シ
リコン基板をエッチングし、素子分離領域を形成する。
この時、トレンチ上にシリコン酸化膜が残る。トレンチ
領域の素子分離領域は、導電体膜とソース・ドレイン拡
散層のコンタクト領域である部分を塞がないように形成
する。素子分離領域にシリコン酸化膜をＣＶＤ法により
充填し、素子分離を形成する。シリコン窒化膜および熱
酸化膜を剥離し、Ｐ型シリコン基板上に犠牲酸化膜を堆
積し、リンのイオン注入によりＮ型プレート拡散層を形
成する。犠牲酸化膜を剥離し、熱酸化法によりシリコン
酸化膜であるゲート絶縁膜を形成する。ゲート絶縁膜上
にポリシリコンをＣＶＤ法により堆積し、エッチングに
よりゲート電極を形成する。ゲート電極をマスクとして
Ｐ型シリコン基板にリンをイオン注入し、ソース・ドレ
イン拡散層を形成する。ゲート絶縁膜をエッチングし、
Ｐ型シリコン基板、ゲート絶縁膜およびゲート電極上に
層間絶縁膜を堆積する。層間絶縁膜上にレジストを塗布
し、パターニングを行い、層間絶縁膜をエッチングしコ
ンタクト孔を形成し、その後レジストを除去する。コン
タクト孔を通して拡散層に接続する配線を形成する。
グによりシリコン基板表面より下に下げる。その後、シ
リコン基板をエッチングし、素子分離領域を形成する。
この時、トレンチ上にシリコン酸化膜が残る。トレンチ
領域の素子分離領域は、導電体膜とソース・ドレイン拡
散層のコンタクト領域である部分を塞がないように形成
する。素子分離領域にシリコン酸化膜をＣＶＤ法により
充填し、素子分離を形成する。シリコン窒化膜および熱
酸化膜を剥離し、Ｐ型シリコン基板上に犠牲酸化膜を堆
積し、リンのイオン注入によりＮ型プレート拡散層を形
成する。犠牲酸化膜を剥離し、熱酸化法によりシリコン
酸化膜であるゲート絶縁膜を形成する。ゲート絶縁膜上
にポリシリコンをＣＶＤ法により堆積し、エッチングに
よりゲート電極を形成する。ゲート電極をマスクとして
Ｐ型シリコン基板にリンをイオン注入し、ソース・ドレ
イン拡散層を形成する。ゲート絶縁膜をエッチングし、
Ｐ型シリコン基板、ゲート絶縁膜およびゲート電極上に
層間絶縁膜を堆積する。層間絶縁膜上にレジストを塗布
し、パターニングを行い、層間絶縁膜をエッチングしコ
ンタクト孔を形成し、その後レジストを除去する。コン
タクト孔を通して拡散層に接続する配線を形成する。
【０００５】
【発明が解決しようとする課題】従来、ストレージノー
ドとゲート電極を電気的に分離するためには、ストレー
ジノードとゲート電極の間に厚い酸化膜が必要であっ
た。この時、ストレージノードとシリコン基板のコンタ
クト面積を充分にとるために、ストレージノードとシリ
コン基板のコンタクトがトレンチ領域上面より深くな
り、ソース／ドレイン拡散層より下にかかる。このよう
な状態になると、Ｐ−ｗｅｌｌストレージノード間のジ
ャンクション空乏層がコンタクト領域にかかってしまう
ので、リーク電流量が増加し、メモリセルの電荷保持特
性が劣化するという問題があった。上記の問題を解決す
るためにソース／ドレイン拡散層を、ストレージノード
と基板のコンタクトよりも深い位置に形成することも考
えられるが、トランスファートランジスタのパンチスル
ー耐圧が劣化してしまう。本発明の目的は、コンタクト
領域の位置が浅く、且つ電荷保持特性が優れた半導体記
憶装置およびその製造方法を提供するものである。
ドとゲート電極を電気的に分離するためには、ストレー
ジノードとゲート電極の間に厚い酸化膜が必要であっ
た。この時、ストレージノードとシリコン基板のコンタ
クト面積を充分にとるために、ストレージノードとシリ
コン基板のコンタクトがトレンチ領域上面より深くな
り、ソース／ドレイン拡散層より下にかかる。このよう
な状態になると、Ｐ−ｗｅｌｌストレージノード間のジ
ャンクション空乏層がコンタクト領域にかかってしまう
ので、リーク電流量が増加し、メモリセルの電荷保持特
性が劣化するという問題があった。上記の問題を解決す
るためにソース／ドレイン拡散層を、ストレージノード
と基板のコンタクトよりも深い位置に形成することも考
えられるが、トランスファートランジスタのパンチスル
ー耐圧が劣化してしまう。本発明の目的は、コンタクト
領域の位置が浅く、且つ電荷保持特性が優れた半導体記
憶装置およびその製造方法を提供するものである。
【０００６】
【課題を解決するための手段】この発明による半導体記
憶装置は、第一導電型の半導体基板と、前記半導体基板
の上面の所定の位置に形成され、且つ所定の深さを有す
るトレンチ領域と、前記トレンチ領域の所定の下部およ
び側壁下部に形成された誘電体膜と、前記トレンチ領域
の所定の側壁上部に形成された第１の絶縁膜と、前記ト
レンチ領域内を埋めるように形成された導電体膜と、前
記基板の上面から所定の深さに形成され且つ前記誘電体
膜に接している第二導電型のプレート拡散層と、前記半
導体基板および前記導電体膜上に形成されたゲート絶縁
膜と、前記第ゲート絶縁膜上に形成された第１のゲート
電極と、前記半導体基板表面に形成され且つ前記導電体
膜と前記トレンチ領域の表面で電気的に接続されている
ソース／ドレイン拡散層とにより構成されたトランジス
タと、前記導電体膜上に前記ゲート絶縁膜を介して形成
された第２のゲート電極とを具備し、前記ゲート絶縁膜
は、シリコンオキシナイトライド、またはＣＶＤ法によ
るシリコン酸化膜であることを特徴としている。この発
明による半導体記憶装置の製造方法は、第一導電型の半
導体基板の上面の所定の位置に形成され、且つ所定の深
さにトレンチ領域を形成する工程と、前記トレンチ領域
の下部および側壁下部に誘電体膜を形成する工程と、前
記トレンチ領域の側壁上部に第１の絶縁膜を形成する工
程と、前記トレンチ領域内に導電体膜を形成する工程
と、前記半導体基板の上面から所定の深さに第二導電型
のプレート拡散層を形成する工程と、前記半導体基板お
よび前記トレンチ領域上に、窒素を含む雰囲気中の熱酸
化により、または、ＣＶＤ法により、または、窒素をイ
オン注入により打ち込み、次いで熱酸化により、ゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の
ゲート電極を形成する工程と、前期第１のゲート電極を
マスクとしてイオン注入を行い、前記半導体基板中にソ
ース／ドレイン拡散層を形成する工程と、前期導電体膜
上の前期ゲート絶縁膜上に第２のゲート電極を形成する
工程とを具備することを特徴としている。
憶装置は、第一導電型の半導体基板と、前記半導体基板
の上面の所定の位置に形成され、且つ所定の深さを有す
るトレンチ領域と、前記トレンチ領域の所定の下部およ
び側壁下部に形成された誘電体膜と、前記トレンチ領域
の所定の側壁上部に形成された第１の絶縁膜と、前記ト
レンチ領域内を埋めるように形成された導電体膜と、前
記基板の上面から所定の深さに形成され且つ前記誘電体
膜に接している第二導電型のプレート拡散層と、前記半
導体基板および前記導電体膜上に形成されたゲート絶縁
膜と、前記第ゲート絶縁膜上に形成された第１のゲート
電極と、前記半導体基板表面に形成され且つ前記導電体
膜と前記トレンチ領域の表面で電気的に接続されている
ソース／ドレイン拡散層とにより構成されたトランジス
タと、前記導電体膜上に前記ゲート絶縁膜を介して形成
された第２のゲート電極とを具備し、前記ゲート絶縁膜
は、シリコンオキシナイトライド、またはＣＶＤ法によ
るシリコン酸化膜であることを特徴としている。この発
明による半導体記憶装置の製造方法は、第一導電型の半
導体基板の上面の所定の位置に形成され、且つ所定の深
さにトレンチ領域を形成する工程と、前記トレンチ領域
の下部および側壁下部に誘電体膜を形成する工程と、前
記トレンチ領域の側壁上部に第１の絶縁膜を形成する工
程と、前記トレンチ領域内に導電体膜を形成する工程
と、前記半導体基板の上面から所定の深さに第二導電型
のプレート拡散層を形成する工程と、前記半導体基板お
よび前記トレンチ領域上に、窒素を含む雰囲気中の熱酸
化により、または、ＣＶＤ法により、または、窒素をイ
オン注入により打ち込み、次いで熱酸化により、ゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の
ゲート電極を形成する工程と、前期第１のゲート電極を
マスクとしてイオン注入を行い、前記半導体基板中にソ
ース／ドレイン拡散層を形成する工程と、前期導電体膜
上の前期ゲート絶縁膜上に第２のゲート電極を形成する
工程とを具備することを特徴としている。
【０００７】この発明によれば、ストレージノードとソ
ース／ドレイン拡散層のコンタクト領域の位置をトレン
チ領域上面より浅い位置で形成でき、電荷保持特性に優
れたトレンチ領域キャパシタを有する半導体記憶装置が
できる。
ース／ドレイン拡散層のコンタクト領域の位置をトレン
チ領域上面より浅い位置で形成でき、電荷保持特性に優
れたトレンチ領域キャパシタを有する半導体記憶装置が
できる。
【０００８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。図１は、本発明による
第１の実施の形態の半導体記憶装置における断面図であ
る。Ｐ型シリコン基板１の所定の位置および所定の深さ
にＮ型プレート拡散層１０および溝（トレンチ領域６）
が形成されている。トレンチ領域６の下部および側壁下
部にはシリコン窒化膜およびシリコン酸化膜による積層
膜である誘電体膜７が形成されている。Ｎ型プレート拡
散層１１は、誘電体膜７と接する深さに形成され、キャ
パシタのＰ型シリコン基板１側の電圧を確保するための
ものである。トレンチ領域６の側壁上部には寄生トラン
ジスタをカットオフするための例えばシリコン酸化膜で
ある第１の絶縁膜９およびコンタクト領域が形成されて
いる。トレンチ領域６内は例えばＡｓがドープされたア
モルファスシリコンである導電体膜８が形成されてい
る。これによりトレンチ型キャパシタが形成されてい
る。また、Ｐ型シリコン基板１中にはトレンチ領域６の
一部を塞ぐように、第２の絶縁膜である例えばシリコン
酸化膜の素子分離１０が形成され、さらに、Ｎ型のソー
ス・ドレイン拡散層１４が形成されている。導電体膜８
およびソース・ドレイン拡散層１４は、トレンチ領域６
の側壁上部に形成されたコンタクト領域を介して電気的
に接続されている。Ｐ型シリコン基板１上には、シリコ
ンオキシナイトライドからなるゲート絶縁膜１２が形成
され、ゲート絶縁膜１２上にゲート電極１３が形成され
ている。ゲート電極１３はワード線１３ａおよびパスワ
ード線１３ｂからなり、パスワード線１３ｂはトレンチ
領域６上を通過している。Ｐ型シリコン基板１、ゲート
絶縁膜１２およびゲート電極１３上に例えばシリコン酸
化膜である層間絶縁膜１５が堆積されている。そして、
層間絶縁膜１５中に例えばポリシリコン膜であるコンタ
クト孔１６が形成され、層間絶縁膜１５上に配線１７が
形成され、ソース・ドレイン拡散層と電気的に接続され
ている。これにより、半導体記憶装置が形成されてい
る。
の実施の形態について説明する。図１は、本発明による
第１の実施の形態の半導体記憶装置における断面図であ
る。Ｐ型シリコン基板１の所定の位置および所定の深さ
にＮ型プレート拡散層１０および溝（トレンチ領域６）
が形成されている。トレンチ領域６の下部および側壁下
部にはシリコン窒化膜およびシリコン酸化膜による積層
膜である誘電体膜７が形成されている。Ｎ型プレート拡
散層１１は、誘電体膜７と接する深さに形成され、キャ
パシタのＰ型シリコン基板１側の電圧を確保するための
ものである。トレンチ領域６の側壁上部には寄生トラン
ジスタをカットオフするための例えばシリコン酸化膜で
ある第１の絶縁膜９およびコンタクト領域が形成されて
いる。トレンチ領域６内は例えばＡｓがドープされたア
モルファスシリコンである導電体膜８が形成されてい
る。これによりトレンチ型キャパシタが形成されてい
る。また、Ｐ型シリコン基板１中にはトレンチ領域６の
一部を塞ぐように、第２の絶縁膜である例えばシリコン
酸化膜の素子分離１０が形成され、さらに、Ｎ型のソー
ス・ドレイン拡散層１４が形成されている。導電体膜８
およびソース・ドレイン拡散層１４は、トレンチ領域６
の側壁上部に形成されたコンタクト領域を介して電気的
に接続されている。Ｐ型シリコン基板１上には、シリコ
ンオキシナイトライドからなるゲート絶縁膜１２が形成
され、ゲート絶縁膜１２上にゲート電極１３が形成され
ている。ゲート電極１３はワード線１３ａおよびパスワ
ード線１３ｂからなり、パスワード線１３ｂはトレンチ
領域６上を通過している。Ｐ型シリコン基板１、ゲート
絶縁膜１２およびゲート電極１３上に例えばシリコン酸
化膜である層間絶縁膜１５が堆積されている。そして、
層間絶縁膜１５中に例えばポリシリコン膜であるコンタ
クト孔１６が形成され、層間絶縁膜１５上に配線１７が
形成され、ソース・ドレイン拡散層と電気的に接続され
ている。これにより、半導体記憶装置が形成されてい
る。
【０００９】シリコンオキシナイトライドは多結晶シリ
コン上でより高耐圧であるため、ゲート電極１３のパス
ワード線１３ｂおよび導電体膜８の分離耐圧は十分であ
る。そのため、パスワード線１３ｂおよび導電体膜８を
電気的に分離するための絶縁膜である厚い酸化膜が必要
なくなり、言い換えれば、トレンチ領域６の全面を素子
分離で覆うことがないので、コンタクト領域をトレンチ
領域６上面のより浅い位置に形成することができる。コ
ンタクト領域が浅い位置に形成することができるので、
リーク電流を低く抑えられ、十分な電荷保持ができる。
また、ゲート絶縁膜１２にシリコンオキシナイトライド
を用いることにより、トレンチ領域６上面のゲート絶縁
膜１２の膜厚が均一化され、信頼性が向上される。ここ
では、ＣＶＤ法によるオキシナイトライドの例を記した
が、窒素をイオン注入し、その後熱酸化することによっ
て形成するオキシナイトライドを使ってもよい。図２〜
図１２は、本発明による第１の実施の形態の半導体記憶
装置における製造工程の断面図である。Ｐ型シリコン基
板１上に熱酸化法により熱酸化膜２を堆積し、熱酸化膜
２上にＣＶＤ法によりシリコン窒化膜３とシリコン酸化
膜４を堆積する。シリコン酸化膜４上にレジスト５を塗
布し、パターニングを行う（図２）。シリコン酸化膜
４、シリコン窒化膜３および熱酸化膜２をエッチング
し、レジスト５を除去する。このエッチングされたシリ
コン酸化膜４をマスクとして、ＲＩＥにより深さ７μｍ
のトレンチ領域６を形成する（図３）。シリコン酸化膜
４を剥離した後、ＣＶＤ法および熱酸化膜により、トレ
ンチ領域６内にシリコン窒化膜およびシリコン酸化膜に
よる積層膜である誘電体膜７を形成する（図４）。Ａｓ
がドープされたアモルファスシリコンをトレンチ領域６
内にＣＶＤ法により充填し、Ｐ型シリコン基板１の上面
より約１μｍの深さまでエッチングし、導電体膜８の一
部を形成する（図５）。さらに、導電体膜８と同等の深
さまで誘電体膜７をエッチングする。
コン上でより高耐圧であるため、ゲート電極１３のパス
ワード線１３ｂおよび導電体膜８の分離耐圧は十分であ
る。そのため、パスワード線１３ｂおよび導電体膜８を
電気的に分離するための絶縁膜である厚い酸化膜が必要
なくなり、言い換えれば、トレンチ領域６の全面を素子
分離で覆うことがないので、コンタクト領域をトレンチ
領域６上面のより浅い位置に形成することができる。コ
ンタクト領域が浅い位置に形成することができるので、
リーク電流を低く抑えられ、十分な電荷保持ができる。
また、ゲート絶縁膜１２にシリコンオキシナイトライド
を用いることにより、トレンチ領域６上面のゲート絶縁
膜１２の膜厚が均一化され、信頼性が向上される。ここ
では、ＣＶＤ法によるオキシナイトライドの例を記した
が、窒素をイオン注入し、その後熱酸化することによっ
て形成するオキシナイトライドを使ってもよい。図２〜
図１２は、本発明による第１の実施の形態の半導体記憶
装置における製造工程の断面図である。Ｐ型シリコン基
板１上に熱酸化法により熱酸化膜２を堆積し、熱酸化膜
２上にＣＶＤ法によりシリコン窒化膜３とシリコン酸化
膜４を堆積する。シリコン酸化膜４上にレジスト５を塗
布し、パターニングを行う（図２）。シリコン酸化膜
４、シリコン窒化膜３および熱酸化膜２をエッチング
し、レジスト５を除去する。このエッチングされたシリ
コン酸化膜４をマスクとして、ＲＩＥにより深さ７μｍ
のトレンチ領域６を形成する（図３）。シリコン酸化膜
４を剥離した後、ＣＶＤ法および熱酸化膜により、トレ
ンチ領域６内にシリコン窒化膜およびシリコン酸化膜に
よる積層膜である誘電体膜７を形成する（図４）。Ａｓ
がドープされたアモルファスシリコンをトレンチ領域６
内にＣＶＤ法により充填し、Ｐ型シリコン基板１の上面
より約１μｍの深さまでエッチングし、導電体膜８の一
部を形成する（図５）。さらに、導電体膜８と同等の深
さまで誘電体膜７をエッチングする。
【００１０】次に、トレンチ領域６内およびシリコン窒
化膜３上にシリコン酸化膜をＣＶＤ法により堆積し、異
方性エッチングによりトレンチ領域６の側壁に第１の絶
縁膜９を形成する（図６）。次に、再びトレンチ領域６
内をＡｓがドープされたアモルファスシリコンでＣＶＤ
法により充填し、エッチングし，導電体膜８の一部を形
成する。エッチングにより第１の絶縁膜９の上部を除去
し、トレンチ領域６の側壁部分にコンタクト領域を形成
する（図７）。そしてさらに、トレンチ領域６内をＡｓ
がドープされたアモルファスシリコンでＣＶＤ法により
充填し、トレンチ領域６内に導電体膜８を形成する。Ｐ
型シリコン基板１および導電体膜８を所望の形状にエッ
チングし、素子分離領域を形成する。素子分離領域にシ
リコン酸化膜をＣＶＤ法により充填し、素子分離１０を
形成する（図８）。シリコン窒化膜３および熱酸化膜２
を剥離し、Ｐ型シリコン基板１上に犠牲酸化膜を堆積
し、リンのイオン注入によりＮ型プレート拡散層１１を
形成する。犠牲酸化膜を剥離し、窒素を含む雰囲気中で
熱酸化を行い、シリコンオキシナイトライドのゲート絶
縁膜１２を形成する（図９）。ゲート絶縁膜１２上に例
えばポリシリコンをＣＶＤ法により堆積し、エッチング
によりゲート電極１３を形成する（図１０）。ゲート電
極１３をマスクとしてＰ型シリコン基板１にリンをイオ
ン注入し、ソース・ドレイン拡散層１４を形成する（図
１１）。Ｐ型シリコン基板１およびゲート電極１３上に
例えばシリコン酸化膜である層間絶縁膜１５を堆積す
る。層間絶縁膜１５上にレジストを塗布し、パターニン
グを行い、層間絶縁膜１５およびゲート絶縁膜１２をエ
ッチングしコンタクト孔１６を形成する。レジストを除
去した後、コンタクト孔１６にポリシリコン膜を埋め込
み、その後層間絶縁膜１５上部に配線１７を形成する
（図１２）。
化膜３上にシリコン酸化膜をＣＶＤ法により堆積し、異
方性エッチングによりトレンチ領域６の側壁に第１の絶
縁膜９を形成する（図６）。次に、再びトレンチ領域６
内をＡｓがドープされたアモルファスシリコンでＣＶＤ
法により充填し、エッチングし，導電体膜８の一部を形
成する。エッチングにより第１の絶縁膜９の上部を除去
し、トレンチ領域６の側壁部分にコンタクト領域を形成
する（図７）。そしてさらに、トレンチ領域６内をＡｓ
がドープされたアモルファスシリコンでＣＶＤ法により
充填し、トレンチ領域６内に導電体膜８を形成する。Ｐ
型シリコン基板１および導電体膜８を所望の形状にエッ
チングし、素子分離領域を形成する。素子分離領域にシ
リコン酸化膜をＣＶＤ法により充填し、素子分離１０を
形成する（図８）。シリコン窒化膜３および熱酸化膜２
を剥離し、Ｐ型シリコン基板１上に犠牲酸化膜を堆積
し、リンのイオン注入によりＮ型プレート拡散層１１を
形成する。犠牲酸化膜を剥離し、窒素を含む雰囲気中で
熱酸化を行い、シリコンオキシナイトライドのゲート絶
縁膜１２を形成する（図９）。ゲート絶縁膜１２上に例
えばポリシリコンをＣＶＤ法により堆積し、エッチング
によりゲート電極１３を形成する（図１０）。ゲート電
極１３をマスクとしてＰ型シリコン基板１にリンをイオ
ン注入し、ソース・ドレイン拡散層１４を形成する（図
１１）。Ｐ型シリコン基板１およびゲート電極１３上に
例えばシリコン酸化膜である層間絶縁膜１５を堆積す
る。層間絶縁膜１５上にレジストを塗布し、パターニン
グを行い、層間絶縁膜１５およびゲート絶縁膜１２をエ
ッチングしコンタクト孔１６を形成する。レジストを除
去した後、コンタクト孔１６にポリシリコン膜を埋め込
み、その後層間絶縁膜１５上部に配線１７を形成する
（図１２）。
【００１１】窒素を含む雰囲気で熱酸化を行い、シリコ
ンオキシナイトライドからなるゲート絶縁膜１３を形成
することにより、導電体膜８およびゲート電極１３を電
気的に分離できる分離耐圧の十分なゲート絶縁膜１２が
できる。分離耐圧が十分であるので、素子分離１０をト
レンチ領域６上部全面に形成する必要がなく、導電体膜
８とソース・ドレイン拡散層１４のコンタクト領域をト
レンチ領域６上面より浅い位置に形成できるので、リー
ク電流を低く抑えられ、十分な電荷保持ができる。ま
た、ゲート絶縁膜１２にシリコンオキシナイトライドを
用いることにより、トレンチ領域６上面のゲート絶縁膜
１２の膜厚が均一化され、信頼性が向上される。また、
周辺回路部において、ゲート絶縁膜にシリコンオキシナ
イトライドを用いると、Ｐ型不純物であるボロンをドー
ピングする際に、ボロンがゲート絶縁膜を突き抜けてシ
リコン基板に達し、しきい値を低下させてしまうのを防
止でき、微細化が可能となる。本発明による第２の実施
の形態の半導体記憶装置について説明する。第２の実施
の形態の半導体記憶装置の断面図は、第１の実施の形態
における図１と同様である。Ｐ型シリコン基板１の所定
の位置および所定の深さにＮ型プレート拡散層１０およ
びトレンチ領域６が形成されている。トレンチ領域６の
下部および側壁下部にはシリコン窒化膜およびシリコン
酸化膜による積層膜である誘電体膜７が形成されてい
る。Ｎ型プレート拡散層１１は、誘電体膜７と接する深
さに形成され、キャパシタのＰ型シリコン基板１側の電
圧を確保するためのものである。トレンチ領域６の側壁
上部には寄生トランジスタをカットオフするための例え
ばシリコン酸化膜である第１の絶縁膜９およびコンタク
ト領域が形成されている。トレンチ領域６内は例えばＡ
ｓがドープされたアモルファスシリコンである導電体膜
８が形成されている。これにより、トレンチ型キャパシ
タが形成されている。
ンオキシナイトライドからなるゲート絶縁膜１３を形成
することにより、導電体膜８およびゲート電極１３を電
気的に分離できる分離耐圧の十分なゲート絶縁膜１２が
できる。分離耐圧が十分であるので、素子分離１０をト
レンチ領域６上部全面に形成する必要がなく、導電体膜
８とソース・ドレイン拡散層１４のコンタクト領域をト
レンチ領域６上面より浅い位置に形成できるので、リー
ク電流を低く抑えられ、十分な電荷保持ができる。ま
た、ゲート絶縁膜１２にシリコンオキシナイトライドを
用いることにより、トレンチ領域６上面のゲート絶縁膜
１２の膜厚が均一化され、信頼性が向上される。また、
周辺回路部において、ゲート絶縁膜にシリコンオキシナ
イトライドを用いると、Ｐ型不純物であるボロンをドー
ピングする際に、ボロンがゲート絶縁膜を突き抜けてシ
リコン基板に達し、しきい値を低下させてしまうのを防
止でき、微細化が可能となる。本発明による第２の実施
の形態の半導体記憶装置について説明する。第２の実施
の形態の半導体記憶装置の断面図は、第１の実施の形態
における図１と同様である。Ｐ型シリコン基板１の所定
の位置および所定の深さにＮ型プレート拡散層１０およ
びトレンチ領域６が形成されている。トレンチ領域６の
下部および側壁下部にはシリコン窒化膜およびシリコン
酸化膜による積層膜である誘電体膜７が形成されてい
る。Ｎ型プレート拡散層１１は、誘電体膜７と接する深
さに形成され、キャパシタのＰ型シリコン基板１側の電
圧を確保するためのものである。トレンチ領域６の側壁
上部には寄生トランジスタをカットオフするための例え
ばシリコン酸化膜である第１の絶縁膜９およびコンタク
ト領域が形成されている。トレンチ領域６内は例えばＡ
ｓがドープされたアモルファスシリコンである導電体膜
８が形成されている。これにより、トレンチ型キャパシ
タが形成されている。
【００１２】また、Ｐ型シリコン基板１中にはトレンチ
領域６の一部にかけて、第２の絶縁膜である例えばシリ
コン酸化膜の素子分離１０が形成され、さらに、Ｎ型の
ソース・ドレイン拡散層１４が形成されている。導電体
膜８およびソース・ドレイン拡散層１４は、トレンチ領
域６の側壁上部に形成されたコンタクト領域を介して電
気的に接続されている。また、Ｐ型シリコン基板１上に
は、ＣＶＤ法により堆積されたシリコン酸化膜からなる
ゲート絶縁膜１２が形成され、ゲート絶縁膜１２上にゲ
ート電極１３が形成されている。ゲート電極１３はワー
ド線１３ａおよびパスワード線１３ｂからなり、パスワ
ード線１３ｂはトレンチ領域６上を通過している。Ｐ型
シリコン基板１、ゲート絶縁膜１２およびゲート電極１
３上に例えばシリコン酸化膜である層間絶縁膜１５が堆
積されている。そして、層間絶縁膜１５中に例えばポリ
シリコン膜であるコンタクト孔１６が形成され、層間絶
縁膜１５上に配線１７が形成され、ソース・ドレイン拡
散層１４と電気的に接続されている。これにより、半導
体記憶装置が形成されている。ＣＶＤ法により形成され
たシリコン酸化膜であるゲート絶縁膜は、熱酸化法で形
成されたシリコン酸化膜に比べ、多結晶シリコン上でよ
り高耐圧であるため、ゲート電極１３のパスワード線１
３ｂおよび導電体膜８の分離耐圧は十分である。そのた
め、パスワード線１３ｂおよび導電体膜８を電気的に分
離するための厚い酸化膜が必要なくなり、言い換えれ
ば、トレンチ領域の全面を素子分離で覆うことがないの
で、コンタクト領域をトレンチ領域５上面より浅い位置
に形成することができる。コンタクト領域が浅い位置に
形成することができるので、リーク電流を低く抑えら
れ、十分な電荷保持ができる。また、ゲート絶縁膜１２
にＣＶＤ法によりシリコン酸化膜を形成することによ
り、トレンチ領域６上面のゲート絶縁膜１２の膜厚が均
一化され、信頼性が向上される。
領域６の一部にかけて、第２の絶縁膜である例えばシリ
コン酸化膜の素子分離１０が形成され、さらに、Ｎ型の
ソース・ドレイン拡散層１４が形成されている。導電体
膜８およびソース・ドレイン拡散層１４は、トレンチ領
域６の側壁上部に形成されたコンタクト領域を介して電
気的に接続されている。また、Ｐ型シリコン基板１上に
は、ＣＶＤ法により堆積されたシリコン酸化膜からなる
ゲート絶縁膜１２が形成され、ゲート絶縁膜１２上にゲ
ート電極１３が形成されている。ゲート電極１３はワー
ド線１３ａおよびパスワード線１３ｂからなり、パスワ
ード線１３ｂはトレンチ領域６上を通過している。Ｐ型
シリコン基板１、ゲート絶縁膜１２およびゲート電極１
３上に例えばシリコン酸化膜である層間絶縁膜１５が堆
積されている。そして、層間絶縁膜１５中に例えばポリ
シリコン膜であるコンタクト孔１６が形成され、層間絶
縁膜１５上に配線１７が形成され、ソース・ドレイン拡
散層１４と電気的に接続されている。これにより、半導
体記憶装置が形成されている。ＣＶＤ法により形成され
たシリコン酸化膜であるゲート絶縁膜は、熱酸化法で形
成されたシリコン酸化膜に比べ、多結晶シリコン上でよ
り高耐圧であるため、ゲート電極１３のパスワード線１
３ｂおよび導電体膜８の分離耐圧は十分である。そのた
め、パスワード線１３ｂおよび導電体膜８を電気的に分
離するための厚い酸化膜が必要なくなり、言い換えれ
ば、トレンチ領域の全面を素子分離で覆うことがないの
で、コンタクト領域をトレンチ領域５上面より浅い位置
に形成することができる。コンタクト領域が浅い位置に
形成することができるので、リーク電流を低く抑えら
れ、十分な電荷保持ができる。また、ゲート絶縁膜１２
にＣＶＤ法によりシリコン酸化膜を形成することによ
り、トレンチ領域６上面のゲート絶縁膜１２の膜厚が均
一化され、信頼性が向上される。
【００１３】本発明による第２の実施の形態の半導体記
憶装置における製造工程について説明する。製造工程断
面図は、第１の実施の形態における図２〜図１２と同様
である。Ｐ型シリコン基板１上に熱酸化法により熱酸化
膜２を堆積し、熱酸化膜２上にＣＶＤ法によりシリコン
窒化膜３およびシリコン酸化膜４を堆積する。シリコン
酸化膜４上にレジスト５を塗布し、パターニングを行う
（図２）。シリコン酸化膜４、シリコン窒化膜３および
熱酸化膜２をエッチングし、レジスト５を除去する。こ
のエッチングされたシリコン酸化膜４をマスクとして、
ＲＩＥにより深さ７μｍのトレンチ領域６を形成する
（図３）。ＣＶＤ法および熱酸化法により、トレンチ領
域６内にシリコン窒化膜およびシリコン酸化膜による積
層膜である誘電体膜７を形成する（図４）。例えばＡｓ
がドープされたアモルファスシリコンをトレンチ領域６
内にＣＶＤ法により充填し、Ｐ型シリコン基板１の上面
より約１μｍの深さまでエッチングする（図５）。さら
に、アモルファスシリコンと同等の深さまで誘電体膜７
をエッチングする。次に、トレンチ領域６内およびシリ
コン窒化膜３上にシリコン酸化膜をＣＶＤ法により堆積
し、異方性エッチングによりトレンチ領域６の側壁に第
１の絶縁膜９を形成する（図６）。次に、再びトレンチ
領域６内をＡｓがドープされたアモルファスシリコンで
ＣＶＤ法により充填し、エッチングする。エッチングに
より第１の絶縁膜９の上部を除去し、トレンチ領域６の
側壁部分にコンタクト領域を形成する（図７）。そし
て、さらにトレンチ領域６内をＡｓがドープされたアモ
ルファスシリコンでＣＶＤ法により充填し、トレンチ領
域６内に導電体膜８を形成する。
憶装置における製造工程について説明する。製造工程断
面図は、第１の実施の形態における図２〜図１２と同様
である。Ｐ型シリコン基板１上に熱酸化法により熱酸化
膜２を堆積し、熱酸化膜２上にＣＶＤ法によりシリコン
窒化膜３およびシリコン酸化膜４を堆積する。シリコン
酸化膜４上にレジスト５を塗布し、パターニングを行う
（図２）。シリコン酸化膜４、シリコン窒化膜３および
熱酸化膜２をエッチングし、レジスト５を除去する。こ
のエッチングされたシリコン酸化膜４をマスクとして、
ＲＩＥにより深さ７μｍのトレンチ領域６を形成する
（図３）。ＣＶＤ法および熱酸化法により、トレンチ領
域６内にシリコン窒化膜およびシリコン酸化膜による積
層膜である誘電体膜７を形成する（図４）。例えばＡｓ
がドープされたアモルファスシリコンをトレンチ領域６
内にＣＶＤ法により充填し、Ｐ型シリコン基板１の上面
より約１μｍの深さまでエッチングする（図５）。さら
に、アモルファスシリコンと同等の深さまで誘電体膜７
をエッチングする。次に、トレンチ領域６内およびシリ
コン窒化膜３上にシリコン酸化膜をＣＶＤ法により堆積
し、異方性エッチングによりトレンチ領域６の側壁に第
１の絶縁膜９を形成する（図６）。次に、再びトレンチ
領域６内をＡｓがドープされたアモルファスシリコンで
ＣＶＤ法により充填し、エッチングする。エッチングに
より第１の絶縁膜９の上部を除去し、トレンチ領域６の
側壁部分にコンタクト領域を形成する（図７）。そし
て、さらにトレンチ領域６内をＡｓがドープされたアモ
ルファスシリコンでＣＶＤ法により充填し、トレンチ領
域６内に導電体膜８を形成する。
【００１４】Ｐ型シリコン基板１および導電体膜８を所
望の形状にエッチングし、素子分離領域を形成する。素
子分離領域に例えばシリコン酸化膜をＣＶＤ法により充
填し、素子分離１０を形成する（図８）。シリコン窒化
膜３および熱酸化膜２を剥離し、Ｐ型シリコン基板１上
に犠牲酸化膜を堆積し、リンのイオン注入によりＮ型プ
レート拡散層１１を形成する。犠牲酸化膜を剥離し、Ｃ
ＶＤ法によりシリコン酸化膜であるゲート絶縁膜１２を
形成する（図９）。ゲート絶縁膜１２上に例えばポリシ
リコンをＣＶＤ法により堆積し、エッチングによりゲー
ト電極１３を形成する（図１０）。ゲート電極１３をマ
スクとしてＰ型シリコン基板１にリンをイオン注入し、
ソース・ドレイン拡散層１４を形成する（図１１）。Ｐ
型シリコン基板１、ゲート絶縁膜１２およびゲート電極
１３上に例えばシリコン酸化膜である層間絶縁膜１５を
堆積する。層間絶縁膜１５上にレジストを塗布し、パタ
ーニングを行い、層間絶縁膜１５およびゲート絶縁膜１
２をエッチングしコンタクト孔１６を形成する。レジス
トを除去した後、コンタクト孔１６に例えばポリシリコ
ン膜を埋め込み、その後層間絶縁膜１５上に配線１７を
形成する（図１２）。
望の形状にエッチングし、素子分離領域を形成する。素
子分離領域に例えばシリコン酸化膜をＣＶＤ法により充
填し、素子分離１０を形成する（図８）。シリコン窒化
膜３および熱酸化膜２を剥離し、Ｐ型シリコン基板１上
に犠牲酸化膜を堆積し、リンのイオン注入によりＮ型プ
レート拡散層１１を形成する。犠牲酸化膜を剥離し、Ｃ
ＶＤ法によりシリコン酸化膜であるゲート絶縁膜１２を
形成する（図９）。ゲート絶縁膜１２上に例えばポリシ
リコンをＣＶＤ法により堆積し、エッチングによりゲー
ト電極１３を形成する（図１０）。ゲート電極１３をマ
スクとしてＰ型シリコン基板１にリンをイオン注入し、
ソース・ドレイン拡散層１４を形成する（図１１）。Ｐ
型シリコン基板１、ゲート絶縁膜１２およびゲート電極
１３上に例えばシリコン酸化膜である層間絶縁膜１５を
堆積する。層間絶縁膜１５上にレジストを塗布し、パタ
ーニングを行い、層間絶縁膜１５およびゲート絶縁膜１
２をエッチングしコンタクト孔１６を形成する。レジス
トを除去した後、コンタクト孔１６に例えばポリシリコ
ン膜を埋め込み、その後層間絶縁膜１５上に配線１７を
形成する（図１２）。
【００１５】ＣＶＤ法により形成されたシリコン酸化膜
からなるゲート絶縁膜１２を形成することにより、導電
体膜８およびゲート電極１３を電気的に分離できる分離
耐圧の十分なゲート絶縁膜１２ができる。分離耐圧が十
分であるので、素子分離１０をトレンチ領域６上部全面
に形成する必要がなく、導電体膜８とソース・ドレイン
拡散層１４のコンタクト領域をトレンチ領域６上面のよ
り浅い位置に形成できるので、リーク電流を低く抑えら
れ、十分な電荷保持ができる。また、ゲート絶縁膜１２
にＣＶＤ法でシリコン酸化膜を形成することにより、ト
レンチ領域６上面のゲート絶縁膜１２の膜厚が均一化さ
れ、信頼性が向上される。尚、本発明の実施の形態の説
明では、第一導電型の半導体をＰ型とし、第二導電型の
半導体をＮ型としたが、導電型はどちらでも構わない。
からなるゲート絶縁膜１２を形成することにより、導電
体膜８およびゲート電極１３を電気的に分離できる分離
耐圧の十分なゲート絶縁膜１２ができる。分離耐圧が十
分であるので、素子分離１０をトレンチ領域６上部全面
に形成する必要がなく、導電体膜８とソース・ドレイン
拡散層１４のコンタクト領域をトレンチ領域６上面のよ
り浅い位置に形成できるので、リーク電流を低く抑えら
れ、十分な電荷保持ができる。また、ゲート絶縁膜１２
にＣＶＤ法でシリコン酸化膜を形成することにより、ト
レンチ領域６上面のゲート絶縁膜１２の膜厚が均一化さ
れ、信頼性が向上される。尚、本発明の実施の形態の説
明では、第一導電型の半導体をＰ型とし、第二導電型の
半導体をＮ型としたが、導電型はどちらでも構わない。
【００１６】
【発明の効果】窒素を含む雰囲気で熱酸化を行い、シリ
コンオキシナイトライドからなるゲート絶縁膜１２、ま
たは、ＣＶＤ法によるシリコン酸化膜からなるゲート絶
縁膜１２を形成することにより、導電体膜８およびゲー
ト電極１３を電気的に分離できる分離耐圧の十分なゲー
ト絶縁膜１２ができる。分離耐圧が十分であるので、素
子分離１０をトレンチ領域６上部全面に形成する必要が
なく、導電体膜８とソース・ドレイン拡散層１４のコン
タクト領域をトレンチ領域６上面より浅い位置に形成で
きるので、リーク電流を低く抑えられ、十分な電荷保持
ができる。
コンオキシナイトライドからなるゲート絶縁膜１２、ま
たは、ＣＶＤ法によるシリコン酸化膜からなるゲート絶
縁膜１２を形成することにより、導電体膜８およびゲー
ト電極１３を電気的に分離できる分離耐圧の十分なゲー
ト絶縁膜１２ができる。分離耐圧が十分であるので、素
子分離１０をトレンチ領域６上部全面に形成する必要が
なく、導電体膜８とソース・ドレイン拡散層１４のコン
タクト領域をトレンチ領域６上面より浅い位置に形成で
きるので、リーク電流を低く抑えられ、十分な電荷保持
ができる。
【図１】本発明による第１の実施の形態の半導体記憶装
置における断面図
置における断面図
【図２】本発明による第１の実施の形態の半導体記憶装
置の製造工程における断面図
置の製造工程における断面図
【図３】本発明による第１の実施の形態の半導体記憶装
置の製造工程における断面図
置の製造工程における断面図
【図４】本発明による第１の実施の形態の半導体記憶装
置の製造工程における断面図
置の製造工程における断面図
【図５】本発明による第１の実施の形態の半導体記憶装
置の製造工程における断面図
置の製造工程における断面図
【図６】本発明による第１の実施の形態の半導体記憶装
置の製造工程における断面図
置の製造工程における断面図
【図７】本発明による第１の実施の形態の半導体記憶装
置の製造工程における断面図
置の製造工程における断面図
【図８】本発明による第１の実施の形態の半導体記憶装
置の製造工程における断面図
置の製造工程における断面図
【図９】本発明による第１の実施の形態の半導体記憶装
置の製造工程における断面図
置の製造工程における断面図
【図１０】本発明による第１の実施の形態の半導体記憶
装置の製造工程における断面図
装置の製造工程における断面図
【図１１】本発明による第１の実施の形態の半導体記憶
装置の製造工程における断面図
装置の製造工程における断面図
【図１２】本発明による第１の実施の形態の半導体記憶
装置の製造工程における断面図
装置の製造工程における断面図
【図１３】従来技術による半導体記憶装置における断面
図
図
１…Ｐ型シリコン基板 ２…熱酸化膜 ３…シリコン窒化膜 ４…シリコン酸化膜 ５…レジスト ６…トレンチ領域 ７…誘電体膜 ８…導電体膜 ９…第１の絶縁膜 １０…素子分離 １１…Ｎ型プレート拡散層 １２…ゲート絶縁膜 １３…ゲート電極 １３ａ…ワード線 １３ｂ…パスワード線 １４…ソース・ドレイン拡散層 １５…層間絶縁膜 １６…コンタクト孔 １７…配線
Claims (8)
- 【請求項１】 第一導電型の半導体基板と、 前記半導体基板の上面の所定の位置に形成され、且つ所
定の深さを有するトレンチ領域と、 前記トレンチ領域の下部および側壁下部に形成された誘
電体膜と、 前記トレンチ領域の側壁上部に形成された第１の絶縁膜
と、 前記トレンチ領域内を埋めるように形成された導電体膜
と、 前記半導体基板の上面から所定の深さに形成され且つ前
記誘電体膜に接している第二導電型のプレート拡散層
と、 前記半導体基板および前記導電体膜上に形成されたゲー
ト絶縁膜と、 前記ゲート絶縁膜上に形成された第１のゲート電極と、 前記半導体基板表面に形成され且つ前記導電体膜と前記
トレンチ領域の表面で電気的に接続されているソース／
ドレイン拡散層とにより構成されたトランジスタと、 前記導電体膜上に前記ゲート絶縁膜を介して形成された
第２のゲート電極とを具備することを特徴とする半導体
記憶装置。 - 【請求項２】 前記トレンチ領域上部の一部を塞ぐよう
に形成された第２の絶縁膜を具備することを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記ゲート絶縁膜は、シリコンオキシナ
イトライドであることを特徴とする請求項１または請求
項２記載の半導体記憶装置。 - 【請求項４】 前記ゲート絶縁膜は、ＣＶＤ法によるシ
リコン酸化膜であることを特徴とする請求項１または請
求項２記載の半導体記憶装置。 - 【請求項５】 第一導電型の半導体基板の上面の所定の
位置に形成され、且つ所定の深さにトレンチ領域を形成
する工程と、 前記トレンチ領域の下部および側壁下部に誘電体膜を形
成する工程と、 前記トレンチ領域の側壁上部に第１の絶縁膜を形成する
工程と、 前記トレンチ領域内に導電体膜を形成する工程と、 前記半導体基板の上面から所定の深さに第二導電型のプ
レート拡散層を形成する工程と、 前記半導体基板および前記トレンチ領域上に窒素を含む
雰囲気中の熱酸化によりゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上に第１のゲート電極を形成する工程
と、 前記第１のゲート電極をマスクとしてイオン注入を行
い、前記半導体基板中にソース／ドレイン拡散層を形成
する工程と、 前記導電体膜上の前記ゲート絶縁膜上に第２のゲート電
極を形成する工程とを具備することを特徴とする半導体
記憶装置の製造方法。 - 【請求項６】 第一導電型の半導体基板の上面の所定の
位置に形成され、且つ所定の深さにトレンチ領域を形成
する工程と、 前記トレンチ領域の下部および側壁下部に誘電体膜を形
成する工程と、 前記トレンチ領域の側壁上部に第１の絶縁膜を形成する
工程と、 前記トレンチ領域内に導電体膜を形成する工程と、 前記半導体基板の上面から所定の深さに第二導電型のプ
レート拡散層を形成する工程と、 前記半導体基板および前記トレンチ領域上にＣＶＤ法に
よりゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１のゲート電極を形成する工程
と、 前記第１のゲート電極をマスクとしてイオン注入を行
い、前記半導体基板中にソース／ドレイン拡散層を形成
する工程と、 前記導電体膜上の前記ゲート絶縁膜上に第２のゲート電
極を形成する工程とを具備することを特徴とする半導体
記憶装置の製造方法。 - 【請求項７】 第一導電型の半導体基板の上面の所定の
位置に形成され、且つ所定の深さにトレンチ領域を形成
する工程と、 前記トレンチ領域の下部および側壁下部に誘電体膜を形
成する工程と、 前記トレンチ領域の側壁上部に第１の絶縁膜を形成する
工程と、 前記トレンチ領域内に導電体膜を形成する工程と、 前記半導体基板の上面から所定の深さに第二導電型のプ
レート拡散層を形成する工程と、 前期半導体基板および前期トレンチ領域上に窒素をイオ
ン注入により打ち込み、次いで熱酸化によりゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜上に第１のゲート電極を形成する工程
と、 前記第１のゲート電極をマスクとしてイオン注入を行
い、前記半導体基板中にソース／ドレイン拡散層を形成
する工程と、 前記導電体膜上の前記ゲート絶縁膜上に第２のゲート電
極を形成する工程とを具備することを特徴とする半導体
記憶装置の製造方法。 - 【請求項８】 前記トレンチ領域上部の一部を塞ぐよう
に第２の絶縁膜を形成する工程を具備することを特徴と
する請求項５乃至請求項７記載の半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10312823A JP2000138353A (ja) | 1998-11-04 | 1998-11-04 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10312823A JP2000138353A (ja) | 1998-11-04 | 1998-11-04 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138353A true JP2000138353A (ja) | 2000-05-16 |
Family
ID=18033859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10312823A Pending JP2000138353A (ja) | 1998-11-04 | 1998-11-04 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000138353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008027313A1 (en) * | 2006-08-28 | 2008-03-06 | Advanced Analogic Technologies, Inc. | Lateral trench mosfet with direct trench polysilicon contact and method of forming the same |
-
1998
- 1998-11-04 JP JP10312823A patent/JP2000138353A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008027313A1 (en) * | 2006-08-28 | 2008-03-06 | Advanced Analogic Technologies, Inc. | Lateral trench mosfet with direct trench polysilicon contact and method of forming the same |
| US7759200B2 (en) | 2006-08-28 | 2010-07-20 | Advanced Analogic Technologies, Inc. | Method of forming lateral trench MOSFET with direct trench polysilicon contact |
| US7759731B2 (en) | 2006-08-28 | 2010-07-20 | Advanced Analogic Technologies, Inc. | Lateral trench MOSFET with direct trench polysilicon contact and method of forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8237221B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US5770484A (en) | Method of making silicon on insulator buried plate trench capacitor | |
| JP3110977B2 (ja) | トレンチ・キャパシタを備えたｄｒａｍセルの製造方法 | |
| US6717200B1 (en) | Vertical field effect transistor with internal annular gate and method of production | |
| JP2001148472A (ja) | 半導体装置及びその製造方法 | |
| US6872629B2 (en) | Method of forming a memory cell with a single sided buried strap | |
| JP3400528B2 (ja) | 半導体装置およびその製造方法 | |
| JP3450682B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3195785B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US7176080B2 (en) | Method of fabricating semiconductor device | |
| WO2019109829A1 (zh) | 绝缘栅双极型晶体管及其制造方法 | |
| WO2019109823A1 (zh) | Mosfet结构及其制造方法 | |
| KR960005249B1 (ko) | 반도체 집적 소자의 디램(dram) 제조방법 | |
| EP0457131A1 (en) | Method of manufacturing semiconductor memory device having stacked capacitor cells | |
| JP3322239B2 (ja) | 半導体装置の製造方法 | |
| JP2000138353A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100671633B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100327929B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2005197448A (ja) | 半導体記憶装置、及び、半導体記憶装置の製造方法 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| KR100283484B1 (ko) | 트렌치 캐패시터의 형성 방법 | |
| JPS62249473A (ja) | 半導体記憶装置 | |
| EP0439634A1 (en) | Method of manufacturing a semiconductor device including a trench capacitor | |
| JP3667907B2 (ja) | 半導体装置の製造方法 | |
| KR100275599B1 (ko) | 트렌치 캐패시터의 형성 방법 |