JP3322239B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＢｉＣＭＯＳ等の半導体装置の製造方
法に関するものである。
方法に関し、特にＢｉＣＭＯＳ等の半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】従来より、ＭＯＳ集積回路の持つ低消費
電力性と、バイポーラ集積回路の持つ高速性とを一つの
集積回路内に両立させたＢｉＣＭＯＳ集積回路が用いら
れている。このようなＢｉＣＭＯＳ集積回路において
は、バイポーラ・トランジスタのサイズがトランジスタ
性能に大きな影響を及ぼすことが知られている。すなわ
ち、バイポーラ・トランジスタ内のコレクタ−ベース間
およびトランジスタの周囲に設けられた素子分離領域に
よってトランジスタのサイズが大きくなるとともに、寄
生抵抗や寄生容量が増加するという問題があった。
電力性と、バイポーラ集積回路の持つ高速性とを一つの
集積回路内に両立させたＢｉＣＭＯＳ集積回路が用いら
れている。このようなＢｉＣＭＯＳ集積回路において
は、バイポーラ・トランジスタのサイズがトランジスタ
性能に大きな影響を及ぼすことが知られている。すなわ
ち、バイポーラ・トランジスタ内のコレクタ−ベース間
およびトランジスタの周囲に設けられた素子分離領域に
よってトランジスタのサイズが大きくなるとともに、寄
生抵抗や寄生容量が増加するという問題があった。
【０００３】そのため、素子分離領域をいかに狭くする
かが、トランジスタの性能を向上させる上で、重要な要
素の一つになっている。例えば特開平８−２０３９９４
号公報は、ＢｉＣＭＯＳの素子分離としてＬＯＣＯＳ法
による素子分離酸化膜と、ウエルよりも深さの浅いＵ溝
（以下、シャロー・トレンチという）による素子分離酸
化膜とを用いることが開示されている。
かが、トランジスタの性能を向上させる上で、重要な要
素の一つになっている。例えば特開平８−２０３９９４
号公報は、ＢｉＣＭＯＳの素子分離としてＬＯＣＯＳ法
による素子分離酸化膜と、ウエルよりも深さの浅いＵ溝
（以下、シャロー・トレンチという）による素子分離酸
化膜とを用いることが開示されている。
【０００４】このシャロー・トレンチ内に作られた素子
分離酸化膜は、バイポーラ・トランジスタの埋込層の深
さよりも浅い位置まで形成されており、コレクタ−ベー
ス間の素子分離領域として用いられている。また、バイ
ポーラ・トランジスタの活性領域の周囲には、埋込層と
ＣＭＯＳのウエルとを貫通するとともにシリコン基板に
達する深さのＵ溝（以下、ディープ・トレンチという）
がリング状に形成され、バイポーラ・トランジスタとＣ
ＭＯＳとの素子分離のために用いられている。さらに、
このディープ・トレンチは、ＣＭＯＳのＮ型ウエルとＰ
型ウエルとの間にも設けられ、ＰＮ分離のために用いら
れている。
分離酸化膜は、バイポーラ・トランジスタの埋込層の深
さよりも浅い位置まで形成されており、コレクタ−ベー
ス間の素子分離領域として用いられている。また、バイ
ポーラ・トランジスタの活性領域の周囲には、埋込層と
ＣＭＯＳのウエルとを貫通するとともにシリコン基板に
達する深さのＵ溝（以下、ディープ・トレンチという）
がリング状に形成され、バイポーラ・トランジスタとＣ
ＭＯＳとの素子分離のために用いられている。さらに、
このディープ・トレンチは、ＣＭＯＳのＮ型ウエルとＰ
型ウエルとの間にも設けられ、ＰＮ分離のために用いら
れている。
【０００５】ここで、特開平８−２０３９９４号公報に
開示されたＢｉＣＭＯＳの製造方法について説明する。
開示されたＢｉＣＭＯＳの製造方法について説明する。
【０００６】図１２（ａ）〜（ｄ），図１３（ｅ）〜
（ｇ）および図１４（ｈ），（ｉ）は、上記公報に開示
されたＢｉＣＭＯＳの製造工程を示す断面図である。ま
ず、図１２（ａ）に示すように、シリコンからなるＰ型
半導体基板５０１に、公知の方法を用いて高濃度Ｎ型埋
込層領域５０２を形成してから、厚さが０．４〜２．０
μｍのＮ型エピタキシャル層領域５０３を形成する。さ
らに、公知のＬＯＣＯＳ法を用いるかまたは酸化膜を溝
（前述のシャロー・トレンチに相当）に埋め込むことに
よって素子分離酸化膜５０４を形成した後、Ｎ型ウエル
領域５０５とＰ型ウエル領域５０６とを公知の高エネル
ギー注入法を用いて形成する。
（ｇ）および図１４（ｈ），（ｉ）は、上記公報に開示
されたＢｉＣＭＯＳの製造工程を示す断面図である。ま
ず、図１２（ａ）に示すように、シリコンからなるＰ型
半導体基板５０１に、公知の方法を用いて高濃度Ｎ型埋
込層領域５０２を形成してから、厚さが０．４〜２．０
μｍのＮ型エピタキシャル層領域５０３を形成する。さ
らに、公知のＬＯＣＯＳ法を用いるかまたは酸化膜を溝
（前述のシャロー・トレンチに相当）に埋め込むことに
よって素子分離酸化膜５０４を形成した後、Ｎ型ウエル
領域５０５とＰ型ウエル領域５０６とを公知の高エネル
ギー注入法を用いて形成する。
【０００７】次いで、図１２（ｂ）に示すように、基板
表面に厚さが１〜１０ｎｍのゲート酸化膜５０７を形成
してから、厚さが１００〜４００ｎｍの多結晶シリコ
ン、アモルファスシリコン、もしくは、不純物を含んだ
多結晶シリコンからなる導電膜５０８を形成する。
表面に厚さが１〜１０ｎｍのゲート酸化膜５０７を形成
してから、厚さが１００〜４００ｎｍの多結晶シリコ
ン、アモルファスシリコン、もしくは、不純物を含んだ
多結晶シリコンからなる導電膜５０８を形成する。
【０００８】次いで、図１２（ｃ）に示すように、フォ
トレジスト（不図示）を用いて、ゲート電極形成領域を
マスクした後、公知の異方性エッチング技術を用いて、
ゲート電極５０９を形成する。その後、フォトレジスト
を除去してから、バイポーラ・トランジスタのコレクタ
引き出しに用いられる高濃度Ｎ型拡散層領域５１０と、
Ｐ型拡散層領域５１２と、Ｎ型拡散層領域５１３と、真
性ベース領域５１１とを順次形成する。
トレジスト（不図示）を用いて、ゲート電極形成領域を
マスクした後、公知の異方性エッチング技術を用いて、
ゲート電極５０９を形成する。その後、フォトレジスト
を除去してから、バイポーラ・トランジスタのコレクタ
引き出しに用いられる高濃度Ｎ型拡散層領域５１０と、
Ｐ型拡散層領域５１２と、Ｎ型拡散層領域５１３と、真
性ベース領域５１１とを順次形成する。
【０００９】次いで、図１２（ｄ）に示すように、厚さ
が５０〜４００ｎｍの酸化膜（不図示）を形成した後、
公知の異方性エッチング技術を用いて、ゲート電極５０
９の側壁にのみ酸化膜を残存させてサイドウォール５１
６を形成する。その後、高濃度Ｐ型拡散層領域５１７と
高濃度Ｎ型拡散層領域５１８とを順次形成して（ＬＤＤ
構造が作られる）から、厚さが５０〜２００ｎｍの酸化
膜５１４を形成し、フォトレジスト（不図示）を用い
て、バイポーラ・トランジスタのエミッタ拡散窓の部分
および素子分離領域の酸化膜５１４を公知の異方性エッ
チングを用いて取り除く。
が５０〜４００ｎｍの酸化膜（不図示）を形成した後、
公知の異方性エッチング技術を用いて、ゲート電極５０
９の側壁にのみ酸化膜を残存させてサイドウォール５１
６を形成する。その後、高濃度Ｐ型拡散層領域５１７と
高濃度Ｎ型拡散層領域５１８とを順次形成して（ＬＤＤ
構造が作られる）から、厚さが５０〜２００ｎｍの酸化
膜５１４を形成し、フォトレジスト（不図示）を用い
て、バイポーラ・トランジスタのエミッタ拡散窓の部分
および素子分離領域の酸化膜５１４を公知の異方性エッ
チングを用いて取り除く。
【００１０】フォトレジストを除去した後、厚さが１０
０〜４００ｎｍの多結晶シリコン、アモルファスシリコ
ン、もしくは、不純物を含んだ多結晶シリコンからなる
導電膜を形成し、フォトレジスト（不図示）と公知の異
方性エッチング技術とを用いて、エミッタ引き出し電極
５１５を形成する。なお、製造工程における熱処理やＲ
ＴＡ（Rapid Thermal Anneal）等の熱処理により、エミ
ッタ引き出し電極５１５から真性ベース領域５１１中に
不純物が拡散され、高濃度Ｎ型拡散層領域５１９が形成
される。
０〜４００ｎｍの多結晶シリコン、アモルファスシリコ
ン、もしくは、不純物を含んだ多結晶シリコンからなる
導電膜を形成し、フォトレジスト（不図示）と公知の異
方性エッチング技術とを用いて、エミッタ引き出し電極
５１５を形成する。なお、製造工程における熱処理やＲ
ＴＡ（Rapid Thermal Anneal）等の熱処理により、エミ
ッタ引き出し電極５１５から真性ベース領域５１１中に
不純物が拡散され、高濃度Ｎ型拡散層領域５１９が形成
される。
【００１１】次いで、図１３（ｅ）に示すように、第１
のフォトレジスト５２０を形成してから、公知の酸化膜
エッチング技術とシリコン・エッチング技術とを用い
て、素子分離酸化膜５０４と高濃度Ｎ型埋込層領域５０
２とを貫通しＰ型半導体基板５０１に届く、１．０〜
５．０μｍの深さのディープ・トレンチ５２１を形成す
る。
のフォトレジスト５２０を形成してから、公知の酸化膜
エッチング技術とシリコン・エッチング技術とを用い
て、素子分離酸化膜５０４と高濃度Ｎ型埋込層領域５０
２とを貫通しＰ型半導体基板５０１に届く、１．０〜
５．０μｍの深さのディープ・トレンチ５２１を形成す
る。
【００１２】次いで、図１３（ｆ）に示すように、第１
のフォトレジスト５２０を除去した後、新たに第２のフ
ォトレジスト５２２を形成し、Ｂを１０〜３０ＫｅＶの
エネルギーかつ１×１０13〜１×１０14ｃｍ-2のドーズ
量でイオン注入することにより、ＣＭＯＳとバイポーラ
・トランジスタとの間に設けられたディープ・トレンチ
５２１の底部にのみ、チャネル・ストッパー層５２３を
形成する。
のフォトレジスト５２０を除去した後、新たに第２のフ
ォトレジスト５２２を形成し、Ｂを１０〜３０ＫｅＶの
エネルギーかつ１×１０13〜１×１０14ｃｍ-2のドーズ
量でイオン注入することにより、ＣＭＯＳとバイポーラ
・トランジスタとの間に設けられたディープ・トレンチ
５２１の底部にのみ、チャネル・ストッパー層５２３を
形成する。
【００１３】次いで、図１３（ｇ）に示すように、第２
のフォトレジスト５２２を除去した後、公知のＣＶＤ技
術を用いて熱流動性を持たず不純物を含まない、厚さが
５０〜１５０ｎｍの第１の層間絶縁膜５２４を形成す
る。
のフォトレジスト５２２を除去した後、公知のＣＶＤ技
術を用いて熱流動性を持たず不純物を含まない、厚さが
５０〜１５０ｎｍの第１の層間絶縁膜５２４を形成す
る。
【００１４】次いで、図１４（ｈ）に示すように、例え
ばＢＰＳＧ（Boron Phospho Silicate Glass）等の熱流
動性を有する膜（第２の層間絶縁膜５２５）をＣＶＤ技
術により形成し、例えば８００〜９５０℃で２０分程度
熱処理を行う等により、ディープ・トレンチ５２１内を
埋め込む。
ばＢＰＳＧ（Boron Phospho Silicate Glass）等の熱流
動性を有する膜（第２の層間絶縁膜５２５）をＣＶＤ技
術により形成し、例えば８００〜９５０℃で２０分程度
熱処理を行う等により、ディープ・トレンチ５２１内を
埋め込む。
【００１５】次いで、図１４（ｉ）に示すように、公知
のＣＭＰ（Chemical Mechanical Polishing ）技術また
はＢＰＳＧの全面エッチバック技術により、基板表面を
平坦化した後にコンタクト・ホールを開口し、例えばＷ
とＴｉＮ／Ｔｉからなるバリアメタルとで形成されたコ
ンタクト・プラグ５２６を形成する。そして、第２の層
間絶縁膜５２５上に、コンタクト・プラグ５２６と接続
するように金属配線５２７を形成する。以上により、Ｐ
ＭＯＳおよびＮＭＯＳからなるＣＭＯＳと、バイポーラ
・トランジスタであるＮＰＮトランジスタとができあが
る。
のＣＭＰ（Chemical Mechanical Polishing ）技術また
はＢＰＳＧの全面エッチバック技術により、基板表面を
平坦化した後にコンタクト・ホールを開口し、例えばＷ
とＴｉＮ／Ｔｉからなるバリアメタルとで形成されたコ
ンタクト・プラグ５２６を形成する。そして、第２の層
間絶縁膜５２５上に、コンタクト・プラグ５２６と接続
するように金属配線５２７を形成する。以上により、Ｐ
ＭＯＳおよびＮＭＯＳからなるＣＭＯＳと、バイポーラ
・トランジスタであるＮＰＮトランジスタとができあが
る。
【００１６】
【発明が解決しようとする課題】以上の説明から明らか
なように、従来においては深い分離（ディープ・トレン
チ）と浅い分離（シャロー・トレンチ）とを別工程を形
成していた。また、第２の溝を形成した後に、このシャ
ロートレンチを貫通してディープ・トレンチを形成して
いたため、以下のような問題点が生じていた。
なように、従来においては深い分離（ディープ・トレン
チ）と浅い分離（シャロー・トレンチ）とを別工程を形
成していた。また、第２の溝を形成した後に、このシャ
ロートレンチを貫通してディープ・トレンチを形成して
いたため、以下のような問題点が生じていた。
【００１７】すなわち、マスクの位置合わせにずれが生
じた場合、図１５（ａ’）に示すように、マスク６０３
に設けられた孔６０４が、シャロー・トレンチの端から
はずれ、酸化膜ドライエッチングにより、素子分離酸化
膜６０２の端部の形状を反映して酸化膜がエッチングさ
れてしまうことがある（図１５（ｂ’））。その結果、
ディープ・トレンチ６０５’は、その底部に近づくにつ
れて幅が狭くなり、ＢＰＳＧ膜で埋め込む際にボイド
（空隙）が発生し易くなる。ちなみに、マスク６０３の
位置合わせが正常であれば、図１５（ａ），（ｂ）に示
すようになり、基板６０１に達するディープ・トレンチ
６０５は、その底部においても径が変わることはなくボ
イドも発生しない。
じた場合、図１５（ａ’）に示すように、マスク６０３
に設けられた孔６０４が、シャロー・トレンチの端から
はずれ、酸化膜ドライエッチングにより、素子分離酸化
膜６０２の端部の形状を反映して酸化膜がエッチングさ
れてしまうことがある（図１５（ｂ’））。その結果、
ディープ・トレンチ６０５’は、その底部に近づくにつ
れて幅が狭くなり、ＢＰＳＧ膜で埋め込む際にボイド
（空隙）が発生し易くなる。ちなみに、マスク６０３の
位置合わせが正常であれば、図１５（ａ），（ｂ）に示
すようになり、基板６０１に達するディープ・トレンチ
６０５は、その底部においても径が変わることはなくボ
イドも発生しない。
【００１８】また、当然のことながら、集積度の向上を
図るべくトランジスタのサイズを小さくすることによ
り、マスクの位置合わせずれに対する許容量は小さくな
り、上述の現象が顕著に起きるようになる。
図るべくトランジスタのサイズを小さくすることによ
り、マスクの位置合わせずれに対する許容量は小さくな
り、上述の現象が顕著に起きるようになる。
【００１９】本発明は、このような課題を解決するため
のものであり、深さの異なる素子分離領域を形成する際
に、前述したボイドの問題点を解決するとともに、トラ
ンジスタ性能を向上させることができる半導体装置の製
造方法を提供することを目的とする。
のものであり、深さの異なる素子分離領域を形成する際
に、前述したボイドの問題点を解決するとともに、トラ
ンジスタ性能を向上させることができる半導体装置の製
造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体装置の製造方法は、半導
体基板上に、所望の素子分離領域と能動素子とに対応さ
せて設けられた複数の貫通孔を有する第１のマスクを形
成する工程と、上記半導体基板上に、上記第１のマスク
を被覆するようにして第１の導電膜を形成する工程と、
上記第１の導電膜上に、上記能動素子上の上記貫通孔の
少なくとも１つを被覆する第２のマスクを形成する工程
と、上記第１の導電膜のうち上記第２のマスクから露出
している部分およびその下にある上記半導体基板をエッ
チングすることにより、上記第１の導電膜のうち上記第
２のマスクに被覆された部分からなる第２の導電膜を形
成するとともに、上記半導体基板に溝を形成する工程
と、上記第２のマスクを除去した後、上記溝の底部をエ
ッチングすることによって第１の溝を形成するととも
に、上記第２の導電膜およびその下にある上記半導体基
板をエッチングすることによって、上記能動素子上の上
記貫通孔に対応する位置に上記第１の溝よりも浅い第２
の溝を形成する工程とを有する。また、本発明に係る半
導体装置の製造方法は、半導体基板に複数の能動素子を
形成する工程と、上記半導体基板上に、所望の素子分離
領域に対応させて設けられた複数の貫通孔を有する第１
のマスクを形成する工程と、上記半導体基板上に、上記
第１のマスクを被覆するようにして第１の導電膜を形成
する工程と、上記第１の導電膜上に、上記貫通孔の少な
くとも１つを被覆する第２のマスクを形成する工程と、
上記第１の導電膜のうち上記第２のマスクから露出して
いる部分およびその下にある上記半導体基板をエッチン
グすることにより、上記第１の導電膜のうち上記第２の
マスクに被覆された部分からなる第２の導電膜を形成す
るとともに、上記半導体基板に溝を形成する工程と、上
記第２のマスクを除去した後、上記溝の底部をエッチン
グすることによって第１の溝を形成するとともに、上記
第２の導電膜およびその下にある上記半導体基板をエッ
チングすることによって、上記第１の溝よりも浅い第２
の溝を形成する工程と、上記第１および第２の溝の中に
絶縁物を充填する工程とを有する。また、本発明に係る
半導体装置の製造方法は、半導体基板に複数の能動素子
を 形成する工程と、上記半導体基板上に、所望の素子分
離領域と上記能動素子とに対応させて設けられた複数の
貫通孔を有する第１のマスクを形成する工程と、上記半
導体基板上に、上記第１のマスクを被覆するようにして
第１の導電膜を形成する工程と、上記第１の導電膜上
に、上記能動素子上の上記貫通孔の少なくとも１つを被
覆する第２のマスクを形成する工程と、上記第１の導電
膜のうち上記第２のマスクから露出している部分および
その下にある上記半導体基板をエッチングすることによ
り、上記第１の導電膜のうち上記第２のマスクに被覆さ
れた部分からなる第２の導電膜を形成するとともに、上
記半導体基板に溝を形成する工程と、上記第２のマスク
を除去した後、上記溝の底部をエッチングすることによ
って第１の溝を形成するとともに、上記第２の導電膜お
よびその下にある上記半導体基板をエッチングすること
によって、上記能動素子上の上記貫通孔に対応する位置
に上記第１の溝よりも浅い第２の溝を形成する工程と、
上記第１および第２の溝の中に絶縁物を充填する工程と
を有する。
るために、本発明に係る半導体装置の製造方法は、半導
体基板上に、所望の素子分離領域と能動素子とに対応さ
せて設けられた複数の貫通孔を有する第１のマスクを形
成する工程と、上記半導体基板上に、上記第１のマスク
を被覆するようにして第１の導電膜を形成する工程と、
上記第１の導電膜上に、上記能動素子上の上記貫通孔の
少なくとも１つを被覆する第２のマスクを形成する工程
と、上記第１の導電膜のうち上記第２のマスクから露出
している部分およびその下にある上記半導体基板をエッ
チングすることにより、上記第１の導電膜のうち上記第
２のマスクに被覆された部分からなる第２の導電膜を形
成するとともに、上記半導体基板に溝を形成する工程
と、上記第２のマスクを除去した後、上記溝の底部をエ
ッチングすることによって第１の溝を形成するととも
に、上記第２の導電膜およびその下にある上記半導体基
板をエッチングすることによって、上記能動素子上の上
記貫通孔に対応する位置に上記第１の溝よりも浅い第２
の溝を形成する工程とを有する。また、本発明に係る半
導体装置の製造方法は、半導体基板に複数の能動素子を
形成する工程と、上記半導体基板上に、所望の素子分離
領域に対応させて設けられた複数の貫通孔を有する第１
のマスクを形成する工程と、上記半導体基板上に、上記
第１のマスクを被覆するようにして第１の導電膜を形成
する工程と、上記第１の導電膜上に、上記貫通孔の少な
くとも１つを被覆する第２のマスクを形成する工程と、
上記第１の導電膜のうち上記第２のマスクから露出して
いる部分およびその下にある上記半導体基板をエッチン
グすることにより、上記第１の導電膜のうち上記第２の
マスクに被覆された部分からなる第２の導電膜を形成す
るとともに、上記半導体基板に溝を形成する工程と、上
記第２のマスクを除去した後、上記溝の底部をエッチン
グすることによって第１の溝を形成するとともに、上記
第２の導電膜およびその下にある上記半導体基板をエッ
チングすることによって、上記第１の溝よりも浅い第２
の溝を形成する工程と、上記第１および第２の溝の中に
絶縁物を充填する工程とを有する。また、本発明に係る
半導体装置の製造方法は、半導体基板に複数の能動素子
を 形成する工程と、上記半導体基板上に、所望の素子分
離領域と上記能動素子とに対応させて設けられた複数の
貫通孔を有する第１のマスクを形成する工程と、上記半
導体基板上に、上記第１のマスクを被覆するようにして
第１の導電膜を形成する工程と、上記第１の導電膜上
に、上記能動素子上の上記貫通孔の少なくとも１つを被
覆する第２のマスクを形成する工程と、上記第１の導電
膜のうち上記第２のマスクから露出している部分および
その下にある上記半導体基板をエッチングすることによ
り、上記第１の導電膜のうち上記第２のマスクに被覆さ
れた部分からなる第２の導電膜を形成するとともに、上
記半導体基板に溝を形成する工程と、上記第２のマスク
を除去した後、上記溝の底部をエッチングすることによ
って第１の溝を形成するとともに、上記第２の導電膜お
よびその下にある上記半導体基板をエッチングすること
によって、上記能動素子上の上記貫通孔に対応する位置
に上記第１の溝よりも浅い第２の溝を形成する工程と、
上記第１および第２の溝の中に絶縁物を充填する工程と
を有する。
【００２１】一方、本発明には以下に示す態様も含まれ
る。すなわち、上記第２の導電膜をエッチングして除去
する際に、上記第２の導電膜の一部を残すことにより、
この残った上記第２の導電膜の一部を上記能動素子の電
極として用いてもよい。また、上記半導体装置は、ＣＭ
ＯＳとバイポーラ・トランジスタとで構成されたＢｉＣ
ＭＯＳであってもよい。また、上記第１の溝は、上記Ｃ
ＭＯＳと上記バイポーラ・トランジスタとの間に形成さ
れ、上記第２の溝は、上記バイポーラ・トランジスタ内
のコレクタとエミッタとの間に形成されていてもよい。
る。すなわち、上記第２の導電膜をエッチングして除去
する際に、上記第２の導電膜の一部を残すことにより、
この残った上記第２の導電膜の一部を上記能動素子の電
極として用いてもよい。また、上記半導体装置は、ＣＭ
ＯＳとバイポーラ・トランジスタとで構成されたＢｉＣ
ＭＯＳであってもよい。また、上記第１の溝は、上記Ｃ
ＭＯＳと上記バイポーラ・トランジスタとの間に形成さ
れ、上記第２の溝は、上記バイポーラ・トランジスタ内
のコレクタとエミッタとの間に形成されていてもよい。
【００２２】また、シリコンからなるＰ型半導体基板
に、高濃度Ｎ型埋込層領域を形成してからＮ型エピタキ
シャル層領域を形成し、このＮ型エピタキシャル層領域
にＣＭＯＳを形成するためのＮ型ウエル領域およびＰ型
ウエル領域を形成する工程と、上記Ｎ型ウエル領域およ
びＰ型ウエル領域のそれぞれにゲート酸化膜を介してゲ
ート電極を形成し、上記Ｎ型エピタキシャル層領域にバ
イポーラ・トランジスタのコレクタ引き出しのための高
濃度Ｎ型拡散層領域を形成し、上記Ｎ型ウエル領域に位
置するゲート電極の周囲にＰ型拡散層領域を形成し、上
記Ｐ型ウエル領域に位置するゲート電極の周囲にＮ型拡
散層領域を形成し、上記Ｎ型エピタキシャル層領域に真
性ベース領域を形成する工程と、バイポーラ・トランジ
スタのエミッタ拡散窓を形成する領域と、バイポーラ・
トランジスタのエミッタとコレクタとを分離するための
第２の溝を形成する領域と、バイポーラ・トランジスタ
とＣＭＯＳとを分離するための第１の溝を形成する領域
と、のそれぞれに対応させて貫通孔を有する、酸化膜を
上記Ｐ型半導体基板上に形成する工程と、上記酸化膜を
覆うように導電膜を形成してから、上記エミッタ拡散窓
を形成する領域以外および上記第２の溝を形成する領域
以外の上記導電膜をエッチングによって除去し、この際
のオーバー・エッチングによって第１の溝を形成する領
域に溝を形成する工程と、エッチングにより、上記高濃
度Ｎ型埋込層領域を貫通しかつ上記Ｐ型半導体基板に届
く第１の溝と、高濃度Ｎ型埋込層領域よりも浅い第２の
溝と、を形成するとともに、上記導電膜からなるエミッ
タ引き出し電極を形成する工程と、上記Ｐ型半導体基板
上に、上記第２の溝および上記第１の溝内を埋め込む層
間絶縁膜を形成する工程と、上記層間絶縁膜に開口して
から上記ＣＭＯＳおよび上記バイポーラ・トランジスタ
のそれぞれに電極を接続する工程とを有するものであっ
てもよい。
に、高濃度Ｎ型埋込層領域を形成してからＮ型エピタキ
シャル層領域を形成し、このＮ型エピタキシャル層領域
にＣＭＯＳを形成するためのＮ型ウエル領域およびＰ型
ウエル領域を形成する工程と、上記Ｎ型ウエル領域およ
びＰ型ウエル領域のそれぞれにゲート酸化膜を介してゲ
ート電極を形成し、上記Ｎ型エピタキシャル層領域にバ
イポーラ・トランジスタのコレクタ引き出しのための高
濃度Ｎ型拡散層領域を形成し、上記Ｎ型ウエル領域に位
置するゲート電極の周囲にＰ型拡散層領域を形成し、上
記Ｐ型ウエル領域に位置するゲート電極の周囲にＮ型拡
散層領域を形成し、上記Ｎ型エピタキシャル層領域に真
性ベース領域を形成する工程と、バイポーラ・トランジ
スタのエミッタ拡散窓を形成する領域と、バイポーラ・
トランジスタのエミッタとコレクタとを分離するための
第２の溝を形成する領域と、バイポーラ・トランジスタ
とＣＭＯＳとを分離するための第１の溝を形成する領域
と、のそれぞれに対応させて貫通孔を有する、酸化膜を
上記Ｐ型半導体基板上に形成する工程と、上記酸化膜を
覆うように導電膜を形成してから、上記エミッタ拡散窓
を形成する領域以外および上記第２の溝を形成する領域
以外の上記導電膜をエッチングによって除去し、この際
のオーバー・エッチングによって第１の溝を形成する領
域に溝を形成する工程と、エッチングにより、上記高濃
度Ｎ型埋込層領域を貫通しかつ上記Ｐ型半導体基板に届
く第１の溝と、高濃度Ｎ型埋込層領域よりも浅い第２の
溝と、を形成するとともに、上記導電膜からなるエミッ
タ引き出し電極を形成する工程と、上記Ｐ型半導体基板
上に、上記第２の溝および上記第１の溝内を埋め込む層
間絶縁膜を形成する工程と、上記層間絶縁膜に開口して
から上記ＣＭＯＳおよび上記バイポーラ・トランジスタ
のそれぞれに電極を接続する工程とを有するものであっ
てもよい。
【００２３】また、シリコンからなるＰ型半導体基板
に、ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域を形成する工程と、上記ＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域のそれぞ
れにゲート酸化膜を介してゲート電極を形成し、上記Ｐ
型半導体基板にバイポーラ・トランジスタを形成するた
めのＮ型ウエル領域を形成し、上記ＣＭＯＳを形成する
ためのＮ型ウエル領域に位置するゲート電極の周囲にＰ
型拡散層領域を形成し、上記Ｐ型ウエル領域に位置する
ゲート電極の周囲にＮ型拡散層領域を形成し、上記バイ
ポーラ・トランジスタを形成するためのＮ型ウエル領域
に真性ベース領域を形成する工程と、バイポーラ・トラ
ンジスタのエミッタ拡散窓を形成する領域と、バイポー
ラ・トランジスタのエミッタとコレクタとを分離するた
めの第２の溝を形成する領域と、バイポーラ・トランジ
スタとＣＭＯＳとを分離するための第１の溝を形成する
領域と、のそれぞれに対応させて貫通孔を有する、酸化
膜を上記Ｐ型半導体基板上に形成する工程と、上記酸化
膜を覆うように導電膜を形成してから、上記エミッタ拡
散窓を形成する領域以外および上記第２の溝を形成する
領域以外の上記導電膜をエッチングによって除去し、こ
の際のオーバー・エッチングによって第１の溝を形成す
る領域に溝を形成する工程と、エッチングにより、上記
Ｐ型半導体基板に届く第１の溝と、上記バイポーラ・ト
ランジスタを形成するためのＮ型ウエル領域よりも浅い
第２の溝と、を形成するとともに、上記導電膜からなる
エミッタ引き出し電極を形成する工程と、上記Ｐ型半導
体基板上に、上記第２の溝および上記第１の溝内を埋め
込む層間絶縁膜を形成する工程と、上記層間絶縁膜に開
口してから上記ＣＭＯＳおよび上記バイポーラ・トラン
ジスタのそれぞれに電極を接続する工程とを有するもの
であってもよい。
に、ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域を形成する工程と、上記ＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域のそれぞ
れにゲート酸化膜を介してゲート電極を形成し、上記Ｐ
型半導体基板にバイポーラ・トランジスタを形成するた
めのＮ型ウエル領域を形成し、上記ＣＭＯＳを形成する
ためのＮ型ウエル領域に位置するゲート電極の周囲にＰ
型拡散層領域を形成し、上記Ｐ型ウエル領域に位置する
ゲート電極の周囲にＮ型拡散層領域を形成し、上記バイ
ポーラ・トランジスタを形成するためのＮ型ウエル領域
に真性ベース領域を形成する工程と、バイポーラ・トラ
ンジスタのエミッタ拡散窓を形成する領域と、バイポー
ラ・トランジスタのエミッタとコレクタとを分離するた
めの第２の溝を形成する領域と、バイポーラ・トランジ
スタとＣＭＯＳとを分離するための第１の溝を形成する
領域と、のそれぞれに対応させて貫通孔を有する、酸化
膜を上記Ｐ型半導体基板上に形成する工程と、上記酸化
膜を覆うように導電膜を形成してから、上記エミッタ拡
散窓を形成する領域以外および上記第２の溝を形成する
領域以外の上記導電膜をエッチングによって除去し、こ
の際のオーバー・エッチングによって第１の溝を形成す
る領域に溝を形成する工程と、エッチングにより、上記
Ｐ型半導体基板に届く第１の溝と、上記バイポーラ・ト
ランジスタを形成するためのＮ型ウエル領域よりも浅い
第２の溝と、を形成するとともに、上記導電膜からなる
エミッタ引き出し電極を形成する工程と、上記Ｐ型半導
体基板上に、上記第２の溝および上記第１の溝内を埋め
込む層間絶縁膜を形成する工程と、上記層間絶縁膜に開
口してから上記ＣＭＯＳおよび上記バイポーラ・トラン
ジスタのそれぞれに電極を接続する工程とを有するもの
であってもよい。
【００２４】また、シリコンからなるＰ型半導体基板
に、ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域を形成する工程と、上記ＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域のそれぞ
れにゲート酸化膜を介してゲート電極を形成し、上記Ｐ
型半導体基板にバイポーラ・トランジスタを形成するた
めのＮ型ウエル領域を形成し、上記ＣＭＯＳを形成する
ためのＮ型ウエル領域に位置するゲート電極の周囲にＰ
型拡散層領域を形成し、上記Ｐ型ウエル領域に位置する
ゲート電極の周囲にＮ型拡散層領域を形成し、上記バイ
ポーラ・トランジスタを形成するためのＮ型ウエル領域
に真性ベース領域を形成する工程と、バイポーラ・トラ
ンジスタのエミッタ拡散窓を形成する領域と、バイポー
ラ・トランジスタのコレクタを引き出すための第２の溝
を形成する領域と、バイポーラ・トランジスタとＣＭＯ
Ｓとを分離するための第１の溝を形成する領域と、のそ
れぞれに対応させて貫通孔を有する、酸化膜を上記Ｐ型
半導体基板上に形成する工程と、上記酸化膜を覆うよう
に導電膜を形成してから、上記エミッタ拡散窓を形成す
る領域以外および上記第２の溝を形成する領域以外の上
記導電膜をエッチングによって除去し、この際のオーバ
ー・エッチングによって第１の溝を形成する領域に溝を
形成する工程と、エッチングにより、上記Ｐ型半導体基
板に届く第１の溝と、上記バイポーラ・トランジスタを
形成するためのＮ型ウエル領域よりも浅い第２の溝と、
を形成するとともに、上記導電膜からなるエミッタ引き
出し電極を形成する工程と、上記Ｐ型半導体基板上に、
上記第２の溝および上記第１の溝内を埋め込む層間絶縁
膜を形成する工程と、上記層間絶縁膜に開口してから上
記ＣＭＯＳおよび上記バイポーラ・トランジスタのそれ
ぞれに電極を接続する工程とを有するものであてもよ
い。
に、ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域を形成する工程と、上記ＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域のそれぞ
れにゲート酸化膜を介してゲート電極を形成し、上記Ｐ
型半導体基板にバイポーラ・トランジスタを形成するた
めのＮ型ウエル領域を形成し、上記ＣＭＯＳを形成する
ためのＮ型ウエル領域に位置するゲート電極の周囲にＰ
型拡散層領域を形成し、上記Ｐ型ウエル領域に位置する
ゲート電極の周囲にＮ型拡散層領域を形成し、上記バイ
ポーラ・トランジスタを形成するためのＮ型ウエル領域
に真性ベース領域を形成する工程と、バイポーラ・トラ
ンジスタのエミッタ拡散窓を形成する領域と、バイポー
ラ・トランジスタのコレクタを引き出すための第２の溝
を形成する領域と、バイポーラ・トランジスタとＣＭＯ
Ｓとを分離するための第１の溝を形成する領域と、のそ
れぞれに対応させて貫通孔を有する、酸化膜を上記Ｐ型
半導体基板上に形成する工程と、上記酸化膜を覆うよう
に導電膜を形成してから、上記エミッタ拡散窓を形成す
る領域以外および上記第２の溝を形成する領域以外の上
記導電膜をエッチングによって除去し、この際のオーバ
ー・エッチングによって第１の溝を形成する領域に溝を
形成する工程と、エッチングにより、上記Ｐ型半導体基
板に届く第１の溝と、上記バイポーラ・トランジスタを
形成するためのＮ型ウエル領域よりも浅い第２の溝と、
を形成するとともに、上記導電膜からなるエミッタ引き
出し電極を形成する工程と、上記Ｐ型半導体基板上に、
上記第２の溝および上記第１の溝内を埋め込む層間絶縁
膜を形成する工程と、上記層間絶縁膜に開口してから上
記ＣＭＯＳおよび上記バイポーラ・トランジスタのそれ
ぞれに電極を接続する工程とを有するものであてもよ
い。
【００２５】また、上記ＣＭＯＳと上記バイポーラ・ト
ランジスタとの間に設けられた第１の溝は、その底部に
チャネル・ストッパー層を有するものであってもよい。
また、上記半導体装置は、ＣＭＯＳであってもよい。
ランジスタとの間に設けられた第１の溝は、その底部に
チャネル・ストッパー層を有するものであってもよい。
また、上記半導体装置は、ＣＭＯＳであってもよい。
【００２６】また、シリコンからなるＰ型半導体基板
に、ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域を形成する工程と、上記ＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域のそれぞ
れにゲート酸化膜を介してゲート電極を形成し、上記Ｎ
型ウエル領域に位置するゲート電極の周囲にＰ型拡散層
領域を形成し、上記Ｐ型ウエル領域に位置するゲート電
極の周囲にＮ型拡散層領域を形成する工程と、ソースま
たはドレインとウエル電極とを分離するための第２の溝
を形成する領域と、上記Ｎ型ウエル領域と上記Ｐ型ウエ
ル領域とを分離するための第１の溝を形成する領域と、
のそれぞれに対応させて貫通孔を有する、酸化膜を上記
Ｐ型半導体基板上に形成する工程と、上記酸化膜を覆う
ように導電膜を形成してから、上記第２の溝を形成する
領域以外の上記導電膜をエッチングによって除去し、こ
の際のオーバー・エッチングによって第１の溝を形成す
る領域に溝を形成する工程と、上記Ｐ型半導体基板に届
く第１の溝と、上記Ｎ型ウエル領域よりも浅い第２の溝
と、を形成する工程と、上記Ｐ型半導体基板上に、上記
第２の溝および上記第１の溝内を埋め込む層間絶縁膜を
形成する工程と、上記層間絶縁膜に開口してから上記Ｃ
ＭＯＳに電極を接続する工程とを有するものであっても
よい。また、上記ゲート電極は、ＬＤＤ構造を有するも
のであてもよい。
に、ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域を形成する工程と、上記ＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域のそれぞ
れにゲート酸化膜を介してゲート電極を形成し、上記Ｎ
型ウエル領域に位置するゲート電極の周囲にＰ型拡散層
領域を形成し、上記Ｐ型ウエル領域に位置するゲート電
極の周囲にＮ型拡散層領域を形成する工程と、ソースま
たはドレインとウエル電極とを分離するための第２の溝
を形成する領域と、上記Ｎ型ウエル領域と上記Ｐ型ウエ
ル領域とを分離するための第１の溝を形成する領域と、
のそれぞれに対応させて貫通孔を有する、酸化膜を上記
Ｐ型半導体基板上に形成する工程と、上記酸化膜を覆う
ように導電膜を形成してから、上記第２の溝を形成する
領域以外の上記導電膜をエッチングによって除去し、こ
の際のオーバー・エッチングによって第１の溝を形成す
る領域に溝を形成する工程と、上記Ｐ型半導体基板に届
く第１の溝と、上記Ｎ型ウエル領域よりも浅い第２の溝
と、を形成する工程と、上記Ｐ型半導体基板上に、上記
第２の溝および上記第１の溝内を埋め込む層間絶縁膜を
形成する工程と、上記層間絶縁膜に開口してから上記Ｃ
ＭＯＳに電極を接続する工程とを有するものであっても
よい。また、上記ゲート電極は、ＬＤＤ構造を有するも
のであてもよい。
【００２７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図を用いて説明する。
て図を用いて説明する。
【００２８】［第１の実施の形態］図１（ａ）〜
（ｄ）、図２（ｅ）〜（ｈ）、図３（ｉ），（ｊ）は、
本発明の第１の実施の形態（製造工程）を示す断面図で
ある。
（ｄ）、図２（ｅ）〜（ｈ）、図３（ｉ），（ｊ）は、
本発明の第１の実施の形態（製造工程）を示す断面図で
ある。
【００２９】まず、図１（ａ）に示すように、シリコン
からなるＰ型半導体基板１０１に、公知の方法を用い
て、高濃度Ｎ型埋込層領域１０２を形成してから、０．
４〜２．０μｍのＮ型エピタキシャル層領域１０３を形
成する。そして、公知のＬＯＣＯＳ法または酸化膜を溝
に埋め込むことにより素子分離酸化膜１０４を形成し、
Ｎ型ウエル領域１０５とＰ型ウエル領域１０６とを公知
の高エネルギー注入法を用いるなどして形成する。
からなるＰ型半導体基板１０１に、公知の方法を用い
て、高濃度Ｎ型埋込層領域１０２を形成してから、０．
４〜２．０μｍのＮ型エピタキシャル層領域１０３を形
成する。そして、公知のＬＯＣＯＳ法または酸化膜を溝
に埋め込むことにより素子分離酸化膜１０４を形成し、
Ｎ型ウエル領域１０５とＰ型ウエル領域１０６とを公知
の高エネルギー注入法を用いるなどして形成する。
【００３０】次いで、図１（ｂ）に示すように、基板表
面に厚さが１〜１０ｎｍのゲート酸化膜１０７を形成し
てから、厚さが１００〜４００ｎｍの多結晶シリコン、
アモルファスシリコン、もしくは、不純物を含んだ多結
晶シリコンからなる導電膜１０８を形成する。
面に厚さが１〜１０ｎｍのゲート酸化膜１０７を形成し
てから、厚さが１００〜４００ｎｍの多結晶シリコン、
アモルファスシリコン、もしくは、不純物を含んだ多結
晶シリコンからなる導電膜１０８を形成する。
【００３１】次いで、図１（ｃ）に示すように、フォト
レジスト（不図示）を用いて、ゲート電極形成領域をマ
スクした後、公知の異方性エッチング技術を用いて、ゲ
ート電極１０９を形成する。フォトレジストを除去した
後、バイポーラ・トランジスタのコレクタ引き出しのた
めの高濃度Ｎ型拡散層領域１１０と、Ｐ型拡散層領域１
１２と、Ｎ型拡散層領域１１３と、真性ベース領域１１
１とを順次形成する。
レジスト（不図示）を用いて、ゲート電極形成領域をマ
スクした後、公知の異方性エッチング技術を用いて、ゲ
ート電極１０９を形成する。フォトレジストを除去した
後、バイポーラ・トランジスタのコレクタ引き出しのた
めの高濃度Ｎ型拡散層領域１１０と、Ｐ型拡散層領域１
１２と、Ｎ型拡散層領域１１３と、真性ベース領域１１
１とを順次形成する。
【００３２】次いで、図１（ｄ）に示すように、厚さが
５０〜４００ｎｍの酸化膜（不図示）を形成した後、公
知の異方性エッチング技術を用いて、ゲート電極１０９
の側壁にのみ酸化膜を残存させてサイドウォール１１５
を形成する。そして、高濃度Ｐ型拡散層領域１１６と高
濃度Ｎ型拡散層領域１１７とを順次形成した後、厚さが
５０〜２００ｎｍの酸化膜１１４を形成し、第１のフォ
トレジスト１１８を用いて、バイポーラ・トランジスタ
のエミッタ拡散窓の部分とシャロー・トレンチおよびデ
ィープ・トレンチを形成する部分とに位置する酸化膜１
１４を、公知の異方性エッチングを用いて取り除く。
５０〜４００ｎｍの酸化膜（不図示）を形成した後、公
知の異方性エッチング技術を用いて、ゲート電極１０９
の側壁にのみ酸化膜を残存させてサイドウォール１１５
を形成する。そして、高濃度Ｐ型拡散層領域１１６と高
濃度Ｎ型拡散層領域１１７とを順次形成した後、厚さが
５０〜２００ｎｍの酸化膜１１４を形成し、第１のフォ
トレジスト１１８を用いて、バイポーラ・トランジスタ
のエミッタ拡散窓の部分とシャロー・トレンチおよびデ
ィープ・トレンチを形成する部分とに位置する酸化膜１
１４を、公知の異方性エッチングを用いて取り除く。
【００３３】次いで、図２（ｅ）に示すように、第１の
フォトレジスト１１８を除去した後、厚さが１００〜４
００ｎｍの多結晶シリコン、アモルファスシリコン、も
しくは、不純物を含んだ多結晶シリコンからなる第１の
導電膜１１９を形成する。
フォトレジスト１１８を除去した後、厚さが１００〜４
００ｎｍの多結晶シリコン、アモルファスシリコン、も
しくは、不純物を含んだ多結晶シリコンからなる第１の
導電膜１１９を形成する。
【００３４】次いで、図２（ｆ）に示すように、エミッ
タ引き出し電極とシャロー・トレンチの形成領域とを覆
うように、第２のフォトレジスト１２０でマスクした
後、公知の異方性エッチング技術を用いて、第２の導電
膜１１９ａを形成する。この際のオーバー・エッチング
により、ディープ・トレンチを形成する領域に溝１２１
を形成する。
タ引き出し電極とシャロー・トレンチの形成領域とを覆
うように、第２のフォトレジスト１２０でマスクした
後、公知の異方性エッチング技術を用いて、第２の導電
膜１１９ａを形成する。この際のオーバー・エッチング
により、ディープ・トレンチを形成する領域に溝１２１
を形成する。
【００３５】次いで、図２（ｇ）に示すように、第３の
フォトレジスト１２４を形成してから、公知のシリコン
・エッチング技術を用いて、高濃度Ｎ型埋込層領域１０
２を貫通しＰ型半導体基板１０１に届く、１．０〜５．
０μｍの深さのディープ・トレンチ１２２と、高濃度Ｎ
型埋込層領域１０２よりも浅いシャロー・トレンチ１２
３を形成する。シャロー・トレンチ１２３の形成と同時
にエミッタ引き出し電極１１９ｂが形成される。
フォトレジスト１２４を形成してから、公知のシリコン
・エッチング技術を用いて、高濃度Ｎ型埋込層領域１０
２を貫通しＰ型半導体基板１０１に届く、１．０〜５．
０μｍの深さのディープ・トレンチ１２２と、高濃度Ｎ
型埋込層領域１０２よりも浅いシャロー・トレンチ１２
３を形成する。シャロー・トレンチ１２３の形成と同時
にエミッタ引き出し電極１１９ｂが形成される。
【００３６】なお、製造工程における熱処理やＲＴＡ等
の熱処理により、エミッタ引き出し電極１１９ｂから、
真性ベース領域１１１中に不純物が拡散し、高濃度Ｎ型
拡散層領域１２５が形成される。
の熱処理により、エミッタ引き出し電極１１９ｂから、
真性ベース領域１１１中に不純物が拡散し、高濃度Ｎ型
拡散層領域１２５が形成される。
【００３７】次いで、図２（ｈ）に示すように、第３の
フォトレジスト１２４を除去した後、フォトレジスト
（不図示）を形成してからイオン注入によりチャネル・
ストッパー層１２７を形成する。フォトレジストを除去
した後、公知のＣＶＤ技術を用いて熱流動性を持たず不
純物を含まない、厚さが５０〜１５０ｎｍの第１の層間
絶縁膜１２６を形成する。
フォトレジスト１２４を除去した後、フォトレジスト
（不図示）を形成してからイオン注入によりチャネル・
ストッパー層１２７を形成する。フォトレジストを除去
した後、公知のＣＶＤ技術を用いて熱流動性を持たず不
純物を含まない、厚さが５０〜１５０ｎｍの第１の層間
絶縁膜１２６を形成する。
【００３８】次いで、図３（ｉ）に示すように、例えば
ＢＰＳＧなどの熱流動性を有する膜（第２の層間絶縁膜
１２８）をＣＶＤ技術により形成し、例えば８００〜９
５０℃で２０分程度熱処理を行うことにより、ディープ
・トレンチ１２２およびシャロー・トレンチ１２３内を
埋め込む。
ＢＰＳＧなどの熱流動性を有する膜（第２の層間絶縁膜
１２８）をＣＶＤ技術により形成し、例えば８００〜９
５０℃で２０分程度熱処理を行うことにより、ディープ
・トレンチ１２２およびシャロー・トレンチ１２３内を
埋め込む。
【００３９】最後に、図３（ｊ）に示すように、公知の
ＣＭＰ技術またはＢＰＳＧの全面エッチバック技術によ
り、平坦化を行った後、コンタクト・ホールを開口し、
例えばＷとＴｉＮ／Ｔｉからなるバリアメタルとで形成
されたコンタクト・プラグ１２９と、金属配線１３０と
を形成する。この結果、ＰＭＯＳおよびＮＭＯＳからな
るＢｉＣＭＯＳと、ＮＰＮトランジスタとが完成する。
ＣＭＰ技術またはＢＰＳＧの全面エッチバック技術によ
り、平坦化を行った後、コンタクト・ホールを開口し、
例えばＷとＴｉＮ／Ｔｉからなるバリアメタルとで形成
されたコンタクト・プラグ１２９と、金属配線１３０と
を形成する。この結果、ＰＭＯＳおよびＮＭＯＳからな
るＢｉＣＭＯＳと、ＮＰＮトランジスタとが完成する。
【００４０】次に、本発明のその他の実施の形態につい
て説明する。特開平８−２０３９９４号公報に開示され
ているように、バイポーラ・トランジスタのコレクタ領
域は、高濃度Ｎ型埋込層領域とＮ型エピタキシャル層領
域とで形成されている。
て説明する。特開平８−２０３９９４号公報に開示され
ているように、バイポーラ・トランジスタのコレクタ領
域は、高濃度Ｎ型埋込層領域とＮ型エピタキシャル層領
域とで形成されている。
【００４１】しかし、このような方法では、コレクタ領
域を作る際に工程数が多くなるという問題がある。近年
では例えば文献（1998 IEDM(International Electron D
evice Meeting)のTechnical Digest,p213-216 ）に開示
されているように、コレクタ領域をリン等の高エネルギ
ー注入によって形成する方法がとられている。これはＢ
ｉＣＭＯＳを低コストで形成するのに貢献するものであ
る。そこで、このような最新の手法を本発明に適用し、
シャロー・トレンチとディープ・トレンチとを同時に形
成する方法について説明する。
域を作る際に工程数が多くなるという問題がある。近年
では例えば文献（1998 IEDM(International Electron D
evice Meeting)のTechnical Digest,p213-216 ）に開示
されているように、コレクタ領域をリン等の高エネルギ
ー注入によって形成する方法がとられている。これはＢ
ｉＣＭＯＳを低コストで形成するのに貢献するものであ
る。そこで、このような最新の手法を本発明に適用し、
シャロー・トレンチとディープ・トレンチとを同時に形
成する方法について説明する。
【００４２】［第２の実施の形態］図４（ａ）〜
（ｄ）、図５（ｅ）〜（ｈ）、図６（ｉ），（ｊ）は、
本発明の第２の実施の形態（製造工程）を示す断面図で
ある。まず、図４（ａ）に示すように、シリコンからな
るＰ型半導体基板２０１に、公知のＬＯＣＯＳ法または
酸化膜を溝に埋め込むことにより素子分離酸化膜２０４
を形成し、Ｎ型ウエル領域２０５とＰ型ウエル領域２０
６とを公知の高エネルギー注入法を用いて形成する。
（ｄ）、図５（ｅ）〜（ｈ）、図６（ｉ），（ｊ）は、
本発明の第２の実施の形態（製造工程）を示す断面図で
ある。まず、図４（ａ）に示すように、シリコンからな
るＰ型半導体基板２０１に、公知のＬＯＣＯＳ法または
酸化膜を溝に埋め込むことにより素子分離酸化膜２０４
を形成し、Ｎ型ウエル領域２０５とＰ型ウエル領域２０
６とを公知の高エネルギー注入法を用いて形成する。
【００４３】次いで、図４（ｂ）に示すように、基板表
面に厚さが１〜１０ｎｍのゲート酸化膜２０７を形成し
てから、厚さが１００〜４００ｎｍの多結晶シリコン、
アモルファスシリコン、もしくは、不純物を含んだ多結
晶シリコンからなる導電膜２０８を形成する。
面に厚さが１〜１０ｎｍのゲート酸化膜２０７を形成し
てから、厚さが１００〜４００ｎｍの多結晶シリコン、
アモルファスシリコン、もしくは、不純物を含んだ多結
晶シリコンからなる導電膜２０８を形成する。
【００４４】次いで、図４（ｃ）に示すように、フォト
レジスト（不図示）を用いて、ゲート電極形成領域をマ
スクした後、公知の異方性エッチング技術を用いて、ゲ
ート電極２０９を形成する。フォトレジストを除去した
後、バイポーラ・トランジスタのコレクタを形成するた
めのＮ型ウエル領域２１０と、Ｐ型拡散層領域２１２
と、Ｎ型拡散層領域２１３と、真性ベース領域２１１と
を順次形成する。
レジスト（不図示）を用いて、ゲート電極形成領域をマ
スクした後、公知の異方性エッチング技術を用いて、ゲ
ート電極２０９を形成する。フォトレジストを除去した
後、バイポーラ・トランジスタのコレクタを形成するた
めのＮ型ウエル領域２１０と、Ｐ型拡散層領域２１２
と、Ｎ型拡散層領域２１３と、真性ベース領域２１１と
を順次形成する。
【００４５】次いで、図４（ｄ）に示すように、厚さが
５０〜４００ｎｍの酸化膜（不図示）を形成した後、公
知の異方性エッチング技術を用いて、ゲート電極２０９
の側壁にのみ酸化膜を残存させてサイドウォール２１５
を形成する。そして、高濃度Ｐ型拡散層領域２１６と高
濃度Ｎ型拡散層領域２１７とを順次形成した後、厚さが
５０〜２００ｎｍの酸化膜２１４を形成する。その後、
第１のフォトレジスト２１８を用いて、バイポーラ・ト
ランジスタのエミッタ拡散窓の部分とシャロー・トレン
チおよびディープ・トレンチを形成する部分とに位置す
る酸化膜２１４を公知の異方性エッチングを用いて取り
除く。
５０〜４００ｎｍの酸化膜（不図示）を形成した後、公
知の異方性エッチング技術を用いて、ゲート電極２０９
の側壁にのみ酸化膜を残存させてサイドウォール２１５
を形成する。そして、高濃度Ｐ型拡散層領域２１６と高
濃度Ｎ型拡散層領域２１７とを順次形成した後、厚さが
５０〜２００ｎｍの酸化膜２１４を形成する。その後、
第１のフォトレジスト２１８を用いて、バイポーラ・ト
ランジスタのエミッタ拡散窓の部分とシャロー・トレン
チおよびディープ・トレンチを形成する部分とに位置す
る酸化膜２１４を公知の異方性エッチングを用いて取り
除く。
【００４６】次いで、図５（ｅ）に示すように、第１の
フォトレジスト２１８を除去した後、厚さが１００〜４
００ｎｍの多結晶シリコン、アモルファスシリコン、も
しくは、不純物を含んだ多結晶シリコンからなる第１の
導電膜２１９を形成する。
フォトレジスト２１８を除去した後、厚さが１００〜４
００ｎｍの多結晶シリコン、アモルファスシリコン、も
しくは、不純物を含んだ多結晶シリコンからなる第１の
導電膜２１９を形成する。
【００４７】次いで、図５（ｆ）に示すように、エミッ
タ引き出し電極とシャロー・トレンチの形成領域とを覆
うように、第２のフォトレジスト２２０でマスクした
後、公知の異方性エッチング技術を用いて、第２の導電
膜２１９ａを形成する。この際のオーバー・エッチング
により、ディープ・トレンチを形成する領域に溝２２１
を形成する。
タ引き出し電極とシャロー・トレンチの形成領域とを覆
うように、第２のフォトレジスト２２０でマスクした
後、公知の異方性エッチング技術を用いて、第２の導電
膜２１９ａを形成する。この際のオーバー・エッチング
により、ディープ・トレンチを形成する領域に溝２２１
を形成する。
【００４８】次いで、図５（ｇ）に示すように、第３の
フォトレジスト２２４を形成してから、公知のシリコン
・エッチング技術を用いて、Ｎ型ウエル領域２１０を貫
通しＰ型半導体基板２０１に届く、１．０〜５．０μｍ
の深さのディープ・トレンチ２２２と、Ｎ型ウエル領域
２１０よりも浅いシャロー・トレンチ２２３とを形成す
る。シャロー・トレンチ２２３の形成と同時にエミッタ
引き出し電極２１９ｂが形成される。
フォトレジスト２２４を形成してから、公知のシリコン
・エッチング技術を用いて、Ｎ型ウエル領域２１０を貫
通しＰ型半導体基板２０１に届く、１．０〜５．０μｍ
の深さのディープ・トレンチ２２２と、Ｎ型ウエル領域
２１０よりも浅いシャロー・トレンチ２２３とを形成す
る。シャロー・トレンチ２２３の形成と同時にエミッタ
引き出し電極２１９ｂが形成される。
【００４９】なお、製造工程における熱処理やＲＴＡ等
の熱処理により、エミッタ引き出し電極２１９ｂから真
性ベース領域２１１中に不純物が拡散され高濃度Ｎ型拡
散層領域２２５が形成される。
の熱処理により、エミッタ引き出し電極２１９ｂから真
性ベース領域２１１中に不純物が拡散され高濃度Ｎ型拡
散層領域２２５が形成される。
【００５０】次いで、図５（ｈ）に示すように、第３の
フォトレジスト２２４を除去した後、フォトレジスト
（不図示）を形成してからイオン注入によりチャネル・
ストッパー層２２７を形成する。フォトレジストを除去
した後、公知のＣＶＤ技術を用いて熱流動性を持たず不
純物を含まない、厚さが５０〜１５０ｎｍの第１の層間
絶縁膜２２６を形成する。
フォトレジスト２２４を除去した後、フォトレジスト
（不図示）を形成してからイオン注入によりチャネル・
ストッパー層２２７を形成する。フォトレジストを除去
した後、公知のＣＶＤ技術を用いて熱流動性を持たず不
純物を含まない、厚さが５０〜１５０ｎｍの第１の層間
絶縁膜２２６を形成する。
【００５１】次いで、図６（ｉ）に示すように、例えば
ＢＰＳＧなどの熱流動性を有する膜（第２の層間絶縁膜
２２８）をＣＶＤ技術により形成し、例えば８００〜９
５０℃で２０分程度熱処理を行う等により、ディープ・
トレンチ１２２およびシャロー・トレンチ１２３内を埋
め込む。
ＢＰＳＧなどの熱流動性を有する膜（第２の層間絶縁膜
２２８）をＣＶＤ技術により形成し、例えば８００〜９
５０℃で２０分程度熱処理を行う等により、ディープ・
トレンチ１２２およびシャロー・トレンチ１２３内を埋
め込む。
【００５２】最後に、図６（ｊ）に示すように、公知の
ＣＭＰ技術、または、ＢＰＳＧの全面エッチバック技術
により、平坦化を行った後、コンタクトを開口し、例え
ばＷとＴｉＮ／Ｔｉからなるバリアメタルとで形成され
たコンタクト・プラグ２２９と、金属配線２３０とを形
成する。この結果、ＰＭＯＳおよびＮＭＯＳからなるＢ
ｉＣＭＯＳと、ＮＰＮトランジスタとが完成する。
ＣＭＰ技術、または、ＢＰＳＧの全面エッチバック技術
により、平坦化を行った後、コンタクトを開口し、例え
ばＷとＴｉＮ／Ｔｉからなるバリアメタルとで形成され
たコンタクト・プラグ２２９と、金属配線２３０とを形
成する。この結果、ＰＭＯＳおよびＮＭＯＳからなるＢ
ｉＣＭＯＳと、ＮＰＮトランジスタとが完成する。
【００５３】［第３の実施の形態］次に、本発明の第３
の実施の形態について説明する。上述の第２の実施の形
態では、高エネルギー注入でコレクタ領域を形成してい
る。しかし、この場合は、特開平８−２０３９９４号公
報に開示されているように、バイポーラ・トランジスタ
のコレクタ領域を、高濃度Ｎ型埋込層領域とＮ型エピタ
キシャル層領域とで形成していた場合に比べ、コレクタ
領域の不純物濃度が全体的に低くなってしまう。特にＮ
型エピタキシャル層領域を用いた場合には、基板表面付
近の濃度がほぼ均一であるのに対して、高エネルギー注
入では基板表面よりも深い部分に不純物濃度のピークが
存在するため、基板表面付近の濃度はかなり低くい。こ
のため、第２の実施の形態ではコレクタ抵抗の引き出し
抵抗が高くなる傾向にあり、第３の実施の形態ではこの
ような問題を解決するものである。
の実施の形態について説明する。上述の第２の実施の形
態では、高エネルギー注入でコレクタ領域を形成してい
る。しかし、この場合は、特開平８−２０３９９４号公
報に開示されているように、バイポーラ・トランジスタ
のコレクタ領域を、高濃度Ｎ型埋込層領域とＮ型エピタ
キシャル層領域とで形成していた場合に比べ、コレクタ
領域の不純物濃度が全体的に低くなってしまう。特にＮ
型エピタキシャル層領域を用いた場合には、基板表面付
近の濃度がほぼ均一であるのに対して、高エネルギー注
入では基板表面よりも深い部分に不純物濃度のピークが
存在するため、基板表面付近の濃度はかなり低くい。こ
のため、第２の実施の形態ではコレクタ抵抗の引き出し
抵抗が高くなる傾向にあり、第３の実施の形態ではこの
ような問題を解決するものである。
【００５４】図７（ａ）〜（ｄ）、図８（ｅ）〜
（ｈ）、図９（ｉ），（ｊ）は、本発明の第３の実施の
形態（製造工程）を示す断面図である。まず、図７
（ａ）に示すように、シリコンからなるＰ型半導体基板
３０１に、公知のＬＯＣＯＳ法または酸化膜を溝に埋め
込むことにより素子分離酸化膜３０４を形成してから、
Ｎ型ウエル領域３０５とＰ型ウエル領域３０６とを公知
の高エネルギー注入法を用いて形成する。
（ｈ）、図９（ｉ），（ｊ）は、本発明の第３の実施の
形態（製造工程）を示す断面図である。まず、図７
（ａ）に示すように、シリコンからなるＰ型半導体基板
３０１に、公知のＬＯＣＯＳ法または酸化膜を溝に埋め
込むことにより素子分離酸化膜３０４を形成してから、
Ｎ型ウエル領域３０５とＰ型ウエル領域３０６とを公知
の高エネルギー注入法を用いて形成する。
【００５５】次いで、図７（ｂ）に示すように、基板表
面に厚さが１〜１０ｎｍのゲート酸化膜３０７を形成し
てから、厚さが１００〜４００ｎｍの多結晶シリコン、
アモルファスシリコン、もしくは、不純物を含んだ多結
晶シリコンからなる導電膜３０８を形成する。
面に厚さが１〜１０ｎｍのゲート酸化膜３０７を形成し
てから、厚さが１００〜４００ｎｍの多結晶シリコン、
アモルファスシリコン、もしくは、不純物を含んだ多結
晶シリコンからなる導電膜３０８を形成する。
【００５６】次いで、図７（ｃ）に示すように、フォト
レジスト（不図示）を用いて、ゲート電極形成領域をマ
スクした後、公知の異方性エッチング技術を用いて、ゲ
ート電極３０９を形成する。フォトレジストを除去した
後、バイポーラ・トランジスタのコレクタを形成するた
めのＮ型ウエル領域３１０と、Ｐ型拡散層領域３１２
と、Ｎ型拡散層領域３１３と、真性ベース領域３１１と
を順次形成する。
レジスト（不図示）を用いて、ゲート電極形成領域をマ
スクした後、公知の異方性エッチング技術を用いて、ゲ
ート電極３０９を形成する。フォトレジストを除去した
後、バイポーラ・トランジスタのコレクタを形成するた
めのＮ型ウエル領域３１０と、Ｐ型拡散層領域３１２
と、Ｎ型拡散層領域３１３と、真性ベース領域３１１と
を順次形成する。
【００５７】次いで、図７（ｄ）に示すように、厚さが
５０〜４００ｎｍの酸化膜（不図示）を形成した後、公
知の異方性エッチング技術を用いて、ゲート電極３０９
の側壁にのみ酸化膜を残存させてサイドウォール３１５
を形成する。そして、高濃度Ｐ型拡散層領域３１６と高
濃度Ｎ型拡散層領域３１７とを順次形成した後、厚さが
５０〜２００ｎｍの酸化膜３１４を形成し、第１のフォ
トレジスト３１８を用いて、バイポーラ・トランジスタ
のエミッタ拡散窓の部分とシャロー・トレンチおよびデ
ィープ・トレンチを形成する部分とコレクタ引き出し領
域を形成する部分とに位置する酸化膜３１４を公知の異
方性エッチングを用いて取り除く。
５０〜４００ｎｍの酸化膜（不図示）を形成した後、公
知の異方性エッチング技術を用いて、ゲート電極３０９
の側壁にのみ酸化膜を残存させてサイドウォール３１５
を形成する。そして、高濃度Ｐ型拡散層領域３１６と高
濃度Ｎ型拡散層領域３１７とを順次形成した後、厚さが
５０〜２００ｎｍの酸化膜３１４を形成し、第１のフォ
トレジスト３１８を用いて、バイポーラ・トランジスタ
のエミッタ拡散窓の部分とシャロー・トレンチおよびデ
ィープ・トレンチを形成する部分とコレクタ引き出し領
域を形成する部分とに位置する酸化膜３１４を公知の異
方性エッチングを用いて取り除く。
【００５８】次いで、図８（ｅ）に示すように、第１の
フォトレジスト３１８を除去した後、厚さが１００〜４
００ｎｍの多結晶シリコン、アモルファスシリコン、も
しくは、不純物を含んだ多結晶シリコンからなる第１の
導電膜３１９を形成する。
フォトレジスト３１８を除去した後、厚さが１００〜４
００ｎｍの多結晶シリコン、アモルファスシリコン、も
しくは、不純物を含んだ多結晶シリコンからなる第１の
導電膜３１９を形成する。
【００５９】次いで、図８（ｆ）に示すように、エミッ
タ引き出し電極とシャロー・トレンチの形成領域とを覆
うように、第２のフォトレジスト３２０でマスクした
後、公知の異方性エッチング技術を用いて、第２の導電
膜３１９ａを形成する。この際のオーバー・エッチング
により、ディープ・トレンチを形成する領域に溝３２１
を形成する。
タ引き出し電極とシャロー・トレンチの形成領域とを覆
うように、第２のフォトレジスト３２０でマスクした
後、公知の異方性エッチング技術を用いて、第２の導電
膜３１９ａを形成する。この際のオーバー・エッチング
により、ディープ・トレンチを形成する領域に溝３２１
を形成する。
【００６０】次いで、図８（ｇ）に示すように、第３の
フォトレジスト３２４を形成してから、公知のシリコン
・エッチング技術を用いて、Ｎ型ウエル領域３１０を貫
通しＰ型半導体基板３０１に届く、１．０〜５．０μｍ
の深さのディープ・トレンチ３２２を形成するととも
に、コレクタ引き出し領域を形成する部分にＮ型ウエル
領域３１０よりも浅いシャロー・トレンチ３２３を形成
する。シャロー・トレンチ３２３の形成と同時にエミッ
タ引き出し電極３１９ｂが形成される。
フォトレジスト３２４を形成してから、公知のシリコン
・エッチング技術を用いて、Ｎ型ウエル領域３１０を貫
通しＰ型半導体基板３０１に届く、１．０〜５．０μｍ
の深さのディープ・トレンチ３２２を形成するととも
に、コレクタ引き出し領域を形成する部分にＮ型ウエル
領域３１０よりも浅いシャロー・トレンチ３２３を形成
する。シャロー・トレンチ３２３の形成と同時にエミッ
タ引き出し電極３１９ｂが形成される。
【００６１】なお、製造工程における熱処理やＲＴＡ等
の熱処理により、エミッタ引き出し電極３１９ｂから真
性ベース領域３１１中に不純物が拡散し、高濃度Ｎ型拡
散層領域３２５が形成される。
の熱処理により、エミッタ引き出し電極３１９ｂから真
性ベース領域３１１中に不純物が拡散し、高濃度Ｎ型拡
散層領域３２５が形成される。
【００６２】次いで、図８（ｈ）に示すように、第３の
フォトレジスト３２４を除去した後、フォトレジスト
（不図示）を形成してからイオン注入によりチャネル・
ストッパー層３２７を形成する。フォトレジストを除去
した後、公知のＣＶＤ技術を用いて熱流動性を持たず不
純物を含まない、厚さが５０〜１５０ｎｍの第１の層間
絶縁膜３２６を形成する。
フォトレジスト３２４を除去した後、フォトレジスト
（不図示）を形成してからイオン注入によりチャネル・
ストッパー層３２７を形成する。フォトレジストを除去
した後、公知のＣＶＤ技術を用いて熱流動性を持たず不
純物を含まない、厚さが５０〜１５０ｎｍの第１の層間
絶縁膜３２６を形成する。
【００６３】次いで、図９（ｉ）に示すように、例えば
ＢＰＳＧなどの熱流動性を有する膜（第２の層間絶縁膜
３２８）をＣＶＤ技術により形成し、例えば８００〜９
５０℃で２０分程度熱処理を行う等により、ディープ・
トレンチ３２２およびシャロー・トレンチ３２３内を埋
め込む。
ＢＰＳＧなどの熱流動性を有する膜（第２の層間絶縁膜
３２８）をＣＶＤ技術により形成し、例えば８００〜９
５０℃で２０分程度熱処理を行う等により、ディープ・
トレンチ３２２およびシャロー・トレンチ３２３内を埋
め込む。
【００６４】最後に、図９（ｊ）に示すように、公知の
ＣＭＰ技術、または、ＢＰＳＧの全面エッチバック技術
により、平坦化を行った後、コンタクトを開口し、コレ
クタ引き出し領域を形成する部分に高濃度Ｎ型拡散層領
域３３１を形成した後、例えばＷとＴｉＮ／Ｔｉからな
るバリアメタルとで形成されたコンタクト・プラグ３２
９と、金属配線３３０とを形成する。
ＣＭＰ技術、または、ＢＰＳＧの全面エッチバック技術
により、平坦化を行った後、コンタクトを開口し、コレ
クタ引き出し領域を形成する部分に高濃度Ｎ型拡散層領
域３３１を形成した後、例えばＷとＴｉＮ／Ｔｉからな
るバリアメタルとで形成されたコンタクト・プラグ３２
９と、金属配線３３０とを形成する。
【００６５】以上のとおり第３の実施の形態では、コレ
クタ引き出し領域を形成する部分をシャロー・トレンチ
と同じ深さに掘っている。そのため、高エネルギー注入
でコレクタ領域の不純物濃度のピーク付近で金属配線と
接続することにより、コレクタ抵抗の引き出し部分の抵
抗を低減することができる。本願発明者が実験を行った
ところ、従来約１０００Ωであったコレクタ抵抗を、本
実施の形態を用いることによって最高で約３０〜４０％
低減し、６００〜７００Ωのコレクタ抵抗を実現するこ
とができた。
クタ引き出し領域を形成する部分をシャロー・トレンチ
と同じ深さに掘っている。そのため、高エネルギー注入
でコレクタ領域の不純物濃度のピーク付近で金属配線と
接続することにより、コレクタ抵抗の引き出し部分の抵
抗を低減することができる。本願発明者が実験を行った
ところ、従来約１０００Ωであったコレクタ抵抗を、本
実施の形態を用いることによって最高で約３０〜４０％
低減し、６００〜７００Ωのコレクタ抵抗を実現するこ
とができた。
【００６６】［第４の実施の形態］次に、本発明の第４
の実施の形態におけるＣＭＯＳの製造方法について説明
する。この第４の実施の形態は、前述した実施の形態を
ＣＭＯＳ部分に応用し、ＰＮ分離の部分にディープ・ト
レンチを形成し、ソース／ドレインとウエルの電位を取
る部分とにシャロー・トレンチを形成するものである。
の実施の形態におけるＣＭＯＳの製造方法について説明
する。この第４の実施の形態は、前述した実施の形態を
ＣＭＯＳ部分に応用し、ＰＮ分離の部分にディープ・ト
レンチを形成し、ソース／ドレインとウエルの電位を取
る部分とにシャロー・トレンチを形成するものである。
【００６７】図１０（ａ）〜（ｃ）、図１１（ｄ）〜
（ｆ）は、本発明の第４の実施の形態（製造工程）を示
す断面図である。まず、図１０（ａ）に示すように、シ
リコンからなるＰ型半導体基板４０１に、公知のＬＯＣ
ＯＳ法または酸化膜を溝に埋め込むことにより素子分離
酸化膜（不図示）を形成する。そして、Ｎ型ウエル領域
４０２と、Ｐ型ウエル領域４０３と、Ｐ型拡散層領域４
０４と、Ｎ型拡散層領域４０５と、ゲート酸化膜４０６
と、ゲート電極４０７とを形成する。同図にはＣＭＯＳ
を構成するＮＭＯＳのみを図示しているが、ＮＭＯＳと
隣接して設けられるＰＭＯＳについても同様の手順で作
製できる。
（ｆ）は、本発明の第４の実施の形態（製造工程）を示
す断面図である。まず、図１０（ａ）に示すように、シ
リコンからなるＰ型半導体基板４０１に、公知のＬＯＣ
ＯＳ法または酸化膜を溝に埋め込むことにより素子分離
酸化膜（不図示）を形成する。そして、Ｎ型ウエル領域
４０２と、Ｐ型ウエル領域４０３と、Ｐ型拡散層領域４
０４と、Ｎ型拡散層領域４０５と、ゲート酸化膜４０６
と、ゲート電極４０７とを形成する。同図にはＣＭＯＳ
を構成するＮＭＯＳのみを図示しているが、ＮＭＯＳと
隣接して設けられるＰＭＯＳについても同様の手順で作
製できる。
【００６８】次いで、図１０（ｂ）に示すように、厚さ
が５０〜４００ｎｍの酸化膜（不図示）を形成した後、
公知の異方性エッチング技術を用いて、ゲート電極４０
７の側壁にのみ酸化膜を残存させてサイドウォール４１
０を形成する。高濃度Ｐ型拡散層領域４０８と高濃度Ｎ
型拡散層領域４０９とを順次形成した後、厚さが５０〜
２００ｎｍの酸化膜４１１を形成し、第１のフォトレジ
スト４１２を用いて、ＰＮ分離の部分と、ソース／ドレ
インとウエルの電位を取る部分との間に位置する酸化膜
４１１を、公知の異方性エッチングを用いて取り除く。
が５０〜４００ｎｍの酸化膜（不図示）を形成した後、
公知の異方性エッチング技術を用いて、ゲート電極４０
７の側壁にのみ酸化膜を残存させてサイドウォール４１
０を形成する。高濃度Ｐ型拡散層領域４０８と高濃度Ｎ
型拡散層領域４０９とを順次形成した後、厚さが５０〜
２００ｎｍの酸化膜４１１を形成し、第１のフォトレジ
スト４１２を用いて、ＰＮ分離の部分と、ソース／ドレ
インとウエルの電位を取る部分との間に位置する酸化膜
４１１を、公知の異方性エッチングを用いて取り除く。
【００６９】次いで、図１０（ｃ）に示すように、第１
のフォトレジスト４１２を除去した後、厚さが１００〜
４００ｎｍの多結晶シリコン、アモルファスシリコン、
もしくは、不純物を含んだ多結晶シリコンからなる第１
の導電膜４１３を形成する。
のフォトレジスト４１２を除去した後、厚さが１００〜
４００ｎｍの多結晶シリコン、アモルファスシリコン、
もしくは、不純物を含んだ多結晶シリコンからなる第１
の導電膜４１３を形成する。
【００７０】次いで、図１１（ｄ）に示すように、シャ
ロー・トレンチの形成領域を覆うように、第２のフォト
レジスト４１４でマスクした後、公知の異方性エッチン
グ技術を用いて、第２の導電膜４１３ａを形成する。こ
の際のオーバー・エッチングにより、ディープ・トレン
チを形成する領域に溝４１５を形成する。
ロー・トレンチの形成領域を覆うように、第２のフォト
レジスト４１４でマスクした後、公知の異方性エッチン
グ技術を用いて、第２の導電膜４１３ａを形成する。こ
の際のオーバー・エッチングにより、ディープ・トレン
チを形成する領域に溝４１５を形成する。
【００７１】次いで、図１１（ｅ）に示すように、第３
のフォトレジスト４１６および公知のシリコン・エッチ
ング技術を用いて、ＰＮ分離の部分に、Ｎ型ウエル領域
４０２およびＰ型ウエル領域４０３を貫通しＰ型半導体
基板４０１に届く、１．０〜５．０μｍの深さのディー
プ・トレンチ４１７を形成する。同時にソース／ドレイ
ンとウエルの電位を取る部分との間に、Ｐ型ウエル領域
４０３よりも浅いシャロー・トレンチ４１８を形成す
る。
のフォトレジスト４１６および公知のシリコン・エッチ
ング技術を用いて、ＰＮ分離の部分に、Ｎ型ウエル領域
４０２およびＰ型ウエル領域４０３を貫通しＰ型半導体
基板４０１に届く、１．０〜５．０μｍの深さのディー
プ・トレンチ４１７を形成する。同時にソース／ドレイ
ンとウエルの電位を取る部分との間に、Ｐ型ウエル領域
４０３よりも浅いシャロー・トレンチ４１８を形成す
る。
【００７２】次いで、図１１（ｆ）に示すように、第１
の層間絶縁膜４１９および第２の層間絶縁膜４２０を堆
積した後、エッチバックまたはＣＭＰによる平坦化を施
し、コンタクト・プラグ４２１と金属配線４２２とを形
成する。この結果、ウエル電極（図１１（ｆ）の最も右
の電極）を有するＮＭＯＳができあがる。同様にＰＭＯ
Ｓを作ることにより、ＣＭＯＳを作製することができ
る。
の層間絶縁膜４１９および第２の層間絶縁膜４２０を堆
積した後、エッチバックまたはＣＭＰによる平坦化を施
し、コンタクト・プラグ４２１と金属配線４２２とを形
成する。この結果、ウエル電極（図１１（ｆ）の最も右
の電極）を有するＮＭＯＳができあがる。同様にＰＭＯ
Ｓを作ることにより、ＣＭＯＳを作製することができ
る。
【００７３】以上のとおり本発明の第４の実施の形態
は、ＰＮ分離の部分にディープ・トレンチを形成し、ソ
ース／ドレインとウエルの電位を取る部分との間におけ
る素子分離の部分にシャロー・トレンチを形成したもの
である。本実施の形態により、ＰＮ分離の幅と、ソース
／ドレインとウエルの電位を取る部分との間における素
子分離の幅とを小さくすることができる。
は、ＰＮ分離の部分にディープ・トレンチを形成し、ソ
ース／ドレインとウエルの電位を取る部分との間におけ
る素子分離の部分にシャロー・トレンチを形成したもの
である。本実施の形態により、ＰＮ分離の幅と、ソース
／ドレインとウエルの電位を取る部分との間における素
子分離の幅とを小さくすることができる。
【００７４】
【発明の効果】以上説明したとおり本発明は、第１のマ
スクおよび第２のマスクを組み合わせて使うことによ
り、深さの異なる溝を同時に形成することができる。シ
ャロー・トレンチおよびディープ・トレンチを同時に形
成することにより、従来のようにマスクの位置合わせを
厳密に制御する必要が無くなる。特に、バイポーラトラ
ンジスタの部分においては、従来技術のようにシャロー
・トレンチ中にディープ・トレンチを形成する必要がな
いので、マスクの位置合わせによるずれを気にする必要
がない。また、バイポーラ・トランジスタにおける素子
分離領域のサイズを小さくすることができるため、トラ
ンジスタの占有面積を小さくでき、寄生抵抗の低減によ
ってトランジスタ性能を向上させることができる。
スクおよび第２のマスクを組み合わせて使うことによ
り、深さの異なる溝を同時に形成することができる。シ
ャロー・トレンチおよびディープ・トレンチを同時に形
成することにより、従来のようにマスクの位置合わせを
厳密に制御する必要が無くなる。特に、バイポーラトラ
ンジスタの部分においては、従来技術のようにシャロー
・トレンチ中にディープ・トレンチを形成する必要がな
いので、マスクの位置合わせによるずれを気にする必要
がない。また、バイポーラ・トランジスタにおける素子
分離領域のサイズを小さくすることができるため、トラ
ンジスタの占有面積を小さくでき、寄生抵抗の低減によ
ってトランジスタ性能を向上させることができる。
【図１】 本発明の第１の実施の形態（製造工程）を示
す断面図である。
す断面図である。
【図２】 図１の続きの工程を示す断面図である。
【図３】 図２の続きの工程を示す断面図である。
【図４】 本発明の第２の実施の形態（製造工程）を示
す断面図である。
す断面図である。
【図５】 図４の続きの工程を示す断面図である。
【図６】 図５の続きの工程を示す断面図である。
【図７】 本発明の第３の実施の形態（製造工程）を示
す断面図である。
す断面図である。
【図８】 図７の続きの工程を示す断面図である。
【図９】 図８の続きの工程を示す断面図である。
【図１０】 本発明の第４の実施の形態（製造工程）を
示す断面図である。
示す断面図である。
【図１１】 図１０の続きの工程を示す断面図である。
【図１２】 従来例（製造工程）を示す断面図である。
【図１３】 図１２の続きの工程を示す断面図である。
【図１４】 図１３の続きの工程を示す断面図である。
【図１５】 従来例（製造工程）を示す断面図である。
１０１…Ｐ型半導体基板、１０２…高濃度Ｎ型埋込層領
域、１０３…Ｎ型エピタキシャル層領域、１０４…素子
分離酸化膜、１０５…Ｎ型ウエル領域、１０６…Ｐ型ウ
エル領域、１０７…ゲート酸化膜、１０８…導電膜、１
０９…ゲート電極、１１０…高濃度Ｎ型拡散層領域、１
１１…真性ベース領域、１１２…Ｐ型拡散層領域、１１
３…Ｎ型拡散層領域、１１４…酸化膜、１１５…サイド
ウォール、１１６…高濃度Ｐ型拡散層領域、１１７…高
濃度Ｎ型拡散層領域、１１８…第１のフォトレジスト、
１１９…第１の導電膜、１１９ａ…第２の導電膜、１１
９ｂ…エミッタ引き出し電極、１２０…第２のフォトレ
ジスト、１２１…溝、１２２…ディープ・トレンチ、１
２３…シャロー・トレンチ、１２４…第３のフォトレジ
スト、１２５…高濃度Ｎ型拡散層領域、１２６…第１の
層間絶縁膜、１２７…チャネル・ストッパー層、１２８
…第２の層間絶縁膜、１２９…コンタクト・プラグ、１
３０…金属配線、２０１…Ｐ型半導体基板、２０２…高
濃度Ｎ型埋込層領域、２０３…Ｎ型エピタキシャル領
域、２０４…素子分離酸化膜、２０５…Ｎ型ウエル領
域、２０６…Ｐ型ウエル領域、２０７…ゲート酸化膜、
２０８…導電膜、２０９…ゲート電極、２１０…Ｎ型ウ
エル領域、２１１…真性ベース領域、２１２…Ｐ型拡散
層領域、２１３…Ｎ型拡散層領域、２１４…酸化膜、２
１５…サイドウォール、２１６…高濃度Ｐ型拡散層領
域、２１７…高濃度Ｎ型拡散層領域、２１８…第１のフ
ォトレジスト、２１９…第１の導電膜、２１９ａ…第２
の導電膜、２１９ｂ…エミッタ引き出し電極、２２０…
第２のフォトレジスト、２２１…溝、２２２…ディープ
・トレンチ、２２３…シャロー・トレンチ、２２４…第
３のフォトレジスト、２２５…高濃度Ｎ型拡散層領域、
２２６…第１の層間絶縁膜、２２７…チャネル・ストッ
パー層、２２８…第２の層間絶縁膜、２２９…コンタク
ト・プラグ、２３０…金属配線、３０１…Ｐ型半導体基
板、３０２…高濃度Ｎ型埋込層領域、３０３…Ｎ型エピ
タキシャル領域、３０４…素子分離酸化膜、３０５…Ｎ
型ウエル領域、３０６…Ｐ型ウエル領域、３０７…ゲー
ト酸化膜、３０８…導電膜、３０９…ゲート電極、３１
０…Ｎ型ウエル領域、３１１…真性ベース領域、３１２
…Ｐ型拡散層領域、３１３…Ｎ型拡散層領域、３１４…
酸化膜、３１５…サイドウォール、３１６…高濃度Ｐ型
拡散層領域、３１７…高濃度Ｎ型拡散層領域、３１８…
第１のフォトレジスト、３１９…第１の導電膜、３１９
ａ…第２の導電膜、３１９ｂ…エミッタ引き出し電極、
３２０…第２のフォトレジスト、３２１…溝、３２２…
ディープ・トレンチ、３２３…シャロー・トレンチ、３
２４…第３のフォトレジスト、３２５…高濃度Ｎ型拡散
層領域、３２６…第１の層間絶縁膜、３２７…チャネル
・ストッパー層、３２８…第２の層間絶縁膜、３２９…
コンタクト・プラグ、３３０…金属配線、３３１…高濃
度拡散層領域、４０１…Ｐ型半導体基板、４０２…Ｎ型
ウエル領域、４０３…Ｐ型ウエル領域、４０４…Ｐ型拡
散層領域、４０５…Ｎ型拡散層領域、４０６…ゲート酸
化膜、４０７…ゲート電極、４０８…高濃度Ｐ型拡散層
領域、４０９…高濃度Ｎ型拡散層領域、４１０…サイド
ウォール、４１１…酸化膜、４１２…第１のフォトレジ
スト、４１３…第１の導電膜、４１３ａ…第２の導電
膜、４１４…第２のフォトレジスト、４１５…溝、４１
６…第３のフォトレジスト、４１７…ディープ・トレン
チ、４１８…シャロー・トレンチ、４１９…第１の層間
絶縁膜、４２０…第２の層間絶縁膜、４２１…コンタク
ト・プラグ、４２２…金属配線。
域、１０３…Ｎ型エピタキシャル層領域、１０４…素子
分離酸化膜、１０５…Ｎ型ウエル領域、１０６…Ｐ型ウ
エル領域、１０７…ゲート酸化膜、１０８…導電膜、１
０９…ゲート電極、１１０…高濃度Ｎ型拡散層領域、１
１１…真性ベース領域、１１２…Ｐ型拡散層領域、１１
３…Ｎ型拡散層領域、１１４…酸化膜、１１５…サイド
ウォール、１１６…高濃度Ｐ型拡散層領域、１１７…高
濃度Ｎ型拡散層領域、１１８…第１のフォトレジスト、
１１９…第１の導電膜、１１９ａ…第２の導電膜、１１
９ｂ…エミッタ引き出し電極、１２０…第２のフォトレ
ジスト、１２１…溝、１２２…ディープ・トレンチ、１
２３…シャロー・トレンチ、１２４…第３のフォトレジ
スト、１２５…高濃度Ｎ型拡散層領域、１２６…第１の
層間絶縁膜、１２７…チャネル・ストッパー層、１２８
…第２の層間絶縁膜、１２９…コンタクト・プラグ、１
３０…金属配線、２０１…Ｐ型半導体基板、２０２…高
濃度Ｎ型埋込層領域、２０３…Ｎ型エピタキシャル領
域、２０４…素子分離酸化膜、２０５…Ｎ型ウエル領
域、２０６…Ｐ型ウエル領域、２０７…ゲート酸化膜、
２０８…導電膜、２０９…ゲート電極、２１０…Ｎ型ウ
エル領域、２１１…真性ベース領域、２１２…Ｐ型拡散
層領域、２１３…Ｎ型拡散層領域、２１４…酸化膜、２
１５…サイドウォール、２１６…高濃度Ｐ型拡散層領
域、２１７…高濃度Ｎ型拡散層領域、２１８…第１のフ
ォトレジスト、２１９…第１の導電膜、２１９ａ…第２
の導電膜、２１９ｂ…エミッタ引き出し電極、２２０…
第２のフォトレジスト、２２１…溝、２２２…ディープ
・トレンチ、２２３…シャロー・トレンチ、２２４…第
３のフォトレジスト、２２５…高濃度Ｎ型拡散層領域、
２２６…第１の層間絶縁膜、２２７…チャネル・ストッ
パー層、２２８…第２の層間絶縁膜、２２９…コンタク
ト・プラグ、２３０…金属配線、３０１…Ｐ型半導体基
板、３０２…高濃度Ｎ型埋込層領域、３０３…Ｎ型エピ
タキシャル領域、３０４…素子分離酸化膜、３０５…Ｎ
型ウエル領域、３０６…Ｐ型ウエル領域、３０７…ゲー
ト酸化膜、３０８…導電膜、３０９…ゲート電極、３１
０…Ｎ型ウエル領域、３１１…真性ベース領域、３１２
…Ｐ型拡散層領域、３１３…Ｎ型拡散層領域、３１４…
酸化膜、３１５…サイドウォール、３１６…高濃度Ｐ型
拡散層領域、３１７…高濃度Ｎ型拡散層領域、３１８…
第１のフォトレジスト、３１９…第１の導電膜、３１９
ａ…第２の導電膜、３１９ｂ…エミッタ引き出し電極、
３２０…第２のフォトレジスト、３２１…溝、３２２…
ディープ・トレンチ、３２３…シャロー・トレンチ、３
２４…第３のフォトレジスト、３２５…高濃度Ｎ型拡散
層領域、３２６…第１の層間絶縁膜、３２７…チャネル
・ストッパー層、３２８…第２の層間絶縁膜、３２９…
コンタクト・プラグ、３３０…金属配線、３３１…高濃
度拡散層領域、４０１…Ｐ型半導体基板、４０２…Ｎ型
ウエル領域、４０３…Ｐ型ウエル領域、４０４…Ｐ型拡
散層領域、４０５…Ｎ型拡散層領域、４０６…ゲート酸
化膜、４０７…ゲート電極、４０８…高濃度Ｐ型拡散層
領域、４０９…高濃度Ｎ型拡散層領域、４１０…サイド
ウォール、４１１…酸化膜、４１２…第１のフォトレジ
スト、４１３…第１の導電膜、４１３ａ…第２の導電
膜、４１４…第２のフォトレジスト、４１５…溝、４１
６…第３のフォトレジスト、４１７…ディープ・トレン
チ、４１８…シャロー・トレンチ、４１９…第１の層間
絶縁膜、４２０…第２の層間絶縁膜、４２１…コンタク
ト・プラグ、４２２…金属配線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 21/76 H01L 21/8222 H01L 21/8238 H01L 27/06 - 27/092
Claims (13)
- 【請求項１】 半導体基板上に、所望の素子分離領域と
能動素子とに対応させて設けられた複数の貫通孔を有す
る第１のマスクを形成する工程と、 前記半導体基板上に、前記第１のマスクを被覆するよう
にして第１の導電膜を形成する工程と、前記第１の 導電膜上に、前記能動素子上の前記貫通孔の
少なくとも１つを被覆する第２のマスクを形成する工程
と、前記第１の導電膜のうち前記 第２のマスクから露出して
いる部分およびその下にある前記半導体基板をエッチン
グすることにより、前記第１の導電膜のうち前記第２の
マスクに被覆された部分からなる第２の導電膜を形成す
るとともに、前記半導体基板に溝を形成する工程と、 前記第２のマスクを除去した後、前記溝の底部をエッチ
ングすることによって第１の溝を形成するとともに、前
記第２の導電膜およびその下にある前記半導体基板をエ
ッチングすることによって、前記能動素子上の前記貫通
孔に対応する位置に前記第１の溝よりも浅い第２の溝を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板に複数の能動素子を形成する
工程と、 前記半導体基板上に、所望の素子分離領域に対応させて
設けられた複数の貫通孔を有する第１のマスクを形成す
る工程と、 前記半導体基板上に、前記第１のマスクを被覆するよう
にして第１の導電膜を形成する工程と、 前記第１の導電膜上に、前記貫通孔の少なくとも１つを
被覆する第２のマスクを形成する工程と、 前記第１の導電膜のうち前記第２のマスクから露出して
いる部分およびその下にある前記半導体基板をエッチン
グすることにより、前記第１の導電膜のうち前記第２の
マスクに被覆された部分からなる第２の導電膜を形成す
るとともに、前記半導体基板に溝を形成する工程と、 前記第２のマスクを除去した後、前記溝の底部をエッチ
ングすることによって第１の溝を形成するとともに、前
記第２の導電膜およびその下にある前記半導体 基板をエ
ッチングすることによって、前記第１の溝よりも浅い第
２の溝を形成する工程と、 前記第１および第２の溝の中に絶縁物を充填する工程と
を有する ことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板に複数の能動素子を形成する
工程と、 前記半導体基板上に、所望の素子分離領域と前記能動素
子とに対応させて設けられた複数の貫通孔を有する第１
のマスクを形成する工程と、 前記半導体基板上に、前記第１のマスクを被覆するよう
にして第１の導電膜を形成する工程と、 前記第１の導電膜上に、前記能動素子上の前記貫通孔の
少なくとも１つを被覆する第２のマスクを形成する工程
と、 前記第１の導電膜のうち前記第２のマスクから露出して
いる部分およびその下にある前記半導体基板をエッチン
グすることにより、前記第１の導電膜のうち前記第２の
マスクに被覆された部分からなる第２の導電膜を形成す
るとともに、前記半導体基板に溝を形成する工程と、 前記第２のマスクを除去した後、前記溝の底部をエッチ
ングすることによって第１の溝を形成するとともに、前
記第２の導電膜およびその下にある前記半導体基板をエ
ッチングすることによって、前記能動素子上の前記貫通
孔に対応する位置に前記第１の溝よりも浅い第２の溝を
形成する工程と、 前記第１および第２の溝の中に絶縁物を充填する工程と
を有する ことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 前記第２の導電膜をエッチングして除去する際に、前記
第２の導電膜の一部を残すことにより、この残った前記
第２の導電膜の一部を前記能動素子の電極として用いる
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４において、前記半導体装置は、ＣＭＯＳとバイポーラ・トランジス
タとで構成されたＢｉＣＭＯＳである ことを特徴とする
半導体装置の製造方法。 - 【請求項６】 請求項５において、前記第１の溝は、前記ＣＭＯＳと前記バイポーラ・トラ
ンジスタとの間に形成され、 前記第２の溝は、前記バイポーラ・トランジスタ内のコ
レクタとエミッタとの間に形成されている ことを特徴と
する半導体装置の製造方法。 - 【請求項７】 請求項６において、シリコンからなるＰ型半導体基板に、高濃度Ｎ型埋込層
領域を形成してからＮ型エピタキシャル層領域を形成
し、このＮ型エピタキシャル層領域にＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域を形成す
る工程と、 前記Ｎ型ウエル領域およびＰ型ウエル領域のそれぞれに
ゲート酸化膜を介してゲート電極を形成し、前記Ｎ型エ
ピタキシャル層領域にバイポーラ・トランジスタのコレ
クタ引き出しのための高濃度Ｎ型拡散層領域を形成し、
前記Ｎ型ウエル領域に位置するゲート電極の周囲にＰ型
拡散層領域を形成し、前記Ｐ型ウエル領域に位置するゲ
ート電極の周囲にＮ型拡散層領域を形成し、前記Ｎ型エ
ピタキシャル層領域に真性ベース領域を形成する工程
と、 バイポーラ・トランジスタのエミッタ拡散窓を形成する
領域と、バイポーラ・トランジスタのエミッタとコレク
タとを分離するための第２の溝を形成する領域と、バイ
ポーラ・トランジスタとＣＭＯＳとを分離するための第
１の溝を形成する領域と、のそれぞれに対応させて貫通
孔を有する、酸化膜を前記Ｐ型半導体基板上に形成する
工程と、 前記酸化膜を覆うように導電膜を形成してから、前記エ
ミッタ拡散窓を形成する領域以外および前記第２の溝を
形成する領域以外の前記導電膜をエッチングによって除
去し、この際のオーバー・エッチングによって第１の溝
を形成する領域に溝を形成する工程と、 エッチングにより、前記高濃度Ｎ型埋込層領域を貫通し
かつ前記Ｐ型半導体基板に届く第１の溝と、高濃度Ｎ型
埋込層領域よりも浅い第２の溝と、を形成するととも
に、前記導電膜からなるエミッタ引き出し電極を形成す
る工程と、 前記Ｐ型半導体基板上に、前記第２の溝および前記第１
の溝内を埋め込む層間絶縁膜を形成する工程と、 前記層間絶縁膜に開口してから前記ＣＭＯＳおよび前記
バイポーラ・トランジ スタのそれぞれに電極を接続する
工程とを有する ことを特徴とする半導体装置の製造方
法。 - 【請求項８】 請求項６において、シリコンからなるＰ型半導体基板に、ＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域を形成す
る工程と、 前記ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域のそれぞれにゲート酸化膜を介してゲート
電極を形成し、前記Ｐ型半導体基板にバイポーラ・トラ
ンジスタを形成するためのＮ型ウエル領域を形成し、前
記ＣＭＯＳを形成するためのＮ型ウエル領域に位置する
ゲート電極の周囲にＰ型拡散層領域を形成し、前記Ｐ型
ウエル領域に位置するゲート電極の周囲にＮ型拡散層領
域を形成し、前記バイポーラ・トランジスタを形成する
ためのＮ型ウエル領域に真性ベース領域を形成する工程
と、 バイポーラ・トランジスタのエミッタ拡散窓を形成する
領域と、バイポーラ・トランジスタのエミッタとコレク
タとを分離するための第２の溝を形成する領域と、バイ
ポーラ・トランジスタとＣＭＯＳとを分離するための第
１の溝を形成する領域と、のそれぞれに対応させて貫通
孔を有する、酸化膜を前記Ｐ型半導体基板上に形成する
工程と、 前記酸化膜を覆うように導電膜を形成してから、前記エ
ミッタ拡散窓を形成する領域以外および前記第２の溝を
形成する領域以外の前記導電膜をエッチングによって除
去し、この際のオーバー・エッチングによって第１の溝
を形成する領域に溝を形成する工程と、 エッチングにより、前記Ｐ型半導体基板に届く第１の溝
と、前記バイポーラ・トランジスタを形成するためのＮ
型ウエル領域よりも浅い第２の溝と、を形成するととも
に、前記導電膜からなるエミッタ引き出し電極を形成す
る工程と、 前記Ｐ型半導体基板上に、前記第２の溝および前記第１
の溝内を埋め込む層間絶縁膜を形成する工程と、 前記層間絶縁膜に開口してから前記ＣＭＯＳおよび前記
バイポーラ・トランジスタのそれぞれに電極を接続する
工程とを有する ことを特徴とする半導体装置の製造方
法。 - 【請求項９】 請求項６において、シリコンからなるＰ型半導体基板に、ＣＭＯＳを形成す
るためのＮ型ウエル領域およびＰ型ウエル領域を形成す
る工程と、 前記ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域のそれぞれにゲート酸化膜を介してゲート
電極を形成し、前記Ｐ型半導体基板にバイポーラ・トラ
ンジスタを形成するためのＮ型ウエル領域を形成し、前
記ＣＭＯＳを形成するためのＮ型ウエル領域に位置する
ゲート電極の周囲にＰ型拡散層領域を形成し、前記Ｐ型
ウエル領域に位置するゲート電極の周囲にＮ型拡散層領
域を形成し、前記バイポーラ・トランジスタを形成する
ためのＮ型ウエル領域に真性ベース領域を形成する工程
と、 バイポーラ・トランジスタのエミッタ拡散窓を形成する
領域と、バイポーラ・トランジスタのコレクタを引き出
すための第２の溝を形成する領域と、バイポーラ・トラ
ンジスタとＣＭＯＳとを分離するための第１の溝を形成
する領域と、のそれぞれに対応させて貫通孔を有する、
酸化膜を前記Ｐ型半導体基板上に形成する工程と、 前記酸化膜を覆うように導電膜を形成してから、前記エ
ミッタ拡散窓を形成する領域以外および前記第２の溝を
形成する領域以外の前記導電膜をエッチングによって除
去し、この際のオーバー・エッチングによって第１の溝
を形成する領域に溝を形成する工程と、 エッチングにより、前記Ｐ型半導体基板に届く第１の溝
と、前記バイポーラ・トランジスタを形成するためのＮ
型ウエル領域よりも浅い第２の溝と、を形成するととも
に、前記導電膜からなるエミッタ引き出し電極を形成す
る工程と、 前記Ｐ型半導体基板上に、前記第２の溝および前記第１
の溝内を埋め込む層間絶縁膜を形成する工程と、 前記層間絶縁膜に開口してから前記ＣＭＯＳおよび前記
バイポーラ・トランジスタのそれぞれに電極を接続する
工程とを有する ことを特徴とする半導体装置の製造方
法。 - 【請求項１０】 請求項６において、前記ＣＭＯＳと前記バイポーラ・トランジスタとの間に
設けられた第１の溝は 、その底部にチャネル・ストッパ
ー層を有する ことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項４において、 前記半導体装置は、ＣＭＯＳであることを特徴とする半
導体装置の製造方法。 - 【請求項１２】 請求項１１において、 シリコンからなるＰ型半導体基板に、前記ＣＭＯＳを形
成するためのＮ型ウエル領域およびＰ型ウエル領域を形
成する工程と、 前記ＣＭＯＳを形成するためのＮ型ウエル領域およびＰ
型ウエル領域のそれぞれにゲート酸化膜を介してゲート
電極を形成し、前記Ｎ型ウエル領域に位置するゲート電
極の周囲にＰ型拡散層領域を形成し、前記Ｐ型ウエル領
域に位置するゲート電極の周囲にＮ型拡散層領域を形成
する工程と、 ソースまたはドレインとウエル電極とを分離するための
第２の溝を形成する領域と、前記Ｎ型ウエル領域と前記
Ｐ型ウエル領域とを分離するための第１の溝を形成する
領域と、のそれぞれに対応させて貫通孔を有する、酸化
膜を前記Ｐ型半導体基板上に形成する工程と、 前記酸化膜を覆うように導電膜を形成してから、前記第
２の溝を形成する領域以外の前記導電膜をエッチングに
よって除去し、この際のオーバー・エッチングによって
第１の溝を形成する領域に溝を形成する工程と、 前記Ｐ型半導体基板に届く第１の溝と、前記Ｎ型ウエル
領域よりも浅い第２の溝と、を形成する工程と、 前記Ｐ型半導体基板上に、前記第２の溝および前記第１
の溝内を埋め込む層間絶縁膜を形成する工程と、 前記層間絶縁膜に開口してから前記ＣＭＯＳに電極を接
続する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項１３】 請求項６または請求項１０において、 前記ゲート電極は、ＬＤＤ構造を有することを特徴とす
る半導体装置の製造方法。
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|---|---|---|---|
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|---|---|---|---|
| JP12401399A JP3322239B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
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| JP (1) | JP3322239B2 (ja) |
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