JP2000106510A - 高周波電力増幅器 - Google Patents
高周波電力増幅器Info
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- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- Power Engineering (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 電力ロスを小さくして効率を向上させること
ができる高周波電力増幅器を得る。 【解決手段】 出力整合回路４が、第２次高調波に対し
て開放負荷となると共に第３次高調波に対して短絡負荷
となるように、例えば、第２次高調波に対するＳパラメ
ータのＳ１１の位相が−８０°〜１４０゜、第３次高調
波に対するＳパラメータのＳ１１の位相が１６０°〜２
２０゜の範囲になるように、ドレインバイアス線路１１
及び信号線路１２，１４，１５の各線路長を設定した。
更に、入力整合回路３において、基本波に対するＳパラ
メータのＳ２２の位相を最高の利得が得られる点から＋
５°〜−７５°の位置になるように各線路の線路長を調
整するようにした。
ができる高周波電力増幅器を得る。 【解決手段】 出力整合回路４が、第２次高調波に対し
て開放負荷となると共に第３次高調波に対して短絡負荷
となるように、例えば、第２次高調波に対するＳパラメ
ータのＳ１１の位相が−８０°〜１４０゜、第３次高調
波に対するＳパラメータのＳ１１の位相が１６０°〜２
２０゜の範囲になるように、ドレインバイアス線路１１
及び信号線路１２，１４，１５の各線路長を設定した。
更に、入力整合回路３において、基本波に対するＳパラ
メータのＳ２２の位相を最高の利得が得られる点から＋
５°〜−７５°の位置になるように各線路の線路長を調
整するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタやバイポーラトランジスタ等からなる高周波増幅用
の半導体増幅器、特に移動通信用機器やマイクロ波帯通
信機器等に使用する高効率増幅器に関するものである。
スタやバイポーラトランジスタ等からなる高周波増幅用
の半導体増幅器、特に移動通信用機器やマイクロ波帯通
信機器等に使用する高効率増幅器に関するものである。
【０００２】
【従来の技術】従来、移動通信用機器やマイクロ波帯通
信機器等に使用する高周波電力増幅器としてＢ級増幅器
が知られている。図２６は、従来のＢ級増幅器の例を示
した概略の回路図であり、ソース接地された電界効果ト
ランジスタ（以下、ＦＥＴと呼ぶ）２０１は、接地との
間にコンデンサ２０２が接続されたドレインバイアス電
源端子２０３からドレインバイアス線路２０４を介して
ドレインバイアス電圧が印加され、ゲートには信号入力
端子２０５から増幅を行う高周波信号が入力される。ま
た、ＦＥＴ２０１で増幅された信号は基本波整合回路２
０６を介して信号出力端子２０７から出力される。Ｂ級
増幅器においては、ＦＥＴ２０１のゲートバイアス点を
直流のドレイン電流が０になるように設定する。
信機器等に使用する高周波電力増幅器としてＢ級増幅器
が知られている。図２６は、従来のＢ級増幅器の例を示
した概略の回路図であり、ソース接地された電界効果ト
ランジスタ（以下、ＦＥＴと呼ぶ）２０１は、接地との
間にコンデンサ２０２が接続されたドレインバイアス電
源端子２０３からドレインバイアス線路２０４を介して
ドレインバイアス電圧が印加され、ゲートには信号入力
端子２０５から増幅を行う高周波信号が入力される。ま
た、ＦＥＴ２０１で増幅された信号は基本波整合回路２
０６を介して信号出力端子２０７から出力される。Ｂ級
増幅器においては、ＦＥＴ２０１のゲートバイアス点を
直流のドレイン電流が０になるように設定する。
【０００３】
【発明が解決しようとする課題】図２７は、図２６のＦ
ＥＴ２０１におけるドレイン電流及びドレイン電圧の波
形を示した図である。図２７において、実線で示した波
形がドレイン電圧を、点線で示した波形がドレイン電流
をそれぞれ示しており、ドレイン電圧は正弦波的な変化
をするがドレイン電流は半波整流された波形となる。ま
た、斜線で示した部分は電力ロスを示している。図２７
から分かるように、ドレイン電流が０以上のときにドレ
イン電圧が０以上である場合、電力ロスが発生して効率
の低下が生じるという問題があった。
ＥＴ２０１におけるドレイン電流及びドレイン電圧の波
形を示した図である。図２７において、実線で示した波
形がドレイン電圧を、点線で示した波形がドレイン電流
をそれぞれ示しており、ドレイン電圧は正弦波的な変化
をするがドレイン電流は半波整流された波形となる。ま
た、斜線で示した部分は電力ロスを示している。図２７
から分かるように、ドレイン電流が０以上のときにドレ
イン電圧が０以上である場合、電力ロスが発生して効率
の低下が生じるという問題があった。
【０００４】本発明は、上記のような問題を解決するた
めになされたものであり、電力ロスを小さくして効率を
向上させることができる高周波電力増幅器を得ることを
目的とする。
めになされたものであり、電力ロスを小さくして効率を
向上させることができる高周波電力増幅器を得ることを
目的とする。
【０００５】なお、本発明と構成が異なるが、特開平７
−９４９７４号、特開平８−１３０４２４号及び特開平
９−２４６８８９号の各公報において、偶数次高調波に
対して短絡、奇数次高調波に対して開放となるようにし
た高調波処理が開示されている。また、本発明と目的及
び構成が異なるが、特開平２−９４９０８号公報では、
ＦＥＴとＩＦ帯整合回路間にローパスフィルタを接続し
たＦＥＴミキサが開示されている。
−９４９７４号、特開平８−１３０４２４号及び特開平
９−２４６８８９号の各公報において、偶数次高調波に
対して短絡、奇数次高調波に対して開放となるようにし
た高調波処理が開示されている。また、本発明と目的及
び構成が異なるが、特開平２−９４９０８号公報では、
ＦＥＴとＩＦ帯整合回路間にローパスフィルタを接続し
たＦＥＴミキサが開示されている。
【０００６】
【課題を解決するための手段】この発明に係る高周波電
力増幅器は、高周波信号の増幅を行う高周波電力増幅器
において、高周波信号の増幅を行う増幅素子と、該増幅
素子の出力端から出力された高周波信号に対するインピ
ーダンス整合を行う出力整合回路部とを備え、該出力整
合回路部は、高周波信号における、基本波以外の奇数次
高調波に対してインピーダンスが十分に小さい短絡負荷
をなし、偶数次高調波に対してインピーダンスが十分に
大きい開放負荷をなすものである。
力増幅器は、高周波信号の増幅を行う高周波電力増幅器
において、高周波信号の増幅を行う増幅素子と、該増幅
素子の出力端から出力された高周波信号に対するインピ
ーダンス整合を行う出力整合回路部とを備え、該出力整
合回路部は、高周波信号における、基本波以外の奇数次
高調波に対してインピーダンスが十分に小さい短絡負荷
をなし、偶数次高調波に対してインピーダンスが十分に
大きい開放負荷をなすものである。
【０００７】また、この発明に係る高周波電力増幅器
は、請求項１において、増幅素子の入力端に入力される
高周波信号に対してインピーダンス整合を行う入力整合
回路部を備え、該入力整合回路部は、増幅素子の入力端
から入力整合回路部側をみた場合の反射係数をポーラチ
ャート上でみたときにおける基本波の位相角が、最高利
得が得られる位相角から＋５°〜−７５°の範囲になる
ように設定されるものである。
は、請求項１において、増幅素子の入力端に入力される
高周波信号に対してインピーダンス整合を行う入力整合
回路部を備え、該入力整合回路部は、増幅素子の入力端
から入力整合回路部側をみた場合の反射係数をポーラチ
ャート上でみたときにおける基本波の位相角が、最高利
得が得られる位相角から＋５°〜−７５°の範囲になる
ように設定されるものである。
【０００８】また、この発明に係る高周波電力増幅器
は、請求項１において、出力整合回路部は、増幅素子で
増幅された高周波信号における高次数の高調波から順
に、該各高調波に対するインピーダンス整合を行うもの
である。
は、請求項１において、出力整合回路部は、増幅素子で
増幅された高周波信号における高次数の高調波から順
に、該各高調波に対するインピーダンス整合を行うもの
である。
【０００９】また、この発明に係る高周波電力増幅器
は、請求項３において、出力整合回路部は、増幅素子で
増幅された高周波信号における少なくとも１つの奇数次
高調波に対して短絡負荷をなす奇数次高調波整合回路
と、高周波信号の少なくとも１つの偶数次高調波に対し
て開放負荷をなす偶数次高調波整合回路と、高周波信号
の基本波に対してインピーダンス整合を行う基本波整合
回路とを備え、増幅素子の出力端から順に、インピーダ
ンス整合を行う高調波の次数が大きい整合回路が順に接
続されるものである。
は、請求項３において、出力整合回路部は、増幅素子で
増幅された高周波信号における少なくとも１つの奇数次
高調波に対して短絡負荷をなす奇数次高調波整合回路
と、高周波信号の少なくとも１つの偶数次高調波に対し
て開放負荷をなす偶数次高調波整合回路と、高周波信号
の基本波に対してインピーダンス整合を行う基本波整合
回路とを備え、増幅素子の出力端から順に、インピーダ
ンス整合を行う高調波の次数が大きい整合回路が順に接
続されるものである。
【００１０】また、この発明に係る高周波電力増幅器
は、請求項４において、奇数次高調波整合回路は、増幅
素子の出力端から出力整合回路部側をみた場合の反射係
数をポーラチャート上でみたときにおける奇数次高調波
の位相角が、１６０°〜２２０°の範囲になるように設
定されるものである。
は、請求項４において、奇数次高調波整合回路は、増幅
素子の出力端から出力整合回路部側をみた場合の反射係
数をポーラチャート上でみたときにおける奇数次高調波
の位相角が、１６０°〜２２０°の範囲になるように設
定されるものである。
【００１１】また、この発明に係る高周波電力増幅器
は、請求項５において、奇数次高調波整合回路は、増幅
素子の出力端に外部からバイアス電圧を供給するバイア
ス線路を有し、奇数次高調波の位相角が所定値になるよ
うに該バイアス線路の長さが設定されるものである。
は、請求項５において、奇数次高調波整合回路は、増幅
素子の出力端に外部からバイアス電圧を供給するバイア
ス線路を有し、奇数次高調波の位相角が所定値になるよ
うに該バイアス線路の長さが設定されるものである。
【００１２】また、この発明に係る高周波電力増幅器
は、請求項４において、出力整合回路部は、各整合回路
部間にそれぞれ設けられた各ローパスフィルタを更に備
えるものである。
は、請求項４において、出力整合回路部は、各整合回路
部間にそれぞれ設けられた各ローパスフィルタを更に備
えるものである。
【００１３】また、この発明に係る高周波電力増幅器
は、請求項４において、奇数次高調波整合回路は、奇数
次高調波の周波数で共振する、コンデンサ及び寄生イン
ダクタからなる少なくとも１つの共振回路で形成される
ものである。
は、請求項４において、奇数次高調波整合回路は、奇数
次高調波の周波数で共振する、コンデンサ及び寄生イン
ダクタからなる少なくとも１つの共振回路で形成される
ものである。
【００１４】また、この発明に係る高周波電力増幅器
は、請求項８において、奇数次高調波整合回路における
共振回路のコンデンサは、増幅素子の出力端近傍に設け
られるものである。
は、請求項８において、奇数次高調波整合回路における
共振回路のコンデンサは、増幅素子の出力端近傍に設け
られるものである。
【００１５】また、この発明に係る高周波電力増幅器
は、請求項８において、偶数次高調波整合回路は、偶数
次高調波の周波数で共振する、コンデンサ及び寄生イン
ダクタからなる少なくとも１つの共振回路と、該共振回
路と奇数次高調波整合回路とを接続する信号線路とで形
成されるものである。
は、請求項８において、偶数次高調波整合回路は、偶数
次高調波の周波数で共振する、コンデンサ及び寄生イン
ダクタからなる少なくとも１つの共振回路と、該共振回
路と奇数次高調波整合回路とを接続する信号線路とで形
成されるものである。
【００１６】また、この発明に係る高周波電力増幅器
は、請求項１０において、出力整合回路部は、増幅素子
の出力端に外部からバイアス電圧を供給する線路である
バイアス線路を備え、偶数次高調波整合回路は、増幅素
子から出力整合回路部側へのインピーダンスである増幅
素子の出力インピーダンスが偶数次高調波に対して十分
に大きい開放近傍の値になるように、信号線路及びバイ
アス線路の各線路長がそれぞれ設定されるものである。
は、請求項１０において、出力整合回路部は、増幅素子
の出力端に外部からバイアス電圧を供給する線路である
バイアス線路を備え、偶数次高調波整合回路は、増幅素
子から出力整合回路部側へのインピーダンスである増幅
素子の出力インピーダンスが偶数次高調波に対して十分
に大きい開放近傍の値になるように、信号線路及びバイ
アス線路の各線路長がそれぞれ設定されるものである。
【００１７】また、この発明に係る高周波電力増幅器
は、請求項１０又は請求項１１のいずれかにおいて、偶
数次高調波整合回路における共振回路の寄生インダクタ
は、奇数次高調波整合回路における共振回路の寄生イン
ダクタよりもインダクタンスが大きいものである。
は、請求項１０又は請求項１１のいずれかにおいて、偶
数次高調波整合回路における共振回路の寄生インダクタ
は、奇数次高調波整合回路における共振回路の寄生イン
ダクタよりもインダクタンスが大きいものである。
【００１８】また、この発明に係る高周波電力増幅器
は、請求項９において、増幅素子は半導体基板上に、出
力整合回路部は多層基板で形成された整合基板上にそれ
ぞれ形成され、共振回路のコンデンサは、バイアホール
のみを介して、整合基板における接地されるアース電極
層に接続されるものである。
は、請求項９において、増幅素子は半導体基板上に、出
力整合回路部は多層基板で形成された整合基板上にそれ
ぞれ形成され、共振回路のコンデンサは、バイアホール
のみを介して、整合基板における接地されるアース電極
層に接続されるものである。
【００１９】また、この発明に係る高周波電力増幅器
は、請求項９において、増幅素子は半導体基板上に、出
力整合回路部は多層基板で形成された整合基板上にそれ
ぞれ形成され、共振回路のコンデンサは、整合基板の側
面に形成された導電体のみを介して、整合基板における
接地されるアース電極層に接続されるものである。
は、請求項９において、増幅素子は半導体基板上に、出
力整合回路部は多層基板で形成された整合基板上にそれ
ぞれ形成され、共振回路のコンデンサは、整合基板の側
面に形成された導電体のみを介して、整合基板における
接地されるアース電極層に接続されるものである。
【００２０】また、この発明に係る高周波電力増幅器
は、請求項９において、共振回路のコンデンサは、増幅
素子が形成された半導体基板上に形成されるものであ
る。
は、請求項９において、共振回路のコンデンサは、増幅
素子が形成された半導体基板上に形成されるものであ
る。
【００２１】また、この発明に係る高周波電力増幅器
は、請求項１０において、基本波整合回路は、ローパス
フィルタで形成されるものである。
は、請求項１０において、基本波整合回路は、ローパス
フィルタで形成されるものである。
【００２２】また、この発明に係る高周波電力増幅器
は、請求項１０において、基本波整合回路は、ローパス
フィルタ及び共振回路で構成され、該共振回路は、偶数
次高調波又は奇数次高調波のいずれかの周波数で共振す
るものである。
は、請求項１０において、基本波整合回路は、ローパス
フィルタ及び共振回路で構成され、該共振回路は、偶数
次高調波又は奇数次高調波のいずれかの周波数で共振す
るものである。
【００２３】また、この発明に係る高周波電力増幅器
は、請求項１から請求項１７のいずれかにおいて、偶数
次高調波が第２次高調波であり、奇数時高調波が第３次
高調波である。
は、請求項１から請求項１７のいずれかにおいて、偶数
次高調波が第２次高調波であり、奇数時高調波が第３次
高調波である。
【００２４】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１
は、本発明の実施の形態１における高周波電力増幅器の
例を示した概略のブロック図であり、図２は、図１で示
した高周波電力増幅器の回路例を示した図である。な
お、図１及び図２では、ＧaＡs電界効果トランジスタ
（以下、ＦＥＴと呼ぶ）を用いた高周波電力増幅器を例
にして示している。
づいて、本発明を詳細に説明する。実施の形態１．図１
は、本発明の実施の形態１における高周波電力増幅器の
例を示した概略のブロック図であり、図２は、図１で示
した高周波電力増幅器の回路例を示した図である。な
お、図１及び図２では、ＧaＡs電界効果トランジスタ
（以下、ＦＥＴと呼ぶ）を用いた高周波電力増幅器を例
にして示している。
【００２５】図１及び図２において、高周波電力増幅器
（以下、増幅器と呼ぶ）１は、ＦＥＴ２、入力整合回路
３及び出力整合回路４で構成され、出力整合回路４は、
第３次高調波（奇数次高調波）に対するインピーダンス
整合を行う３次高調波整合回路（奇数次高調波整合回
路）５、第２次高調波（偶数次高調波）に対するインピ
ーダンス整合を行う２次高調波整合回路（偶数次高調波
整合回路）６及び基本波に対するインピーダンス整合を
行う基本波整合回路７で構成されている。
（以下、増幅器と呼ぶ）１は、ＦＥＴ２、入力整合回路
３及び出力整合回路４で構成され、出力整合回路４は、
第３次高調波（奇数次高調波）に対するインピーダンス
整合を行う３次高調波整合回路（奇数次高調波整合回
路）５、第２次高調波（偶数次高調波）に対するインピ
ーダンス整合を行う２次高調波整合回路（偶数次高調波
整合回路）６及び基本波に対するインピーダンス整合を
行う基本波整合回路７で構成されている。
【００２６】ＦＥＴ２において、ゲートは入力整合回路
３を介して外部から高周波信号が入力される信号入力端
子８に接続され、ドレインは３次高調波整合回路５に接
続され、ソースは接地されている。３次高調波整合回路
５は２次高調波整合回路６に、２次高調波整合回路６は
基本波整合回路７にそれぞれ接続され、更に基本波整合
回路７は、増幅された高周波信号を出力する信号出力端
子９に接続されている。
３を介して外部から高周波信号が入力される信号入力端
子８に接続され、ドレインは３次高調波整合回路５に接
続され、ソースは接地されている。３次高調波整合回路
５は２次高調波整合回路６に、２次高調波整合回路６は
基本波整合回路７にそれぞれ接続され、更に基本波整合
回路７は、増幅された高周波信号を出力する信号出力端
子９に接続されている。
【００２７】３次高調波整合回路５は、ドレインバイア
ス線路１１、信号線路１２及びコンデンサ１３で形成さ
れており、２次高調波整合回路６は、信号線路１４，１
５及びコンデンサ１６で形成され、基本波整合回路７
は、信号線路１７，１８及びコンデンサ１９，２０で形
成されている。３次高調波整合回路５において、外部か
らドレインバイアス電圧が印加されるドレインバイアス
電源端子２１とＦＥＴ２のドレインとの間に、ドレイン
バイアス線路１１及び信号線路１２が直列に接続され、
該ドレインバイアス電源端子２１と接地との間にコンデ
ンサ１３が接続されている。
ス線路１１、信号線路１２及びコンデンサ１３で形成さ
れており、２次高調波整合回路６は、信号線路１４，１
５及びコンデンサ１６で形成され、基本波整合回路７
は、信号線路１７，１８及びコンデンサ１９，２０で形
成されている。３次高調波整合回路５において、外部か
らドレインバイアス電圧が印加されるドレインバイアス
電源端子２１とＦＥＴ２のドレインとの間に、ドレイン
バイアス線路１１及び信号線路１２が直列に接続され、
該ドレインバイアス電源端子２１と接地との間にコンデ
ンサ１３が接続されている。
【００２８】２次高調波整合回路６において、ドレイン
バイアス線路１１と信号線路１２との接続部と接地との
間には、信号線路１４、信号線路１５及びコンデンサ１
６が直列に接続されている。また、基本波整合回路７に
おいて、信号線路１４と信号線路１５との接続部と信号
出力端子９との間には、信号線路１７及びコンデンサ１
９が直列に接続され、信号出力端子９と接地との間に
は、信号線路１８及びコンデンサ２０が直列に接続され
ている。
バイアス線路１１と信号線路１２との接続部と接地との
間には、信号線路１４、信号線路１５及びコンデンサ１
６が直列に接続されている。また、基本波整合回路７に
おいて、信号線路１４と信号線路１５との接続部と信号
出力端子９との間には、信号線路１７及びコンデンサ１
９が直列に接続され、信号出力端子９と接地との間に
は、信号線路１８及びコンデンサ２０が直列に接続され
ている。
【００２９】図３は、図１及び図２における入力整合回
路３の回路例を示した図である。図３において、入力整
合回路３は、コンデンサ２５〜２７、信号線路２８及び
抵抗２９，３０で形成されている。入力整合回路３にお
いて、信号入力端子８とＦＥＴ２のゲートとの間には、
コンデンサ２５及び信号線路２８の直列回路が接続され
ており、コンデンサ２５と信号線路２８との接続部は、
コンデンサ２６を介して接地されている。また、外部か
らゲートバイアス電圧が印加されるゲートバイアス電源
端子３１と接地との間には、抵抗２９及び抵抗３０の直
列回路が接続されており、抵抗２９と抵抗３０との接続
部は、ＦＥＴ２のゲートに接続されると共にコンデンサ
２７を介して接地されている。
路３の回路例を示した図である。図３において、入力整
合回路３は、コンデンサ２５〜２７、信号線路２８及び
抵抗２９，３０で形成されている。入力整合回路３にお
いて、信号入力端子８とＦＥＴ２のゲートとの間には、
コンデンサ２５及び信号線路２８の直列回路が接続され
ており、コンデンサ２５と信号線路２８との接続部は、
コンデンサ２６を介して接地されている。また、外部か
らゲートバイアス電圧が印加されるゲートバイアス電源
端子３１と接地との間には、抵抗２９及び抵抗３０の直
列回路が接続されており、抵抗２９と抵抗３０との接続
部は、ＦＥＴ２のゲートに接続されると共にコンデンサ
２７を介して接地されている。
【００３０】このような構成において、３次高調波整合
回路５が第３次高調波に対してインピーダンスが十分に
小さい短絡負荷になるように、ドレインバイアス線路１
１及び信号線路１２の各線路長の調整を行い、２次高調
波整合回路６が第２次高調波に対してインピーダンスが
十分に大きい開放負荷になるように、信号線路１２，１
４，１５の各線路長を調整する。
回路５が第３次高調波に対してインピーダンスが十分に
小さい短絡負荷になるように、ドレインバイアス線路１
１及び信号線路１２の各線路長の調整を行い、２次高調
波整合回路６が第２次高調波に対してインピーダンスが
十分に大きい開放負荷になるように、信号線路１２，１
４，１５の各線路長を調整する。
【００３１】図４は、図２で示した増幅器１における各
波形を示した図である。図４において、(ａ)はＦＥＴ２
のドレイン電圧Ｖd及びドレイン電流Ｉdの各波形を示し
た図であり、(ｂ)は基本波の電圧波形を、(ｃ)は第２次
高調波の電圧波形をそれぞれ示している。なお、（ａ）
において、実線で示した波形がドレイン電圧を、点線で
示した波形がドレイン電流をそれぞれ示している。ドレ
イン電流の波形は第３次高調波の影響を受けることで方
形波に近似し、ドレイン電圧の波形は第２次高調波の影
響を受けて図中Ａの部分が平坦になり、電力ロスが小さ
くなっていることが分かる。このことから、増幅器１の
電力付加効率を向上させることができる。
波形を示した図である。図４において、(ａ)はＦＥＴ２
のドレイン電圧Ｖd及びドレイン電流Ｉdの各波形を示し
た図であり、(ｂ)は基本波の電圧波形を、(ｃ)は第２次
高調波の電圧波形をそれぞれ示している。なお、（ａ）
において、実線で示した波形がドレイン電圧を、点線で
示した波形がドレイン電流をそれぞれ示している。ドレ
イン電流の波形は第３次高調波の影響を受けることで方
形波に近似し、ドレイン電圧の波形は第２次高調波の影
響を受けて図中Ａの部分が平坦になり、電力ロスが小さ
くなっていることが分かる。このことから、増幅器１の
電力付加効率を向上させることができる。
【００３２】図５は、基本波の周波数が９５０ＭＨｚで
ある場合において、ＦＥＴ２の出力端から出力整合回路
４側をみた場合の反射係数Γoutをポーラチャート上で
みた場合における、第２次高調波及び第３次高調波の位
相の変化に対する電力付加効率ＰＡＥのシミュレーショ
ン結果を示した図である。図５において、Ｐ１で示した
線の範囲内を高効率であるとすると、第２次高調波に対
するＳパラメータのＳ１１の位相が−９０°〜１３０
゜、第３次高調波に対するＳパラメータのＳ１１の位相
が１７０°〜２１０゜の範囲で高効率となることが分か
る。このことから、マージンを考慮すると、第２次高調
波に対するＳパラメータのＳ１１の位相が−８０°〜１
４０゜、第３次高調波に対するＳパラメータのＳ１１の
位相が１６０°〜２２０゜の範囲で高効率とする。
ある場合において、ＦＥＴ２の出力端から出力整合回路
４側をみた場合の反射係数Γoutをポーラチャート上で
みた場合における、第２次高調波及び第３次高調波の位
相の変化に対する電力付加効率ＰＡＥのシミュレーショ
ン結果を示した図である。図５において、Ｐ１で示した
線の範囲内を高効率であるとすると、第２次高調波に対
するＳパラメータのＳ１１の位相が−９０°〜１３０
゜、第３次高調波に対するＳパラメータのＳ１１の位相
が１７０°〜２１０゜の範囲で高効率となることが分か
る。このことから、マージンを考慮すると、第２次高調
波に対するＳパラメータのＳ１１の位相が−８０°〜１
４０゜、第３次高調波に対するＳパラメータのＳ１１の
位相が１６０°〜２２０゜の範囲で高効率とする。
【００３３】ここで、第２次高調波に対して、信号線路
１２，１４，１５の各線路長を加算した総線路長を短く
するとＳパラメータのＳ１１の位相を大きくすることが
でき、第２次高調波に対するＳパラメータのＳ１１の位
相が、電力付加効率ＰＡＥにおいて高効率とする範囲の
値になるように信号線路１２，１４，１５の各線路長の
調整を行う。
１２，１４，１５の各線路長を加算した総線路長を短く
するとＳパラメータのＳ１１の位相を大きくすることが
でき、第２次高調波に対するＳパラメータのＳ１１の位
相が、電力付加効率ＰＡＥにおいて高効率とする範囲の
値になるように信号線路１２，１４，１５の各線路長の
調整を行う。
【００３４】また、第３次高調波に対してＳパラメータ
のＳ１１の位相を、電力付加効率ＰＡＥにおいて高効率
とする範囲の値にするには、ドレインバイアス線路１１
と信号線路１２の各線路長を調整して実現する。例え
ば、シミュレーションを行った結果、ドレインバイアス
線路１１と信号線路１２の各線路長を加算した長さを１
ｍｍ短くすることにより、第３次高調波に対するＳ１１
の位相が１０°〜３０°大きくなることが判明してい
る。なお、信号線路１２の線路長を短くすると基本波の
多重反射によるロスを小さくすることができることか
ら、信号線路１２の線路長はできるだけ短くするほうが
よい。
のＳ１１の位相を、電力付加効率ＰＡＥにおいて高効率
とする範囲の値にするには、ドレインバイアス線路１１
と信号線路１２の各線路長を調整して実現する。例え
ば、シミュレーションを行った結果、ドレインバイアス
線路１１と信号線路１２の各線路長を加算した長さを１
ｍｍ短くすることにより、第３次高調波に対するＳ１１
の位相が１０°〜３０°大きくなることが判明してい
る。なお、信号線路１２の線路長を短くすると基本波の
多重反射によるロスを小さくすることができることか
ら、信号線路１２の線路長はできるだけ短くするほうが
よい。
【００３５】図６は、基本波の周波数が９５０ＭＨｚで
ある場合において、ＦＥＴ２の入力端から入力整合回路
３側をみた場合の反射係数Γin、及びＦＥＴ２の出力端
から出力整合回路４側をみた場合の反射係数Γoutを変
えたときにおける電力付加効率ＰＡＥのシミュレーショ
ン結果を示した図である。入力整合回路３において、コ
ンデンサ２６で接地に終端することによって、ＦＥＴ２
からみたＳパラメータのＳ２２は、スミスチャート上で
ほぼ１８０°付近にある。図６において、Ｐ２で示した
線の範囲内を高効率であるとすると、ＦＥＴ２からみて
入力整合回路３側の基本波に対するＳパラメータのＳ２
２を、最大利得が得られるゲインマッチの位相（図６で
は１８０°）から−５°〜−６５°、すなわち１１５°
〜１７５°の範囲で高効率となることが分かる。
ある場合において、ＦＥＴ２の入力端から入力整合回路
３側をみた場合の反射係数Γin、及びＦＥＴ２の出力端
から出力整合回路４側をみた場合の反射係数Γoutを変
えたときにおける電力付加効率ＰＡＥのシミュレーショ
ン結果を示した図である。入力整合回路３において、コ
ンデンサ２６で接地に終端することによって、ＦＥＴ２
からみたＳパラメータのＳ２２は、スミスチャート上で
ほぼ１８０°付近にある。図６において、Ｐ２で示した
線の範囲内を高効率であるとすると、ＦＥＴ２からみて
入力整合回路３側の基本波に対するＳパラメータのＳ２
２を、最大利得が得られるゲインマッチの位相（図６で
は１８０°）から−５°〜−６５°、すなわち１１５°
〜１７５°の範囲で高効率となることが分かる。
【００３６】このことから、マージンを考慮すると、信
号源側の基本波に対するＳパラメータのＳ２２を、最大
利得が得られるゲインマッチの位相（図６では１８０
°）から＋５°〜−７５°の範囲で高効率とする。ここ
で、信号線路２８の長さを長くすることによってＳパラ
メータのＳ２２の位相を小さくすることができ、信号源
側の基本波に対するＳパラメータのＳ２２の位相が、電
力付加効率ＰＡＥにおいて高効率とする範囲の値になる
ように信号線路２８の線路長の調整を行う。例えば、信
号線路２８の線路長を約０ｍｍから約３ｍｍに大きくす
ると、Ｓ２２の位相を約２０°小さくすることができ
る。
号源側の基本波に対するＳパラメータのＳ２２を、最大
利得が得られるゲインマッチの位相（図６では１８０
°）から＋５°〜−７５°の範囲で高効率とする。ここ
で、信号線路２８の長さを長くすることによってＳパラ
メータのＳ２２の位相を小さくすることができ、信号源
側の基本波に対するＳパラメータのＳ２２の位相が、電
力付加効率ＰＡＥにおいて高効率とする範囲の値になる
ように信号線路２８の線路長の調整を行う。例えば、信
号線路２８の線路長を約０ｍｍから約３ｍｍに大きくす
ると、Ｓ２２の位相を約２０°小さくすることができ
る。
【００３７】このように、ＦＥＴ２のドレインから順
に、３次高調波整合回路５、２次高調波整合回路６及び
基本波整合回路７を接続し、整合回路までの距離の大き
さに影響を受けやすい高次高調波からインピーダンス整
合を行うようにした。このことから、各整合回路以降
で、該各整合回路でインピーダンス整合を行う次数以上
の高調波を考慮する必要がなく、各整合回路の設計を容
易にすることができる。また、損失が大きくなりやすい
高次高調波の反射率を大きくとることができ、帯域内で
位相変化が大きくなりやすい高次高調波の位相変化を小
さくすることができる。
に、３次高調波整合回路５、２次高調波整合回路６及び
基本波整合回路７を接続し、整合回路までの距離の大き
さに影響を受けやすい高次高調波からインピーダンス整
合を行うようにした。このことから、各整合回路以降
で、該各整合回路でインピーダンス整合を行う次数以上
の高調波を考慮する必要がなく、各整合回路の設計を容
易にすることができる。また、損失が大きくなりやすい
高次高調波の反射率を大きくとることができ、帯域内で
位相変化が大きくなりやすい高次高調波の位相変化を小
さくすることができる。
【００３８】図７は、本発明の実施の形態１における高
周波電力増幅器の他の例を示した概略のブロック図であ
り、図８は、図７で示した高周波電力増幅器の回路例を
示した図である。なお、図７及び図８では、図１及び図
２と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図１及び図２との相違点のみ説明す
る。
周波電力増幅器の他の例を示した概略のブロック図であ
り、図８は、図７で示した高周波電力増幅器の回路例を
示した図である。なお、図７及び図８では、図１及び図
２と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図１及び図２との相違点のみ説明す
る。
【００３９】図７及び図８における図１及び図２との相
違点は、３次高調波整合回路５と２次高調波整合回路６
との間に、インダクタ５１及びコンデンサ５２で形成さ
れたローパスフィルタ４１を設け、２次高調波整合回路
６と基本波整合回路７との間に、インダクタ５３及びコ
ンデンサ５４で形成されたローパスフィルタ４２を設け
たことにあり、これらに伴って、出力整合回路４を出力
整合回路４４とし、増幅器１を増幅器４０としたことに
ある。
違点は、３次高調波整合回路５と２次高調波整合回路６
との間に、インダクタ５１及びコンデンサ５２で形成さ
れたローパスフィルタ４１を設け、２次高調波整合回路
６と基本波整合回路７との間に、インダクタ５３及びコ
ンデンサ５４で形成されたローパスフィルタ４２を設け
たことにあり、これらに伴って、出力整合回路４を出力
整合回路４４とし、増幅器１を増幅器４０としたことに
ある。
【００４０】図７及び図８において、増幅器４０は、Ｆ
ＥＴ２、入力整合回路３及び出力整合回路４４で構成さ
れ、出力整合回路４４は、３次高調波整合回路５、２次
高調波整合回路６、基本波整合回路７及びローパスフィ
ルタ４１，４２で構成されている。３次高調波整合回路
５は、ローパスフィルタ４１を介して２次高調波整合回
路６に、２次高調波整合回路６は、ローパスフィルタ４
２を介して基本波整合回路７にそれぞれ接続されてい
る。
ＥＴ２、入力整合回路３及び出力整合回路４４で構成さ
れ、出力整合回路４４は、３次高調波整合回路５、２次
高調波整合回路６、基本波整合回路７及びローパスフィ
ルタ４１，４２で構成されている。３次高調波整合回路
５は、ローパスフィルタ４１を介して２次高調波整合回
路６に、２次高調波整合回路６は、ローパスフィルタ４
２を介して基本波整合回路７にそれぞれ接続されてい
る。
【００４１】３次高調波整合回路５におけるドレインバ
イアス線路１１及び信号線路１２の接続部と接地との間
には、ローパスフィルタ４１におけるインダクタ５１及
びコンデンサ５２の直列回路が接続され、インダクタ５
１とコンデンサ５２との接続部は２次高調波整合回路６
の信号線路１４に接続されている。また、２次高調波整
合回路６における信号線路１４及び信号線路１５の接続
部と接地との間には、ローパスフィルタ４２におけるイ
ンダクタ５３及びコンデンサ５４の直列回路が接続さ
れ、インダクタ５３とコンデンサ５４との接続部は基本
波整合回路７の信号線路１７に接続されている。
イアス線路１１及び信号線路１２の接続部と接地との間
には、ローパスフィルタ４１におけるインダクタ５１及
びコンデンサ５２の直列回路が接続され、インダクタ５
１とコンデンサ５２との接続部は２次高調波整合回路６
の信号線路１４に接続されている。また、２次高調波整
合回路６における信号線路１４及び信号線路１５の接続
部と接地との間には、ローパスフィルタ４２におけるイ
ンダクタ５３及びコンデンサ５４の直列回路が接続さ
れ、インダクタ５３とコンデンサ５４との接続部は基本
波整合回路７の信号線路１７に接続されている。
【００４２】このような構成において、ローパスフィル
タ４１は、３次以上の高調波を遮断するようにインダク
タ５１及びコンデンサ５２が設定されており、ローパス
フィルタ４２は、第２次高調波を遮断するようにインダ
クタ５３及びコンデンサ５４が設定されている。このよ
うにすることによって、３次高調波整合回路５、２次高
調波整合回路６及び基本波整合回路７をそれぞれ設計す
る際、３次高調波整合回路５は第３次高調波のみを、２
次高調波整合回路６は第２次高調波のみを、基本波整合
回路７は基本波のみをそれぞれ考慮すればよく、各整合
回路の設計及び調整を容易にすることができる。
タ４１は、３次以上の高調波を遮断するようにインダク
タ５１及びコンデンサ５２が設定されており、ローパス
フィルタ４２は、第２次高調波を遮断するようにインダ
クタ５３及びコンデンサ５４が設定されている。このよ
うにすることによって、３次高調波整合回路５、２次高
調波整合回路６及び基本波整合回路７をそれぞれ設計す
る際、３次高調波整合回路５は第３次高調波のみを、２
次高調波整合回路６は第２次高調波のみを、基本波整合
回路７は基本波のみをそれぞれ考慮すればよく、各整合
回路の設計及び調整を容易にすることができる。
【００４３】なお、本実施の形態１では、ＦＥＴ２のド
レインと信号出力端子９との間に、３次高調波整合回路
５、２次高調波整合回路６及び基本波整合回路７の順に
各回路が接続された場合を例にして説明したが、３次高
調波整合回路５と２次高調波整合回路６を入れ替えても
よく、この場合、ＦＥＴ２のドレインに２次高調波整合
回路６が接続され、該２次高調波整合回路６に３次高調
波整合回路５が、該３次高調波整合回路５に基本波整合
回路７が接続される。
レインと信号出力端子９との間に、３次高調波整合回路
５、２次高調波整合回路６及び基本波整合回路７の順に
各回路が接続された場合を例にして説明したが、３次高
調波整合回路５と２次高調波整合回路６を入れ替えても
よく、この場合、ＦＥＴ２のドレインに２次高調波整合
回路６が接続され、該２次高調波整合回路６に３次高調
波整合回路５が、該３次高調波整合回路５に基本波整合
回路７が接続される。
【００４４】このように、本発明の実施の形態１におけ
る増幅器は、出力整合回路が、第２次高調波に対して開
放負荷となると共に第３次高調波に対して短絡負荷とな
るように、ドレインバイアス線路１１及び信号線路１
２，１４，１５の各線路長を調整するようにした。更
に、入力整合回路３において、基本波に対するＳパラメ
ータのＳ２２の位相を最高の利得が得られる点から＋５
°〜−７５°の位置になるように各線路の線路長を調整
するようにした。これらのことから、電力ロスを小さく
することができ、効率を向上させることができる。
る増幅器は、出力整合回路が、第２次高調波に対して開
放負荷となると共に第３次高調波に対して短絡負荷とな
るように、ドレインバイアス線路１１及び信号線路１
２，１４，１５の各線路長を調整するようにした。更
に、入力整合回路３において、基本波に対するＳパラメ
ータのＳ２２の位相を最高の利得が得られる点から＋５
°〜−７５°の位置になるように各線路の線路長を調整
するようにした。これらのことから、電力ロスを小さく
することができ、効率を向上させることができる。
【００４５】更に、３次高調波整合回路５と２次高調波
整合回路６との間にローパスフィルタ４１を、２次高調
波整合回路と基本波整合回路７との間にローパスフィル
タ４２をそれぞれ設けた。このことから、ローパスフィ
ルタ４１を、３次以上の高調波を遮断するように設定
し、ローパスフィルタ４２を、第２次高調波を遮断する
ように設定することにより、各整合回路の設計及び調整
を容易にすることができる。
整合回路６との間にローパスフィルタ４１を、２次高調
波整合回路と基本波整合回路７との間にローパスフィル
タ４２をそれぞれ設けた。このことから、ローパスフィ
ルタ４１を、３次以上の高調波を遮断するように設定
し、ローパスフィルタ４２を、第２次高調波を遮断する
ように設定することにより、各整合回路の設計及び調整
を容易にすることができる。
【００４６】実施の形態２．図９は、本発明の実施の形
態２における高周波電力増幅器の例を示した回路図であ
る。なお、図９においても、ＧaＡsＦＥＴを用いた高周
波電力増幅器を例にして示している。なお、図９では、
図２と同じものは同じ符号で示しており、ここではその
説明を省略する。図９において、増幅器６０は、ＦＥＴ
２及び出力整合回路６１で構成され、出力整合回路６１
は、第３次高調波（奇数次高調波）に対するインピーダ
ンス整合を行う３次高調波整合回路（奇数次高調波整合
回路）６２、第２次高調波（偶数次高調波）に対するイ
ンピーダンス整合を行う２次高調波整合回路（偶数次高
調波整合回路）６３、基本波に対するインピーダンス整
合を行う基本波整合回路６４、ドレインバイアス線路６
５及びコンデンサ６６で構成されている。
態２における高周波電力増幅器の例を示した回路図であ
る。なお、図９においても、ＧaＡsＦＥＴを用いた高周
波電力増幅器を例にして示している。なお、図９では、
図２と同じものは同じ符号で示しており、ここではその
説明を省略する。図９において、増幅器６０は、ＦＥＴ
２及び出力整合回路６１で構成され、出力整合回路６１
は、第３次高調波（奇数次高調波）に対するインピーダ
ンス整合を行う３次高調波整合回路（奇数次高調波整合
回路）６２、第２次高調波（偶数次高調波）に対するイ
ンピーダンス整合を行う２次高調波整合回路（偶数次高
調波整合回路）６３、基本波に対するインピーダンス整
合を行う基本波整合回路６４、ドレインバイアス線路６
５及びコンデンサ６６で構成されている。
【００４７】３次高調波整合回路６２は、コンデンサ７
１及びインダクタ７２で形成されている。インダクタ７
２は、コンデンサ７１の寄生インダクタとコンデンサ７
１から接地までの寄生インダクタ等の各寄生インダクタ
で形成され、コンデンサ７１及びインダクタ７２は直列
に接続されて共振回路を形成している。２次高調波整合
回路６３は、信号線路７３、コンデンサ７４及びインダ
クタ７５で形成されている。インダクタ７５は、コンデ
ンサ７４の寄生インダクタやコンデンサ７４から接地ま
での寄生インダクタ等の各寄生インダクタで形成され、
コンデンサ７４及びインダクタ７５は直列に接続されて
共振回路を形成している。
１及びインダクタ７２で形成されている。インダクタ７
２は、コンデンサ７１の寄生インダクタとコンデンサ７
１から接地までの寄生インダクタ等の各寄生インダクタ
で形成され、コンデンサ７１及びインダクタ７２は直列
に接続されて共振回路を形成している。２次高調波整合
回路６３は、信号線路７３、コンデンサ７４及びインダ
クタ７５で形成されている。インダクタ７５は、コンデ
ンサ７４の寄生インダクタやコンデンサ７４から接地ま
での寄生インダクタ等の各寄生インダクタで形成され、
コンデンサ７４及びインダクタ７５は直列に接続されて
共振回路を形成している。
【００４８】ＦＥＴ２において、ゲートは信号入力端子
８に接続され、ドレインとドレインバイアス電源端子２
１との間に、ドレインバイアス線路６５が接続され、該
ドレインバイアス電源端子２１と接地との間にコンデン
サ６６が接続されている。３次高調波整合回路６２にお
いて、ＦＥＴ２のドレインと接地との間には、コンデン
サ７１及びインダクタ７２の直列回路が接続されてい
る。
８に接続され、ドレインとドレインバイアス電源端子２
１との間に、ドレインバイアス線路６５が接続され、該
ドレインバイアス電源端子２１と接地との間にコンデン
サ６６が接続されている。３次高調波整合回路６２にお
いて、ＦＥＴ２のドレインと接地との間には、コンデン
サ７１及びインダクタ７２の直列回路が接続されてい
る。
【００４９】また、２次高調波整合回路６３において、
ＦＥＴ２のドレインと接地との間には、信号線路７３を
介してコンデンサ７４及びインダクタ７５の直列回路が
接続されている。信号線路７３とコンデンサ７４との接
続部は、基本波整合回路６４を介して信号出力端子９に
接続されている。なお、信号線路７３は、コンデンサ７
１とコンデンサ７４との間の信号線路をなしている。
ＦＥＴ２のドレインと接地との間には、信号線路７３を
介してコンデンサ７４及びインダクタ７５の直列回路が
接続されている。信号線路７３とコンデンサ７４との接
続部は、基本波整合回路６４を介して信号出力端子９に
接続されている。なお、信号線路７３は、コンデンサ７
１とコンデンサ７４との間の信号線路をなしている。
【００５０】このような構成において、容量Ｃ3のコン
デンサ７１及びインダクタンスＬ3のインダクタ７２か
らなる共振回路の、第３次高調波に対するインピーダン
スＺ3、及び容量Ｃ2のコンデンサ７４及びインダクタン
スＬ2のインダクタ７５からなる共振回路の、第２次高
調波に対するインピーダンスＺ2は下記（１）式のよう
になる。 Ｚi＝ｊωＬi＋１／(ｊωＣi)＝(１−ω2ＬiＣi)／(ｊωＣi)………（１） なお、上記（１）式において、ｉは高調波の次数を示し
ｉ＝２，３である。
デンサ７１及びインダクタンスＬ3のインダクタ７２か
らなる共振回路の、第３次高調波に対するインピーダン
スＺ3、及び容量Ｃ2のコンデンサ７４及びインダクタン
スＬ2のインダクタ７５からなる共振回路の、第２次高
調波に対するインピーダンスＺ2は下記（１）式のよう
になる。 Ｚi＝ｊωＬi＋１／(ｊωＣi)＝(１−ω2ＬiＣi)／(ｊωＣi)………（１） なお、上記（１）式において、ｉは高調波の次数を示し
ｉ＝２，３である。
【００５１】次に、上記（１）式を用いて、コンデンサ
７１及びインダクタ７２からなる共振回路の第３次高調
波に対する共振条件、及びコンデンサ７４及びインダク
タ７５からなる共振回路の第２次高調波に対する共振条
件をそれぞれ求める。基本波の周波数ｆが０.９ＧＨｚ
の場合、インダクタンスＬ2及びＬ3をそれぞれ１.０ｎ
Ｈと仮定すると、第３次高調波に対してはＣ3＝３.５ｐ
Ｆ、第２次高調波に対してはＣ2＝８.０ｐＦにすること
によって、(１−ω2ＬiＣi)＝０となり各共振回路は共
振する。
７１及びインダクタ７２からなる共振回路の第３次高調
波に対する共振条件、及びコンデンサ７４及びインダク
タ７５からなる共振回路の第２次高調波に対する共振条
件をそれぞれ求める。基本波の周波数ｆが０.９ＧＨｚ
の場合、インダクタンスＬ2及びＬ3をそれぞれ１.０ｎ
Ｈと仮定すると、第３次高調波に対してはＣ3＝３.５ｐ
Ｆ、第２次高調波に対してはＣ2＝８.０ｐＦにすること
によって、(１−ω2ＬiＣi)＝０となり各共振回路は共
振する。
【００５２】このように、ＦＥＴ２の出力端にシャント
容量Ｃ3を付加し、該容量Ｃ3のコンデンサ７１における
寄生インダクタ等からなるインダクタ７２と第３次高調
波の周波数３ｆで共振するようにした。このことから、
ＦＥＴ２から出力整合回路６１をみたときのインピーダ
ンスであるＦＥＴ２の出力インピーダンスＺLを第３次
高調波に対して十分に小さい短絡近傍の所望の値にする
ことができる。更に、ドレインバイアス線路６５及び信
号線路７３を、第２次高調波の周波数２ｆに対してＦＥ
Ｔ２の出力インピーダンスＺLが十分に大きい開放近傍
の所望の値になるような線路長にそれぞれ形成する。
容量Ｃ3を付加し、該容量Ｃ3のコンデンサ７１における
寄生インダクタ等からなるインダクタ７２と第３次高調
波の周波数３ｆで共振するようにした。このことから、
ＦＥＴ２から出力整合回路６１をみたときのインピーダ
ンスであるＦＥＴ２の出力インピーダンスＺLを第３次
高調波に対して十分に小さい短絡近傍の所望の値にする
ことができる。更に、ドレインバイアス線路６５及び信
号線路７３を、第２次高調波の周波数２ｆに対してＦＥ
Ｔ２の出力インピーダンスＺLが十分に大きい開放近傍
の所望の値になるような線路長にそれぞれ形成する。
【００５３】一方、コンデンサ７１及びインダクタ７２
で形成された共振回路、並びにコンデンサ７４及びイン
ダクタ７５で形成された共振回路において、ω＝ωi±
ΔωのときのインピーダンスＺLCは、下記（２）式のよ
うになる。 ＺLC＝{１−(ωi±Δω)2ＬiＣi}／{ｊ(ωi±Δω)Ｃi} ≒−(±２Δω)／(ｊωiＣi)……………………………（２） なお、上記（２）式において、ｉは高調波の次数を示し
ｉ＝２，３であり、Δω≪ωiである。
で形成された共振回路、並びにコンデンサ７４及びイン
ダクタ７５で形成された共振回路において、ω＝ωi±
ΔωのときのインピーダンスＺLCは、下記（２）式のよ
うになる。 ＺLC＝{１−(ωi±Δω)2ＬiＣi}／{ｊ(ωi±Δω)Ｃi} ≒−(±２Δω)／(ｊωiＣi)……………………………（２） なお、上記（２）式において、ｉは高調波の次数を示し
ｉ＝２，３であり、Δω≪ωiである。
【００５４】図１０は、コンデンサ７１及びインダクタ
７２で形成された共振回路における、第３次高調波に対
するインピーダンスＺLCを示したスミスチャートであ
る。上記（２）式及び図１０より、Ｃiが大きいほどωi
±Δωの帯域内でのインピーダンスＺLCの変動が小さ
く、ωi±Δωの帯域におけるインピーダンスＺLCが、
所望の狭いインピーダンスの範囲に入ることが分かる。
このことから、Ｃ3が大きいほど広い帯域で第３次高調
波に対するインピーダンスＺLCを高効率領域に設定する
ことができる。
７２で形成された共振回路における、第３次高調波に対
するインピーダンスＺLCを示したスミスチャートであ
る。上記（２）式及び図１０より、Ｃiが大きいほどωi
±Δωの帯域内でのインピーダンスＺLCの変動が小さ
く、ωi±Δωの帯域におけるインピーダンスＺLCが、
所望の狭いインピーダンスの範囲に入ることが分かる。
このことから、Ｃ3が大きいほど広い帯域で第３次高調
波に対するインピーダンスＺLCを高効率領域に設定する
ことができる。
【００５５】ここで、コンデンサ７１及び７４にチップ
部品を使用した場合、一般にチップ部品はその大きさが
１００５タイプのもので１ｍｍ×０.５ｍｍと大きいた
め、０.３〜２.０ｎＨ程度の寄生インダクタンスを有す
ることから、Ｌiとしては０.４〜２.０ｎＨとなる。し
かし、コンデンサ７１及びインダクタ７２の共振回路に
おいて、第３次高調波に対してＬ3×Ｃ3＝１／ω3であ
ることから、Ｃ3を大きくするためにはＬ3を小さくする
必要がある。
部品を使用した場合、一般にチップ部品はその大きさが
１００５タイプのもので１ｍｍ×０.５ｍｍと大きいた
め、０.３〜２.０ｎＨ程度の寄生インダクタンスを有す
ることから、Ｌiとしては０.４〜２.０ｎＨとなる。し
かし、コンデンサ７１及びインダクタ７２の共振回路に
おいて、第３次高調波に対してＬ3×Ｃ3＝１／ω3であ
ることから、Ｃ3を大きくするためにはＬ3を小さくする
必要がある。
【００５６】図１１は、コンデンサ７１の実装例を示し
た概略図であり、図１２は、図１１におけるＡ−Ａ’断
面を示した断面図である。なお、図１１及び図１２で
は、ＦＥＴ２と出力整合回路６１を異なる基板上に形成
する場合を示している。図１１及び図１２において、Ｆ
ＥＴ２は、半導体装置８１に形成されており、出力整合
回路６１は多層基板で形成された整合基板８２に形成さ
れ、半導体装置８１及び整合基板８２はワイヤ８３で電
気的に接続されている。
た概略図であり、図１２は、図１１におけるＡ−Ａ’断
面を示した断面図である。なお、図１１及び図１２で
は、ＦＥＴ２と出力整合回路６１を異なる基板上に形成
する場合を示している。図１１及び図１２において、Ｆ
ＥＴ２は、半導体装置８１に形成されており、出力整合
回路６１は多層基板で形成された整合基板８２に形成さ
れ、半導体装置８１及び整合基板８２はワイヤ８３で電
気的に接続されている。
【００５７】整合基板８２において、半導体装置８１に
おけるＦＥＴ２のドレインに接続されたワイヤ８３が接
続される接続部の近傍にコンデンサ７１を実装し、コン
デンサ７１の一方の電極とワイヤ８３は接続される。コ
ンデンサ７１とワイヤ８３との接続部は、ドレインバイ
アス線路６５及び信号線路７３にそれぞれ接続されてい
る。なお、説明を分かりやすくするために、半導体装置
８１と整合基板８２とを接続するワイヤにおいて、ワイ
ヤ８３以外は省略している。
おけるＦＥＴ２のドレインに接続されたワイヤ８３が接
続される接続部の近傍にコンデンサ７１を実装し、コン
デンサ７１の一方の電極とワイヤ８３は接続される。コ
ンデンサ７１とワイヤ８３との接続部は、ドレインバイ
アス線路６５及び信号線路７３にそれぞれ接続されてい
る。なお、説明を分かりやすくするために、半導体装置
８１と整合基板８２とを接続するワイヤにおいて、ワイ
ヤ８３以外は省略している。
【００５８】コンデンサ７１の他方の電極は、該電極の
近傍、例えば直下に形成されたバイアホール８４を介し
て、整合基板８２におけるコンデンサ７１の実装面に対
して裏面に形成されたアース電極層８５に接続され、該
アース電極層８５は接地される。これに対して、コンデ
ンサ７１の従来の実装例は、図１３で示すようにコンデ
ンサ７１とバイアホール８４とを信号線路８６で接続し
ていたため、信号線路８６の寄生インダクタンスがイン
ダクタ７２のインダクタンスＬ3に含まれることから、
インダクタンスＬ3を小さくすることができなかった。
近傍、例えば直下に形成されたバイアホール８４を介し
て、整合基板８２におけるコンデンサ７１の実装面に対
して裏面に形成されたアース電極層８５に接続され、該
アース電極層８５は接地される。これに対して、コンデ
ンサ７１の従来の実装例は、図１３で示すようにコンデ
ンサ７１とバイアホール８４とを信号線路８６で接続し
ていたため、信号線路８６の寄生インダクタンスがイン
ダクタ７２のインダクタンスＬ3に含まれることから、
インダクタンスＬ3を小さくすることができなかった。
【００５９】このように、図１１及び図１２で示したよ
うにコンデンサ７１を実装することによって、コンデン
サ７１を接地する際の信号線路を短くすることができ、
該信号線路による寄生インダクタンスを小さくすること
ができることから、インダクタ７２のインダクタンスＬ
3を小さくすることができる。
うにコンデンサ７１を実装することによって、コンデン
サ７１を接地する際の信号線路を短くすることができ、
該信号線路による寄生インダクタンスを小さくすること
ができることから、インダクタ７２のインダクタンスＬ
3を小さくすることができる。
【００６０】図１１及び図１２のように、増幅器６０が
半導体装置８１と整合基板８２に分けて形成された場
合、図９で示した増幅器６０の回路図は図１４のように
なる。図１４において、図９との相違点は、ＦＥＴ２の
ドレインはワイヤ８３を介してドレインバイアス線路６
５、コンデンサ７１及び信号線路７３にそれぞれ接続さ
れたことにある。
半導体装置８１と整合基板８２に分けて形成された場
合、図９で示した増幅器６０の回路図は図１４のように
なる。図１４において、図９との相違点は、ＦＥＴ２の
ドレインはワイヤ８３を介してドレインバイアス線路６
５、コンデンサ７１及び信号線路７３にそれぞれ接続さ
れたことにある。
【００６１】次に、図１５は、コンデンサ７１の他の実
装例を示した概略図であり、図１６は、図１５における
Ｂ−Ｂ'−Ｂ”断面を示した断面図である。なお、図１
５及び図１６では、図１１及び図１２と同じものは同じ
符号で示しており、ここではその説明を省略すると共
に、図１１及び図１２との相違点のみ説明する。また、
図１５及び図１６においても、ＦＥＴ２と出力整合回路
６１を異なる基板上に形成する場合を例にして示してお
り、説明を分かりやすくするために、半導体装置８１と
整合基板８２とを接続するワイヤにおいて、ワイヤ８３
以外は省略している。
装例を示した概略図であり、図１６は、図１５における
Ｂ−Ｂ'−Ｂ”断面を示した断面図である。なお、図１
５及び図１６では、図１１及び図１２と同じものは同じ
符号で示しており、ここではその説明を省略すると共
に、図１１及び図１２との相違点のみ説明する。また、
図１５及び図１６においても、ＦＥＴ２と出力整合回路
６１を異なる基板上に形成する場合を例にして示してお
り、説明を分かりやすくするために、半導体装置８１と
整合基板８２とを接続するワイヤにおいて、ワイヤ８３
以外は省略している。
【００６２】図１５及び図１６における図１１及び図１
２との相違点は、バイアホール８４の代わりに整合基板
８２の側面に形成した導電層（以下、側面メタライズと
呼ぶ）８７を用いて、コンデンサ７１の電極を接続した
配線パターン８８をアース電極層８５に接続したことに
ある。なお、コンデンサ７１は、側面メタライズ８７の
近傍に配置して配線パターン８８による寄生インダクタ
ンスが無視できるほど小さい値になるようにする。この
ようにすることによって、整合基板８２にバイアホール
を設けることができない場合においても、コンデンサ７
１を接地する際の信号線路を短くすることができ、該信
号線路による寄生インダクタンスを小さくすることがで
きることから、インダクタ７２のインダクタンスＬ3を
小さくすることができる。
２との相違点は、バイアホール８４の代わりに整合基板
８２の側面に形成した導電層（以下、側面メタライズと
呼ぶ）８７を用いて、コンデンサ７１の電極を接続した
配線パターン８８をアース電極層８５に接続したことに
ある。なお、コンデンサ７１は、側面メタライズ８７の
近傍に配置して配線パターン８８による寄生インダクタ
ンスが無視できるほど小さい値になるようにする。この
ようにすることによって、整合基板８２にバイアホール
を設けることができない場合においても、コンデンサ７
１を接地する際の信号線路を短くすることができ、該信
号線路による寄生インダクタンスを小さくすることがで
きることから、インダクタ７２のインダクタンスＬ3を
小さくすることができる。
【００６３】また、コンデンサ７１を半導体装置８１側
に形成するようにしてもよく、このようにした場合、図
１４で示した増幅器６０の回路図は図１７のようにな
る。図１７において、図１４との相違点は、コンデンサ
７１が半導体装置８１内に設けられたことから、３次高
調波整合回路６２が半導体装置８１内に形成され、整合
基板８２には、２次高調波整合回路６３、基本波整合回
路６４、ドレインバイアス線路６５及びコンデンサ６６
が設けられ、出力整合回路６１にワイヤ８３が含まれた
ことにある。
に形成するようにしてもよく、このようにした場合、図
１４で示した増幅器６０の回路図は図１７のようにな
る。図１７において、図１４との相違点は、コンデンサ
７１が半導体装置８１内に設けられたことから、３次高
調波整合回路６２が半導体装置８１内に形成され、整合
基板８２には、２次高調波整合回路６３、基本波整合回
路６４、ドレインバイアス線路６５及びコンデンサ６６
が設けられ、出力整合回路６１にワイヤ８３が含まれた
ことにある。
【００６４】図１８は、コンデンサ７１を形成した半導
体装置の例を示す概略図であり、図１９は、図１８にお
けるＣ−Ｃ’断面を示した断面図である。なお、図１８
及び図１９では、図１１及び図１２と同じものは同じ符
号で示しており、ここではその説明を省略する。また、
図１８及び図１９においても、ＦＥＴ２と出力整合回路
６１を異なる基板上に形成する場合を例にして示してお
り、説明を分かりやすくするために、半導体装置９０と
整合基板８２とを接続するワイヤにおいて、ワイヤ８３
以外は省略している。
体装置の例を示す概略図であり、図１９は、図１８にお
けるＣ−Ｃ’断面を示した断面図である。なお、図１８
及び図１９では、図１１及び図１２と同じものは同じ符
号で示しており、ここではその説明を省略する。また、
図１８及び図１９においても、ＦＥＴ２と出力整合回路
６１を異なる基板上に形成する場合を例にして示してお
り、説明を分かりやすくするために、半導体装置９０と
整合基板８２とを接続するワイヤにおいて、ワイヤ８３
以外は省略している。
【００６５】図１８及び図１９において、くし形構造の
ゲート電極９１、ソース電極９２及びドレイン電極９３
を有するＦＥＴ２、及びＭＩＭ(Metal Insulator Meta
l)キャパシタをなすコンデンサ７１が半導体基板９４上
に形成されて半導体装置９０を形成している。コンデン
サ７１は、半導体基板９４上に形成された絶縁膜９５内
に形成された各電極９６と、絶縁膜９５上に形成された
電極９７と、該各電極９６及び電極９７との間の絶縁膜
９５とで形成され、ＭＩＭキャパシタをなしている。ま
た、該各電極９６と電極９７との間の絶縁膜９５は、そ
れぞれコンデンサ７１の誘電体をなしている。
ゲート電極９１、ソース電極９２及びドレイン電極９３
を有するＦＥＴ２、及びＭＩＭ(Metal Insulator Meta
l)キャパシタをなすコンデンサ７１が半導体基板９４上
に形成されて半導体装置９０を形成している。コンデン
サ７１は、半導体基板９４上に形成された絶縁膜９５内
に形成された各電極９６と、絶縁膜９５上に形成された
電極９７と、該各電極９６及び電極９７との間の絶縁膜
９５とで形成され、ＭＩＭキャパシタをなしている。ま
た、該各電極９６と電極９７との間の絶縁膜９５は、そ
れぞれコンデンサ７１の誘電体をなしている。
【００６６】各電極９６は、対応するバイアホール９８
を介して、半導体基板９４におけるコンデンサ７１が形
成された面に対する裏面に形成されたアース電極９９に
接続され、該アース電極９９は接地される。電極９７
は、ワイヤ８３によって整合基板８２のドレインバイア
ス線路６５及び信号線路７３に接続されている。このよ
うに、チップ部品のコンデンサを使用するよりも小型化
することができるために、コンデンサ７１の寄生インダ
クタンスを減少させることができ、コンデンサ７１の容
量を大きくすることができ、より広帯域で増幅器の高効
率化を図ることができる。
を介して、半導体基板９４におけるコンデンサ７１が形
成された面に対する裏面に形成されたアース電極９９に
接続され、該アース電極９９は接地される。電極９７
は、ワイヤ８３によって整合基板８２のドレインバイア
ス線路６５及び信号線路７３に接続されている。このよ
うに、チップ部品のコンデンサを使用するよりも小型化
することができるために、コンデンサ７１の寄生インダ
クタンスを減少させることができ、コンデンサ７１の容
量を大きくすることができ、より広帯域で増幅器の高効
率化を図ることができる。
【００６７】一方、図１８及び図１９では、半導体装置
９０に１つのＦＥＴが形成されている場合を例にして説
明したが、半導体装置９０に複数のＦＥＴを形成した場
合においても同様であり、図２０は、半導体装置９０に
複数のＦＥＴを形成した場合の例を示した概略図であ
り、図２１は、図２０におけるＤ−Ｄ’断面を示した断
面図である。なお、図２０及び図２１において、図１８
及び図１９と同じものは同じ符号で示しており、図２０
及び図２１の説明は、図１８及び図１９の説明と同様で
あるので省略する。また、図２０及び図２１では、ＦＥ
Ｔが２つの場合を例にして示しており、説明を分かりや
すくするために、半導体装置９０と整合基板８２とを接
続するワイヤにおいて、ワイヤ８３以外は省略してい
る。
９０に１つのＦＥＴが形成されている場合を例にして説
明したが、半導体装置９０に複数のＦＥＴを形成した場
合においても同様であり、図２０は、半導体装置９０に
複数のＦＥＴを形成した場合の例を示した概略図であ
り、図２１は、図２０におけるＤ−Ｄ’断面を示した断
面図である。なお、図２０及び図２１において、図１８
及び図１９と同じものは同じ符号で示しており、図２０
及び図２１の説明は、図１８及び図１９の説明と同様で
あるので省略する。また、図２０及び図２１では、ＦＥ
Ｔが２つの場合を例にして示しており、説明を分かりや
すくするために、半導体装置９０と整合基板８２とを接
続するワイヤにおいて、ワイヤ８３以外は省略してい
る。
【００６８】図２０及び図２１のように、各ドレイン電
極９３ごとに第３次高調波の周波数３ｆで共振する共振
回路を設けることにより、各ワイヤ８３によるＦＥＴセ
ルごとの第３次高調波に対する出力インピーダンスＺL
の位相のずれをなくすことができ、整合基板にまとめて
第３次高調波の周波数３ｆで共振する共振回路を設けた
場合と比較して、各ＦＥＴセルごとの出力インピーダン
スＺLにおける第３次高調波に対する位相が均一とな
り、各ワイヤ８３による第３次高調波に対する損失分の
反射が大きくなる。このことから、３次高調波整合回路
６２におけるインダクタ７２の寄生インダクタンスを低
減することができ、コンデンサ７１の大容量化による広
帯域化が可能となって、より高効率な増幅回路特性を得
ることができる。
極９３ごとに第３次高調波の周波数３ｆで共振する共振
回路を設けることにより、各ワイヤ８３によるＦＥＴセ
ルごとの第３次高調波に対する出力インピーダンスＺL
の位相のずれをなくすことができ、整合基板にまとめて
第３次高調波の周波数３ｆで共振する共振回路を設けた
場合と比較して、各ＦＥＴセルごとの出力インピーダン
スＺLにおける第３次高調波に対する位相が均一とな
り、各ワイヤ８３による第３次高調波に対する損失分の
反射が大きくなる。このことから、３次高調波整合回路
６２におけるインダクタ７２の寄生インダクタンスを低
減することができ、コンデンサ７１の大容量化による広
帯域化が可能となって、より高効率な増幅回路特性を得
ることができる。
【００６９】また、図９では、３次高調波整合回路６２
は、コンデンサ７１及びインダクタ７２で形成された１
つの共振回路で構成されていたが、該共振回路を複数並
列に接続して３次高調波整合回路６２を形成してもよ
い。このようにすることによって、例えばコンデンサ７
１及びインダクタ７２からなる共振回路をｎ個並列に接
続して３次高調波整合回路６２を形成した場合、１つの
共振回路で３次高調波整合回路６２を形成したときのイ
ンダクタンスＬ3を１／ｎに、容量Ｃ3をｎ倍にすること
ができ、より広帯域で高効率化を行うことができる。
は、コンデンサ７１及びインダクタ７２で形成された１
つの共振回路で構成されていたが、該共振回路を複数並
列に接続して３次高調波整合回路６２を形成してもよ
い。このようにすることによって、例えばコンデンサ７
１及びインダクタ７２からなる共振回路をｎ個並列に接
続して３次高調波整合回路６２を形成した場合、１つの
共振回路で３次高調波整合回路６２を形成したときのイ
ンダクタンスＬ3を１／ｎに、容量Ｃ3をｎ倍にすること
ができ、より広帯域で高効率化を行うことができる。
【００７０】一方、２次高調波整合回路６において、第
２次高調波における高効率領域は、図５で示したよう
に、第３次高調波の場合と比較して広帯域であることか
ら、インダクタ７５のインダクタンスＬ2は、インダク
タ７２のインダクタンスＬ3より大きくしても効率を悪
化させることはない。このため、Ｌ2×Ｃ2＝１／(２π
×２ｆ)2を満たした状態でインダクタンスＬ2を大きく
することにより、基本波に対するＦＥＴ２の出力インピ
ーダンスＺLを所望の値に設定しやすくすることができ
る。
２次高調波における高効率領域は、図５で示したよう
に、第３次高調波の場合と比較して広帯域であることか
ら、インダクタ７５のインダクタンスＬ2は、インダク
タ７２のインダクタンスＬ3より大きくしても効率を悪
化させることはない。このため、Ｌ2×Ｃ2＝１／(２π
×２ｆ)2を満たした状態でインダクタンスＬ2を大きく
することにより、基本波に対するＦＥＴ２の出力インピ
ーダンスＺLを所望の値に設定しやすくすることができ
る。
【００７１】図２２は、図９における基本波整合回路６
４の回路例を示した図である。図２２において、基本波
整合回路６４は、インダクタンスＬoutのインダクタ１
０１及び容量Ｃoutのコンデンサ１０２で形成されてお
り、インダクタ１０１及びコンデンサ１０２はローパス
フィルタを形成している。インダクタ１０１は、信号線
路７３とコンデンサ７４との接続部と信号出力端子９と
の間にインダクタ１０１が接続され、インダクタ１０１
と信号出力端子９との接続部と接地との間にコンデンサ
１０２が接続されている。
４の回路例を示した図である。図２２において、基本波
整合回路６４は、インダクタンスＬoutのインダクタ１
０１及び容量Ｃoutのコンデンサ１０２で形成されてお
り、インダクタ１０１及びコンデンサ１０２はローパス
フィルタを形成している。インダクタ１０１は、信号線
路７３とコンデンサ７４との接続部と信号出力端子９と
の間にインダクタ１０１が接続され、インダクタ１０１
と信号出力端子９との接続部と接地との間にコンデンサ
１０２が接続されている。
【００７２】図２３は、図９において、ＦＥＴ２の出力
インピーダンスＲが７Ωのときにおける２次高調波整合
回路６３端までの回路を示した図である。図２４は、図
２２で示した基本波整合回路６４を使用した場合におけ
る、図２３で示した２次高調波整合回路６３端、すなわ
ち信号線路７３とコンデンサ７４との接続部からＦＥＴ
２をみた場合のインピーダンスＺTを基本波に対して算
出した結果を示したスミスチャートである。図２４で
は、Ｃ2が６ｐＦのときと８ｐＦのときの基本波に対す
るインピーダンスＺTを算出した結果を示している。図
２４において、ＺT6は、Ｃ2が６ｐＦのときの２次高調
波整合回路６３端でのインピーダンスＺTを、ＺT8は、
Ｃ2が８ｐＦのときの２次高調波整合回路６３端でのイ
ンピーダンスＺTを示している。
インピーダンスＲが７Ωのときにおける２次高調波整合
回路６３端までの回路を示した図である。図２４は、図
２２で示した基本波整合回路６４を使用した場合におけ
る、図２３で示した２次高調波整合回路６３端、すなわ
ち信号線路７３とコンデンサ７４との接続部からＦＥＴ
２をみた場合のインピーダンスＺTを基本波に対して算
出した結果を示したスミスチャートである。図２４で
は、Ｃ2が６ｐＦのときと８ｐＦのときの基本波に対す
るインピーダンスＺTを算出した結果を示している。図
２４において、ＺT6は、Ｃ2が６ｐＦのときの２次高調
波整合回路６３端でのインピーダンスＺTを、ＺT8は、
Ｃ2が８ｐＦのときの２次高調波整合回路６３端でのイ
ンピーダンスＺTを示している。
【００７３】増幅器６０の出力インピーダンスを５０Ω
（スミスチャートの中心）に合わせるには、ＺT6の場
合、インダクタ１０１をインダクタンスＬout1にしてコ
ンデンサ１０２を容量Ｃout1にし、ＺT8の場合、インダ
クタ１０１をインダクタンスＬout2にしてコンデンサ１
０２を容量Ｃout2にする。図２４から分かるように、Ｃ
2が小さいほうがインダクタンスＬoutが小さいことか
ら、コンデンサ７４の容量Ｃ2を小さくするほどインダ
クタ１０１を形成する線路長を短くすることができ、整
合基板８２上に占める基本波整合回路６４の面積を小さ
くすることができる。
（スミスチャートの中心）に合わせるには、ＺT6の場
合、インダクタ１０１をインダクタンスＬout1にしてコ
ンデンサ１０２を容量Ｃout1にし、ＺT8の場合、インダ
クタ１０１をインダクタンスＬout2にしてコンデンサ１
０２を容量Ｃout2にする。図２４から分かるように、Ｃ
2が小さいほうがインダクタンスＬoutが小さいことか
ら、コンデンサ７４の容量Ｃ2を小さくするほどインダ
クタ１０１を形成する線路長を短くすることができ、整
合基板８２上に占める基本波整合回路６４の面積を小さ
くすることができる。
【００７４】このように、コンデンサ７４の容量Ｃ2を
小さくした場合においても、第２次高調波における高効
率範囲が広いことから、効率を低下させることなく基本
波整合をとりやすいようにコンデンサ７４の容量Ｃ2を
選択することができる。また、インダクタ７５のインダ
クタンスＬ2をインダクタ７１のインダクタンスＬ3より
も大きくすることにより、増幅器６０の整合をとりやす
くすることができる。
小さくした場合においても、第２次高調波における高効
率範囲が広いことから、効率を低下させることなく基本
波整合をとりやすいようにコンデンサ７４の容量Ｃ2を
選択することができる。また、インダクタ７５のインダ
クタンスＬ2をインダクタ７１のインダクタンスＬ3より
も大きくすることにより、増幅器６０の整合をとりやす
くすることができる。
【００７５】図２５は、基本波整合回路６４の他の例を
示した回路図である。なお、図２５では、図２２と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に図２２との相違点のみ説明する。図２５にお
ける図２２との相違点は、図２２の回路に信号線路１１
１、コンデンサ１１２及びインダクタ１１３を追加した
ことにある。
示した回路図である。なお、図２５では、図２２と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に図２２との相違点のみ説明する。図２５にお
ける図２２との相違点は、図２２の回路に信号線路１１
１、コンデンサ１１２及びインダクタ１１３を追加した
ことにある。
【００７６】図２５において、基本波整合回路６４は、
ローパスフィルタを構成するインダクタ１０１及びコン
デンサ１０２、信号線路１１１、並びに共振回路を構成
するコンデンサ１１２及びインダクタ１１３で構成され
ている。インダクタ１０１とコンデンサ１０２との接続
部は、信号線路１１１を介して信号出力端子９に接続さ
れており、信号出力端子９と接地との間にコンデンサ１
１２及びインダクタ１１３の直列回路が接続されてい
る。
ローパスフィルタを構成するインダクタ１０１及びコン
デンサ１０２、信号線路１１１、並びに共振回路を構成
するコンデンサ１１２及びインダクタ１１３で構成され
ている。インダクタ１０１とコンデンサ１０２との接続
部は、信号線路１１１を介して信号出力端子９に接続さ
れており、信号出力端子９と接地との間にコンデンサ１
１２及びインダクタ１１３の直列回路が接続されてい
る。
【００７７】このような構成において、基本波整合回路
６４は、第２次高調波又は第３次高調波に対して共振す
るようにコンデンサ１１２及びインダクタ１１３を設定
して基本波に対する整合を行うことにより、共振周波数
に対して全反射することができる。このため、コンデン
サ７１，７４及びインダクタ７２，７５のばらつきによ
って完全に反射できなかった高調波を更に確実に反射す
ることができ、増幅器６０の外部へ出る高調波のレベル
を下げることができる。
６４は、第２次高調波又は第３次高調波に対して共振す
るようにコンデンサ１１２及びインダクタ１１３を設定
して基本波に対する整合を行うことにより、共振周波数
に対して全反射することができる。このため、コンデン
サ７１，７４及びインダクタ７２，７５のばらつきによ
って完全に反射できなかった高調波を更に確実に反射す
ることができ、増幅器６０の外部へ出る高調波のレベル
を下げることができる。
【００７８】このように、本実施の形態２における増幅
器は、出力整合回路６１を少なくとも１つの共振回路で
構成された３次高調波整合回路６２、信号線路７３と共
振回路で構成された２次高調波整合回路６３、ローパス
フィルタで構成された基本波整合回路６４、ドレインバ
イアス線路６５及びコンデンサ６６で出力整合回路６１
を構成した。このことから、ＦＥＴ２の出力インピーダ
ンスＺLを第３次高調波に対して十分に小さい短絡近傍
の所望の値になるように、３次高調波整合回路６２の共
振回路を第３次高調波の周波数３ｆで共振するように
し、ＦＥＴ２の出力インピーダンスＺLを第２次高調波
に対して十分に大きい開放近傍の所望の値になるよう
に、ドレインバイアス線路６５及び信号線路７３の線路
長を調整すると共に２次高調波整合回路６３の共振回路
を第２次高調波の周波数２ｆで共振するようにした。こ
れらのことから、電力ロスを小さくすることができると
共に効率を向上させることができる。
器は、出力整合回路６１を少なくとも１つの共振回路で
構成された３次高調波整合回路６２、信号線路７３と共
振回路で構成された２次高調波整合回路６３、ローパス
フィルタで構成された基本波整合回路６４、ドレインバ
イアス線路６５及びコンデンサ６６で出力整合回路６１
を構成した。このことから、ＦＥＴ２の出力インピーダ
ンスＺLを第３次高調波に対して十分に小さい短絡近傍
の所望の値になるように、３次高調波整合回路６２の共
振回路を第３次高調波の周波数３ｆで共振するように
し、ＦＥＴ２の出力インピーダンスＺLを第２次高調波
に対して十分に大きい開放近傍の所望の値になるよう
に、ドレインバイアス線路６５及び信号線路７３の線路
長を調整すると共に２次高調波整合回路６３の共振回路
を第２次高調波の周波数２ｆで共振するようにした。こ
れらのことから、電力ロスを小さくすることができると
共に効率を向上させることができる。
【００７９】なお、上記実施の形態１及び実施の形態２
においては、奇数次高調波に対するインピーダンス整合
を行う奇数次高調波整合回路として、第３次高調波の場
合を例にして説明しており、偶数次高調波に対するイン
ピーダンス整合を行う偶数次高調波整合回路として、第
２次高調波の場合を例にして説明しているが、これは一
例であり、本発明はこれに限定するものではない。ま
た、実施の形態１及び実施の形態２において、ＦＥＴを
使用した場合を例にして説明したが、本発明をこれに限
定するものではなく、ＦＥＴの代わりにバイポーラトラ
ンジスタを用いてもよい。
においては、奇数次高調波に対するインピーダンス整合
を行う奇数次高調波整合回路として、第３次高調波の場
合を例にして説明しており、偶数次高調波に対するイン
ピーダンス整合を行う偶数次高調波整合回路として、第
２次高調波の場合を例にして説明しているが、これは一
例であり、本発明はこれに限定するものではない。ま
た、実施の形態１及び実施の形態２において、ＦＥＴを
使用した場合を例にして説明したが、本発明をこれに限
定するものではなく、ＦＥＴの代わりにバイポーラトラ
ンジスタを用いてもよい。
【００８０】
【発明の効果】請求項１に係る高周波電力増幅器は、出
力整合回路部が、奇数次高調波に対してインピーダンス
が十分に小さく、偶数次高調波に対してインピーダンス
が十分に大きくなるようにした。このことから、電力ロ
スを小さくすることができ、効率を向上させることがで
きる。
力整合回路部が、奇数次高調波に対してインピーダンス
が十分に小さく、偶数次高調波に対してインピーダンス
が十分に大きくなるようにした。このことから、電力ロ
スを小さくすることができ、効率を向上させることがで
きる。
【００８１】請求項２に係る高周波電力増幅器は、請求
項１において、入力整合回路部を備え、該入力整合回路
部において、基本波に対するＳパラメータのＳ２２の位
相を最高の利得が得られる点から＋５°〜−７５°の位
置になるように各線路の線路長を設定した。このことか
ら、電力ロスを小さくすることができ、効率を向上させ
ることができる。
項１において、入力整合回路部を備え、該入力整合回路
部において、基本波に対するＳパラメータのＳ２２の位
相を最高の利得が得られる点から＋５°〜−７５°の位
置になるように各線路の線路長を設定した。このことか
ら、電力ロスを小さくすることができ、効率を向上させ
ることができる。
【００８２】請求項３に係る高周波電力増幅器は、請求
項１において、具体的には、出力整合回路部は、整合回
路までの距離の大きさに影響を受けやすい高次高調波か
ら順にインピーダンス整合を行うようにした。このこと
から、損失が大きくなりやすい高次高調波の反射率を大
きくとることができ、帯域内で位相変化が大きくなりや
すい高次高調波の位相変化を小さくすることができる。
項１において、具体的には、出力整合回路部は、整合回
路までの距離の大きさに影響を受けやすい高次高調波か
ら順にインピーダンス整合を行うようにした。このこと
から、損失が大きくなりやすい高次高調波の反射率を大
きくとることができ、帯域内で位相変化が大きくなりや
すい高次高調波の位相変化を小さくすることができる。
【００８３】請求項４に係る高周波電力増幅器は、請求
項３において、具体的には、増幅素子の出力端から、イ
ンピーダンス整合を行う高調波の次数が大きい整合回路
を順に接続した。このことから、各整合回路以降で、該
各整合回路でインピーダンス整合を行う次数以上の高調
波を考慮する必要がなく、各整合回路の設計を容易にす
ることができる。また、損失が大きくなりやすい高次高
調波の反射率を大きくとることができ、帯域内で位相変
化が大きくなりやすい高次高調波の位相変化を小さくす
ることができる。
項３において、具体的には、増幅素子の出力端から、イ
ンピーダンス整合を行う高調波の次数が大きい整合回路
を順に接続した。このことから、各整合回路以降で、該
各整合回路でインピーダンス整合を行う次数以上の高調
波を考慮する必要がなく、各整合回路の設計を容易にす
ることができる。また、損失が大きくなりやすい高次高
調波の反射率を大きくとることができ、帯域内で位相変
化が大きくなりやすい高次高調波の位相変化を小さくす
ることができる。
【００８４】請求項５に係る高周波電力増幅器は、請求
項４において、具体的には、奇数次高調波整合回路を、
奇数次高調波に対するＳパラメータのＳ１１の位相が１
６０°〜２２０゜の範囲に入るように設定した。このこ
とから、電力ロスを小さくすることができ、効率を向上
させることができる。
項４において、具体的には、奇数次高調波整合回路を、
奇数次高調波に対するＳパラメータのＳ１１の位相が１
６０°〜２２０゜の範囲に入るように設定した。このこ
とから、電力ロスを小さくすることができ、効率を向上
させることができる。
【００８５】請求項６に係る高周波電力増幅器は、請求
項５において、具体的には、奇数次高調波整合回路にお
けるバイアス線路の線路長が、奇数次高調波に対するＳ
パラメータのＳ１１の位相が所定の範囲内になるように
設定される。このことから、電力ロスを小さくすること
ができ、効率を向上させることができる。
項５において、具体的には、奇数次高調波整合回路にお
けるバイアス線路の線路長が、奇数次高調波に対するＳ
パラメータのＳ１１の位相が所定の範囲内になるように
設定される。このことから、電力ロスを小さくすること
ができ、効率を向上させることができる。
【００８６】請求項７に係る高周波電力増幅器は、請求
項４において、出力整合回路部は、各整合回路間にロー
パスフィルタをそれぞれ備えた。このことから、奇数次
高調波整合回路、偶数次高調波整合回路及び基本波整合
回路をそれぞれ設計する際、各整合回路において、それ
ぞれインピーダンス整合を行う次数の高調波を超える次
数の高調波を考慮する必要がなく、各整合回路の設計及
び調整を容易にすることができる。
項４において、出力整合回路部は、各整合回路間にロー
パスフィルタをそれぞれ備えた。このことから、奇数次
高調波整合回路、偶数次高調波整合回路及び基本波整合
回路をそれぞれ設計する際、各整合回路において、それ
ぞれインピーダンス整合を行う次数の高調波を超える次
数の高調波を考慮する必要がなく、各整合回路の設計及
び調整を容易にすることができる。
【００８７】請求項８に係る高周波電力増幅器は、請求
項４において、具体的には、奇数次高調波整合回路を、
奇数次高調波の周波数で共振する少なくとも１つの共振
回路で形成した。このことから、増幅素子から出力整合
回路部側をみたときの奇数次高調波に対するインピーダ
ンスをゼロ近傍の所望の値にすることができる。また、
複数の共振回路で奇数次高調波整合回路を形成すること
によって、広帯域で高効率化を行うことができる。
項４において、具体的には、奇数次高調波整合回路を、
奇数次高調波の周波数で共振する少なくとも１つの共振
回路で形成した。このことから、増幅素子から出力整合
回路部側をみたときの奇数次高調波に対するインピーダ
ンスをゼロ近傍の所望の値にすることができる。また、
複数の共振回路で奇数次高調波整合回路を形成すること
によって、広帯域で高効率化を行うことができる。
【００８８】請求項９に係る高周波電力増幅器は、請求
項８において、具体的には、共振回路のコンデンサを、
増幅素子の出力端近傍に設けるようにした。このことか
ら、奇数次高調波整合回路を形成する共振回路の寄生イ
ンダクタのインダクタンスを小さくすることができ、奇
数次高調波整合回路を形成する共振回路のコンデンサの
容量を大きくすることができる。このため、広帯域で高
効率化を行うことができる。
項８において、具体的には、共振回路のコンデンサを、
増幅素子の出力端近傍に設けるようにした。このことか
ら、奇数次高調波整合回路を形成する共振回路の寄生イ
ンダクタのインダクタンスを小さくすることができ、奇
数次高調波整合回路を形成する共振回路のコンデンサの
容量を大きくすることができる。このため、広帯域で高
効率化を行うことができる。
【００８９】請求項１０に係る高周波電力増幅器は、請
求項８において、具体的には、偶数次高調波整合回路
を、偶数次高調波の周波数で共振する少なくとも１つの
共振回路及び該共振回路と奇数次高調波整合回路とを接
続する信号線路で形成した。このことから、偶数次高調
波整合回路を構成する共振回路のコンデンサの容量を小
さくした場合においても、偶数次高調波に対する高効率
範囲が広いことから、効率を低下させることなく基本波
に対する増幅素子から出力整合回路部をみたときのイン
ピーダンスを所望の値に設定しやすいように該共振回路
のコンデンサの容量を選択することができる。
求項８において、具体的には、偶数次高調波整合回路
を、偶数次高調波の周波数で共振する少なくとも１つの
共振回路及び該共振回路と奇数次高調波整合回路とを接
続する信号線路で形成した。このことから、偶数次高調
波整合回路を構成する共振回路のコンデンサの容量を小
さくした場合においても、偶数次高調波に対する高効率
範囲が広いことから、効率を低下させることなく基本波
に対する増幅素子から出力整合回路部をみたときのイン
ピーダンスを所望の値に設定しやすいように該共振回路
のコンデンサの容量を選択することができる。
【００９０】請求項１１に係る高周波電力増幅器は、請
求項１０において、具体的には、増幅素子から出力整合
回路部をみたときのインピーダンスが、偶数次高調波に
対して十分に大きい開放近傍の値になるように、出力整
合回路部のバイアス線路及び偶数次高調波整合回路の信
号線路の各線路長をそれぞれ設定した。このことから、
増幅素子から出力整合回路部側をみたときの偶数次高調
波に対するインピーダンスが十分に大きい開放近傍の所
望の値にすることができる。
求項１０において、具体的には、増幅素子から出力整合
回路部をみたときのインピーダンスが、偶数次高調波に
対して十分に大きい開放近傍の値になるように、出力整
合回路部のバイアス線路及び偶数次高調波整合回路の信
号線路の各線路長をそれぞれ設定した。このことから、
増幅素子から出力整合回路部側をみたときの偶数次高調
波に対するインピーダンスが十分に大きい開放近傍の所
望の値にすることができる。
【００９１】請求項１２に係る高周波電力増幅器は、請
求項１０又は請求項１１のいずれかにおいて、偶数次高
調波整合回路における寄生インダクタのインダクタンス
を、奇数次高調波整合回路における寄生インダクタのイ
ンダクタンスよりも大きくすることにより、出力整合回
路部における整合をとりやすくすることができる。
求項１０又は請求項１１のいずれかにおいて、偶数次高
調波整合回路における寄生インダクタのインダクタンス
を、奇数次高調波整合回路における寄生インダクタのイ
ンダクタンスよりも大きくすることにより、出力整合回
路部における整合をとりやすくすることができる。
【００９２】請求項１３に係る高周波電力増幅器は、請
求項９において、具体的には、共振回路のコンデンサ
を、バイアホールのみを介して、整合基板における接地
されるアース電極層に接続した。このことから、該共振
回路のコンデンサを接地する際の信号線路を短くするこ
とができ、該信号線路による寄生インダクタンスを小さ
くすることができることから、共振回路をなす寄生イン
ダクタのインダクタンスを小さくすることができる。
求項９において、具体的には、共振回路のコンデンサ
を、バイアホールのみを介して、整合基板における接地
されるアース電極層に接続した。このことから、該共振
回路のコンデンサを接地する際の信号線路を短くするこ
とができ、該信号線路による寄生インダクタンスを小さ
くすることができることから、共振回路をなす寄生イン
ダクタのインダクタンスを小さくすることができる。
【００９３】請求項１４に係る高周波電力増幅器は、請
求項９において、具体的には、共振回路のコンデンサ
を、整合基板の側面に形成された導電体のみを介して、
整合基板における接地されるアース電極層に接続した。
このことから、該共振回路のコンデンサを接地する際の
信号線路を短くすることができ、該信号線路による寄生
インダクタンスを小さくすることができることから、共
振回路をなす寄生インダクタのインダクタンスを小さく
することができる。
求項９において、具体的には、共振回路のコンデンサ
を、整合基板の側面に形成された導電体のみを介して、
整合基板における接地されるアース電極層に接続した。
このことから、該共振回路のコンデンサを接地する際の
信号線路を短くすることができ、該信号線路による寄生
インダクタンスを小さくすることができることから、共
振回路をなす寄生インダクタのインダクタンスを小さく
することができる。
【００９４】請求項１５に係る高周波電力増幅器は、請
求項９において、具体的には、共振回路のコンデンサ
を、増幅素子が形成された半導体基板上に形成した。こ
のことから、チップ部品等のコンデンサを使用するより
も小型化することができるために、コンデンサの寄生イ
ンダクタンスを減少させることができ、共振回路のコン
デンサの容量を大きくすることができ、より広帯域で高
効率化を図ることができる。
求項９において、具体的には、共振回路のコンデンサ
を、増幅素子が形成された半導体基板上に形成した。こ
のことから、チップ部品等のコンデンサを使用するより
も小型化することができるために、コンデンサの寄生イ
ンダクタンスを減少させることができ、共振回路のコン
デンサの容量を大きくすることができ、より広帯域で高
効率化を図ることができる。
【００９５】請求項１６に係る高周波電力増幅器は、請
求項１０において、具体的には、基本波整合回路をロー
パスフィルタで形成した。このことから、共振回路のコ
ンデンサの容量を小さくするほど、該ローパスフィルタ
を構成するインダクタをなす信号線路の線路長を短くす
ることができ、基板上に占める基本波整合回路の面積を
小さくすることができる。
求項１０において、具体的には、基本波整合回路をロー
パスフィルタで形成した。このことから、共振回路のコ
ンデンサの容量を小さくするほど、該ローパスフィルタ
を構成するインダクタをなす信号線路の線路長を短くす
ることができ、基板上に占める基本波整合回路の面積を
小さくすることができる。
【００９６】請求項１７に係る高周波電力増幅器は、請
求項１０において、具体的には、基本波整合回路をロー
パスフィルタ、及び偶数次高調波又は奇数次高調波のい
ずれかの周波数で共振する共振回路で構成した。このこ
とから、共振回路のコンデンサの容量を小さくするほ
ど、該ローパスフィルタを構成するインダクタをなす信
号線路の線路長を短くすることができ、基板上に占める
基本波整合回路の面積を小さくすることができると共
に、外部へ出力される高調波のレベルを下げることがで
きる。
求項１０において、具体的には、基本波整合回路をロー
パスフィルタ、及び偶数次高調波又は奇数次高調波のい
ずれかの周波数で共振する共振回路で構成した。このこ
とから、共振回路のコンデンサの容量を小さくするほ
ど、該ローパスフィルタを構成するインダクタをなす信
号線路の線路長を短くすることができ、基板上に占める
基本波整合回路の面積を小さくすることができると共
に、外部へ出力される高調波のレベルを下げることがで
きる。
【００９７】請求項１８に係る高周波電力増幅器は、請
求項１から請求項１７のいずれかにおいて、具体的に
は、偶数次高調波が第２次高調波であり、奇数次高調波
が第３次高調波であり、第３次高調波に対してインピー
ダンスが十分に小さく、第２次高調波に対してインピー
ダンスが十分に大きくなるようにした。このことから、
電力ロスを小さくすることができ、効率を向上させるこ
とができる。
求項１から請求項１７のいずれかにおいて、具体的に
は、偶数次高調波が第２次高調波であり、奇数次高調波
が第３次高調波であり、第３次高調波に対してインピー
ダンスが十分に小さく、第２次高調波に対してインピー
ダンスが十分に大きくなるようにした。このことから、
電力ロスを小さくすることができ、効率を向上させるこ
とができる。
【図１】 本発明の実施の形態１における高周波電力増
幅器の例を示した概略のブロック図である。
幅器の例を示した概略のブロック図である。
【図２】 図１で示した高周波電力増幅器の回路例を示
した図である。
した図である。
【図３】 図１及び図２で示した入力整合回路３の回路
例を示した図である。
例を示した図である。
【図４】 図２で示した増幅器１における各波形を示し
た図である。
た図である。
【図５】 第２次高調波及び第３次高調波の位相の変化
に対する電力付加効率ＰＡＥのシミュレーション結果を
示した図である。
に対する電力付加効率ＰＡＥのシミュレーション結果を
示した図である。
【図６】 ＦＥＴ２の入力端から入力整合回路３側をみ
たときの反射係数Γin、及びＦＥＴ２の出力端から出力
整合回路４側をみたときの反射係数Γoutを変えたとき
の電力付加効率ＰＡＥのシミュレーション結果を示した
図である。
たときの反射係数Γin、及びＦＥＴ２の出力端から出力
整合回路４側をみたときの反射係数Γoutを変えたとき
の電力付加効率ＰＡＥのシミュレーション結果を示した
図である。
【図７】 本発明の実施の形態１における高周波電力増
幅器の他の例を示した概略のブロック図である。
幅器の他の例を示した概略のブロック図である。
【図８】 図７で示した高周波電力増幅器の回路例を示
した図である。
した図である。
【図９】 本発明の実施の形態２における高周波電力増
幅器の例を示した回路図である。
幅器の例を示した回路図である。
【図１０】 図９のコンデンサ７１及びインダクタ７２
で形成された共振回路における、第３次高調波に対する
インピーダンスＺLCを示したスミスチャートである。
で形成された共振回路における、第３次高調波に対する
インピーダンスＺLCを示したスミスチャートである。
【図１１】 コンデンサ７１の実装例を示した概略図で
ある。
ある。
【図１２】 図１１におけるＡ−Ａ’断面を示した断面
図である。
図である。
【図１３】 コンデンサ７１における従来の実装例を示
した図である。
した図である。
【図１４】 本発明の実施の形態２における高周波電力
増幅器の他の例を示した回路図である。
増幅器の他の例を示した回路図である。
【図１５】 コンデンサ７１における他の実装例を示し
た概略図である。
た概略図である。
【図１６】 図１５におけるＢ−Ｂ'−Ｂ”断面を示し
た断面図である。
た断面図である。
【図１７】 本発明の実施の形態２における高周波電力
増幅器の他の例を示した回路図である。
増幅器の他の例を示した回路図である。
【図１８】 図１７のコンデンサ７１を形成した半導体
装置の例を示した概略図である。
装置の例を示した概略図である。
【図１９】 図１８におけるＣ−Ｃ’断面を示した断面
図である。
図である。
【図２０】 複数のＦＥＴを形成した半導体装置の例を
示した概略図である。
示した概略図である。
【図２１】 図２０におけるＤ−Ｄ’断面を示した断面
図である。
図である。
【図２２】 図９における基本波整合回路６４の回路例
を示した図である。
を示した図である。
【図２３】 ＦＥＴ２の出力インピーダンスＲが７Ωの
ときにおける２次高調波整合回路６３端までの回路を示
した図である。
ときにおける２次高調波整合回路６３端までの回路を示
した図である。
【図２４】 図２３で示した２次高調波整合回路６３端
からＦＥＴ２をみた場合のインピーダンスＺTを基本波
ｆに対して算出した結果を示したスミスチャートであ
る。
からＦＥＴ２をみた場合のインピーダンスＺTを基本波
ｆに対して算出した結果を示したスミスチャートであ
る。
【図２５】 図９における基本波整合回路６４の他の例
を示した回路図である。
を示した回路図である。
【図２６】 従来のＢ級増幅器の例を示した概略の回路
図である。
図である。
【図２７】 図２６のＦＥＴ２０１におけるドレイン電
流及びドレイン電圧の波形を示した図である。
流及びドレイン電圧の波形を示した図である。
１，４０，６０ 増幅器、 ２ ＦＥＴ、 ３ 入力整
合回路、 ４，４４，６１ 出力整合回路、 ５，６２
３次高調波整合回路、 ６，６３ ２次高調波整合回
路、 ７，６４ 基本波整合回路、 ８ 信号入力端
子、 ９ 信号出力端子、 １１，６５ ドレインバイ
アス線路、 １２，１４，１５，７３ 信号線路、 ２
１ ドレインバイアス電源端子、 ４１，４２ ローパ
スフィルタ、 ７１，７４，１０２，１１２ コンデン
サ、 ７２，７５，１０１，１１３インダクタ、 ８
１，９０ 半導体装置、 ８２ 整合基板、 ８３ ワ
イヤ、 ８４ バイアホール、 ８７ 側面メタライ
ズ、 ９５ 絶縁膜、 ９６，９７ 電極。
合回路、 ４，４４，６１ 出力整合回路、 ５，６２
３次高調波整合回路、 ６，６３ ２次高調波整合回
路、 ７，６４ 基本波整合回路、 ８ 信号入力端
子、 ９ 信号出力端子、 １１，６５ ドレインバイ
アス線路、 １２，１４，１５，７３ 信号線路、 ２
１ ドレインバイアス電源端子、 ４１，４２ ローパ
スフィルタ、 ７１，７４，１０２，１１２ コンデン
サ、 ７２，７５，１０１，１１３インダクタ、 ８
１，９０ 半導体装置、 ８２ 整合基板、 ８３ ワ
イヤ、 ８４ バイアホール、 ８７ 側面メタライ
ズ、 ９５ 絶縁膜、 ９６，９７ 電極。
フロントページの続き (72)発明者 平間 哲也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J067 AA01 AA41 CA36 CA75 FA19 HA09 HA29 HA33 KA12 KA13 KA29 KA42 KS11 KS28 LS15 QA02 QA03 QS02 QS11 SA13 TA02 TA05 TA06 5J092 AA01 AA41 CA36 CA75 FA19 HA09 HA29 HA33 KA12 KA13 KA29 KA42 QA02 QA03 SA13 TA02 TA05 TA06 VL08
Claims (18)
- 【請求項１】 高周波信号の増幅を行う高周波電力増幅
器において、 高周波信号の増幅を行う増幅素子と、 該増幅素子の出力端から出力された高周波信号に対する
インピーダンス整合を行う出力整合回路部と、を備え、 該出力整合回路部は、高周波信号における、基本波以外
の奇数次高調波に対してインピーダンスが十分に小さい
短絡負荷をなし、偶数次高調波に対してインピーダンス
が十分に大きい開放負荷をなすことを特徴とする高周波
電力増幅器。 - 【請求項２】 上記増幅素子の入力端に入力される高周
波信号に対してインピーダンス整合を行う入力整合回路
部を備え、該入力整合回路部は、増幅素子の入力端から
入力整合回路部側をみた場合の反射係数をポーラチャー
ト上でみたときにおける基本波の位相角が、最高利得が
得られる位相角から＋５°〜−７５°の範囲になるよう
に設定されることを特徴とする請求項１に記載の高周波
電力増幅器。 - 【請求項３】 上記出力整合回路部は、増幅素子で増幅
された高周波信号における高次数の高調波から順に、該
各高調波に対するインピーダンス整合を行うことを特徴
とする請求項１に記載の高周波電力増幅器。 - 【請求項４】 上記出力整合回路部は、 上記増幅素子で増幅された高周波信号における少なくと
も１つの奇数次高調波に対して短絡負荷をなす奇数次高
調波整合回路と、 高周波信号の少なくとも１つの偶数次高調波に対して開
放負荷をなす偶数次高調波整合回路と、 高周波信号の基本波に対してインピーダンス整合を行う
基本波整合回路と、を備え、 上記増幅素子の出力端から、インピーダンス整合を行う
高調波の次数が大きい整合回路が順に接続されることを
特徴とする請求項３に記載の高周波電力増幅器。 - 【請求項５】 上記奇数次高調波整合回路は、増幅素子
の出力端から出力整合回路部側をみた場合の反射係数を
ポーラチャート上でみたときにおける奇数次高調波の位
相角が、１６０°〜２２０°の範囲になるように設定さ
れることを特徴とする請求項４に記載の高周波電力増幅
器。 - 【請求項６】 上記奇数次高調波整合回路は、増幅素子
の出力端に外部からバイアス電圧を供給するバイアス線
路を有し、上記奇数次高調波の位相角が所定値になるよ
うに該バイアス線路の長さが設定されることを特徴とす
る請求項５に記載の高周波電力増幅器。 - 【請求項７】 上記出力整合回路部は、各整合回路間に
それぞれ設けられた各ローパスフィルタを更に備えるこ
とを特徴とする請求項４に記載の高周波電力増幅器。 - 【請求項８】 上記奇数次高調波整合回路は、奇数次高
調波の周波数で共振する、コンデンサ及び寄生インダク
タからなる少なくとも１つの共振回路で形成されること
を特徴とする請求項４に記載の高周波電力増幅器。 - 【請求項９】 上記共振回路のコンデンサは、増幅素子
の出力端近傍に設けられることを特徴とする請求項８に
記載の高周波電力増幅器。 - 【請求項１０】 上記偶数次高調波整合回路は、偶数次
高調波の周波数で共振する、コンデンサ及び寄生インダ
クタからなる少なくとも１つの共振回路と、該共振回路
と上記奇数次高調波整合回路とを接続する信号線路とで
形成されることを特徴とする請求項８に記載の高周波電
力増幅器。 - 【請求項１１】 上記出力整合回路部は、増幅素子の出
力端に外部からバイアス電圧を供給する線路であるバイ
アス線路を備え、上記偶数次高調波整合回路は、増幅素
子から出力整合回路部側へのインピーダンスである増幅
素子の出力インピーダンスが偶数次高調波に対して十分
に大きい開放近傍の値になるように、上記信号線路及び
バイアス線路の各線路長がそれぞれ設定されることを特
徴とする請求項１０に記載の高周波電力増幅器。 - 【請求項１２】 上記偶数次高調波整合回路における共
振回路の寄生インダクタは、上記奇数次高調波整合回路
における共振回路の寄生インダクタよりもインダクタン
スが大きいことを特徴とする請求項１０又は請求項１１
のいずれかに記載の高周波電力増幅器。 - 【請求項１３】 上記増幅素子は半導体基板上に、上記
出力整合回路部は多層基板で形成された整合基板上にそ
れぞれ形成され、上記共振回路のコンデンサは、バイア
ホールのみを介して、整合基板における接地されるアー
ス電極層に接続されることを特徴とする請求項９に記載
の高周波電力増幅器。 - 【請求項１４】 上記増幅素子は半導体基板上に、上記
出力整合回路部は多層基板で形成された整合基板上にそ
れぞれ形成され、上記共振回路のコンデンサは、整合基
板の側面に形成された導電体のみを介して、整合基板に
おける接地されるアース電極層に接続されることを特徴
とする請求項９に記載の高周波電力増幅器。 - 【請求項１５】 上記共振回路のコンデンサは、増幅素
子が形成された半導体基板上に形成されることを特徴と
する請求項９に記載の高周波電力増幅器。 - 【請求項１６】 上記基本波整合回路は、ローパスフィ
ルタで形成されることを特徴とする請求項１０に記載の
高周波電力増幅器。 - 【請求項１７】 上記基本波整合回路は、ローパスフィ
ルタ及び共振回路で構成され、該共振回路は、偶数次高
調波又は奇数次高調波のいずれかの周波数で共振するこ
とを特徴とする請求項１０に記載の高周波電力増幅器。 - 【請求項１８】 上記偶数次高調波は第２次高調波であ
り、上記奇数次高調波は第３次高調波であることを特徴
とする請求項１から請求項１７のいずれかに記載の高周
波電力増幅器。
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