JP5408616B2 - 増幅回路 - Google Patents
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Description
図1は、本発明の第1の実施形態における増幅回路の構成を示す回路図である。この増幅回路は、トランジスタ部1と、高調波処理回路部2と、共振回路部3と、任意の負荷抵抗18(RL)とを具備する。
M=a6/b5
である。
図3は、本発明の第2の実施形態における増幅回路の構成を示す回路図である。本実施形態における増幅回路の構成は、本発明の第1の実施形態における増幅回路に次の変更を加えたものに等しい。すなわち、本実施形態における増幅回路は、本発明の第1の実施形態における増幅回路に基本波インピーダンス整合回路19を追加し、かつ、負荷抵抗18の接続位置を、高周波処理回路部の出力部から、基本波インピーダンス整合回路19の出力部に変更したものである。
図4は、本発明の第3の実施形態における増幅回路の構成を示す回路図である。本実施形態における増幅回路の構成は、本発明の第2の実施形態における増幅回路に次の変更を加えたものに等しい。すなわち、本発明の第2の実施形態では、共振回路部3が複数の共振器14−1〜14−5を具備しているのに対して、本実施形態では、共振回路部3が複数の先端開放スタブ23〜27を具備している。複数の先端開放スタブ23〜27は、複数の共振器14−1〜14−5に対応しており、これら複数の共振器14−1〜14−5と同じ機能を有する。
2 高周波処理回路部
3 共振回路部
4 ドレーン出力部、高周波処理回路部の入力部
5 高周波処理回路部の出力部、共振回路部の入力部
6 等価出力電流源の出力部
7 等価出力電流源
8 ドレーン−ソース間容量
9 ドレーンインダクタ
10 キャパシタ
11 インダクタ
12 キャパシタ
13 インダクタ
14−1〜14−5 共振器
18 負荷抵抗
19 基本波インピーダンス整合回路
20 インダクタ
21 キャパシタ
23〜27 先端開放スタブ
Claims (4)
- 基本角周波数ω0で動作する増幅回路であって、
等価出力電流源と、前記等価出力電流源の出力部に対して並列寄生容量となるドレーン−ソース間容量と、前記等価出力電流源およびドレーン出力部の間に存在し、かつ、直列寄生インダクタンスとなるドレーンインダクタンスとを有する等価回路として表現可能なトランジスタと、
前記ドレーン出力部に接続された入力部と、出力部と、前記入力部および出力部の間に設けられて各段が並列容量および直列インダクタを具備するn段(n=1、2、3、…)の梯子型回路とを有する高調波処理回路と、
前記高調波処理回路の出力部および接地面との間に設けられて、それぞれの共振周波数が互いに異なる2n+1個の共振器を有する共振回路部と、
前記高調波処理回路の後段に設けられた負荷抵抗と
を具備し、
前記2n+1個の共振器の共振周波数は、前記高調波処理回路の出力部を短絡した場合に前記トランジスタのドレーン出力部および前記接地面の間に形成されるn+1個の極およびn個の零点の周波数にそれぞれ一致し、
前記2n+1個の共振器のうち、2n個の共振器の共振周波数は、2次(2ω0)から2n+1次((2n+1)ω0)の高調波の周波数にそれぞれ一致している
増幅回路。 - 請求項1に記載の増幅回路であって、
前記2n+1個の共振器は、
直列に接続されたキャパシタ及びインダクタンスを具備し、前記高調波処理回路の出力部を短絡した場合に、前記トランジスタの等価回路における等価出力電流源の出力部および接地面の間に形成されるn+1個の極およびn個の零点の周波数において短絡となる
増幅回路。 - 請求項1に記載の増幅回路であって、
前記共振回路部は、前記2n+1個の共振器として、
前記高調波処理回路の出力部を短絡した場合に、前記トランジスタの等価回路における等価出力電流源の出力部および接地面の間に形成されるn+1個の極およびn個の零点の周波数において短絡となり、前記2n+1個の共振器の共振周波数で4分の1波長とした先端開放スタブ
を具備する
増幅回路。 - 請求項1〜3のいずれかに記載の増幅回路であって、
前記高調波処理回路の後段、かつ、前記負荷抵抗の前段に接続されて、前記基本波ω0に対応する整合回路
をさらに具備する
増幅回路。
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