JP2000100976A - 半導体メモリアレイ装置およびその製造方法 - Google Patents

半導体メモリアレイ装置およびその製造方法

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JP2000100976A
JP2000100976A JP10266471A JP26647198A JP2000100976A JP 2000100976 A JP2000100976 A JP 2000100976A JP 10266471 A JP10266471 A JP 10266471A JP 26647198 A JP26647198 A JP 26647198A JP 2000100976 A JP2000100976 A JP 2000100976A
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gate electrode
forming
film
floating gate
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Kazuo Sato
和夫 佐藤
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Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】読み出し動作時に、隣接ＥＥＥＰＲＯＭセルの
状態に依存しない手段を講じることにより、安定した読
み出し動作を実現する半導体メモリアレイ装置およびそ
の製造方法を提供する。 【解決手段】一導電型の半導体基板１内にソース領域３
およびドレイン領域４を有し、半導体基板１上の所定の
領域にゲート絶縁膜５を有し、このゲート絶縁膜５上に
フローティングゲート電極６を有し、このフローティン
グゲート電極６上に層間絶縁膜７を介してコントロール
ゲート電極８を有するメモリセルを、少なくとも２つ以
上備えた半導体メモリアレイ装置であって、各々のフロ
ーティングゲート電極６の間に酸化シリコン膜より低い
誘電率の絶縁膜１８を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、フローティング
ゲート型の半導体メモリアレイ装置およびその製造方法
に関するものである。
【０００２】
【従来の技術】従来、電気的に書き込み、消去可能な不
揮発性メモリとして、フローティングゲート構造のＥＥ
ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌ
ｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎ
ｌｙ Ｍｅｍｏｒｙ）がよく知られている。
【０００３】図２１、図２２は従来の代表的なスタック
タイプのフローティングゲート構造のＥＥＰＲＯＭセル
から構成された半導体メモリアレイ装置の平面図および
断面図である。本従来例では、４つのＥＥＰＲＯＭセル
から構成された半導体メモリアレイ装置を用いて説明す
る。図２２（ａ）は図２１のＡ−Ａ’断面図、図２２
（ｂ）は図２１のＢ−Ｂ’断面図である。図２１および
図２２において、１は半導体基板、２は素子分離絶縁
膜、３はソース領域、４はドレイン領域、５はトンネリ
ング媒体となりうるゲート絶縁膜、６はフローティング
ゲート電極、７は層間絶縁膜、８はコントロールゲート
電極、９はメモリセルを保護し絶縁するように覆われた
酸化シリコン膜よりなる絶縁膜である。
【０００４】図２１、図２２に示すごとき半導体メモリ
アレイ装置を構成している各々のフローティングゲート
構造のＥＥＰＲＯＭセルを書き込む場合は、ドレイン領
域４に高電圧を印加すると同時に、コントロールゲート
電極８に高電圧を印加して、容量結合によりフローティ
ングゲート電極６の電位を高め、ドレイン領域４の近傍
のチャネル領域で発生させたホットエレクトロンをチャ
ネル領域側からゲート絶縁膜５を通過させて、フローテ
ィングゲート電極６に加速注入し、フローティングゲー
ト電極６に電子を蓄積することにより行なわれる。ま
た、近年では、トンネリング現象を利用して、半導体基
板１側のチャネル領域から、フローティングゲート電極
６に電子を注入する方法も提案されている。
【０００５】一方、消去する場合は、ドレイン領域４に
高電圧を印加し、フローティングゲート電極６とドレイ
ン領域４とのオーバーラップ部の薄いゲート絶縁膜５を
介して、トンネリング現象により、フローティングゲー
ト電極６に蓄積された電子をドレイン領域４側に引き抜
くことにより行なわれる。また、近年では、半導体基板
１側のチャネル領域に、フローティングゲート電極６か
ら電子を引き抜く方法も提案されている。
【０００６】また、読み出し方法は、ソース領域３とド
レイン領域４との間、およびコントロールゲート電極８
に動作電圧を印加して、ソース領域３とドレイン領域４
との間に流れる電流のレベルを検出することにより行な
われる。さらに、近年、上述のごときフローティングゲ
ート電極６に蓄積した電子を基板１側に電子を放出させ
て消去する代わりに、図２３、図２４に示すごとき、独
立した消去用のゲート電極を用いて消去するフローティ
ングゲート構造のＥＥＰＲＯＭセル（例えば、特開平４
−３４０７６７号）が提案されている。図２４（ａ）は
図２３のＡ−Ａ’断面図、図２４（ｂ）は図２３のＢ−
Ｂ’断面図である。
【０００７】この消去ゲート電極を用いたＥＥＰＲＯＭ
セル構造では、消去ゲート電極１６とフローティングゲ
ート電極６との間にトンネリング絶縁膜１７が形成され
ており、消去ゲート電極１６に消去電圧を印加して、電
子をフローティングゲート電極６から消去ゲート電極１
６にトンネリングさせることにより、消去を行なう。な
お、１２〜１５は酸化シリコン膜である。
【０００８】近年、半導体集積回路の高集積化に伴い、
上述のようなフローティングゲート構造のＥＥＰＲＯＭ
セルからなる半導体メモリアレイ装置においても微細化
の要求が高まりつつあり、最近では、代表的な寸法が
０．５μm（ハーフミクロン）以下のサイズを有する半
導体メモリアレイ装置の要望が高まりつつある。従っ
て、図２１、図２２、図２３、図２４に示すコントロー
ルゲート電極８、フローティングゲート電極６の各電極
サイズも微細化されると同時に、隣接するフローティン
グゲート電極６間の間隔１０、隣接コントロールゲート
電極８間の間隔１１も微細化され、ハーフミクロン以下
となってきている。
【０００９】
【発明が解決しようとする課題】しかしながら、ハーフ
ミクロン以下のサイズのフローティングゲート構造を有
する半導体メモリアレイ装置において、隣接するフロー
ティングゲート電極６間の間隔１０、および隣接するコ
ントロールゲート電極８間の間隔１１がハーフミクロン
以下となると、隣接するＥＥＰＲＯＭセル同士が、酸化
シリコン膜９を介して容量結合を起こし、読み出しのマ
ージンが少なくなるといった課題を生じる。
【００１０】すなわち、ある選択されたＥＥＰＲＯＭセ
ルの読み出し動作を中心に考えると、これに隣接してい
るＥＥＰＲＯＭセルの状態（電子が蓄積された状態か、
または電子が放出された状態か）に依存して、選択され
たＥＥＰＲＯＭセルの電荷が、見かけ上異なってしま
う。従って、読み出しのマージンが、隣接のＥＥＰＲＯ
Ｍセルに蓄積された電荷量に依存してしまい、読み出し
のマージンが少なくなる。
【００１１】本発明者の検討によれば、隣接するフロー
ティングゲート電極６間の間隔１０、および隣接するコ
ントロールゲート電極８間の間隔１１が０．３μm以下
になると、急激に読み出しのマージンが少なくなり、特
に、２ビット以上の状態を記憶する必要のある多値動作
が困難となることがわかった。さらに、図２３，図２４
に示すごとき、消去ゲート電極１６を備えたフローティ
ングゲート構造のＥＥＰＲＯＭセルでは、消去ゲート電
極１６とフローティングゲート電極６との間にトンネリ
ング絶縁膜１７を形成するため、隣接のフローティング
ゲート電極６間の間隔１０が、隣接のコントロールゲー
ト電極８間の間隔１１よりも、さらに狭くなる構造とな
っており、上述の隣接ＥＥＰＲＯＭセルによる影響が起
こり易く、消去ゲート電極１６のないフローティングゲ
ート構造６のＥＥＰＲＯＭセルより、さらに微細化が困
難であるといった課題を有していた。
【００１２】本発明は、上記の従来の課題を解決するも
ので、ハーフミクロン以下のサイズのフローティングゲ
ート構造を有する半導体メモリアレイ装置であっても、
読み出し動作時に、隣接ＥＥＥＰＲＯＭセルの状態に依
存しない手段を講じることにより、安定した読み出し動
作を実現する半導体メモリアレイ装置およびその製造方
法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】請求項１記載の半導体メ
モリアレイ装置は、一導電型の半導体基板内にソース領
域およびドレイン領域を有し、半導体基板上の所定の領
域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
ティングゲート電極を有し、このフローティングゲート
電極上に第２の絶縁膜を介してコントロールゲート電極
を少なくとも有するメモリセルを、少なくとも２つ以上
備えた半導体メモリアレイ装置であって、半導体メモリ
アレイ装置の各々のフローティングゲート電極の間に酸
化シリコン膜より低い誘電率の絶縁膜を設けたことを特
徴とするものである。
【００１４】請求項１記載の半導体メモリアレイ装置に
よれば、隣接するフローティングゲート電極間に酸化シ
リコン膜より低い誘電率の絶縁膜を設けたため、隣接す
るフローティングゲート電極間および隣接するコントロ
ール電極間の容量結合が弱くなり、その間隔がたとえば
サブミクロン以下になっても、読み出し時における隣接
ＥＥＰＲＯＭセルの電荷の状態の影響を抑えることが可
能となり、フローティングゲート構造の半導体メモリア
レイ装置の高集積化および高性能化に大きく寄与するこ
とができる。
【００１５】請求項２記載の半導体メモリアレイ装置
は、一導電型の半導体基板内にソース領域およびドレイ
ン領域を有し、半導体基板上の所定の領域に第１の絶縁
膜を有し、この第１の絶縁膜上にフローティングゲート
電極を有し、このフローティングゲート電極上に第２の
絶縁膜を介してコントロールゲート電極を少なくとも有
するメモリセルを、少なくとも２つ以上備えた半導体メ
モリアレイ装置であって、半導体メモリアレイ装置の各
々のコントロールゲート電極の間に酸化シリコン膜より
低い誘電率の絶縁膜を設けたことを特徴とするものであ
る。
【００１６】請求項２記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項３記載の
半導体メモリアレイ装置は、一導電型の半導体基板内に
ソース領域およびドレイン領域を有し、半導体基板上の
所定の領域に第１の絶縁膜を有し、この第１の絶縁膜上
にフローティングゲート電極を有し、このフローティン
グゲート電極上に第２の絶縁膜を介してコントロールゲ
ート電極を少なくとも有するメモリセルを、少なくとも
２つ以上備えた半導体メモリアレイ装置であって、半導
体メモリアレイ装置の各々のフローティングゲート電極
の間および各々のコントロールゲート電極の間に酸化シ
リコン膜より低い誘電率の絶縁膜を設けたことを特徴と
するものである。
【００１７】請求項３記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項４記載の
半導体メモリアレイ装置は、一導電型の半導体基板内に
ソース領域およびドレイン領域を有し、半導体基板上の
所定の領域に第１の絶縁膜を有し、この第１の絶縁膜上
にフローティングゲート電極を有し、このフローティン
グゲート電極上に第２の絶縁膜を介してコントロールゲ
ート電極を少なくとも有するメモリセルを、少なくとも
２つ以上備えた半導体メモリアレイ装置であって、この
半導体メモリアレイ装置の各々のフローティングゲート
電極の間に空洞を備えたことを特徴とするものである。
【００１８】請求項４記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項５記載の
半導体メモリアレイ装置は、一導電型の半導体基板内に
ソース領域およびドレイン領域を有し、半導体基板上の
所定の領域に第１の絶縁膜を有し、この第１の絶縁膜上
にフローティングゲート電極を有し、このフローティン
グゲート電極上に第２の絶縁膜を介してコントロールゲ
ート電極を少なくとも有するメモリセルを、少なくとも
２つ以上備えた半導体メモリアレイ装置であって、半導
体メモリアレイ装置の各々のコントロールゲート電極の
間に空洞を備えたことを特徴とするものである。
【００１９】請求項５記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項６記載の
半導体メモリアレイ装置は、一導電型の半導体基板内に
ソース領域およびドレイン領域を有し、半導体基板上の
所定の領域に第１の絶縁膜を有し、この第１の絶縁膜上
にフローティングゲート電極を有し、このフローティン
グゲート電極上に第２の絶縁膜を介してコントロールゲ
ート電極を少なくとも有するメモリセルを、少なくとも
２つ以上備えた半導体メモリアレイ装置であって、半導
体メモリアレイ装置の各々のフローティングゲート電極
の間および各々のコントロールゲート電極の間に空洞を
備えたことを特徴とするものである。
【００２０】請求項６記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項７記載の
半導体メモリアレイ装置は、一導電型の半導体基板内に
ソース領域およびドレイン領域を有し、半導体基板上の
所定の領域に第１の絶縁膜を有し、この第１の絶縁膜上
にフローティングゲート電極を有し、このフローティン
グゲート電極上に第２の絶縁膜を介してコントロールゲ
ート電極を有し、フローティングゲート電極とトンネリ
ング媒体となりうる絶縁膜を介して接すると共にコント
ロールゲート電極と第３の絶縁膜を介して接する消去ゲ
ート電極を少なくとも有するメモリセルを、少なくとも
３つ以上備えた半導体メモリアレイ装置であって、半導
体メモリアレイ装置の消去ゲート電極を設けないフロー
ティングゲート電極間に酸化シリコン膜より低い誘電率
の絶縁膜を備えたことを特徴とするものである。
【００２１】請求項７記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項８記載の
半導体メモリアレイ装置は、一導電型の半導体基板内に
ソース領域およびドレイン領域を有し、半導体基板上の
所定の領域に第１の絶縁膜を有し、この第１の絶縁膜上
にフローティングゲート電極を有し、フローティングゲ
ート電極上に第２の絶縁膜を介してコントロールゲート
電極を有し、フローティングゲート電極とトンネリング
媒体となりうる絶縁膜を介して接すると共にコントロー
ルゲート電極と第３の絶縁膜を介して接する消去ゲート
電極を少なくとも有するメモリセルを、少なくとも３つ
以上備えた半導体メモリアレイ装置であって、半導体メ
モリアレイ装置の消去ゲート電極を設けないフローティ
ングゲート電極の間に空洞を備えたことを特徴とするも
のである。
【００２２】請求項８記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項９記載の
半導体メモリアレイ装置の製造方法は、一導電型の半導
体基板内に、この半導体基板と反対導電型のソース領域
およびドレイン領域を形成する工程と、半導体基板上に
素子分離絶縁膜によって分離された活性領域を形成する
工程と、活性領域上にゲート絶縁膜を形成する工程と、
ゲート絶縁膜および素子分離絶縁膜の表面上に第１の導
電膜、層間絶縁膜、第２の導電膜を順次積層して形成す
る工程と、層間絶縁膜および第２の導電膜の所定の部分
をエッチング除去してコントロールゲート電極を形成す
る工程と、コントロールゲート電極をマスクに、第１の
導電膜をエッチング除去してフローティングゲート電極
を形成する工程を少なくとも含む半導体メモリアレイ装
置の製造方法であって、フローティングゲート電極を形
成する際に形成されかつ第１の導電膜をエッチング除去
した部分に、酸化シリコン膜より低い誘電率の絶縁膜を
形成する工程を含むことを特徴とするものである。
【００２３】請求項９記載の半導体メモリアレイ装置の
製造方法によれば、請求項１と同様な効果がある。請求
項１０記載の半導体メモリアレイ装置の製造方法は、一
導電型の半導体基板内に、この半導体基板と反対導電型
のソース領域およびドレイン領域を形成する工程と、半
導体基板上に素子分離絶縁膜によって分離された活性領
域を形成する工程と、活性領域上にゲート絶縁膜を形成
する工程と、ゲート絶縁膜および素子分離絶縁膜の表面
上に第１の導電膜、層間絶縁膜、第２の導電膜を順次積
層して形成する工程と、層間絶縁膜および第２の導電膜
の所定の部分をエッチング除去してコントロールゲート
電極を形成する工程と、コントロールゲート電極をマス
クに、第１の導電膜をエッチング除去してフローティン
グゲート電極を形成する工程を少なくとも含む半導体メ
モリアレイ装置の製造方法であって、コントロールゲー
ト電極を形成する際に形成されかつ第２の導電膜をエッ
チング除去した部分に、酸化シリコン膜より低い誘電率
の絶縁膜を形成する工程を含むことを特徴とするもので
ある。
【００２４】請求項１０記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。請
求項１１記載の半導体メモリアレイ装置の製造方法は、
一導電型の半導体基板内に、半導体基板と反対導電型の
ソース領域およびドレイン領域を形成する工程と、半導
体基板上に素子分離絶縁膜によって分離された活性領域
を形成する工程と、活性領域上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜および素子分離絶縁膜の表面上
に第１の導電膜、層間絶縁膜、第２の導電膜を順次積層
して形成する工程と、層間絶縁膜および第２の導電膜の
所定の部分をエッチング除去してコントロールゲート電
極を形成する工程と、コントロールゲート電極をマスク
に、第１の導電膜をエッチング除去してフローティング
ゲート電極を形成する工程を少なくとも含む半導体メモ
リアレイ装置の製造方法であって、フローティングゲー
ト電極を形成する際に形成されかつ第１の導電膜をエッ
チング除去した部分と、コントロールゲート電極を形成
する際に形成されかつ第２の導電膜をエッチング除去し
た部分とに、酸化シリコン膜より低い誘電率の絶縁膜を
形成する工程を含むことを特徴とするものである。
【００２５】請求項１１記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。請
求項１２記載の半導体メモリアレイ装置の製造方法は、
一導電型の半導体基板内に、この半導体基板と反対導電
型のソース領域およびドレイン領域を形成する工程と、
半導体基板上に素子分離絶縁膜によって分離された活性
領域を形成する工程と、活性領域上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜および素子分離絶縁膜の表
面上に第１の導電膜、層間絶縁膜、第２の導電膜を順次
積層して形成する工程と、層間絶縁膜および第２の導電
膜の所定の部分をエッチング除去してコントロールゲー
ト電極を形成する工程と、コントロールゲート電極をマ
スクに、第１の導電膜をエッチング除去してフローティ
ングゲート電極を形成する工程を少なくとも含む半導体
メモリアレイ装置の製造方法であって、フローティング
ゲート電極を形成する際に形成されかつ第１の導電膜を
エッチング除去した部分に空洞を形成する工程を含むこ
とを特徴とする半導体メモリアレイ装置の製造方法。
【００２６】請求項１２記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。請
求項１３記載の半導体メモリアレイ装置の製造方法は、
一導電型の半導体基板内に、この半導体基板と反対導電
型のソース領域およびドレイン領域を形成する工程と、
半導体基板上に素子分離絶縁膜によって分離された活性
領域を形成する工程と、活性領域上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜および素子分離絶縁膜の表
面上に第１の導電膜、層間絶縁膜、第２の導電膜を順次
積層して形成する工程と、層間絶縁膜および第２の導電
膜の所定の部分をエッチング除去してコントロールゲー
ト電極を形成する工程と、コントロールゲート電極をマ
スクに、第１の導電膜をエッチング除去してフローティ
ングゲート電極を形成する工程を少なくとも含む半導体
メモリアレイ装置の製造方法であって、コントロールゲ
ート電極を形成する際に形成されかつ第２の導電膜をエ
ッチング除去した部分に空洞を形成する工程を含むこと
を特徴とするものである。
【００２７】請求項１３記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。請
求項１４記載の半導体メモリアレイ装置の製造方法は、
一導電型の半導体基板内に、この半導体基板と反対導電
型のソース領域およびドレイン領域を形成する工程と、
半導体基板上に素子分離絶縁膜によって分離された活性
領域を形成する工程と、活性領域上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜および素子分離絶縁膜の表
面上に第１の導電膜、層間絶縁膜、第２の導電膜を順次
積層して形成する工程と、層間絶縁膜および第２の導電
膜の所定の部分をエッチング除去してコントロールゲー
ト電極を形成する工程と、コントロールゲート電極をマ
スクに、第１の導電膜をエッチング除去してフローティ
ングゲート電極を形成する工程を少なくとも含む半導体
メモリアレイ装置の製造方法であって、フローティング
ゲート電極を形成する際に形成されかつ第１の導電膜を
エッチング除去した部分と、コントロールゲート電極を
形成する際に形成されかつ第２の導電膜をエッチング除
去した部分とに、空洞を形成する工程を含むことを特徴
とするものである。
【００２８】請求項１４記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。請
求項１５記載の半導体メモリアレイ装置の製造方法は、
一導電型の半導体基板内に、この半導体基板と反対導電
型のソース領域およびドレイン領域を形成する工程と、
半導体基板上に素子分離絶縁膜によって分離された活性
領域を形成する工程と、活性領域上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜および素子分離絶縁膜の表
面上に第１の導電膜、第１の絶縁膜、第２の導電膜、第
２の絶縁膜を順次積層して形成する工程と、第１の絶縁
膜、第２の導電膜および第２の絶縁膜の所定の部分をエ
ッチング除去してコントロールゲート電極上の絶縁膜、
コントロールゲート電極および層間絶縁膜を形成する工
程と、コントロールゲート電極上の絶縁膜、コントロー
ルゲート電極および層間絶縁膜の側壁面にサイドウォー
ル絶縁膜を形成をする工程と、サイドウォール絶縁膜を
マスクに、第１の導電膜をエッチング除去してフローテ
ィングゲート電極を形成する工程と、フローティングゲ
ート電極の側壁面にトンネリング媒体となりうるトンネ
リング絶縁膜を形成する工程と、トンネリング絶縁膜、
サイドウォール絶縁膜およびコントロールゲート電極上
の絶縁膜き表面上を覆うように第３の導電膜よりなる消
去ゲート電極を形成する工程を少なくとも含む半導体メ
モリアレイの製造方法であって、フローティングゲート
電極を形成する際に形成され、第１の導電膜をエッチン
グ除去した部分に酸化シリコン膜より低い誘電率の絶縁
膜を形成する工程を含むことを特徴とするものである。
【００２９】請求項１５記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。請
求項１６記載の半導体メモリアレイ装置の製造方法は、
一導電型の半導体基板内に、この半導体基板と反対導電
型のソース領域およびドレイン領域を形成する工程と、
半導体基板上に素子分離絶縁膜によって分離された活性
領域を形成する工程と、活性領域上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜および素子分離絶縁膜の表
面上に第１の導電膜、第１の絶縁膜、第２の導電膜、第
２の絶縁膜を順次積層して形成する工程と、第１の絶縁
膜、第２の導電膜および第２の絶縁膜の所定の部分をエ
ッチング除去してコントロールゲート電極上の絶縁膜、
コントロールゲート電極および層間絶縁膜を形成する工
程と、コントロールゲート電極上の絶縁膜、コントロー
ルゲート電極および層間絶縁膜の側壁面にサイドウォー
ル絶縁膜を形成をする工程と、サイドウォール絶縁膜を
マスクに、第１の導電膜をエッチング除去してフローテ
ィングゲート電極を形成する工程と、フローティングゲ
ート電極の側壁面にトンネリング媒体となりうるトンネ
リング絶縁膜を形成する工程と、トンネリング絶縁膜、
サイドウォール絶縁膜およびコントロールゲート電極上
の絶縁膜の表面上を覆うように第３の導電膜よりなる消
去ゲート電極を形成する工程を少なくとも含む半導体メ
モリアレイの製造方法であって、フローティングゲート
電極を形成する際に形成され、第１の導電膜をエッチン
グ除去した部分に空洞を形成する工程を含むことを特徴
とする半導体メモリアレイ装置の製造方法。
【００３０】請求項１６記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 （第１の実施の形態）図１および図２は、本発明の第１
の実施の形態であるフローティングゲート構造のＥＥＰ
ＲＯＭセルよりなる半導体メモリアレイ装置の平面図お
よび断面図である。図２（ａ）は図１のＡ−Ａ’断面
図、図２（ｂ）は図１のＢ−Ｂ’断面図である。
【００３２】図２に示すように、Ｐ型シリコン基板を用
いた半導体基板１の表面部には、Ｎ型拡散層からなるソ
ース領域３、ドレイン領域４および酸化シリコン膜より
なる素子分離絶縁膜２が形成されている。ソース領域３
およびドレイン領域４にはさまれたチャネル領域上に約
１０ｎｍのトンネリング媒体となりうる薄い酸化シリコ
ン膜よりなるゲート絶縁膜５およびポリシリコン膜より
なるフローティングゲート電極６が形成されている。フ
ローティングゲート電極６上に約３０ｎｍの酸化シリコ
ン膜−窒化シリコン膜−酸化シリコンの３層膜よりなる
層間絶縁膜７が形成され、その上に約４００ｎｍのポリ
シリコン膜よりなるコントロールゲート電極８が形成さ
れている。さらに、フローティングゲート電極６間の間
隔１０の隙間、およびコントロールゲート電極８間の間
隔１１の隙間に低誘電率の絶縁膜１８である弗素添加ポ
リイミド膜（比誘電率約２．７）が形成されている。
【００３３】上述のように、本実施の形態の半導体メモ
リアレイ装置によると、隣接するフローティングゲート
電極６間の間隔１０、および隣接するコントロールゲー
ト電極８間の間隔１１に低誘電率の絶縁膜１８を備えて
いるため、隣接のフローティングゲート電極６間、およ
び隣接のコントロールゲート電極８間の容量結合が弱く
なり、従来より微細化をすすめても、読み出し時におけ
る隣接ＥＥＰＲＯＭセルの電荷の状態の影響を抑えるこ
とが可能となる。次に、本実施の形態に係る半導体メモ
リアレイ装置の製造方法について、図３〜図５を参照し
ながら説明する。図３（ａ）は図１のＡ−Ａ’切断位置
における断面図、図３（ｂ）は図１のＢ−Ｂ’切断位置
における断面図である。図４（ａ），図４（ｂ）、およ
び図５（ａ），図５（ｂ）もまた同様である。
【００３４】まず、図３（ａ），図３（ｂ）に示すよう
に、Ｐ型シリコン基板の半導体基板１上に、公知の選択
的拡散技術によりＮ型の拡散層からなるソース領域３、
ドレイン領域４を形成する。その後、公知の選択酸化法
により、活性領域を分離する約５００ｎｍの酸化シリコ
ン膜の素子分離絶縁膜２を形成した後、活性領域上に約
１０ｎｍの酸化シリコン膜のゲート絶縁膜５を熱酸化法
により形成する。その上に減圧気相成長法により全面に
ポリシリコン膜６を３５０ｎｍの厚さで形成する。次い
で、全面にＴＯＥＳを用いた減圧気相成長法により酸化
シリコン膜からなる約３０ｎｍの層間絶縁膜７を形成
し、９００℃の熱処理を施し、ち密化を行なう。次い
で、公知の減圧気相成長法により、約４００ｎｍのポリ
シリコン膜８を順次形成する。
【００３５】つぎに、図４（ａ），図４（ｂ）に示すよ
うに、公知のフォトエッチング技術により、コントロー
ルゲート電極となり得る部分を残すように、ポリシリコ
ン膜８をエッチングし、ポリシリコン膜よりなるコント
ロールゲート電極８を形成する。つぎに、コントロール
ゲート電極８をマスクに、層間絶縁膜７、ポリシリコン
膜６をエッチングし、ポリシリコン膜からなるフローテ
ィングゲート電極６を形成する。ついで、ＴＥＯＳとＣ
2 Ｆ6 ガスを用いた高密度プラズマＣＶＤ技術により、
低誘電率絶縁膜１８として弗素を含んだ酸化シリコン膜
（比誘電率約３）を全面に堆積する。
【００３６】次いで、図５（ａ），図５（ｂ）に示すよ
うに、公知のＣＭＰ（化学的機械研磨）法により低誘電
離率絶縁膜１８である弗素を含んだ酸化シリコン膜の平
坦化を行い、その上の全面に、酸化シリコン膜の絶縁膜
９を公知の気相成長法により覆う。なお、この後に続く
金属配線工程、保護膜形成工程およびボンディングパッ
ド形成工程については省略している。
【００３７】以上の製造工程によって、図１、図２に示
すごとき半導体メモリアレイ装置が形成できる。この第
１の実施の形態では、隣接のフローティングゲート電極
６間、および隣接のコントロールゲート電極８間の両方
の電極間に低誘電率の絶縁膜１８を備えた構造の例を示
したが、フローティングゲート電極６の間のみ、および
隣接のコントロールゲート電極８の間のみでも同様の効
果があることは言うまでもない。
【００３８】また、第１の実施の形態では、低誘電率の
絶縁膜１８として、弗素添加ポリイミド膜および、弗素
添加酸化シリコン膜を用いた例を示したが、有機高分子
膜、水素含有ＳＯＧ膜、有機ＳＯＧ膜等、酸化シリコン
膜より低い誘電率の絶縁膜であれば、どんな膜、どんな
製造方法でもよいことは言うまでもない。さらに、第１
の実施の形態では ソース領域３、ドレイン領域４には
さまれたチャネル領域全面にゲート絶縁膜５、フローテ
ィングゲート電極６を形成したスタックゲート構造の例
を示したが、ソース領域３、ドレイン領域４にはさまれ
たチャネル領域上の一部にゲート絶縁膜、フローティン
グゲート電極を形成したスプリットゲート構造でも同様
であることは言うまでもない。また、チャネル領域上の
ゲート絶縁膜の一部のみを薄くしたトンネリング領域を
備えた構造でも同様である。
【００３９】（第２の実施の形態）図６および図７は、
本発明の第２の実施の形態であるフローティングゲート
構造のＥＥＰＲＯＭセルよりなる半導体メモリアレイ装
置の平面図および断面図である。図７（ａ）は図６のＡ
−Ａ’断面図、図７（ｂ）は図６のＢ−Ｂ’断面図であ
る。
【００４０】図６、図７に示すように、Ｐ型シリコン基
板を用いた半導体基板１の表面部には、Ｎ型拡散層から
なるソース領域３、ドレイン領域４および酸化シリコン
膜よりなる素子分離絶縁膜２が形成されている。ソース
領域３、ドレイン領域４にはさまれたチャネル領域上に
約１０ｎｍのトンネリング媒体となりうる薄い酸化シリ
コン膜よりなるゲート絶縁膜５およびポリシリコン膜よ
りなるフローティングゲート電極６が形成されている。
フローティングゲート電極６上に約３０ｎｍの酸化シリ
コン膜−窒化シリコン膜−酸化シリコンの３層膜よりな
る層間絶縁膜７が形成され、その上に約４００ｎｍのポ
リシリコン膜よりなるコントロールゲート電極８が形成
されている。さらに、フローティングゲート電極６間の
間隔１０の隙間、およびコントロールゲート電極８間の
間隔１１の隙間に、酸化シリコン膜の絶縁膜１９に囲ま
れた空洞２０を備えている。
【００４１】上述のように、第２の実施の形態の半導体
メモリアレイ装置によると、隣接するフローティングゲ
ート電極６間の間隔１０、および隣接するコントロール
ゲート電極８間の間隔１１に空洞を備えているため、隣
接のフローティングゲート電極６間、および隣接のコン
トロールゲート電極８間の容量結合が弱くなり、従来よ
り微細化をすすめても、読み出し時における隣接ＥＥＰ
ＲＯＭセルの電荷の状態の影響を抑えることが可能とな
る。
【００４２】次に、第２の実施の形態に係る半導体メモ
リアレイ装置の製造方法について、図８図、図９を参照
しながら説明する。図８（ａ）は図６のＡ−Ａ’切断位
置の断面図、図８（ｂ）は図６のＢ−Ｂ’切断位置の断
面図である。図９（ａ），図９（ｂ）もまた同様であ
る。まず、図８（ａ），図８（ｂ）に示すように、Ｐ型
シリコン基板を用いた半導体基板１上に、公知の選択的
拡散技術によりＮ型の拡散層からなるソース領域３、ド
レイン領域４を形成する。その後、公知の選択酸化法に
より、活性領域を分離する約５００ｎｍの酸化シリコン
膜の素子分離絶縁膜２を形成した後、活性領域上に約１
０ｎｍの酸化シリコン膜のゲート絶縁膜５を熱酸化法に
より形成する。その上に減圧気相成長法により全面にポ
リシリコン膜６を３５０ｎｍの厚さで形成する。次い
で、全面にＴＯＥＳを用いた減圧気相成長法により酸化
シリコン膜からなる約３０ｎｍの層間絶縁膜７を形成
し、９００℃の熱処理を施し、ち密化を行なう。次い
で、公知の減圧気相成長法により、約４００ｎｍのポリ
シリコン膜８を順次形成する。
【００４３】つぎに、図９（ａ），図９（ｂ）に示すよ
うに、公知のフォトエツチング技術により、コントロー
ルゲート電極となり得る部分を残すように、ポリシリコ
ン膜８をエッチングし、ポリシリコン膜よりなるコント
ロールゲート電極８を形成する。つぎに、コントロール
ゲート電極８をマスクに、層間絶縁膜７、およびポリシ
リコン膜６をエッチングし、ポリシリコン膜からなるフ
ローティングゲート電極６を形成する。次いで、シラン
ガスと酸素を用いた常圧の気相成長法を用いて酸化シリ
コン膜の絶縁膜１９を全面に堆積する。この時、常圧で
堆積すると、細い溝部、すなわちコントロールゲート電
極８間、およびフローティングゲート電極６間には、酸
化シリコン膜１９は、完全に埋め込まれず、オーバーハ
ングし、空洞２０が形成される。次いで、その上に、酸
化シリコン膜の絶縁膜９を公知の気相成長法により全面
を覆う。
【００４４】なお、この後に続く金属配線工程、保護膜
形成工程およびボンディングパッド形成工程については
省略している。以上の製造工程によって、図６、図７に
示すごとき半導体メモリアレイ装置が形成できる。第２
の実施の形態では、隣接のフローティングゲート電極６
間、および隣接のコントロールゲート電極８間の両方の
電極間に空洞を備えた構造の例を示したが、フローティ
ングゲート電極６の間のみ、および隣接のコントロール
ゲート電極８の間のみでも同様の効果があることは言う
までもない。
【００４５】また、第２の実施の形態では、空洞２０の
形成方法として、常圧の気相成長法のオーバーハングを
利用して形成する方法を用いた例を示したが、空洞２０
ができる方法であれば、どんな製造方法でもよいことは
言うまでもない。また、空洞２０の中は、真空状態が好
ましいが、大気ガス等気体が含まれていても同様の効果
がある。
【００４６】さらに、第２の実施の形態では ソース領
域３、およびドレイン領域４にはさまれたチャネル領域
全面にゲート絶縁膜５、フローティングゲート電極６を
形成したスタックゲート構造の例を示したが、ソース領
域３、ドレイン領域４にはさまれたチャネル領域上の一
部にゲート絶縁膜、フローティングゲート電極を形成し
たスプリットゲート構造でも同様であることは言うまで
もない。また、チャネル領域上のゲート絶縁膜の一部の
みを薄くしたトンネリング領域を備えた構造でも同様で
ある。
【００４７】（第３の実施の形態）図１０および図１１
は、本発明の第３の実施の形態である消去ゲートを備え
たフローティングゲート構造のＥＥＰＲＯＭセルよりな
る半導体メモリアレイ装置の平面図および断面図であ
る。図１１（ａ）は図１０のＡ−Ａ’断面図、図１１
（ｂ）は図１０のＢ−Ｂ’断面図である。
【００４８】図１０、図１１に示すように、Ｐ型シリコ
ン基板の半導体基板１の表面部には、Ｎ型拡散層からな
るソース領域３、ドレイン領域４および酸化シリコン膜
１２、１３よりなる素子分離絶縁膜が形成されている。
ソース領域３、ドレイン領域４にはさまれたチャネル領
域の上の一部に約３０ｎｍの酸化シリコン膜よりなるゲ
ート絶縁膜５およびポリシリコン膜よりなるフローティ
ングゲート電極６が形成されている。フローティングゲ
ート電極６上およびフローティングゲート電極６領域以
外のシリコン基板上に約３０ｎｍの酸化シリコン膜より
なる層間絶縁膜７が形成され、その上に約４００ｎｍの
ポリシリコン膜よりなるコントロールゲート電極８が形
成されている。また、フローティングゲート電極６の側
壁面に約３５ｎｍの酸化シリコン膜よりなるトンネリン
グ絶縁膜１７が形成されている。さらに、約４００ｎｍ
のポリシリコン膜よりなる消去ゲート電極１６が、トン
ネリング絶縁膜１７、酸化シリコン膜１５（約２００ｎ
ｍ）、および酸化シリコン膜１４（約３００ｎｍ）を覆
うように形成されている。さらに、フローティングゲー
ト電極６間の間隔１０の隙間に低誘電率の絶縁膜１８で
ある弗素添加ポリイミド膜（比誘電率約２．７）が形成
されている。
【００４９】上述のように、第３の実施の形態の半導体
メモリアレイ装置によると、消去ゲート電極１６とフロ
ーティングゲート電極６との間にトンネリング絶縁膜１
７を形成される為、隣接のフローティングゲート電極６
間の間隔１０が、隣接のコントロールゲート電極８間の
間隔１１よりも、さらに狭い構造となっているが、この
狭いフローティングゲート電極８間の間隔１０の隙間
に、低誘電率の絶縁膜１８を備えているため、隣接のフ
ローティングゲート電極６間の容量結合が弱くなり、従
来より微細化をすすめても、読み出し時における隣接Ｅ
ＥＰＲＯＭセルの電荷の状態の影響を抑えることが可能
となる。
【００５０】次に、第３の実施の形態に係る半導体メモ
リアレイ装置の製造方法について、図１２から図１５を
参照しながら説明する。図１２（ａ）は図１０のＡ−
Ａ’切断位置の断面図、図１２（ｂ）は図１０のＢ−
Ｂ’切断位置の断面図である。図１３（ａ），図１３
（ｂ）から図１５（ａ），図１５（ｂ）もまた同様であ
る。まず、図１２（ａ），図１２（ｂ）に示すように、
Ｐ型シリコン基板の半導体基板１上に、公知の選択的拡
散技術によりＮ型の拡散層からなるソース領域３、ドレ
イン領域４を形成する。その後、ＴＥＯＳを用いた減圧
気相成長法により酸化シリコン膜１２を５００ｎｍの厚
みで形成した後、９００℃の熱酸化雰囲気中で処理する
ことによりち密化を行なう。つぎに、公知のフォトエツ
チング技術により、酸化シリコン膜１２の所定の部分を
開孔する。その後、全面に約２００ｎｍの酸化シリコン
膜１３をＴＥＯＳを用いた減圧気相成長法により成長
し、続いて公知の異方性ドライエッチング技術を用い
て、上記開孔部の側壁面に酸化シリコン膜１３よりなる
サイドウォール絶縁膜を形成する。このサイドウォール
絶縁膜により酸化シリコン膜よりなる素子分離絶縁膜１
２の段差の緩和を図っている。つぎに、約９００℃の熱
酸化法によりＰ型シリコン基板上の表面を酸化すること
により約３０ｎｍの酸化シリコン膜５を形成し、その上
に減圧気相成長法により全面にポリシリコン膜６を３５
０ｎｍの厚さで形成する。次いで、公知のフォトエッチ
ング技術により、ポリシリコン膜６および酸化シリコン
膜５の所定の部分を選択的にエッチング除去する。次い
で、全面にＴＯＥＳを用いた減圧気相成長法により酸化
シリコン膜からなる約３０ｎｍの層間絶縁膜７を形成
し、９００℃の熱処理を施し、ち密化を行なう。次い
で、公知の減圧気相成長法により、約４００ｎｍのポリ
シリコン膜８、さらにＴＯＥＳを用いた減圧気相成長法
により、約３００ｎｍの酸化シリコン膜１４を順次形成
する。
【００５１】つぎに、１３（ａ），図１３（ｂ）に示す
ように、公知のフォトエツチング技術により、コントロ
ールゲート電極となり得る部分を残すように、酸化シリ
コン膜１４をエッチングし、この絶縁膜の酸化シリコン
膜１４をマスクにポリシリコン膜８および層間絶縁膜７
をエッチングし、ポリシリコン膜よりなるコントロール
ゲート電極８を形成する。次いで全面にＴＯＥＳを用い
た減圧気相成長法により約２５０ｎｍの酸化シリコン膜
を成長し、続いて公知の異方性ドライエッチング技術を
用いて、コントロールゲート電極８およびコントロール
ゲート電極８上の酸化シリコン膜１４の側壁面に酸化シ
リコン膜１５よりなるサイドウォール絶縁膜を形成す
る。
【００５２】つぎに、図１４（ａ），図１４（ｂ）に示
すように、酸化シリコン膜１５よりなるサイドウォール
絶縁膜をマスクにポリシリコン膜６をエッチングし、ポ
リシリコン膜からなるフローティングゲート電極６を形
成する。この際、フローティングゲート電極６の側壁面
のみが露出される。次いで、フローティングゲート電極
６の側壁面の露出部を、９００℃の水蒸気雰囲気中で熱
酸化を行い、約３０ｎｍのポリシリコン酸化膜よりなる
トンネリング絶縁膜１７を形成する。つぎに、全面に約
４００ｎｍのポリシリコン膜を公知の減圧気相成長法に
より形成し、公知のフォトエッチング技術により、トン
ネリング絶縁膜１７を覆う様に、ポリシリコン膜よりな
る消去ゲート電極１６を形成する。このとき、消去ゲー
ト電極１６は、フローティングゲート電極６間の隙間の
全てではなく、一つおきの隙間に消去ゲート電極１６を
形成する。つぎに、ＴＥＯＳとＣ2 Ｆ6 ガスを用いた高
密度プラズマＣＶＤ技術により、低誘電率絶縁膜１８と
して弗素を含んだ酸化シリコン膜（比誘電率約３）を全
面に堆積する。
【００５３】次いで、図１５（ａ），図１５（ｂ）に示
すように、公知のＣＭＰ（化学的機械研磨）法により低
誘電離率絶縁膜１８である弗素を含んだ酸化シリコン膜
の平坦化を行い、その上の全面に、酸化シリコン膜９を
公知の気相成長法により覆う。なお、この後に続く金属
配線工程、保護膜形成工程およびボンディングパッド形
成工程については省略している。
【００５４】以上の製造工程によって、図１０、図１１
に示すごとき半導体メモリアレイ装置が形成できる。ま
た、第３の実施の形態では、低誘電率の絶縁膜１８とし
て、弗素添加ポリイミド膜および、弗素添加酸化シリコ
ン膜を用いた例を示したが、有機高分子膜、水素含有Ｓ
ＯＧ膜、有機ＳＯＧ膜等、酸化シリコン膜より低い誘電
率の絶縁膜であれば、どんな膜、どんな製造方法でもよ
いことは言うまでもない。
【００５５】さらに、第３の実施の形態では ソース領
域３、ドレイン領域４にはさまれたチャネル領域の一部
にゲート絶縁膜５、フローティングゲート電極６を形成
したスプリット構造の例を示したが、ソース領域３、ド
レイン領域４にはさまれたチャネル領域全面にゲート絶
縁膜、フローティングゲート電極を形成したスタックゲ
ート構造でも同様であることは言うまでもない。また、
チャネル領域上のゲート絶縁膜の一部のみを薄くしたト
ンネリング領域を備えた構造でも同様である。
【００５６】（第４の実施の形態）図１６および図１７
は、本発明の第４の実施の形態である消去ゲートを備え
たフローティングゲート構造のＥＥＰＲＯＭセルよりな
る半導体メモリアレイ装置の平面図および断面図であ
る。図１７（ａ）は図１６のＡ−Ａ’断面図、図１７
（ｂ）は図１６のＢ−Ｂ’断面図である。
【００５７】図１６、図１７に示すように、Ｐ型シリコ
ン基板の半導体基板１の表面部には、Ｎ型拡散層からな
るソース領域３、ドレイン領域４および酸化シリコン膜
１２、１３よりなる素子分離絶縁膜が形成されている。
ソース領域３、ドレイン領域４にはさまれたチャネル領
域の上の一部に約３０ｎｍの酸化シリコン膜よりなるゲ
ート絶縁膜５およびポリシリコン膜よりなるフローティ
ングゲート電極６が形成されているフローティングゲー
ト電極６上およびフローティングゲート電極６領域以外
のシリコン基板上に約３０ｎｍの酸化シリコン膜よりな
る層間絶縁膜７が形成され、その上に約４００ｎｍのポ
リシリコン膜よりなるコントロールゲート電極８が形成
されている。また、フローティングゲート電極６の側壁
面に約３５ｎｍの酸化シリコン膜よりなるトンネリング
絶縁膜１７が形成されている。さらに、約４００ｎｍの
ポリシリコン膜よりなる消去ゲート電極１６が、トンネ
リング絶縁膜１７、酸化シリコン膜１５（約２００ｎ
ｍ）、および酸化シリコン膜１４（約３００ｎｍ）を覆
うように形成されている。さらに、フローティングゲー
ト電極６間の間隔１０の隙間に酸化シリコン膜１９に囲
まれた空洞２０を備えている。
【００５８】上述のように、第４の実施の形態の半導体
メモリアレイ装置によると、消去ゲート電極１６とフロ
ーティングゲート電極６との間にトンネリング絶縁膜１
７を形成する為、隣接のフローティングゲート電極間の
間隔１０が、隣接のコントロールゲート電極６間の間隔
１１よりも、さらに狭い構造となるが、この狭いフロー
ティグゲート電極６間の間隔１０の隙間に空洞２０を備
えているため、隣接のフローティングゲート電極６間の
容量結合が弱くなり、従来より微細化をすすめても、読
み出し時における隣接ＥＥＰＲＯＭセルの電荷の状態の
影響を抑えることが可能となる。
【００５９】次に、第４の実施の形態にかかる半導体メ
モリアレイ装置の製造方法について、図１８から図２０
を参照しながら説明する。図１８（ａ）は図１６のＡ−
Ａ’の切断位置の断面図、図１８（ｂ）は図１６のＢ−
Ｂ’の切断位置の断面図である。図１９（ａ），図１９
（ｂ）から図２０（ａ），図２０（ｂ）もまた同様であ
る。
【００６０】まず、図１８（ａ），図１８（ｂ）に示す
ように、Ｐ型シリコン基板の半導体基板１上に、公知の
選択的拡散技術によりＮ型の拡散層からなるソース領域
３、ドレイン領域４を形成する。その後、ＴＥＯＳを用
いた減圧気相成長法により酸化シリコン膜１２を５００
ｎｍの厚みで形成した後、９００℃の熱酸化雰囲気中で
処理することによりち密化を行なう。つぎに、公知のフ
ォトエツチング技術により、酸化シリコン膜１２の所定
の部分を開孔する。その後、全面に約２００ｎｍの酸化
シリコン膜１３をＴＥＯＳを用いた減圧気相成長法によ
り成長し、続いて公知の異方性ドライエッチング技術を
用いて、前記開孔部の側壁面に酸化シリコン膜１３より
なるサイドウォール絶縁膜を形成する。このサイドウォ
ール絶縁膜により酸化シリコン膜よりなる素子分離絶縁
膜１２の段差の緩和を図っている。つぎに、９００℃の
熱酸化法によりＰ型シリコン基板１上の表面を酸化する
ことにより約３０ｎｍの酸化シリコン膜５を形成し、そ
の上に減圧気相成長法により全面にポリシリコン膜６を
３５０ｎｍの厚さで形成する。次いで、公知のフォトエ
ッチング技術により、ポリシリコン膜６および酸化シリ
コン膜５の所定の部分を選択的にエッチング除去する。
次いで、全面にＴＯＥＳを用いた減圧気相成長法により
酸化シリコン膜からなる約３０ｎｍの層間絶縁膜７を形
成し、９００℃の熱処理を施し、ち密化を行なう。次い
で、公知の減圧気相成長法により、約４００ｎｍのポリ
シリコン膜８、さらにＴＯＥＳを用いた減圧気相成長法
により、約３００ｎｍの酸化シリコン膜１４を順次形成
する。
【００６１】つぎに、図１９（ａ），図１９（ｂ）に示
すように、公知のフォトエツチング技術により、コント
ロールゲート電極となり得る部分を残すように、酸化シ
リコン膜１４をエッチングし、この絶縁膜の酸化シリコ
ン膜１４をマスクにポリシリコン膜８および層間絶縁膜
７をエッチングし、ポリシリコン膜よりなるコントロー
ルゲート電極８を形成する。次いで全面にＴＯＥＳを用
いた減圧気相成長法により約２５０ｎｍの酸化シリコン
膜を成長し、続いて公知の異方性ドライエッチング技術
を用いて、コントロールゲート電極８およびコントロー
ルゲート電極８上の酸化シリコン膜１４の側壁面に酸化
シリコン膜１５よりなるサイドウォール絶縁膜を形成す
る。
【００６２】つぎに、図２０（ａ），図２０（ｂ）に示
すように、酸化シリコン膜１５よりなるサイドウォール
絶縁膜をマスクにポリシリコン膜６をエッチングし、ポ
リシリコン膜からなるフローティングゲート電極６を形
成する。この際、フローティングゲート電極６の側壁面
のみが露出される。次いで、フローティングゲート電極
６の側壁面の露出部を、９００℃の水蒸気雰囲気中で熱
酸化を行い、約３０ｎｍのポリシリコン酸化膜よりなる
トンネリング絶縁膜１７を形成する。つぎに、全面に約
４００ｎｍのポリシリコン膜を公知の減圧気相成長法に
より形成し、公知のフォトエッチング技術により、トン
ネリング絶縁膜１７を覆う様に、ポリシリコン膜よりな
る消去ゲート電極１６を形成する。このとき、消去ゲー
ト電極１６は、フローティングゲート電極６間の隙間の
全てに形成せずに、一つおきの隙間に消去ゲート電極１
６を形成する。ついで、シランガスと酸素を用いた常圧
の気相成長法を用いて酸化シリコン膜１９を全面に堆積
する。この時、常圧で堆積すると、細い溝部、すなわち
コントロールゲート電極８間、フローティングゲート電
極６間には、酸化シリコン膜１９は、完全に埋め込まれ
ず、オーバーハングし、空洞２０が形成される。次い
で、その上に、酸化シリコン膜９を公知の気相成長法に
より全面を覆う。
【００６３】以上の製造工程によって、図１６、図１７
に示すごとき半導体メモリアレイ装置が形成できる。第
４の実施の形態では、空洞２０の形成方法として、常圧
の気相成長法のオーバーハングを利用して形成する方法
を用いた例を示したが、空洞ができる方法であれば、ど
んな製造方法でもよいことは言うまでもない。また、空
洞の中は、真空状態が好ましいが、大気ガス等気体が含
まれていても同様の効果がある。
【００６４】さらに、第４の実施の形態では ソース領
域３、ドレイン領域４にはさまれたチャネル領域の一部
にゲート絶縁膜５、フローティングゲート電極６を形成
したスプリット構造の例を示したが、ソース領域３、ド
レイン領域４にはさまれたチャネル領域全面にゲート絶
縁膜、フローティングゲート電極を形成したスタックゲ
ート構造でも同様であることは言うまでもない。また、
チャネル領域上のゲート絶縁膜の一部のみを薄くしたト
ンネリング領域を備えた構造でも同様である。
【００６５】
【発明の効果】請求項１記載の半導体メモリアレイ装置
によれば、隣接するフローティングゲート電極間に酸化
シリコン膜より低い誘電率の絶縁膜を設けたため、隣接
するフローティングゲート電極間および隣接するコント
ロール電極間の容量結合が弱くなり、その間隔がたとえ
ばサブミクロン以下になっても、読み出し時における隣
接ＥＥＰＲＯＭセルの電荷の状態の影響を抑えることが
可能となり、フローティングゲート構造の半導体メモリ
アレイ装置の高集積化および高性能化に大きく寄与する
ことができる。
【００６６】請求項２記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項３記載の
半導体メモリアレイ装置によれば、請求項１と同様な効
果がある。請求項４記載の半導体メモリアレイ装置によ
れば、請求項１と同様な効果がある。
【００６７】請求項５記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項６記載の
半導体メモリアレイ装置によれば、請求項１と同様な効
果がある。請求項７記載の半導体メモリアレイ装置によ
れば、請求項１と同様な効果がある。
【００６８】請求項８記載の半導体メモリアレイ装置に
よれば、請求項１と同様な効果がある。請求項９記載の
半導体メモリアレイ装置の製造方法によれば、請求項１
と同様な効果がある。請求項１０記載の半導体メモリア
レイ装置の製造方法によれば、請求項１と同様な効果が
ある。
【００６９】請求項１１記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。請
求項１２記載の半導体メモリアレイ装置の製造方法によ
れば、請求項１と同様な効果がある。請求項１３記載の
半導体メモリアレイ装置の製造方法によれば、請求項１
と同様な効果がある。
【００７０】請求項１４記載の半導体メモリアレイ装置
の製造方法によれば、請求項１と同様な効果がある。請
求項１５記載の半導体メモリアレイ装置の製造方法によ
れば、請求項１と同様な効果がある。請求項１６記載の
半導体メモリアレイ装置の製造方法によれば、請求項１
と同様な効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体メモ
リアレイ装置を説明するための平面図である。
【図２】第１の実施の形態に係る半導体メモリアレイ装
置を説明するための断面図であり、（ａ）は図１のＡ−
Ａ′線断面図、（ｂ）は図１のＢ−Ｂ′線断面図であ
る。
【図３】図１および図２の半導体メモリアレイ装置の製
造における最初の工程を説明するための製造工程の断面
図である。
【図４】図３の工程に続く工程を説明するための製造工
程の断面図である。
【図５】図４の工程に続く工程を説明するための製造工
程の断面図である。
【図６】第２の実施の形態に係る半導体メモリアレイ装
置を説明するための平面図である。
【図７】第２の実施の形態に係る半導体メモリアレイ装
置を説明するための断面図であり、（ａ）は図６のＡ−
Ａ′線断面図、（ｂ）は図６のＢ−Ｂ′線断面図であ
る。
【図８】図６および図７の半導体メモリアレイ装置の製
造における最初の工程を説明するための製造工程の断面
図である。
【図９】図８の工程に続く工程を説明するための製造工
程の断面図である。
【図１０】第３の実施の形態に係る半導体メモリアレイ
装置を説明するための平面図である。
【図１１】第３の実施の形態に係る半導体メモリアレイ
装置を説明するための断面図であり、（ａ）は図１０の
Ａ−Ａ′線断面図、（ｂ）は図１０のＢ−Ｂ′線断面図
である。
【図１２】図１０および図１１の半導体メモリアレイ装
置の製造における最初の工程を説明するための製造工程
の断面図である。
【図１３】図１２の工程に続く工程を説明するための製
造工程の断面図である。
【図１４】図１３の工程に続く工程を説明するための製
造工程の断面図である。
【図１５】図１４の工程に続く工程を説明するための製
造工程の断面図である。
【図１６】第４の実施の形態に係る半導体メモリアレイ
装置を説明するための平面図である。
【図１７】第４の実施の形態に係る半導体メモリアレイ
装置を説明するための断面図であり、（ａ）は図１６の
Ａ−Ａ′線断面図、（ｂ）は図１６のＢ−Ｂ′線断面図
である。
【図１８】図１６および図１７の半導体メモリアレイ装
置の製造における最初の工程を説明するための製造工程
の断面図である。
【図１９】図１８の工程に続く工程を説明するための製
造工程の断面図である。
【図２０】図１９の工程に続く工程を説明するための製
造工程の断面図である。
【図２１】従来のフローティングゲート構造よりなる半
導体メモリアレイ装置を説明するための平面図である。
【図２２】従来のフローティングゲート構造よりなる半
導体メモリアレイ装置を説明するための断面図であり、
（ａ）は図２１のＡ−Ａ′線断面図、（ｂ）は図２１の
Ｂ−Ｂ′線断面図である。
【図２３】従来の消去ゲート電極を備えたフローティン
グゲート構造よりなる半導体メモリアレイ装置を説明す
るための平面図である。
【図２４】従来の消去ゲート電極を備えたフローティン
グゲート構造よりなる半導体メモリアレイ装置を説明す
るための断面図であり、（ａ）は図２３のＡ−Ａ′線断
面図、（ｂ）は図２３のＢ−Ｂ′線断面図である。
【符号の説明】
１ 半導体基板（Ｐ型シリコン基板） ２ 酸化シリコン膜（素子分離絶縁膜） ３ ソース領域（Ｎ型拡散層） ４ ドレイン領域（Ｎ型拡散層） ５ 酸化シリコン膜（ゲート絶縁膜） ６ ポリシリコン膜（フローティングゲート電極） ７ 酸化シリコン膜（層間絶縁膜） ８ ポリシリコン膜（コントロールゲート電極） ９ 酸化シリコン膜 １０ フローティングゲート電極間の間隔 １１ コントロールゲート電極間の間隔 １２ 酸化シリコン膜（素子分離絶縁膜） １３ 酸化シリコン膜（素子分離絶縁膜） １４ 酸化シリコン膜 １５ 酸化シリコン膜（スペーサ膜） １６ ポリシリコン膜（消去ゲート電極） １７ トンネリング絶縁膜 １８ 低誘電率絶縁膜 １９ 酸化シリコン膜 ２０ 空洞
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA06 AA25 AA43 AA60 AB03 AB07 AB08 AB09 AC02 AC06 AD62 AE03 AF24 AG02 AG10 AG21 AG22 AG24 AG30 5F083 EP02 EP23 EP24 EP27 EP30 ER02 ER03 ER05 ER09 ER14 ER15 ER19 ER20 ER21 GA03 GA12 GA30 JA02 JA04 JA32 JA60 KA01 NA02 PR03 PR12 PR21 PR33 PR40

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を有し、前記半導体基板上の所定の領
    域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
    ティングゲート電極を有し、このフローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を少なくとも有するメモリセルを、少なくとも２つ以上
    備えた半導体メモリアレイ装置であって、前記半導体メ
    モリアレイ装置の各々の前記フローティングゲート電極
    の間に酸化シリコン膜より低い誘電率の絶縁膜を備えた
    ことを特徴とする半導体メモリアレイ装置。
  2. 【請求項２】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を有し、前記半導体基板上の所定の領
    域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
    ティングゲート電極を有し、このフローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を少なくとも有するメモリセルを、少なくとも２つ以上
    備えた半導体メモリアレイ装置であって、前記半導体メ
    モリアレイ装置の各々の前記コントロールゲート電極の
    間に酸化シリコン膜より低い誘電率の絶縁膜を備えたこ
    とを特徴とする半導体メモリアレイ装置。
  3. 【請求項３】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を有し、前記半導体基板上の所定の領
    域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
    ティングゲート電極を有し、このフローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を少なくとも有するメモリセルを、少なくとも２つ以上
    備えた半導体メモリアレイ装置であって、前記半導体メ
    モリアレイ装置の各々の前記フローティングゲート電極
    の間および各々の前記コントロールゲート電極の間に酸
    化シリコン膜より低い誘電率の絶縁膜を備えたことを特
    徴とする半導体メモリアレイ装置。
  4. 【請求項４】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を有し、前記半導体基板上の所定の領
    域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
    ティングゲート電極を有し、このフローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を少なくとも有するメモリセルを、少なくとも２つ以上
    備えた半導体メモリアレイ装置であって、この半導体メ
    モリアレイ装置の各々の前記フローティングゲート電極
    の間に空洞を備えたことを特徴とする半導体メモリアレ
    イ装置。
  5. 【請求項５】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を有し、前記半導体基板上の所定の領
    域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
    ティングゲート電極を有し、このフローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を少なくとも有するメモリセルを、少なくとも２つ以上
    備えた半導体メモリアレイ装置であって、前記半導体メ
    モリアレイ装置の各々の前記コントロールゲート電極の
    間に空洞を備えたことを特徴とする半導体メモリアレイ
    装置。
  6. 【請求項６】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を有し、前記半導体基板上の所定の領
    域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
    ティングゲート電極を有し、このフローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を少なくとも有するメモリセルを、少なくとも２つ以上
    備えた半導体メモリアレイ装置であって、前記半導体メ
    モリアレイ装置の各々の前記フローティングゲート電極
    の間および各々の前記コントロールゲート電極の間に空
    洞を備えたことを特徴とする半導体メモリアレイ装置。
  7. 【請求項７】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を有し、前記半導体基板上の所定の領
    域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
    ティングゲート電極を有し、このフローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を有し、前記フローティングゲート電極とトンネリング
    媒体となりうる絶縁膜を介して接すると共に前記コント
    ロールゲート電極と第３の絶縁膜を介して接する消去ゲ
    ート電極を少なくとも有するメモリセルを、少なくとも
    ３つ以上備えた半導体メモリアレイ装置であって、前記
    半導体メモリアレイ装置の前記消去ゲート電極を設けな
    い前記フローティングゲート電極間に酸化シリコン膜よ
    り低い誘電率の絶縁膜を備えたことを特徴とする半導体
    メモリアレイ装置。
  8. 【請求項８】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を有し、前記半導体基板上の所定の領
    域に第１の絶縁膜を有し、この第１の絶縁膜上にフロー
    ティングゲート電極を有し、前記フローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を有し、前記フローティングゲート電極とトンネリング
    媒体となりうる絶縁膜を介して接すると共に前記コント
    ロールゲート電極と第３の絶縁膜を介して接する消去ゲ
    ート電極を少なくとも有するメモリセルを、少なくとも
    ３つ以上備えた半導体メモリアレイ装置であって、前記
    半導体メモリアレイ装置の前記消去ゲート電極を設けな
    い前記フローティングゲート電極の間に空洞を備えたこ
    とを特徴とする半導体メモリアレイ装置。
  9. 【請求項９】 一導電型の半導体基板内に、この半導体
    基板と反対導電型のソース領域およびドレイン領域を形
    成する工程と、前記半導体基板上に素子分離絶縁膜によ
    って分離された活性領域を形成する工程と、前記活性領
    域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁
    膜および前記素子分離絶縁膜の表面上に第１の導電膜、
    層間絶縁膜、第２の導電膜を順次積層して形成する工程
    と、前記層間絶縁膜および前記第２の導電膜の所定の部
    分をエッチング除去してコントロールゲート電極を形成
    する工程と、前記コントロールゲート電極をマスクに、
    前記第１の導電膜をエッチング除去してフローティング
    ゲート電極を形成する工程を少なくとも含む半導体メモ
    リアレイ装置の製造方法であって、前記フローティング
    ゲート電極を形成する際に形成されかつ前記第１の導電
    膜をエッチング除去した部分に、酸化シリコン膜より低
    い誘電率の絶縁膜を形成する工程を含むことを特徴とす
    る半導体メモリアレイ装置の製造方法。
  10. 【請求項１０】 一導電型の半導体基板内に、この半導
    体基板と反対導電型のソース領域およびドレイン領域を
    形成する工程と、前記半導体基板上に素子分離絶縁膜に
    よって分離された活性領域を形成する工程と、前記活性
    領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
    縁膜および前記素子分離絶縁膜の表面上に第１の導電
    膜、層間絶縁膜、第２の導電膜を順次積層して形成する
    工程と、前記層間絶縁膜および前記第２の導電膜の所定
    の部分をエッチング除去してコントロールゲート電極を
    形成する工程と、前記コントロールゲート電極をマスク
    に、前記第１の導電膜をエッチング除去してフローティ
    ングゲート電極を形成する工程を少なくとも含む半導体
    メモリアレイ装置の製造方法であって、前記コントロー
    ルゲート電極を形成する際に形成されかつ前記第２の導
    電膜をエッチング除去した部分に、酸化シリコン膜より
    低い誘電率の絶縁膜を形成する工程を含むことを特徴と
    する半導体メモリアレイ装置の製造方法。
  11. 【請求項１１】 一導電型の半導体基板内に、前記半導
    体基板と反対導電型のソース領域およびドレイン領域を
    形成する工程と、前記半導体基板上に素子分離絶縁膜に
    よって分離された活性領域を形成する工程と、前記活性
    領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
    縁膜および前記素子分離絶縁膜の表面上に第１の導電
    膜、層間絶縁膜、第２の導電膜を順次積層して形成する
    工程と、前記層間絶縁膜および前記第２の導電膜の所定
    の部分をエッチング除去してコントロールゲート電極を
    形成する工程と、前記コントロールゲート電極をマスク
    に、前記第１の導電膜をエッチング除去してフローティ
    ングゲート電極を形成する工程を少なくとも含む半導体
    メモリアレイ装置の製造方法であって、前記フローティ
    ングゲート電極を形成する際に形成されかつ前記第１の
    導電膜をエッチング除去した部分と、前記コントロール
    ゲート電極を形成する際に形成されかつ前記第２の導電
    膜をエッチング除去した部分とに、酸化シリコン膜より
    低い誘電率の絶縁膜を形成する工程を含むことを特徴と
    する半導体メモリアレイ装置の製造方法。
  12. 【請求項１２】 一導電型の半導体基板内に、この半導
    体基板と反対導電型のソース領域およびドレイン領域を
    形成する工程と、前記半導体基板上に素子分離絶縁膜に
    よって分離された活性領域を形成する工程と、前記活性
    領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
    縁膜および前記素子分離絶縁膜の表面上に第１の導電
    膜、層間絶縁膜、第２の導電膜を順次積層して形成する
    工程と、前記層間絶縁膜および前記第２の導電膜の所定
    の部分をエッチング除去してコントロールゲート電極を
    形成する工程と、前記コントロールゲート電極をマスク
    に、前記第１の導電膜をエッチング除去してフローティ
    ングゲート電極を形成する工程を少なくとも含む半導体
    メモリアレイ装置の製造方法であって、前記フローティ
    ングゲート電極を形成する際に形成されかつ前記第１の
    導電膜をエッチング除去した部分に空洞を形成する工程
    を含むことを特徴とする半導体メモリアレイ装置の製造
    方法。
  13. 【請求項１３】 一導電型の半導体基板内に、この半導
    体基板と反対導電型のソース領域およびドレイン領域を
    形成する工程と、前記半導体基板上に素子分離絶縁膜に
    よって分離された活性領域を形成する工程と、前記活性
    領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
    縁膜および前記素子分離絶縁膜の表面上に第１の導電
    膜、層間絶縁膜、第２の導電膜を順次積層して形成する
    工程と、前記層間絶縁膜および前記第２の導電膜の所定
    の部分をエッチング除去してコントロールゲート電極を
    形成する工程と、前記コントロールゲート電極をマスク
    に、前記第１の導電膜をエッチング除去してフローティ
    ングゲート電極を形成する工程を少なくとも含む半導体
    メモリアレイ装置の製造方法であって、前記コントロー
    ルゲート電極を形成する際に形成されかつ前記第２の導
    電膜をエッチング除去した部分に空洞を形成する工程を
    含むことを特徴とする半導体メモリアレイ装置の製造方
    法。
  14. 【請求項１４】 一導電型の半導体基板内に、この半導
    体基板と反対導電型のソース領域およびドレイン領域を
    形成する工程と、前記半導体基板上に素子分離絶縁膜に
    よって分離された活性領域を形成する工程と、前記活性
    領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
    縁膜および前記素子分離絶縁膜の表面上に第１の導電
    膜、層間絶縁膜、第２の導電膜を順次積層して形成する
    工程と、前記層間絶縁膜および前記第２の導電膜の所定
    の部分をエッチング除去してコントロールゲート電極を
    形成する工程と、前記コントロールゲート電極をマスク
    に、前記第１の導電膜をエッチング除去してフローティ
    ングゲート電極を形成する工程を少なくとも含む半導体
    メモリアレイ装置の製造方法であって、前記フローティ
    ングゲート電極を形成する際に形成されかつ前記第１の
    導電膜をエッチング除去した部分と、前記コントロール
    ゲート電極を形成する際に形成されかつ前記第２の導電
    膜をエッチング除去した部分とに、空洞を形成する工程
    を含むことを特徴とする半導体メモリアレイ装置の製造
    方法。
  15. 【請求項１５】 一導電型の半導体基板内に、この半導
    体基板と反対導電型のソース領域およびドレイン領域を
    形成する工程と、前記半導体基板上に素子分離絶縁膜に
    よって分離された活性領域を形成する工程と、前記活性
    領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
    縁膜および前記素子分離絶縁膜の表面上に第１の導電
    膜、第１の絶縁膜、第２の導電膜、第２の絶縁膜を順次
    積層して形成する工程と、前記第１の絶縁膜、前記第２
    の導電膜および前記第２の絶縁膜の所定の部分をエッチ
    ング除去してコントロールゲート電極上の絶縁膜、前記
    コントロールゲート電極および層間絶縁膜を形成する工
    程と、前記コントロールゲート電極上の絶縁膜、前記コ
    ントロールゲート電極および前記層間絶縁膜の側壁面に
    サイドウォール絶縁膜を形成をする工程と、前記サイド
    ウォール絶縁膜をマスクに、前記第１の導電膜をエッチ
    ング除去してフローティングゲート電極を形成する工程
    と、前記フローティングゲート電極の側壁面にトンネリ
    ング媒体となりうるトンネリング絶縁膜を形成する工程
    と、前記トンネリング絶縁膜、前記サイドウォール絶縁
    膜および前記コントロールゲート電極上の前記絶縁膜の
    表面上を覆うように第３の導電膜よりなる消去ゲート電
    極を形成する工程を少なくとも含む半導体メモリアレイ
    の製造方法であって、前記フローティングゲート電極を
    形成する際に形成され、前記第１の導電膜をエッチング
    除去した部分に酸化シリコン膜より低い誘電率の絶縁膜
    を形成する工程を含むことを特徴とする半導体メモリア
    レイ装置の製造方法。
  16. 【請求項１６】 一導電型の半導体基板内に、この半導
    体基板と反対導電型のソース領域およびドレイン領域を
    形成する工程と、前記半導体基板上に素子分離絶縁膜に
    よって分離された活性領域を形成する工程と、前記活性
    領域上にゲート絶縁膜を形成する工程と、前記ゲート絶
    縁膜および前記素子分離絶縁膜表面上に第１の導電膜、
    第１の絶縁膜、第２の導電膜、第２の絶縁膜を順次積層
    して形成する工程と、前記第１の絶縁膜、前記第２の導
    電膜および前記第２の絶縁膜の所定の部分をエッチング
    除去してコントロールゲート電極上の絶縁膜、前記コン
    トロールゲート電極および層間絶縁膜を形成する工程
    と、前記コントロールゲート電極上の前記絶縁膜、前記
    コントロールゲート電極および層間絶縁膜の側壁面にサ
    イドウォール絶縁膜を形成をする工程と、前記サイドウ
    ォール絶縁膜をマスクに、前記第１の導電膜をエッチン
    グ除去してフローティングゲート電極を形成する工程
    と、前記フローティングゲート電極の側壁面にトンネリ
    ング媒体となりうるトンネリング絶縁膜を形成する工程
    と、前記トンネリング絶縁膜、前記サイドウォール絶縁
    膜および前記コントロールゲート電極上の前記絶縁膜の
    表面上を覆うように第３の導電膜よりなる消去ゲート電
    極を形成する工程を少なくとも含む半導体メモリアレイ
    の製造方法であって、前記フローティングゲート電極を
    形成する際に形成され、前記第１の導電膜をエッチング
    除去した部分に空洞を形成する工程を含むことを特徴と
    する半導体メモリアレイ装置の製造方法。
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