JP2002076299A - 半導体装置 - Google Patents
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Abstract
して、動作の信頼性が確保され高い歩留まりが得られる
半導体装置を提供する。 【解決手段】 シリコン基板2に形成された溝にトレン
チ分離酸化膜3が形成されている。そのトレンチ分離酸
化膜3上にフローティングゲート電極10a〜10dお
よびコントロールゲート電極12a〜12dが形成され
ている。フローティングゲート電極等によって挟まれた
領域にシリコン基板2の表面を露出する開口部3aが形
成されている。開口部3aを埋込むとともにコントロー
ルゲート電極を覆うようにBPTEOS膜16が形成さ
れている。BPTEOS膜16によって埋込まれた開口
部3a内にボイド20が形成されている。
Description
特に、半導体装置の製造工程または完成した半導体装置
において、半導体基板に結晶欠陥が発生するのが抑制さ
れる半導体装置に関するものである。
あるフラッシュメモリは、ダイナミック・ランダム・ア
クセス・メモリ(DRAM)よりも安価に製造できるた
め、次世代のメモリデバイスとして期待されている。フ
ラッシュメモリのメモリセルは、対応したソース線に接
続されるソース領域と、対応したビット線に接続される
ドレイン領域と、情報を蓄積するためのフローティング
ゲート電極と、対応したワード線に接続されるコントロ
ールゲート電極とを備えている。
るトンネル酸化膜からなるゲート絶縁膜のFN(Fowler
Nordheim)トンネル現象やチャネルホットエレクトロ
ン(Channel Hot Electron)現象などによってフローテ
ィングゲート電極に電子を注入するか、フローティング
ゲート電極に蓄積された電子を引き抜くことによって、
情報の消去または書込がなされる。このようにフローテ
ィングゲート電極への電子の注入や引き抜きによってフ
ローティングゲート電極における電子の状態に対応した
しきい値の2値状態が作り出されて、その状態によって
“0”か“1”が読出されることになる。
EPROM(Electrically Erasable and Programmable
Read Only Memory)といったフローティングゲート電
極を有するフローティングゲート型の不揮発性半導体メ
モリにおいて、最も一般的に用いられているメモリセル
の構成は、NOR(Not OR)型アレイである。
ドレイン領域に接続されるコンタクトが形成される。金
属シリサイドとポリシリコンとのポリサイド構造の配線
や金属配線などでビット線が行方向に形成される。一
方、各列のメモリセルのゲート配線は列方向に形成さ
れ、ビット線とゲート配線とがマトリックス状に形成さ
れることになる。
構造の一例を図43に示す。図43に示すように、トレ
ンチ分離酸化膜103によって区切られた複数の素子形
成領域Sを横切るように間隔を隔ててコントロールゲー
ト電極112a、112b、112c、112dが形成
されている。そのコントロールゲート電極112a、1
12b、112c、112dが素子形成領域Sを横切る
部分では、さらにフローティングゲート電極110a、
110b、110c、110dがそれぞれコントロール
ゲート電極の直下に形成されている。
112bを挟んで一方の素子形成領域Sにはソース領域
106aが形成され、他方の素子形成領域Sにはドレイ
ン領域104bが形成されている。各ドレイン領域はコ
ンタクトホール117を介してビット線(図示せず)と
電気的に接続されている。
ゲート電極112a、112bによって挟まれた領域の
直下に位置するシリコン基板に形成された所定導電型の
不純物領域によって互いに電気的に接続されている。こ
のようなメモリセルにおけるソース領域の構造は、特に
セルフアラインソース構造と呼ばれている。セルフアラ
インソース構造では、各メモリセルのソース領域はコン
タクトを介して配線により接続されるのではなく、拡散
層配線により接続されることになる。言い換えれば、拡
散層配線がソース領域を含むことになる。
造方法について説明する。まず、たとえば図43に示さ
れるコントロールゲート電極112aとコントロールゲ
ート電極112bとによって挟まれた領域などソース領
域を形成するための領域を残してフォトレジストパター
ン(図示せず)を形成する。
ルゲート電極112a、112bをマスクとして、コン
トロールゲート電極112a、112bによって挟まれ
た領域に位置するトレンチ分離酸化膜103にエッチン
グを施してこれを除去し、トレンチ分離酸化膜103の
直下に位置するシリコン基板の表面を露出する。
a、112bによって挟まれた領域に露出したシリコン
基板の表面に所定導電型のイオンを注入することで、各
ソース領域を形成するとともに、その各ソース領域を列
方向に接続する拡散層配線を自己整合的に形成する。
−XLIVにおける断面構造は、図44に示すように、
トレンチ分離酸化膜103が除去されることで露出した
溝102aの表面を含むシリコン基板102の表面に、
ソース領域を含む拡散層配線106が自己整合的に形成
される。この拡散層配線106は、シリコン基板102
の主表面の部分(溝102aと溝102aとの間の領
域)ではソース領域となる。
では、図45に示すように、コントロールゲート電極1
12a、112cとコントロールゲート電極112b、
112dとによって挟まれた領域に位置するトレンチ分
離酸化膜103が除去されて、シリコン基板102(溝
102aの底)の表面を露出する開口部103aが形成
されている。その露出したシリコン基板102の表面に
ソース領域を含む拡散層配線106が形成される。
に、開口部103aの側面上を含む、コントロールゲー
ト電極112a〜112dの側面上にサイドウォール絶
縁膜114aがそれぞれ形成される。さらに、そのコン
トロールゲート電極112a〜112dを覆うようにT
EOS(Tetra Ethyl Ortho Silicate glass)膜115
が形成される。
そのTEOS膜115上に、層間絶縁膜となるBPTE
OS(Boro Phospho Tetra Ethyl Ortho Silicate glas
s)膜116が形成される。次に、図48および図49
に示すように、BPTEOS膜116に熱処理または研
磨処理を施すことにより、BPTEOS膜116の表面
を平坦にする。このようにして、NOR型アレイのフラ
ッシュメモリの主要部分が完成する。
ルにおけるソース領域としてセルフアラインソース構造
が採用されることで、各ソース領域をコンタクトを介し
て電気的に接続する必要がなくなる。すなわち、メモリ
セルのソース領域は、最小のデザインルールに基づいた
隣接する2つコントロールゲート電極によって挟まれた
領域に形成されることになって、メモリセルの微細化ま
たは高集積化を図ることができる。
フアラインソース構造を採用したフラッシュメモリによ
れば、ソース領域が最小のデザインルールに基づいた隣
接する2つのコントロールゲート電極によって挟まれた
領域に形成されることで、メモリセルの微細化を図るこ
とができる。
構造として、上記のようにトレンチ分離酸化膜103を
用いたトレンチ分離構造が採用されている。このトレン
チ分離構造では、従来のLOCOS分離構造と比べてさ
らなる微細化を図ることができる。トレンチ分離構造
は、図44に示すように、シリコン基板102を比較的
急峻な角度で溝102aを形成し、その溝102aに酸
化膜を埋込んでトレンチ分離酸化膜103を形成するも
のである。
図45に示すように、セルフアライン構造のソース領域
を形成する際に、溝102aに埋め込まれたトレンチ分
離酸化膜103のうち、隣接する2つのコントロールゲ
ート電極によって挟まれた領域に位置する部分が除去さ
れて、シリコン基板(溝102a)の表面を露出する開
口部103aが形成される。
口部103aの実質的な深さとしては、溝102aの深
さにコントロールゲート電極112a〜112dおよび
フローティングゲート電極110a〜110dの厚さを
加えた深さとなって、開口部103aは、シリコン基板
2上に形成されるパターンにおいて、最も深い開口部に
なる。
−LIに沿ったより素子形成領域の側に近い部分におけ
る断面構造を示し、したがって、コントロールゲート電
極112a〜112dの下にONO膜109を介してフ
ローティングゲート電極110a〜110dがそれぞれ
形成されている。
の開口部103aを埋めるように層間絶縁膜としてのB
PTEOS膜116などが形成された後には、点線枠B
に示す開口部103aの底に位置するシリコン基板10
2に作用する応力が大きくなる。この応力によって、後
の製造工程においてシリコン基板102に結晶欠陥が発
生することがある。また、完成した半導体装置において
も、その応力によってシリコン基板102に結晶欠陥が
発生することがある。
ュメモリにおけるメモリセル領域では、隣接する2つの
コントロールゲート電極によって挟まれた領域に形成さ
れる開口部103aがBPTEOS膜116などの層間
絶縁膜で埋込まれることで、特に開口部103aの底に
位置するシリコン基板102の部分には、より強い応力
が作用して、シリコン基板102に結晶欠陥が発生しや
すくなる。
とで、たとえばリーク電流が発生してフラッシュメモリ
が所望の動作を行なわなくなるおそれがある。また、半
導体装置として所望の動作を行なうことができず、半導
体装置の歩留まりが低下するおそれがある。
さらに進むと、この開口部のアスペクト比はさらに大き
くなって、この部分においてシリコン基板に作用する応
力はさらに強くなることが想定される。その結果、シリ
コン基板には結晶欠陥がさらに発生しやすくなって、半
導体装置の動作の信頼性が損なわれたり、歩留まりが低
下することが懸念される。
るためになされたものであり、半導体基板における結晶
欠陥の発生を抑制して、動作の信頼性が確保され、高い
歩留まりが得られる半導体装置を提供することを目的と
する。
の第1のものは、主表面を有する半導体基板と、溝と、
第1絶縁膜と、2つの導電層と、開口部と、第2絶縁膜
と、空隙とを備えている。溝は半導体基板の主表面に形
成されている。第1絶縁膜はその溝に埋込まれている。
2つの導電層は、第1絶縁膜上に間隔を隔てて形成され
ている。開口部は、第1絶縁膜に形成され、2つの配線
によって挟まれた第1絶縁膜の直下に位置する半導体基
板の表面を露出する。第2絶縁膜は、開口部を埋込むと
ともに2つの導電層を覆うように形成されている。空隙
は、第2絶縁膜が埋込まれた開口部内に形成されてい
る。
後の半導体装置の製造工程において特に開口部の底部分
において半導体基板に作用する応力が開口部内に形成さ
れた空隙によって緩和される。また、製造工程中に限ら
ず完成した半導体装置においても、シリコン基板に作用
する応力がこの空隙によって緩和される。これにより、
半導体基板に結晶欠陥が発生することが抑制されて、た
とえばリーク電流などを防止することができ、所望の動
作が確保されて、歩留まりの高い半導体装置が得られ
る。
まれた位置から2つの導電層によって挟まれた位置にま
で延在している。
る空隙により2つの導電層間の容量が低減されて、半導
体装置の高速動作を図ることができる。
2つの導電層が横切るとともに、第1絶縁膜によって区
切られた素子形成領域と、2つの導電層のうちの一方の
導電層を挟んで、他方の導電層が位置する側の素子形成
領域に形成された所定導電型の一方側不純物領域および
他方の導電層が位置する側とは反対側の素子形成領域に
形成された所定導電型の他方側不純物領域とを備え、導
電層は、素子形成領域上に形成された第1電極部と、そ
の第1電極部上に形成された第2電極部とを含んでい
る。
1電極部、第2電極部、一方側および他方側不純物領域
を含む半導体素子が得られる。
挟まれた領域に位置する半導体基板の表面に形成された
導電領域を備え、その導電領域は一方側不純物領域を含
んでいる。
領域が導電領域によって他の部分と電気的に接続され
る。
ングゲートを含み、第2電極部はコントロールゲートを
含み、一方側不純物領域はソース領域を含み、他方側不
純物領域はドレイン領域を含んでいる。
ティングゲート、コントロールゲート、ソース領域およ
びドレイン領域を含むメモリセルが構成される。
半導体基板と、溝と、素子分離絶縁膜と、素子形成領域
と、第1ゲート配線と、第2ゲート配線と、ソース領域
と、ドレイン領域と、導電領域と、開口部と、層間絶縁
膜と、空隙とを備えている。溝は半導体基板に形成され
ている。素子分離絶縁膜は溝に埋込まれている。素子形
成領域は半導体基板に形成され、素子分離絶縁膜によっ
て区切られている。第1ゲート配線は、素子分離絶縁膜
および素子形成領域を横切るように形成され、フローテ
ィングゲート電極およびコントロールゲート電極を含ん
でいる。第2ゲート配線は、素子分離絶縁膜および素子
形成領域を横切るように第1ゲート配線と間隔を隔てて
形成され、フローティングゲート電極およびコントロー
ルゲート電極を含んでいる。ソース領域は、第1ゲート
配線と第2ゲート配線とによって挟まれた素子形成領域
に形成されている。ドレイン領域は、第1ゲート配線を
挟んでソース領域とは反対側の素子形成領域に形成され
ている。導電領域は、第1ゲート配線および第2ゲート
配線によって挟まれた領域の半導体基板に形成され、ソ
ース領域を含んでいる。開口部は、第1ゲート配線およ
び第2ゲート配線によって挟まれた素子分離絶縁膜に形
成され、溝を形成する半導体基板の表面を露出してい
る。層間絶縁膜は、開口部を埋込むとともに、第1ゲー
ト配線および第2ゲート配線を覆うように半導体基板上
に形成されている。空隙は、素子分離絶縁膜が埋込まれ
た開口部内に形成されている。
ト、コントロールゲート、ソース領域およびドレイン領
域を含むメモリセルにおいて、層間絶縁膜を形成した後
の製造工程中に開口部の底部分に位置する半導体基板に
作用する応力が、開口部内に形成された空隙によって緩
和される。また、完成した半導体装置においても、半導
体基板に作用する応力がこの空隙によって緩和される。
これにより、半導体基板に結晶欠陥が発生することが抑
制されて、たとえばリーク電流などを防止することがで
き、メモリセルの所望の動作が確保されて、歩留まりの
高い半導体装置が得られる。
て挟まれた位置から第1ゲート配線および第2ゲート配
線によって挟まれた位置にまで延在している。
ト配線との間に位置する空隙により第1ゲート配線と第
2ゲート配線との線間容量が低減されて、半導体装置の
高速動作を図ることができる。
半導体基板と、第1絶縁膜と、2本の配線と、開口部
と、第2絶縁膜と、空隙とを備えている。第1絶縁膜は
半導体基板上に形成されている。2本の配線は第1絶縁
膜上に間隔を隔てて形成されている。開口部は2本の配
線によって挟まれた第1絶縁膜に形成され、半導体基板
の表面を露出している。第2絶縁膜は開口部を埋込むと
ともに、配線を覆うように半導体基板上に形成されてい
る。空隙は、第2絶縁膜によって埋められた開口部内に
形成されている。
後の半導体装置の製造工程において、特に開口部の底部
分に位置する半導体基板に作用する応力が開口部内に形
成された空隙によって緩和される。また、完成した半導
体装置においても、半導体基板に作用する応力がこの空
隙によって緩和される。これにより、半導体基板に結晶
欠陥が発生することが抑制されて、たとえばリーク電流
などを防止することができ、所望の動作が確保されて、
歩留まりの高い半導体装置が得られる。
まれた位置から2本の配線によって挟まれた位置にまで
延在している。
空隙により2本の配線の線間容量が低減されて、半導体
装置の高速動作を図ることができる。
説明する。まず、そのフラッシュメモリにおけるメモリ
セルの平面構造と等価回路とを図1および図2にそれぞ
れ示す。図1に示すように、トレンチ分離酸化膜3によ
って区切られたシリコン基板の表面には、複数の素子形
成領域Sが形成されている。その素子形成領域Sを横切
るように、たとえばフローティングゲート電極10a〜
10dが形成されている。そのフローティングゲート電
極10a〜10d上にコントロールゲート電極12a〜
12dがそれぞれ形成されている。
よって挟まれた領域にはソース領域6aが形成されてい
る。コントロールゲート電極12bを挟んでソース領域
6aと反対側の素子形成領域Sにはドレイン領域4bが
形成されている。このフローティングゲート電極10
b、コントロールゲート電極12b、ソース領域6aお
よびドレイン領域4bにより1つのメモリセルが構成さ
れる。
はコンタクトホール17を介して行方向(コントロール
ゲート電極が延びる方向と略直交する方向)に走る配線
(図示せず)により、図2に示すように他のメモリセル
のドレイン領域と電気的に接続されている。
ート電極12a、12bによって挟まれた領域のシリコ
ン基板2に形成された列方向に延びる拡散層配線6によ
って、図2に示すように、他のメモリセルのソース領域
と電気的に接続されている。したがって、拡散層配線6
はソース領域を含むことになる。
る。まず、コントロールゲート電極が延びる方向と略直
交する方向に沿った素子形成領域の断面構造(断面線I
II−III)について説明する。図3に示すように、
シリコン基板2上に、トンネル酸化膜8を介在させてフ
ローティングゲート電極10a、10b、10c、10
dがそれぞれ形成されている。
0d上にONO膜9を介在させてコントロールゲート電
極12a、12b、12c、12dがそれぞれ形成され
ている。フローティングゲート電極10a〜10dおよ
びコントロールゲート電極12a〜12dの両側面上に
は、サイドウォール絶縁膜14aがそれぞれ形成されて
いる。
ールゲート電極12bとによって挟まれたシリコン基板
2の表面にはソース領域6aが形成されている。コント
ロールゲート電極12bとコントロールゲート電極12
cとによって挟まれたシリコン基板2にはドレイン領域
4bが形成されている。
ース領域6aと反対側のシリコン基板2の領域にはドレ
イン領域4aが形成されている。また、コントロールゲ
ート電極12cとコントロールゲート電極12dとによ
って挟まれたシリコン基板2にはソース領域6bが形成
されている。
よびフローティングゲート電極10a〜10dを覆うよ
うにシリコン基板2上にTEOS膜15が形成されてい
る。そのTEOS膜15上に層間絶縁膜としてのBPT
EOS膜16が形成されている。そのBPTEOS膜1
6にドレイン領域4a、4bの表面を露出するコンタク
トホール17がそれぞれ形成されている。そのコンタク
トホール17にプラグ18がそれぞれ埋込まれている。
BPTEOS膜16上に、プラグ18に電気的に接続さ
れる金属配線19が形成されている。
向に沿った、各素子形成領域Sに形成されたドレイン領
域の断面構造(断面線IV−IV)について説明する。
図4に示すように、シリコン基板2には、トレンチ分離
酸化膜を形成するための溝2aが形成されている。その
溝2aを埋めるようにトレンチ分離酸化膜3がそれぞれ
形成されている。
とえばドレイン領域4d、4b、4cがそれぞれ形成さ
れている。トレンチ分離酸化膜3上にTEOS膜15を
介在させて層間絶縁膜としてのBPTEOS膜16が形
成されている。そのBPTEOS膜16に、ドレイン領
域4d、4b、4cの表面をそれぞれ露出するコンタク
トホール17がそれぞれ形成されている。
それぞれ形成されている。BPTEOS膜16上にその
プラグ18と電気的に接続される金属配線19が形成さ
れている。
向に沿った、素子形成領域に形成されたソース領域の断
面構造(断面線V−V)について説明する。図5に示す
ように、シリコン基板2にはトレンチ分離酸化膜を形成
するための溝2aが形成されている。その溝2aの表面
を含むシリコン基板2の表面に拡散層配線6が形成され
ている。
を含んでいる。シリコン基板2上に、TEOS膜15を
介在させて層間絶縁膜としてのBPTEOS膜16が形
成されている。このように、ソース領域が形成される領
域では、溝2aに埋込まれたトレンチ分離酸化膜3が除
去されている。
向と略直交する方向に沿った、トレンチ分離酸化膜3が
形成された領域の断面構造(断面線VI−VI)につい
て説明する。この断面は、比較的素子形成領域に近い位
置における断面である。図6に示すように、シリコン基
板2に形成された溝にトレンチ分離酸化膜3が埋込まれ
ている。
化膜8を介在させてフローティングゲート電極10a〜
10dがそれぞれ形成されている。そのフローティング
ゲート電極10a〜10d上にONO膜9を介在させて
コントロールゲート電極12a〜12dがそれぞれ形成
されている。
bによって挟まれた領域には、シリコン基板2(溝2
a)の表面を露出する開口部3aが形成されている。ま
た、同様にコントロールゲート電極12c、12dによ
って挟まれた領域には、シリコン基板2(溝)の表面を
露出する開口部3aが形成されている。開口部3aの底
に露出したシリコン基板2の表面にはソース領域を含む
拡散層配線6が形成されている。
ゲート電極12a〜12d、フローティングゲート電極
10a〜10dの側面上には、それぞれサイドウォール
絶縁膜14aが形成されている。そのサイドウォール絶
縁膜14aを覆うようにTEOS膜15が形成されてい
る。そのTEOS膜15上に層間絶縁膜としてのBPT
EOS膜16が形成されている。TEOS膜15および
BPTEOS膜16が埋込まれた開口部3aにはボイド
(空隙)20が形成されている。
向と直交する方向に沿った、トレンチ分離酸化膜が形成
された領域の断面構造(断面線VII−VII)につい
て説明する。この断面は、素子形成領域から比較的離れ
た位置における断面である。図7に示すように、この断
面においては、コントロールゲート電極12a〜12d
の下に、フローティングゲート電極は存在しない。すな
わち、トレンチ分離酸化膜3上にONO膜9を介在させ
てコントロールゲート電極12a〜12dがそれぞれ位
置している。
コントロールゲート電極12b、12dとによって挟ま
れた領域には、シリコン基板2(溝)の表面を露出する
開口部3aがそれぞれ形成されている。開口部3aの側
面上を含むコントロールゲート電極12a〜12dの側
面上にはサイドウォール絶縁膜14aが形成されてい
る。
ゲート電極12a〜12dを覆うようにTEOS膜15
を介在させてBPTEOS膜16が形成されている。前
述したように、TEOS膜15およびBPTEOS膜1
6が埋込まれた開口部3aにはボイド(空隙)20が形
成されている。
るコントロールゲート電極12a〜12dにおいては、
隣接するフローティングゲート電極間の比較的狭い部分
を埋めるように形成されるため、その膜厚は、図6に示
されるフローティングゲート電極とコントロールゲート
電極とを合わせた膜厚にほぼ等しくなる。
ート電極12a〜12dによって挟まれた領域に形成さ
れるシリコン基板2(溝2a)の表面を露出する開口部
3aは、後述するように、ソース領域を含む拡散層配線
6をシリコン基板2に形成するために設けられるもので
ある。
PTEOS膜16で埋込んだ後の製造工程においては、
この開口部3aの底に位置するシリコン基板2に強い応
力が作用することになる。このとき、開口部3a内に空
隙20が形成されていることで、シリコン基板2に作用
する応力を緩和することができる。シリコン基板2に作
用する応力が緩和されることでシリコン基板2に結晶欠
陥の発生することが抑えれて、たとえばリーク電流の発
生などの結晶欠陥に基づく不具合を解消することができ
る。その結果、動作の信頼性が確保され、歩留まりの高
いフラッシュメモリが得られる。
法の一例について、図1に示す断面線V−Vと断面線V
II−VIIとにそれぞれ対応する断面構造を示して説
明する。まず、図8および図9に示すように、シリコン
基板2の所定の領域にエッチングを施すことにより、ト
レンチ分離酸化膜を形成するための深さ約300〜40
0nmの溝2aを形成する。その溝2aにシリコン酸化
膜を埋込んでトレンチ分離酸化膜3を形成する。
露出しているシリコン基板2の表面にゲート絶縁膜とな
るトンネル酸化膜8を形成する。次に、図12および図
13に示すように、たとえばCVD法等によりフローテ
ィングゲート電極となる膜厚約100nmのポリシリコ
ン膜10をシリコン基板2上に形成する。
ポリシリコン膜10上に所定のフォトレジストパターン
(図示せず)を形成し、そのフォトレジストパターンを
マスクとしてポリシリコン膜10にフローティングゲー
ト電極を形成するためのエッチングを施す。このパター
ニングが施された段階では、フローティングゲート電極
となるポリシリコン膜10は、図1に示すコントロール
ゲート電極が延びる方向と略直交する方向にストライプ
状に形成された状態にある。
フローティングゲート電極となるポリシリコン膜10上
に、シリコン酸化膜とシリコン窒化膜との積層膜からな
るONO膜9を、たとえばCVD法により形成する。こ
の後、メモリセル以外の周辺回路領域(図示せず)にお
いては、上述したONO膜9およびフローティングゲー
ト電極となるポリシリコン膜10を除去する。さらに、
周辺回路領域においてトランジスタを形成するためのゲ
ート酸化膜が形成される。
ONO膜9上に、たとえばタングステンシリサイド膜と
ポリシリコン膜とからなるポリサイド構造のコントロー
ルゲート電極となるポリサイド膜12を形成する。この
ポリサイド膜12の膜厚は約150〜200nmであ
る。
ポリサイド膜12上に所定のフォトレジストパターン
(図示せず)を形成し、そのフォトレジストパターンを
マスクとしてポリサイド膜12にエッチングを施すこと
により、コントロールゲート電極12a〜12dを形成
する。次に、所定のフォトレジストパターン(図示せ
ず)を形成し、そのフォトレジストパターンをマスクと
してONO膜9およびフローティングゲート電極となる
ポリシリコン膜10にエッチングを施すことにより、フ
ローティングゲート電極を形成する。
ート電極10a〜10d等が形成され、断面線V−Vに
おいては、図22に示すようにONO膜とフローティン
グゲート電極となるポリシリコン膜は除去された状態に
なる。また、断面線VII−VIIにおいては、図23
に示すように、トレンチ分離酸化膜3上にONO膜9を
介在させてコントロールゲート電極12a〜12dが形
成された状態になる。
コントロールゲート電極12a〜12dが形成されたシ
リコン基板2上に、コントロールゲート電極12a〜1
2dが延びる方向に沿って所定のフォトレジストパター
ン13を形成する。このとき、たとえばコントロールゲ
ート電極12b、12cによって挟まれた領域はフォト
レジストパターン13に覆われる。コントロールゲート
電極12a、12bによって挟まれた領域はフォトレジ
ストパターン13によって覆われない。
フォトレジストパターン13およびコントロールゲート
電極12a〜12dをマスクとして、トレンチ分離酸化
膜3にエッチングを施して溝2aの表面を露出する。
露出した溝2aの表面を含むシリコン基板2の表面にイ
オン注入法により所定導電型のイオンを注入して、ソー
ス領域を含む拡散層配線6を形成する。また、コントロ
ールゲート電極を挟んでソース領域と反対側の素子形成
領域にはドレイン領域がそれぞれ形成される。
シリコン基板2上に、たとえばCVD法によりTEOS
膜(Tetra Ethyl Ortho Silicate glass)14を形成す
る。次に、図32および図33に示すようにTEOS膜
14の全面に異方性エッチングを施すことにより、開口
部3aの側面上を含むコントロールゲート電極12a〜
12dの側面上にサイドウォール絶縁膜14aを形成す
る。次に、図34および図35に示すように、コントロ
ールゲート電極12a〜12dを覆うように、たとえば
CVD法によりシリコン基板2上にさらにTEOS膜1
5を形成する。
膜となるBPTEOS膜を形成することになる。BPT
EOS膜とは、不純物としてボロン(B)とリン(P)
とを含んだTEOS膜である。特に、BPTEOS膜を
用いて開口部を埋込む場合、図36に示すように、不純
物の濃度が高いほどアスペクト比がより高い開口部を埋
込むことができることが知られている。逆に言えば、不
純物濃度が比較的低い場合には、アスペクト比の大きい
開口部を埋込むことができなくなる。
EOS膜中の不純物濃度と埋込み可能な開口部のアスペ
クト比の関係を利用して、トレンチ分離酸化膜3に形成
された開口部3aに積極的に空隙(ボイド)を形成す
る。
チ分離酸化膜3を形成するための溝2aの深さに、フロ
ーティングゲート電極およびコントロールゲート電極の
膜厚を加えた深さになる。上述したように、溝2aの深
さは約300〜400nmであり、フローティングゲー
ト電極およびコントロールゲート電極の膜厚を合わせた
膜厚は約250〜300nmである。したがって、開口
部3aの深さは約550〜700nmとなる。この開口
部3aは、シリコン基板2上に形成された他の開口部あ
るいは段差部分に比べて2〜3倍程度深く、最も深い開
口部となっている。
に、開口部3aにおける埋込み特性を悪化させるため
に、TEOS膜15上に、不純物として添加されるボロ
ンとリンの濃度が比較的低いBPTEOS膜16を形成
して、開口部3aの内側にボイド(空隙)20を形成す
る。この後、BPTEOS膜を平坦化することで、フラ
ッシュメモリの主要部分が完成する。
3a内にボイド20が形成されることで、BPTEOS
膜16を形成した後の工程において、特に点線枠Aで示
す開口部3aの底近傍に位置するシリコン基板2に作用
する応力の逃道が得られて応力が緩和される。これによ
り、シリコン基板に結晶欠陥が発生するのが抑制され
て、結晶欠陥が発生することに起因するたとえばリーク
電流の発生等の不都合が解消され、所望の動作を行なう
ことができるフラッシュメモリが得られる。
工程中に発生する結晶欠陥が抑制されることで、フラッ
シュメモリの歩留まりも向上する。さらに、完成したフ
ラッシュメモリにおいても、たとえば熱による応力も緩
和することができて、フラッシュメモリの動作の信頼性
が向上する。
びリン濃度を適切に選択することで、最も深い開口部3
a内にのみボイド20を形成し、開口部3aよりも浅い
他の開口部や段差部分においてはボイドを形成すること
なくBPTEOS膜16によって完全に埋込むことがで
きる。
説明する。実施の形態1においてフラッシュメモリで
は、図37および図38に示すように、開口部3a内に
形成されるボイド20においては、その上端はフローテ
ィングゲート電極10a〜10dの下端(下面)よりも
低いところに位置していた。つまり、ボイド20はトレ
ンチ分離酸化膜3によって挟まれた位置に形成されてい
た。
は、図39および図40に示すように、トレンチ分離酸
化膜3によって挟まれた位置からフローティングゲート
電極10a〜10dおよびコントロールゲート電極12
a〜12dによって挟まれた位置にまで延在するボイド
21が形成されている。なお、これ以外の構成について
は実施の形態1において説明したフラッシュメモリと同
様なので同一部材には同一符号を付しその説明は省略す
る。
法について説明する。このようなボイド21を形成する
には、実施の形態1において説明した図35に示す工程
の後に、より埋込み特性が悪いBPTEOS膜を形成す
ることで、開口部3aには、ボイド21が形成される。
すなわち、ボロン濃度およびリン濃度のより低いBPT
EOS膜を形成することで、開口部3aにおける埋込み
特性が悪化して、より大きいボイド21が形成されるこ
とになる。
施の形態1において説明したように、点線枠Aに示す部
分に集中する応力がボイド21によって緩和することが
できて、シリコン基板2に結晶欠陥が発生するのを抑制
することができる。そして、本フラッシュメモリでは、
このようなシリコン基板2に作用する応力の緩和の効果
に加えて、ゲート配線間容量の低減効果が得られる。
に示すように、フローティングゲート電極10a、10
bおよびコントロールゲート電極12a、12b間の容
量Csは、BPTEOS膜16に基づく容量C1および
容量C2とボイド21に基づく容量C3との3つの容量
を直列接続させた容量になる。ここで、C1=εOX・a
/s、C2=εGAP・b/s、C3=εOX・c/sであ
る。εgapはボイドの誘電率、εGAPはBPTEOS膜の
誘電率、aおよびcはBPTEOS膜の膜厚、bはボイ
ドの長さ、sは断面積である。
の形態1におけるフラッシュメモリでは、図42に示す
ように、フローティングゲート電極10a、10bおよ
びコントロールゲート電極12a、12b間の容量Co
は、Co=εOX・f/sとなる。ここで、f=a+b+
cである。BPTEOS膜の誘電率εOXはボイドの誘電
率εgapよりも十分に大きいため、容量Csは容量Co
よりも小さくなる。その結果、ソース領域を挟んで位置
するフローティングゲート電極10a、10bおよびコ
ントロールゲート電極12a、12bにおいて、特にボ
イド21を挟み込む位置において両者の容量が低減され
る。
書込動作の際に、コントロールゲート電極はそれぞれの
動作電圧をもって充電される。その充電時間は、ゲート
容量と寄生容量との合計である容量Cと、ゲートの配線
抵抗Rとの積RCに比例し、この充電時間が短い方が高
速動作が可能とされる。
は、上述したボイド21を形成することで、ソース領域
を挟んで位置するコントロールゲート電極間の寄生容量
Csが低減して、ゲートの配線抵抗Rを増大させること
なく容量Cを低減することができる。これにより、読出
や書込動作時の誘電時間を減少することができて、高速
ランダム読出や高速書込といった高速性能化を実現する
ことができる。
ュメモリでは、開口部を埋込む層間絶縁膜として、BP
TEOS膜を例に挙げて説明したが、開口部3a内にの
みボイドを形成し、他の開口部や段差部分についてはボ
イドを形成することなく完全に埋込むことができる膜で
あれば、BPTEOS膜に限られず、他の材質からなる
絶縁膜であってもよい。
インソース構造を有するフラッシュメモリを例に挙げて
説明したが、この他に、セルファラインソース構造を用
いたEEPROMなどの不揮発性半導体記憶装置にも適
用することができる。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
よれば、第2絶縁膜を形成した後の半導体装置の製造工
程において特に開口部の底部分において半導体基板に作
用する応力が開口部内に形成された空隙によって緩和さ
れる。また、製造工程中に限らず完成した半導体装置に
おいても、シリコン基板に作用する応力がこの空隙によ
って緩和される。これにより、半導体基板に結晶欠陥が
発生することが抑制されて、たとえばリーク電流などを
防止することができ、所望の動作が確保されて、歩留ま
りの高い半導体装置が得られる。
まれた位置から2つの導電層によって挟まれた位置にま
で延在していることで、2つの導電層の間に位置する空
隙により2つの導電層間の容量が低減されて、半導体装
置の高速動作を図ることができる。
2つの導電層が横切るとともに、第1絶縁膜によって区
切られた素子形成領域と、2つの導電層のうちの一方の
導電層を挟んで、他方の導電層が位置する側の素子形成
領域に形成された所定導電型の一方側不純物領域および
他方の導電層が位置する側とは反対側の素子形成領域に
形成された所定導電型の他方側不純物領域とを備え、導
電層は、素子形成領域上に形成された第1電極部と、そ
の第1電極部上に形成された第2電極部とを含んでいる
ことで、素子形成領域において、第1電極部、第2電極
部、一方側および他方側不純物領域を含む半導体素子が
得られる。
挟まれた領域に位置する半導体基板の表面に形成された
導電領域を備え、その導電領域は一方側不純物領域を含
んでいることで、半導体素子の一方側不純物領域が導電
領域によって他の部分と電気的に接続される。
ングゲートを含み、第2電極部はコントロールゲートを
含み、一方側不純物領域はソース領域を含み、他方側不
純物領域はドレイン領域を含んでいることで、半導体素
子として、フローティングゲート、コントロールゲー
ト、ソース領域およびドレイン領域を含むメモリセルが
構成される。
れば、フローティングゲート、コントロールゲート、ソ
ース領域およびドレイン領域を含むメモリセルにおい
て、層間絶縁膜を形成した後の製造工程中に、開口部の
底部分に位置する半導体基板に作用する応力が開口部内
に形成された空隙によって緩和される。また、完成した
半導体装置においても、半導体基板に作用する応力がこ
の空隙によって緩和される。これにより、半導体基板に
結晶欠陥が発生することが抑制されて、たとえばリーク
電流などを防止することができ、メモリセルの所望の動
作が確保されて、歩留まりの高い半導体装置が得られ
る。
て挟まれた位置から第1ゲート配線および第2ゲート配
線によって挟まれた位置にまで延在していることで、第
1ゲート配線と第2ゲート配線との間に位置する空隙に
より第1ゲート配線と第2ゲート配線との線間容量が低
減されて、半導体装置の高速動作を図ることができる。
れば、第2絶縁膜を形成した後の半導体装置の製造工程
において、特に開口部の底部分に位置する半導体基板に
作用する応力が開口部内に形成された空隙によって緩和
される。また、完成した半導体装置においても、半導体
基板基板に作用する応力がこの空隙によって緩和され
る。これにより、半導体基板に結晶欠陥が発生すること
が抑制されて、たとえばリーク電流などを防止すること
ができ、所望の動作が確保されて、歩留まりの高い半導
体装置が得られる。
まれた位置から2本の配線によって挟まれた位置にまで
延在していることで、2本の配線の間に位置する空隙に
より2本の配線の線間容量が低減されて、半導体装置の
高速動作を図ることができる。
リのメモリセル領域の平面構造を示す図である。
路を示す図である。
II−IIIにおける断面図である。
V−IVにおける断面図である。
−Vにおける断面図である。
I−VIにおける断面図である。
II−VIIにおける断面図である。
製造方法の一工程を示す、断面線V−Vにおける断面図
である。
製造方法の一工程を示す、断面線VII−VIIにおけ
る断面図である。
後に行なわれる工程を示す断面図である。
後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行われる工程を示す断面図である。
3に示す工程の後に行なわれる工程を示す平面図であ
る。
V−XXVにおける断面図である。
5に示す工程の後に行なわれる工程を示す、図24に示
す断面線XXVI−XXVIにおける断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
の不純物濃度と埋込可能な開口部のアスペクト比との関
係を示すグラフである。
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程の図1に示す断面線VI−VIに
おける断面図である。
モリの、図1に示す断面線VI−VIに対応する断面図
である。
VII−VIIに対応する断面図である。
ート電極およびコントロールゲート電極間の容量を説明
するための第1の断面図である。
ート電極およびコントロールゲート電極間の容量を説明
するための第2の断面図である。
の平面構造を示す図である。
程を示す、図43に示す断面線XLIV−XLIVに対
応する断面図である。
程を示す、図43に示す断面線XLV−XLVに対応す
る断面図である。
示す断面図である。
示す断面図である。
示す断面図である。
示す断面図である。
説明するための、図43に示す断面線XLV−XLVに
おける断面図である。
るための、図43に示す断面線LI−LIにおける断面
図である。
膜、3a 開口部、4a,4b ドレイン領域、6 拡
散層配線、6a,6b ソース領域、8 トンネル酸化
膜、9 ONO膜、10 ポリシリコン膜、10a〜1
0d フローティングゲート電極、12 ポリサイド
膜、12a〜12d コントロールゲート電極、13
フォトレジストパターン、14 TEOS膜、14a
サイドウォール絶縁膜、15 TEOS膜、16 BP
TEOS膜、17 コンタクトホール、18 プラグ、
19 金属配線、20,21 ボイド。
Claims (9)
- 【請求項1】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された溝と、 前記溝に埋込まれた第1絶縁膜と、 前記第1絶縁膜上に間隔を隔てて形成された2つの導電
層と、 前記2つの導電層によって挟まれた領域の直下に位置す
る前記半導体基板の表面を露出する、前記第1絶縁膜に
形成された開口部と、 前記開口部を埋込むとともに、前記2つの導電層を覆う
ように形成された第2絶縁膜と、 前記第2絶縁膜によって埋込まれた前記開口部内に形成
された空隙とを備えた、半導体装置。 - 【請求項2】 前記空隙は、前記第1絶縁膜によって挟
まれた位置から前記2つの導電層によって挟まれた位置
にまで延在する、請求項1記載の半導体装置。 - 【請求項3】 前記半導体基板に形成され、前記2つの
導電層が横切るとともに、前記第1絶縁膜によって区切
られた素子形成領域と、 前記2つの導電層のうちの一方の導電層を挟んで、他方
の導電層が位置する側の前記素子形成領域に形成された
所定導電型の一方側不純物領域および前記他方の導電層
が位置する側とは反対側の前記素子形成領域に形成され
た所定導電型の他方側不純物領域とを備え、 前記導電層は、 前記素子形成領域上に形成された第1電極部と、 前記第1電極部上に形成された第2電極部とを含む、請
求項1または2に記載の半導体装置。 - 【請求項4】 前記2つの導電層によって挟まれた領域
に位置する前記半導体基板の表面に形成された導電領域
を備え、 前記導電領域は前記一方側不純物領域を含む、請求項3
記載の半導体装置。 - 【請求項5】 前記第1電極部はフローティングゲート
を含み、 前記第2電極部はコントロールゲートを含み、 前記一方側不純物領域はソース領域を含み、 前記他方側不純物領域はドレイン領域を含む、請求項3
または4に記載の半導体装置。 - 【請求項6】 半導体基板と、 前記半導体基板に形成された溝と、 前記溝に埋込まれた素子分離絶縁膜と、 前記半導体基板に形成され、前記素子分離絶縁膜によっ
て区切られた素子形成領域と、 前記素子分離絶縁膜および前記素子形成領域を横切るよ
うに形成され、フローティングゲート電極およびコント
ロールゲート電極を含む第1ゲート配線と、 前記素子分離絶縁膜および前記素子形成領域を横切るよ
うに、前記第1ゲート配線と間隔を隔てて形成され、フ
ローティングゲート電極およびコントロールゲート電極
を含む第2ゲート配線と、 前記第1ゲート配線と前記第2ゲート配線とによって挟
まれた前記素子形成領域に形成されたソース領域と、 前記第1ゲート配線を挟んで前記ソース領域とは反対側
の前記素子形成領域に形成されたドレイン領域と、 前記第1ゲート配線および前記第2ゲート配線によって
挟まれた領域の前記半導体基板に形成され、前記ソース
領域を含む導電領域と、 前記第1ゲート配線および前記第2ゲート配線によって
挟まれた領域の直下に位置する前記半導体基板の表面を
露出する、前記素子分離絶縁膜に形成された開口部と、 前記開口部を埋込むとともに、前記第1ゲート配線およ
び前記第2ゲート配線を覆うように前記半導体基板上に
形成された層間絶縁膜と、 前記層間絶縁膜によって埋込まれた前記開口部内に形成
された空隙とを備えた、半導体装置。 - 【請求項7】 前記空隙は、前記素子分離絶縁膜によっ
て挟まれた位置から前記第1ゲート配線および前記第2
ゲート配線によって挟まれた位置にまで延在する、請求
項6記載の半導体装置。 - 【請求項8】 半導体基板と、 前記半導体基板上に形成された第1絶縁膜と、 前記第1絶縁膜上に間隔を隔てて形成された2本の配線
と、 前記2本の配線によって挟まれた前記第1絶縁膜に形成
され、前記半導体基板の表面を露出する開口部と、 前記開口部を埋込むとともに、前記配線を覆うように前
記半導体基板上に形成された第2絶縁膜と、 前記第2絶縁膜によって埋められた前記開口部内に形成
された空隙とを備えた、半導体装置。 - 【請求項9】 前記空隙は、前記第1絶縁膜によって挟
まれた位置から前記2本の配線によって挟まれた位置に
まで延在する、請求項8に記載の半導体装置。
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