JP2000082746A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP2000082746A JP2000082746A JP10251609A JP25160998A JP2000082746A JP 2000082746 A JP2000082746 A JP 2000082746A JP 10251609 A JP10251609 A JP 10251609A JP 25160998 A JP25160998 A JP 25160998A JP 2000082746 A JP2000082746 A JP 2000082746A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- film
- manufacturing
- region
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 239000011347 resin Substances 0.000 claims abstract description 58
- 229920005989 resin Polymers 0.000 claims abstract description 58
- 238000012360 testing method Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 45
- 238000002161 passivation Methods 0.000 claims description 33
- 238000005520 cutting process Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 10
- 230000007547 defect Effects 0.000 claims description 8
- 239000002131 composite material Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000009719 polyimide resin Substances 0.000 claims description 4
- 239000000523 sample Substances 0.000 claims description 4
- 239000007772 electrode material Substances 0.000 claims description 3
- 230000002950 deficient Effects 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 79
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 45
- 229910052814 silicon oxide Inorganic materials 0.000 description 45
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 238000003860 storage Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000457 iridium oxide Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 101000831940 Homo sapiens Stathmin Proteins 0.000 description 1
- 229910020684 PbZr Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 102100024237 Stathmin Human genes 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- HSXKFDGTKKAEHL-UHFFFAOYSA-N tantalum(v) ethoxide Chemical compound [Ta+5].CC[O-].CC[O-].CC[O-].CC[O-].CC[O-] HSXKFDGTKKAEHL-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
行なう冗長回路を備えたメモリLSIの製造コストを低
減する。 【解決手段】 TEG領域に形成されたヒューズFaよ
りも上層の導電層のパターンにAND処理を施し、さら
に前記ヒューズFaに接続されたテスティングパッドT
Pの開孔パターンを付加した合成パターンを半導体ウエ
ハ1の表面に塗布した感光性樹脂に転写することによっ
て、スクライブ領域には、上記合成パターンが転写され
た領域のみに樹脂層72を残すようにする。
Description
置の製造技術に関し、特に、ヒューズの切断によって不
良ビットの救済を行なう冗長回路を備えた半導体集積回
路装置の製造に適用して有効な技術に関する。
ry) などのメモリLSIは、製造工程で生じた欠陥を救
済するための冗長機能を備えることによって、製造歩留
まりの向上を図っている。
行や列(冗長回路)を用意しておき、メモリアレイ内の
欠陥セル(不良ビット)にアドレス信号が入ったときに
スペアの行や列を選択することによって、回路の一部に
不良箇所が発生してもチップ全体としては不良とならな
いようにする不良救済機能である。
ドレス切り換え回路に接続されたヒューズを切断するこ
とによって行なわれる。ヒューズの切断には、電流溶断
方式やレーザ溶断方式などが採用されているが、置換プ
ログラムの自由度が高く、面積効率上も有利なレーザ溶
断方式が主に採用されている。なお、欠陥セルを冗長セ
ルに切り換えるためのレーザ溶断ヒューズを備えたメモ
リLSIについては、例えば特開平2−25055号公
報などに記載がある。
ヒューズは、メタルや多結晶シリコンなどの電極配線材
料で構成され、ウエハの主面に半導体素子あるいは配線
を形成する工程(ウエハプロセス)で同時に作製され
る。そして、ウエハプロセスの最終工程で行なわれるプ
ローブ検査によって欠陥セルが見出された場合には、上
記ヒューズがレーザなどで切断されることによって、欠
陥セルに対応するアドレスが冗長セルに割り付けられ
る。
ビットの救済を行なう冗長回路を備えたメモリLSIの
製造プロセスについて検討した。以下は、公知とされた
技術ではないが、発明者によって検討された技術であ
り、その概要は次のとおりである。
ウエハプロセスの最終工程でアドレス切り換え回路のヒ
ューズを切断することによって行なわれる。レーザ溶断
方式の場合、ヒューズの切断は、ウエハの上方からレー
ザを照射することによって行なわれる。そのため、ウエ
ハの主面のヒューズが形成された領域は、あらかじめヒ
ューズの上部の絶縁膜の一部を除去して開孔を形成し、
レーザのエネルギーがヒューズに到達し易くしておく必
要がある。
線の上部にファイナル・パッシベーション膜と称される
表面保護膜が形成され、さらにその上部にポリイミドの
ような耐熱性の樹脂層が塗布形成される。パッシベーシ
ョン膜は、ウエハの表面から水分などが回路に浸入する
のを防止するための保護膜で、例えばプラズマCVD法
で堆積した酸化シリコン膜や窒化シリコン膜のような緻
密な絶縁膜によって構成される。また、樹脂層は、α線
によるソフトエラーの防止、チップを封止する樹脂(モ
ールド樹脂)中のシリコンフィラーによるチップ表面の
損傷防止、パッシベーション膜とモールド樹脂との界面
の応力緩和などを目的として塗布形成される。
は、マイクロメータ(μm )オーダの厚い膜厚で形成さ
れるので、ヒューズの上部のパッシベーション膜および
樹脂層は、プローブ検査に先立って除去される。また、
ヒューズが比較的下層の導電層によって構成されている
場合は、パッシベーション膜の下層の層間絶縁膜も除去
される。
び樹脂層を除去するには、まずヒューズの上部に開孔を
設けた第1のフォトレジスト膜を樹脂層の上部に形成
し、このフォトレジスト膜をマスクにしてヒューズの上
部の樹脂層をウェットエッチングする。このフォトレジ
スト膜には、チップの外部接続端子を構成するパッド
(最上層配線の一部によって構成され、ボンディングパ
ッドとも称される)の上部にも開孔が設けられ、パッド
の上部の樹脂層が同時にエッチングされる。
した後、ヒューズの上部に開孔を設けた第2のフォトレ
ジスト膜を樹脂層の上部に形成し、このフォトレジスト
膜をマスクにしてヒューズの上部のパッシベーション膜
(および必要に応じてその下層の層間絶縁膜)をドライ
エッチングすることにより、ヒューズの上部にヒューズ
切断用の開孔を形成する。このフォトレジスト膜には、
パッドの上部にも開孔が設けられ、パッドの上部のパッ
シベーション膜が同時にエッチングされることによっ
て、パッドの表面が露出される。
ロセスは、樹脂層を除去するための第1のフォトレジス
ト膜の形成およびパッシベーション膜(とその下層の層
間絶縁膜)を除去するための第2のフォトレジスト膜の
形成という2回のフォトリソグラフィ工程を必要とする
ので、ウエハプロセスの工程数が多くなるという問題が
ある。この場合、第1のフォトレジスト膜を使って樹脂
層をウェットエッチングした後、引き続き第1のフォト
レジスト膜を使ってパッシベーション膜をドライエッチ
ングするプロセスも考えられるが、ウェットエッチング
による樹脂層の除去とドライエッチングによるパッシベ
ーション膜(およびその下層の層間絶縁膜)の除去を同
じフォトレジスト膜を使って行なうことは、エッチング
の制御性に問題が生じるため、好ましくない。
ハプロセスの工程数を増やさないようにする一つの方法
は、上記樹脂層を感光性樹脂で構成する方法である。感
光性樹脂を用いた場合のヒューズ/パッド開孔プロセス
は、まずパッシベーション膜の上部に感光性ポリイミド
などの樹脂層を塗布した後、この樹脂層を露光、現像し
てヒューズの上部およびパッドの上部に開孔を設ける。
次に、この樹脂層をマスクにしてヒューズの上部および
パッドの上部のパッシベーション膜をドライエッチング
で除去することによって、ヒューズの上部にヒューズ切
断用の開孔を形成すると同時にパッドの表面を露出させ
る。
感光性樹脂をパッシベーション膜の上部に塗布形成する
ことによって、ウエハプロセスの工程数を増やさないヒ
ューズ/パッド開孔プロセスを実現することが可能とな
る。
した場合のヒューズ/パッド開孔プロセスには、次のよ
うな問題がある。
って不良ビットが救済されたウエハは、その後、チップ
に分割されて後工程(パッケージ組立て工程)に搬送さ
れる。ウエハをチップに分割するには、ウエハの主面に
区画された複数のチップ領域の間に設けられた格子状の
スクライブ領域をダイシングブレードで切断する。とこ
ろが、ダイシングブレードは、脆性材料であるシリコン
ウエハを切断するように設計されているため、ウエハの
表面に塗布された厚い樹脂層を切断するとダイシングブ
レードの寿命が低下して交換頻度が増え、これがLSI
の製造コストを引き上げる一因となってしまう。
像してヒューズの上部およびパッドの上部に開孔を設け
る際、スクライブ領域の上部に感光性樹脂層が残らない
ようなパターンを形成したフォトマスクを使用すること
が考えられる。しかし、ウエハのスクライブ領域には、
プローブ検査を行なうためのテスティングパッドなどが
形成されたTEG(Test Element Group)が配置されるた
め、スクライブ領域が露出した感光性樹脂層をマスクに
してヒューズの上部およびパッドの上部のパッシベーシ
ョン膜(およびその下層の層間絶縁膜)をドライエッチ
ングで除去すると、マスクで覆われていないTEGがこ
のエッチングによって破壊されてしまう。
トの救済を行なう冗長回路を備えたメモリLSIの製造
プロセスにおいては、上記のような問題を解決すること
が製造コストを低減するための不可欠の課題となる。
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置において、ウエハをチップに分割する工程で使
用するダイシングブレードの寿命の低下を抑えながら、
スクライブ領域に形成されたTEGの破壊を防止するこ
とのできる技術を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
は、半導体ウエハの主面に区画された複数のチップ領域
内の第1領域に複数の半導体素子および配線を形成する
第1工程と、前記第1工程において、前記半導体素子ま
たは前記配線のいずれかを構成する第1導電層をパター
ニングすることによって、前記半導体ウエハの主面のス
クライブ領域に第1ヒューズを形成し、前記チップ領域
内の第2領域に第2ヒューズを形成する第2工程と、前
記半導体ウエハの主面に形成された最上層の導電層をパ
ターニングすることによって、前記スクライブ領域に第
1パッドを形成し、前記第1パッドと前記第1ヒューズ
とを、前記第1導電層よりも上層に形成された第2導電
層を介して電気的に接続する第3工程と、前記最上層の
導電層が形成された前記半導体ウエハの主面上にパッシ
ベーション膜を形成した後、前記パッシベーション膜が
形成された前記半導体ウエハの主面上に感光性を有する
樹脂層を形成する第4工程と、前記樹脂層を露光、現像
することによって、前記スクライブ領域に形成された前
記第1パッドの上部に第1開孔を有し、前記第2領域に
形成された前記第2ヒューズの上部に第2開孔を有する
前記樹脂層を形成する第5工程と、前記第1および第2
開孔が形成された前記樹脂層をマスクに用い、前記第1
開孔の下部の前記パッシベーション膜をエッチングする
ことによって、前記第1パッドを露出し、前記第2開孔
の下部の前記パッシベーション膜をエッチングすること
によって、前記第2ヒューズの上部の絶縁膜にヒューズ
切断用の開孔を形成する第6工程とを有し、前記樹脂層
を露光する際、前記第1ヒューズよりも上層の導電層の
パターンにAND処理を施し、さらに前記第1パッドの
開孔パターンを付加した合成パターンを前記スクライブ
領域の前記樹脂層に転写することによって、前記スクラ
イブ領域には、前記合成パターンが転写された領域のみ
に前記樹脂層を残すものである。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付し、その繰り返しの説明は省略する。
れた半導体ウエハ1の一部(1つのチップ領域1Aおよ
びその周囲のスクライブ領域SR)を示す平面図であ
る。
主面に区画されたチップ領域1Aには、多数のメモリア
レイMARYがマトリクス状に配置されている。これら
のメモリアレイMARYの一部には、製造工程で生じた
メモリアレイMARY内の欠陥セルを冗長セルに切り換
えるためのヒューズ(第2ヒューズ)Fbが形成されて
いる。また、チップ領域1Aの主面の中央部には、ワー
ドドライバWD、冗長回路RCなどの周辺回路やボンデ
ィングパッドBPが配置されている。
RにはTEGが配置され、その一部には、テスティング
パッドTPとこれに電気的に接続されたヒューズFa
(第1ヒューズ)とが形成されている。
19を用いて説明する。なお、これらの図(図16を除
く)において、左側の領域はメモリアレイ(MARY)
の一部(第1領域)、中央の領域はヒューズFbが形成
される領域(第2領域)、右側の領域はスクライブ領域
SRを示している。
結晶シリコンからなる半導体基板(ウエハ)1の主面に
素子分離溝6を形成した後、半導体基板1に不純物をイ
オン打ち込みしてp型ウエル2およびn型ウエル4を形
成する。また、メモリアレイのp型ウエル3の下部に
は、半導体基板1の他の領域に形成された入出力回路な
どからノイズが侵入するのを防ぐ目的でn型半導体領域
3を形成する。
整するための不純物、例えばBF2(フッ化ホウ素) )を
p型ウエル2およびn型ウエル4にイオン打ち込みし、
次いでp型ウエル2およびn型ウエル4の表面をHF
(フッ酸)系の洗浄液で洗浄した後、半導体基板1をウ
ェット酸化して活性領域の表面に清浄なゲート酸化膜7
を形成する。
の上部にゲート電極8(ワード線WL)を形成する。ゲ
ート電極8(ワード線WL)は、例えばn型不純物をド
ープした多結晶シリコン膜を半導体基板1上にCVD法
で堆積し、次いでその上部にWN(タングステンナイト
ライド)膜とW膜とをスパッタリング法で堆積し、さら
にその上部に窒化シリコン膜12をCVD法で堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をパタ
ーニングすることにより形成する。
打ち込みしてゲート電極8の両側のp型ウエル2にn-
型半導体領域9aを形成する。ここまでの工程により、
メモリアレイにメモリセル選択用MISFETQsが形
成される。
にCVD法で窒化シリコン膜13を堆積し、メモリアレ
イ以外の領域の窒化シリコン膜13をエッチングした
後、半導体基板1上にSOG膜16をスピン塗布する。
続いて、SOG膜16の上部に酸化シリコン膜17を堆
積し、次いでこの酸化シリコン膜17をCMP(化学的
機械研磨法)法で研磨してその表面を平坦化した後、そ
の上部に酸化シリコン膜18を堆積する。酸化シリコン
膜18は、CMP法で研磨されたときに生じた下層の酸
化シリコン膜17の表面の微細な傷を補修するために堆
積する。
用MISFETQsのn- 型半導体領域(ソース、ドレ
イン)9aの上部の酸化シリコン膜18、17を除去
し、さらにその下部の窒化シリコン膜13を除去するこ
とにより、n- 型半導体領域(ソース、ドレイン)9a
の一方の上部にコンタクトホール19を形成し、他方の
上部にコンタクトホール20を形成する。
部にプラグ21を形成する。プラグ21は、例えばn型
不純物をドープした多結晶シリコン膜をCVD法で酸化
シリコン膜18の上部に堆積した後、この多結晶シリコ
ン膜をCMP法で研磨してコンタクトホール19、20
の内部に残すことにより形成する。
18の上部に酸化シリコン膜28を堆積し、コンタクト
ホール19の上部の酸化シリコン膜28をエッチングし
てスルーホール22を形成した後、スルーホール22の
内部にプラグ35を形成する。プラグ35は、例えば酸
化シリコン膜28の上部にTiN膜およびW膜を堆積
し、CMP法を用いて酸化シリコン膜28の上部のW膜
41、TiN膜を除去することによって形成する。続い
て、酸化シリコン膜28の上部にスパッタリング法で堆
積したW膜をパターニングすることにより、メモリアレ
イにビット線BLを形成する。
上部にCVD法で酸化シリコン膜38、39を堆積した
後、酸化シリコン膜39の表面をCMP法で平坦化す
る。続いて、コンタクトホール20の上部の酸化シリコ
ン膜38、39をエッチングしてスルーホール48を形
成した後、スルーホール48の内部に多結晶シリコン膜
で構成されたプラグ49を形成する。
39の上部にCVD法で窒化シリコン膜44を堆積し、
窒化シリコン膜44の上部にCVD法で酸化シリコン膜
50を堆積した後、フォトレジスト膜(図示せず)をマ
スクにして酸化シリコン膜50およびその下部の窒化シ
リコン膜44をドライエッチングすることにより、スル
ーホール48の上部に溝73を形成する。後述する情報
蓄積用容量素子Cの下部電極45は、この溝73の内壁
に沿って形成されるので、下部電極45の表面積を大き
くして蓄積電荷量を増やすためには、酸化シリコン膜5
0を厚い膜厚で堆積する必要がある。
含む酸化シリコン膜50の上部にn型不純物をドープし
たアモルファスシリコン膜45AをCVD法で堆積す
る。このアモルファスシリコン膜45Aは、情報蓄積用
容量素子Cの下部電極材料として使用される。次に、酸
化シリコン膜50の上部のアモルファスシリコン膜45
Aをエッチバックして除去した後、溝73の内部に残っ
たアモルファスシリコン膜45Aの表面をフッ酸系のエ
ッチング液で洗浄する。続いて、減圧雰囲気中でアモル
ファスシリコン膜45Aの表面にモノシランを供給した
後、半導体基板1を熱処理してアモルファスシリコン膜
45Aを多結晶化すると共にその表面にシリコン粒を成
長させることにより、図10に示すように、表面が粗面
化された多結晶シリコン膜で構成された下部電極45を
形成する。下部電極45は、多結晶シリコン以外の導電
材料、例えばW、Ru(ルテニウム)などの高融点金属
やRuO(酸化ルテニウム)、IrO(酸化イリジウ
ム)などの導電性金属酸化物で構成することもできる。
の上部にTa2 O5 膜46を堆積し、酸化性雰囲気中で
熱処理を行なってその膜質を改善した後、Ta2 O5 膜
46の上部にTiN膜を堆積し、フォトレジスト膜(図
示せず)をマスクにしたドライエッチングでTiN膜お
よびTa2 O5 膜46をパターニングすることにより、
TiN膜からなる上部電極47と、Ta2 O5 膜46か
らなる容量絶縁膜と、多結晶シリコン膜からなる下部電
極45とで構成された情報蓄積用容量素子Cを形成す
る。
N膜(およびTa2 O5 膜46)をパターニングするこ
とにより、TiN膜からなるヒューズFbを形成する。
また、スクライブ領域SRのTiN膜(およびTa2 O
5 膜46)をパターニングすることにより、TiN膜か
らなるヒューズFaを形成する。
トキシタンタル(Ta(OC2 H5)5 )をソースガス
に用いたCVD法で堆積し、TiN膜は、例えばCVD
法とスパッタリング法とを併用して堆積する。
MISFETQsとこれに直列に接続された情報蓄積用
容量素子Cとで構成されたメモリセルが完成する。な
お、情報蓄積用容量素子Cの容量絶縁膜は、例えばBS
T、STO、BaTiO3 (チタン酸バリウム)、Pb
TiO3 (チタン酸鉛)、PZT(PbZrX Ti1-X
O3 )、PLT(PbLaX Ti1-X O3 )、PLZT
などの金属酸化物からなる高(強)誘電体膜で構成する
こともできる。また、上部電極47は、TiN膜以外の
導電膜、例えばW膜などで構成することもできる。
量素子Cの上部にCVD法で酸化シリコン膜51を堆積
し、次いでこの酸化シリコン膜51をCMP法で研磨し
てその表面を平坦化した後、その上部にCVD法で酸化
シリコン膜52を堆積する。情報蓄積用容量素子Cの上
部に堆積する絶縁膜は、一層の酸化シリコン膜51だけ
でもよい。続いて、フォトレジスト膜(図示せず)をマ
スクにしてスクライブ領域SRの酸化シリコン膜52、
51をエッチングすることにより、ヒューズFaの上部
にスルーホール55を形成した後、スルーホール55の
内部にプラグ56を形成する。プラグ56は、例えば酸
化シリコン膜52の上部にスパッタリング法でTi膜を
堆積し、さらにその上部にCVD法でTiN膜とW膜と
を堆積した後、これらの膜をエッチバックしてスルーホ
ール55の内部に残すことにより形成する。
目の配線53、54、57、58、59を形成する。第
2層目の配線53、54、57、58、59のうち、ス
クライブ領域SRに形成された配線58、59は、前記
スルーホール55を通じてヒューズFaと電気的に接続
される。第2層目の配線53、54、57、58、59
は、例えば酸化シリコン膜52の上部にスパッタリング
法でTiN膜、Al(アルミニウム)合金膜、Ti膜お
よびTiN膜を順次堆積した後、フォトレジスト膜をマ
スクにしたドライエッチングでこれらの膜をパターニン
グすることにより形成する。
線53、54、57、58、59の上部に酸化シリコン
膜60、61を堆積した後、フォトレジスト膜(図示せ
ず)をマスクにして酸化シリコン膜60、61をエッチ
ングすることにより、メモリアレイ(MARY)の配線
53の上部にスルーホール62を形成し、ヒューズ形成
領域の配線54、57の上部にスルーホール63、64
を形成し、スクライブ領域SRの配線58の上部にスル
ーホール65を形成する。
ラグ66を形成する。プラグ66は、例えば酸化シリコ
ン膜61の上部にスパッタリング法でTi膜を堆積し、
さらにその上部にCVD法でTiN膜とW膜とを堆積し
た後、これらの膜をエッチバックしてスルーホール62
〜65の内部に残すことにより形成する。
目の配線(最上層配線)67、68、69、70を形成
する。第3層目の配線67〜70のうち、メモリアレイ
(MARY)に形成された配線67は、前記スルーホー
ル62を通じて第2層目の配線53と電気的に接続さ
れ、ヒューズ形成領域に形成された配線68、69は、
前記スルーホール63、64を通じて第2層目の配線5
4、57と電気的に接続され、スクライブ領域SRに形
成された配線70は、前記スルーホール65を通じて第
2層目の配線58と電気的に接続される。
シリコン膜61の上部にスパッタリング法でTiN膜、
Al(アルミニウム)合金膜、Ti膜およびTiN膜を
順次堆積した後、フォトレジスト膜をマスクにしたドラ
イエッチングでこれらの膜をパターニングすることによ
って形成する。なお、図14は、スルーホール65、第
2層目の配線58およびスルーホール55を介してヒュ
ーズFaと電気的に接続された第3層目の配線70を示
すスクライブ領域SRの拡大断面図である。
線(最上層配線)67〜70の上部にパッシベーション
膜71を堆積する。パッシベーション膜71は、例えば
プラズマCVD法で堆積した酸化シリコン膜と窒化シリ
コン膜の積層膜によって構成される。
光性ポリイミド樹脂を塗布し、次いで所定のパターンを
形成したフォトマスクを使って感光性ポリイミド樹脂を
露光した後、現像を行なうことにより、パッシベーショ
ン膜71の上部に所定の領域が開孔された樹脂層72を
形成する。
ヒューズ形成領域に形成されたヒューズFbの上部に開
孔(第1開孔)73が形成される。また、図示は省略す
るが、上記樹脂層72は、チップ領域1A内のボンディ
ングパッドBPが形成される領域(図1参照)の上部に
も開孔が形成される。
た樹脂層72のパターンを示す平面図、図17は、図1
6のa−a' 線に沿った断面図である。
層72は、ヒューズFaよりも上層の導電層、すなわち
スルーホール55の内部に形成されたプラグ56、第2
層配線58、59、スルーホール65の内部に形成され
たプラグ66および第3層配線70の上部のみに形成さ
れており、他の領域には形成されていない。また、第3
層配線70の端部を覆う樹脂層72には、テスティング
パッドTPを形成するための開孔74が形成される。
ューズFaよりも上層の導電層、すなわちプラグ56、
第2層配線58、59、プラグ66および第3層配線7
0のパターンにAND処理を施し、これに上記テスティ
ングパッドTPを形成するための開孔74パターンを付
加した合成パターンを作製し、この合成パターンをフォ
トマスクに形成して感光性ポリイミド樹脂を露光、現像
することによって形成することができる。また、この合
成パターンを作製する際は、上記プラグ56、第2層配
線58、59、プラグ66、第3層配線70および開孔
74といった異なる導電層間の合わせずれを考慮し、こ
れらの合わせずれに相当する量だけ拡大(ブローデン)
処理した合成パターンを作製することが望ましい。
樹脂層72をマスクにしてパッシベーション膜71をド
ライエッチングすることにより、スクライブ領域SRに
テスティングパッドTPを形成する。またこのとき同時
に、チップ領域1A内にボンディングパッドBPを形成
し、ヒューズ形成領域に形成された欠陥救済用のヒュー
ズFbの上部に開孔75を形成する。
ーション膜71およびその下層の絶縁膜も同時にエッチ
ングされて削られるが、プラグ56、第2層配線58、
59、プラグ66および第3層配線70の上部は樹脂層
72で覆われているので、これらの導電層がエッチング
により破壊されることはない。また、このエッチング
は、ヒューズ形成領域に形成された欠陥救済用のヒュー
ズFbの上部の絶縁膜がある程度薄くなった時点で停止
されるので、ヒューズFbと同層のヒューズFaがこの
エッチングで削られることもない。
ルが検出された場合は、ヒューズ形成領域に形成された
欠陥救済用のヒューズFbに開孔75を通じてレーザを
照射し、ヒューズFbを切断して冗長回路に切り換える
ことにより欠陥セルの救済を行なう。
Rをダイシングブレードで切断することによって、半導
体ウエハ1をチップに分割する。その際、スクライブ領
域SRには、TEGを構成する導電層の上部のみにしか
樹脂層72が形成されていないので、ダイシングブレー
ドの寿命の低下を抑えることができる。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
の上部電極材料を使ってヒューズを形成したが、例えば
低抵抗単結晶シリコン、高融点金属シリサイドなど、他
の電極配線材料を使ってヒューズを形成する場合に適用
できることは勿論である。また、DRAM以外のメモリ
LSI(SRAM、不揮発性メモリなど)のヒューズ開
孔プロセスに適用できることはいうまでもない。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
る工程で使用するダイシングブレードの寿命の低下を抑
えながら、スクライブ領域に形成されたTEGの破壊を
防止することができる。また、ウエハの表面に塗布する
樹脂層を感光性樹脂で構成することにより、ウエハプロ
セスの工程数を低減することができる。従って、これら
により、半導体集積回路装置の製造コストを低減するこ
とが可能となる。
れた半導体ウエハ1の一部を示す平面図である。
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
ターンを示す平面図である。
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
Claims (9)
- 【請求項1】 半導体ウエハの主面に区画された複数の
チップ領域内の第1領域に複数の半導体素子および配線
を形成する第1工程と、 前記第1工程において、前記半導体素子または前記配線
のいずれかを構成する第1導電層をパターニングするこ
とによって、前記半導体ウエハの主面のスクライブ領域
に第1ヒューズを形成し、前記チップ領域内の第2領域
に第2ヒューズを形成する第2工程と、 前記半導体ウエハの主面に形成された最上層の導電層を
パターニングすることによって、前記スクライブ領域に
第1パッドを形成し、前記第1パッドと前記第1ヒュー
ズとを、前記第1導電層よりも上層に形成された第2導
電層を介して電気的に接続する第3工程と、 前記最上層の導電層が形成された前記半導体ウエハの主
面上にパッシベーション膜を形成した後、前記パッシベ
ーション膜が形成された前記半導体ウエハの主面上に感
光性を有する樹脂層を形成する第4工程と、 前記樹脂層を露光、現像することによって、前記スクラ
イブ領域に形成された前記第1パッドの上部に第1開孔
を有し、前記第2領域に形成された前記第2ヒューズの
上部に第2開孔を有する前記樹脂層を形成する第5工程
と、 前記第1および第2開孔が形成された前記樹脂層をマス
クに用い、前記第1開孔の下部の前記パッシベーション
膜をエッチングすることによって、前記第1パッドを露
出し、前記第2開孔の下部の前記パッシベーション膜を
エッチングすることによって、前記第2ヒューズの上部
の絶縁膜にヒューズ切断用の開孔を形成する第6工程と
を有し、 前記樹脂層を露光する際、前記第1ヒューズよりも上層
の導電層のパターンにAND処理を施し、さらに前記第
1パッドの開孔パターンを付加した合成パターンを前記
スクライブ領域の前記樹脂層に転写することによって、
前記スクライブ領域には、前記合成パターンが転写され
た領域のみに前記樹脂層を残すことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項2】 請求項1記載の半導体集積回路装置の製
造方法であって、前記第2ヒューズは、欠陥救済用のヒ
ューズであることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項3】 請求項1記載の半導体集積回路装置の製
造方法であって、前記第2ヒューズは、レーザ照射によ
って溶断されるヒューズであることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項4】 請求項1記載の半導体集積回路装置の製
造方法であって、前記第1パッドにプローブを当てて前
記第1ヒューズの電気特性検査を行なうことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項5】 請求項1記載の半導体集積回路装置の製
造方法であって、ダイシングブレードを使って前記スク
ライブ領域をダイシングすることにより、前記半導体ウ
エハをチップに分割することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項6】 請求項1記載の半導体集積回路装置の製
造方法であって、前記スクライブ領域にTEGを形成す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項7】 請求項1記載の半導体集積回路装置の製
造方法であって、前記合成パターンを前記第1ヒューズ
よりも上層の導電層のパターンの合わせずれ量に相当す
る分だけ拡大することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項8】 請求項1記載の半導体集積回路装置の製
造方法であって、前記樹脂層は、感光性ポリイミド樹脂
からなることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項9】 請求項1記載の半導体集積回路装置の製
造方法であって、前記第1導電層は、容量素子の電極材
料であることを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25160998A JP4322330B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置の製造方法 |
KR1019990036295A KR20000022792A (ko) | 1998-09-04 | 1999-08-30 | 반도체 집적회로장치와 그 제조방법 |
US09/390,682 US6372554B1 (en) | 1998-09-04 | 1999-09-07 | Semiconductor integrated circuit device and method for production of the same |
TW088115300A TW463320B (en) | 1998-09-04 | 2000-03-02 | Manufacturing method for semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25160998A JP4322330B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000082746A true JP2000082746A (ja) | 2000-03-21 |
JP4322330B2 JP4322330B2 (ja) | 2009-08-26 |
Family
ID=17225371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25160998A Expired - Fee Related JP4322330B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6372554B1 (ja) |
JP (1) | JP4322330B2 (ja) |
KR (1) | KR20000022792A (ja) |
TW (1) | TW463320B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114975485A (zh) * | 2022-06-14 | 2022-08-30 | 福建华佳彩有限公司 | 一种改善金属氧化物绝缘层氧化硅龟裂及针孔的制备方法 |
Families Citing this family (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3566133B2 (ja) * | 1999-05-11 | 2004-09-15 | セイコーインスツルメンツ株式会社 | 半導体装置の製造方法 |
US6611010B2 (en) * | 1999-12-03 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
US6838367B1 (en) * | 2000-08-24 | 2005-01-04 | Micron Technology, Inc. | Method for simultaneous formation of fuse and capacitor plate and resulting structure |
JP3977578B2 (ja) * | 2000-09-14 | 2007-09-19 | 株式会社東芝 | 半導体装置および製造方法 |
US6642084B2 (en) * | 2001-01-05 | 2003-11-04 | Micron Technology, Inc. | Methods for forming aligned fuses disposed in an integrated circuit |
JP3983996B2 (ja) * | 2001-04-23 | 2007-09-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US20040159906A1 (en) * | 2002-05-01 | 2004-08-19 | Shingo Hashimoto | Semiconductor device and blowout method of fuse |
JP2003023138A (ja) | 2001-07-10 | 2003-01-24 | Toshiba Corp | メモリチップ及びこれを用いたcocデバイス、並びに、これらの製造方法 |
JP2003229480A (ja) * | 2002-02-01 | 2003-08-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
KR100466984B1 (ko) * | 2002-05-15 | 2005-01-24 | 삼성전자주식회사 | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 |
US6897110B1 (en) * | 2002-11-26 | 2005-05-24 | Advanced Micro Devices, Inc. | Method of protecting a memory array from charge damage during fabrication |
US20050023260A1 (en) * | 2003-01-10 | 2005-02-03 | Shinya Takyu | Semiconductor wafer dividing apparatus and semiconductor device manufacturing method |
KR20040069665A (ko) * | 2003-01-30 | 2004-08-06 | 주식회사 하이닉스반도체 | 에스램 셀 및 그의 제조방법 |
US7125781B2 (en) | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
US7067385B2 (en) * | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
US7387939B2 (en) * | 2004-07-19 | 2008-06-17 | Micron Technology, Inc. | Methods of forming semiconductor structures and capacitor devices |
KR20060009444A (ko) * | 2004-07-22 | 2006-02-01 | 삼성전자주식회사 | 반도체 소자의 배선 및 그 형성방법. |
US7202127B2 (en) * | 2004-08-27 | 2007-04-10 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US7439152B2 (en) * | 2004-08-27 | 2008-10-21 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US20060046055A1 (en) * | 2004-08-30 | 2006-03-02 | Nan Ya Plastics Corporation | Superfine fiber containing grey dope dyed component and the fabric made of the same |
US7547945B2 (en) * | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
KR100629357B1 (ko) * | 2004-11-29 | 2006-09-29 | 삼성전자주식회사 | 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법 |
US7320911B2 (en) * | 2004-12-06 | 2008-01-22 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
US7477130B2 (en) * | 2005-01-28 | 2009-01-13 | Littelfuse, Inc. | Dual fuse link thin film fuse |
US7557015B2 (en) * | 2005-03-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
EP1722466A1 (en) * | 2005-05-13 | 2006-11-15 | STMicroelectronics S.r.l. | Method and relative circuit for generating a control voltage of a synchronous rectifier |
US7517753B2 (en) * | 2005-05-18 | 2009-04-14 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
US7544563B2 (en) * | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
JP2006344635A (ja) * | 2005-06-07 | 2006-12-21 | Matsushita Electric Ind Co Ltd | 評価用半導体装置 |
US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
US7199005B2 (en) * | 2005-08-02 | 2007-04-03 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
US7867851B2 (en) * | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
KR100790974B1 (ko) * | 2005-12-01 | 2008-01-02 | 삼성전자주식회사 | 퓨즈 포커스 디텍터를 구비한 반도체 소자 및 그 제조방법과 이를 이용한 레이저 리페어 방법 |
US7700441B2 (en) * | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
US7557013B2 (en) * | 2006-04-10 | 2009-07-07 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
KR100791340B1 (ko) * | 2006-09-04 | 2008-01-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US7589995B2 (en) | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
US7902081B2 (en) * | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
US7785962B2 (en) | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US7682924B2 (en) | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US8388851B2 (en) * | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
KR101043832B1 (ko) * | 2008-03-11 | 2011-06-22 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
US7759193B2 (en) * | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
US8754508B2 (en) * | 2012-08-29 | 2014-06-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure to increase resistance to electromigration |
EP3821279A4 (en) * | 2018-07-12 | 2022-03-16 | Shenzhen Xpectvision Technology Co., Ltd. | RADIATION DETECTOR MANUFACTURING METHODS |
CN115802745B (zh) * | 2022-11-21 | 2024-05-17 | 长鑫存储技术有限公司 | 半导体器件的制作方法、半导体器件以及dram |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0225055A (ja) | 1988-07-13 | 1990-01-26 | Hitachi Ltd | 半導体記憶装置 |
JP2713178B2 (ja) * | 1994-08-01 | 1998-02-16 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
JPH0951038A (ja) * | 1995-08-07 | 1997-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JP3402029B2 (ja) * | 1995-11-30 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
TW442923B (en) * | 1998-03-20 | 2001-06-23 | Nanya Technology Corp | Manufacturing method of DRAM comprising redundancy circuit region |
US6124165A (en) * | 1999-05-26 | 2000-09-26 | Vanguard International Semiconductor Corporation | Method for making openings in a passivation layer over polycide fuses using a single mask while forming reliable tungsten via plugs on DRAMs |
US6180503B1 (en) * | 1999-07-29 | 2001-01-30 | Vanguard International Semiconductor Corporation | Passivation layer etching process for memory arrays with fusible links |
-
1998
- 1998-09-04 JP JP25160998A patent/JP4322330B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-30 KR KR1019990036295A patent/KR20000022792A/ko not_active Application Discontinuation
- 1999-09-07 US US09/390,682 patent/US6372554B1/en not_active Expired - Lifetime
-
2000
- 2000-03-02 TW TW088115300A patent/TW463320B/zh active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114975485A (zh) * | 2022-06-14 | 2022-08-30 | 福建华佳彩有限公司 | 一种改善金属氧化物绝缘层氧化硅龟裂及针孔的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
US6372554B1 (en) | 2002-04-16 |
JP4322330B2 (ja) | 2009-08-26 |
TW463320B (en) | 2001-11-11 |
KR20000022792A (ko) | 2000-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4322330B2 (ja) | 半導体集積回路装置の製造方法 | |
JP3236001B2 (ja) | 半導体装置のコンタクト製造方法 | |
JP3402029B2 (ja) | 半導体装置の製造方法 | |
US20070275555A1 (en) | Method of forming an electrical contact in a semiconductor device using an improved self-aligned contact (SAC) process | |
KR100425452B1 (ko) | 반도체 소자의 리페어 퓨즈 개구 방법 | |
US7893465B2 (en) | Semiconductor device and method of manufacturing same | |
US7141471B2 (en) | Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device | |
US20080001250A1 (en) | Semiconductor device and fabrication method therefor | |
US6017824A (en) | Passivation etching procedure, using a polysilicon stop layer, for repairing embedded DRAM cells | |
US6174753B1 (en) | Mask reduction process with a method of forming a raised fuse and a fuse window with sidewall passivation | |
US8253254B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2000332114A (ja) | 半導体集積回路装置の製造方法 | |
US7084055B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
US6228690B1 (en) | Method of manufacturing fuse element used in memory device and fuse element | |
KR100690983B1 (ko) | 반도체장치의 퓨즈 및 캐패시터 형성방법 | |
US20230389285A1 (en) | Semiconductor device and semiconductor chip with programmable feature | |
JP4672439B2 (ja) | 半導体装置の製造方法 | |
JPH1187647A (ja) | 半導体集積回路装置およびその製造方法 | |
KR100436129B1 (ko) | 반도체소자의 리페어방법 | |
JP2003086709A (ja) | 半導体集積回路装置 | |
KR101116350B1 (ko) | 반도체 소자 제조방법 | |
KR100833588B1 (ko) | 반도체 소자의 제조방법 | |
KR20020024919A (ko) | 반도체소자의 퓨즈박스 제조 방법 | |
JPH10125868A (ja) | 半導体集積回路装置およびその製造方法ならびに半導体集積回路装置の救済方法 | |
KR20020005853A (ko) | 반도체 집적회로의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050829 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060710 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090123 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090512 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090603 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |