JP2000082746A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 239000011347 resin Substances 0.000 claims abstract description 58
- 229920005989 resin Polymers 0.000 claims abstract description 58
- 238000012360 testing method Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 45
- 238000002161 passivation Methods 0.000 claims description 33
- 238000005520 cutting process Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 10
- 230000007547 defect Effects 0.000 claims description 8
- 239000002131 composite material Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000009719 polyimide resin Substances 0.000 claims description 4
- 239000000523 sample Substances 0.000 claims description 4
- 239000007772 electrode material Substances 0.000 claims description 3
- 230000002950 deficient Effects 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 79
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 45
- 229910052814 silicon oxide Inorganic materials 0.000 description 45
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 238000003860 storage Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000457 iridium oxide Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 101000831940 Homo sapiens Stathmin Proteins 0.000 description 1
- 229910020684 PbZr Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 102100024237 Stathmin Human genes 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- HSXKFDGTKKAEHL-UHFFFAOYSA-N tantalum(v) ethoxide Chemical compound [Ta+5].CC[O-].CC[O-].CC[O-].CC[O-].CC[O-] HSXKFDGTKKAEHL-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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-
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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Abstract
(57)【要約】
【課題】 ヒューズの切断によって不良ビットの救済を
行なう冗長回路を備えたメモリＬＳＩの製造コストを低
減する。 【解決手段】 ＴＥＧ領域に形成されたヒューズＦａよ
りも上層の導電層のパターンにＡＮＤ処理を施し、さら
に前記ヒューズＦａに接続されたテスティングパッドＴ
Ｐの開孔パターンを付加した合成パターンを半導体ウエ
ハ１の表面に塗布した感光性樹脂に転写することによっ
て、スクライブ領域には、上記合成パターンが転写され
た領域のみに樹脂層７２を残すようにする。
行なう冗長回路を備えたメモリＬＳＩの製造コストを低
減する。 【解決手段】 ＴＥＧ領域に形成されたヒューズＦａよ
りも上層の導電層のパターンにＡＮＤ処理を施し、さら
に前記ヒューズＦａに接続されたテスティングパッドＴ
Ｐの開孔パターンを付加した合成パターンを半導体ウエ
ハ１の表面に塗布した感光性樹脂に転写することによっ
て、スクライブ領域には、上記合成パターンが転写され
た領域のみに樹脂層７２を残すようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ヒューズの切断によって不
良ビットの救済を行なう冗長回路を備えた半導体集積回
路装置の製造に適用して有効な技術に関する。
置の製造技術に関し、特に、ヒューズの切断によって不
良ビットの救済を行なう冗長回路を備えた半導体集積回
路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry) などのメモリＬＳＩは、製造工程で生じた欠陥を救
済するための冗長機能を備えることによって、製造歩留
まりの向上を図っている。
ry) などのメモリＬＳＩは、製造工程で生じた欠陥を救
済するための冗長機能を備えることによって、製造歩留
まりの向上を図っている。
【０００３】これは、回路の一部にあらかじめスペアの
行や列（冗長回路）を用意しておき、メモリアレイ内の
欠陥セル（不良ビット）にアドレス信号が入ったときに
スペアの行や列を選択することによって、回路の一部に
不良箇所が発生してもチップ全体としては不良とならな
いようにする不良救済機能である。
行や列（冗長回路）を用意しておき、メモリアレイ内の
欠陥セル（不良ビット）にアドレス信号が入ったときに
スペアの行や列を選択することによって、回路の一部に
不良箇所が発生してもチップ全体としては不良とならな
いようにする不良救済機能である。
【０００４】不良箇所とスペア箇所との切り換えは、ア
ドレス切り換え回路に接続されたヒューズを切断するこ
とによって行なわれる。ヒューズの切断には、電流溶断
方式やレーザ溶断方式などが採用されているが、置換プ
ログラムの自由度が高く、面積効率上も有利なレーザ溶
断方式が主に採用されている。なお、欠陥セルを冗長セ
ルに切り換えるためのレーザ溶断ヒューズを備えたメモ
リＬＳＩについては、例えば特開平２−２５０５５号公
報などに記載がある。
ドレス切り換え回路に接続されたヒューズを切断するこ
とによって行なわれる。ヒューズの切断には、電流溶断
方式やレーザ溶断方式などが採用されているが、置換プ
ログラムの自由度が高く、面積効率上も有利なレーザ溶
断方式が主に採用されている。なお、欠陥セルを冗長セ
ルに切り換えるためのレーザ溶断ヒューズを備えたメモ
リＬＳＩについては、例えば特開平２−２５０５５号公
報などに記載がある。
【０００５】
【発明が解決しようとする課題】上記した欠陥救済用の
ヒューズは、メタルや多結晶シリコンなどの電極配線材
料で構成され、ウエハの主面に半導体素子あるいは配線
を形成する工程（ウエハプロセス）で同時に作製され
る。そして、ウエハプロセスの最終工程で行なわれるプ
ローブ検査によって欠陥セルが見出された場合には、上
記ヒューズがレーザなどで切断されることによって、欠
陥セルに対応するアドレスが冗長セルに割り付けられ
る。
ヒューズは、メタルや多結晶シリコンなどの電極配線材
料で構成され、ウエハの主面に半導体素子あるいは配線
を形成する工程（ウエハプロセス）で同時に作製され
る。そして、ウエハプロセスの最終工程で行なわれるプ
ローブ検査によって欠陥セルが見出された場合には、上
記ヒューズがレーザなどで切断されることによって、欠
陥セルに対応するアドレスが冗長セルに割り付けられ
る。
【０００６】本発明者は、ヒューズの切断によって不良
ビットの救済を行なう冗長回路を備えたメモリＬＳＩの
製造プロセスについて検討した。以下は、公知とされた
技術ではないが、発明者によって検討された技術であ
り、その概要は次のとおりである。
ビットの救済を行なう冗長回路を備えたメモリＬＳＩの
製造プロセスについて検討した。以下は、公知とされた
技術ではないが、発明者によって検討された技術であ
り、その概要は次のとおりである。
【０００７】前記のように、メモリセルの欠陥救済は、
ウエハプロセスの最終工程でアドレス切り換え回路のヒ
ューズを切断することによって行なわれる。レーザ溶断
方式の場合、ヒューズの切断は、ウエハの上方からレー
ザを照射することによって行なわれる。そのため、ウエ
ハの主面のヒューズが形成された領域は、あらかじめヒ
ューズの上部の絶縁膜の一部を除去して開孔を形成し、
レーザのエネルギーがヒューズに到達し易くしておく必
要がある。
ウエハプロセスの最終工程でアドレス切り換え回路のヒ
ューズを切断することによって行なわれる。レーザ溶断
方式の場合、ヒューズの切断は、ウエハの上方からレー
ザを照射することによって行なわれる。そのため、ウエ
ハの主面のヒューズが形成された領域は、あらかじめヒ
ューズの上部の絶縁膜の一部を除去して開孔を形成し、
レーザのエネルギーがヒューズに到達し易くしておく必
要がある。
【０００８】ウエハの表面は、通常、最上層のメタル配
線の上部にファイナル・パッシベーション膜と称される
表面保護膜が形成され、さらにその上部にポリイミドの
ような耐熱性の樹脂層が塗布形成される。パッシベーシ
ョン膜は、ウエハの表面から水分などが回路に浸入する
のを防止するための保護膜で、例えばプラズマＣＶＤ法
で堆積した酸化シリコン膜や窒化シリコン膜のような緻
密な絶縁膜によって構成される。また、樹脂層は、α線
によるソフトエラーの防止、チップを封止する樹脂（モ
ールド樹脂）中のシリコンフィラーによるチップ表面の
損傷防止、パッシベーション膜とモールド樹脂との界面
の応力緩和などを目的として塗布形成される。
線の上部にファイナル・パッシベーション膜と称される
表面保護膜が形成され、さらにその上部にポリイミドの
ような耐熱性の樹脂層が塗布形成される。パッシベーシ
ョン膜は、ウエハの表面から水分などが回路に浸入する
のを防止するための保護膜で、例えばプラズマＣＶＤ法
で堆積した酸化シリコン膜や窒化シリコン膜のような緻
密な絶縁膜によって構成される。また、樹脂層は、α線
によるソフトエラーの防止、チップを封止する樹脂（モ
ールド樹脂）中のシリコンフィラーによるチップ表面の
損傷防止、パッシベーション膜とモールド樹脂との界面
の応力緩和などを目的として塗布形成される。
【０００９】上記したパッシベーション膜および樹脂層
は、マイクロメータ（μm ）オーダの厚い膜厚で形成さ
れるので、ヒューズの上部のパッシベーション膜および
樹脂層は、プローブ検査に先立って除去される。また、
ヒューズが比較的下層の導電層によって構成されている
場合は、パッシベーション膜の下層の層間絶縁膜も除去
される。
は、マイクロメータ（μm ）オーダの厚い膜厚で形成さ
れるので、ヒューズの上部のパッシベーション膜および
樹脂層は、プローブ検査に先立って除去される。また、
ヒューズが比較的下層の導電層によって構成されている
場合は、パッシベーション膜の下層の層間絶縁膜も除去
される。
【００１０】ヒューズの上部のパッシベーション膜およ
び樹脂層を除去するには、まずヒューズの上部に開孔を
設けた第１のフォトレジスト膜を樹脂層の上部に形成
し、このフォトレジスト膜をマスクにしてヒューズの上
部の樹脂層をウェットエッチングする。このフォトレジ
スト膜には、チップの外部接続端子を構成するパッド
（最上層配線の一部によって構成され、ボンディングパ
ッドとも称される）の上部にも開孔が設けられ、パッド
の上部の樹脂層が同時にエッチングされる。
び樹脂層を除去するには、まずヒューズの上部に開孔を
設けた第１のフォトレジスト膜を樹脂層の上部に形成
し、このフォトレジスト膜をマスクにしてヒューズの上
部の樹脂層をウェットエッチングする。このフォトレジ
スト膜には、チップの外部接続端子を構成するパッド
（最上層配線の一部によって構成され、ボンディングパ
ッドとも称される）の上部にも開孔が設けられ、パッド
の上部の樹脂層が同時にエッチングされる。
【００１１】次に、上記第１のフォトレジスト膜を除去
した後、ヒューズの上部に開孔を設けた第２のフォトレ
ジスト膜を樹脂層の上部に形成し、このフォトレジスト
膜をマスクにしてヒューズの上部のパッシベーション膜
（および必要に応じてその下層の層間絶縁膜）をドライ
エッチングすることにより、ヒューズの上部にヒューズ
切断用の開孔を形成する。このフォトレジスト膜には、
パッドの上部にも開孔が設けられ、パッドの上部のパッ
シベーション膜が同時にエッチングされることによっ
て、パッドの表面が露出される。
した後、ヒューズの上部に開孔を設けた第２のフォトレ
ジスト膜を樹脂層の上部に形成し、このフォトレジスト
膜をマスクにしてヒューズの上部のパッシベーション膜
（および必要に応じてその下層の層間絶縁膜）をドライ
エッチングすることにより、ヒューズの上部にヒューズ
切断用の開孔を形成する。このフォトレジスト膜には、
パッドの上部にも開孔が設けられ、パッドの上部のパッ
シベーション膜が同時にエッチングされることによっ
て、パッドの表面が露出される。
【００１２】しかし、上記したヒューズ／パッド開孔プ
ロセスは、樹脂層を除去するための第１のフォトレジス
ト膜の形成およびパッシベーション膜（とその下層の層
間絶縁膜）を除去するための第２のフォトレジスト膜の
形成という２回のフォトリソグラフィ工程を必要とする
ので、ウエハプロセスの工程数が多くなるという問題が
ある。この場合、第１のフォトレジスト膜を使って樹脂
層をウェットエッチングした後、引き続き第１のフォト
レジスト膜を使ってパッシベーション膜をドライエッチ
ングするプロセスも考えられるが、ウェットエッチング
による樹脂層の除去とドライエッチングによるパッシベ
ーション膜（およびその下層の層間絶縁膜）の除去を同
じフォトレジスト膜を使って行なうことは、エッチング
の制御性に問題が生じるため、好ましくない。
ロセスは、樹脂層を除去するための第１のフォトレジス
ト膜の形成およびパッシベーション膜（とその下層の層
間絶縁膜）を除去するための第２のフォトレジスト膜の
形成という２回のフォトリソグラフィ工程を必要とする
ので、ウエハプロセスの工程数が多くなるという問題が
ある。この場合、第１のフォトレジスト膜を使って樹脂
層をウェットエッチングした後、引き続き第１のフォト
レジスト膜を使ってパッシベーション膜をドライエッチ
ングするプロセスも考えられるが、ウェットエッチング
による樹脂層の除去とドライエッチングによるパッシベ
ーション膜（およびその下層の層間絶縁膜）の除去を同
じフォトレジスト膜を使って行なうことは、エッチング
の制御性に問題が生じるため、好ましくない。
【００１３】エッチングの制御性を損なわず、かつウエ
ハプロセスの工程数を増やさないようにする一つの方法
は、上記樹脂層を感光性樹脂で構成する方法である。感
光性樹脂を用いた場合のヒューズ／パッド開孔プロセス
は、まずパッシベーション膜の上部に感光性ポリイミド
などの樹脂層を塗布した後、この樹脂層を露光、現像し
てヒューズの上部およびパッドの上部に開孔を設ける。
次に、この樹脂層をマスクにしてヒューズの上部および
パッドの上部のパッシベーション膜をドライエッチング
で除去することによって、ヒューズの上部にヒューズ切
断用の開孔を形成すると同時にパッドの表面を露出させ
る。
ハプロセスの工程数を増やさないようにする一つの方法
は、上記樹脂層を感光性樹脂で構成する方法である。感
光性樹脂を用いた場合のヒューズ／パッド開孔プロセス
は、まずパッシベーション膜の上部に感光性ポリイミド
などの樹脂層を塗布した後、この樹脂層を露光、現像し
てヒューズの上部およびパッドの上部に開孔を設ける。
次に、この樹脂層をマスクにしてヒューズの上部および
パッドの上部のパッシベーション膜をドライエッチング
で除去することによって、ヒューズの上部にヒューズ切
断用の開孔を形成すると同時にパッドの表面を露出させ
る。
【００１４】このように、通常の非感光性樹脂に代えて
感光性樹脂をパッシベーション膜の上部に塗布形成する
ことによって、ウエハプロセスの工程数を増やさないヒ
ューズ／パッド開孔プロセスを実現することが可能とな
る。
感光性樹脂をパッシベーション膜の上部に塗布形成する
ことによって、ウエハプロセスの工程数を増やさないヒ
ューズ／パッド開孔プロセスを実現することが可能とな
る。
【００１５】ところが、上記のような感光性樹脂を使用
した場合のヒューズ／パッド開孔プロセスには、次のよ
うな問題がある。
した場合のヒューズ／パッド開孔プロセスには、次のよ
うな問題がある。
【００１６】すなわち、ヒューズが切断されることによ
って不良ビットが救済されたウエハは、その後、チップ
に分割されて後工程（パッケージ組立て工程）に搬送さ
れる。ウエハをチップに分割するには、ウエハの主面に
区画された複数のチップ領域の間に設けられた格子状の
スクライブ領域をダイシングブレードで切断する。とこ
ろが、ダイシングブレードは、脆性材料であるシリコン
ウエハを切断するように設計されているため、ウエハの
表面に塗布された厚い樹脂層を切断するとダイシングブ
レードの寿命が低下して交換頻度が増え、これがＬＳＩ
の製造コストを引き上げる一因となってしまう。
って不良ビットが救済されたウエハは、その後、チップ
に分割されて後工程（パッケージ組立て工程）に搬送さ
れる。ウエハをチップに分割するには、ウエハの主面に
区画された複数のチップ領域の間に設けられた格子状の
スクライブ領域をダイシングブレードで切断する。とこ
ろが、ダイシングブレードは、脆性材料であるシリコン
ウエハを切断するように設計されているため、ウエハの
表面に塗布された厚い樹脂層を切断するとダイシングブ
レードの寿命が低下して交換頻度が増え、これがＬＳＩ
の製造コストを引き上げる一因となってしまう。
【００１７】その対策として、感光性樹脂層を露光、現
像してヒューズの上部およびパッドの上部に開孔を設け
る際、スクライブ領域の上部に感光性樹脂層が残らない
ようなパターンを形成したフォトマスクを使用すること
が考えられる。しかし、ウエハのスクライブ領域には、
プローブ検査を行なうためのテスティングパッドなどが
形成されたＴＥＧ(Test Element Group)が配置されるた
め、スクライブ領域が露出した感光性樹脂層をマスクに
してヒューズの上部およびパッドの上部のパッシベーシ
ョン膜（およびその下層の層間絶縁膜）をドライエッチ
ングで除去すると、マスクで覆われていないＴＥＧがこ
のエッチングによって破壊されてしまう。
像してヒューズの上部およびパッドの上部に開孔を設け
る際、スクライブ領域の上部に感光性樹脂層が残らない
ようなパターンを形成したフォトマスクを使用すること
が考えられる。しかし、ウエハのスクライブ領域には、
プローブ検査を行なうためのテスティングパッドなどが
形成されたＴＥＧ(Test Element Group)が配置されるた
め、スクライブ領域が露出した感光性樹脂層をマスクに
してヒューズの上部およびパッドの上部のパッシベーシ
ョン膜（およびその下層の層間絶縁膜）をドライエッチ
ングで除去すると、マスクで覆われていないＴＥＧがこ
のエッチングによって破壊されてしまう。
【００１８】従って、ヒューズの切断によって不良ビッ
トの救済を行なう冗長回路を備えたメモリＬＳＩの製造
プロセスにおいては、上記のような問題を解決すること
が製造コストを低減するための不可欠の課題となる。
トの救済を行なう冗長回路を備えたメモリＬＳＩの製造
プロセスにおいては、上記のような問題を解決すること
が製造コストを低減するための不可欠の課題となる。
【００１９】本発明の目的は、ヒューズの切断によって
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置において、ウエハをチップに分割する工程で使
用するダイシングブレードの寿命の低下を抑えながら、
スクライブ領域に形成されたＴＥＧの破壊を防止するこ
とのできる技術を提供することにある。
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置において、ウエハをチップに分割する工程で使
用するダイシングブレードの寿命の低下を抑えながら、
スクライブ領域に形成されたＴＥＧの破壊を防止するこ
とのできる技術を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２２】本発明の半導体集積回路装置の製造方法
は、半導体ウエハの主面に区画された複数のチップ領域
内の第１領域に複数の半導体素子および配線を形成する
第１工程と、前記第１工程において、前記半導体素子ま
たは前記配線のいずれかを構成する第１導電層をパター
ニングすることによって、前記半導体ウエハの主面のス
クライブ領域に第１ヒューズを形成し、前記チップ領域
内の第２領域に第２ヒューズを形成する第２工程と、前
記半導体ウエハの主面に形成された最上層の導電層をパ
ターニングすることによって、前記スクライブ領域に第
１パッドを形成し、前記第１パッドと前記第１ヒューズ
とを、前記第１導電層よりも上層に形成された第２導電
層を介して電気的に接続する第３工程と、前記最上層の
導電層が形成された前記半導体ウエハの主面上にパッシ
ベーション膜を形成した後、前記パッシベーション膜が
形成された前記半導体ウエハの主面上に感光性を有する
樹脂層を形成する第４工程と、前記樹脂層を露光、現像
することによって、前記スクライブ領域に形成された前
記第１パッドの上部に第１開孔を有し、前記第２領域に
形成された前記第２ヒューズの上部に第２開孔を有する
前記樹脂層を形成する第５工程と、前記第１および第２
開孔が形成された前記樹脂層をマスクに用い、前記第１
開孔の下部の前記パッシベーション膜をエッチングする
ことによって、前記第１パッドを露出し、前記第２開孔
の下部の前記パッシベーション膜をエッチングすること
によって、前記第２ヒューズの上部の絶縁膜にヒューズ
切断用の開孔を形成する第６工程とを有し、前記樹脂層
を露光する際、前記第１ヒューズよりも上層の導電層の
パターンにＡＮＤ処理を施し、さらに前記第１パッドの
開孔パターンを付加した合成パターンを前記スクライブ
領域の前記樹脂層に転写することによって、前記スクラ
イブ領域には、前記合成パターンが転写された領域のみ
に前記樹脂層を残すものである。
は、半導体ウエハの主面に区画された複数のチップ領域
内の第１領域に複数の半導体素子および配線を形成する
第１工程と、前記第１工程において、前記半導体素子ま
たは前記配線のいずれかを構成する第１導電層をパター
ニングすることによって、前記半導体ウエハの主面のス
クライブ領域に第１ヒューズを形成し、前記チップ領域
内の第２領域に第２ヒューズを形成する第２工程と、前
記半導体ウエハの主面に形成された最上層の導電層をパ
ターニングすることによって、前記スクライブ領域に第
１パッドを形成し、前記第１パッドと前記第１ヒューズ
とを、前記第１導電層よりも上層に形成された第２導電
層を介して電気的に接続する第３工程と、前記最上層の
導電層が形成された前記半導体ウエハの主面上にパッシ
ベーション膜を形成した後、前記パッシベーション膜が
形成された前記半導体ウエハの主面上に感光性を有する
樹脂層を形成する第４工程と、前記樹脂層を露光、現像
することによって、前記スクライブ領域に形成された前
記第１パッドの上部に第１開孔を有し、前記第２領域に
形成された前記第２ヒューズの上部に第２開孔を有する
前記樹脂層を形成する第５工程と、前記第１および第２
開孔が形成された前記樹脂層をマスクに用い、前記第１
開孔の下部の前記パッシベーション膜をエッチングする
ことによって、前記第１パッドを露出し、前記第２開孔
の下部の前記パッシベーション膜をエッチングすること
によって、前記第２ヒューズの上部の絶縁膜にヒューズ
切断用の開孔を形成する第６工程とを有し、前記樹脂層
を露光する際、前記第１ヒューズよりも上層の導電層の
パターンにＡＮＤ処理を施し、さらに前記第１パッドの
開孔パターンを付加した合成パターンを前記スクライブ
領域の前記樹脂層に転写することによって、前記スクラ
イブ領域には、前記合成パターンが転写された領域のみ
に前記樹脂層を残すものである。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付し、その繰り返しの説明は省略する。
【００２４】図１は、本実施の形態のＤＲＡＭが形成さ
れた半導体ウエハ１の一部（１つのチップ領域１Ａおよ
びその周囲のスクライブ領域ＳＲ）を示す平面図であ
る。
れた半導体ウエハ１の一部（１つのチップ領域１Ａおよ
びその周囲のスクライブ領域ＳＲ）を示す平面図であ
る。
【００２５】単結晶シリコンからなる半導体ウエハ１の
主面に区画されたチップ領域１Ａには、多数のメモリア
レイＭＡＲＹがマトリクス状に配置されている。これら
のメモリアレイＭＡＲＹの一部には、製造工程で生じた
メモリアレイＭＡＲＹ内の欠陥セルを冗長セルに切り換
えるためのヒューズ（第２ヒューズ）Ｆｂが形成されて
いる。また、チップ領域１Ａの主面の中央部には、ワー
ドドライバＷＤ、冗長回路ＲＣなどの周辺回路やボンデ
ィングパッドＢＰが配置されている。
主面に区画されたチップ領域１Ａには、多数のメモリア
レイＭＡＲＹがマトリクス状に配置されている。これら
のメモリアレイＭＡＲＹの一部には、製造工程で生じた
メモリアレイＭＡＲＹ内の欠陥セルを冗長セルに切り換
えるためのヒューズ（第２ヒューズ）Ｆｂが形成されて
いる。また、チップ領域１Ａの主面の中央部には、ワー
ドドライバＷＤ、冗長回路ＲＣなどの周辺回路やボンデ
ィングパッドＢＰが配置されている。
【００２６】チップ領域１Ａの周囲のスクライブ領域Ｓ
ＲにはＴＥＧが配置され、その一部には、テスティング
パッドＴＰとこれに電気的に接続されたヒューズＦａ
（第１ヒューズ）とが形成されている。
ＲにはＴＥＧが配置され、その一部には、テスティング
パッドＴＰとこれに電気的に接続されたヒューズＦａ
（第１ヒューズ）とが形成されている。
【００２７】次に、上記ＤＲＡＭの製造方法を図２〜図
１９を用いて説明する。なお、これらの図（図１６を除
く）において、左側の領域はメモリアレイ（ＭＡＲＹ）
の一部（第１領域）、中央の領域はヒューズＦｂが形成
される領域（第２領域）、右側の領域はスクライブ領域
ＳＲを示している。
１９を用いて説明する。なお、これらの図（図１６を除
く）において、左側の領域はメモリアレイ（ＭＡＲＹ）
の一部（第１領域）、中央の領域はヒューズＦｂが形成
される領域（第２領域）、右側の領域はスクライブ領域
ＳＲを示している。
【００２８】まず、図２に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（ウエハ）１の主面に
素子分離溝６を形成した後、半導体基板１に不純物をイ
オン打ち込みしてｐ型ウエル２およびｎ型ウエル４を形
成する。また、メモリアレイのｐ型ウエル３の下部に
は、半導体基板１の他の領域に形成された入出力回路な
どからノイズが侵入するのを防ぐ目的でｎ型半導体領域
３を形成する。
結晶シリコンからなる半導体基板（ウエハ）１の主面に
素子分離溝６を形成した後、半導体基板１に不純物をイ
オン打ち込みしてｐ型ウエル２およびｎ型ウエル４を形
成する。また、メモリアレイのｐ型ウエル３の下部に
は、半導体基板１の他の領域に形成された入出力回路な
どからノイズが侵入するのを防ぐ目的でｎ型半導体領域
３を形成する。
【００２９】続いて、ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ2(フッ化ホウ素) ）を
ｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、
次いでｐ型ウエル２およびｎ型ウエル４の表面をＨＦ
（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウ
ェット酸化して活性領域の表面に清浄なゲート酸化膜７
を形成する。
整するための不純物、例えばＢＦ2(フッ化ホウ素) ）を
ｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、
次いでｐ型ウエル２およびｎ型ウエル４の表面をＨＦ
（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウ
ェット酸化して活性領域の表面に清浄なゲート酸化膜７
を形成する。
【００３０】次に、図３に示すように、ゲート酸化膜７
の上部にゲート電極８（ワード線ＷＬ）を形成する。ゲ
ート電極８（ワード線ＷＬ）は、例えばｎ型不純物をド
ープした多結晶シリコン膜を半導体基板１上にＣＶＤ法
で堆積し、次いでその上部にＷＮ（タングステンナイト
ライド）膜とＷ膜とをスパッタリング法で堆積し、さら
にその上部に窒化シリコン膜１２をＣＶＤ法で堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をパタ
ーニングすることにより形成する。
の上部にゲート電極８（ワード線ＷＬ）を形成する。ゲ
ート電極８（ワード線ＷＬ）は、例えばｎ型不純物をド
ープした多結晶シリコン膜を半導体基板１上にＣＶＤ法
で堆積し、次いでその上部にＷＮ（タングステンナイト
ライド）膜とＷ膜とをスパッタリング法で堆積し、さら
にその上部に窒化シリコン膜１２をＣＶＤ法で堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をパタ
ーニングすることにより形成する。
【００３１】次に、ｐ型ウエル２にｎ型不純物をイオン
打ち込みしてゲート電極８の両側のｐ型ウエル２にｎ-
型半導体領域９ａを形成する。ここまでの工程により、
メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形
成される。
打ち込みしてゲート電極８の両側のｐ型ウエル２にｎ-
型半導体領域９ａを形成する。ここまでの工程により、
メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形
成される。
【００３２】次に、図４に示すように、半導体基板１上
にＣＶＤ法で窒化シリコン膜１３を堆積し、メモリアレ
イ以外の領域の窒化シリコン膜１３をエッチングした
後、半導体基板１上にＳＯＧ膜１６をスピン塗布する。
続いて、ＳＯＧ膜１６の上部に酸化シリコン膜１７を堆
積し、次いでこの酸化シリコン膜１７をＣＭＰ（化学的
機械研磨法）法で研磨してその表面を平坦化した後、そ
の上部に酸化シリコン膜１８を堆積する。酸化シリコン
膜１８は、ＣＭＰ法で研磨されたときに生じた下層の酸
化シリコン膜１７の表面の微細な傷を補修するために堆
積する。
にＣＶＤ法で窒化シリコン膜１３を堆積し、メモリアレ
イ以外の領域の窒化シリコン膜１３をエッチングした
後、半導体基板１上にＳＯＧ膜１６をスピン塗布する。
続いて、ＳＯＧ膜１６の上部に酸化シリコン膜１７を堆
積し、次いでこの酸化シリコン膜１７をＣＭＰ（化学的
機械研磨法）法で研磨してその表面を平坦化した後、そ
の上部に酸化シリコン膜１８を堆積する。酸化シリコン
膜１８は、ＣＭＰ法で研磨されたときに生じた下層の酸
化シリコン膜１７の表面の微細な傷を補修するために堆
積する。
【００３３】次に、図５に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、ドレ
イン）９ａの上部の酸化シリコン膜１８、１７を除去
し、さらにその下部の窒化シリコン膜１３を除去するこ
とにより、ｎ- 型半導体領域（ソース、ドレイン）９ａ
の一方の上部にコンタクトホール１９を形成し、他方の
上部にコンタクトホール２０を形成する。
用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、ドレ
イン）９ａの上部の酸化シリコン膜１８、１７を除去
し、さらにその下部の窒化シリコン膜１３を除去するこ
とにより、ｎ- 型半導体領域（ソース、ドレイン）９ａ
の一方の上部にコンタクトホール１９を形成し、他方の
上部にコンタクトホール２０を形成する。
【００３４】続いて、コンタクトホール１９、２０の内
部にプラグ２１を形成する。プラグ２１は、例えばｎ型
不純物をドープした多結晶シリコン膜をＣＶＤ法で酸化
シリコン膜１８の上部に堆積した後、この多結晶シリコ
ン膜をＣＭＰ法で研磨してコンタクトホール１９、２０
の内部に残すことにより形成する。
部にプラグ２１を形成する。プラグ２１は、例えばｎ型
不純物をドープした多結晶シリコン膜をＣＶＤ法で酸化
シリコン膜１８の上部に堆積した後、この多結晶シリコ
ン膜をＣＭＰ法で研磨してコンタクトホール１９、２０
の内部に残すことにより形成する。
【００３５】次に、図６に示すように、酸化シリコン膜
１８の上部に酸化シリコン膜２８を堆積し、コンタクト
ホール１９の上部の酸化シリコン膜２８をエッチングし
てスルーホール２２を形成した後、スルーホール２２の
内部にプラグ３５を形成する。プラグ３５は、例えば酸
化シリコン膜２８の上部にＴｉＮ膜およびＷ膜を堆積
し、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜
４１、ＴｉＮ膜を除去することによって形成する。続い
て、酸化シリコン膜２８の上部にスパッタリング法で堆
積したＷ膜をパターニングすることにより、メモリアレ
イにビット線ＢＬを形成する。
１８の上部に酸化シリコン膜２８を堆積し、コンタクト
ホール１９の上部の酸化シリコン膜２８をエッチングし
てスルーホール２２を形成した後、スルーホール２２の
内部にプラグ３５を形成する。プラグ３５は、例えば酸
化シリコン膜２８の上部にＴｉＮ膜およびＷ膜を堆積
し、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜
４１、ＴｉＮ膜を除去することによって形成する。続い
て、酸化シリコン膜２８の上部にスパッタリング法で堆
積したＷ膜をパターニングすることにより、メモリアレ
イにビット線ＢＬを形成する。
【００３６】次に、図７に示すように、ビット線ＢＬの
上部にＣＶＤ法で酸化シリコン膜３８、３９を堆積した
後、酸化シリコン膜３９の表面をＣＭＰ法で平坦化す
る。続いて、コンタクトホール２０の上部の酸化シリコ
ン膜３８、３９をエッチングしてスルーホール４８を形
成した後、スルーホール４８の内部に多結晶シリコン膜
で構成されたプラグ４９を形成する。
上部にＣＶＤ法で酸化シリコン膜３８、３９を堆積した
後、酸化シリコン膜３９の表面をＣＭＰ法で平坦化す
る。続いて、コンタクトホール２０の上部の酸化シリコ
ン膜３８、３９をエッチングしてスルーホール４８を形
成した後、スルーホール４８の内部に多結晶シリコン膜
で構成されたプラグ４９を形成する。
【００３７】次に、図８に示すように、酸化シリコン膜
３９の上部にＣＶＤ法で窒化シリコン膜４４を堆積し、
窒化シリコン膜４４の上部にＣＶＤ法で酸化シリコン膜
５０を堆積した後、フォトレジスト膜（図示せず）をマ
スクにして酸化シリコン膜５０およびその下部の窒化シ
リコン膜４４をドライエッチングすることにより、スル
ーホール４８の上部に溝７３を形成する。後述する情報
蓄積用容量素子Ｃの下部電極４５は、この溝７３の内壁
に沿って形成されるので、下部電極４５の表面積を大き
くして蓄積電荷量を増やすためには、酸化シリコン膜５
０を厚い膜厚で堆積する必要がある。
３９の上部にＣＶＤ法で窒化シリコン膜４４を堆積し、
窒化シリコン膜４４の上部にＣＶＤ法で酸化シリコン膜
５０を堆積した後、フォトレジスト膜（図示せず）をマ
スクにして酸化シリコン膜５０およびその下部の窒化シ
リコン膜４４をドライエッチングすることにより、スル
ーホール４８の上部に溝７３を形成する。後述する情報
蓄積用容量素子Ｃの下部電極４５は、この溝７３の内壁
に沿って形成されるので、下部電極４５の表面積を大き
くして蓄積電荷量を増やすためには、酸化シリコン膜５
０を厚い膜厚で堆積する必要がある。
【００３８】次に、図９に示すように、溝７３の内部を
含む酸化シリコン膜５０の上部にｎ型不純物をドープし
たアモルファスシリコン膜４５ＡをＣＶＤ法で堆積す
る。このアモルファスシリコン膜４５Ａは、情報蓄積用
容量素子Ｃの下部電極材料として使用される。次に、酸
化シリコン膜５０の上部のアモルファスシリコン膜４５
Ａをエッチバックして除去した後、溝７３の内部に残っ
たアモルファスシリコン膜４５Ａの表面をフッ酸系のエ
ッチング液で洗浄する。続いて、減圧雰囲気中でアモル
ファスシリコン膜４５Ａの表面にモノシランを供給した
後、半導体基板１を熱処理してアモルファスシリコン膜
４５Ａを多結晶化すると共にその表面にシリコン粒を成
長させることにより、図１０に示すように、表面が粗面
化された多結晶シリコン膜で構成された下部電極４５を
形成する。下部電極４５は、多結晶シリコン以外の導電
材料、例えばＷ、Ｒｕ（ルテニウム）などの高融点金属
やＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウ
ム）などの導電性金属酸化物で構成することもできる。
含む酸化シリコン膜５０の上部にｎ型不純物をドープし
たアモルファスシリコン膜４５ＡをＣＶＤ法で堆積す
る。このアモルファスシリコン膜４５Ａは、情報蓄積用
容量素子Ｃの下部電極材料として使用される。次に、酸
化シリコン膜５０の上部のアモルファスシリコン膜４５
Ａをエッチバックして除去した後、溝７３の内部に残っ
たアモルファスシリコン膜４５Ａの表面をフッ酸系のエ
ッチング液で洗浄する。続いて、減圧雰囲気中でアモル
ファスシリコン膜４５Ａの表面にモノシランを供給した
後、半導体基板１を熱処理してアモルファスシリコン膜
４５Ａを多結晶化すると共にその表面にシリコン粒を成
長させることにより、図１０に示すように、表面が粗面
化された多結晶シリコン膜で構成された下部電極４５を
形成する。下部電極４５は、多結晶シリコン以外の導電
材料、例えばＷ、Ｒｕ（ルテニウム）などの高融点金属
やＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウ
ム）などの導電性金属酸化物で構成することもできる。
【００３９】次に、図１１に示すように、下部電極４５
の上部にＴａ2 Ｏ5 膜４６を堆積し、酸化性雰囲気中で
熱処理を行なってその膜質を改善した後、Ｔａ2 Ｏ5 膜
４６の上部にＴｉＮ膜を堆積し、フォトレジスト膜（図
示せず）をマスクにしたドライエッチングでＴｉＮ膜お
よびＴａ2 Ｏ5 膜４６をパターニングすることにより、
ＴｉＮ膜からなる上部電極４７と、Ｔａ2 Ｏ5 膜４６か
らなる容量絶縁膜と、多結晶シリコン膜からなる下部電
極４５とで構成された情報蓄積用容量素子Ｃを形成す
る。
の上部にＴａ2 Ｏ5 膜４６を堆積し、酸化性雰囲気中で
熱処理を行なってその膜質を改善した後、Ｔａ2 Ｏ5 膜
４６の上部にＴｉＮ膜を堆積し、フォトレジスト膜（図
示せず）をマスクにしたドライエッチングでＴｉＮ膜お
よびＴａ2 Ｏ5 膜４６をパターニングすることにより、
ＴｉＮ膜からなる上部電極４７と、Ｔａ2 Ｏ5 膜４６か
らなる容量絶縁膜と、多結晶シリコン膜からなる下部電
極４５とで構成された情報蓄積用容量素子Ｃを形成す
る。
【００４０】このとき同時に、ヒューズ形成領域のＴｉ
Ｎ膜（およびＴａ2 Ｏ5 膜４６）をパターニングするこ
とにより、ＴｉＮ膜からなるヒューズＦｂを形成する。
また、スクライブ領域ＳＲのＴｉＮ膜（およびＴａ2 Ｏ
5 膜４６）をパターニングすることにより、ＴｉＮ膜か
らなるヒューズＦａを形成する。
Ｎ膜（およびＴａ2 Ｏ5 膜４６）をパターニングするこ
とにより、ＴｉＮ膜からなるヒューズＦｂを形成する。
また、スクライブ領域ＳＲのＴｉＮ膜（およびＴａ2 Ｏ
5 膜４６）をパターニングすることにより、ＴｉＮ膜か
らなるヒューズＦａを形成する。
【００４１】上記Ｔａ2 Ｏ5 膜４６は、例えばペンタエ
トキシタンタル（Ｔａ（ＯＣ2 Ｈ5）5 ）をソースガス
に用いたＣＶＤ法で堆積し、ＴｉＮ膜は、例えばＣＶＤ
法とスパッタリング法とを併用して堆積する。
トキシタンタル（Ｔａ（ＯＣ2 Ｈ5）5 ）をソースガス
に用いたＣＶＤ法で堆積し、ＴｉＮ膜は、例えばＣＶＤ
法とスパッタリング法とを併用して堆積する。
【００４２】ここまでの工程により、メモリセル選択用
ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用
容量素子Ｃとで構成されたメモリセルが完成する。な
お、情報蓄積用容量素子Ｃの容量絶縁膜は、例えばＢＳ
Ｔ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウム）、Ｐｂ
ＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X
Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴ
などの金属酸化物からなる高（強）誘電体膜で構成する
こともできる。また、上部電極４７は、ＴｉＮ膜以外の
導電膜、例えばＷ膜などで構成することもできる。
ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用
容量素子Ｃとで構成されたメモリセルが完成する。な
お、情報蓄積用容量素子Ｃの容量絶縁膜は、例えばＢＳ
Ｔ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウム）、Ｐｂ
ＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X
Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴ
などの金属酸化物からなる高（強）誘電体膜で構成する
こともできる。また、上部電極４７は、ＴｉＮ膜以外の
導電膜、例えばＷ膜などで構成することもできる。
【００４３】次に、図１２に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５１を堆積
し、次いでこの酸化シリコン膜５１をＣＭＰ法で研磨し
てその表面を平坦化した後、その上部にＣＶＤ法で酸化
シリコン膜５２を堆積する。情報蓄積用容量素子Ｃの上
部に堆積する絶縁膜は、一層の酸化シリコン膜５１だけ
でもよい。続いて、フォトレジスト膜（図示せず）をマ
スクにしてスクライブ領域ＳＲの酸化シリコン膜５２、
５１をエッチングすることにより、ヒューズＦａの上部
にスルーホール５５を形成した後、スルーホール５５の
内部にプラグ５６を形成する。プラグ５６は、例えば酸
化シリコン膜５２の上部にスパッタリング法でＴｉ膜を
堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜と
を堆積した後、これらの膜をエッチバックしてスルーホ
ール５５の内部に残すことにより形成する。
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５１を堆積
し、次いでこの酸化シリコン膜５１をＣＭＰ法で研磨し
てその表面を平坦化した後、その上部にＣＶＤ法で酸化
シリコン膜５２を堆積する。情報蓄積用容量素子Ｃの上
部に堆積する絶縁膜は、一層の酸化シリコン膜５１だけ
でもよい。続いて、フォトレジスト膜（図示せず）をマ
スクにしてスクライブ領域ＳＲの酸化シリコン膜５２、
５１をエッチングすることにより、ヒューズＦａの上部
にスルーホール５５を形成した後、スルーホール５５の
内部にプラグ５６を形成する。プラグ５６は、例えば酸
化シリコン膜５２の上部にスパッタリング法でＴｉ膜を
堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜と
を堆積した後、これらの膜をエッチバックしてスルーホ
ール５５の内部に残すことにより形成する。
【００４４】次に、酸化シリコン膜５２の上部に第２層
目の配線５３、５４、５７、５８、５９を形成する。第
２層目の配線５３、５４、５７、５８、５９のうち、ス
クライブ領域ＳＲに形成された配線５８、５９は、前記
スルーホール５５を通じてヒューズＦａと電気的に接続
される。第２層目の配線５３、５４、５７、５８、５９
は、例えば酸化シリコン膜５２の上部にスパッタリング
法でＴｉＮ膜、Ａｌ（アルミニウム）合金膜、Ｔｉ膜お
よびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマ
スクにしたドライエッチングでこれらの膜をパターニン
グすることにより形成する。
目の配線５３、５４、５７、５８、５９を形成する。第
２層目の配線５３、５４、５７、５８、５９のうち、ス
クライブ領域ＳＲに形成された配線５８、５９は、前記
スルーホール５５を通じてヒューズＦａと電気的に接続
される。第２層目の配線５３、５４、５７、５８、５９
は、例えば酸化シリコン膜５２の上部にスパッタリング
法でＴｉＮ膜、Ａｌ（アルミニウム）合金膜、Ｔｉ膜お
よびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマ
スクにしたドライエッチングでこれらの膜をパターニン
グすることにより形成する。
【００４５】次に、図１３に示すように、第２層目の配
線５３、５４、５７、５８、５９の上部に酸化シリコン
膜６０、６１を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜６０、６１をエッチ
ングすることにより、メモリアレイ（ＭＡＲＹ）の配線
５３の上部にスルーホール６２を形成し、ヒューズ形成
領域の配線５４、５７の上部にスルーホール６３、６４
を形成し、スクライブ領域ＳＲの配線５８の上部にスル
ーホール６５を形成する。
線５３、５４、５７、５８、５９の上部に酸化シリコン
膜６０、６１を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜６０、６１をエッチ
ングすることにより、メモリアレイ（ＭＡＲＹ）の配線
５３の上部にスルーホール６２を形成し、ヒューズ形成
領域の配線５４、５７の上部にスルーホール６３、６４
を形成し、スクライブ領域ＳＲの配線５８の上部にスル
ーホール６５を形成する。
【００４６】次に、スルーホール６２〜６５の内部にプ
ラグ６６を形成する。プラグ６６は、例えば酸化シリコ
ン膜６１の上部にスパッタリング法でＴｉ膜を堆積し、
さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積し
た後、これらの膜をエッチバックしてスルーホール６２
〜６５の内部に残すことにより形成する。
ラグ６６を形成する。プラグ６６は、例えば酸化シリコ
ン膜６１の上部にスパッタリング法でＴｉ膜を堆積し、
さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積し
た後、これらの膜をエッチバックしてスルーホール６２
〜６５の内部に残すことにより形成する。
【００４７】次に、酸化シリコン膜６１の上部に第３層
目の配線（最上層配線）６７、６８、６９、７０を形成
する。第３層目の配線６７〜７０のうち、メモリアレイ
（ＭＡＲＹ）に形成された配線６７は、前記スルーホー
ル６２を通じて第２層目の配線５３と電気的に接続さ
れ、ヒューズ形成領域に形成された配線６８、６９は、
前記スルーホール６３、６４を通じて第２層目の配線５
４、５７と電気的に接続され、スクライブ領域ＳＲに形
成された配線７０は、前記スルーホール６５を通じて第
２層目の配線５８と電気的に接続される。
目の配線（最上層配線）６７、６８、６９、７０を形成
する。第３層目の配線６７〜７０のうち、メモリアレイ
（ＭＡＲＹ）に形成された配線６７は、前記スルーホー
ル６２を通じて第２層目の配線５３と電気的に接続さ
れ、ヒューズ形成領域に形成された配線６８、６９は、
前記スルーホール６３、６４を通じて第２層目の配線５
４、５７と電気的に接続され、スクライブ領域ＳＲに形
成された配線７０は、前記スルーホール６５を通じて第
２層目の配線５８と電気的に接続される。
【００４８】第３層目の配線６７〜７０は、例えば酸化
シリコン膜６１の上部にスパッタリング法でＴｉＮ膜、
Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を
順次堆積した後、フォトレジスト膜をマスクにしたドラ
イエッチングでこれらの膜をパターニングすることによ
って形成する。なお、図１４は、スルーホール６５、第
２層目の配線５８およびスルーホール５５を介してヒュ
ーズＦａと電気的に接続された第３層目の配線７０を示
すスクライブ領域ＳＲの拡大断面図である。
シリコン膜６１の上部にスパッタリング法でＴｉＮ膜、
Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を
順次堆積した後、フォトレジスト膜をマスクにしたドラ
イエッチングでこれらの膜をパターニングすることによ
って形成する。なお、図１４は、スルーホール６５、第
２層目の配線５８およびスルーホール５５を介してヒュ
ーズＦａと電気的に接続された第３層目の配線７０を示
すスクライブ領域ＳＲの拡大断面図である。
【００４９】次に、図１５に示すように、第３層目の配
線（最上層配線）６７〜７０の上部にパッシベーション
膜７１を堆積する。パッシベーション膜７１は、例えば
プラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリ
コン膜の積層膜によって構成される。
線（最上層配線）６７〜７０の上部にパッシベーション
膜７１を堆積する。パッシベーション膜７１は、例えば
プラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリ
コン膜の積層膜によって構成される。
【００５０】次に、パッシベーション膜７１の上部に感
光性ポリイミド樹脂を塗布し、次いで所定のパターンを
形成したフォトマスクを使って感光性ポリイミド樹脂を
露光した後、現像を行なうことにより、パッシベーショ
ン膜７１の上部に所定の領域が開孔された樹脂層７２を
形成する。
光性ポリイミド樹脂を塗布し、次いで所定のパターンを
形成したフォトマスクを使って感光性ポリイミド樹脂を
露光した後、現像を行なうことにより、パッシベーショ
ン膜７１の上部に所定の領域が開孔された樹脂層７２を
形成する。
【００５１】図１５に示すように、上記樹脂層７２は、
ヒューズ形成領域に形成されたヒューズＦｂの上部に開
孔（第１開孔）７３が形成される。また、図示は省略す
るが、上記樹脂層７２は、チップ領域１Ａ内のボンディ
ングパッドＢＰが形成される領域（図１参照）の上部に
も開孔が形成される。
ヒューズ形成領域に形成されたヒューズＦｂの上部に開
孔（第１開孔）７３が形成される。また、図示は省略す
るが、上記樹脂層７２は、チップ領域１Ａ内のボンディ
ングパッドＢＰが形成される領域（図１参照）の上部に
も開孔が形成される。
【００５２】図１６は、スクライブ領域ＳＲに形成され
た樹脂層７２のパターンを示す平面図、図１７は、図１
６のａ−ａ' 線に沿った断面図である。
た樹脂層７２のパターンを示す平面図、図１７は、図１
６のａ−ａ' 線に沿った断面図である。
【００５３】図示のように、スクライブ領域ＳＲの樹脂
層７２は、ヒューズＦａよりも上層の導電層、すなわち
スルーホール５５の内部に形成されたプラグ５６、第２
層配線５８、５９、スルーホール６５の内部に形成され
たプラグ６６および第３層配線７０の上部のみに形成さ
れており、他の領域には形成されていない。また、第３
層配線７０の端部を覆う樹脂層７２には、テスティング
パッドＴＰを形成するための開孔７４が形成される。
層７２は、ヒューズＦａよりも上層の導電層、すなわち
スルーホール５５の内部に形成されたプラグ５６、第２
層配線５８、５９、スルーホール６５の内部に形成され
たプラグ６６および第３層配線７０の上部のみに形成さ
れており、他の領域には形成されていない。また、第３
層配線７０の端部を覆う樹脂層７２には、テスティング
パッドＴＰを形成するための開孔７４が形成される。
【００５４】上記のような樹脂層７２のパターンは、ヒ
ューズＦａよりも上層の導電層、すなわちプラグ５６、
第２層配線５８、５９、プラグ６６および第３層配線７
０のパターンにＡＮＤ処理を施し、これに上記テスティ
ングパッドＴＰを形成するための開孔７４パターンを付
加した合成パターンを作製し、この合成パターンをフォ
トマスクに形成して感光性ポリイミド樹脂を露光、現像
することによって形成することができる。また、この合
成パターンを作製する際は、上記プラグ５６、第２層配
線５８、５９、プラグ６６、第３層配線７０および開孔
７４といった異なる導電層間の合わせずれを考慮し、こ
れらの合わせずれに相当する量だけ拡大（ブローデン）
処理した合成パターンを作製することが望ましい。
ューズＦａよりも上層の導電層、すなわちプラグ５６、
第２層配線５８、５９、プラグ６６および第３層配線７
０のパターンにＡＮＤ処理を施し、これに上記テスティ
ングパッドＴＰを形成するための開孔７４パターンを付
加した合成パターンを作製し、この合成パターンをフォ
トマスクに形成して感光性ポリイミド樹脂を露光、現像
することによって形成することができる。また、この合
成パターンを作製する際は、上記プラグ５６、第２層配
線５８、５９、プラグ６６、第３層配線７０および開孔
７４といった異なる導電層間の合わせずれを考慮し、こ
れらの合わせずれに相当する量だけ拡大（ブローデン）
処理した合成パターンを作製することが望ましい。
【００５５】次に、図１８、図１９に示すように、上記
樹脂層７２をマスクにしてパッシベーション膜７１をド
ライエッチングすることにより、スクライブ領域ＳＲに
テスティングパッドＴＰを形成する。またこのとき同時
に、チップ領域１Ａ内にボンディングパッドＢＰを形成
し、ヒューズ形成領域に形成された欠陥救済用のヒュー
ズＦｂの上部に開孔７５を形成する。
樹脂層７２をマスクにしてパッシベーション膜７１をド
ライエッチングすることにより、スクライブ領域ＳＲに
テスティングパッドＴＰを形成する。またこのとき同時
に、チップ領域１Ａ内にボンディングパッドＢＰを形成
し、ヒューズ形成領域に形成された欠陥救済用のヒュー
ズＦｂの上部に開孔７５を形成する。
【００５６】このとき、スクライブ領域ＳＲのパッシベ
ーション膜７１およびその下層の絶縁膜も同時にエッチ
ングされて削られるが、プラグ５６、第２層配線５８、
５９、プラグ６６および第３層配線７０の上部は樹脂層
７２で覆われているので、これらの導電層がエッチング
により破壊されることはない。また、このエッチング
は、ヒューズ形成領域に形成された欠陥救済用のヒュー
ズＦｂの上部の絶縁膜がある程度薄くなった時点で停止
されるので、ヒューズＦｂと同層のヒューズＦａがこの
エッチングで削られることもない。
ーション膜７１およびその下層の絶縁膜も同時にエッチ
ングされて削られるが、プラグ５６、第２層配線５８、
５９、プラグ６６および第３層配線７０の上部は樹脂層
７２で覆われているので、これらの導電層がエッチング
により破壊されることはない。また、このエッチング
は、ヒューズ形成領域に形成された欠陥救済用のヒュー
ズＦｂの上部の絶縁膜がある程度薄くなった時点で停止
されるので、ヒューズＦｂと同層のヒューズＦａがこの
エッチングで削られることもない。
【００５７】その後、欠陥セルの検出を行ない、欠陥セ
ルが検出された場合は、ヒューズ形成領域に形成された
欠陥救済用のヒューズＦｂに開孔７５を通じてレーザを
照射し、ヒューズＦｂを切断して冗長回路に切り換える
ことにより欠陥セルの救済を行なう。
ルが検出された場合は、ヒューズ形成領域に形成された
欠陥救済用のヒューズＦｂに開孔７５を通じてレーザを
照射し、ヒューズＦｂを切断して冗長回路に切り換える
ことにより欠陥セルの救済を行なう。
【００５８】次に、半導体ウエハ１のスクライブ領域Ｓ
Ｒをダイシングブレードで切断することによって、半導
体ウエハ１をチップに分割する。その際、スクライブ領
域ＳＲには、ＴＥＧを構成する導電層の上部のみにしか
樹脂層７２が形成されていないので、ダイシングブレー
ドの寿命の低下を抑えることができる。
Ｒをダイシングブレードで切断することによって、半導
体ウエハ１をチップに分割する。その際、スクライブ領
域ＳＲには、ＴＥＧを構成する導電層の上部のみにしか
樹脂層７２が形成されていないので、ダイシングブレー
ドの寿命の低下を抑えることができる。
【００５９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６０】前記実施の形態では、情報蓄積用容量素子
の上部電極材料を使ってヒューズを形成したが、例えば
低抵抗単結晶シリコン、高融点金属シリサイドなど、他
の電極配線材料を使ってヒューズを形成する場合に適用
できることは勿論である。また、ＤＲＡＭ以外のメモリ
ＬＳＩ（ＳＲＡＭ、不揮発性メモリなど）のヒューズ開
孔プロセスに適用できることはいうまでもない。
の上部電極材料を使ってヒューズを形成したが、例えば
低抵抗単結晶シリコン、高融点金属シリサイドなど、他
の電極配線材料を使ってヒューズを形成する場合に適用
できることは勿論である。また、ＤＲＡＭ以外のメモリ
ＬＳＩ（ＳＲＡＭ、不揮発性メモリなど）のヒューズ開
孔プロセスに適用できることはいうまでもない。
【００６１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６２】本発明によれば、ウエハをチップに分割す
る工程で使用するダイシングブレードの寿命の低下を抑
えながら、スクライブ領域に形成されたＴＥＧの破壊を
防止することができる。また、ウエハの表面に塗布する
樹脂層を感光性樹脂で構成することにより、ウエハプロ
セスの工程数を低減することができる。従って、これら
により、半導体集積回路装置の製造コストを低減するこ
とが可能となる。
る工程で使用するダイシングブレードの寿命の低下を抑
えながら、スクライブ領域に形成されたＴＥＧの破壊を
防止することができる。また、ウエハの表面に塗布する
樹脂層を感光性樹脂で構成することにより、ウエハプロ
セスの工程数を低減することができる。従って、これら
により、半導体集積回路装置の製造コストを低減するこ
とが可能となる。
【図１】本発明の一実施の形態であるＤＲＡＭが形成さ
れた半導体ウエハ１の一部を示す平面図である。
れた半導体ウエハ１の一部を示す平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体ウエハの要部断面図である。
法を示す半導体ウエハの要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
【図１６】スクライブ領域ＳＲに形成された樹脂層のパ
ターンを示す平面図である。
ターンを示す平面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体ウエハの要部断面図である。
方法を示す半導体ウエハの要部断面図である。
１ 半導体基板（半導体ウエハ） １Ａ チップ領域 ２ ｐ型ウエル ３ ｎ型半導体領域 ４ ｎ型ウエル ５ 酸化シリコン膜 ６ 素子分離溝 ７ ゲート酸化膜 ８ ゲート電極 ９ ｎ型半導体領域（ソース、ドレイン） ９ａ ｎ- 型半導体領域（ソース、ドレイン） １２ 窒化シリコン膜 １３ 窒化シリコン膜 １６ ＳＯＧ膜 １７ 酸化シリコン膜 １８ 酸化シリコン膜 １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ スルーホール ２８ 酸化シリコン膜 ３５ プラグ ３８ 酸化シリコン膜 ３９ 酸化シリコン膜 ４４ 窒化シリコン膜 ４５ 下部電極 ４５Ａ アモルファスシリコン膜 ４６ Ｔａ2 Ｏ5 膜 ４７ 上部電極 ４８ スルーホール ４９ プラグ ５０、５１、５２ 酸化シリコン膜 ５３、５４ 配線 ５５ スルーホール ５６ プラグ ５７、５８、５９ 配線 ６０、６１ 酸化シリコン膜 ６２、６３、６４、６５ スルーホール ６６ プラグ ６７、６８、６９、７０ 配線 ７１ パッシベーション膜 ７２ 樹脂層 ７３、７４、７５ 開孔 ＢＬ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積用容量素子 Ｆａ、Ｆｂ ヒューズ ＭＡＲＹ メモリアレイ ＲＣ 冗長回路 ＳＲ スクライブ領域 ＴＰ テスティングパッド ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶谷 一彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 成井 誠司 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 中井 潔 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 佐藤 文良 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 鈴木 一成 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 津金 秀明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F064 BB14 BB15 BB31 CC12 CC23 DD19 DD42 DD48 EE27 EE34 EE36 FF02 FF27 FF29 FF42 FF50 5F083 AD29 GA30 JA06 JA14 JA15 JA33 JA39 JA40 JA43 MA06 PR03 PR05 PR21 PR22 PR39 ZA10
Claims (9)
- 【請求項１】 半導体ウエハの主面に区画された複数の
チップ領域内の第１領域に複数の半導体素子および配線
を形成する第１工程と、 前記第１工程において、前記半導体素子または前記配線
のいずれかを構成する第１導電層をパターニングするこ
とによって、前記半導体ウエハの主面のスクライブ領域
に第１ヒューズを形成し、前記チップ領域内の第２領域
に第２ヒューズを形成する第２工程と、 前記半導体ウエハの主面に形成された最上層の導電層を
パターニングすることによって、前記スクライブ領域に
第１パッドを形成し、前記第１パッドと前記第１ヒュー
ズとを、前記第１導電層よりも上層に形成された第２導
電層を介して電気的に接続する第３工程と、 前記最上層の導電層が形成された前記半導体ウエハの主
面上にパッシベーション膜を形成した後、前記パッシベ
ーション膜が形成された前記半導体ウエハの主面上に感
光性を有する樹脂層を形成する第４工程と、 前記樹脂層を露光、現像することによって、前記スクラ
イブ領域に形成された前記第１パッドの上部に第１開孔
を有し、前記第２領域に形成された前記第２ヒューズの
上部に第２開孔を有する前記樹脂層を形成する第５工程
と、 前記第１および第２開孔が形成された前記樹脂層をマス
クに用い、前記第１開孔の下部の前記パッシベーション
膜をエッチングすることによって、前記第１パッドを露
出し、前記第２開孔の下部の前記パッシベーション膜を
エッチングすることによって、前記第２ヒューズの上部
の絶縁膜にヒューズ切断用の開孔を形成する第６工程と
を有し、 前記樹脂層を露光する際、前記第１ヒューズよりも上層
の導電層のパターンにＡＮＤ処理を施し、さらに前記第
１パッドの開孔パターンを付加した合成パターンを前記
スクライブ領域の前記樹脂層に転写することによって、
前記スクライブ領域には、前記合成パターンが転写され
た領域のみに前記樹脂層を残すことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第２ヒューズは、欠陥救済用のヒ
ューズであることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第２ヒューズは、レーザ照射によ
って溶断されるヒューズであることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１パッドにプローブを当てて前
記第１ヒューズの電気特性検査を行なうことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法であって、ダイシングブレードを使って前記スク
ライブ領域をダイシングすることにより、前記半導体ウ
エハをチップに分割することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項６】 請求項１記載の半導体集積回路装置の製
造方法であって、前記スクライブ領域にＴＥＧを形成す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項１記載の半導体集積回路装置の製
造方法であって、前記合成パターンを前記第１ヒューズ
よりも上層の導電層のパターンの合わせずれ量に相当す
る分だけ拡大することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項８】 請求項１記載の半導体集積回路装置の製
造方法であって、前記樹脂層は、感光性ポリイミド樹脂
からなることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項９】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１導電層は、容量素子の電極材
料であることを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25160998A JP4322330B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置の製造方法 |
| KR1019990036295A KR20000022792A (ko) | 1998-09-04 | 1999-08-30 | 반도체 집적회로장치와 그 제조방법 |
| US09/390,682 US6372554B1 (en) | 1998-09-04 | 1999-09-07 | Semiconductor integrated circuit device and method for production of the same |
| TW088115300A TW463320B (en) | 1998-09-04 | 2000-03-02 | Manufacturing method for semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25160998A JP4322330B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082746A true JP2000082746A (ja) | 2000-03-21 |
| JP4322330B2 JP4322330B2 (ja) | 2009-08-26 |
Family
ID=17225371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25160998A Expired - Fee Related JP4322330B2 (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6372554B1 (ja) |
| JP (1) | JP4322330B2 (ja) |
| KR (1) | KR20000022792A (ja) |
| TW (1) | TW463320B (ja) |
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| US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
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1998
- 1998-09-04 JP JP25160998A patent/JP4322330B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-30 KR KR1019990036295A patent/KR20000022792A/ko not_active Application Discontinuation
- 1999-09-07 US US09/390,682 patent/US6372554B1/en not_active Expired - Lifetime
-
2000
- 2000-03-02 TW TW088115300A patent/TW463320B/zh active
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|---|---|
| US6372554B1 (en) | 2002-04-16 |
| JP4322330B2 (ja) | 2009-08-26 |
| TW463320B (en) | 2001-11-11 |
| KR20000022792A (ko) | 2000-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050829 |
|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090123 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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