JP2000058680A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【課題】半導体記憶装置のフローティングゲート下に発
生するゲートバーズビークを抑制する。 【解決手段】フローティングゲート３の側面に形成され
るサイドウオールをＨＴＯ膜７、窒化膜８及びＨＴＯ膜
９とを含んで構成する。
生するゲートバーズビークを抑制する。 【解決手段】フローティングゲート３の側面に形成され
るサイドウオールをＨＴＯ膜７、窒化膜８及びＨＴＯ膜
９とを含んで構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にフローティングゲートを有する不揮発性メモリ
を備えた半導体記憶装置に関する。
し、特にフローティングゲートを有する不揮発性メモリ
を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】近年、電源を切った後でも記憶内容が保
持される不揮発性メモリに対する需要が増加している。
その中でも、特に、電気的に消去、書き込み可能なＥＥ
ＰＲＯＭの需要が増加している。従来のＥＥＰＲＯＭの
セル構造を図７（ａ）〜（ｃ）及び８を参照して説明す
る。ＥＥＰＲＯＭは、ソース１２、ドレイン１１、電荷
を蓄えるためのフローティングゲート３、フローティン
グゲートとウエルとの間に形成されるゲート絶縁膜（ト
ンネル酸化膜）ト５、コントロールゲートとフローティ
ングゲートとの間に形成される酸化膜-窒化膜-酸化膜の
積層で構成されるＯＮＯ膜（絶縁膜）４、及びフローテ
ィングゲートとコントロールゲートの側面を覆うサイド
ウオール１３によって構成されている。ＡＡ‘断面図に
示すように、フローティングゲート３及びコントロール
ゲート５の側面は１００オングストローム以上の厚さの
熱酸化膜１３−１によって覆われ、この熱酸化膜１３−
１はHot thermal Oxide（ＨＴＯ）膜１３−２によって
覆われ、その上にさらにChemical Vapor Deposition
（ＣＶＤ）によって形成されたＣＶＤ酸化膜１３−３に
よって覆われている。この熱酸化膜は、ＨＴＯ膜１３−
２及びＣＶＤ酸化膜１３−３だけでは、フローティング
ゲート３内の電子がリークして、データの保持特性が悪
化してしまうため、ＨＴＯ膜１３−２の膜質を向上させ
データの保持特性を改善するために熱を加えている際に
形成されたものである。この熱酸化膜は、ＨＴＯ膜１３
−２を介して酸素がフローティングゲート及びコントロ
ールゲートに拡散することによって形成されている。
持される不揮発性メモリに対する需要が増加している。
その中でも、特に、電気的に消去、書き込み可能なＥＥ
ＰＲＯＭの需要が増加している。従来のＥＥＰＲＯＭの
セル構造を図７（ａ）〜（ｃ）及び８を参照して説明す
る。ＥＥＰＲＯＭは、ソース１２、ドレイン１１、電荷
を蓄えるためのフローティングゲート３、フローティン
グゲートとウエルとの間に形成されるゲート絶縁膜（ト
ンネル酸化膜）ト５、コントロールゲートとフローティ
ングゲートとの間に形成される酸化膜-窒化膜-酸化膜の
積層で構成されるＯＮＯ膜（絶縁膜）４、及びフローテ
ィングゲートとコントロールゲートの側面を覆うサイド
ウオール１３によって構成されている。ＡＡ‘断面図に
示すように、フローティングゲート３及びコントロール
ゲート５の側面は１００オングストローム以上の厚さの
熱酸化膜１３−１によって覆われ、この熱酸化膜１３−
１はHot thermal Oxide（ＨＴＯ）膜１３−２によって
覆われ、その上にさらにChemical Vapor Deposition
（ＣＶＤ）によって形成されたＣＶＤ酸化膜１３−３に
よって覆われている。この熱酸化膜は、ＨＴＯ膜１３−
２及びＣＶＤ酸化膜１３−３だけでは、フローティング
ゲート３内の電子がリークして、データの保持特性が悪
化してしまうため、ＨＴＯ膜１３−２の膜質を向上させ
データの保持特性を改善するために熱を加えている際に
形成されたものである。この熱酸化膜は、ＨＴＯ膜１３
−２を介して酸素がフローティングゲート及びコントロ
ールゲートに拡散することによって形成されている。
【０００３】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭの
問題点は、サイドウオール１３を形成するときの熱酸化
の熱によってフローティングゲートの下のゲート絶縁膜
２も同様に、酸化が進む。その結果、フローティングゲ
ート３エッジ近傍のゲート酸化膜２あるトンネル膜が厚
くなってしまう、いわゆるゲートバーズビークが起こ
る。その結果、ドレイン不純物が濃いほど大きく、トン
ネル膜が薄いほど電流密度が大きくなるファウラーノル
トハイム電流が、ドレイン不純物濃度が高くトンネル膜
の薄いフローティングゲートのエッジ近傍で流れなくな
り、ファウラーノルトハイムトンネル現象（ＦＮトンネ
ル現象）が書き込みに寄与しなくなる。そのため、第１
の問題としてフローティングゲートからドレインへの電
子の引き抜き速度が低下するという問題が生じる。第２
の問題として、フローティングゲート３エッジ近傍でＦ
Ｎトンネル電流が流れなくなるため、トンネル膜の一部
分でのみ、電子引き抜きが行われることになり、トンネ
ル膜の単位面積当たりを通過する電子の量が増加するこ
とになってしまい、書き換え回数に対する耐性を悪化さ
せるという問題が生じる。第３の問題として、少ない書
き込み電流で電子を引き抜くことができるＦＮ現象が発
生するエッジ近傍のトンネル膜が厚くなってしまうた
め、バンド間トンネル電流が支配的になってしまい書き
込み効率（ＦＮ電流／書き込み時の消費電流）が低下す
るという問題を生じる。
問題点は、サイドウオール１３を形成するときの熱酸化
の熱によってフローティングゲートの下のゲート絶縁膜
２も同様に、酸化が進む。その結果、フローティングゲ
ート３エッジ近傍のゲート酸化膜２あるトンネル膜が厚
くなってしまう、いわゆるゲートバーズビークが起こ
る。その結果、ドレイン不純物が濃いほど大きく、トン
ネル膜が薄いほど電流密度が大きくなるファウラーノル
トハイム電流が、ドレイン不純物濃度が高くトンネル膜
の薄いフローティングゲートのエッジ近傍で流れなくな
り、ファウラーノルトハイムトンネル現象（ＦＮトンネ
ル現象）が書き込みに寄与しなくなる。そのため、第１
の問題としてフローティングゲートからドレインへの電
子の引き抜き速度が低下するという問題が生じる。第２
の問題として、フローティングゲート３エッジ近傍でＦ
Ｎトンネル電流が流れなくなるため、トンネル膜の一部
分でのみ、電子引き抜きが行われることになり、トンネ
ル膜の単位面積当たりを通過する電子の量が増加するこ
とになってしまい、書き換え回数に対する耐性を悪化さ
せるという問題が生じる。第３の問題として、少ない書
き込み電流で電子を引き抜くことができるＦＮ現象が発
生するエッジ近傍のトンネル膜が厚くなってしまうた
め、バンド間トンネル電流が支配的になってしまい書き
込み効率（ＦＮ電流／書き込み時の消費電流）が低下す
るという問題を生じる。
【０００４】したがって、本発明の目的は、書込みの速
度を向上させると共に、書き換え耐性を向上させ、さら
に、書込み消費電流を低減するＥＥＰＲＯＭを提供する
ことにある。
度を向上させると共に、書き換え耐性を向上させ、さら
に、書込み消費電流を低減するＥＥＰＲＯＭを提供する
ことにある。
【０００５】
【課題を解決するための手段】第１の発明による、半導
体記憶装置は、フローティングゲートに保持されている
キャリアに基づいてデータを保持する半導体記憶装置に
おいて、前記フローティングゲートの側面に形成された
第１の酸化膜と、前記酸化膜の側面に形成された窒化膜
と、前記窒化膜の側面に形成された第２の酸化膜とを備
え、前記第１の酸化膜、前記窒化膜及び前記第２の酸化
膜が前記フローティングゲートのサイドウオールを形成
することを特徴とする。
体記憶装置は、フローティングゲートに保持されている
キャリアに基づいてデータを保持する半導体記憶装置に
おいて、前記フローティングゲートの側面に形成された
第１の酸化膜と、前記酸化膜の側面に形成された窒化膜
と、前記窒化膜の側面に形成された第２の酸化膜とを備
え、前記第１の酸化膜、前記窒化膜及び前記第２の酸化
膜が前記フローティングゲートのサイドウオールを形成
することを特徴とする。
【０００６】このような構成によって、従来ＨＴＯ膜の
膜質向上に行われていた熱酸化の時間を短縮することが
でき、ゲート酸化膜のエッジ部分に起こるゲートバーズ
ビークを低減することができる。
膜質向上に行われていた熱酸化の時間を短縮することが
でき、ゲート酸化膜のエッジ部分に起こるゲートバーズ
ビークを低減することができる。
【０００７】第２の発明による、半導体記憶装置は、フ
ローティングゲートに保持されているキャリアに基づい
てデータを保持する半導体記憶装置において、前記フロ
ーティングゲートの側面に形成された第１の窒化膜と、
前記窒化膜の側面に形成された第１の酸化膜と、前記第
１の酸化膜の側面に形成された第２の窒化膜と、前記第
２の窒化膜の側面に形成された第２の酸化膜とを備え、
前記第１の窒化膜、前記第１の酸化膜、前記第２の窒化
膜、及び前記第２の酸化膜とによって前記フローティン
グゲートのサイドウオールを形成することを特徴とす
る。
ローティングゲートに保持されているキャリアに基づい
てデータを保持する半導体記憶装置において、前記フロ
ーティングゲートの側面に形成された第１の窒化膜と、
前記窒化膜の側面に形成された第１の酸化膜と、前記第
１の酸化膜の側面に形成された第２の窒化膜と、前記第
２の窒化膜の側面に形成された第２の酸化膜とを備え、
前記第１の窒化膜、前記第１の酸化膜、前記第２の窒化
膜、及び前記第２の酸化膜とによって前記フローティン
グゲートのサイドウオールを形成することを特徴とす
る。
【０００８】このような構成によって、第１の窒化膜が
熱酸化の際のバリア層として働き、ゲートバーズビーク
の発生を防止することができる。
熱酸化の際のバリア層として働き、ゲートバーズビーク
の発生を防止することができる。
【０００９】
【発明の実施の形態】本発明の実施例について、図面を
参照しながら以下に詳述する。
参照しながら以下に詳述する。
【００１０】本発明の第１の実施例にかかるＥＥＰＲＯ
Ｍを図に示す。
Ｍを図に示す。
【００１１】半導体基板にＰウェル１を形成し、基板を
熱酸化して８０オングストロームのＳｉＯ２膜（酸化
膜）２を形成し、その上に中濃度の燐をドープした１５
００オングストロームのポリシリコン膜３を形成した
後、４０オングストロームの８００℃以上の温度で形成
されるＨｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ
（ＨＴＯ）膜、８０オングストロームのＳｉ３Ｎ４（窒
化膜）および４０オングストロームのＨＴＯ膜からなる
ＯＮＯ膜４を形成し、３０００オングストロームのＷＳ
ｉ（タングステンポリサイド）膜５を順次形成し、フォ
トリソグラフによって、選択的にエッチングで除去す
る。この除去が終了した状態を図１（ａ）に示す。ここ
で、ＯＮＯ膜４は、コントロールゲート５とフローティ
ングゲート３との間で、リークが起こらないように十分
なリーク特性を持って形成される必要があると共に、こ
れらゲート間の容量を大きく保つ必要があり、そのた
め、容量比の大きな窒化膜を厚く形成している。したが
って、窒化膜に対して容量比の小さな酸化膜を厚くした
場合に比べて、ＯＮＯ膜４を薄く形成することができ、
ゲート間の容量を大きく保つことができる。
熱酸化して８０オングストロームのＳｉＯ２膜（酸化
膜）２を形成し、その上に中濃度の燐をドープした１５
００オングストロームのポリシリコン膜３を形成した
後、４０オングストロームの８００℃以上の温度で形成
されるＨｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ
（ＨＴＯ）膜、８０オングストロームのＳｉ３Ｎ４（窒
化膜）および４０オングストロームのＨＴＯ膜からなる
ＯＮＯ膜４を形成し、３０００オングストロームのＷＳ
ｉ（タングステンポリサイド）膜５を順次形成し、フォ
トリソグラフによって、選択的にエッチングで除去す
る。この除去が終了した状態を図１（ａ）に示す。ここ
で、ＯＮＯ膜４は、コントロールゲート５とフローティ
ングゲート３との間で、リークが起こらないように十分
なリーク特性を持って形成される必要があると共に、こ
れらゲート間の容量を大きく保つ必要があり、そのた
め、容量比の大きな窒化膜を厚く形成している。したが
って、窒化膜に対して容量比の小さな酸化膜を厚くした
場合に比べて、ＯＮＯ膜４を薄く形成することができ、
ゲート間の容量を大きく保つことができる。
【００１２】この後、選択的に残されたゲート電極をマ
スクとして、イオン注入を行い高濃度の砒素をドープし
て拡散層（本図ではドレイン１１に対応）を形成する。
続いて、ＨＴＯ膜７を形成し、このＨＴＯ膜７の膜質向
上のため熱酸化を酸素雰囲気中において、９００℃、５
〜６分の条件で行う。この時、従来と同様にフローティ
ングゲートの側面に３０オングストローム程度の熱酸化
膜６が形成されると共に、フローティングゲートのエッ
ジ近傍でも外側から内側に向かって酸化が進むが、ＨＴ
Ｏ膜７が薄いため熱酸化の時間が少なくてすみ、熱酸化
膜６を３０オングストロームと薄く抑えることができ
る。そのため、ゲートバーズビークの入り込みを１００
オングストローム以下に抑えることができ、エッジ近傍
のトンネル膜の厚さは９０オングストローム程度にな
る。この熱酸化の熱処理によって、ドレイン１１に注入
された不純物が活性化され不純物濃度が１．５×１０20
／ｃｍ3となる。活性化された不純物は、フローティン
グゲートのエッジから０．０７μｍ程度フローティング
ゲートの下に拡散し、ドレインジャンクションにかけて
の０．０７μｍという狭い範囲で、不純物濃度は１０20
オーダー／ｃｍ3から１０17オーダー／ｃｍ3へと変化す
ることになる。このＨＴＯ膜７上に８０オングストロー
ムのＳｉ3Ｎ4膜（窒化膜）８、４０オングストロームの
ＨＴＯ膜９を形成し、さらに、その上に１１００オング
ストロームのＣＶＤによって形成されるＣＶＤ−ＳｉＯ
2膜（ＣＶＤ酸化膜）１０を形成する。これら、ＣＶＤ
酸化膜膜１０、ＨＴＯ膜９、窒化膜８、ＨＴＯ膜７、熱
酸化膜６を異方性エッチングしてサイドウオールを形成
する。ＨＴＯ膜７−窒化膜８−ＨＴＯ膜９の三層構造に
よってサイドウオールによるキャリア（ここでは電子）
のリークを小さくすることができ、ＣＶＤ酸化膜１０に
よる厚めのサイドウオールによって、サイドウオール形
成のエッチングや、この後の工程でのプラズマチャージ
がフローティングゲートの側面絶縁膜に影響を及ぼさな
いようにすることができる。このようにして、本願発明
の第１の実施例によれば、トンネル酸化膜２のエッジ部
分のゲートバーズビークの発生を抑制することができ
る。このゲートバーズビークの抑制による、トンネル酸
化膜のゲートエッジからジャンクションまでの距離と、
トンネル酸化膜を通過する電流密度との関係を図に示
す。ここで、ＥＥＰＲＯＭに対するデータの書込み時
に、コントロールゲート５に−７．８Ｖ、ドレイン１１
に４．８Ｖ、Ｐウェル１に０Ｖをかけ、ソースはオープ
ンとすると、書込み過程の初期には、フローティングゲ
ート３に存在する電子と、フローティングゲート３に付
加される全ての容量を１としたときにフローティングゲ
ートとコントロールゲート５との間の０．６８という容
量比によって、フローティングゲート３の電位は−７．
０Ｖとなり、フローティングゲート下のドレイン横広が
り０．０７μｍの範囲で、不純物濃度が３桁変化するた
め、ドレイン１１表面の空乏層が分担する電圧は図３の
横軸に比例したものとなる。このため、トンネル膜中の
電界も、同様に横軸に比例したものとなり、その結果、
ＦＮトンネル電流密度と、バンド間トンネル電流密度も
同様に横軸に比例したものとなる。この図３で、ゲート
エッジ近傍でＦＮ電流密度が減少しているのは、上述し
た１００オングストローム程度のゲートバーズビークに
よって、この部分のトンネル膜が９０オングストローム
と若干厚くなっているためである。従来は、ゲートバー
ズビークが非常に大きかったため、０．０２μｍから左
側（ゲートエッジ寄り）のＦＮ電流密度は、非常に小さ
く、無いに等しかったが、本実施例では、０．０２μｍ
から左側のＦＮ電流密度が書込みに寄与するため、書込
み速度が上昇し、書込み効率（ＦＮ電流／バンド間トン
ネル電流）が向上する。また、本実施例では、メモリセ
ル毎のバンド間トンネル電流は、書込み過程の初期にお
いて、９０ｎＡである。書き込みで電子が引き抜かれて
いくとともに、フローティングゲート３の電位が上昇し
て、トンネル膜中の電界が小さくなっているため、電界
の減少に対応してＦＮ電流とバンド間トンネル電流も小
さくなっていく。このとき、書き込みにかかる時間は６
００μｓであり、最もＦＮ電流密度の大きな場所での通
過電荷密度は、１０万回書き換えあたり、８．４Ｃ／ｃ
ｍ２となる。
スクとして、イオン注入を行い高濃度の砒素をドープし
て拡散層（本図ではドレイン１１に対応）を形成する。
続いて、ＨＴＯ膜７を形成し、このＨＴＯ膜７の膜質向
上のため熱酸化を酸素雰囲気中において、９００℃、５
〜６分の条件で行う。この時、従来と同様にフローティ
ングゲートの側面に３０オングストローム程度の熱酸化
膜６が形成されると共に、フローティングゲートのエッ
ジ近傍でも外側から内側に向かって酸化が進むが、ＨＴ
Ｏ膜７が薄いため熱酸化の時間が少なくてすみ、熱酸化
膜６を３０オングストロームと薄く抑えることができ
る。そのため、ゲートバーズビークの入り込みを１００
オングストローム以下に抑えることができ、エッジ近傍
のトンネル膜の厚さは９０オングストローム程度にな
る。この熱酸化の熱処理によって、ドレイン１１に注入
された不純物が活性化され不純物濃度が１．５×１０20
／ｃｍ3となる。活性化された不純物は、フローティン
グゲートのエッジから０．０７μｍ程度フローティング
ゲートの下に拡散し、ドレインジャンクションにかけて
の０．０７μｍという狭い範囲で、不純物濃度は１０20
オーダー／ｃｍ3から１０17オーダー／ｃｍ3へと変化す
ることになる。このＨＴＯ膜７上に８０オングストロー
ムのＳｉ3Ｎ4膜（窒化膜）８、４０オングストロームの
ＨＴＯ膜９を形成し、さらに、その上に１１００オング
ストロームのＣＶＤによって形成されるＣＶＤ−ＳｉＯ
2膜（ＣＶＤ酸化膜）１０を形成する。これら、ＣＶＤ
酸化膜膜１０、ＨＴＯ膜９、窒化膜８、ＨＴＯ膜７、熱
酸化膜６を異方性エッチングしてサイドウオールを形成
する。ＨＴＯ膜７−窒化膜８−ＨＴＯ膜９の三層構造に
よってサイドウオールによるキャリア（ここでは電子）
のリークを小さくすることができ、ＣＶＤ酸化膜１０に
よる厚めのサイドウオールによって、サイドウオール形
成のエッチングや、この後の工程でのプラズマチャージ
がフローティングゲートの側面絶縁膜に影響を及ぼさな
いようにすることができる。このようにして、本願発明
の第１の実施例によれば、トンネル酸化膜２のエッジ部
分のゲートバーズビークの発生を抑制することができ
る。このゲートバーズビークの抑制による、トンネル酸
化膜のゲートエッジからジャンクションまでの距離と、
トンネル酸化膜を通過する電流密度との関係を図に示
す。ここで、ＥＥＰＲＯＭに対するデータの書込み時
に、コントロールゲート５に−７．８Ｖ、ドレイン１１
に４．８Ｖ、Ｐウェル１に０Ｖをかけ、ソースはオープ
ンとすると、書込み過程の初期には、フローティングゲ
ート３に存在する電子と、フローティングゲート３に付
加される全ての容量を１としたときにフローティングゲ
ートとコントロールゲート５との間の０．６８という容
量比によって、フローティングゲート３の電位は−７．
０Ｖとなり、フローティングゲート下のドレイン横広が
り０．０７μｍの範囲で、不純物濃度が３桁変化するた
め、ドレイン１１表面の空乏層が分担する電圧は図３の
横軸に比例したものとなる。このため、トンネル膜中の
電界も、同様に横軸に比例したものとなり、その結果、
ＦＮトンネル電流密度と、バンド間トンネル電流密度も
同様に横軸に比例したものとなる。この図３で、ゲート
エッジ近傍でＦＮ電流密度が減少しているのは、上述し
た１００オングストローム程度のゲートバーズビークに
よって、この部分のトンネル膜が９０オングストローム
と若干厚くなっているためである。従来は、ゲートバー
ズビークが非常に大きかったため、０．０２μｍから左
側（ゲートエッジ寄り）のＦＮ電流密度は、非常に小さ
く、無いに等しかったが、本実施例では、０．０２μｍ
から左側のＦＮ電流密度が書込みに寄与するため、書込
み速度が上昇し、書込み効率（ＦＮ電流／バンド間トン
ネル電流）が向上する。また、本実施例では、メモリセ
ル毎のバンド間トンネル電流は、書込み過程の初期にお
いて、９０ｎＡである。書き込みで電子が引き抜かれて
いくとともに、フローティングゲート３の電位が上昇し
て、トンネル膜中の電界が小さくなっているため、電界
の減少に対応してＦＮ電流とバンド間トンネル電流も小
さくなっていく。このとき、書き込みにかかる時間は６
００μｓであり、最もＦＮ電流密度の大きな場所での通
過電荷密度は、１０万回書き換えあたり、８．４Ｃ／ｃ
ｍ２となる。
【００１３】本第１の実施例と従来技術で説明したＥＥ
ＰＲＯＭののコントロールゲート電圧Ｖｃｇ、ドレイン
電圧Ｖｄ、書き込み時間、初期書き込み電流、及び最大
通過殿か密度を図に示す。ここで、従来１及び従来２は
コントロール電圧Ｖｃｇと、ドレイン電圧Ｖｄとを変化
させたものであり、ＥＥＰＲＯＭの構造は同一のもので
ある。
ＰＲＯＭののコントロールゲート電圧Ｖｃｇ、ドレイン
電圧Ｖｄ、書き込み時間、初期書き込み電流、及び最大
通過殿か密度を図に示す。ここで、従来１及び従来２は
コントロール電圧Ｖｃｇと、ドレイン電圧Ｖｄとを変化
させたものであり、ＥＥＰＲＯＭの構造は同一のもので
ある。
【００１４】同じ電圧を印加した従来１と第１の実施例
とを比較すると、書き込み時間が９．７ｍｓに対して６
００μｓと一桁以上速くなっており、初期書き込み電流
は従来１のほうが少ないものの最大通過電荷密度が１
３．０ｃ／ｃｍ２に対して８．４ｃ／ｃｍ２と低くなっ
ている。したがって、ＥＥＰＲＯＭのトンネル酸化膜の
最大通過電荷密度が１５．０ｃ／ｃｍ２の設計で作られ
ている場合には、従来１の構成では約１１．５万回の書
き換え回数を持っているが、第１の実施例では約１７．
８万回の書き換え回数を実現している。したがって、第
１の実施例のほうが従来１に対して高い信頼性を実現し
ていることが分かる。
とを比較すると、書き込み時間が９．７ｍｓに対して６
００μｓと一桁以上速くなっており、初期書き込み電流
は従来１のほうが少ないものの最大通過電荷密度が１
３．０ｃ／ｃｍ２に対して８．４ｃ／ｃｍ２と低くなっ
ている。したがって、ＥＥＰＲＯＭのトンネル酸化膜の
最大通過電荷密度が１５．０ｃ／ｃｍ２の設計で作られ
ている場合には、従来１の構成では約１１．５万回の書
き換え回数を持っているが、第１の実施例では約１７．
８万回の書き換え回数を実現している。したがって、第
１の実施例のほうが従来１に対して高い信頼性を実現し
ていることが分かる。
【００１５】電圧を変化させて同じ書き込み時間とした
従来２と第１の実施例とを比較すると、初期書き込み電
流が、１５０ｎＡに対して９０ｎＡと小さくてすみ、ま
た従来１と同様に、最大通過電荷密度が１２．６ｃ／ｃ
ｍ２に対して８．４ｃ／ｃｍ２と低くなっている。した
がって、ＥＥＰＲＯＭのトンネル酸化膜の最大通過電荷
密度が１５．０ｃ／ｃｍ２の設計で作られている場合に
は、従来２の構成では約１１．９万回の書き換え回数を
持っているが、第１の実施例では１７．８万回の書き換
え回数を実現している。したがって、第１の実施例のほ
うが従来２に対して高い信頼性を実現していることが分
かる。
従来２と第１の実施例とを比較すると、初期書き込み電
流が、１５０ｎＡに対して９０ｎＡと小さくてすみ、ま
た従来１と同様に、最大通過電荷密度が１２．６ｃ／ｃ
ｍ２に対して８．４ｃ／ｃｍ２と低くなっている。した
がって、ＥＥＰＲＯＭのトンネル酸化膜の最大通過電荷
密度が１５．０ｃ／ｃｍ２の設計で作られている場合に
は、従来２の構成では約１１．９万回の書き換え回数を
持っているが、第１の実施例では１７．８万回の書き換
え回数を実現している。したがって、第１の実施例のほ
うが従来２に対して高い信頼性を実現していることが分
かる。
【００１６】本発明の第２の実施例にかかるＥＥＰＲＯ
Ｍを図にしめす。
Ｍを図にしめす。
【００１７】図１（ａ）に示すように選択的にゲート電
極を形成し、その後選択的に不純物をドープする工程ま
では第１の実施例と同様なので省略する。
極を形成し、その後選択的に不純物をドープする工程ま
では第１の実施例と同様なので省略する。
【００１８】続いて、全面に窒化膜１４、４０オングス
トロームのＨＴＯ膜１５、８０オングストロームの窒化
膜１６、１１００オングストロームのＣＶＤ酸化膜膜１
０を順に形成する。これらＣＶＤ酸化膜膜１０、窒化膜
１６、ＨＴＯ膜１５、窒化膜１４を異方性エッチングし
てサイドウオールを形成する。その結果、図４に示す構
成となる。このように、トンネル酸化膜の側面には窒化
膜１４が形成されているので、窒化膜１４がバリア層と
なって、トンネル酸化膜に酸素が拡散されることを防止
することができる。したがって、フローティングゲート
３及びコントロールゲート５の側面に窒化膜１４を形成
した後に熱酸化、不純物活性等の熱処理が行われても、
トンネル酸化膜に酸素が拡散されないためゲートバーズ
ビークは発生しない。また、サイドウオールが窒化膜を
介して、ＨＴＯ膜１５−窒化膜１６−ＣＶＤ酸化膜１０
によるＯＮＯ構造が形成されているので、サイドウオー
ルからのリーク電流をも抑えることができる。したがっ
て、ゲートバーズビークに起因する、特性の劣化を無く
することができ、実施例１と比較して、書込みの速度を
向上させると共に、書き換え耐性を向上させ、さらに、
書込み消費電流を低減することができる。
トロームのＨＴＯ膜１５、８０オングストロームの窒化
膜１６、１１００オングストロームのＣＶＤ酸化膜膜１
０を順に形成する。これらＣＶＤ酸化膜膜１０、窒化膜
１６、ＨＴＯ膜１５、窒化膜１４を異方性エッチングし
てサイドウオールを形成する。その結果、図４に示す構
成となる。このように、トンネル酸化膜の側面には窒化
膜１４が形成されているので、窒化膜１４がバリア層と
なって、トンネル酸化膜に酸素が拡散されることを防止
することができる。したがって、フローティングゲート
３及びコントロールゲート５の側面に窒化膜１４を形成
した後に熱酸化、不純物活性等の熱処理が行われても、
トンネル酸化膜に酸素が拡散されないためゲートバーズ
ビークは発生しない。また、サイドウオールが窒化膜を
介して、ＨＴＯ膜１５−窒化膜１６−ＣＶＤ酸化膜１０
によるＯＮＯ構造が形成されているので、サイドウオー
ルからのリーク電流をも抑えることができる。したがっ
て、ゲートバーズビークに起因する、特性の劣化を無く
することができ、実施例１と比較して、書込みの速度を
向上させると共に、書き換え耐性を向上させ、さらに、
書込み消費電流を低減することができる。
【００１９】本発明の第３の実施例にかかるＥＥＰＲＯ
Ｍを図に示す。
Ｍを図に示す。
【００２０】当実施例も、選択的にゲート電極を形成
し、選択的に不純物をドープする工程までは第１の実施
例と同様なので省略する。続いて、全面に窒化膜１４、
４０オングストロームのＨＴＯ膜１５、８０オングスト
ロームの窒化膜１６、４０オングストロームのＨＴＯ１
７を順次形成し、さらに、その上に１１００オングスト
ロームのＣＶＤ酸化膜１０を形成する。これら、ＣＶＤ
酸化膜、ＨＴＯ膜１７、窒化膜１６、ＨＴＯ膜１５、窒
化膜１４を異方性エッチングしてサイドウオールを形成
する。ここで、ＨＴＯ膜１５、１７の膜質向上のため及
び不純物の活性化のための熱処理を行っても、実施例２
と同様に、窒化膜１４がバリア層として働き、トンネル
酸化膜には酸素が拡散されず、ゲートバーズビークは発
生しない。その上、ゲート電極の側面には窒化膜１４を
介して、ＨＴＯ膜１５−窒化膜１６−ＨＴＯ膜１７によ
るＯＮＯ膜が形成されているため、第２の実施例より
も、フローティングゲート３のキャリア保持特性を向上
させることができる。本実施例１乃至３では、電子がド
レインに引き抜かれることによって書き込みが行われる
ものとして説明をしたが、本発明はこれら実施例に限定
されるものではなく、本発明の技術思想を超えない範囲
で、他の方法によって書き込みが行われるものに対して
も適用することができる。
し、選択的に不純物をドープする工程までは第１の実施
例と同様なので省略する。続いて、全面に窒化膜１４、
４０オングストロームのＨＴＯ膜１５、８０オングスト
ロームの窒化膜１６、４０オングストロームのＨＴＯ１
７を順次形成し、さらに、その上に１１００オングスト
ロームのＣＶＤ酸化膜１０を形成する。これら、ＣＶＤ
酸化膜、ＨＴＯ膜１７、窒化膜１６、ＨＴＯ膜１５、窒
化膜１４を異方性エッチングしてサイドウオールを形成
する。ここで、ＨＴＯ膜１５、１７の膜質向上のため及
び不純物の活性化のための熱処理を行っても、実施例２
と同様に、窒化膜１４がバリア層として働き、トンネル
酸化膜には酸素が拡散されず、ゲートバーズビークは発
生しない。その上、ゲート電極の側面には窒化膜１４を
介して、ＨＴＯ膜１５−窒化膜１６−ＨＴＯ膜１７によ
るＯＮＯ膜が形成されているため、第２の実施例より
も、フローティングゲート３のキャリア保持特性を向上
させることができる。本実施例１乃至３では、電子がド
レインに引き抜かれることによって書き込みが行われる
ものとして説明をしたが、本発明はこれら実施例に限定
されるものではなく、本発明の技術思想を超えない範囲
で、他の方法によって書き込みが行われるものに対して
も適用することができる。
【００２１】
【発明の効果】このように、コントロールゲート及びフ
ローティングゲートの側面にＯＮＯ構造の膜を形成する
形成することによって、ゲートバーズビークの発生を抑
制もしくはなくすることができるため、ＥＥＰＲＯＭの
信頼性を著しく向上させることができる。
ローティングゲートの側面にＯＮＯ構造の膜を形成する
形成することによって、ゲートバーズビークの発生を抑
制もしくはなくすることができるため、ＥＥＰＲＯＭの
信頼性を著しく向上させることができる。
【図１】本発明の第１の実施例によるＥＥＰＲＯＭのデ
バイス構造を示す断面図
バイス構造を示す断面図
【図２】（ａ）本発明の第１の実施例に示されたＥＥＰ
ＲＯＭの製造工程を示す断面図、（ｂ）本発明の第１の
実施例に示されたＥＥＰＲＯＭの製造工程を示す断面
図、（ｃ）本発明の第１の実施例に示されたＥＥＰＲＯ
Ｍの製造工程を示す断面図
ＲＯＭの製造工程を示す断面図、（ｂ）本発明の第１の
実施例に示されたＥＥＰＲＯＭの製造工程を示す断面
図、（ｃ）本発明の第１の実施例に示されたＥＥＰＲＯ
Ｍの製造工程を示す断面図
【図３】本発明の第１の実施例の電子引き抜き初期のＦ
Ｎ電流密度、バンド間トンネル電流密度及びゲートエッ
ジからジャンクションまでの距離の関係を示す特性図
Ｎ電流密度、バンド間トンネル電流密度及びゲートエッ
ジからジャンクションまでの距離の関係を示す特性図
【図４】本発明の第２の実施例によるＥＥＰＲＯＭのデ
バイス構造を示す断面図
バイス構造を示す断面図
【図５】本発明の第３の実施例によるＥＥＰＲＯＭのデ
バイス構造を示す断面図
バイス構造を示す断面図
【図６】本発明の第１の実施例と従来技術との特性を対
比させた特性図
比させた特性図
【図７】（ａ）従来のＥＥＰＲＯＭの上面図、（ｂ）従
来のＥＥＰＲＯＭのＡ−Ａ‘断面図、（ｃ）従来のＥＥ
ＰＲＯＭのＢ−Ｂ’断面図
来のＥＥＰＲＯＭのＡ−Ａ‘断面図、（ｃ）従来のＥＥ
ＰＲＯＭのＢ−Ｂ’断面図
【図８】従来のＥＥＰＲＯＭのデバイス構造を示す断面
図
図
１ Ｐウェル ２ トンネル膜 ３ フローティングゲート ４ ＯＮＯ膜 ５ コントロールゲート ６ 熱酸化膜 ７、９、１５、１７ ＨＴＯ膜 ８、１４、１６ 窒化膜 １０ ＣＶＤ酸化膜 １１ ドレイン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA43 AA62 AB08 AB09 AC02 AD12 AD18 AE02 AE08 AF06 AF07 AF10 AF25 AG02 AG03 AG12 AG17 AG21 AG22 AG24 5F083 EP02 EP23 EP55 EP56 ER14 ER15 ER21 ER29 GA01 GA05 GA21 GA30 JA02 JA04 JA32 JA35 JA39 JA56 PR12 PR21 PR36
Claims (6)
- 【請求項１】フローティングゲートに保持されているキ
ャリアに基づいてデータを保持する半導体記憶装置にお
いて、前記フローティングゲートの側面に形成された第
１の酸化膜と、前記酸化膜の側面に形成された窒化膜
と、前記窒化膜の側面に形成された第２の酸化膜とを備
え、前記第１の酸化膜、前記窒化膜及び前記第２の酸化
膜が前記フローティングゲートのサイドウオールを形成
することを特徴とする半導体記憶装置。 - 【請求項２】前記第１の酸化膜は、Hot Thermal Oxide
（ＨＴＯ）膜と、熱酸化膜とによって構成されているこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記熱酸化膜は、ＨＴＯ膜の膜質向上の際
の熱処理によって形成されたものであることを特徴とす
る請求項２記載の半導体記憶装置。 - 【請求項４】フローティングゲートに保持されているキ
ャリアに基づいてデータを保持する半導体記憶装置にお
いて、前記フローティングゲートの側面に形成された第
１の窒化膜と、前記窒化膜の側面に形成された第１の酸
化膜と、前記第１の酸化膜の側面に形成された第２の窒
化膜と、前記第２の窒化膜の側面に形成された第２の酸
化膜とを備え、前記第１の窒化膜、前記第１の酸化膜、
前記第２の窒化膜、及び前記第２の酸化膜とによって前
記フローティングゲートのサイドウオールを形成するこ
とを特徴とする半導体記憶装置。 - 【請求項５】前記第１の酸化膜及び第２の酸化膜はHot
Thermal Oxide（ＨＴＯ）膜であることを特徴とする請
求項４記載の半導体記憶装置。 - 【請求項６】前記第２の酸化膜は、Hot Thermal Oxide
（ＨＴＯ）膜と、ＣＶＤによって形成されるＣＶＤ酸化
膜によって構成されていることを特徴とする請求項４記
載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22024198A JP3240999B2 (ja) | 1998-08-04 | 1998-08-04 | 半導体記憶装置及びその製造方法 |
| KR10-1999-0031836A KR100372328B1 (ko) | 1998-08-04 | 1999-08-03 | 반도체저장장치 |
| US09/365,770 US6200858B1 (en) | 1998-08-04 | 1999-08-03 | Floating gate sidewall structure for the suppression of bird's beak |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22024198A JP3240999B2 (ja) | 1998-08-04 | 1998-08-04 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058680A true JP2000058680A (ja) | 2000-02-25 |
| JP3240999B2 JP3240999B2 (ja) | 2001-12-25 |
Family
ID=16748111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22024198A Expired - Fee Related JP3240999B2 (ja) | 1998-08-04 | 1998-08-04 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6200858B1 (ja) |
| JP (1) | JP3240999B2 (ja) |
| KR (1) | KR100372328B1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10036911A1 (de) * | 2000-07-28 | 2002-02-14 | Infineon Technologies Ag | Multi-Bit-Speicherzelle und Verfahren zur Herstellung |
| US6589841B1 (en) * | 1999-09-27 | 2003-07-08 | Advanced Micro Devices, Inc. | Charge gain/charge loss junction leakage prevention for flash technology by using double isolation/capping layer between lightly doped drain and gate |
| US6703669B1 (en) | 1999-11-18 | 2004-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having serially connected memory cell transistors provided between two current terminals |
| KR100437465B1 (ko) * | 2001-07-10 | 2004-06-23 | 삼성전자주식회사 | 개선된 측벽 스페이서 구조체를 갖는 비휘발성 반도체 장치 |
| JPWO2005041307A1 (ja) * | 2003-10-23 | 2007-04-05 | 富士通株式会社 | 半導体装置と半導体装置の製造方法 |
| JP2008153540A (ja) * | 2006-12-19 | 2008-07-03 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR100998946B1 (ko) | 2008-07-29 | 2010-12-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7982272B2 (en) | 2008-03-26 | 2011-07-19 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film semiconductor device and method for manufacturing the same |
| US9461138B2 (en) | 2012-02-28 | 2016-10-04 | Seiko Epson Corporation | Non-volatile semiconductor memory with nitride sidewall contacting nitride layer of ONO gate stack and methods for producing the same |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6808996B1 (en) * | 1999-08-18 | 2004-10-26 | Advanced Micro Devices, Inc. | Method for protecting gate edges from charge gain/loss in semiconductor device |
| US6448608B1 (en) * | 1999-09-27 | 2002-09-10 | Advanced Micro Devices, Inc. | Capping layer |
| US6348379B1 (en) | 2000-02-11 | 2002-02-19 | Advanced Micro Devices, Inc. | Method of forming self-aligned contacts using consumable spacers |
| US6417046B1 (en) * | 2000-05-05 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Modified nitride spacer for solving charge retention issue in floating gate memory cell |
| US6391732B1 (en) * | 2000-06-16 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Method to form self-aligned, L-shaped sidewall spacers |
| US6312998B1 (en) * | 2000-10-16 | 2001-11-06 | Advanced Micro Devices, Inc. | Field effect transistor with spacers that are removable with preservation of the gate dielectric |
| KR100425666B1 (ko) * | 2001-07-28 | 2004-04-03 | 삼성전자주식회사 | 반도체 장치에서 게이트 전극 형성방법 및 이를 이용한불휘발성 메모리 장치에서 셀 게이트 전극 형성 방법 |
| KR100393229B1 (ko) * | 2001-08-11 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치 |
| US6624025B2 (en) * | 2001-08-27 | 2003-09-23 | Taiwan Semiconductor Manufacturing Company | Method with trench source to increase the coupling of source to floating gate in split gate flash |
| US6521518B1 (en) * | 2001-09-04 | 2003-02-18 | Macronix International Co., Ltd. | Method of eliminating weakness caused by high density plasma dielectric layer |
| JP4477886B2 (ja) * | 2003-04-28 | 2010-06-09 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| TWI228834B (en) * | 2003-05-14 | 2005-03-01 | Macronix Int Co Ltd | Method of forming a non-volatile memory device |
| JP2005086122A (ja) * | 2003-09-11 | 2005-03-31 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR101006512B1 (ko) | 2003-09-24 | 2011-01-07 | 매그나칩 반도체 유한회사 | 엠이이엘 소자의 제조방법 |
| KR101051953B1 (ko) * | 2003-12-23 | 2011-07-26 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 소자의 게이트 형성방법 |
| US7400011B2 (en) * | 2004-03-22 | 2008-07-15 | Macronix International Co. Ltd | Non-volatile memory device having a nitride barrier to reduce the fast erase effect |
| US7776686B2 (en) * | 2005-03-08 | 2010-08-17 | Nec Electronics Corporation | Method of fabricating a non-volatile memory element including nitriding and oxidation of an insulating film |
| KR20080025508A (ko) * | 2006-09-18 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
| JP4834517B2 (ja) * | 2006-11-09 | 2011-12-14 | 株式会社東芝 | 半導体装置 |
| US20090261406A1 (en) * | 2008-04-17 | 2009-10-22 | Suh Youseok | Use of silicon-rich nitride in a flash memory device |
| US9691883B2 (en) * | 2014-06-19 | 2017-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Asymmetric formation approach for a floating gate of a split gate flash memory structure |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2975484B2 (ja) * | 1992-07-15 | 1999-11-10 | 三菱電機株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JPH0677493A (ja) * | 1992-08-27 | 1994-03-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3238556B2 (ja) * | 1993-12-06 | 2001-12-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH08148586A (ja) * | 1994-11-21 | 1996-06-07 | Toshiba Corp | 半導体装置の製造方法 |
| JP3431367B2 (ja) * | 1995-10-03 | 2003-07-28 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JPH09134973A (ja) * | 1995-11-07 | 1997-05-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5830794A (en) * | 1996-03-11 | 1998-11-03 | Ricoh Company, Ltd. | Method of fabricating semiconductor memory |
| US5960285A (en) * | 1997-06-24 | 1999-09-28 | United Semiconductor Corp. | Flash EEPROM device |
| US5879993A (en) * | 1997-09-29 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride spacer technology for flash EPROM |
| US5879992A (en) * | 1998-07-15 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating step poly to improve program speed in split gate flash |
-
1998
- 1998-08-04 JP JP22024198A patent/JP3240999B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-03 US US09/365,770 patent/US6200858B1/en not_active Expired - Fee Related
- 1999-08-03 KR KR10-1999-0031836A patent/KR100372328B1/ko not_active IP Right Cessation
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6589841B1 (en) * | 1999-09-27 | 2003-07-08 | Advanced Micro Devices, Inc. | Charge gain/charge loss junction leakage prevention for flash technology by using double isolation/capping layer between lightly doped drain and gate |
| US6703669B1 (en) | 1999-11-18 | 2004-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having serially connected memory cell transistors provided between two current terminals |
| US6828627B2 (en) | 1999-11-18 | 2004-12-07 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6673677B2 (en) | 2000-07-28 | 2004-01-06 | Infineon Technologies Ag | Method for manufacturing a multi-bit memory cell |
| DE10036911A1 (de) * | 2000-07-28 | 2002-02-14 | Infineon Technologies Ag | Multi-Bit-Speicherzelle und Verfahren zur Herstellung |
| DE10036911C2 (de) * | 2000-07-28 | 2002-06-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer Multi-Bit-Speicherzelle |
| US6960505B2 (en) | 2000-07-28 | 2005-11-01 | Infineon Technologies Ag | Method for manufacturing a multi-bit memory cell |
| KR100437465B1 (ko) * | 2001-07-10 | 2004-06-23 | 삼성전자주식회사 | 개선된 측벽 스페이서 구조체를 갖는 비휘발성 반도체 장치 |
| JPWO2005041307A1 (ja) * | 2003-10-23 | 2007-04-05 | 富士通株式会社 | 半導体装置と半導体装置の製造方法 |
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2008153540A (ja) * | 2006-12-19 | 2008-07-03 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7982272B2 (en) | 2008-03-26 | 2011-07-19 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film semiconductor device and method for manufacturing the same |
| KR100998946B1 (ko) | 2008-07-29 | 2010-12-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9461138B2 (en) | 2012-02-28 | 2016-10-04 | Seiko Epson Corporation | Non-volatile semiconductor memory with nitride sidewall contacting nitride layer of ONO gate stack and methods for producing the same |
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