JP2000040028A - Cpu制御によるdspプログラム領域の拡張方式 - Google Patents
Cpu制御によるdspプログラム領域の拡張方式Info
- Publication number
- JP2000040028A JP2000040028A JP10209662A JP20966298A JP2000040028A JP 2000040028 A JP2000040028 A JP 2000040028A JP 10209662 A JP10209662 A JP 10209662A JP 20966298 A JP20966298 A JP 20966298A JP 2000040028 A JP2000040028 A JP 2000040028A
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- Japan
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- dsp
- program
- cpu
- ram
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Abstract
(57)【要約】
【課題】 DSPのプログラム領域は、そのハードウェ
アによる制約のため必要な機能をその領域内で実現しな
ければならない。或いは機能自体に制限を受けるという
問題点がある。 【解決手段】 CPU2とDSP4のそれぞれからアク
セス可能なDP−RAM3と、該CPU2に備えられ
た、前記メモリ1内に蓄えられたDSPプログラムの中
から必要な機能のDSPプログラムを選択して、前記D
P−RAM3に転送後、前記DSP4に対してリセット
信号5を出力する手段と、前記DSP4に備えられた、
該リセット5が掛かると、該DSP内部のプログラムロ
ーダーにより、前記DP−RAM3にあるプログラムを
内部のプログラム領域にロードし、該DSPプログラム
を実行する手段と、を有する。
アによる制約のため必要な機能をその領域内で実現しな
ければならない。或いは機能自体に制限を受けるという
問題点がある。 【解決手段】 CPU2とDSP4のそれぞれからアク
セス可能なDP−RAM3と、該CPU2に備えられ
た、前記メモリ1内に蓄えられたDSPプログラムの中
から必要な機能のDSPプログラムを選択して、前記D
P−RAM3に転送後、前記DSP4に対してリセット
信号5を出力する手段と、前記DSP4に備えられた、
該リセット5が掛かると、該DSP内部のプログラムロ
ーダーにより、前記DP−RAM3にあるプログラムを
内部のプログラム領域にロードし、該DSPプログラム
を実行する手段と、を有する。
Description
【0001】
【発明の属する技術分野】本発明は、CPUとDSPを
組み合わせた装置に於いて、DSPのハードウェアによ
り制限されたプログラム領域を、これに接続されたCP
Uプログラムから制御することにより、この制限に関わ
らず多くの機能をDSPで実現する方式に関する。
組み合わせた装置に於いて、DSPのハードウェアによ
り制限されたプログラム領域を、これに接続されたCP
Uプログラムから制御することにより、この制限に関わ
らず多くの機能をDSPで実現する方式に関する。
【0002】
【従来の技術】通常のDSP(デジタル・シグナル・プ
ロセッサ)は、プログラムローダーを持っており、DS
Pプログラムは、ハードリセットされた時に、メモリエ
リアからDSP内部のプログラム実行用のメモリに転送
され、このプログラムがDSPにより実行される仕組み
になっている。また、このようなDSPを用いたコンピ
ュータシステムにおいては、より小型化、低コスト化、
多機能化を目指した関連技術が開発されている。
ロセッサ)は、プログラムローダーを持っており、DS
Pプログラムは、ハードリセットされた時に、メモリエ
リアからDSP内部のプログラム実行用のメモリに転送
され、このプログラムがDSPにより実行される仕組み
になっている。また、このようなDSPを用いたコンピ
ュータシステムにおいては、より小型化、低コスト化、
多機能化を目指した関連技術が開発されている。
【0003】例えば、特開平9−311845号公報に
は、「DSP信号処理装置及び信号処理方法」として、
DSPの数を制限することなくDSPへロードするプロ
グラムを記憶するためのROMの数を減らすことによ
り、部品実装面積を減少させると共に、コストも低く押
えることができるDSP並列信号処理装置が記載されて
いる。これは、目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ(DSP)を複数有
するDSP信号処理装置において、複数のDSPを順に
イネーブル状態とすることにより、1つのROMから複
数のDSPにそれぞれ違ったプログラムをロードさせる
ことができるため、ROMが1つで済むという技術であ
る。
は、「DSP信号処理装置及び信号処理方法」として、
DSPの数を制限することなくDSPへロードするプロ
グラムを記憶するためのROMの数を減らすことによ
り、部品実装面積を減少させると共に、コストも低く押
えることができるDSP並列信号処理装置が記載されて
いる。これは、目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ(DSP)を複数有
するDSP信号処理装置において、複数のDSPを順に
イネーブル状態とすることにより、1つのROMから複
数のDSPにそれぞれ違ったプログラムをロードさせる
ことができるため、ROMが1つで済むという技術であ
る。
【0004】また、特開平8−314801号公報に
は、「メモリ管理方式」として、電源投入時において、
ブートROMを用いずに、ROMのデータをRAMへロ
ードすることができるようにする方式が開示されてい
る。
は、「メモリ管理方式」として、電源投入時において、
ブートROMを用いずに、ROMのデータをRAMへロ
ードすることができるようにする方式が開示されてい
る。
【0005】これは、RAM内にROMのアドレスと同
一のアドレスの領域を設け、電源投入時には、ROMの
データをリードすることにより、プログラムをRAMに
ロードすることができるようにしたため、ROMのデー
タのロードのためにブートROM等を設ける必要がなく
なるという技術である。
一のアドレスの領域を設け、電源投入時には、ROMの
データをリードすることにより、プログラムをRAMに
ロードすることができるようにしたため、ROMのデー
タのロードのためにブートROM等を設ける必要がなく
なるという技術である。
【0006】また、特開平6−161946号公報に
は、「DMAアドレス制御方法」として、DSPのDM
A転送において、入力データが規定数以上に入力されて
も、入力データを書き込むデータRAMの所定領域以外
の領域には書き込まないようにするDMAアドレス制御
方法が開示されている。これは、DMA転送によるデー
タRAM領域を限定することで、アプリケーションの中
間データや結果データの破壊を防止できるようにした技
術である。
は、「DMAアドレス制御方法」として、DSPのDM
A転送において、入力データが規定数以上に入力されて
も、入力データを書き込むデータRAMの所定領域以外
の領域には書き込まないようにするDMAアドレス制御
方法が開示されている。これは、DMA転送によるデー
タRAM領域を限定することで、アプリケーションの中
間データや結果データの破壊を防止できるようにした技
術である。
【0007】
【発明が解決しようとする課題】第1の問題点は、多く
の機能または大きな機能をDSPで実現する場合には、
プログラム領域が大きく高価なDSPを使用するため、
装置の低コスト化を妨げる要因になっている点である。
の機能または大きな機能をDSPで実現する場合には、
プログラム領域が大きく高価なDSPを使用するため、
装置の低コスト化を妨げる要因になっている点である。
【0008】その理由は、DSPのプログラム領域が、
ハードウェア上制限されているためである。
ハードウェア上制限されているためである。
【0009】[発明の目的]本発明の目的は、プログラ
ム領域が小さい1つのDSPであっても、大きなDSP
プログラムを実行出来るようにすることであり、これに
より、複数の機能またはプログラム容量が比較的大きい
DSPプログラムの場合に於いても対応する事が出来る
ようにすることにある。
ム領域が小さい1つのDSPであっても、大きなDSP
プログラムを実行出来るようにすることであり、これに
より、複数の機能またはプログラム容量が比較的大きい
DSPプログラムの場合に於いても対応する事が出来る
ようにすることにある。
【0010】
【課題を解決するための手段】本発明は、上記課題を解
決するための手段として、CPUとDSPを組み合わせ
た装置に於いて、該CPUからの書き込みと該DSPか
らの読み出しを可能に接続されたDP−RAMと、前記
DP−RAMに、DSPプログラムを、該CPU側で切
替えて格納する手段と、該格納後に前記DSPをリセッ
トする手段と、該リセット時に、前記DP−RAMから
前記DSPプログラムを該DSPへロードする手段と、
を有することを特徴とするCPU制御によるDSPプロ
グラム領域の拡張方式を有するものである。
決するための手段として、CPUとDSPを組み合わせ
た装置に於いて、該CPUからの書き込みと該DSPか
らの読み出しを可能に接続されたDP−RAMと、前記
DP−RAMに、DSPプログラムを、該CPU側で切
替えて格納する手段と、該格納後に前記DSPをリセッ
トする手段と、該リセット時に、前記DP−RAMから
前記DSPプログラムを該DSPへロードする手段と、
を有することを特徴とするCPU制御によるDSPプロ
グラム領域の拡張方式を有するものである。
【0011】また、CPUと、DSPと、該DSPプロ
グラムが格納されたメモリと、該CPUとDSPのそれ
ぞれからアクセス可能なDP−RAMと、該CPUに備
えられた、前記メモリ内に蓄えられたDSPプログラム
の中から必要な機能のDSPプログラムを選択して、前
記DP−RAMに転送後、前記DSPに対してリセット
信号を出力する手段と、前記DSPに備えられた、該リ
セットが掛かると、該DSP内部のプログラムローダー
により、前記DP−RAMにあるプログラムを内部のプ
ログラム領域にロードし、該DSPプログラムを実行す
る手段と、を有する、ことを特徴とするCPU制御によ
るDSPプログラム領域の拡張方式でもある。
グラムが格納されたメモリと、該CPUとDSPのそれ
ぞれからアクセス可能なDP−RAMと、該CPUに備
えられた、前記メモリ内に蓄えられたDSPプログラム
の中から必要な機能のDSPプログラムを選択して、前
記DP−RAMに転送後、前記DSPに対してリセット
信号を出力する手段と、前記DSPに備えられた、該リ
セットが掛かると、該DSP内部のプログラムローダー
により、前記DP−RAMにあるプログラムを内部のプ
ログラム領域にロードし、該DSPプログラムを実行す
る手段と、を有する、ことを特徴とするCPU制御によ
るDSPプログラム領域の拡張方式でもある。
【0012】また、上記DSPのリセット端子は、上記
CPUからのリセット信号の配線と接続されている、こ
とを特徴とするCPU制御によるDSPプログラム領域
の拡張方式でもある。
CPUからのリセット信号の配線と接続されている、こ
とを特徴とするCPU制御によるDSPプログラム領域
の拡張方式でもある。
【0013】また、使用者の指示により、必要に応じて
前記DP−RAM内のDSPプログラムを他のDSPプ
ログラムに切替える手段を有する、ことを特徴とするC
PU制御によるDSPプログラム領域の拡張方式でもあ
る。
前記DP−RAM内のDSPプログラムを他のDSPプ
ログラムに切替える手段を有する、ことを特徴とするC
PU制御によるDSPプログラム領域の拡張方式でもあ
る。
【0014】また、前記DSPプログラムが格納された
メモリは、ROMまたはフラッシュメモリである、こと
を特徴とするCPU制御によるDSPプログラム領域の
拡張方式でもある。
メモリは、ROMまたはフラッシュメモリである、こと
を特徴とするCPU制御によるDSPプログラム領域の
拡張方式でもある。
【0015】また、CPUとDSPを組み合わせた装置
に於いて、該CPUからの書き込みと該DSPからの読
み出しを可能に接続されたメモリデバイスと、前記メモ
リデバイスに、DSPプログラムを、該CPU側で切替
えて格納する手段と、該格納後に前記DSPをリセット
する手段と、該リセット時に、前記メモリデバイスから
前記DSPプログラムを該DSPへロードする手段と、
を有することを特徴とするCPU制御によるDSPプロ
グラム領域の拡張方式でもある。
に於いて、該CPUからの書き込みと該DSPからの読
み出しを可能に接続されたメモリデバイスと、前記メモ
リデバイスに、DSPプログラムを、該CPU側で切替
えて格納する手段と、該格納後に前記DSPをリセット
する手段と、該リセット時に、前記メモリデバイスから
前記DSPプログラムを該DSPへロードする手段と、
を有することを特徴とするCPU制御によるDSPプロ
グラム領域の拡張方式でもある。
【0016】[作用]本発明は、CPUとDSPを組み
合わせた装置に於いて、DSPのプログラムをCPUに
接続されたDP−RAM(デュアルポートRAM)等の
デバイスからロードするようにし、DSPに実行させる
プログラムをCPU側のプログラムを用いて切替るもの
である。
合わせた装置に於いて、DSPのプログラムをCPUに
接続されたDP−RAM(デュアルポートRAM)等の
デバイスからロードするようにし、DSPに実行させる
プログラムをCPU側のプログラムを用いて切替るもの
である。
【0017】通常のDSPは、プログラムローダーを持
っており、ハードリセットされた時にメモリエリアから
DSP内部のプログラム実行用のメモリに転送される仕
組みになっている。
っており、ハードリセットされた時にメモリエリアから
DSP内部のプログラム実行用のメモリに転送される仕
組みになっている。
【0018】本発明では、まず、このDSPプログラム
をCPUでアクセス出来るDP−RAM等のデバイスか
ら読み込めるハード構成とする。
をCPUでアクセス出来るDP−RAM等のデバイスか
ら読み込めるハード構成とする。
【0019】また、CPUからDSPのリセット端子が
制御出来るハード構成とする。
制御出来るハード構成とする。
【0020】CPUの制御プログラムは、DSPの実行
すべきプログラムを、このDP−RAMに転送し、この
後にDSPをリセットする。
すべきプログラムを、このDP−RAMに転送し、この
後にDSPをリセットする。
【0021】本発明によれば、CPUにより、容量の大
きなROMやフラッシュメモリから必要なDSPプログ
ラムを選択して、DP−RAMに格納することにより、
任意のDSPプログラムを実行させることができるた
め、実質的にはDSPのプログラム容量を拡張したのと
同一の効果を得ることが出来る。
きなROMやフラッシュメモリから必要なDSPプログ
ラムを選択して、DP−RAMに格納することにより、
任意のDSPプログラムを実行させることができるた
め、実質的にはDSPのプログラム容量を拡張したのと
同一の効果を得ることが出来る。
【0022】これにより、CPUプログラムによる制御
によって、DSP内部のプログラム領域の制限を無く
し、プログラム領域を拡張することができる。
によって、DSP内部のプログラム領域の制限を無く
し、プログラム領域を拡張することができる。
【0023】また、この拡張により、プログラム容量が
大きくなる様な処理や、複数の機能を実行する事ができ
る。
大きくなる様な処理や、複数の機能を実行する事ができ
る。
【0024】また、DSP自体は、内部プログラム領域
の小さな低コストのものでも良くなる。
の小さな低コストのものでも良くなる。
【0025】
【発明の実施の形態】[構成の説明]次に、本発明の実
施の形態について図面を参照して詳細に説明する。
施の形態について図面を参照して詳細に説明する。
【0026】図1に示されるように、本発明は、DSP
プログラムが格納されたROMまたはフラッシュメモリ
1、CPU並びに周辺回路2、CPU周辺回路2とDS
P4の間にありそれぞれからアクセス出来るDP−RA
M3、及びDSP4から構成される。また、CPUから
DSPのリセット端子が制御出来るリセット信号5の配
線を備えた構成とする。
プログラムが格納されたROMまたはフラッシュメモリ
1、CPU並びに周辺回路2、CPU周辺回路2とDS
P4の間にありそれぞれからアクセス出来るDP−RA
M3、及びDSP4から構成される。また、CPUから
DSPのリセット端子が制御出来るリセット信号5の配
線を備えた構成とする。
【0027】なお、CPUからの書き込みとDSPから
の読み出しを可能に接続されたメモリデバイスであれ
ば、DP−RAM3に限ることはなく、通常のRAM等
を用いることも可能である。
の読み出しを可能に接続されたメモリデバイスであれ
ば、DP−RAM3に限ることはなく、通常のRAM等
を用いることも可能である。
【0028】[動作の説明]CPU2は、その制御プロ
グラムにより、ROM或いはフラッシュメモリ1内に蓄
えられたDSPプログラムの中から必要な機能のDSP
プログラムを選択し、当該DSPプログラムをDP−R
AM3に転送したのち、DSP4に対してリセット信号
5を加える。
グラムにより、ROM或いはフラッシュメモリ1内に蓄
えられたDSPプログラムの中から必要な機能のDSP
プログラムを選択し、当該DSPプログラムをDP−R
AM3に転送したのち、DSP4に対してリセット信号
5を加える。
【0029】リセット信号5が掛かると、DSP4は、
内部のプログラムローダーにより、DP−RAM3にあ
るプログラムを内部のプログラム領域に転送し、当該プ
ログラムを実行する。
内部のプログラムローダーにより、DP−RAM3にあ
るプログラムを内部のプログラム領域に転送し、当該プ
ログラムを実行する。
【0030】CPU2の制御プログラムが、必要に応じ
て上記の処理を行い、DSP4の機能を切替えること
で、実質的にはDSP4のプログラム実行領域の拡張が
出来る。
て上記の処理を行い、DSP4の機能を切替えること
で、実質的にはDSP4のプログラム実行領域の拡張が
出来る。
【0031】
【発明の効果】第1の効果は、CPUプログラムによ
り、必要な時にDSPプログラムを切替え実行させる事
が出来るため、多機能或いは複雑な機能を行うことが出
来る装置を提供できる事である。
り、必要な時にDSPプログラムを切替え実行させる事
が出来るため、多機能或いは複雑な機能を行うことが出
来る装置を提供できる事である。
【0032】第2の効果は、これに伴ってプログラム領
域の小さなDSPを用いた装置でも多くの機能が実行出
来るようになり、装置の低コスト化に寄与する事であ
る。
域の小さなDSPを用いた装置でも多くの機能が実行出
来るようになり、装置の低コスト化に寄与する事であ
る。
【図1】本発明の装置構成図である。
1 ROM又はフラッシュメモリ 2 CPU及び周辺回路 3 DP−RAM(デュアル・ポート・RAM) 4 DSP(デジタル・シグナル・プロセッサ) 5 リセット信号
Claims (6)
- 【請求項1】 CPUとDSPを組み合わせた装置に於
いて、 該CPUからの書き込みと該DSPからの読み出しを可
能に接続されたDP−RAMと、 前記DP−RAMに、DSPプログラムを、該CPU側
で切替えて格納する手段と、 該格納後に前記DSPをリセットする手段と、 該リセット時に、前記DP−RAMから前記DSPプロ
グラムを該DSPへロードする手段と、を有することを
特徴とするCPU制御によるDSPプログラム領域の拡
張方式。 - 【請求項2】 CPUと、DSPと、 該DSPプログラムが格納されたメモリと、 該CPUとDSPのそれぞれからアクセス可能なDP−
RAMと、 該CPUに備えられた、前記メモリ内に蓄えられたDS
Pプログラムの中から必要な機能のDSPプログラムを
選択して、前記DP−RAMに転送後、前記DSPに対
してリセット信号を出力する手段と、 前記DSPに備えられた、該リセットが掛かると、該D
SP内部のプログラムローダーにより、前記DP−RA
Mにあるプログラムを内部のプログラム領域にロード
し、該DSPプログラムを実行する手段と、を有する、
ことを特徴とするCPU制御によるDSPプログラム領
域の拡張方式。 - 【請求項3】 上記DSPのリセット端子は、上記CP
Uからのリセット信号の配線と接続されている、ことを
特徴とする請求項2記載のCPU制御によるDSPプロ
グラム領域の拡張方式。 - 【請求項4】 使用者の指示により、必要に応じて前記
DP−RAM内のDSPプログラムを他のDSPプログ
ラムに切替える手段を有する、ことを特徴とする請求項
1又は2記載のCPU制御によるDSPプログラム領域
の拡張方式。 - 【請求項5】 前記DSPプログラムが格納されたメモ
リは、ROMまたはフラッシュメモリである、ことを特
徴とする請求項1又は2記載のCPU制御によるDSP
プログラム領域の拡張方式。 - 【請求項6】 CPUとDSPを組み合わせた装置に於
いて、 該CPUからの書き込みと該DSPからの読み出しを可
能に接続されたメモリデバイスと、 前記メモリデバイスに、DSPプログラムを、該CPU
側で切替えて格納する手段と、 該格納後に前記DSPをリセットする手段と、 該リセット時に、前記メモリデバイスから前記DSPプ
ログラムを該DSPへロードする手段と、を有すること
を特徴とするCPU制御によるDSPプログラム領域の
拡張方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10209662A JP2000040028A (ja) | 1998-07-24 | 1998-07-24 | Cpu制御によるdspプログラム領域の拡張方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10209662A JP2000040028A (ja) | 1998-07-24 | 1998-07-24 | Cpu制御によるdspプログラム領域の拡張方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000040028A true JP2000040028A (ja) | 2000-02-08 |
Family
ID=16576535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10209662A Pending JP2000040028A (ja) | 1998-07-24 | 1998-07-24 | Cpu制御によるdspプログラム領域の拡張方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000040028A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6970984B2 (en) | 2000-09-26 | 2005-11-29 | Ricoh Company, Ltd. | Digital signal processor and modem using the same |
JP2008108064A (ja) * | 2006-10-25 | 2008-05-08 | Toshiba Corp | ディジタルシグナルプロセッサシステム及びディジタルシグナルプロセッサの起動方法 |
CN104424033A (zh) * | 2013-09-02 | 2015-03-18 | 联想(北京)有限公司 | 一种电子设备及数据处理方法 |
CN106201636A (zh) * | 2016-08-11 | 2016-12-07 | 中国电子科技集团公司第二十九研究所 | 一种dsp片外代码动态加载方法及装置 |
-
1998
- 1998-07-24 JP JP10209662A patent/JP2000040028A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6970984B2 (en) | 2000-09-26 | 2005-11-29 | Ricoh Company, Ltd. | Digital signal processor and modem using the same |
JP2008108064A (ja) * | 2006-10-25 | 2008-05-08 | Toshiba Corp | ディジタルシグナルプロセッサシステム及びディジタルシグナルプロセッサの起動方法 |
CN104424033A (zh) * | 2013-09-02 | 2015-03-18 | 联想(北京)有限公司 | 一种电子设备及数据处理方法 |
CN104424033B (zh) * | 2013-09-02 | 2018-10-12 | 联想(北京)有限公司 | 一种电子设备及数据处理方法 |
CN106201636A (zh) * | 2016-08-11 | 2016-12-07 | 中国电子科技集团公司第二十九研究所 | 一种dsp片外代码动态加载方法及装置 |
CN106201636B (zh) * | 2016-08-11 | 2019-03-26 | 中国电子科技集团公司第二十九研究所 | 一种dsp片外代码动态加载方法及装置 |
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