JP2000031798A - 可変遅延回路 - Google Patents
可変遅延回路Info
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Abstract
(57)【要約】
【課題】 使用素子数を増大させることなく、論理ゲー
トの遅延が小さい場合でもセレクタの機能試験が行える
ようにした可変遅延回路を提供する。 【解決手段】 セレクタ２の入力端子Ａにはオア回路２
２が接続され、入力端子Ｂにはオア回路２３が接続され
ている。オア回路２２には、入力端子ＩＮの入力信号と
テスト信号入力端子ｔｅｓｔ1 に印加された信号とが入
力される。オア回路２３には、入力信号を遅延した遅延
回路２１の出力信号とテスト信号入力端子ｔｅｓｔ2 に
印加された信号とが入力される。ｔｅｓｔ1 ，ｔｅｓｔ
2 には、通常時にはローレベル電圧が、セレクタの機能
試験時にはハイレベル電圧が印加される。
トの遅延が小さい場合でもセレクタの機能試験が行える
ようにした可変遅延回路を提供する。 【解決手段】 セレクタ２の入力端子Ａにはオア回路２
２が接続され、入力端子Ｂにはオア回路２３が接続され
ている。オア回路２２には、入力端子ＩＮの入力信号と
テスト信号入力端子ｔｅｓｔ1 に印加された信号とが入
力される。オア回路２３には、入力信号を遅延した遅延
回路２１の出力信号とテスト信号入力端子ｔｅｓｔ2 に
印加された信号とが入力される。ｔｅｓｔ1 ，ｔｅｓｔ
2 には、通常時にはローレベル電圧が、セレクタの機能
試験時にはハイレベル電圧が印加される。
Description
【０００１】
【発明の属する技術分野】本発明は、可変遅延回路に関
し、特に、遅延時間を論理ゲートで生成し、この論理ゲ
ートの使用個数により出力信号の遅延時間を設定可能な
構成の可変遅延回路に関する。
し、特に、遅延時間を論理ゲートで生成し、この論理ゲ
ートの使用個数により出力信号の遅延時間を設定可能な
構成の可変遅延回路に関する。
【０００２】
【従来の技術】可変遅延回路は、信号を通す論理ゲート
（Gate）の段数に応じて遅延時間が変化するように構成
されており、介在する論理ゲートの数が多くなるほど、
遅延時間が長くすることができる。
（Gate）の段数に応じて遅延時間が変化するように構成
されており、介在する論理ゲートの数が多くなるほど、
遅延時間が長くすることができる。
【０００３】図４は従来の可変遅延回路を構成を示す。
入力端子ＩＮにはゲート回路１が接続され、その出力端
子はセレクタ（Selector）２の入力端子Ｂに接続されて
いる。セレクタ２は、入力端子Ｂのほか、入力端子Ａと
Ｓを備えている。入力端子Ａには選択信号が入力される
信号入力端子Ｓ０が接続され、入力端子Ｂはゲート回路
１の出力端子に接続されている。セレクタ２の出力端子
には、セレクタ３の入力端子Ａが接続されている。セレ
クタ３も３つの入力端子Ａ，Ｂ，Ｓを備え、入力端子Ｓ
は信号入力端子Ｓ１に接続されている。セレクタ３の入
力端子ＡとＢの間には、セレクタ２の出力信号を遅延さ
せるゲート回路４，５が直列に挿入され、通過する信号
に対して２段の遅延が行われる。セレクタ３の出力端子
にはセレクタ６の入力端子Ａが接続されている。セレク
タ６も入力端子Ａ，Ｂ，Ｓを備えており、入力端子Ａと
Ｂの間には、ゲート回路７，８，９，１０が直列接続さ
れた状態で接続されている。これにより、セレクタ３で
は４段の遅延処理がほどこされる。セレクタ６の入力端
子Ｓは信号入力端子Ｓ２に接続されている。セレクタ６
の出力端子が可変遅延回路４０の出力端子ＯＵＴにな
る。
入力端子ＩＮにはゲート回路１が接続され、その出力端
子はセレクタ（Selector）２の入力端子Ｂに接続されて
いる。セレクタ２は、入力端子Ｂのほか、入力端子Ａと
Ｓを備えている。入力端子Ａには選択信号が入力される
信号入力端子Ｓ０が接続され、入力端子Ｂはゲート回路
１の出力端子に接続されている。セレクタ２の出力端子
には、セレクタ３の入力端子Ａが接続されている。セレ
クタ３も３つの入力端子Ａ，Ｂ，Ｓを備え、入力端子Ｓ
は信号入力端子Ｓ１に接続されている。セレクタ３の入
力端子ＡとＢの間には、セレクタ２の出力信号を遅延さ
せるゲート回路４，５が直列に挿入され、通過する信号
に対して２段の遅延が行われる。セレクタ３の出力端子
にはセレクタ６の入力端子Ａが接続されている。セレク
タ６も入力端子Ａ，Ｂ，Ｓを備えており、入力端子Ａと
Ｂの間には、ゲート回路７，８，９，１０が直列接続さ
れた状態で接続されている。これにより、セレクタ３で
は４段の遅延処理がほどこされる。セレクタ６の入力端
子Ｓは信号入力端子Ｓ２に接続されている。セレクタ６
の出力端子が可変遅延回路４０の出力端子ＯＵＴにな
る。
【０００４】以上の構成において、信号入力端子Ｓ０，
Ｓ１，Ｓ２に選択信号が入力されないとき、セレクタ
２，３，６はいずれも入力端子Ａが選択され、入力端子
ＩＮに印加された入力信号はセレクタ２，３，６を素通
りする状態になり、入力信号の遅延は行われない。例え
ば、信号入力端子Ｓ０にのみ信号が印加された場合、セ
レクタ２の入力端子Ｂが選択され、ゲート回路１の出力
が取り込まれる。したがって、セレクタ６の出力信号
は、ゲート回路１によって１段だけ遅延処理された信号
になる。また、信号入力端子Ｓ２にのみ選択信号が印加
されたとすると、入力端子ＩＮに印加された入力信号
は、セレクタ２，３を素通りし、ゲート回路７〜１０に
よる４段の遅延処理が施された信号がセレクタ６から出
力される。セレクタ３においても同様に動作する。この
ように、図４の可変遅延回路４０では、信号入力端子Ｓ
０，Ｓ１，Ｓ２に入力される選択信号の状態に応じて、
遅延無し、または、１段、２段、３段、４段、５段、６
段、７段のいずれかの遅延量を設定することができる。
このように、図４の構成では、信号入力端子Ｓ０，
Ｓ１，Ｓ２に印加された選択信号により、入力端子ＩＮ
に入力された信号の通るゲート回路の段数を設定できる
ため、可変遅延回路４０の遅延時間を変更することがで
きる。
Ｓ１，Ｓ２に選択信号が入力されないとき、セレクタ
２，３，６はいずれも入力端子Ａが選択され、入力端子
ＩＮに印加された入力信号はセレクタ２，３，６を素通
りする状態になり、入力信号の遅延は行われない。例え
ば、信号入力端子Ｓ０にのみ信号が印加された場合、セ
レクタ２の入力端子Ｂが選択され、ゲート回路１の出力
が取り込まれる。したがって、セレクタ６の出力信号
は、ゲート回路１によって１段だけ遅延処理された信号
になる。また、信号入力端子Ｓ２にのみ選択信号が印加
されたとすると、入力端子ＩＮに印加された入力信号
は、セレクタ２，３を素通りし、ゲート回路７〜１０に
よる４段の遅延処理が施された信号がセレクタ６から出
力される。セレクタ３においても同様に動作する。この
ように、図４の可変遅延回路４０では、信号入力端子Ｓ
０，Ｓ１，Ｓ２に入力される選択信号の状態に応じて、
遅延無し、または、１段、２段、３段、４段、５段、６
段、７段のいずれかの遅延量を設定することができる。
このように、図４の構成では、信号入力端子Ｓ０，
Ｓ１，Ｓ２に印加された選択信号により、入力端子ＩＮ
に入力された信号の通るゲート回路の段数を設定できる
ため、可変遅延回路４０の遅延時間を変更することがで
きる。
【０００５】図５は、図４で用いた各セレクタの詳細構
成を示す。ここに示す構成は、セレクタ２，３，６で共
通する回路構成になっている。複数のトランジスタは、
いずれもＮＰＮ形が用いられている。トランジスタ１１
と１２はＥＣＬ（ Emitter Coupled Logic）回路を形成
しており、トランジスタ１１のコレクタは高位側電源に
直接接続され、トランジスタ１２のコレクタは低位側電
源に抵抗１３を介して接続されている。共通接続された
トランジスタ１１，１２のエミッタにはトランジスタ１
４のコレクタが接続され、そのベースは信号入力端子Ｓ
（Ｓ０，Ｓ１，またはＳ２）に接続されている。トラン
ジスタ１４のエミッタと低位側電源との間には定電流源
１５が接続されている。トランジスタ１１のベースは入
力端子Ａに接続され、トランジスタ１２のベースには第
１の基準電圧ＶＲ１が印加される。また、トランジスタ
１２のコレクタは出力端子ＯＵＴに接続されている。ト
ランジスタ１６と１７もＥＣＬ回路を形成しており、ト
ランジスタ１６のコレクタはトランジスタ１２のコレク
タに接続され、トランジスタ１７のコレクタは高位側電
源に接続されている。トランジスタ１６のベースには第
１の基準電圧ＶＲ１が印加され、トランジスタ１７のベ
ースは入力端子Ｂに接続されている。トランジスタ１６
と１７のエミッタには、トランジスタ１８のコレクタが
接続され、そのベースには第２の基準電圧ＶＲ２が印加
され、エミッタはトランジスタ１４のエミッタに接続さ
れている。
成を示す。ここに示す構成は、セレクタ２，３，６で共
通する回路構成になっている。複数のトランジスタは、
いずれもＮＰＮ形が用いられている。トランジスタ１１
と１２はＥＣＬ（ Emitter Coupled Logic）回路を形成
しており、トランジスタ１１のコレクタは高位側電源に
直接接続され、トランジスタ１２のコレクタは低位側電
源に抵抗１３を介して接続されている。共通接続された
トランジスタ１１，１２のエミッタにはトランジスタ１
４のコレクタが接続され、そのベースは信号入力端子Ｓ
（Ｓ０，Ｓ１，またはＳ２）に接続されている。トラン
ジスタ１４のエミッタと低位側電源との間には定電流源
１５が接続されている。トランジスタ１１のベースは入
力端子Ａに接続され、トランジスタ１２のベースには第
１の基準電圧ＶＲ１が印加される。また、トランジスタ
１２のコレクタは出力端子ＯＵＴに接続されている。ト
ランジスタ１６と１７もＥＣＬ回路を形成しており、ト
ランジスタ１６のコレクタはトランジスタ１２のコレク
タに接続され、トランジスタ１７のコレクタは高位側電
源に接続されている。トランジスタ１６のベースには第
１の基準電圧ＶＲ１が印加され、トランジスタ１７のベ
ースは入力端子Ｂに接続されている。トランジスタ１６
と１７のエミッタには、トランジスタ１８のコレクタが
接続され、そのベースには第２の基準電圧ＶＲ２が印加
され、エミッタはトランジスタ１４のエミッタに接続さ
れている。
【０００６】ここで、入力端子Ａ，Ｂには、通常はハイ
レベルとして−０．８Ｖ程度、ローレベルとレて−１．
４Ｖ程度の電圧を印加する。また、信号入力端子Ｓの選
択信号としては、入力端子Ａ，Ｂの印加電圧に比べて−
０．８Ｖ程度シフトされた電圧、即ち、ハイレベルで−
１．６Ｖ、ローレベルで−２．２Ｖ程度の電圧を印加す
る。また、基準電圧ＶＲ１は入力端子Ａ，Ｂに印加され
るハイレベルとローレベルの中間の電圧である−１．１
Ｖ程度を印加し、基準電圧ＶＲ２は選択信号に印加され
るハイレベルとローレベルの中間の電圧である−１．９
Ｖ程度を印加する。
レベルとして−０．８Ｖ程度、ローレベルとレて−１．
４Ｖ程度の電圧を印加する。また、信号入力端子Ｓの選
択信号としては、入力端子Ａ，Ｂの印加電圧に比べて−
０．８Ｖ程度シフトされた電圧、即ち、ハイレベルで−
１．６Ｖ、ローレベルで−２．２Ｖ程度の電圧を印加す
る。また、基準電圧ＶＲ１は入力端子Ａ，Ｂに印加され
るハイレベルとローレベルの中間の電圧である−１．１
Ｖ程度を印加し、基準電圧ＶＲ２は選択信号に印加され
るハイレベルとローレベルの中間の電圧である−１．９
Ｖ程度を印加する。
【０００７】次に、図５のセレクタの動作について説明
する。ＥＣＬ回路は、エミッタ同士が接続されたトラン
ジスタ対のベース電位を比較し、ベース電位の高い方に
電流が流れることにより、論理レベルが出力される。こ
こで、定電流源１５を流れる電流値をＩとし、抵抗１３
の値をＲとした場合について考察する。まず、信号入力
端子Ｓに印加される選択信号がハイレベルの場合、トラ
ンジスタ１４と１８のベース電位を比較すると、トラン
ジスタ１４のベース電位の方がトランジスタ１８のベー
ス電位より高いため、電流Ｉはトランジスタ１４を流れ
る。次に、トランジスタ１１と１２のベース電位を比較
すると、入力端子Ａにハイレベル電圧が入力された場
合、電流Ｉはトランジスタ１１側を流れる。したがっ
て、電流Ｉは、高位側電源→トランジスタ１１→トラン
ジスタ１４→定電流源１５の経路で流れる。この場合、
抵抗１３には電流が流れないので電圧降下は生ぜず、出
力端子ＯＵＴの電位は、ほぼ高位側電源の値（ハイレベ
ル出力）になる。
する。ＥＣＬ回路は、エミッタ同士が接続されたトラン
ジスタ対のベース電位を比較し、ベース電位の高い方に
電流が流れることにより、論理レベルが出力される。こ
こで、定電流源１５を流れる電流値をＩとし、抵抗１３
の値をＲとした場合について考察する。まず、信号入力
端子Ｓに印加される選択信号がハイレベルの場合、トラ
ンジスタ１４と１８のベース電位を比較すると、トラン
ジスタ１４のベース電位の方がトランジスタ１８のベー
ス電位より高いため、電流Ｉはトランジスタ１４を流れ
る。次に、トランジスタ１１と１２のベース電位を比較
すると、入力端子Ａにハイレベル電圧が入力された場
合、電流Ｉはトランジスタ１１側を流れる。したがっ
て、電流Ｉは、高位側電源→トランジスタ１１→トラン
ジスタ１４→定電流源１５の経路で流れる。この場合、
抵抗１３には電流が流れないので電圧降下は生ぜず、出
力端子ＯＵＴの電位は、ほぼ高位側電源の値（ハイレベ
ル出力）になる。
【０００８】一方、入力端子Ａにローレベルが入力され
た場合、電流Ｉはトランジスタ１２を流れる。したがっ
て、電流Ｉは高位側電源→抵抗１３→トランジスタ１２
→トランジスタ１４→定電流源１５の経路で流れる。こ
の場合、出力端子ＯＵＴの電位は抵抗１３と電流Ｉによ
る電圧降下が発生し、〔高位側電源の電圧−Ｉ×Ｒ〕の
値（ローレベル出力）となる。このとき、トランジスタ
１６，１７には電流が流れないため、入力端子Ｂの印加
電圧による出力端子ＯＵＴの電圧変化はない。以上のよ
うに、入力信号端子Ｓにハイレベルが入力されると、セ
レクタの出力レベルは入力端子Ａに印加された信号レベ
ルと論理的に同じになる。
た場合、電流Ｉはトランジスタ１２を流れる。したがっ
て、電流Ｉは高位側電源→抵抗１３→トランジスタ１２
→トランジスタ１４→定電流源１５の経路で流れる。こ
の場合、出力端子ＯＵＴの電位は抵抗１３と電流Ｉによ
る電圧降下が発生し、〔高位側電源の電圧−Ｉ×Ｒ〕の
値（ローレベル出力）となる。このとき、トランジスタ
１６，１７には電流が流れないため、入力端子Ｂの印加
電圧による出力端子ＯＵＴの電圧変化はない。以上のよ
うに、入力信号端子Ｓにハイレベルが入力されると、セ
レクタの出力レベルは入力端子Ａに印加された信号レベ
ルと論理的に同じになる。
【０００９】次に、入力信号端子Ｓの印加信号がローレ
ベルの場合、トランジスタ１４および１８のベース電位
を比較すると、トランジスタ１８のベース電位の方がト
ランジスタ１４のベース電位より高いため、電流Ｉはト
ランジスタ１８を流れることになる。次に、トランジス
タ１６と１７のベース電位を比較すると、入力端子Ｂに
ハイレベルが入力された場合、電流Ｉはトランジスタ１
７を流れる。したがって、電流Ｉは高位側電源→トラン
ジスタ１７→トランジスタ１８→定電流源１５の経路で
流れる。この場合、抵抗１３には電流が流れないため、
出力端子ＯＵＴの電位は、ほぼ高位側電源の値（ハイレ
ベル出力）になる。一方、入力端子Ｂにローレベルが入
力された場合、電流Ｉはトランジスタ１６を流れる。し
たがって、電流Ｉは高位側電源→抵抗１３→トランジス
タ１６→トランジスタ１８→定電流源１５の経路で流れ
る。この場合、出力端子ＯＵＴの電位は、抵抗１３と電
流Ｉによる電圧降下が発生し、〔高位側電源の電圧−Ｉ
×Ｒ〕の値（ローレベル出力）になる。このとき、トラ
ンジスタ１１，１２には電流Ｉが流れないため、出力端
子ＯＵＴの出力電圧は、入力端子Ａの印加電圧によって
変化することはない。以上のように、入力信号端子Ｓに
ローレベルを入力した場合、入力端子Ｂに印加されたレ
ベルと論理的に同じレベルが出力端子ＯＵＴから出力さ
れる。
ベルの場合、トランジスタ１４および１８のベース電位
を比較すると、トランジスタ１８のベース電位の方がト
ランジスタ１４のベース電位より高いため、電流Ｉはト
ランジスタ１８を流れることになる。次に、トランジス
タ１６と１７のベース電位を比較すると、入力端子Ｂに
ハイレベルが入力された場合、電流Ｉはトランジスタ１
７を流れる。したがって、電流Ｉは高位側電源→トラン
ジスタ１７→トランジスタ１８→定電流源１５の経路で
流れる。この場合、抵抗１３には電流が流れないため、
出力端子ＯＵＴの電位は、ほぼ高位側電源の値（ハイレ
ベル出力）になる。一方、入力端子Ｂにローレベルが入
力された場合、電流Ｉはトランジスタ１６を流れる。し
たがって、電流Ｉは高位側電源→抵抗１３→トランジス
タ１６→トランジスタ１８→定電流源１５の経路で流れ
る。この場合、出力端子ＯＵＴの電位は、抵抗１３と電
流Ｉによる電圧降下が発生し、〔高位側電源の電圧−Ｉ
×Ｒ〕の値（ローレベル出力）になる。このとき、トラ
ンジスタ１１，１２には電流Ｉが流れないため、出力端
子ＯＵＴの出力電圧は、入力端子Ａの印加電圧によって
変化することはない。以上のように、入力信号端子Ｓに
ローレベルを入力した場合、入力端子Ｂに印加されたレ
ベルと論理的に同じレベルが出力端子ＯＵＴから出力さ
れる。
【００１０】次に、図４の可変遅延回路４０の動作の詳
細について説明する。例えば、セレクタ２，３，６のい
ずれもがゲート回路を通さない信号を選択（つまり、入
力端子Ａを選択）すると、この場合の可変遅延回路４０
の遅延時間ｔpd0 （ゲート回路無しの時の同期化回路４
０の遅延時間）は、セレクタのそれぞれの遅延時間をｔ
pds とすれば、次式のようになる。 ｔpd0 ＝ｔpds ＋ｔpds ＋ｔpds ＝３×ｔpds
細について説明する。例えば、セレクタ２，３，６のい
ずれもがゲート回路を通さない信号を選択（つまり、入
力端子Ａを選択）すると、この場合の可変遅延回路４０
の遅延時間ｔpd0 （ゲート回路無しの時の同期化回路４
０の遅延時間）は、セレクタのそれぞれの遅延時間をｔ
pds とすれば、次式のようになる。 ｔpd0 ＝ｔpds ＋ｔpds ＋ｔpds ＝３×ｔpds
【００１１】また、セレクタ２のみにゲート回路１を通
した信号を印加するようにした場合（すなわち、入力端
子Ｂを選択した場合）における可変遅延回路４０の遅延
時間ｔpd1 （ゲート回路が１つの時の同期化回路４０の
遅延時間）は、ゲート回路１段分の遅延時間をｔpdgate
とすると、 ｔpd1 ＝ｔpdgate＋３×ｔpds ＝ｔpd0 ＋ｔpdgate となる。
した信号を印加するようにした場合（すなわち、入力端
子Ｂを選択した場合）における可変遅延回路４０の遅延
時間ｔpd1 （ゲート回路が１つの時の同期化回路４０の
遅延時間）は、ゲート回路１段分の遅延時間をｔpdgate
とすると、 ｔpd1 ＝ｔpdgate＋３×ｔpds ＝ｔpd0 ＋ｔpdgate となる。
【００１２】次に、セレクタ３のみにゲート回路４，５
を通した信号を印加した場合における可変遅延回路４０
の遅延時間ｔpd2 （２つのゲート回路を通過時の同期化
回路の遅延時間）は、 ｔpd2 ＝ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＝ｔpd0 ＋２×ｔpdgate
を通した信号を印加した場合における可変遅延回路４０
の遅延時間ｔpd2 （２つのゲート回路を通過時の同期化
回路の遅延時間）は、 ｔpd2 ＝ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＝ｔpd0 ＋２×ｔpdgate
【００１３】さらに、セレクタ２と３にゲート回路を通
した信号を印加した場合（つまり、セレクタ３の入力端
子Ｂとセレクタ６の入力端子Ｂを選択した場合）におけ
る遅延時間ｔpd3 （３つのゲート回路を通過時の同期化
回路の遅延時間）は、次のようになる。 ｔpd3 ＝ｔpdgate＋ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＝ｔpd0 ＋３×ｔpdgate
した信号を印加した場合（つまり、セレクタ３の入力端
子Ｂとセレクタ６の入力端子Ｂを選択した場合）におけ
る遅延時間ｔpd3 （３つのゲート回路を通過時の同期化
回路の遅延時間）は、次のようになる。 ｔpd3 ＝ｔpdgate＋ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＝ｔpd0 ＋３×ｔpdgate
【００１４】また、セレクタ６のみゲートを通した信号
を選択すると、４つのゲート回路を通過した信号の遅延
時間ｔpd4 （４つのゲート回路を通過時の同期化回路４
０の遅延時間）は、次のようになる。 ｔpd4 ＝ｔpds ＋ｔpds ＋ｔpds ＋４×ｔpdgate ＝ｔpd0 ＋４×ｔpdgate
を選択すると、４つのゲート回路を通過した信号の遅延
時間ｔpd4 （４つのゲート回路を通過時の同期化回路４
０の遅延時間）は、次のようになる。 ｔpd4 ＝ｔpds ＋ｔpds ＋ｔpds ＋４×ｔpdgate ＝ｔpd0 ＋４×ｔpdgate
【００１５】さらに、セレクタ５，６，７のすべてが入
力端子Ｂを選択するようにした場合、７つのゲート回路
を通過した信号の遅延時間ｔpd7 は、 ｔpd7 ＝ｔpdgate＋ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＋４×ｔpdgate ＝ｔpd0 ＋７×ｔpdgate となり、ゲート１段分の遅延時間ｔpdgateを最小単位と
して、８段階（遅延無しを含む）に遅延時間が変化する
回路になる。この時、ｔpdgateが同じであることが必要
であるので、ゲート回路は同一仕様に統一することが望
ましい。
力端子Ｂを選択するようにした場合、７つのゲート回路
を通過した信号の遅延時間ｔpd7 は、 ｔpd7 ＝ｔpdgate＋ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＋４×ｔpdgate ＝ｔpd0 ＋７×ｔpdgate となり、ゲート１段分の遅延時間ｔpdgateを最小単位と
して、８段階（遅延無しを含む）に遅延時間が変化する
回路になる。この時、ｔpdgateが同じであることが必要
であるので、ゲート回路は同一仕様に統一することが望
ましい。
【００１６】以上の構成の可変遅延回路４０は、全体と
しては単なるバッファの構成であり、セレクタが故障し
ていてもテスト上では発見しにくい。例えば、セレクタ
２が故障し、ゲート回路１を通さない信号しか選択でき
ないような状態が生じたとしても、遅延時間はｔpdgate
分だけ異なるものの、全体の回路機能としては変わらな
いため、機能試験のみで良品／不良品の判定をすること
が難しい。そこで、従来、可変遅延回路を内蔵している
ＬＳＩでは、機能試験とは別に遅延時間の測定を行い、
良品／不良品の判定を行っていた。しかし、ＥＣＬ回路
のように、ゲート１段の遅延時間が小さいものにおいて
は、ゲート１段分の遅延時間ｔpdgateがＬＳＩテスタの
遅延時間測定の分解能を越える場合が存在する。この場
合、現状ではＬＳＩテスタでは測定する手段が無く、不
良品が良品と判断されてしまう場合があった。
しては単なるバッファの構成であり、セレクタが故障し
ていてもテスト上では発見しにくい。例えば、セレクタ
２が故障し、ゲート回路１を通さない信号しか選択でき
ないような状態が生じたとしても、遅延時間はｔpdgate
分だけ異なるものの、全体の回路機能としては変わらな
いため、機能試験のみで良品／不良品の判定をすること
が難しい。そこで、従来、可変遅延回路を内蔵している
ＬＳＩでは、機能試験とは別に遅延時間の測定を行い、
良品／不良品の判定を行っていた。しかし、ＥＣＬ回路
のように、ゲート１段の遅延時間が小さいものにおいて
は、ゲート１段分の遅延時間ｔpdgateがＬＳＩテスタの
遅延時間測定の分解能を越える場合が存在する。この場
合、現状ではＬＳＩテスタでは測定する手段が無く、不
良品が良品と判断されてしまう場合があった。
【００１７】このような問題を解決するものとして、特
開平１−２３２８２３（特公平３−８１３２８）号公報
に示される可変遅延回路があり、出力信号の実際の遅延
量を測定することなく、その論理を観測するだけで回路
の動作状態をチエックできるようにしている。
開平１−２３２８２３（特公平３−８１３２８）号公報
に示される可変遅延回路があり、出力信号の実際の遅延
量を測定することなく、その論理を観測するだけで回路
の動作状態をチエックできるようにしている。
【００１８】
【発明が解決しようとする課題】しかし、従来の可変遅
延回路によると、論理ゲートの遅延時間がＬＳＩテスタ
の分解能よりも小さい場合、動作が確認できないという
問題がある。その理由は、論理ゲートとセレクタを使用
した可変遅延回路は全体としてみると、単なるバッファ
にすぎないため、通常の機能試験では良・不良の判定が
できないためである。
延回路によると、論理ゲートの遅延時間がＬＳＩテスタ
の分解能よりも小さい場合、動作が確認できないという
問題がある。その理由は、論理ゲートとセレクタを使用
した可変遅延回路は全体としてみると、単なるバッファ
にすぎないため、通常の機能試験では良・不良の判定が
できないためである。
【００１９】また、特開平１−２３２８２３号公報の可
変遅延回路によると、セレクタの遅延用ゲートの全てを
エクスクルーシブ・オア（Exclusive OR：排他的論理
和) にする必要があり、このために使用素子数が増大す
るという問題がある。また、一部の回路のみを試験した
い場合でも、遅延時間を合わせるために、回路素子の全
てをエクスクルーシブ・オアで統一する必要がある。
変遅延回路によると、セレクタの遅延用ゲートの全てを
エクスクルーシブ・オア（Exclusive OR：排他的論理
和) にする必要があり、このために使用素子数が増大す
るという問題がある。また、一部の回路のみを試験した
い場合でも、遅延時間を合わせるために、回路素子の全
てをエクスクルーシブ・オアで統一する必要がある。
【００２０】したがって、本発明の目的は、使用素子数
を増大させることなく、論理ゲートの遅延が小さい場合
においても、セレクタの機能試験が行えるようにした可
変遅延回路を提供することにある。
を増大させることなく、論理ゲートの遅延が小さい場合
においても、セレクタの機能試験が行えるようにした可
変遅延回路を提供することにある。
【００２１】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、入力信号を入力する
第１の入力端子と、前記入力信号を所定の遅延時間を有
した論理ゲートを介して入力する第２の入力端子と、選
択信号によって前記第１あるいは第２の入力端子に入力
された前記入力信号を出力する出力端子とを有するセレ
クタによって構成された可変遅延回路において、前記入
力信号を入力する第１の入力端子と、前記セレクタを機
能試験する第１のテスト用信号を入力する第２の入力端
子と、前記入力信号あるいは前記第１のテスト用信号を
前記セレクタの前記第１の入力端子に出力する出力端子
を有する第１のオア回路と、前記論理ゲートを通過した
前記入力信号を入力する第１の入力端子と、前記セレク
タ機能試験する第２のテスト用信号を入力する第２の入
力端子と、前記論理ゲートを通過した前記入力信号ある
いは前記第２のテスト用信号を前記セレクタの前記第２
の入力端子に出力する出力端子を有する第２のオア回路
と、を設けたことを特徴とする可変遅延回路を提供す
る。
達成するため、第１の特徴として、入力信号を入力する
第１の入力端子と、前記入力信号を所定の遅延時間を有
した論理ゲートを介して入力する第２の入力端子と、選
択信号によって前記第１あるいは第２の入力端子に入力
された前記入力信号を出力する出力端子とを有するセレ
クタによって構成された可変遅延回路において、前記入
力信号を入力する第１の入力端子と、前記セレクタを機
能試験する第１のテスト用信号を入力する第２の入力端
子と、前記入力信号あるいは前記第１のテスト用信号を
前記セレクタの前記第１の入力端子に出力する出力端子
を有する第１のオア回路と、前記論理ゲートを通過した
前記入力信号を入力する第１の入力端子と、前記セレク
タ機能試験する第２のテスト用信号を入力する第２の入
力端子と、前記論理ゲートを通過した前記入力信号ある
いは前記第２のテスト用信号を前記セレクタの前記第２
の入力端子に出力する出力端子を有する第２のオア回路
と、を設けたことを特徴とする可変遅延回路を提供す
る。
【００２２】また、本発明は、上記の目的を達成するた
め、第２の特徴として、入力信号を入力する第１の入力
端子と、第１のテスト用信号を入力する第２の入力端子
と、前記入力信号あるいは前記第１のテスト用信号を出
力する出力端子を有する第１のオア回路と、所定の遅延
時間を有した論理ゲートを通過した前記入力信号を入力
する第１の入力端子と、第２のテスト用信号を入力する
第２の入力端子と、前記論理ゲートを通過した前記入力
信号あるいは前記第２のテスト用信号を出力する出力端
子を有する第２のオア回路と、前記第１のオア回路の前
記出力端子に接続された第１の入力端子と、前記第２の
オア回路に接続された第２の入力端子と、選択端子に入
力する選択信号に応じて前記第１あるいは第２の入力端
子に入力した信号を出力する出力端子を有した第１のセ
レクタと、前記第１のセレクタの前記出力端子に接続さ
れた第１の入力端子と、前記第１のセレクタの前記出力
端子に前記論理ゲートと同一の遅延時間を有した第１の
所定の個数の論理ゲートを介して接続された第２の入力
端子と、選択端子に入力する選択信号に応じて前記第１
あるいは第２の入力端子に入力した信号を出力する出力
端子を有した第２のセレクタと、前記第２のセレクタの
前記出力端子に接続された第１の入力端子と、前記第２
のセレクタの前記出力端子に前記論理ゲートと同一の遅
延時間を有した第２の所定の個数の論理ゲートを介して
接続された第２の入力端子と、選択端子に入力する選択
信号に応じて前記第１あるいは第２の入力端子に入力し
た信号を出力する出力端子を有した第３のセレクタと、
を設けたことを特徴とする可変遅延回路を提供する。
め、第２の特徴として、入力信号を入力する第１の入力
端子と、第１のテスト用信号を入力する第２の入力端子
と、前記入力信号あるいは前記第１のテスト用信号を出
力する出力端子を有する第１のオア回路と、所定の遅延
時間を有した論理ゲートを通過した前記入力信号を入力
する第１の入力端子と、第２のテスト用信号を入力する
第２の入力端子と、前記論理ゲートを通過した前記入力
信号あるいは前記第２のテスト用信号を出力する出力端
子を有する第２のオア回路と、前記第１のオア回路の前
記出力端子に接続された第１の入力端子と、前記第２の
オア回路に接続された第２の入力端子と、選択端子に入
力する選択信号に応じて前記第１あるいは第２の入力端
子に入力した信号を出力する出力端子を有した第１のセ
レクタと、前記第１のセレクタの前記出力端子に接続さ
れた第１の入力端子と、前記第１のセレクタの前記出力
端子に前記論理ゲートと同一の遅延時間を有した第１の
所定の個数の論理ゲートを介して接続された第２の入力
端子と、選択端子に入力する選択信号に応じて前記第１
あるいは第２の入力端子に入力した信号を出力する出力
端子を有した第２のセレクタと、前記第２のセレクタの
前記出力端子に接続された第１の入力端子と、前記第２
のセレクタの前記出力端子に前記論理ゲートと同一の遅
延時間を有した第２の所定の個数の論理ゲートを介して
接続された第２の入力端子と、選択端子に入力する選択
信号に応じて前記第１あるいは第２の入力端子に入力し
た信号を出力する出力端子を有した第３のセレクタと、
を設けたことを特徴とする可変遅延回路を提供する。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面をもとに説明する。図１は本発明による可変遅延
回路の第１の実施の形態を示す。図中、図４と同一であ
るものには同一引用数字を用いたので、以下においては
重複する説明は省略する。入力端子として、入力端子Ｉ
Ｎと入力信号端子Ｓの他、２つのテスト信号入力端子(
ｔｅｓｔ1 ，ｔｅｓｔ2 ）を備えている。入力端子ＩＮ
には遅延回路２１が接続され、入力端子ＩＮ及びテスト
信号入力端子ｔｅｓｔ1 にはオア（ＯＲ）回路２２が接
続され、遅延回路２１の出力端子及びテスト信号入力端
子ｔｅｓｔ2 にはオア回路２３が接続されている。オア
回路２２の出力端子にはセレクタ２の入力端子Ａが接続
され、オア回路２３の出力端子には入力端子Ｂが接続さ
れている。また、セレクタ２の入力端子Ｓは入力信号端
子Ｓ０ に接続されている。
て図面をもとに説明する。図１は本発明による可変遅延
回路の第１の実施の形態を示す。図中、図４と同一であ
るものには同一引用数字を用いたので、以下においては
重複する説明は省略する。入力端子として、入力端子Ｉ
Ｎと入力信号端子Ｓの他、２つのテスト信号入力端子(
ｔｅｓｔ1 ，ｔｅｓｔ2 ）を備えている。入力端子ＩＮ
には遅延回路２１が接続され、入力端子ＩＮ及びテスト
信号入力端子ｔｅｓｔ1 にはオア（ＯＲ）回路２２が接
続され、遅延回路２１の出力端子及びテスト信号入力端
子ｔｅｓｔ2 にはオア回路２３が接続されている。オア
回路２２の出力端子にはセレクタ２の入力端子Ａが接続
され、オア回路２３の出力端子には入力端子Ｂが接続さ
れている。また、セレクタ２の入力端子Ｓは入力信号端
子Ｓ０ に接続されている。
【００２４】図１において、入力信号端子Ｓ０に選択信
号を印加しない時、セレクタ２は入力端子Ａが選択され
ており、オア回路２２の出力信号が入力端子Ａに取り込
まれる。この場合、オア回路２２は論理和をとるため、
テスト信号入力端子ｔｅｓｔ1 の信号の有無にかかわら
ず、オア回路２２に出力信号が発生する。この場合の可
変遅延回路２０の遅延時間ｔpd0 は、オア回路２２の遅
延時間をｔpdOR（オア回路２３も同じｔpdORの遅延時
間）、セレクタ２の遅延時間をｔpds とすると、次式で
表される。 ｔpd0 ＝ｔpdOR＋ｔpds
号を印加しない時、セレクタ２は入力端子Ａが選択され
ており、オア回路２２の出力信号が入力端子Ａに取り込
まれる。この場合、オア回路２２は論理和をとるため、
テスト信号入力端子ｔｅｓｔ1 の信号の有無にかかわら
ず、オア回路２２に出力信号が発生する。この場合の可
変遅延回路２０の遅延時間ｔpd0 は、オア回路２２の遅
延時間をｔpdOR（オア回路２３も同じｔpdORの遅延時
間）、セレクタ２の遅延時間をｔpds とすると、次式で
表される。 ｔpd0 ＝ｔpdOR＋ｔpds
【００２５】一方、入力信号端子Ｓ０に選択信号が印加
されると、セレクタ２は入力端子Ｂが選択され、遅延回
路２１で遅延された信号がオア回路２３を介してセレク
タ２の入力端子Ｂに入力される。この場合の可変遅延回
路２０の遅延時間ｔpd1 は、遅延回路２１の遅延時間を
ｔpdd とすると、次式で表される。 ｔpd1 ＝ｔpdd ＋ｔpdOR＋ｔpds ＝ｔpd0 ＋ｔpdd したがって、この動作状態においては、遅延回路２１の
遅延時間分（ｔpdd ）だけ、出力信号の遅延時間を変化
させることができる。なお、従来と同様の動作をさせた
い場合、２つのオア回路２２，２３のテスト信号入力端
子ｔｅｓｔ1 ，ｔｅｓｔ2 に入力される電圧をローレベ
ルに固定すればよい。
されると、セレクタ２は入力端子Ｂが選択され、遅延回
路２１で遅延された信号がオア回路２３を介してセレク
タ２の入力端子Ｂに入力される。この場合の可変遅延回
路２０の遅延時間ｔpd1 は、遅延回路２１の遅延時間を
ｔpdd とすると、次式で表される。 ｔpd1 ＝ｔpdd ＋ｔpdOR＋ｔpds ＝ｔpd0 ＋ｔpdd したがって、この動作状態においては、遅延回路２１の
遅延時間分（ｔpdd ）だけ、出力信号の遅延時間を変化
させることができる。なお、従来と同様の動作をさせた
い場合、２つのオア回路２２，２３のテスト信号入力端
子ｔｅｓｔ1 ，ｔｅｓｔ2 に入力される電圧をローレベ
ルに固定すればよい。
【００２６】次に、セレクタ２の機能試験時には、入力
端子ＩＮをローレベルの電圧に固定する。さらに、テス
ト信号入力端子ｔｅｓｔ1 にハイレベル電圧を入力し、
テスト信号入力端子ｔｅｓｔ2 にローレベル電圧を入力
する。これにより、テスト信号入力端子ｔｅｓｔ1 に入
力されたテスト信号がセレクタ２の入力端子Ｂに入力さ
れ、セレクタ２の出力端子ＯＵＴにハイレベル電圧が出
力される。この状態を不図示の検査装置（測定装置）で
確認する。次に、上記とは逆に、テスト信号入力端子ｔ
ｅｓｔ1 にローレベル電圧を入力し、テスト信号入力端
子ｔｅｓｔ2 にハイレベル電圧を入力後、セレクタ１の
選択信号をｔｅｓｔ2 を通した信号が出力されるように
切り替え、出力端子ＯＵＴにハイレベル電圧が出力され
ていることを確認すれば、セレクタ１は正常に動作して
いることになる。
端子ＩＮをローレベルの電圧に固定する。さらに、テス
ト信号入力端子ｔｅｓｔ1 にハイレベル電圧を入力し、
テスト信号入力端子ｔｅｓｔ2 にローレベル電圧を入力
する。これにより、テスト信号入力端子ｔｅｓｔ1 に入
力されたテスト信号がセレクタ２の入力端子Ｂに入力さ
れ、セレクタ２の出力端子ＯＵＴにハイレベル電圧が出
力される。この状態を不図示の検査装置（測定装置）で
確認する。次に、上記とは逆に、テスト信号入力端子ｔ
ｅｓｔ1 にローレベル電圧を入力し、テスト信号入力端
子ｔｅｓｔ2 にハイレベル電圧を入力後、セレクタ１の
選択信号をｔｅｓｔ2 を通した信号が出力されるように
切り替え、出力端子ＯＵＴにハイレベル電圧が出力され
ていることを確認すれば、セレクタ１は正常に動作して
いることになる。
【００２７】図２は本発明による可変遅延回路の第２の
実施の形態を示す。本実施の形態は、図４の可変遅延回
路４０と同じに、遅延段数を最大７段にしたものであ
り、図中、図４と同一または同一機能を有するものには
同一引用数字を用いたので、以下においては重複する説
明を省略する。入力端子ＩＮ，Ｓ０，ｔｅｓｔ1 ，ｔｅ
ｓｔ2 のそれぞれとセレクタ２までの構成は図１で説明
した通りであるが、遅延回路２１には図４で説明したゲ
ート回路１を用いている。セレクタ２からセレクタ６ま
での構成は、図４と全く同じである。
実施の形態を示す。本実施の形態は、図４の可変遅延回
路４０と同じに、遅延段数を最大７段にしたものであ
り、図中、図４と同一または同一機能を有するものには
同一引用数字を用いたので、以下においては重複する説
明を省略する。入力端子ＩＮ，Ｓ０，ｔｅｓｔ1 ，ｔｅ
ｓｔ2 のそれぞれとセレクタ２までの構成は図１で説明
した通りであるが、遅延回路２１には図４で説明したゲ
ート回路１を用いている。セレクタ２からセレクタ６ま
での構成は、図４と全く同じである。
【００２８】次に、図２の可変遅延回路３０の動作につ
いて説明する。まず、通常の可変遅延回路として使用す
る場合を説明する。この場合、テスト信号入力端子ｔｅ
ｓｔ1 及びｔｅｓｔ2 には、ローレベルの信号を入力す
る。この状態では、オア回路２２，２３は論理和をとる
ので、一方の入力端子に入力されたハイレベルの電圧を
持った入力信号をそのままセレクタ２へ伝達するバッフ
ァ回路として機能する。したがって、テスト信号入力端
子ｔｅｓｔ1 ，ｔｅｓｔ2 の電圧がローレベルにあると
きの動作は、前記した従来の可変遅延回路４０と同じに
なる。
いて説明する。まず、通常の可変遅延回路として使用す
る場合を説明する。この場合、テスト信号入力端子ｔｅ
ｓｔ1 及びｔｅｓｔ2 には、ローレベルの信号を入力す
る。この状態では、オア回路２２，２３は論理和をとる
ので、一方の入力端子に入力されたハイレベルの電圧を
持った入力信号をそのままセレクタ２へ伝達するバッフ
ァ回路として機能する。したがって、テスト信号入力端
子ｔｅｓｔ1 ，ｔｅｓｔ2 の電圧がローレベルにあると
きの動作は、前記した従来の可変遅延回路４０と同じに
なる。
【００２９】例えば、セレクタ２，３，６のそれぞれに
入力端子Ａを選択する選択信号が印加された場合、ゲー
ト回路を通した信号はいずれのセレクタにも入力され
ず、セレクタのそれぞれの遅延時間だけが付与された動
作になる。すなわち、オア回路２２における遅延時間を
ｔpdOR、各セレクタにおける遅延時間をｔpds とする
と、この場合の可変遅延回路３０の遅延時間ｔpd0 は次
式で表される。 ｔpd0 ＝ｔpdOR＋ｔpds ＋ｔpds ＋ｔpds ＝ｔpdOR＋３×ｔpds
入力端子Ａを選択する選択信号が印加された場合、ゲー
ト回路を通した信号はいずれのセレクタにも入力され
ず、セレクタのそれぞれの遅延時間だけが付与された動
作になる。すなわち、オア回路２２における遅延時間を
ｔpdOR、各セレクタにおける遅延時間をｔpds とする
と、この場合の可変遅延回路３０の遅延時間ｔpd0 は次
式で表される。 ｔpd0 ＝ｔpdOR＋ｔpds ＋ｔpds ＋ｔpds ＝ｔpdOR＋３×ｔpds
【００３０】また、セレクタ２のみが入力端子Ｂを選択
し、セレクタ３と６が入力端子Ａを選択したままの場
合、１段分のゲート回路の遅延時間をｔpdgateとすれ
ば、ゲート回路１の遅延時間ｔpd1 は次式で表される。 ｔpd1 ＝ｔpd0R＋ｔpdgate＋３×ｔpds ＝ｔpd0 ＋ｔpdgate
し、セレクタ３と６が入力端子Ａを選択したままの場
合、１段分のゲート回路の遅延時間をｔpdgateとすれ
ば、ゲート回路１の遅延時間ｔpd1 は次式で表される。 ｔpd1 ＝ｔpd0R＋ｔpdgate＋３×ｔpds ＝ｔpd0 ＋ｔpdgate
【００３１】次に、セレクタ２と３が入力端子Ａを選択
し、セレクタ６のみが入力端子Ｂを選択している場合、
この時の可変遅延回路３０の遅延時間ｔpd2 は、次式で
表される。 ｔpd2 ＝ｔpdOR＋ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＝ｔpd0 ＋２×ｔpdgate
し、セレクタ６のみが入力端子Ｂを選択している場合、
この時の可変遅延回路３０の遅延時間ｔpd2 は、次式で
表される。 ｔpd2 ＝ｔpdOR＋ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＝ｔpd0 ＋２×ｔpdgate
【００３２】さらに、セレクタ３と６が入力端子Ｂを選
択し、セレクタ２が入力端子Ａを選択している状態にお
いては、可変遅延回路３０の遅延時間ｔpd3 は、次式で
表される。 ｔpd3 ＝ｔpdOR＋ｔpdgate＋ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＝ｔpd0 ＋３×ｔpdgate
択し、セレクタ２が入力端子Ａを選択している状態にお
いては、可変遅延回路３０の遅延時間ｔpd3 は、次式で
表される。 ｔpd3 ＝ｔpdOR＋ｔpdgate＋ｔpds ＋２×ｔpdgate＋ｔpds ＋ｔpds ＝ｔpd0 ＋３×ｔpdgate
【００３３】また、セレクタ２と３が入力端子Ａを選択
し、セレクタ６のみが入力端子Ｂを選択している状態に
おいては、可変遅延回路３０の遅延時間ｔpd4 は、次式
で表される。 ｔpd4 ＝ｔpdOR＋ｔpds ＋ｔpds ＋ｔpds ＋４×ｔpdgate ＝ｔpd0 ＋４×ｔpdgate
し、セレクタ６のみが入力端子Ｂを選択している状態に
おいては、可変遅延回路３０の遅延時間ｔpd4 は、次式
で表される。 ｔpd4 ＝ｔpdOR＋ｔpds ＋ｔpds ＋ｔpds ＋４×ｔpdgate ＝ｔpd0 ＋４×ｔpdgate
【００３４】次に、セレクタ２，３，６のそれぞれが入
力端子Ｂを選択している状態においては、可変遅延回路
３０の遅延時間ｔpd7 は、 ｔpd7 ＝ｔpdOR＋ｔpdgate＋ｔpds ＋２×ｔpdgate ＋ｔpds ＋ｔpds ＋４×ｔpdgate ＝ｔpd0 ＋７×ｔpdgate となり、ｔpdgateを最小単位にして遅延時間を８段階に
変化させることが可能な可変遅延回路となる。
力端子Ｂを選択している状態においては、可変遅延回路
３０の遅延時間ｔpd7 は、 ｔpd7 ＝ｔpdOR＋ｔpdgate＋ｔpds ＋２×ｔpdgate ＋ｔpds ＋ｔpds ＋４×ｔpdgate ＝ｔpd0 ＋７×ｔpdgate となり、ｔpdgateを最小単位にして遅延時間を８段階に
変化させることが可能な可変遅延回路となる。
【００３５】次に、セレクタの機能試験を行う場合につ
いて説明する。まず、可変遅延回路３０の入力端子ＩＮ
およびテスト信号入力端子ｔｅｓｔ1，ｔｅｓｔ2 のい
ずれにも初期設定値としてローレベルの電圧を入力す
る。信号入力端子Ｓ０に印加する選択信号は、入力端子
ＡまたはＢのいずれを選択する信号であってもよいが、
ここでは入力端子Ａを選択しているものとする。次に、
テスト信号入力端子ｔｅｓｔ1 にハイレベルの電圧を入
力する。セレクタ２が正常に動作すれば、セレクタ２の
出力電圧はハイレベルへ変化するため、出力端子ＯＵＴ
の電圧もハイレベルへ変化する。したがって、何らかの
理由によってセレクタ２の入力端子Ｂを選択できなかっ
た場合、出力端子ＯＵＴの電圧は変化しないので、セレ
クタ２に異常のあることがわかる。このようにして、セ
レクタ２の入力端子Ａ側からの機能試験を実施すること
ができる。
いて説明する。まず、可変遅延回路３０の入力端子ＩＮ
およびテスト信号入力端子ｔｅｓｔ1，ｔｅｓｔ2 のい
ずれにも初期設定値としてローレベルの電圧を入力す
る。信号入力端子Ｓ０に印加する選択信号は、入力端子
ＡまたはＢのいずれを選択する信号であってもよいが、
ここでは入力端子Ａを選択しているものとする。次に、
テスト信号入力端子ｔｅｓｔ1 にハイレベルの電圧を入
力する。セレクタ２が正常に動作すれば、セレクタ２の
出力電圧はハイレベルへ変化するため、出力端子ＯＵＴ
の電圧もハイレベルへ変化する。したがって、何らかの
理由によってセレクタ２の入力端子Ｂを選択できなかっ
た場合、出力端子ＯＵＴの電圧は変化しないので、セレ
クタ２に異常のあることがわかる。このようにして、セ
レクタ２の入力端子Ａ側からの機能試験を実施すること
ができる。
【００３６】次に、再度、可変遅延回路３０の入力端子
ＩＮおよびテスト信号入力端子ｔｅｓｔ1 ，ｔｅｓｔ2
のそれぞれにローレベルを入力する。信号入力端子Ｓ０
には、入力信号Ｂを選択する選択信号を入力する。この
後、テスト信号入力端子ｔｅｓｔ2 にハイレベルの電圧
を入力する。これによってセレクタ２が正常に動作すれ
ば、セレクタ２の出力電圧はハイレベルに変化し、これ
に応じて出力端子ＯＵＴの出力電圧はハイレベルに変化
する。このとき、セレクタ２が何らかの理由により入力
端子Ａを選択できない場合、出力端子ＯＵＴの出力電圧
が変化しないので、セレクタ２の異常を判定することが
できる。このようにして、セレクタ２の入力端子Ｂ側か
らの機能試験を実施することができる。以上より、セレ
クタ２の機能試験を入力端子Ａと入力端子Ｂの双方から
実施することができる。
ＩＮおよびテスト信号入力端子ｔｅｓｔ1 ，ｔｅｓｔ2
のそれぞれにローレベルを入力する。信号入力端子Ｓ０
には、入力信号Ｂを選択する選択信号を入力する。この
後、テスト信号入力端子ｔｅｓｔ2 にハイレベルの電圧
を入力する。これによってセレクタ２が正常に動作すれ
ば、セレクタ２の出力電圧はハイレベルに変化し、これ
に応じて出力端子ＯＵＴの出力電圧はハイレベルに変化
する。このとき、セレクタ２が何らかの理由により入力
端子Ａを選択できない場合、出力端子ＯＵＴの出力電圧
が変化しないので、セレクタ２の異常を判定することが
できる。このようにして、セレクタ２の入力端子Ｂ側か
らの機能試験を実施することができる。以上より、セレ
クタ２の機能試験を入力端子Ａと入力端子Ｂの双方から
実施することができる。
【００３７】図３は図１に示したオア回路付きのセレク
タ２の構成を示す。図中、図５に示したと同一であるも
のには同一引用数字を用いたので、以下においては重複
する説明を省略する。トランジスタ１１のコレクタとエ
ミッタには、並列状態にトランジスタ２４のコレクタと
エミッタが接続され、そのベースはテスト信号入力端子
ｔｅｓｔ1 に接続されている。更に、トランジスタ１７
のコレクタとエミッタには、並列状態にトランジスタ２
５のコレクタとエミッタが接続され、そのベースはテス
ト信号入力端子ｔｅｓｔ2 に接続されている。
タ２の構成を示す。図中、図５に示したと同一であるも
のには同一引用数字を用いたので、以下においては重複
する説明を省略する。トランジスタ１１のコレクタとエ
ミッタには、並列状態にトランジスタ２４のコレクタと
エミッタが接続され、そのベースはテスト信号入力端子
ｔｅｓｔ1 に接続されている。更に、トランジスタ１７
のコレクタとエミッタには、並列状態にトランジスタ２
５のコレクタとエミッタが接続され、そのベースはテス
ト信号入力端子ｔｅｓｔ2 に接続されている。
【００３８】このように、セレクタ２がＥＣＬ回路であ
る場合、トランジスタを２つ追加するだけでＯＲ回路付
きのセレクタ２を構成することができる。すなわち、ト
ランジスタ１１と２４がオア回路２２を形成し、トラン
ジスタ１７と２５がオア回路２３を形成している。この
場合、入力端子ＩＮからの入力信号は入力端子Ａに印加
し、遅延回路２１（ゲート回路１）の出力は入力端子Ｂ
に印加すればよい。
る場合、トランジスタを２つ追加するだけでＯＲ回路付
きのセレクタ２を構成することができる。すなわち、ト
ランジスタ１１と２４がオア回路２２を形成し、トラン
ジスタ１７と２５がオア回路２３を形成している。この
場合、入力端子ＩＮからの入力信号は入力端子Ａに印加
し、遅延回路２１（ゲート回路１）の出力は入力端子Ｂ
に印加すればよい。
【００３９】なお、入力端子Ａ，Ｂ及びテスト信号入力
端子ｔｅｓｔ1 ，ｔｅｓｔ2 には通常ハイレベルとし
て、−０．８Ｖ程度、ローレベルとして−１．４Ｖ程度
の電圧を印加する。また、選択信号Ｓには入力端子Ａ，
Ｂに比べ、−０．８Ｖ程度シフトされた電圧、即ちハイ
レベルで−１．６Ｖ、ローレベルで−２．２Ｖ程度の電
圧を印加する。更に、基準電圧ＶＲ１は入力端子Ａ，Ｂ
に印加されるハイレベルとローレベルの中間の電圧であ
る−１．１Ｖ程度を、基準電圧ＶＲ２は選択信号Ｓに印
加されるハイレベルとローレベルの中間の電圧である−
１．９Ｖ程度を印加する。
端子ｔｅｓｔ1 ，ｔｅｓｔ2 には通常ハイレベルとし
て、−０．８Ｖ程度、ローレベルとして−１．４Ｖ程度
の電圧を印加する。また、選択信号Ｓには入力端子Ａ，
Ｂに比べ、−０．８Ｖ程度シフトされた電圧、即ちハイ
レベルで−１．６Ｖ、ローレベルで−２．２Ｖ程度の電
圧を印加する。更に、基準電圧ＶＲ１は入力端子Ａ，Ｂ
に印加されるハイレベルとローレベルの中間の電圧であ
る−１．１Ｖ程度を、基準電圧ＶＲ２は選択信号Ｓに印
加されるハイレベルとローレベルの中間の電圧である−
１．９Ｖ程度を印加する。
【００４０】図３において、定電流源１５を流れる電流
値をＩとし、抵抗１３の値をＲとした場合について考察
する。まず、信号入力端子Ｓに印加した選択信号がハイ
レベルの場合、トランジスタ１４と１８のベース電位を
比較すると、トランジスタ１４のベース電位の方がトラ
ンジスタ１８のベース電位より高いため、電流Ｉはトラ
ンジスタ１４を流れる。次に、トランジスタ１１，２４
とトランジスタ１２のベース電位を比較すると、入力端
子Ａもしくはテスト信号入力端子ｔｅｓｔ1 のどちらか
一方にハイレベル電圧が入力されれば、電流Ｉはトラン
ジスタ１１または２４側を流れる。したがって、電流Ｉ
は高位側電源→トランジスタ１１（または２４）→トラ
ンジスタ１４→定電流源１５の経路で流れる。この場
合、抵抗１３には電流が流れないため、出力端子ＯＵＴ
の電位はほぼ高位側電源の値になる。
値をＩとし、抵抗１３の値をＲとした場合について考察
する。まず、信号入力端子Ｓに印加した選択信号がハイ
レベルの場合、トランジスタ１４と１８のベース電位を
比較すると、トランジスタ１４のベース電位の方がトラ
ンジスタ１８のベース電位より高いため、電流Ｉはトラ
ンジスタ１４を流れる。次に、トランジスタ１１，２４
とトランジスタ１２のベース電位を比較すると、入力端
子Ａもしくはテスト信号入力端子ｔｅｓｔ1 のどちらか
一方にハイレベル電圧が入力されれば、電流Ｉはトラン
ジスタ１１または２４側を流れる。したがって、電流Ｉ
は高位側電源→トランジスタ１１（または２４）→トラ
ンジスタ１４→定電流源１５の経路で流れる。この場
合、抵抗１３には電流が流れないため、出力端子ＯＵＴ
の電位はほぼ高位側電源の値になる。
【００４１】一方、入力端子Ａとテスト信号入力端子ｔ
ｅｓｔ1 の両方にローレベル電圧が入力されている場
合、電流Ｉはトランジスタ１２を流れる。したがって、
電流Ｉは高位側電源→抵抗１３→トランジスタ１２→ト
ランジスタ１４→定電流源１５の経路を流れる。この場
合、出力端子ＯＵＴの電位は、抵抗１３と電流Ｉによる
電圧降下が発生し、〔高位側電源の電圧−Ｉ×Ｒ〕の値
（ローレベル出力）になる。したがって、出力端子ＯＵ
Ｔの電圧レベルを考えると、入力端子Ａとテスト信号入
力端子ｔｅｓｔ1 のいずれか（もしくは両方）がハイレ
ベルの場合に出力電圧がハイレベルになり、入力端子Ａ
とテスト信号入力端子ｔｅｓｔ1 の両方がローレベルの
場合に出力端子ＯＵＴの電圧がローレベルになることか
ら、入力端子Ａとテスト信号入力端子ｔｅｓｔ1 のオア
論理を出力していることになる。このとき、トランジス
タ１６，２５および１７には電流が流れないため、入力
端子Ｂ及びテスト信号入力端子ｔｅｓｔ2 の電圧による
出力端子ＯＵＴの電圧変化はない。このように、信号入
力端子Ｓにハイレベルの電圧を入力した場合、出力端子
ＯＵＴの電圧は、入力端子Ａとテスト信号入力端子ｔｅ
ｓｔ1 のオア（ＯＲ）をとった論理結果になる。
ｅｓｔ1 の両方にローレベル電圧が入力されている場
合、電流Ｉはトランジスタ１２を流れる。したがって、
電流Ｉは高位側電源→抵抗１３→トランジスタ１２→ト
ランジスタ１４→定電流源１５の経路を流れる。この場
合、出力端子ＯＵＴの電位は、抵抗１３と電流Ｉによる
電圧降下が発生し、〔高位側電源の電圧−Ｉ×Ｒ〕の値
（ローレベル出力）になる。したがって、出力端子ＯＵ
Ｔの電圧レベルを考えると、入力端子Ａとテスト信号入
力端子ｔｅｓｔ1 のいずれか（もしくは両方）がハイレ
ベルの場合に出力電圧がハイレベルになり、入力端子Ａ
とテスト信号入力端子ｔｅｓｔ1 の両方がローレベルの
場合に出力端子ＯＵＴの電圧がローレベルになることか
ら、入力端子Ａとテスト信号入力端子ｔｅｓｔ1 のオア
論理を出力していることになる。このとき、トランジス
タ１６，２５および１７には電流が流れないため、入力
端子Ｂ及びテスト信号入力端子ｔｅｓｔ2 の電圧による
出力端子ＯＵＴの電圧変化はない。このように、信号入
力端子Ｓにハイレベルの電圧を入力した場合、出力端子
ＯＵＴの電圧は、入力端子Ａとテスト信号入力端子ｔｅ
ｓｔ1 のオア（ＯＲ）をとった論理結果になる。
【００４２】次に、信号入力端子Ｓに印加した選択信号
がローレベルの場合、トランジスタ１４と１８のベース
電位を比較すると、トランジスタ１８のベース電位の方
がトランジスタ１４のベース電位より高いため、電流Ｉ
はトランジスタ１８を流れることになる。
がローレベルの場合、トランジスタ１４と１８のベース
電位を比較すると、トランジスタ１８のベース電位の方
がトランジスタ１４のベース電位より高いため、電流Ｉ
はトランジスタ１８を流れることになる。
【００４３】次に、トランジスタ１６と、トランジスタ
１７及び２５のベース電位を比較すると、入力端子Ｂま
たはテスト信号入力端子ｔｅｓｔ2 の一方にハイレベル
の電圧が入力された場合、電流Ｉはトランジスタ１７ま
たは２５側を流れることになる。したがって、電流Ｉは
高位側電源→トランジスタ１７（または２５）→トラン
ジスタ１８→定電流源１５の経路で流れる。この場合、
抵抗１３には電流が流れないため、出力端子ＯＵＴの電
位は、ほぼ高位側電源の値（ハイレベル出力）になる。
一方、入力端子Ｂとテスト信号入力端子ｔｅｓｔ2 の両
方にローレベルの電圧が入力された場合、電流Ｉはトラ
ンジスタ１６を流れる。したがって、電流Ｉは高位側電
源→抵抗１３→トランジスタ１６→トランジスタ１８→
定電流源１５の経路で流れる。この場合、出力端子ＯＵ
Ｔの電位は抵抗１３と電流Ｉによる電圧降下が発生し、
〔高位側電源の電圧−Ｉ×Ｒ〕の値（ローレベル出力）
となる。したがって、入力端子Ａとテスト信号入力端子
ｔｅｓｔ1 と同様に、入力端子Ｂとテスト信号入力端子
ｔｅｓｔ2 のオア論理を出力することになる。このと
き、トランジスタ１１，２４および１２には電流が流れ
ないため、入力端子Ａおよびテスト信号入力端子ｔｅｓ
ｔ1 の電圧が変化しても、出力端子ＯＵＴの電圧に変化
は生じない。このように、信号入力端子Ｓにローレベル
の選択信号を入力すると、出力端子ＯＵＴには入力端子
Ｂの電圧とテスト信号入力端子ｔｅｓｔ2 の電圧のオア
論理による電圧が出力される。
１７及び２５のベース電位を比較すると、入力端子Ｂま
たはテスト信号入力端子ｔｅｓｔ2 の一方にハイレベル
の電圧が入力された場合、電流Ｉはトランジスタ１７ま
たは２５側を流れることになる。したがって、電流Ｉは
高位側電源→トランジスタ１７（または２５）→トラン
ジスタ１８→定電流源１５の経路で流れる。この場合、
抵抗１３には電流が流れないため、出力端子ＯＵＴの電
位は、ほぼ高位側電源の値（ハイレベル出力）になる。
一方、入力端子Ｂとテスト信号入力端子ｔｅｓｔ2 の両
方にローレベルの電圧が入力された場合、電流Ｉはトラ
ンジスタ１６を流れる。したがって、電流Ｉは高位側電
源→抵抗１３→トランジスタ１６→トランジスタ１８→
定電流源１５の経路で流れる。この場合、出力端子ＯＵ
Ｔの電位は抵抗１３と電流Ｉによる電圧降下が発生し、
〔高位側電源の電圧−Ｉ×Ｒ〕の値（ローレベル出力）
となる。したがって、入力端子Ａとテスト信号入力端子
ｔｅｓｔ1 と同様に、入力端子Ｂとテスト信号入力端子
ｔｅｓｔ2 のオア論理を出力することになる。このと
き、トランジスタ１１，２４および１２には電流が流れ
ないため、入力端子Ａおよびテスト信号入力端子ｔｅｓ
ｔ1 の電圧が変化しても、出力端子ＯＵＴの電圧に変化
は生じない。このように、信号入力端子Ｓにローレベル
の選択信号を入力すると、出力端子ＯＵＴには入力端子
Ｂの電圧とテスト信号入力端子ｔｅｓｔ2 の電圧のオア
論理による電圧が出力される。
【００４４】以上のように、セレクタ２にＥＣＬ回路を
使用している場合、トランジスタを２つ追加するのみ
で、オア回路付きの可変遅延回路を構成することができ
る。また、このオア回路を付加することによる遅延時間
（ｔpdOR）の増加は、新たな論理回路を作成するわけで
はないため、コストアップを招くことがない。
使用している場合、トランジスタを２つ追加するのみ
で、オア回路付きの可変遅延回路を構成することができ
る。また、このオア回路を付加することによる遅延時間
（ｔpdOR）の増加は、新たな論理回路を作成するわけで
はないため、コストアップを招くことがない。
【００４５】
【発明の効果】以上より明らかな如く、本発明の可変遅
延回路によれば、セレクタの入力側に入力信号、遅延回
路（ゲート回路）出力とテスト用信号とが入力されるオ
ア回路を設けたので、論理ゲートの遅延が小さい場合で
も、セレクタの機能試験が行えるようになる。
延回路によれば、セレクタの入力側に入力信号、遅延回
路（ゲート回路）出力とテスト用信号とが入力されるオ
ア回路を設けたので、論理ゲートの遅延が小さい場合で
も、セレクタの機能試験が行えるようになる。
【００４６】そして、オア回路はＥＣＬ回路によるセレ
クタ内に最小の部品数により簡単に組み込むことができ
るので、回路を複雑化することがなく、また、コストア
ップを招くこともない。
クタ内に最小の部品数により簡単に組み込むことができ
るので、回路を複雑化することがなく、また、コストア
ップを招くこともない。
【００４７】さらに、入力側に所要の遅延時間に応じた
数の論理ゲートを配置したセレクタを多段にした構成で
は、各々にテスト用信号を入力する入力端子を設けたこ
とにより、遅延時間を任意に設定できると共に、それぞ
れのセレクタの機能試験が可能になる。
数の論理ゲートを配置したセレクタを多段にした構成で
は、各々にテスト用信号を入力する入力端子を設けたこ
とにより、遅延時間を任意に設定できると共に、それぞ
れのセレクタの機能試験が可能になる。
【図１】本発明による可変遅延回路の第１の実施の形態
を示す回路図である。
を示す回路図である。
【図２】本発明による可変遅延回路の第２の実施の形態
を示す回路図である。
を示す回路図である。
【図３】図１及び図２のオア回路及びセレクタの詳細構
成を示す回路図である。
成を示す回路図である。
【図４】従来の可変遅延回路を示す回路図である。
【図５】図４のセレクタの詳細構成を示す回路図であ
る。
る。
１，４，５，７，８，９，１０ ゲート回路 ２，３，６ セレクタ １１，１２，１４，１６，１７，１８ ２４，２５ ト
ランジスタ １３ 抵抗 １５ 定電流源 ２０，３０，４０ 可変遅延回路 ２１ 遅延回路 ２２，２３ オア回路 Ａ，Ｂ，Ｓ 入力端子 ＩＮ 入力端子 ＯＵＴ 出力端子 Ｓ０，Ｓ１，Ｓ２ 信号入力端子 ｔｅｓｔ1 ，ｔｅｓｔ2 テスト信号入力端子 ＶＲ１，ＶＲ２ 基準電圧
ランジスタ １３ 抵抗 １５ 定電流源 ２０，３０，４０ 可変遅延回路 ２１ 遅延回路 ２２，２３ オア回路 Ａ，Ｂ，Ｓ 入力端子 ＩＮ 入力端子 ＯＵＴ 出力端子 Ｓ０，Ｓ１，Ｓ２ 信号入力端子 ｔｅｓｔ1 ，ｔｅｓｔ2 テスト信号入力端子 ＶＲ１，ＶＲ２ 基準電圧
Claims (6)
- 【請求項１】 入力信号を入力する第１の入力端子と、
前記入力信号を所定の遅延時間を有した論理ゲートを介
して入力する第２の入力端子と、選択信号によって前記
第１あるいは第２の入力端子に入力された前記入力信号
を出力する出力端子とを有するセレクタによって構成さ
れた可変遅延回路において、 前記入力信号を入力する第１の入力端子と、前記セレク
タを機能試験する第１のテスト用信号を入力する第２の
入力端子と、前記入力信号あるいは前記第１のテスト用
信号を前記セレクタの前記第１の入力端子に出力する出
力端子を有する第１のオア回路と、 前記論理ゲートを通過した前記入力信号を入力する第１
の入力端子と、前記セレクタ機能試験する第２のテスト
用信号を入力する第２の入力端子と、前記論理ゲートを
通過した前記入力信号あるいは前記第２のテスト用信号
を前記セレクタの前記第２の入力端子に出力する出力端
子を有する第２のオア回路と、を設けたことを特徴とす
る可変遅延回路。 - 【請求項２】 前記第１及び第２のオア回路は、通常時
には、ローレベルの前記第１及び第２のテスト用信号が
前記第２の入力端子に入力されることを特徴とする請求
項１記載の可変遅延回路。 - 【請求項３】 前記第１及び第２のオア回路は、前記セ
レクタの機能試験時には、ローレベルの入力信号が前記
第１の入力端子に入力され、かつ、順次ハイレベルにな
る前記第１および第２のテスト用信号が前記第２の入力
端子に入力されることを特徴とする請求項１記載の可変
遅延回路。 - 【請求項４】 前記セレクタは、ＥＣＬ（Emitter Coup
led Logic)回路を用いて構成され、前記第１および第２
のオア回路は、前記セレクタの入力部を構成するトラン
ジスタのそれぞれに前記第１及び第２のテスト用信号を
個別に入力するためのトランジスタをＥＣＬ接続した構
成であることを特徴とする請求項１記載の可変遅延回
路。 - 【請求項５】 入力信号を入力する第１の入力端子と、
第１のテスト用信号を入力する第２の入力端子と、前記
入力信号あるいは前記第１のテスト用信号を出力する出
力端子を有する第１のオア回路と、 所定の遅延時間を有した論理ゲートを通過した前記入力
信号を入力する第１の入力端子と、第２のテスト用信号
を入力する第２の入力端子と、前記論理ゲートを通過し
た前記入力信号あるいは前記第２のテスト用信号を出力
する出力端子を有する第２のオア回路と、 前記第１のオア回路の前記出力端子に接続された第１の
入力端子と、前記第２のオア回路に接続された第２の入
力端子と、選択端子に入力する選択信号に応じて前記第
１あるいは第２の入力端子に入力した信号を出力する出
力端子を有した第１のセレクタと、 前記第１のセレクタの前記出力端子に接続された第１の
入力端子と、前記第１のセレクタの前記出力端子に前記
論理ゲートと同一の遅延時間を有した第１の所定の個数
の論理ゲートを介して接続された第２の入力端子と、選
択端子に入力する選択信号に応じて前記第１あるいは第
２の入力端子に入力した信号を出力する出力端子を有し
た第２のセレクタと、 前記第２のセレクタの前記出力端子に接続された第１の
入力端子と、前記第２のセレクタの前記出力端子に前記
論理ゲートと同一の遅延時間を有した第２の所定の個数
の論理ゲートを介して接続された第２の入力端子と、選
択端子に入力する選択信号に応じて前記第１あるいは第
２の入力端子に入力した信号を出力する出力端子を有し
た第３のセレクタと、を設けたことを特徴とする可変遅
延回路。 - 【請求項６】 前記第１の所定の個数の論理ゲートは、
２個の論理ゲートによって構成され、前記第２の所定の
個数の論理ゲートは、４個の論理ゲートによって構成さ
れることを特徴とする請求項５記載の可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193308A JP2000031798A (ja) | 1998-07-08 | 1998-07-08 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193308A JP2000031798A (ja) | 1998-07-08 | 1998-07-08 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031798A true JP2000031798A (ja) | 2000-01-28 |
Family
ID=16305759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10193308A Pending JP2000031798A (ja) | 1998-07-08 | 1998-07-08 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031798A (ja) |
-
1998
- 1998-07-08 JP JP10193308A patent/JP2000031798A/ja active Pending
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