JP2000021887A - 半導体集積回路のゲッタリング方法及び半導体集積回路 - Google Patents
半導体集積回路のゲッタリング方法及び半導体集積回路Info
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- JP2000021887A JP2000021887A JP19087198A JP19087198A JP2000021887A JP 2000021887 A JP2000021887 A JP 2000021887A JP 19087198 A JP19087198 A JP 19087198A JP 19087198 A JP19087198 A JP 19087198A JP 2000021887 A JP2000021887 A JP 2000021887A
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Abstract
(57)【要約】
【課題】半導体集積回路のゲッタリング
【解決手段】Ｐ／Ｐ＋エピタキシャル基板を用いてなる
半導体集積回路において，該エピタキシャル基板のＰ＋
サブストレートの抵抗率を５ｍΩ−ｃｍから１５ｍΩ−
ｃｍとすることにより該半導体集積回路に不具合をもた
らす金属不純物を効果的にゲッタリングする。 【効果】ＭＯＳ型トランジスタのゲート酸化膜破壊の防
止。
半導体集積回路において，該エピタキシャル基板のＰ＋
サブストレートの抵抗率を５ｍΩ−ｃｍから１５ｍΩ−
ｃｍとすることにより該半導体集積回路に不具合をもた
らす金属不純物を効果的にゲッタリングする。 【効果】ＭＯＳ型トランジスタのゲート酸化膜破壊の防
止。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
ゲッタリングに関する。
ゲッタリングに関する。
【０００２】Ｐ／Ｐ＋エピタキシャル基板（以下，本発
明におけるシリコン半導体のＰおよびＰ＋の不純物元素
はボロンＢとする）を用いる半導体集積回路のゲッタリ
ングにおいて，該エピタキシャル基板のＰ＋サブストレ
ートの抵抗率を５ｍΩ−ｃｍから１５ｍΩ−ｃｍとする
ことを特徴としている。
明におけるシリコン半導体のＰおよびＰ＋の不純物元素
はボロンＢとする）を用いる半導体集積回路のゲッタリ
ングにおいて，該エピタキシャル基板のＰ＋サブストレ
ートの抵抗率を５ｍΩ−ｃｍから１５ｍΩ−ｃｍとする
ことを特徴としている。
【０００３】
【従来の技術】従来Ｐ／Ｐ＋エピタキシャル基板を用い
て半導体集積回路を製造する際，該半導体集積回路のゲ
ッタリング − Ｐ／Ｐ＋エピタキシャル基板中あるいは
公知の方法により半導体集積回路を製造する途中に該基
板外から該基板に侵入するＦｅ，Ｃｕ，Ｎｉ，Ｃｒ等の
不純物原子を該集積回路の能動領域から非能動領域に集
め，該集積回路の動作を妨げないようする方法 − に
は，Ｐ＋サブストレート中の酸素〔Ｏｉ〕とシリコンＳ
ｉの反応物をＰ＋サブストレート中に生成させる方法
（イントリンシックゲッタリング）やＰ＋サブストレー
トの裏面にポリシリコン薄膜を形成する方法（ポリバッ
クシール）やＰ＋サブストレートの裏面にサンドブラス
トを形成する方法があった。
て半導体集積回路を製造する際，該半導体集積回路のゲ
ッタリング − Ｐ／Ｐ＋エピタキシャル基板中あるいは
公知の方法により半導体集積回路を製造する途中に該基
板外から該基板に侵入するＦｅ，Ｃｕ，Ｎｉ，Ｃｒ等の
不純物原子を該集積回路の能動領域から非能動領域に集
め，該集積回路の動作を妨げないようする方法 − に
は，Ｐ＋サブストレート中の酸素〔Ｏｉ〕とシリコンＳ
ｉの反応物をＰ＋サブストレート中に生成させる方法
（イントリンシックゲッタリング）やＰ＋サブストレー
トの裏面にポリシリコン薄膜を形成する方法（ポリバッ
クシール）やＰ＋サブストレートの裏面にサンドブラス
トを形成する方法があった。
【０００４】しかしながらそれらの方法によるゲッタリ
ングは，ゲッタリング能力が低かったり，裏面のポリシ
リコン薄膜が剥離して発塵したりして，必ずしも所期の
目的を満足させ半導体集積回路の品質を高めるものでは
なかった。またポリシリコン薄膜はＰ／Ｐ＋エピタキシ
ャル基板のコストを上昇させるものでもあった。
ングは，ゲッタリング能力が低かったり，裏面のポリシ
リコン薄膜が剥離して発塵したりして，必ずしも所期の
目的を満足させ半導体集積回路の品質を高めるものでは
なかった。またポリシリコン薄膜はＰ／Ｐ＋エピタキシ
ャル基板のコストを上昇させるものでもあった。
【０００５】
【発明が解決しようとする課題】Ｐ／Ｐ＋エピタキシャ
ル基板を用いて公知の方法で半導体集積回路を製造する
場合，しばしば該半導体集積回路内のＭＯＳトランジス
タのゲート酸化膜が破壊され，絶縁性を失うことがあっ
た。このため公知のゲッタリング方法である，Ｐ＋サブ
ストレート中の酸素〔Ｏｉ〕とシリコンＳｉの反応物を
Ｐ＋サブストレート中に生成させるイントリンシックゲ
ッタリングや，Ｐ＋サブストレートのの裏面にポリシリ
コン薄膜を形成する ― ポリバックシール − イクスト
リンシッックゲッタリングにより，ゲート酸化膜破壊の
原因となる金属不純物を該半導体集積回路の非能動領域
に固定していた。
ル基板を用いて公知の方法で半導体集積回路を製造する
場合，しばしば該半導体集積回路内のＭＯＳトランジス
タのゲート酸化膜が破壊され，絶縁性を失うことがあっ
た。このため公知のゲッタリング方法である，Ｐ＋サブ
ストレート中の酸素〔Ｏｉ〕とシリコンＳｉの反応物を
Ｐ＋サブストレート中に生成させるイントリンシックゲ
ッタリングや，Ｐ＋サブストレートのの裏面にポリシリ
コン薄膜を形成する ― ポリバックシール − イクスト
リンシッックゲッタリングにより，ゲート酸化膜破壊の
原因となる金属不純物を該半導体集積回路の非能動領域
に固定していた。
【０００６】しかしながら従来のゲッタリング方法では
その能力が充分ではなく，ＭＯＳトランジスタのゲート
酸化膜破壊は極少には至らなかった。またポリバックシ
ール法もゲート酸化膜破壊の防止にはならず，逆にポリ
シリコン薄膜の脱落による発塵が歩留まりに悪影響を与
えた。さらには該半導体集積回路の製造コストともなっ
た。
その能力が充分ではなく，ＭＯＳトランジスタのゲート
酸化膜破壊は極少には至らなかった。またポリバックシ
ール法もゲート酸化膜破壊の防止にはならず，逆にポリ
シリコン薄膜の脱落による発塵が歩留まりに悪影響を与
えた。さらには該半導体集積回路の製造コストともなっ
た。
【０００７】
【課題を解決するための手段】本発明は， Ｐ／Ｐ＋エ
ピタキシャル基板を用いる半導体集積回路において金属
不純物のゲッタリングをさらに効果的にし， ＭＯＳト
ランジスタのゲート酸化膜破壊を極少にするものであ
る。具体的には，〔Ｏｉ〕とシリコンＳｉ反応によるイ
ントリンシックゲッタリングに加え，Ｐ／Ｐ＋エピタキ
シャル基板のＰ＋サブストレートの抵抗率を５ｍΩ−ｃ
ｍから１５ｍΩ−ｃｍとし，ボロン／金属不純物対によ
りゲッタリングを行うものである。
ピタキシャル基板を用いる半導体集積回路において金属
不純物のゲッタリングをさらに効果的にし， ＭＯＳト
ランジスタのゲート酸化膜破壊を極少にするものであ
る。具体的には，〔Ｏｉ〕とシリコンＳｉ反応によるイ
ントリンシックゲッタリングに加え，Ｐ／Ｐ＋エピタキ
シャル基板のＰ＋サブストレートの抵抗率を５ｍΩ−ｃ
ｍから１５ｍΩ−ｃｍとし，ボロン／金属不純物対によ
りゲッタリングを行うものである。
【０００８】従来のＰ／Ｐ＋エピタキシャル基板のＰ＋
サブストレートの抵抗率は，概ね１０ｍΩ−ｃｍから３
０ｍΩ−ｃｍであり，濃度も低く規格幅も広い。
サブストレートの抵抗率は，概ね１０ｍΩ−ｃｍから３
０ｍΩ−ｃｍであり，濃度も低く規格幅も広い。
【０００９】
【作用】本発明の作用は，Ｐ＋サブストレートの抵抗率
が５ｍΩ−ｃｍから１５ｍΩ−ｃｍのＰ／Ｐ＋エピタキ
シャル基板を用いて，ボロン／金属不純物対によりゲッ
タリング効果を高めるものである。
が５ｍΩ−ｃｍから１５ｍΩ−ｃｍのＰ／Ｐ＋エピタキ
シャル基板を用いて，ボロン／金属不純物対によりゲッ
タリング効果を高めるものである。
【００１０】このようなゲッタリングにより半導体集積
回路の非能動領域に金属不純物を固定した場合，ＭＯＳ
トランジスタのゲート酸化膜は破壊されず，半導体集積
回路の信頼性を著しく向上できる（図１）。
回路の非能動領域に金属不純物を固定した場合，ＭＯＳ
トランジスタのゲート酸化膜は破壊されず，半導体集積
回路の信頼性を著しく向上できる（図１）。
【００１１】
【発明の実施の形態】以下、本発明の実施例を示す。従
来Ｐ／Ｐ＋エピタキシャル基板のＰ＋サブストレートの
抵抗率規格は，１０ｍΩ−ｃｍから３０ｍΩ−ｃｍが一
般的である。抵抗率の上限は半導体集積回路特性（ラッ
チアップ特性，静電気特性等）からもとまるが,３０ｍ
Ω−ｃｍならば充分である。また下限はＣＺ法により制
限され，ボロンが置換型でシリコンに取り込まれる下限
が５ｍΩ−ｃｍ以下であるため，それより高い値となっ
ていた。
来Ｐ／Ｐ＋エピタキシャル基板のＰ＋サブストレートの
抵抗率規格は，１０ｍΩ−ｃｍから３０ｍΩ−ｃｍが一
般的である。抵抗率の上限は半導体集積回路特性（ラッ
チアップ特性，静電気特性等）からもとまるが,３０ｍ
Ω−ｃｍならば充分である。また下限はＣＺ法により制
限され，ボロンが置換型でシリコンに取り込まれる下限
が５ｍΩ−ｃｍ以下であるため，それより高い値となっ
ていた。
【００１２】本発明では，半導体集積回路のゲッタリン
グ特性をＭＯＳトランジスタのゲート酸化膜破壊特性よ
り求め，Ｐ＋サブストレートの抵抗率を５ｍΩ−ｃｍか
ら１５ｍΩ−ｃｍと規定した。
グ特性をＭＯＳトランジスタのゲート酸化膜破壊特性よ
り求め，Ｐ＋サブストレートの抵抗率を５ｍΩ−ｃｍか
ら１５ｍΩ−ｃｍと規定した。
【００１３】図２にＰ＋サブストレートの抵抗率とゲー
ト酸化膜累積破壊率との関係を示す。ゲート酸化膜累積
破壊率はＰ＋サブストレートの抵抗率が１５ｍΩ−ｃｍ
を超えると急激に増加する。
ト酸化膜累積破壊率との関係を示す。ゲート酸化膜累積
破壊率はＰ＋サブストレートの抵抗率が１５ｍΩ−ｃｍ
を超えると急激に増加する。
【００１４】
【発明の効果】以上の様に、本発明によるＰ＋サブスト
レートの抵抗率を用いて作成したＰ／Ｐ＋エピタキシャ
ル基板で製造した半導体集積回路は，金属不純物が充分
ゲッタリングされておりＭＯＳトランジスタのゲート酸
化膜の破壊もなく，高い信頼性が保証される。
レートの抵抗率を用いて作成したＰ／Ｐ＋エピタキシャ
ル基板で製造した半導体集積回路は，金属不純物が充分
ゲッタリングされておりＭＯＳトランジスタのゲート酸
化膜の破壊もなく，高い信頼性が保証される。
【００１５】ここではシリコンＭＯＳ型半導体集積回路
の実施例を記したが，バイポーラ型半導体集積回路等，
Ｐ／Ｐ＋エピタキシャル基板を用いる他半導体集積回路
でも有効なゲッタリングを提供することは容易に推測で
きる。
の実施例を記したが，バイポーラ型半導体集積回路等，
Ｐ／Ｐ＋エピタキシャル基板を用いる他半導体集積回路
でも有効なゲッタリングを提供することは容易に推測で
きる。
【図１】〔Ｏｉ〕イントリンシックゲッタリングと本発
明のゲッタリングを付加したゲッタリングの効果をゲー
ト酸化膜累積破壊率Ｆのワイブルプロットを用いて比較
した図。横軸は単位面積（ｃｍ２）あたりのゲート酸化
膜を通過した総電荷（Ｃ）の常用対数 縦軸はゲート酸化膜累積破壊率Ｆのワイブル変換値
明のゲッタリングを付加したゲッタリングの効果をゲー
ト酸化膜累積破壊率Ｆのワイブルプロットを用いて比較
した図。横軸は単位面積（ｃｍ２）あたりのゲート酸化
膜を通過した総電荷（Ｃ）の常用対数 縦軸はゲート酸化膜累積破壊率Ｆのワイブル変換値
【図２】Ｐ＋サブストレートの抵抗率と１Ｃ／ｃｍ２未
満のゲート酸化膜累積破壊率Ｆとの関係を示す図。横軸
はＰ／Ｐ＋エピタキシャル基板のＰ＋サブストレートの
抵抗率Ｒ 縦軸は１Ｃ／ｃｍ２未満で破壊したゲート酸化膜の累積
破壊率Ｆの常用対数
満のゲート酸化膜累積破壊率Ｆとの関係を示す図。横軸
はＰ／Ｐ＋エピタキシャル基板のＰ＋サブストレートの
抵抗率Ｒ 縦軸は１Ｃ／ｃｍ２未満で破壊したゲート酸化膜の累積
破壊率Ｆの常用対数
ａは〔Ｏｉ〕イントリンシックゲッタリングを処置した
ゲート酸化膜の累積破壊率Ｆのワイブルプロット ｂはＯｉ〕イントリンシックゲッタリングに本発明のゲ
ッタリングを付加したゲート酸化膜の累積破壊率Ｆのワ
イブルプロット
ゲート酸化膜の累積破壊率Ｆのワイブルプロット ｂはＯｉ〕イントリンシックゲッタリングに本発明のゲ
ッタリングを付加したゲート酸化膜の累積破壊率Ｆのワ
イブルプロット
Claims (2)
- 【請求項１】Ｐ／Ｐ＋シリコンエピタキシャル基板のサ
ブストレートの抵抗率を５ｍΩ−ｃｍから１５ｍΩ−ｃ
ｍ（ボロン添加）とした半導体集積回路のゲッタリング
方法。 - 【請求項２】請求項１記載のゲッタリング方法を使用し
た半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19087198A JP2000021887A (ja) | 1998-07-06 | 1998-07-06 | 半導体集積回路のゲッタリング方法及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19087198A JP2000021887A (ja) | 1998-07-06 | 1998-07-06 | 半導体集積回路のゲッタリング方法及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000021887A true JP2000021887A (ja) | 2000-01-21 |
Family
ID=16265151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19087198A Withdrawn JP2000021887A (ja) | 1998-07-06 | 1998-07-06 | 半導体集積回路のゲッタリング方法及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000021887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136125B2 (en) | 2012-03-23 | 2015-09-15 | Kabushiki Kaisha Toshiba | Substrate of semiconductor device, for gettering metallic impurity |
| US9385210B2 (en) | 2012-08-22 | 2016-07-05 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device using a gettering layer |
-
1998
- 1998-07-06 JP JP19087198A patent/JP2000021887A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136125B2 (en) | 2012-03-23 | 2015-09-15 | Kabushiki Kaisha Toshiba | Substrate of semiconductor device, for gettering metallic impurity |
| US9385210B2 (en) | 2012-08-22 | 2016-07-05 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device using a gettering layer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |