JP2000003162A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2000003162A JP2000003162A JP16993298A JP16993298A JP2000003162A JP 2000003162 A JP2000003162 A JP 2000003162A JP 16993298 A JP16993298 A JP 16993298A JP 16993298 A JP16993298 A JP 16993298A JP 2000003162 A JP2000003162 A JP 2000003162A
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- Japan
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- liquid crystal
- clock signal
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Abstract
(57)【要約】
【課題】 クロストークや書き込み不足の表示不良を抑
制した液晶表示装置を提供する。 【解決手段】 タイミングコントローラ12は、スタート
パルスおよびクロック信号を出力し、走査線駆動回路部
４では走査線を順番に選択する。タイミングコントロー
ラ12は、スタートパルスおよび逆位相のクロック信号を
出力し、シフトレジスタを順次シフトし、アナログスイ
ッチ部７にゲート信号を出力する。アナログスイッチ部
７は、シフトレジスタ部６から出力されたゲート信号
と、デジタル／アナログ変換器13のデータに基づき、デ
ータ線にデータを書き込む。出力パルスｂが太い場合に
はクロック信号に対して逆位相のクロック信号の位相を
前にずらし、パルス幅を細してクロストークを防止し、
細い場合には後にずらし、パルス幅を太くして、書き込
み不定による表示不良を抑制する。
制した液晶表示装置を提供する。 【解決手段】 タイミングコントローラ12は、スタート
パルスおよびクロック信号を出力し、走査線駆動回路部
４では走査線を順番に選択する。タイミングコントロー
ラ12は、スタートパルスおよび逆位相のクロック信号を
出力し、シフトレジスタを順次シフトし、アナログスイ
ッチ部７にゲート信号を出力する。アナログスイッチ部
７は、シフトレジスタ部６から出力されたゲート信号
と、デジタル／アナログ変換器13のデータに基づき、デ
ータ線にデータを書き込む。出力パルスｂが太い場合に
はクロック信号に対して逆位相のクロック信号の位相を
前にずらし、パルス幅を細してクロストークを防止し、
細い場合には後にずらし、パルス幅を太くして、書き込
み不定による表示不良を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶マトリクスを
有する液晶表示装置に関する。
有する液晶表示装置に関する。
【０００２】
【従来の技術】従来、この種の液晶表示装置としては、
たとえば液晶パネルに駆動回路を一体に形成した駆動回
路一体型液晶表示装置が知られている。
たとえば液晶パネルに駆動回路を一体に形成した駆動回
路一体型液晶表示装置が知られている。
【０００３】そして、液晶パネルは、複数の走査線に、
複数のデータ線を直交させ、これら走査線およびデータ
線の交点に、スイッチング素子である薄膜トランジスタ
を配設し、この薄膜トランジスタにより画素を制御して
いる。
複数のデータ線を直交させ、これら走査線およびデータ
線の交点に、スイッチング素子である薄膜トランジスタ
を配設し、この薄膜トランジスタにより画素を制御して
いる。
【０００４】また、駆動回路は、ｎ型の薄膜トランジス
タおよびｐ型の薄膜トランジスタを有するＣＭＯＳ回路
により構成され、このＣＭＯＳ回路によりシフトレジス
タを駆動させてシフトレジスタから出力パルスを出力さ
せ、この出力パルスをデータ線に供給して薄膜トランジ
スタを制御している。
タおよびｐ型の薄膜トランジスタを有するＣＭＯＳ回路
により構成され、このＣＭＯＳ回路によりシフトレジス
タを駆動させてシフトレジスタから出力パルスを出力さ
せ、この出力パルスをデータ線に供給して薄膜トランジ
スタを制御している。
【０００５】ところが、駆動回路のｎ型の薄膜トランジ
スタおよびｐ型の薄膜トランジスタトランジスタの特性
にばらつきがあり、回路閾値がパネルによってばらつ
き、回路閾値がばらつくとシフトレジスタの出力パルス
幅が設計値に比べて太くなったり細くなったりしてしま
う。
スタおよびｐ型の薄膜トランジスタトランジスタの特性
にばらつきがあり、回路閾値がパネルによってばらつ
き、回路閾値がばらつくとシフトレジスタの出力パルス
幅が設計値に比べて太くなったり細くなったりしてしま
う。
【０００６】そして、シフトレジスタの出力パルスが太
くなると出力パルスが前後のタイミングで出力された出
力パルスと重なるタイミングが生じてしまい、この重な
るタイミングができることで、正規のデータにプラスし
て、前後のタイミングのデータをもデータ線に書き込ん
でしまう。これによりデータ線に接続している画素の表
示が前後のデータを一部書き込んだ表示となるいわゆる
クロストークが生じてしまう。
くなると出力パルスが前後のタイミングで出力された出
力パルスと重なるタイミングが生じてしまい、この重な
るタイミングができることで、正規のデータにプラスし
て、前後のタイミングのデータをもデータ線に書き込ん
でしまう。これによりデータ線に接続している画素の表
示が前後のデータを一部書き込んだ表示となるいわゆる
クロストークが生じてしまう。
【０００７】一方、シフトレジスタの出力パルスが細く
なるとデータ線にデータを書き込む時間が短くなり、デ
ータ線に接続している画素の表示がデータを所望の電位
まで書き込めない表示となるいわゆる書き込み不足が生
じてしまう。
なるとデータ線にデータを書き込む時間が短くなり、デ
ータ線に接続している画素の表示がデータを所望の電位
まで書き込めない表示となるいわゆる書き込み不足が生
じてしまう。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
液晶表示装置は、駆動回路のｎ型の薄膜トランジスタお
よびｐ型の薄膜トランジスタの特性のばらつきにより、
シフトレジスタの出力パルス幅が設計値に比べて太くな
ったり細くなったりして、クロストークや書き込み不足
などの表示不良の原因となる問題を有している。
液晶表示装置は、駆動回路のｎ型の薄膜トランジスタお
よびｐ型の薄膜トランジスタの特性のばらつきにより、
シフトレジスタの出力パルス幅が設計値に比べて太くな
ったり細くなったりして、クロストークや書き込み不足
などの表示不良の原因となる問題を有している。
【０００９】本発明は、上記問題点に鑑みなされたもの
で、クロストークや書き込み不足の表示不良を抑制した
液晶表示装置を提供することを目的とする。
で、クロストークや書き込み不足の表示不良を抑制した
液晶表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、複数の走査
線、これら走査線に対して交差して設けられた複数のデ
ータ線、前記走査線および前記データ線の交点に設けら
れたスイッチング素子を有する液晶マトリクスと、前記
走査線を順次選択する走査線駆動回路と、前記データ線
にデータを書き込むデータ線駆動回路と、クロック信号
を出力するタイミングコントローラとを具備した液晶表
示装置において、前記データ線駆動回路は、前記クロッ
ク信号に同期して順次シフトパルスを転送し並列出力す
るシフトレジスタを有し、前記クロック信号は、互いに
逆位相の信号で、この互いに逆位相の信号の位相を相対
的にずらして前記シフトレジスタの出力パルスのパルス
幅を制御するものである。
線、これら走査線に対して交差して設けられた複数のデ
ータ線、前記走査線および前記データ線の交点に設けら
れたスイッチング素子を有する液晶マトリクスと、前記
走査線を順次選択する走査線駆動回路と、前記データ線
にデータを書き込むデータ線駆動回路と、クロック信号
を出力するタイミングコントローラとを具備した液晶表
示装置において、前記データ線駆動回路は、前記クロッ
ク信号に同期して順次シフトパルスを転送し並列出力す
るシフトレジスタを有し、前記クロック信号は、互いに
逆位相の信号で、この互いに逆位相の信号の位相を相対
的にずらして前記シフトレジスタの出力パルスのパルス
幅を制御するものである。
【００１１】そして、クロック信号の互いに逆位相の対
をなす信号の位相を相対的にずらすことにより、シフト
レジスタの出力パルス幅を制御し、シフトレジスタの出
力パルス幅が太くなることによるクロストークや、反対
に細くなることによる書き込み不足による表示不良を抑
制する。
をなす信号の位相を相対的にずらすことにより、シフト
レジスタの出力パルス幅を制御し、シフトレジスタの出
力パルス幅が太くなることによるクロストークや、反対
に細くなることによる書き込み不足による表示不良を抑
制する。
【００１２】また、データ線駆動回路は、ＣＭＯＳ回路
である。
である。
【００１３】さらに、逆位相の信号は、配線遅延の位相
差分に対応して位相をずらすもので、シフトレジスタの
出力パルス幅を所望の幅にする。
差分に対応して位相をずらすもので、シフトレジスタの
出力パルス幅を所望の幅にする。
【００１４】
【発明の実施の形態】以下、本発明の液晶表示装置の一
実施の形態を図面を参照して説明する。
実施の形態を図面を参照して説明する。
【００１５】図１に示すように、液晶表示装置１は、液
晶パネル２を備え、この液晶パネル２は液晶マトリクス
としての液晶表示マトリクス３を有している。この液晶
表示マトリクス３は、図示しない複数の走査線、この走
査線に対して直交するデータ線、これら走査線およびデ
ータ線の交点に位置するスイッチング素子としての薄膜
トランジスタ、および、この薄膜トランジスタにそれぞ
れ制御される８００×６００×ＲＧＢのマトリクス状に
配設された画素を有している。また、液晶パネル２に
は、ｎチャネルの薄膜トランジスタおよびｐチャネルの
薄膜トランジスタを有するＣＭＯＳ構成の走査線駆動回
路としての走査線駆動回路部４およびデータ線駆動回路
５が形成され、このデータ線駆動回路５は、シフトレジ
スタ部６およびアナログスイッチ部７を有し、走査線駆
動回路部４は液晶表示マトリクス３の走査線に接続さ
れ、アナログスイッチ部７は液晶表示マトリクス３のデ
ータ線にそれぞれ接続されている。
晶パネル２を備え、この液晶パネル２は液晶マトリクス
としての液晶表示マトリクス３を有している。この液晶
表示マトリクス３は、図示しない複数の走査線、この走
査線に対して直交するデータ線、これら走査線およびデ
ータ線の交点に位置するスイッチング素子としての薄膜
トランジスタ、および、この薄膜トランジスタにそれぞ
れ制御される８００×６００×ＲＧＢのマトリクス状に
配設された画素を有している。また、液晶パネル２に
は、ｎチャネルの薄膜トランジスタおよびｐチャネルの
薄膜トランジスタを有するＣＭＯＳ構成の走査線駆動回
路としての走査線駆動回路部４およびデータ線駆動回路
５が形成され、このデータ線駆動回路５は、シフトレジ
スタ部６およびアナログスイッチ部７を有し、走査線駆
動回路部４は液晶表示マトリクス３の走査線に接続さ
れ、アナログスイッチ部７は液晶表示マトリクス３のデ
ータ線にそれぞれ接続されている。
【００１６】また、11はパーソナルコンピュータ（Ｐ
Ｃ）で、このパーソナルコンピュータ11はＰＣ信号を出
力し、タイミングコントローラ12に接続される。このタ
イミングコントローラ12は、互いに逆位相のクロック信
号（ＣＬＫ，／ＣＬＫ）およびスタートパルス（ＳＴ
Ｈ）を出力しシフトレジスタ部６に接続され、クロック
信号（ＹＣＬＫ）およびスタートパルス（ＳＴＶ）を出
力し走査線駆動回路部４に接続されるとともに、６ビッ
トのＲＧＢのデータ信号（ＤＡＴＡ）を出力しデジタル
／アナログ（Ｄ／Ａ）変換部13に接続され、このデジタ
ル／アナログ変換部13はアナログスイッチ部７に接続さ
れる。
Ｃ）で、このパーソナルコンピュータ11はＰＣ信号を出
力し、タイミングコントローラ12に接続される。このタ
イミングコントローラ12は、互いに逆位相のクロック信
号（ＣＬＫ，／ＣＬＫ）およびスタートパルス（ＳＴ
Ｈ）を出力しシフトレジスタ部６に接続され、クロック
信号（ＹＣＬＫ）およびスタートパルス（ＳＴＶ）を出
力し走査線駆動回路部４に接続されるとともに、６ビッ
トのＲＧＢのデータ信号（ＤＡＴＡ）を出力しデジタル
／アナログ（Ｄ／Ａ）変換部13に接続され、このデジタ
ル／アナログ変換部13はアナログスイッチ部７に接続さ
れる。
【００１７】また、シフトレジスタ部６は、図２に示す
ように、データ線の本数に対応する段数のシフトレジス
タ21を有し、これらシフトレジスタ21は、クロックドイ
ンバータ22〜27で構成されたラッチ回路で、出力パルス
ａ，ｂが出力され、出力パルスｂがシフトレジスタ21の
出力となる。
ように、データ線の本数に対応する段数のシフトレジス
タ21を有し、これらシフトレジスタ21は、クロックドイ
ンバータ22〜27で構成されたラッチ回路で、出力パルス
ａ，ｂが出力され、出力パルスｂがシフトレジスタ21の
出力となる。
【００１８】次に、上記実施の形態の液晶表示装置の動
作について説明する。
作について説明する。
【００１９】まず、パーソナルコンピュータ11からＰＣ
信号が出力されると、タイミングコントローラ12は、ス
タートパルス（ＳＴＶ）およびクロック信号（ＹＣＬ
Ｋ）を出力し、走査線駆動回路部４ではこれらスタート
パルス（ＳＴＶ）およびクロック信号（ＹＣＬＫ）に基
づき順次シフトして走査線を順番に選択する。
信号が出力されると、タイミングコントローラ12は、ス
タートパルス（ＳＴＶ）およびクロック信号（ＹＣＬ
Ｋ）を出力し、走査線駆動回路部４ではこれらスタート
パルス（ＳＴＶ）およびクロック信号（ＹＣＬＫ）に基
づき順次シフトして走査線を順番に選択する。
【００２０】また、タイミングコントローラ12は、スタ
ートパルス（ＳＴＨ）およびクロック信号（ＣＬＫ，／
ＣＬＫ）を出力し、これらスタートパルス（ＳＴＨ）お
よびクロック信号（ＣＬＫ，／ＣＬＫ）に同期してシフ
トレジスタ部６のシフトレジスタ21を順次シフトし、ア
ナログスイッチ部７にゲート信号を出力する。
ートパルス（ＳＴＨ）およびクロック信号（ＣＬＫ，／
ＣＬＫ）を出力し、これらスタートパルス（ＳＴＨ）お
よびクロック信号（ＣＬＫ，／ＣＬＫ）に同期してシフ
トレジスタ部６のシフトレジスタ21を順次シフトし、ア
ナログスイッチ部７にゲート信号を出力する。
【００２１】一方、タイミングコントローラ12から出力
されたデジタルのデータ（ＤＡＴＡ）は、デジタル／ア
ナログ変換器13でアナログのデータ（ＤＡＴＡ）に変換
され、アナログスイッチ部７に出力される。
されたデジタルのデータ（ＤＡＴＡ）は、デジタル／ア
ナログ変換器13でアナログのデータ（ＤＡＴＡ）に変換
され、アナログスイッチ部７に出力される。
【００２２】そして、アナログスイッチ部７は、シフト
レジスタ部６から出力されたゲート信号と、デジタル／
アナログ変換器13のデータ（ＤＡＴＡ）に基づき、デー
タ線にデータを書き込む。
レジスタ部６から出力されたゲート信号と、デジタル／
アナログ変換器13のデータ（ＤＡＴＡ）に基づき、デー
タ線にデータを書き込む。
【００２３】ここで、クロック信号（ＣＬＫ，／ＣＬ
Ｋ）の出力タイミングについて図３ないし図５を参照し
て説明する。
Ｋ）の出力タイミングについて図３ないし図５を参照し
て説明する。
【００２４】まず、ＣＭＯＳ構成の走査線駆動回路部４
およびデータ線駆動回路５のｎチャネルの薄膜トランジ
スタおよびｐチャネルの薄膜トランジスタの特性のばら
つきにより、クロック信号（ＣＬＫ，／ＣＬＫ）を単に
逆位相で入力すると、図５に示す比較例のように、シフ
トレジスタ21の出力パルスｂのが太くなったり、あるい
は、細くなったりする。
およびデータ線駆動回路５のｎチャネルの薄膜トランジ
スタおよびｐチャネルの薄膜トランジスタの特性のばら
つきにより、クロック信号（ＣＬＫ，／ＣＬＫ）を単に
逆位相で入力すると、図５に示す比較例のように、シフ
トレジスタ21の出力パルスｂのが太くなったり、あるい
は、細くなったりする。
【００２５】そこで、出力パルスｂが設定値より太い場
合には、図３に示すように、ある位相のクロック信号
（ＣＬＫ）に対して逆位相のクロック信号（／ＣＬＫ）
の位相をＸｎｓ前にずらした。これにより、シフトレジ
スタ21の出力パルスｂは、ずらす前に比較して約Ｘｎｓ
パルス幅が細くなり、出力パルスｂを所望のパルス幅に
細くすることで、クロストークの表示不良を回避でき
た。
合には、図３に示すように、ある位相のクロック信号
（ＣＬＫ）に対して逆位相のクロック信号（／ＣＬＫ）
の位相をＸｎｓ前にずらした。これにより、シフトレジ
スタ21の出力パルスｂは、ずらす前に比較して約Ｘｎｓ
パルス幅が細くなり、出力パルスｂを所望のパルス幅に
細くすることで、クロストークの表示不良を回避でき
た。
【００２６】また、出力パルスｂが設定値より細い場合
には、図４に示すように、ある位相のクロック信号（Ｃ
ＬＫ）に対して逆位相のクロック信号（／ＣＬＫ）の位
相をＸｎｓ後にずらした。これにより、シフトレジスタ
21の出力パルスｂは、ずらす前と比較して約Ｘｎｓパル
ス幅が太くなり、出力パルスｂを所望のパルス幅に太く
することで、書き込み不定による表示不良を回避でき
た。
には、図４に示すように、ある位相のクロック信号（Ｃ
ＬＫ）に対して逆位相のクロック信号（／ＣＬＫ）の位
相をＸｎｓ後にずらした。これにより、シフトレジスタ
21の出力パルスｂは、ずらす前と比較して約Ｘｎｓパル
ス幅が太くなり、出力パルスｂを所望のパルス幅に太く
することで、書き込み不定による表示不良を回避でき
た。
【００２７】なお、いずれの場合にも、クロック信号
（ＣＬＫ）とクロック信号（／ＣＬＫ）の位相をずらす
時間は、たとえば液晶パネル２内の配線の遅延の位相差
などに基づいて位相をずらして、シフトレジスタ21の出
力パルスの幅を最適値に調整すればよい。
（ＣＬＫ）とクロック信号（／ＣＬＫ）の位相をずらす
時間は、たとえば液晶パネル２内の配線の遅延の位相差
などに基づいて位相をずらして、シフトレジスタ21の出
力パルスの幅を最適値に調整すればよい。
【００２８】
【発明の効果】本発明によれば、クロック信号の互いに
逆位相の対をなす信号の位相を相対的にずらすことによ
り、シフトレジスタの出力パルス幅を制御し、シフトレ
ジスタの出力パルス幅が太くなることによるクロストー
クや、反対に細くなることによる書き込み不足による表
示不良を抑制できる。
逆位相の対をなす信号の位相を相対的にずらすことによ
り、シフトレジスタの出力パルス幅を制御し、シフトレ
ジスタの出力パルス幅が太くなることによるクロストー
クや、反対に細くなることによる書き込み不足による表
示不良を抑制できる。
【図１】本発明の液書表示装置の一実施の形態を示すブ
ロック図である。
ロック図である。
【図２】同上シフトレジスタ部を示すブロック図であ
る。
る。
【図３】同上出力パルスを細くする場合のクロック信号
を示すタイミングチャートである。
を示すタイミングチャートである。
【図４】同上出力パルスを太くする場合のクロック信号
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】同上単なる逆位相のクロック信号を示すタイミ
ングチャートである。
ングチャートである。
１ 液晶表示装置 ３ 液晶マトリクスとしての液晶表示マトリクス ４ 走査線駆動回路としての走査線駆動回路部 ５ データ線駆動回路 12 タイミングコントローラ 21 シフトレジスタ
Claims (3)
- 【請求項１】 複数の走査線、これら走査線に対して交
差して設けられた複数のデータ線、前記走査線および前
記データ線の交点に設けられたスイッチング素子を有す
る液晶マトリクスと、前記走査線を順次選択する走査線
駆動回路と、 前記データ線にデータを書き込むデータ線駆動回路と、
クロック信号を出力するタイミングコントローラとを具
備した液晶表示装置において、 前記データ線駆動回路は、前記クロック信号に同期して
順次シフトパルスを転送し並列出力するシフトレジスタ
を有し、 前記クロック信号は、互いに逆位相の信号で、この互い
に逆位相の信号の位相を相対的にずらして前記シフトレ
ジスタの出力パルスのパルス幅を制御することを特徴と
する液晶表示装置。 - 【請求項２】 データ線駆動回路は、ＣＭＯＳ回路であ
ることを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 逆位相の信号は、配線遅延の位相差分に
対応して位相をずらすことを特徴とする請求項１または
２記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16993298A JP2000003162A (ja) | 1998-06-17 | 1998-06-17 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16993298A JP2000003162A (ja) | 1998-06-17 | 1998-06-17 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003162A true JP2000003162A (ja) | 2000-01-07 |
Family
ID=15895607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16993298A Pending JP2000003162A (ja) | 1998-06-17 | 1998-06-17 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000003162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376350B1 (ko) * | 2000-02-14 | 2003-03-17 | 엔이씨 일렉트로닉스 코포레이션 | 디스플레이 유닛의 구동 회로 |
-
1998
- 1998-06-17 JP JP16993298A patent/JP2000003162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376350B1 (ko) * | 2000-02-14 | 2003-03-17 | 엔이씨 일렉트로닉스 코포레이션 | 디스플레이 유닛의 구동 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070424 |
|
| A711 | Notification of change in applicant |
Effective date: 20070424 Free format text: JAPANESE INTERMEDIATE CODE: A711 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080723 |
|
| A02 | Decision of refusal |
Effective date: 20090401 Free format text: JAPANESE INTERMEDIATE CODE: A02 |