ITMI981784A1 - Dispositivo per la trasmissione di dati - Google Patents
Dispositivo per la trasmissione di dati Download PDFInfo
- Publication number
- ITMI981784A1 ITMI981784A1 IT98MI001784A ITMI981784A ITMI981784A1 IT MI981784 A1 ITMI981784 A1 IT MI981784A1 IT 98MI001784 A IT98MI001784 A IT 98MI001784A IT MI981784 A ITMI981784 A IT MI981784A IT MI981784 A1 ITMI981784 A1 IT MI981784A1
- Authority
- IT
- Italy
- Prior art keywords
- data
- output
- parallel
- register
- signal
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 title claims description 111
- 230000001020 rhythmical effect Effects 0.000 claims description 28
- 230000001373 regressive effect Effects 0.000 claims description 15
- 238000003745 diagnosis Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000006978 adaptation Effects 0.000 claims description 2
- 230000033764 rhythmic process Effects 0.000 description 26
- 230000000875 corresponding effect Effects 0.000 description 19
- 238000011161 development Methods 0.000 description 15
- 230000018109 developmental process Effects 0.000 description 15
- 239000008186 active pharmaceutical agent Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000002151 riboflavin Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
- B60R16/00—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for
- B60R16/02—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements
- B60R16/03—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements for supply of electrical power to vehicle subsystems or for
- B60R16/0315—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements for supply of electrical power to vehicle subsystems or for using multiplexing techniques
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Information Transfer Systems (AREA)
Description
Descrizione
Stato della tecnica
La presente invenzione riguarda un dispositivo per la trasmissione seriale unidirezionale di dati da un dispositivo trasmettitore ad un dispositivo ricevitore, specialmente da un microcontroller ad un IC-stadio finale di un apparecchio di comando di autoveicolo .
La trasmissione seriale dei dati rispetto alla trasmissione dei dati in parallelo presenta il sostanziale vantaggio consistente nel fatto che sono necessarie meno linee di collegamento. Mentre per la trasmissione dei dati in parallelo è necessario un canale di trasmissione per ogni bit di una parola di dato da trasmettere, nel caso della trasmissione seriale dei dati tutti i bit di una parola di dato vengono trasmessi tramite lo stesso canale di trasmissione. Questo vantaggio è importante specialmente per la trasmissione di dati su grandi distanze. Generalmente addirittura per brevi distanze si utilizza la trasmissione seriale, quando non costituisce un disturbo la velocità di trasmissione delle informazioni ridotta rispetto alla trasmissione di dati in parallelo.
In via di principio per la trasmissione seriale dei dati la parola di dato da trasmettere sul lato di trasmissione viene spostata bit per bit e viene trasmessa a bit tramite il canale di trasmissione e ricostruita sul lato del ricevitore mediante corrispondente spostamento e assiemaggio. Il canale di trasmissione nel presente contesto significa un collegamento elettrico, un collegamento ottico oppure un collegamento senza fili, ad esempio un collegamento radio, per trasmettere informazioni.
Un problema centrale per la trasmissione seriale dei dati è una sincronizzazione fra il trasmettitore e il ricevitore. Usualmente si suddivide la successione di bit seriale in singoli blocchi (cosiddette trame di trasmissione). Per la trasmissione sincrona si inserisce per la sincronizzazione una determinata successione di bit (parola di sincronizzazione), che altrimente non può comparire . In tal modo il ricevitore è in grado di riconoscere l'inizio di un blocco di dati. Per la trasmissione asincrona non vengono sincronizzate la cadenza di trasmissione e la cadenza di ricezione, ma queste vengono impostate soltanto approssimativamente (circa 3%) sulla stessa frequenza e per ogni burst di dati vengono inviati un segnale di start ed un segnale di stopp come segnali di sincronizzazione tramite il canale di trasmissione. Pertanto per la trasmissione asincrona è possibile trasmettere soltanto corti blocchi di dati fra due segnali di sincronizzazione.
Nell'attuale stato della tecnica sono noti differenti formati seriali di interfaccia per scambiare dati fra componenti integrati, ad esempio il I2C-bus (integrated Circuit bus) della IBM, l'interfaccia SPI (serial peripheral interface) e la SIOP-Port (sirople serial I/O port) della Motorola.
Il I2C-bus presenta modeste velocità di trasmissione, e precisamente inferiori a 100 kbit/s, la sollecitazione massima del bus è limitata dalla capacità bus massima di 400 pF.
L’interfaccia SPI viene fatto funzionare usualmente in maniera asincrona e può essere utilizzato soltanto su brevi distanti con al massimo 4 Mbit/s.
La SlOP-port è unicamente una forma leggermente semplificata dell'interfaccia SPI, ma opera in base allo stesso principio.
Anche se adottabile su dispositivi qualsiasi di trasmissione dei dati rispettivamente dispositivi di interfaccia, la presente invenzione nonché la problematica alla base di essa vengono illustrate più dettagliatamente con riferimento alla trasmissione seriale di dati da un microcontroller ad un IC = stadio finale (IC = integrated Circuit = circuito integrato), specialmente da un apparecchio di comando di un autoveicolo.
La figura 6 mostra un usuale comando parallelo di un IC-stadio finale per mezzo di un microcontroller con aggiuntivo interfaccia seriale della diagnosi SPI.
In figura 6 con 10 è indicato un dispositivo trasmettitore nella forma di un microcontroller e con 20 un dispositivo ricevitore nella forma un IC-stadio finale da comandare in parallelo da questo. Il microcontroller presenta otto porte di uscita parallele PO fino a P7, che sono collegate con una corrispondente linea dei dati D0-D7. D'altro canto L‘IC-stadio finale presenta otto corrispondenti entrate dei dati EO fino a E7, che sono collegate con una corrispondente linea dei dati D0-D7. Ad esempio le entrate dei dati EO fino ad E7 sono collegate con rispettivamente una connessione di comando di un corrispondente eccitatore (rappresentato schematicamente ).
Con 25 è indicato un separato interfaccia ,bidirezionale, seriale, ad esempio nella forma di un usuale interfaccia SPI, per scopi di diagnosi, che è soggetto a requisiti sostanzialmente minori relativamente alla velocità di trasmissione di un'informazione, ma deve necessariamente operare in forma duplex.
Il concetto di comando finora impiegato, illustrato in figura 6, prevede pertanto un accoppiamento parallelo da un punto all'altro per otto bit, corrispondentemente alle linee dei dati D0-D7. In seguito alla crescente integrazione di funzioni in un microcontroller aumenta forzatamente anche il numero delle necessarie linee di dati e connessioni. Ciò influenza svantaggiosamente i costì e la sicurezza di esercizio .
La figura 7 mostra il punto di partenza per il comando seriale secondo l'invenzione di un IC-stadio finale mediante un microcontroller.
Nella figura 7 gli stessi contrassegni usati in figura 6 contraddistinguono componenti uguali rispettivamente di uguale funzionamento. Aggiuntivamente il microcontroller 10 presenta un usuale convertitore parailelo /serie 12, che sul proprio lato di entrata in parallelo è collegato con linee dei dati D0' fino a D7 '. Una linea di trasmissione seriale DS è collegata in primo luogo con il lato di uscita seriale del convertitore paraIlelo/serie 12. D'altro canto lo stadio finale 20 aggiuntivamente presenta un usuale converittore serie/parailelo 22, sul proprio lato di entrata serie è collegato con la linea di trasmissione DS e sul proprio lato di uscita parallela è collegato con linee di dati D0" fino a D7". Le linee dei dati D0" fino a D7" sono collegate come corrispondenti entrate dei dati E0 fino a E7 dell'IC-stadio finale 20.
Pertanto con questo concetto i dati rispettivamente i segnali di comando vengono trasmessi in maniera seriale tramite l'unica linea dei dati DS.
La trasmissione seriale dei dati per il comando dello stadio finale riduce il numero di connessioni (numero di pinne) in corrispondenza del microcontroller trasmettitore e in corrispondenza del IC-stadio finale ricevitore e di conseguenti costi per le relative custodie. Un minore numero di pinne fa aumentare la sicurezza contro guasti grazie ai ridotti problemi di presa di contatto per la produzione dell'IC e per L ‘equipaggiamento delle piastre circuitali. E' possibile quindi impiegare un processo di fabbricazione più semplice e più vantaggioso per la manipolazione dei corrispondenit Componenti.
A riguardo la problematica alla base della presente invenzione consiste nel fatto che gli usuali dispositivi di trasmissione sincroni, seriali dei dati sono lenti e,oppure sono di struttura complicata a causa ad esempio di parti di indirizzamento contenute nella trama di trasmissione. Per vaturare noti interfacce seriali asincroni è sempre necessaria una sovracampionatura , che riduce di un multiplo la velocità massima di trasmissione rispetto al protocollo di interfaccia sincrono illustrato.
Vantaggi dell'invenzione
Il dispositivo di trasmissione dei dati secondo l'invenzione con le caratteristiche della rivendicazione 1 presenta rispetto alle note soluzioni il vantaggio consistente nel fatto che esso presenta un'elevata velocità di trasmissione per la risoluzione di organi di impostazione critici a livello di tempo, come ad esempio valvola ad iniezione, impianto di accensione etc . Esso può raggiungere velocità di trasmissione (Baud) fino quasi al livello della cadenza di funzionamento disponibile del sistema.
Poiché non è prevista alcuna associazione multipla sul lato del ricevitore non è nemmeno necessaria una parte di indirizzo nella trama di trasmissione, cosicché si semplica il dispendio hardware per la generazione/valutazione delle trame di trasmissione.
Non è nemmeno necessaria una forma duplex, poiché il dispositivo trasmettitore ed il dispositivo ricevitore non comunicano bidirezionalmente fra di loro sul canale secondo L'invenzione.
Con il funzionamento senza soluzione di continuità non è necessario alcun costoso dispositivo Handshake, laddove errori possibili vengono riconosciuti ed eliminati semplicemente mediante una seguente parola di dato. In generale è possibile memorizzare trasmissione errate per la valutazione sul lato dì ricezione e indicarle mediante uno stato flags oppure IC-Pins rispettivamente mediante un'usuale interfaccia di diagnosi.
L'idea alla base della presente invenzione consiste specialmente nel fatto che il rispettivo esercizio di conversione del dispositivo convertitore P/S e del dispositivo convertitore S/P viene attuato mediante il segnale ritmico, continuamente e con cadenza di uguale fase e così facendo viene sincronizzato mediante il segnale di sincronizzazione corrispondentemente all'esercìzio di conversione del dispositivo convertitore P/S.
Nelle sottorivendicazioni si trovano vantaggiosi ulteriori sviluppi e perfezionamenti del dispositivo di trasmissione dei dati indicato nella rivendicazione 1.
Conformemente ad un ulteriore sviluppo preferito il dispositivo convertitore P/S presenta un registro di entrata, comandato ritmicamente con il segnale ritmico, per ricevere la corrente di dati parallela in corrispondenza di un'entrata parallela e per emettere un corrispondente segnale di uscita parallelo su un'uscita parallela; un primo registro a scorrimento, comandato ritmicamente con il segnale ritmico, con un'entrata parallela per ricevere il segnale di uscita parallelo e con un'uscita seriale per fornire la corrente di dati seriale al canale di trasmissione dei dati; ed un primo bus interno per collegare l'uscita del registro di entrata con l'entrata del primo registro a scorrimento. Questa è una struttura hardware di realizzazione assai semplice.
Conformemente ad un ulteriore sviluppo preferito il dispositivo sincronizzatore presenta un dispositivo contatore regressivo, comandato ritmicamente con il segnale ritmico, per produrre un impulso di sincronizzazione dopo rispettivamente un predeterminabile ciclo di conteggio regressivo, e il primo registro a scorrimento può essere comandato mediante l'impulso di sincronizzazione per leggere il segnale di uscita del registro di entrata trasmesso tramite il primo bus interno. Ciò fa sì che solo dopo la completa trasmissione del contenuto del primo registro a scorrimento sul canale di trasmissione dei dati viene di nuovo compilato il registro a scorrimento. Inoltre l'impulso di sincronizzazione separato consente di tenere il più modesto possibile il contorno della trama di trasmissione.
Conformemente ad un ulteriore sviluppo preferito il dispositivo sincronizzatore presenta un dispositivo generatore della trama di sincronizzazione per produrre ed inserire una prestabilita trama di sincronizzazione nella corrente di dati seriale all'uscita del primo registro a scorrimento. Opportunamente la trama di sincronizzazione non viene inserita dopo ogni trama di trasmissione ma ad intervalli maggiori fissi o selezionabili, nella corrente di dati seriale.
Conformemente ad un ulteriore sviluppo preferito il dispositivo convertitore S/P presenta un secondo registro a scorrimento, comandato ritmicamente con il segnale ritmico, per ricevere la corrente di dati seriali in corrispondenza di una entrata seriale e per immettere un corrispondente segnale di uscita parallelo in corrispondenza di un'uscita in parallelo; un registro di uscita, comandato ritmicamente con il segnale ritmico, per ricevere il segnale di uscita parallelo del secondo registro a scorrimento in corrispondenza di un'entrata parallela e per emettere la corrente di dati parallela in corrispondenza di un’uscita parallela; ed un secondo bus interno per collegare l’uscita del registro a scorrimento con l’entrata del registro di uscita. Ciò consente una semplice sincronizzazione del dispositivo convertitore S /V .
Conformemente ad un ulteriore sviluppo preferito il dispositivo sincronizzatore presenta LUI dispositivo contatore regressivo, comandato ritmicamente con il segnale ritmico, per produrre un impulso dì sincronizzazione dopo rispettivamente un prestabilibile ciclo di conteggio regressivo, e il registro dì uscita è comandabile mediante l'impulso dì sincronizzazione per leggere il segnale di uscita del secondo registro a scorrimento, segnale parallelo trasmesso tramite il secondo bus interno. Ciò fa sì che soltanto una volta completata'la trasmissione del contenuto di una trama di trasmissione nel secondo registro a scorrimento viene nuovamente compilato il registro dì uscita.
Conformemente ad un ulteriore sviluppo preferito il dispositivo sincronizzatore presenta un dispositivo generatore di trama di sincronizzazione, per produrre ed inserire una prestabilita trama di sincronizzazione nella corrente di dati seriale all'uscita del primo registro a scorrimento, il dispositivo convertitore S/P presenta un dispositivo di riconoscimento della trama di sincronizzazione per riconoscere la prestabilita trama di sincronizzazione nel secondo registro a scorrimento, e il registro di uscita è comandabile mediante il dispositivo di riconoscimento della trama di sincronizzazione per leggere il segnale di uscita parallelo, trasmesso tramite il secondo bus interno, del secondo registro a scorrimento.
Conformemente ad un ulteriore sviluppo preferito il formato prestabilito della trama di trasmissione presenta uno startbit, una parola di dato formata da un numero prestabilito di bit, un bit di parità ed uno stopbìt e la larghezza del primo e del secondo registro a scorrimento corrisponde al formato prestabilito. Questo formato fornisce una grande quantità di dati con modesti accessori. In particolare lo startbit e lo stoppbit compensano modesti effetti di tempo di propagazione (Jitter) ed il bit di parità consente un controllo della correttezza della trasmissione di dati. Un indirizzo, come accennato, è superfluo in seguito all'associazione univoca.
Conformemente ad un ulteriore sviluppo preferito la trama di sincronizzazione presenta un formato, in cui sono impostati tutti i bit dei dati e il bit di parità non corrisponde al numero impostato di bit di dati. Ciò consente una inconfondibilità di dati e della trama di sincronizzazione, che anzi in via di principio presentano la stessa lunghezza. Inoltre questo formato consente di impedire semplicemente che la trama di sincronizzazione venga registrata nel registro di uscita.
Conformemente ad un ulteriore sviluppo preferito il dispositivo convertitore P/S presenta un primo generatore di parità, collegato con il primo bus interno e con il primo registro a scorrimento, per produrre il bit di parità corrispondente ai bit dei dati e per inserire questo nel primo registro a scorrimento .
Conformemente ad un ulteriore sviluppo preferito il dispositivo convertitore S/P presenta un secondo generatore di parità, collegato con il secondo bus interno ed il registro di uscita, per produrre il bit di parità, corrispondente ai bit dei dati della trama di trasmissione, e per inserire questo come segnale di caricamento nel registro di uscita. In tal modo è possibile evitare un caricamento di dati trasmessi erroneamente e,oppure della trama di sincronizzazione nel registro di uscita.
Conformemente ad un ulteriore sviluppo preferito il dispositivo trasmettitore presenta un dispositivo per variare la larghezza delle parole di dati della corrente di dati parallela ed un dispositivo per il corrispondente adattamento del segnale di sincronizzazione. Ciò aumenta la flessibilità del dispositivo di trasmissione dei dati secondo 1 ‘invenzione.
Conformemente ad un ulteriore sviluppo preferito il dispositivo ricevitore presenta un registro di stato /controllo per programmare la larghezza delle parole di dato della corrente di dati parallela e del bit di parità nonché per fornire lo stato del rispettivo ricevitore.
Conformemente ad un ulteriore sviluppo preferito il dispositivo ricevitore presenta una memoria degli errori per memorizzare trasmissioni errate di dati. In tal modo è possibile analizzare errori di trasmissione .
Conformemente ad un ulteriore sviluppo preferito fra il dispositivo trasmettitore e il dispositivo ricevitore è previsto un interfaccia seriale separato, specialmente un interfaccia SPI per trasmettere funzioni di diagnosi. Pertanto sussiste una chiara separazione fra comando funzionale e sorveglianza, rispettivamente diagnosi.
Disegni
Esempi di realizzazione dell'invenzione sono rappresentati nei disegni ed illustrati più dettagliatamente,nella seguente descrizione.
In particolare:
La figura 1 mostra uno schema a blocchi per illustrare il dispositivo di trasmissione dei dati secondo l'invenzione,
la figura 2 mostra uno schema a blocchi di un dispositivo convertitore P/S come parte del dispositivo trasmettitore conforme ad una prima forma di realizzazione del dispositivo di trasmissione dei dati secondo l'invenzione,
la figura 3 mostra un diagramma di svolgimento temporale dei segnali del dispositivo convertitore P/S, conformemente alla prima forma di realizzazione del dispositivo di trasmissione dei dati secondo l'invenzione,
la figura 4 mostra uno schema a blocchi di un dispositivo converittore S/P come parte del dispositivo ricevitore conformemente alla prima forma di realizzazione del dispositivo di trasmissione dei dati secondo l'invenzione,
la figura 5 mostra un diagramma di svolgimento temporale dei segnali del dispositivo convertitore S/P conformemente alla prima forma di realizzazione del dispositivo di trasmissione dei dati secondo 1'invenzione,
la figura 6 mostra un usuale comando parallelo di un IC-stadio finale mediante un microcontroller con aggiuntivo interfaccia seriale di diagnosi SPI, e la figura 7 mostra il punto di partenza per il comando seriale secondo l'invenzione di un IC-stadio finale mediante un microcontroller.
In generale gli stessi contrassegni nelle figure indicano componenti uguali o di uguale funzionamento. Descrizione degli esempi di realizzazione
La figura 1 mostra uno schema a blocchi per illustrare il dispositivo di trasmissione dei dati secondo 1‘invenzione.
Nella figura 1 con 10 è indicato un dispositivo trasmettitore con un microcontroller e con 20 un dispositivo ricevitore con un IC-stadio finale, da comandare dal microcontroller, di un apparecchio di comando di un autoveicolo. Il dispositivo trasmettitore 10 presenta una porta di uscita seriale PS collegata tramite una linea dei dati DS con una porta di entrata seriale EP del dispositivo ricevitore 20 .
Accanto alla linea dei dati DS è prevista una linea di ritmazione 140 fra un'uscita di ritmazione ACL del dispositivo trasmettitore 10 ed un'entrata di ritmazione ECL del dispositivo ricevitore 20.
25 indica un interfaccia seriale bidirezionale, separato, nella forma di un usuale interfaccia SPI per scopi di diagnosi, previsto fra un'uscita AD del dispositivo trasmettitore 10 ed un'entrata ED del dispositivo ricevitore 20.
Il dispositivo di trasmissione dei dati propriamente detto per la trasmissione dei dati unidirezionale, seriale del dispositivo trasmettitore 10 verso il dispositivo ricevitore 20 presenta un dispositivo convertitore P/S, previsto nel dispositivo trasmettitore 10, un dispositivo convertitore S/P previsto nel dispositivo ricevitore 20, un dispositivo di produzione di segnali ritmici, previsto opportunamente nel dispositivo trasmettitore 10, per produrre il segnale ritmico trasmesso sulla linea di ritmazione 150, ed un dispositivo sincronizzatore per produrre un segnale di sincronizzazione, che viene trasmesso su una linea di sincronizzazione 140. La linea di sincronizzazione 140 è disegnata tratteggiata in quanto può essere presente come linea separata oppure può essere identica alla linea dei dati DS come verrà illustrato in seguito pi3⁄4 dettagliatamente.
I componenti menzionati e relative funzioni vengono illustrati dettagliatamente in seguito con riferimento alle figure 2 fino a 5.
La figura 2 mostra uno schema a blocchi di un dispositivo convertitore P/S come parte del dispositivo trasmettitore 10 secondo una prima forma di realizzazione semplìficativa del dispositivo di trasmissione dei dati secondo l'invenzione.
Nella figura 2 con 50 è indicato un bus di dati largo 8 bit, che proviene dalla porta di uscita parallela del microcontroller (non mostrato in figura 2). Con 100 è indicato un registro di entrata con una larghezza di 8 bit presentante un'entrata parallela a 101, un'uscita parallela a 102, un'entrata di ritmazione 103 ed una entrata di ripristino 104. Con 105 è indicato un primo bus interno largo 8 bit. Con 110 è indicato un primo registro a scorrimento con una larghezza di 11 bit presentante un'entrata parallela 111, un'uscita seriale 112 collegata con la linea deidati DS, un'entrata di ritmazione 113, un'entrata di ripristino 114, un'entrata 115 del segnale di caricamento ed un'entrata 115 di bit di parità. Conl20 è indicato un contatore regressivo con un preassegnabile valore di conteggio regressivo dì 4 bit, il quale presenta un'entrata di ritmazione 123, una entrata di ripristino 124, un'entrata 115 dei segnali di caricamento ed una uscita dei segnali di sincronizzazione 126. Con 130 è indicato un generatore di parità presentante un'entrata parallela 131 ed un'uscita 132 dei bit di parità.
Infine con 140 è indicata una linea di segnalazione di sincronizzazione per trasmettere l'impulso di sincronizzazione SYNC, 150 indica una linea dei segnali ritmici per trasmettere il segnale ritmico CLK e 160 indica una linea dei segnali di ripristino per trasmettere il segnale di ripristino RESET.
La figura 3 mostra un diagramma di svolgimento temporale dei segnali del dispositivo convertitore P/S coformemente alla prima forma di realizzazione del dispositivo di trasmissione dei dati secondo l'invenzione .
Nella figura 3 con CLK è indicato il segnale ritmico, con SYNC è indicato il Bagnale di sincronizzazione formato dagli impulsi di sincronizzazione, con E 101 sono indicati i dati di entrata all'entrata 101 del registro di entrata 100, con A102 sono indicati i dati di uscita all'uscita 102 del registro di entrata 100 e con SDATA è indicata la corrente di dati seriale sulla linea dei dati DS. Inoltre U1-U3 indicano una prima fino a terza trama di trasmissione, DATA_WORT indica una parola di dato formata da 8 bit di dato b0-b7, SYR_W0RT indica dati non validi rispettivamente una trama di sincronizzazione, STB indica uno stardbit, SOB indica un stoppbit e PB indica un bit di parità. L'asse dei tempi in tal caso si estende in direzione orizzontale da sinistra verso destra.
Con riferimento alle figure 2 e 3 viene ora descritto il funzionamento del dispositivo convertitore P/S conformemente alla prima forma di realizzzione del dispositivo di trasmissione dei dati secondo l'invenzione.
Il registro di entrata 100, comandato con il segnale ritmico CLK, serve a ricevere la corrente di dati parallela in corrispondenza della sua entrata parallela 101 ed a fornire un corrispondente segnale di uscita parallelo in corrispondenza della sua uscita parallela 102 un ciclo di ritmazione più tardi. Il primo bus interno 105 serve a collegare l'uscita 102 del registro di entrata 100 con l'entrata 111 del primo registro a scorrimento 110.
Il primo registro a scorrimento 110, comandato con il segnale ritmico CLK, serve a ricevere il segnale di uscita parallelo del registro di entrata 100 sulla sua entrata parallela 111 e a fornire a corrente di dati seriale SDATA, in corrispondenza della linea di trasmissione dei dati DS in corrispondenza della sua uscita seriale 112.
Il dispositivo di contéggio regressivo 120, comandato con il segnale ritmico CLK, serve a produrre l'impulso di sincronizzazione SYNC dopo il rispettivamente un ciclo di conteggio regressivo predeterminabile. Il primo registro a scorrimento 110 è comandabile mediante l'impulso di sincronizzazione SYNC per leggere il segnale di uscita del registro di entrata 100 trasmesso tramite il primo bus interno 105.
Il primo generatore di parità 130, collegato con il primo bus interno 105 e con il primo registro a scorrimento 110, opportunamente un dispositivo di correlazione XOR, serve a produrre il bit di parità PS corrispondente ai bit dei dati e ad inserire questo nel primo registro a scorrimento 110.
La trama di trasmissione U2, U2 rispettivamente U3 è formata da 11 bit, e precisamente da uno 3tartbit STB, da 8 bit dei dati b0-b7, da un bit di parità PS e da uno stoppbit SOB. Corrispondentemente a ciò il contatore regressivo 120 ,è impostato in modo che esso di volta in volta dopo 11 cicli di ritmazione .del segnale ritmico CLK produce un impulso di sincronizzazione SYNC . L'impulso di sincronizzazione SYNC induce il primo registro a scorrimento 110 a caricare i bit di dati bO fino a b7, preparati sul primo bus interno 105 tramite il registro di entrata 100, il bit di parità PB preparato dal primo generatore di parità 130, nonché internamente lo startbit STB e lo stoppbit SOB. Successivamente il primo registro a scorrimento 110 non può essere caricato di nuovo fino a quando questi 11 bit sono spinti fuori sulla linea dei dati DS, ossia per 11 cicli di ritmazione del segnale ritmico CLK.
Nell'esempio mostrato in figura 3 soltanto la seconda trama di trasmissione U2 contiene dati validi, e precisamente #08 (esagonale 08 = binario 000010000). Invece la prima e la terza trama di trasmissione U1 rispettivamente U3 non contengono dati validi, infatti il bit di parità in caso di parità pari, ossia il bit di parità è 0, quando è pari il numero dei bit 1, non si adatta ai rispettivi dati binari 11111111.
Tali dati non validi, che compaiono in pratica solo assai raramente in seguito a disturbi esterni, portano tuttavia ad una seconda forma di realizzazione del dispositivo convertitore P/S come parte del dispositivo trasmettitore 10 del dispositivo di trasmissione dei dati secondo l'invenzione.
Nella seconda forma di realizzazione al posto del contatore regressivo 120 è previsto un dispositivo di produzione di trame di sincronizzazione (non rappresentate in figura 2) per produrre ed inserire una prestabilita trama di sincronizzazione SYNC_W0RT nella corrente dì dati seriale, ossia fra le normali trame di trasmissione valide, all'uscita 112 del primo registro a scorrimento 110. Per la trama di sincronizzazione SYNC_W0RT si sceglie proprio la forma della prima e della terza trama di trasmissione mostrate in figura 3, ossia tutti gli 8 bit dei dati ed il bit di parità sono 1.
Anche se è possibile inserire dopo ogni normale trama di trasmissione una trama di sincronizzazione SYNC_W0RT, in questa seconda forma di realizzazione a seconda delle condizioni di impiego è possibile inserire soltanto dopo una trama di trasmissione o rispettivamente un numero relativamente grande di normali trame di trasmissione, una trama di sincronizzazione SYNC_W0RT. Di ciò tuttavia si dovrà tener conto sul lato ricevitore corrispondentemente.
La figura 4 mostra ora uno schema a blocchi di un dispositivo convertitore S/P come parte del dispositivo ricevitore 20 conformemente alla prima forma di realizzazione del dispositivo di trasmissione dei dati secondo l'invenzione.
Nella figura 4 con 200 è indicato un secondo registro a scorrimento con una larghezza dì 11 bit presentante un'entrata seriale 201 collegata con la linea dei dati DS, un'uscita parallela 202, un'entrata di ritmazione 203 ed un'entrata di ripristino 204. Con 205 .è indicato un secondo bus interno largo 11 bit. Con 210 è indicato un registro di uscita con una larghezza di 8 bit presentante una entrata parallela 211, un'uscita parallela 212, un'entrata di ritmazione 213, un'entrata di ripristino 214 ed un'entrata 215 del segnale di caricamento. Con 230 è indicato un generatore di parità presentante un'entrata parallela 231 ed un'uscita 232 di bit di parità. Con 235 è indicato un circuito logico AND con una prima entrata 236, con una seconda entrata 237 e con un'uscita 238. Con 240 è indicato un registro di Btato/controllo, con 250 è indicata una memoria di errori e con 260 un bus di dati largo 8 bit, che si porta verso la porta di entrata parallela dell'IC-stadio finale (non mostrato in figura 4).
La figura 5 mostra un diagramma di svolgimento temporale dei segnali del dispositivo convertitore S/P conformemente alla prima forma di realizzazione del dispositivo di trasmissione dei dati secondo 1 ‘invenzione.
Nella figura 5 con CLK è indicato il segnale di ritmazione, con SYNC è indicato il segnale di sincronizzazione formato dagli impulsi di sincronizzazione, con SDATA è indicata la corrente di dati seriale sulla linea dei dati DS, con LOAD è indicato il segnale di caricamento e con A212 sono indicati i dati di uscita all'uscita 212 del registro di uscita 210. Inoltre U1-U3 indicano la prima fino a terza trama di trasmissione, DAT_W0RT indica la parola di dato formata da 8 bit di dati b0-b7, SYNC_W0RT indica dati non validi rispettivamente la trama di sincronizzazione, STB indica lo startbit, SOB indica lo stoppbit e PB indica il bit di parità. L«'asse dei tempi in tal caso si estende in direzione orizzontale da sinistra verso destra.
Con riferimento alle figure 4 e 5 viene ora descritto il funzionamento del dispositivo convertitore S/P conformemente alla prima forma di realizzazione del dispositivo di trasmissione dei dati secondo 1‘invenzione.
Il secondo registro a scorrimento 200 comandato dal segnale ritmico CLK serve a ricevere la corrente dei dati seriale SDATA in corrispondenza di 'un'entrata seriale 201 e a fornire un corrispondente segnale di uscita parallelo ad un'uscita parallela 202. Il secondo bus interno 205 serve a collegare l'uscita 202 del secondo registro a scorrimento 200 con l'entrata 211 del registro di uscita 210.
Il registro di uscita 210, comandato con il segnale ritmico CLK, serve a ricevere il segnale di uscita parallelo del secondo registro a scorrimento 200 in corrispondenza della sua entrata parallela 211 e a fornire la corrente di dati parallela in corrispondenza della sua uscita parallela 212 collegata con l'IC-stadio finale tramite il bus dei dati 260.
Il secondo generatore di parità 230, collegato con il secondo bus interno 205 con il registro di uscita 210, serve a produrre il bit di parità PB corrispondente ai bit dei dati della trama di trasmissione e ad inserire questo come segnale di entrata nell'entrata 236 del circuito logito AND 235. Nell'altra entrata 237 del circuito AND 235 è portato il segnale di sincronizzazione SYNC. Il segnale di uscita del circuito logico AND 235 all'uscita 238 serve da segnale di caricamento per il registro di uscita 210.
La corrente dì dati seriale viene letta con cadenza sincrona nel secondo registro a scorrimento 200. Il registro di uscita 210 viene comandato mediante l'impulso di sincronizzazione SYNC rispettivamente dopo 11 cicli di ritmazione per leggere il segnale di uscita parallelo, trasmesso tramite il secondo bus interno 205, del secondo registro a scorrimento 200. Ad esso mediante il circuito logico AND 235 è correlata la condizione che il bit di parità PB fornito dal secondo generatore di parità 230 corrisponde ai bit di dati bO fino a b7. In altre parole nel registro di uscita 210 non vengono letti dati trasmessi erroneamente nemmeno trame di· sincronizzazione (secondo forme dì realizzazione). All'uscita parallela 212 del registro di uscita compaiono quindi soltanto gli 8 bit dei dati rilevanti b0-b7 .
Nella seconda forma di realizzazione precedentemente descritta del dispositivo convertitore P/S il dispositivo convertitore S/P al posto del circuito logico AND 235 presenta un dispositivo di riconoscimento delle trame di sincronizzazione per riconoscere la prestabilita trama di sincronizzazione SYNC_WORT nel secondo registro a scorrimento 200. Il registro di uscita 210 quindi può essere comandato mediante questo dispositivo di riconoscimento delle trame di sincronizzazione e mediante il bit di parità per leggere il segnale di uscita, parallelo, trasmesso tramite il secondo bus interno 205, del secondo registro a scorrimento 200.
In particolare mediante il dispositivo di riconoscimento di trame di sincronizzazione la corrente di dati seriale nel secondo registro a scorrimento 200 viene campionata fino a quando è riconosciuta una trama di sincronizzazione SYNC_W0RT . Come risultato di ciò quindi il dispositivo di riconoscimento di trama di sincronizzazione comanda quindi il registro di uscita 210 dopo 11 cicli di ritmazione per leggere il segnale di uscita parallelo, trasmesso tramite il secondo bus interno 205, quando è corretto il suo bit di parità.
In generale nel caso di una trasmissione errata non viene ripetuta la trasmissione ma viene conservato l'ultimo stato. La trasmissione del dispositivo di trasmissione dei dati secondo l'invenzione ha pertanto luogo senza soluzione di continuità ed anche senza modificare gli stati di uscita nel microcontroller vengono permanentemente trasmessi gli stati con la massima velocità di ripetizione possibile.
Il registro di stato/controllo 240 nel dispositivo ricevitore 20 consente una programmazione della larghezza di bit di dati e del bit di parità, nonché un'uscita in merito allo stato dell‘IC-stadio finale (ad esempio attivo oppure non attivo) rispettivamente della memoria degli errori 250 (ad esempio numero delle trasmissioni errate di dati).
Nel dispositivo convertitore P/S secondo l'invenzione e nel dispositivo convertitore S/P secondo l’invenzione si ottiene in generale un certo ritardo influenzante la velocità di interfaccia. Poiché la corrente di dati parallela dal raicrocontroller varia asincronicamente rispetto alla cadenza del sistema, si ottengono parimenti determinati ritardi.
La seguente tabella I descrive i diversi tempi di ritardo per i circuiti conformemente alla prima e alla seconda forma di realizzazione precedentemente descritte .
Da ciò per la prima forma di realizzazione minimo tempo di ritardo si ottengono 14 * TCLK come massimo tempo di ritardo si ottengono 24 * TCLK nonché un tempo di attualìzzazione di 11 * TCJLK per i dati di uscita. Per una frequenza di ripetizione fCLK <= >1TCLK = 10 MHz ciò corrisponde ad un tempo di ritardo minimo di 1,4 μs, ad un tempo di ritardo massimo 2,4 μβ nonché ad un tempo di attualìzzazione di 1,1 per i dati di uscita.
Da ciò inoltre per la seconda forma di realizzzione come tempo di ritardo minimo si ottiene 14 * TQLK e come tempo di ritardo massimo si ottiene 35 * TCLK nonché un tempo di attualìzzazione di 22 * TQLK per i dati di UBCita (nell'ipotesi che ogni seconda trama di trasmissione sia una trama di sincronizzazione)<’ >Per una frequenza di ripetizione fcLK = <1(/T>CLK <= >10 MHz, ciò corrisponde ad un tempo di ritardo minimo di 1,4 μs, ad un tempo di ritardo massimo di 3,5 μs nonché ad un tempo di attualizzazione di 2,2 μs per i dati di uscita .
Anche se la presente invenzione è stata descritta in precedenza in base ad un esempio di realizzazione preferito, essa non è limitata a ciò ma è modificabile molteplicemente ,
In particolare un esempio di impiego preferito per la forma di realizzazione precedentemente descritta della presente invenzione è un apparecchio di comando per autoveicoli, in cui fra microcontroller e IC-stadìo finale va superata soltanto una modesta distanza dell'ordine di grandezza di alcuni centimetri fino ad alcune decine di centimetri, preferibilmente 10-20 cm. Tuttavia la presente invenzione in via di principio è adatta per tutte le forme di trasmissione dei dati.
Un'ulteriore possibilità di sincronizzazione della trasmissione dei dati consiste nell'impiego di uno startbit, che presenta una lunghezza di un bit di dati emmezzo . In questo caso quindi con ogni fronte dì ritmazione (positivo e negativo) viene campionata la corrente di dati seriale. Lo startbit pertanto viene riconosciuto tramite tre fronti di ritmazione e i bit dei dati rispettivamente lo stoppbit viene riconosciuto soltanto da due fronti. Questo procedimento di valutazione non si serve della sincronizzazione mediante la parola sincrona ma impone requisiti maggiori alla temporìzzazione dei componenti circuitali .
In generale la presente invenzione non è adatta soltanto alla conversione di dati paralleli, larghi 8 bit, in dati seriali e viceversa, ma in corrispondenza del microcontroller è possibile prevedere una qualsiasi porta di uscita parallela larga n-bit (n = numero naturale), da collegare con un corrispondente bus dei dati. Corrispondentemente a ciò varia quindi la lunghezza della trama di trasmissione seriale, ossia conformemente all’esempio precedente su n+3 bit. Legenda
10 Dispositivo trasmettitore
20 Dispositivo ricevitore
PS Porta seriale
ES Porta seriale
DS Linea dei dati
140 Linea sincrona
150 Linea di ritmazione
ACL Uscita di ritmazione
ECL Entrata di ritmazione
25 Interfaccia di diagnosi
AD Porta di diagnosi
ED Porta di diagnosi
50 Bus dei dati parallelo
100 Registro di entrata
101 Entrata di 100
102 Uscita di 100
103 Entrata di ritmazione di 100 104 Eentrata di ripristinò di 100 105 Primo bus interno
110 Primo registro a scorrimento 111 Entrata di 110
112 Uscita di 110
113 Entrata di ritmazione di 110 114 Entrata di ripristino di 110 115 Entrata di caricamento di 110 116 Entrata bit di parità di 110 120 Contatore regressivo
123 Entrata di ritmazione di 120 124 Entrata di ripristino di 120 125 Entrata di caricamento di 120 126 Uscita sincrona di 120
130 Primo generatore di parità 131 Entrata 130
132 Uscita 130
160 Linea di ripristino
CLK Segnale di ritmazione
RESET Segnale di ripristino
SYNC Segnale di sincronizzazione E101 Segnale su 101
A102 Segnale su 102
SDATA Corrente di dati seriale U1,U2,U3 Trama di trasmissione DATA-WORT Parola di dato SYNC_W0RT Trama di sincronizzazione STB Startbit
SOB Stoppbit
PB Bit di parità
b0-b7 Bit di dati
200 Secondo registro a scorrimento 201 Entrata di 200
202 Uscita di 200
203 Entrata dì ritmazione di 200 204 Entrata di ripristino di 200 205 Secondo bus interno
210 Registro di uscita
211 Entrata di 210
212 Uscita di 210
213 Entrata di ritmazione di 210 214 Entrata di ripristino di 210 215 Entrata di caricamento di 210 230 Secondo generatore di parità
231 Entrata di 230
232 Uscita di 230
235 Circuito AND
236 Entrata di 235
237 Seconda entrata di 235
238 Uscita di 235
240 Registro di stato/controIlo
250 Memoria degli errori
260 Bus dei dati
LOAD Segnale di caricamento
A212 Segnale su 212
P0-P7 Porte parallele
D0-D7.D0 '-D7',D0 “-D07" Linee dei dati E0-E7 Entrate dei dati
12 Convertitore P/S
22 Convertitore S/P
Claims (1)
- RIVENDICAZIONI 1.-Dispositivo per la trasmissione seriale unidirezionale di dati da un dispositivo trasmettitore (10) ad un dispositivo ricevitore (20), specialmente da un mìcrocontroller (μθ ad un IC-stadio finale (ICE) di un apparecchio di comando di un autoveicolo, comprendente : un dispositivo convertitore P/S (100,105,110) previsto nel dispositivo trasmettitore (10), per convertire una corrente di dati parallela, preparata nel dispositivo trasmettitore (10), in una corrente di dati seriale {SDATA) con trama di trasmissione (U1,U2,U3) di un formato prestabilito -e per trasmettere la corrente di dati seriale (SDATA) al dispositivo ricevitore (20) tramite un canale di trasmissione dei dati (DS) un dispositivo convertitore (200,205,210) S/P previsto nel dispositivo ricevitore (20) per riconvertire la corrente di dati seriale parallela (SDATA) nella corrente di dati parallela un dispositivo generatore di segnali ritmici per produrre un segnale ritmico (CLK) e per addurre il segnale ritmico (CLK) al dispositivo convertitore P/S (100,105,110) e al dispositivo convertitore S/P 8200,205,210), per effettuare la rispettiva conversione continuamente e con cadenza di uguale fase, e un dispositivo sincronizzatore (120) per produrre un segnale di sincronizzazione (SYNC;SYNC:WORT) corrispondentemente alla conversione del dispositivo convertitore P/S (100,105,110) e per addurre detto segnale al dispositivo convertitore S/P (200,205,210) per la sincronizzazione del rispettivo esercizio di conversione . 2 .-Dispositivo di trasmissione dei dati secondo la rivendicazione 1, caratterizzato dal fatto che il dispositivo convertitore P/S (100,105,110) presenta: un registro di entrata (100), comandato ritmicamente con il Bagnale ritmico (CLK), per ricevere la corrente di dati parallela in corrispondenza dì un 'entrata parallela (111) per emettere un corrispondente segnale di uscita parallelo in corrispondenza di un'uscita parallela (102) un primo registro a scorrimento (110) comandato ritmicamente con il segnale ritmico (CLK), con un'entrata parallela (111) per ricevere il segnale di uscita parallelo e con un'uscita seriale (112) per emettere la corrente di dati seriali in corrispondenza del canale di trasmissione dei dati (DS), e un primo bus interno (105) per collegarè l'uscita (102) del registro di entrata (100) con l'entrata (111) del primo registro a scorrimento (110). 3 .-Dispositivo di trasmissione dei dati secondo la rivendicazione 2, caratterizzato dal fatto che il dispositivo sincronizzatore presenta un dispositivo contatore regressivo (120), comandato ritmicamente con il segnale ritmico (CLK), per produrre un impulso di sincronizzazione (SYNC) dopo rispettivamente un predeterminabile ciclo di conteggio regressivo, nonché dal fatto che il primo registro a scorrimento (110) è comandabile mediante l'impulso di sincronizzazione (SYNC) per leggere il segnale di uscita, trasmesso tramite il bus interno (105), del registro di entrata (100). 4 .-Dispositivo di trasmissione dei dati secondo la rivendicazione 2, caratterizzato dal fatto che il dispositivo sincronizzatore presenta un dispositivo di produzione di trame di sincronizzazione per produrre ed inserire una prestabilita trama di sincronizzazione (SYNC.WORT) nella corrente di dati seriali all'uscita (112) del primo registro a scorrimento (110). 5 .-Dispositivo di trasmissione dei dati secondo una delle rivendicazioni da 1 fion a 4, caratterizzato dal fatto che il dispositivo convertitore S/P (200,205,210) presenta: un secondo registro a scorrimento (200), comandato ritmicamente con il segnale ritmico (CLK), per ricevere la corrente di dati seriale in corrispondenza di un'entrata seriale (201) e per emettere un corrispondente segnale di uscita parallelo in corrispondenza di un'uscita parallela (202) un registro di uscita (210), comandato ritmicamente con il segnale ritmico (CLK), per ricevere il segnale di uscita parallelo del secondo registro a scorrimento (200) in corrispondenza di un'entrata parallela (211) e per emettere la corrente dei dati parallela in corrispondenza di un'uscita parallela (212), e un secondo bus interno (205) per collegare l'uscita (202) del registro a scorrimento (200) con un'entrata (211) del registro di uscita (210). 6 .-Dispositivo di trasmissione dei dati secondo la rivendicazione 5, caratterizzato dal fatto che il dispositivo sincronizzatore presenta un dispositivo contatore regressivo (120) comandato ritmicamente con il segnale ritmico (CLK), per produrre un impulso di sincronizzazione (SYNC) dopo rispettivamente una predeterminabile ciclo di conteggio regressivo, e dal fatto che il registro di uscita (210) comandabile mediante l'impulso di sincronizzazione (SYNC) per leggere il segnale di uscita parallelo, trasmesso tramite il secondo bus interno (205), del secondo registro a scorrimento (200). 7 .-Dispositivo di trasmissione dei dati secondo una delle rivendicazioni da 1 fino a 5, caratterizzato dal fatto che il dispositivo sincronizzatore presenta un dispositivo generatore di trame di sincronizzazione per produrre ed inserire una prestabilita trama di sincronizzazione (SYNC_W0RT) nella corrente di dati seriale all’uscita (112) del primo registro a scorrimento (110), nonché dal fatto che il dispositivo convertitore S/P (200,205,210) presenta un dispositivo di riconoscimento delle trame di sincronizzazione per riconoscere la prestabilita trama di sincronizzazione (SYNC_W0RT) nel secondo registro a scorrimento (200), infine dal fatto che il registro di uscita (210) è comandabile per mezzo del dispositivo di riconoscimento delle trame di sincronizzazione per leggere il segnale di uscita parallelo, trasmesso tramite il secondo bus interno (205), del secondo registro a scorrimento (200). 8 .-Dispositivo di trasmissione dei dati secondo una delle rivendicazioni precedenti, caratterizzato dal fatto che il formato predeterminato della trama di trasmissione (U1,U2,U3) presenta uno startbit (STB), una parola di dato (DATA_W0RT; b0-b7) formata da un numero prestabilito di bit, un bit di parità (BP) e uno stoppbìt (SOB), nonché dal fatto che la larghezza del primo e del secondo registro a scorrimento (110,200) corrisponde al formato prestabilito. 9 .-Dispositivo di trasmissione dei dati secondo la rivendicazione 8, caratterizzato dal fatto che la trama di sincronizzazione (SYNC_WORT) presenta un formato, in cui sono impostati tutti i bit dei dati (b0-b7) e il bit di parità (PB) corrisponde al non parità della parola di dato (DATA_W0RT; b0-b7). 10.-Dispositivo di trasmissione dei dati secondo la rivendicazione 8 oppure 9, caratterizzato dal fatto che il dispositivo convertitore P/S (100,105,110) presenta un primo generatore di parità (130), collegato con il primo bus interno (105) e con il primo registro a scorrimento (110), per produrre il bit di parità (PB), corrispondente ai bit di dati, e per inserire questo nel primo registro a scorrimento (110) . 11 .-Dispositivo di trasmissione dei dati secondo la rivendicazione 8, 9 oppure 10, caratterizzato dal fatto che il dispositivo S/P (200,205,210) presenta un secondo generatore di parità (230) collegato con il secondo bus interno (205) e con il registro di uscita (210), per produrre il bit di parità (PB) corrispondente ai bit dei dati della trama di trasmissione, e inserire questo come segnale di caricamento nel registro di uscita (210). 12.-Dispositivo di trasmissione dei dati secondo una delle rivendicazioni precedenti, caratterizzato dal fatto che il dispositivo trasmettitore (10) presenta un dispositivo per variare la larghezza della parola di dato della corrente di dati parallela e un dispositivo per il corrispondente adattamento del segnale di sincronizzazione (SYNC.WORT). 13 .-Dispositivo di trasmissione dei dati secondo una delle rivendicazioni precedenti, caratterizzato dal fatto che il dispositivo ricevitore (20) presenta un registro di di stato/controIlo (240) per programmare la larghezza della parola di dato della corrente di dati parallela e del bit di parità nonché per emettere lo stato del dispositivo ricevitore (20). 14 .-Dispositivo di trasmissione dei dati Becondo una delle rivendicazioni precedenti, caratterizzato dal fatto che il dispositivo ricevitore (20) presenta una memoria (250) degli errori per memorizzare trasmissioni errate di dati. 15 .-Dispositivo di trasmissione dei dati secondo una delle rivendicazioni precedenti, caratterizzato dal fatto che fra il dispositivo trasmettitore (10) ed il dispositivo ricevitore (20) è previsto un interfaccia seriale separato, specialmente un interfaccia SPI (25) per trasmettere trasmissioni di diagnosi.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19733748A DE19733748C2 (de) | 1997-08-04 | 1997-08-04 | Datenübertragungsvorrichtung |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| ITMI981784A0 ITMI981784A0 (it) | 1998-07-30 |
| ITMI981784A1 true ITMI981784A1 (it) | 2000-01-30 |
| IT1301891B1 IT1301891B1 (it) | 2000-07-07 |
Family
ID=7837991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT1998MI001784A IT1301891B1 (it) | 1997-08-04 | 1998-07-30 | Dispositivo per la trasmissione di dati |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6266710B1 (it) |
| JP (1) | JP4071868B2 (it) |
| DE (1) | DE19733748C2 (it) |
| IT (1) | IT1301891B1 (it) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19830625B4 (de) * | 1998-07-09 | 2008-04-03 | Robert Bosch Gmbh | Digitale Schnittstelleneinheit |
| DE19848211B4 (de) * | 1998-10-20 | 2004-02-05 | Honeywell Ag | Datenübertragungsverfahren |
| US6513055B1 (en) * | 1999-10-29 | 2003-01-28 | Visteon Global Technologies, Inc. | Apparatus and method for data width reduction in automotive systems |
| US6587988B1 (en) | 1999-12-22 | 2003-07-01 | Intel Corporation | Dynamic parity inversion for I/O interconnects |
| JP3603732B2 (ja) * | 2000-03-16 | 2004-12-22 | セイコーエプソン株式会社 | データ転送制御装置及び電子機器 |
| DE10058766A1 (de) * | 2000-11-27 | 2002-06-13 | Trend Network Ag | Verfahren zur unidirektionalen Datenübertragung, insbesondere über die Stromzufuhr eines Fahrzeuges |
| US6515914B2 (en) * | 2001-03-21 | 2003-02-04 | Micron Technology, Inc. | Memory device and method having data path with multiple prefetch I/O configurations |
| US7002965B1 (en) * | 2001-05-21 | 2006-02-21 | Cisco Technology, Inc. | Method and apparatus for using ternary and binary content-addressable memory stages to classify packets |
| DE10128753A1 (de) * | 2001-06-13 | 2002-12-19 | Bosch Gmbh Robert | Vorrichtung und ein Verfahren zur Umsetzung einer Diagnoseschnittstelle auf Standard-SPI |
| DE10147484B4 (de) * | 2001-09-26 | 2010-01-28 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Ansteuerung von Aktoren, insbesondere von Aktoren zur Kraftstoffeinspritzung bei Einspritzmotoren |
| US7116738B1 (en) * | 2001-10-12 | 2006-10-03 | Cisco Technology, Inc. | Data synchronization apparatus and method |
| DE10228905A1 (de) * | 2002-06-27 | 2004-01-15 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Datenübertragung |
| DE50215041D1 (de) * | 2002-12-02 | 2011-06-16 | Infineon Technologies Ag | Anordnung bestehend aus einem ersten Halbleiter-Baustein und einem mit diesem verbundenen zweiten Halbleiter-Baustein |
| EP1631914B1 (en) * | 2003-05-19 | 2012-09-19 | Verizon Patent and Licensing Inc. | Method and system for providing secure one-way transfer of data |
| JP2005078523A (ja) * | 2003-09-02 | 2005-03-24 | Matsushita Electric Ind Co Ltd | シリアル転送装置 |
| DE10344004A1 (de) * | 2003-09-23 | 2005-04-14 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Erzeugung einer internen Zeitbasis für eine Diagnosefunktion für einen Endstufenbaustein |
| DE10350388A1 (de) * | 2003-10-28 | 2005-06-02 | Micronas Gmbh | Bussystem mit wenigen Steuerleitungen |
| US20050219083A1 (en) * | 2004-03-16 | 2005-10-06 | Boomer James B | Architecture for bidirectional serializers and deserializer |
| JP4260688B2 (ja) * | 2004-06-09 | 2009-04-30 | 富士通株式会社 | データ送信装置、データ送受信システム、データ送信装置の制御方法およびデータ送受信システムの制御方法 |
| JP4486092B2 (ja) * | 2004-09-27 | 2010-06-23 | 富士通株式会社 | 送信装置、受信装置、伝送システム、伝送方法 |
| US7502991B2 (en) * | 2005-06-30 | 2009-03-10 | International Business Machines Corporation | Redundant 3-wire communication system |
| US20080209169A1 (en) * | 2005-06-30 | 2008-08-28 | Freescale Semiconductor, Inc | Output Stage Circuit Apparatus for a Processor Device and Method Therefor |
| US7248122B2 (en) * | 2005-09-14 | 2007-07-24 | Fairchild Semiconductor Corporation | Method and apparatus for generating a serial clock without a PLL |
| DE102006009658A1 (de) | 2006-03-02 | 2007-09-06 | Robert Bosch Gmbh | Steuervorrichtung |
| DE102007018830A1 (de) * | 2007-04-20 | 2008-12-24 | Continental Automotive Gmbh | Anordnung zur Datenübertragung |
| TWI351606B (en) * | 2007-10-26 | 2011-11-01 | Sunplus Technology Co Ltd | Memory module and control method of serial periphe |
| DE102008006530B4 (de) | 2008-01-29 | 2017-10-12 | Continental Automotive Gmbh | Steuerungssystem und Arbeitsverfahren für ein Steuerungssystem |
| JP5295213B2 (ja) * | 2010-12-13 | 2013-09-18 | 日立オートモティブシステムズ株式会社 | 車両等の制御装置 |
| JP6054017B2 (ja) * | 2011-07-13 | 2016-12-27 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| JP2013058277A (ja) * | 2011-09-07 | 2013-03-28 | Renesas Electronics Corp | 半導体装置 |
| US9517737B2 (en) | 2013-07-01 | 2016-12-13 | Continental Automotive Systems, Inc. | Relay control between power distribution center and body control module |
| US9529671B2 (en) | 2014-06-17 | 2016-12-27 | Arm Limited | Error detection in stored data values |
| US9760438B2 (en) * | 2014-06-17 | 2017-09-12 | Arm Limited | Error detection in stored data values |
| US9891976B2 (en) | 2015-02-26 | 2018-02-13 | Arm Limited | Error detection circuitry for use with memory |
| GB2537856A (en) * | 2015-04-28 | 2016-11-02 | Nordic Semiconductor Asa | Communication between intergrated circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3537477A1 (de) * | 1985-10-22 | 1987-04-23 | Porsche Ag | Anordnung zur individuellen anpassung einer seriellen schnittstelle eines datenverarbeitenden systems an eine datenuebertragungsgeschwindigkeit eines kommunikationspartners |
| US4710922A (en) * | 1985-12-18 | 1987-12-01 | Advanced Micro Devices, Inc. | Apparatus and associated methods for converting serial data pattern signals transmitted or suitable for transmission over a high speed synchronous serial transmission media, to parallel pattern output signals |
| FR2664770A1 (fr) * | 1990-07-11 | 1992-01-17 | Bull Sa | Procede et systeme de transmission numerique de donnees en serie. |
| US5465079A (en) * | 1992-08-14 | 1995-11-07 | Vorad Safety Systems, Inc. | Method and apparatus for determining driver fitness in real time |
| US5928375A (en) * | 1997-01-08 | 1999-07-27 | International Business Machines Corporation | Method for enhancing data transmission in parity based data processing systems |
-
1997
- 1997-08-04 DE DE19733748A patent/DE19733748C2/de not_active Revoked
-
1998
- 1998-07-30 IT IT1998MI001784A patent/IT1301891B1/it active IP Right Grant
- 1998-08-03 JP JP21914898A patent/JP4071868B2/ja not_active Expired - Lifetime
- 1998-08-04 US US09/128,871 patent/US6266710B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19733748A1 (de) | 1999-02-11 |
| JPH11154937A (ja) | 1999-06-08 |
| US6266710B1 (en) | 2001-07-24 |
| IT1301891B1 (it) | 2000-07-07 |
| JP4071868B2 (ja) | 2008-04-02 |
| ITMI981784A0 (it) | 1998-07-30 |
| DE19733748C2 (de) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| ITMI981784A1 (it) | Dispositivo per la trasmissione di dati | |
| CN102420736B (zh) | 用于传输数据的方法 | |
| US4731785A (en) | Combined circuit switch and packet switching system | |
| JP4065783B2 (ja) | 車両センサと制御装置のプロセッサとの間のデータ伝送装置 | |
| US4887262A (en) | Single-channel bus system for multi-master use with bit cell synchronization, and master station comprising a bit cell synchronization element suitable for this purpose | |
| US7650450B2 (en) | Serial bus system | |
| CN102047615B (zh) | 具有减少数量的连接线的串行***接口 | |
| JP2941245B2 (ja) | 高速度マルチメディア・データ・ネットワーク | |
| JPH01500074A (ja) | 適応速度マルチプレクサ−デマルチプレクサ | |
| CN113691430B (zh) | 操作通信总线的方法、对应***、设备以及车辆 | |
| CN101809556B (zh) | 横跨串行流交织和串行化/去串行化lcd、照相机、键区和gpio数据的方法和电路 | |
| CN104965805A (zh) | 半导体设备和存储器*** | |
| JP2014086876A (ja) | シリアル通信回路、集積回路装置、物理量測定装置、電子機器、移動体およびシリアル通信方法 | |
| CN105786639A (zh) | 一种i2c总线数据的传输方法及*** | |
| JPH0612905B2 (ja) | 通信インターフェイス | |
| CN103164314B (zh) | 基于异步物理层接口的PCIe接口芯片硬件验证方法 | |
| US5025500A (en) | Apparatus for providing multiple controller interfaces to a standard digital modem and including integral conflict resolution | |
| CN105489160B (zh) | 一种led显示屏的数据传输装置、数据传输方法及*** | |
| CN111314020B (zh) | 一种通信数据的编码方法及*** | |
| JP2022553402A (ja) | 直列チェーン接続されるデバイスのための共通バスデータフロー | |
| KR102670789B1 (ko) | Mipi a-phy rts 계층 설계 및 구현 | |
| US20230254059A1 (en) | Communication apparatus and communication system | |
| KR930006559B1 (ko) | 전전자 교환기의 수신인터페이스 장치 | |
| US20030067937A1 (en) | System for transmitting data between modules and method for controlling the same | |
| CN117472832A (zh) | 通信***及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 0001 | Granted |