IT9048624A1 - Circuito automatico e metodo per la ottimizzazione della cancellazione di memorie a semiconduttori programmabili e cancellabili elettricamente. - Google Patents
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Description
DESCRIZIONE DELL'INVENZIONE INDUSTRIALE dal titolo: "CIRCUITO AUTOMATICO E METODO PER LA OTTIMIZZAZIONE DELLA CANCELLAZIONE DI MEMORIE A SEMICONDUTTORI PROGRAMMABILI E CANCELLABILI ELETTRICAMENTE"
DESCRIZIONE
BASE TECNICA DELL'INVENZIONE
La presente invenzione si riferisce ad un circuito di cancellazione per una memoria a semiconduttori programmabile e cancellabile elettricamente (cui si farà riferimento in seguito come "EEPROM") ed un relativo metodo, particolarmente un circuito di ottimizzazione di cancellazione automatica per percepire ed ottimizzare lo stato di cancellazione della cella di memoria in una pagina selezionata di una EEPROM del tipo flash, ed un relativo metodo.
Generalmente, il primo dispositivo di memoria non volatile per memorizzare dati è una EPROM in cui i dati sono programmati elettricamente e cancellati mediante luce ultravioletta. Di conseguenza, ogni volta che il programma attualmente memorizzato nella EPROM viene cambiato con un altro, il dispositivo di memoria deve essere rimosso dal sistema che lo contiene ed esposto a luce ultravioletta per cancellare il programma attualmente memorizzato, e di conseguenza questa procedura richiede molto tempo.
Inoltre, sebbene siano state sviluppate memorie a sola lettura programmabili e cancellabili elettricamente (EEPROM), ciascuna delle celle di memoria della EEPROM richiede due transistori, uno dei quali è un transistore di selezione per selezionare una cella di memoria secondo un indirizzo, e l'altro che è per la lettura dei dati memorizzati nella cella di memoria selezionata, per cui risulta difficile ottenere una schiera di memoria ad alta integrazione con una grande capacità di memorizzazione.
Al fine di risolvere i problemi consistenti nella produzione di una schiera di memoria ad alta integrazione con una grande capacità di memorizzazione, è stata introdotta la EEPROM del tipo flash che può essere cancellata con una singola operazione, illustrata alle pagine 616-619 dello International Electron Device Meeting pubblicato dallo IEEE, e nel brevetto USA n. 4698 787 concesso nel 1984. Una singola cella di memoria della EEPROM del tipo flash comprende un transistore ad effetto di campo a gate flottante in cui un gate flottante ed un gate di controllo sono sovrapposti con un sottile strato di ossido di tunnel interposto tra la porta flottante ed il canale. In una tale cella di memoria, la programmazione viene ottenuta applicando una tensione elevata di 12 volt -15 volt sul gate di controllo ed una tensione elevata di 6 volt-7 volt sulla regione di assorbitore in modo da far sì che elettroni caldi generati nella regione di canale passino per effetto tunnel nel gate flottante per formare uno stato di tensione di soglia elevata di 6 volt-10 volt. D'altro canto, la cancellazione viene ottenuta applicando una tensione elevata di 12 volt-14 volt alla regione di sorgente in modo da far sì che elettroni passino dal gate flottante alla regione di sorgente per effetto tunnel del tipo Fowler-Nordheim per formare una tensione elevata di soglia di 0,1 volt-1,2 volt. Nella cancellazione, come mostrato nella figura 5b del predetto brevetto statunitense, le sorgenti delle celle di memoria sono collegate con una linea comune di sorgente alimentata con una tensione di cancellazione di livello elevato.
In questo caso, è necessaria una tensione di alimentazione di sorgente aggiuntiva per generare una alta tensione al fine di produrre portatori caldi nel canale per la programmazione. Inoltre, dato che la cancellazione viene effettuata attraverso lo strato di diffusione di sorgente, se lo strato di diffusione di sorgente viene diviso separatamente, soltanto la cella in un blocco specificato può essere cancellata, ma al fine di confermare se la cella sia correttamente cancellata o sovracancellata , è necessario effettuare un programma speciale per confermare la cancellazione quando la programmazione si effettua all'esterno sul pannello circuitale verso il chip.
L'altro tipo di EEPROM del tipo flash è illustrato nelle pagine 33-34 del Symposium of VLSI Technology, 1988. Questa EEPROM è del tipo NAND, in cui una singola catena di memoria comprende otto transistori di cella che occupano in comune le linee di bit ed una linea di massa. Di conseguenza, ciò è vantaggioso per la integrazione, ed una unica sorgente di alimentazione viene impiegata per programmare, cancellare e leggere la memoria con un basso consumo di energia elettrica a motivo dell'effetto tunnel, precisamente, l'effetto tunnel Fowler-Nordheim conseguente ad una tensione elevata attraverso lo stato dielettrico sottile (o ossido di tunnel) tra l'assorbitore ed il gate flottante. Tuttavia, quando una tensione elevata di circa 13 volt viene applicata a linee di parola al fine di cancellare la memoria, se una delle celle di memoria nella catena di memoria viene cancellata eccessivamente in modo da avere una elevata tensione di soglia, la corrente che passa nella cella di memoria avente la tensione di soglia elevata impedisce che passi corrente nella catena di memoria quando si effettua la lettura di un'altra cella nella catena di memoria. Ciò risulta dal fatto che i transistori di cella nella EEPROM del tipo NAND sono collegati in serie. Conseguentemente, quando si legge un'altra cella nella catena, la cella che aveva la tensione di soglia elevata provocata dalla cancellazione eccessiva fa sì che venga rallentata la velocità di lettura in estrazione, oppure, nel caso peggiore, di mettere in condizione impropria tutte le celle nella catena che viene cancellata.
SOMMARIO DELL'INVENZIONE
E' uno scopo della presente invenzione quello di fornire un circuito di ottimizzazione di cancellazione automatica per ottimizzare lo stato di cancellazione di una EEPROM del tipo flash.
Un altro scopo della presente invenzione è quello di fornire un circuito per verificare lo stato di ciascuna cella di memoria dopo la cancellazione di una EEPROM del tipo flash.
E' un ulteriore scopo della presente invenzione quello di fornire un metodo per la ottimizzazione dello stato di cancellazione di una EEPROM del tipo flash.
E' ancora un altro scopo della presente invenzione quello di fornire una EEPROM del tipo flash con uno stato di cancellazione ottimale.
Secondo la presente invenzione, in una memoria a semiconduttori programmabile e cancellabile elettricamente avente una schiera di celle di memoria contenenti una molteplicità di linee di parola, una molteplicità di linee di bit ed una molteplicità di celle di memoria collegate alle linee di parola e di bit, un decodificatore di riga collegato alle linee di bit, un decodificatore di colonna collegato alle linee di parola, un separatore di indirizzo per fornire ai decodificatori di riga e di colonna segnali esterni di indirizzo, un separatore di dati di ingresso/uscita, ed un circuito ad aggancio di programma per fornire alle linee di bit della schiera di celle di memoria una tensione di programmazione di livello elevato, un circuito di ottimizzazione di cancellazione automatico comprendente un percettore di cancellazione collegato tra il decodificatore di colonna ed il separatore di ingresso/uscita dei dati per percepire lo stato di uscita del decodificatore di colonna in risposta ad un segnale di abilitazione di scrittura ed un segnale di cancellazione per generare segnali di logica inversa, un circuito di uscita sequenziale costituito da un primo, secondo e terzo registro collegati in serie e che ricevono i segnali di uscita dal percettore di cancellazione per rispettivamente generare un primo, secondo e terzo segnale di controllo di livello di alta tensione, in circuito di generatore di alta tensione per generare una alta tensione eguale o maggiore ad un dato livello sia al decodificatore di riga e al circuito ad aggancio di programma in risposta ad impulsi di clock di pompa ed il primo, secondo e terzo segnale di controllo di livello di alta tensione, ed un contatore di indirizzo per fornire al separatore di indirizzo impulsi di clock di conteggio di indirizzo in risposta al segnale di uscita del circuito di percezione di cancellazione.
Preferibilmente la EEPROM di cui all'invenzione comprende ulteriormente un separatore di indirizzo avente un primo circuito porta per ricevere impulsi di clock di conteggio di indirizzo, ed un secondo circuito porta per ricevere un segnale di indirizzo esterno ed un circuito di commutazione per controllare la commutazione del primo e del secondo circuito porta in risposta al segnale di percezione di cancellazione, un sensore di cancellazione collegato all'amplificatore di percezione della schiera di celle di memoria per controllare gli impulsi di clock di conteggio di indirizzo e per generare il segnale di percezione di cancellazione, e un decodificatore di colonna collegato tra le linee di colonna della schiera delle celle di memoria ed il sensore di cancellazione, il decodificatore di colonna essendo controllato dagli impulsi di clock di conteggio di indirizzo forniti in uscita attraverso il separatore di indirizzo.
Secondo un altro aspetto della presente invenzione, in un circuito automatico di ottimizzazione di cancellazione per una memoria a semiconduttori programmabile e cancellabile elettricamente avente una schiera di celle di memoria contenente una molteplicità di linee di parola, una molteplicità di linee di bit ed una molteplicità di celle di memoria collegate alle linee di bit e di parola, un decodificatore di riga collegato alle linee di bit, un decodificatore di colonna collegato alle linee di parola, un separatore di indirizzo per fornire ai decodificatori di riga e di colonna segnali di indirizzo esterni, un separatore di dati di ingresso/uscita, ed un circuito amplificatore di percezione per percepire ed amplificare la tensione di uscita del decodificatore di colonna in risposta al segnale di abilitazione di scrittura e al segnale di cancellazione per generare una uscita verso il separatore di dati di ingresso/uscita, il circuito automatico di cancellazione comprendendo un sensore di cancellazione per percepire la uscita del circuito di amplificazione di percezione ed il segnale di cancellazione per generare un segnale di percezione di cancellazione, un circuito di uscita sequenziale per ricevere il segnale di percezione di cancellazione per generare sequenzialmente un primo, un secondo ed un terzo segnale di controllo di livello di alta tensione, un circuito di generazione di alta tensione per generare una tensione elevata uguale o maggiore ad un dato livello verso il decodificatore di riga in risposta al primo, secondo e terzo segnale di controllo di livello di alta tensione, ed un contatore di indirizzo per fornire al separatore di indirizzo impulsi di clock di conteggio di indirizzo in risposta al segnale di percezione di cancellazione, ed un separatore di indirizzo comprendente un primo circuito porta per ricevere gli impulsi di clock di conteggio di indirizzo, un secondo circuito porta per ricevere un segnale esterno di indirizzo, e un circuito di commutazione per controllare la commutazione del primo e del secondo circuito porta in risposta al segnale di percezione di cancellazione, un metodo automatico di ottimizzazione di cancellazione comprende le fasi di cancellare i dati memorizzati in una prescelta cella di memoria, percepire lo stato di cancellazione delle celle di memoria applicando l'uscita del separatore di indirizzo in risposta agli impulsi di clock di conteggio di indirizzo al decodificatore di colonna durante il segnale di cancellazione ed un segnale di percezione di cancellazione che sono rispettivamente disabilitati ed abilitati, e fornendo sequenzialmente il primo, secondo e terzo segnale di controllo di livello di alta tensione verso il circuito di generazione di alta tensione secondo il segnale di percezione di cancellazione ricevuto, le fasi essendo ripetute successivamente .
Secondo un ulteriore aspetto della presente invenzione, la EEPROM del tipo flash di cui all'invenzione comprende una schiera di celle di memoria contenenti una molteplicità di linee di parola, una molteplicità di linee di bit ed una molteplicità di celle di memoria collegate alle linee di parola e di bit, un decodificatore di riga collegato alle linee di bit della memoria, un separatore di indirizzo per ricevere segnali esterni di indirizzo, un decodificatore di colonna comprendente una molteplicità di transistori di selezione di colonna con i canali collegati alle linee di parola della schiera di celle di memoria e le porte collegate alle uscite del separatore di indirizzo, un separatore di dati di ingresso/uscita, un circuito amplificatore di percezione per percepire ed amplificare la tensione di uscita del decodificatore di colonna attraverso i canali dei transistori di selezione di colonna in risposta al segnale di abilitazione di scrittura e al segnale di cancellazione per generare una uscita verso il separatore di dati ingresso/uscita, un sensore di cancellazione comprendente un circuito per ritardare e formare la uscita del circuito amplificatore di percezione, un circuito per selezionare il segnale ritardato e sagomato in risposta al segnale di cancellazione, ed un circuito per agganciare il segnale selezionato in risposta al segnale di cancellazione, un circuito di uscita sequenziale comprendente un primo, un secondo ed un terzo registro di scorrimento collegati in serie per rispettivamente generare un primo, un secondo ed un terzo segnale di controllo di livello di alta tensione in risposta al segnale di percezione di cancellazione, un circuito di generazione di alta tensione per generare una alta tensione eguale o maggiore di un dato livello verso il decodificatore di riga in risposta ad impulsi di clock di pompa ed il primo, secondo e terzo segnale di controllo di livello di alta tensione, ed un contatore di indirizzo per fornire impulsi di clock di conteggio di indirizzo verso il separatore di indirizzo in risposta al segnale di percezione di cancellazione, il separatore di indirizzo comprendendo un primo circuito porta per ricevere gli impulsi di clock di conteggio di indirizzo, un secondo circuito porta per ricevere un segnale esterno di indirizzo, ed un circuito per controllare la commutazione del primo e del secondo circuito porta in risposta al segnale di percezione di cancellazione.
BREVE DESCRIZIONE DEI DISEGNI ALLEGATI
Per una migliore comprensione dell'invenzione e per mostrare come la medesima possa essere realizzata in pratica, si farà ora riferimento, a titolo di esempio, ai disegni schematici allegati, in cui:
la figura 1 è uno schema a blocchi che illustra la EEPROM secondo l'invenzione;
la figura 2A è uno schema circuitale per illustrare la relazione tra la schiera (100) di celle di memoria, il decodificatore di colonna (400), il circuito (210) di amplificazione di percezione ed un sensore di cancellazione (220) di figura 1;
la figura 2B è uno schema circuitale per illustrare il circuito di uscita sequenziale (240) di figura 1;
la figura 3 è uno schema circuitale per illustrare il contatore (500) di indirizzo di figura 1;
la figura 4 è uno schema circuitale per illustrare il separatore di indirizzo (800) di figura 1;
la figura 5 è uno schema circuitale per illustrare il circuito (300) di generazione di alta tensione di figura 1; e
la figura 6 è un diagramma di temporizzazione per illustrare la procedura di ottimizzazione della cancellazione automatica secondo la presente invenzione .
DESCRIZIONE PARTICOLAREGGIATA DI ALCUNE FORME DI REALIZZAZIONE PREFERITA
Facendo riferimento alla figura 1, una EEPROM comprende una schiera 100 di celle di memoria collegate ad un decodificatore 900 di riga ed a un decodificatore 400 di colonna. Un circuito 1000 di aggancio di programmazione aggancia i dati trasmessi durante la programmazione per fornirli alle linee di bit della schiera 100 di celle di memoria. Un circuito 1100 di generazione di segnale di controllo è la combinazione logica del segnale CE di abilitazione di chip, il segnale OE di abilitazione di uscita ed il segnale WE di abilitazione di scrittura in modo da generare un segnale per selezionare i modi del sistema. Un circuito 700 di controllo di programma viene interposto tra il separatore 600 di ingresso/uscita dei dati ed il decodificatore 400 di colonna che controlla i dati posti in ingresso dall'esterno. Un circuito 210 di amplificazione di percezione viene collegato tra il separatore 600 di ingresso/uscita dei dati ed il decodificatore di colonna 400 al fine di percepire lo stato delle celle di memoria quando si legge o si verifica la cancellazione delle celle di memoria. Un sensore 220 di cancellazione riceve la uscita del circuito 210 di amplificazione di percezione in modo da generare un segnale di percezione di cancellazione per distinguere se una cella di memoria sia cancellata o meno. Un circuito 300 di generazione di alta tensione è disposto per fornire una tensione elevata eguale o maggiore ad un dato livello al decodificatore 900 di riga e al circuito 1000 di aggancio di programma. Il circuito 240 di uscita sequenziale è controllato dalla uscita del sensore 220 di cancellazione per fornire sequenzialmente segnali di controllo di livello di alta tensione verso il circuito 300 di generazione di alta tensione. Un contatore 500 di indirizzo è controllato dal segnale di percezione di cancellazione del sensore 220 di cancellazione in modo da fornire impulsi di clock di conteggio di indirizzo verso il separatore 800 di indirizzo.
Il sensore 220 di cancellazione può essere indicato genericamente con il numero di riferimento 200 comprendendo il circuito 210 di amplificazione di percezione, dato che anche se il circuito 210 amplificatore di percezione è di solito contenuto nel sistema esistente, questo è associato con il sensore 220 di cancellazione in modo da servire come circuito per verificare lo stato di cancellazione delle celle di memoria. Tuttavia, in questa descrizione, il circuito 210 di amplificazione di percezione ed il sensore 220 di cancellazione sono definiti separatamente per convenienza .
Facendo riferimento alla figura 2A per illustrare la relazione tra la schiera 100 di celle di memoria, il decodificatore 400 di colonna,'* il circuito 210 amplificatore di percezione ed il sensore 220 di cancellazione, il decodificatore 400 di colonna comprende una molteplicità di transistori 401, 402 di selezione di colonna i cui canali sono rispettivamente collegati alle linee di bit delle celle di memoria, e i gate sono rispettivamente accoppiati ai terminali 12, 13 di uscita del separatore 800 di indirizzo. Le sorgenti dei transistori 401, 402 di selezione di colonna sono collegate in comune. Si comprenderà che le uscite 12, 14 del separatore 800 di indirizzo attivano sequenzialmente i transistori di selezione di colonna per selezionare le colonne.
Il circuito 210 di amplificazione di percezione comprende una porta NOR 211 che riceve un segnale 1 di abilitazione ed un segnale 2 di cancellazione, una molteplicità di transistori PMOS 212, 217 e transistori NMOS 213-216, 218. Il circuito 210 amplificatore di percezione è controllato dal segnale 1 di abilitazione di scrittura ed il segnale 2 di cancellazione in modo da percepire ed amplificare le tensioni sulle linee di bit della schiera di celle di memoria poste in uscita attraverso il nodo 219 di uscita tra il transistore PMOS 217 ed il transistore NMOS 218 collegati in serie tra i terminali di tensione di sorgente e la linea comune di sorgente dei transistori 401, 402 di selezione di colonna. Il nodo 219 di uscita è collegato al separatore 600 di ingresso/uscita di dati e al sensore 220 di cancellazione .
Il sensore 220 di cancellazione comprende invertitori 221, 224 ed il circuito 222 di ritardo per regolare la larghezza di impulso di e per ritardare la uscita del circuito 210 di amplificazione di percezione, una porta NAND 225 ed un invertitore 226 per selezionare l'uscita dell'invertitore 224 in risposta al segnale 2 di cancellazione, porte NOR accoppiate in croce 227, 228 per agganciare il segnale selezionato, una porta NOR 230 per applicare l'uscita della porta NOR 228 attraverso invertitori 229 indietro verso il terminale di ingresso della porta NOR 228 o verso lo stadi successivo, ed invertitori 231, 232 per invertire e recuperare l'uscita della porta NOR 230 in modo da generare segnali 4 e 5 di percezione di cancellazione non invertiti ed invertiti.
Facendo riferimento alla figura 2B, il circuito 240 di uscita sequenziale comprende tre registri di scorrimento 241 collegati in serie e che ricevono in comune i segnali 4 e 5 di percezione di cancellazione non invertiti ed invertiti. Ciascuno dei registri di scorrimento 241 un convenzionale registro che comprende transistori NMOS 242-245, porte NAND 246, 248 con un ingresso che riceve un segnale 251 di reset, ed invertitori 247, 249, 250.
Di conseguenza, il circuito 240 di uscita sequenziale riceve i segnali 4, 5 di percezione di cancellazione mentre gli impulsi di clock sequenzialmente generano un primo, secondo ed un terzo segnale 6, 7 ed 8 di controllo di livello di alta tensione verso il circuito 300 di generazione di alta tensione.
Facendo riferimento alla figura 3, il contatore 500 di indirizzo comprende un circuito 520 di generazione di clock di conteggio per generare impulsi di clock sotto il controllo del segnale 4 di percezione di cancellazione, e tre registri di scorrimento 241 collegati in serie che ricevono le uscite invertite e non invertite 09 e 510 del circuito 520 di generazione di clock di conteggio.
Il circuito 520 di generazione di clock di conteggio è costituito da un circuito di ritardo a doppio stadio collegato in parallelo comprendente invertitori 501, 503 e condensatori 502, 504, una porta NAND 505 per selezionare l'uscita del circuito di ritardo in risposta al segnale 4 di percezione di cancellazione non invertito, una linea 507 per applicare la uscita della porta NAND 505 indietro al circuito di ritardo, ed invertitori 506, 508 per generare le uscite 509 e 510 non invertita ed invertita. I registri di scorrimento 41 hanno la medesima costruzione di quello di figura 2B, e controllati dal segnale 4 di percezione di cancellazione non invertito. Le uscite 9, 10, 11 dei registri di scorrimento 241 sono applicate al separatore 800 di indirizzo della figura 1.
Facendo riferimento alla figura 4, il separatore 800 di indirizzo è mostrato come avere una singola piazzola 801 di ingresso, ma in pratica sono previste una molteplicità di piazzole di ingresso collegate ai medesimi circuiti così come mostrato. Il separatore di indirizzo comprende una porta NOR 802 per ricevere segnale di indirizzo esterno attraverso la piazzola di ingresso 801 ed un terminale 3 di segnale di abilitazione di chip, porte NOR 803, 805, 806 ed un invertitore 804 per agganciare e porre in uscita l'indirizzo esterno selezionato secondo un dato segnale 807 di controllo, un terminale di uscita comprendente invertitori 807-809 per trasmettere segnali 12, 13 di selezione di indirizzo alle porte dei transistori 401, 402 di selezione di colonna di figura 2A, ed un circuito porta 810 interposto tra il terminale di uscita ed il circuito di aggancio comprendente le porte NOR 805, 806.
Il circuito porta 810 comprende un primo circuito porta 811, 812 per selezionare le uscite 9-11 del contatore 500 di indirizzo applicate al terminale di uscita, un secondo circuito porta 813 per selezionare l'uscita dei circuito 805, 806 di aggancio applicati al terminale di uscita, ed un circuito 814, 815 di controllo per controllare il primo ed il secondo dei circuiti porta 811, 812, e 813 in risposta al segnale 4 di percezione di cancellazione non invertito.
Si comprenderà che il segnale 3 di abilitazione di chip, il segnale 807 di controllo, il segnale 1 di abilitazione a scrittura, il segnale 2 di cancellazione ed il segnale 251 di reset, etc., sono generati in modo convenzionale dal circuito 1100 di generazione di segnale di controllo di figura 1.
Facendo riferimento alla figura 5, il circuito 300 di generazione di alta tensione comprende una molteplicità di circuiti pompa di tensione 310 per aumentare la tensione di ingresso in risposta a segnali 17, 18 di controllo di pompa, un sensore 320 di alta tensione collegato ad un terminale 19 di uscita per percepire il livello dell'alta tensione infine posta in uscita, un circuito 330 di amplificazione e confronto per confrontare l'uscita del sensore 320 di alta tensione con una tensione 16 di riferimento, ed un circuito 340 di gate di pompa per ricevere la uscita del circuito 330 di amplificazione e confronto, ed impulsi 14, 15 di clock di pompa per fornire segnali 17, 18 di controllo di pompa verso i circuiti 310 a pompa di tensione .
Il circuito 310 a pompa di tensione comprende condensatori 311, 313 con un elettrodo collegato ai segnali 17, 18 di controllo di pompa, e transistori NMOS 312, 314 con porta ed assorbitore collegati all'altro elettrodo dei condensatori 311, 313, che costituiscono una struttura convenzionale. Il primo stadio dei circuiti 310 a pompa di tensione è collegato ad un transistore 301 NMOS di pull-up con gate e assorbitore collegati al terminale di tensione di sorgente.
Il sensore 320 di alta tensione comprende un primo ed un secondo resistere 321 e 322 collegati in serie tra il terminale 19 di uscita di alta tensione ed il terminale a tensione di massa, e tre resistori dinamici 323, 324; 325, 326; e 327, 328 collegati in parallelo sul primo resistore 321. Ciascuno dei resistori dinamici comprende un transistore 323, 325, 327 del tipo N a porta isolata collegati in serie con i resistori 324, 326, 328. Le porte dei transistori 323, 325, 327 a porta isolata sono rispettivamente collegate al primo, secondo e terzo segnale 6, 7 ed 8 di controllo di alta tensione posti in uscita dal circuito 340 di uscita sequenziale di figura 2B.
Il circuito 330 di amplificazione e confronto è un convenzionale tipo ad ingresso a canale N comprendente due transistori PMOS 333, 334, tre transistori PMOS 331, 332, 335 ed un invertitore 336 per invertire l'uscita.
Il circuito 340 di gate di pompa comprende due porte NOR 341, 342 con un ingresso collegato in comune all'uscita del circuito 330 di amplificazione e confronto e gli altri ingressi rispettivamente collegati ad impulsi 14, 15 di clock di pompa delle combinazioni logiche generate da un oscillatore, etc., e due invertitori 343, 344 per ricevere rispettivamente le uscite delle porte NOR 341 , 342 per fornire segnali 17, 18 di controllo di pompa verso i circuiti 310 di pompa di tensione. Conseguentemente, il circuito 300 di generazione di alta tensione fornisce una alta tensione per cancellare le celle di memoria verso il decodificatore 900 di riga di figura 1, in cui il livello della alta tensione viene opportunamente controllato secondo il livello di percezione del sensore 320 di alta tensione che risponde al primo, secondo e terzo dei segnali di controllo di livello di alta tensione.
Facendo riferimento alla figura 6, il carattere A di riferimento rappresenta il segnale di indirizzo, B il segnale 1 di abilitazione di scrittura, C il segnale 2 di cancellazione, D il segnale 4 di percezione di cancellazione non invertito, E il primo segnale 6 di controllo di livello di alta tensione, F il secondo segnale 7 di controllo di livello di alta tensione, G il terzo segnale 8 di controllo di livello di alta tensione, H il livello dell'alta tensione del terminale 19 di uscita dell'alta tensione, I la tensione della linea di parola di una cella di memoria, J gli impulsi di clock di conteggio di indirizzo, e K i dati che informano di uno stato di cattiva cancellazione della cella di memoria. Inoltre, sono anche mostrati i ripetuti cicli di cancellazione 60, 63, 64 ciascuno dei quali comprende un effettivo intervallo 61 di cancellazione ed un intervallo 62 di verifica di cancellazione.
In seguito, il funzionamento del circuito di cui all'invenzione verrà descritto facendo riferimento alle figure da 1 a 6.
In primo luogo, nell'intervallo 61 effettivo di cancellazione, se il segnale 1 di abilitazione di scrittura è al livello logico "basso", il segnale 2 di cancellazione viene pilotato per disabilitare la porta NAND 225 e la porta NOR 227 del sensore 220 di cancellazione, in modo che i segnali 4 e 5 di percezione di cancellazione non invertito ed invertito rispettivamente vadano ad un livello logico "basso" e "alto". Successivamente, i transistori MOS 243, 244, del registro 241 di scorrimento nel circuito 240 di uscita sequenziale sono disinseriti , in modo che tutti i primo, secondo e terzo segnali 6, 7 ed 8 di controllo di livello di alta tensione vadano ad un livello logico "basso". Conseguentemente, la porta NAND 505 del circuito 520 di generazione di clock di conteggio nel contatore 500 di indirizzo e nel primo circuito porta 812 del separatore di indirizzo risultando disabilitati, per cui il contatore 800 di indirizzo riceve normalmente l'indirizzo esterno per fornire l'indirizzo interno al decodificatore 900 di riga ed al decodificatore 400 di colonna. Nel frattempo, dato che i transistori 323, 325, 327 del tipo N a porta isolata per pilotare i resistori dinamici sono disattivati, il circuito 300 di generazione dell'alta tensione applica la tensione del terminale 19 di uscita per l'alta tensione come divisa dal primo e secondo resistore 321, 322 (ai quali si farà riferimento in seguito come "RI e R2"), e precisamente Vpp x R2/(R1 R2), verso la porta del transistore NMOS 332 del circuito 330 di confronto ed amplificazione, il quale confronta l'uscita del sensore 320 di alta tensione con la tensione 16 di riferimento portata in ingresso nella porta del transistore 331 NMOS. Se la uscita è più bassa della tensione 16 di riferimento, il circuito 330 porta in uscita un segnale a livello logico "basso" attraverso l'invertitore 336.
Successivamente, le porte NOR 341, 342 del circuito 340 di porta di pompa rispettivamente pongono in uscita i segnali 16, 17 di controllo di pompa con logiche opposte in risposta agli impulsi 14, 15 di clock di pompa. Conseguentemente, il circuito 310 di pompa di tensione lavora in risposta ai segnali 16, 17 di controllo di pompa per aumentare la tensione del terminale 19 di uscita di alta tensione dal livello 5V di tensione di sorgente fino a circa 17V che viene applicato attraverso il decodificatore 900 di riga alle linee di parola della schiera di celle di memoria, come mostrato in figura 1, in modo da effettuare la cancellazione del tipo flash.
Il fatto che la tensione sul terminale 19 di uscita della tensione sia inizialmente a 5 volt è dovuto al fatto che il livello minimo non è fissato al livello della tensione di sorgente. Nel pompaggio di tensione del circuito 310 a pompa di tensione, se i segnali 17 e 18 rispettivamente di controllo di pompa agli stati logici "alto" e "basso" sono rispettivamente applicate ai condensatori 311, 313, le tensioni caricate sulle porte e sugli assorbitori dei transistori NMOS 312, 314 che inizialmente avevano il valore di Vcc (tensione di sorgente) - Vth (tensione di soglia del transistore NMOS) per effetto del transistore 301 NMOS di "pull-up" sono continuamente portati a procedere verso gli stadi successivi con i valori caricati dei condensatori 311, 313.
Si comprenderà facilmente da parte di una persona avente una ordinaria conoscenza nel ramo che le procedure di cui sopra sono identiche alla cancellazione di una EEPROM convenzionale.
Dopo l'effettivo intervallo di cancellazione 61, viene effettuato automaticamente l'intervallo 32 di verifica di cancellazione come mostrato in figura 6. E precisamente, se il segnale 2 di cancellazione viene disabilitato ad un livello logico "basso" dopo l'intervallo 61 di effettiva cancellazione, il sensore 220 di cancellazione, il circuito 240 di uscita sequenziale ed il contatore 500 di indirizzo sono pilotati, e nel separatore 800 di indirizzo, il secondo circuito porta 813 per selezionare normalmente l'indirizzo esterno viene disabilitato mentre viene pilotato il primo circuito porta 812 per ricevere le uscite 9-11 del contatore 500 di indirizzo.
Da questo punto in poi, gli impulsi J di clock di conteggio di indirizzo che sono le uscite 9-11 del contatore 500 di indirizzo passano attraverso il primo circuito porta 812 diventando quale che sia l'indirizzo esterno le uscite 12, 13 del separatore 800 di indirizzo che sono applicate sequenzialmente alle porte dei transistori 401, 402 di selezione di colonna per verificare lo stato di cancellazione su ciascuna delle celle di memoria della schiera 100 di celle di memoria. A questo momento, se una qualsiasi delle celle di memoria di ciascuna pagina non è sufficientemente cancellata, viene percepito il dato K di livello logico "alto" al termine dei canali dei transistori 401, 402 di selezione di colonna collegati alle linee di bit della schiera 100 di celle di memoria, i quali dati disattivano i transistori NMOS 218 del circuito 210 di amplificazione di percezione, dato che la linea comune dei dati dei transistori 401, 402 di selezione di colonna ottiene una tensione elevata per rendere conduttore il transistore NMOS 215 in modo da far cadere la tensione di porta del transistore NMOS 218. Conseguentemente, l'uscita 219 del circuito 210 amplificatore di percezione diviene un livello logico "alto". Come conseguenza, dato che i segnali 4 e 5 di percezione di cancellazione non invertiti ed invertiti posti in uscita dal sensore 220 di cancellazione rispettivamente assumono stati logici "alto" e "basso" il primo registro di scorrimento 241 del circuito 240 di uscita sequenziale genera il primo segnale 6 di controllo di livello di alta tensione con stato logico "alto". Successivamente, il transistore 323 a porta isolata di tipo N del circuito 300 di generazione di alta tensione viene portato in attivazione per pilotare il resistore 324 (R3) in modo che la uscita 329 del sensore 320 di alta tensione abbia il valore di Vpp x R2/(R1 R2 R3) che è più bassa della tensione dovuta al primo e secondo resistore 321 e 322. Di conseguenza, la uscita dell'invertitore 336 del circuito 330 di confronto ed amplificazione viene mantenuta a livello logico "basso", facendo in modo che gli impulsi 14, 15 di clock di pompa vengono applicati al circuito 310 a pompa di tensione, in modo che la tensione del terminale 19 di uscita di alta tensione diventi più alta (circa 18 volt) rispetto al livello (circa 17 volt) come nell'intervallo 61 di cancellazione effettiva. Questa tensione di cancellazione di livello elevato viene di nuovo applicata alla linea di parola della cella imperfettamente cancellata, cancellando quindi completamente la cella. Ciò viene effettuato nell'intervallo di cancellazione effettiva del successivo ciclo 63 di cancellazione, quando il segnale 2 di cancellazione viene di nuovo abilitato nello stato logico "alto" ed i segnali 4, 5 di percezione di cancellazione sono disabilitati.
Come mostrato in figura 6, se viene verificato durante l'intervallo 62 di prova di cancellazione la cella di memoria deve essere di nuovo cancellata, viene effettuato il ciclo 63 successivo di cancellazione. Ed ogni volta che il ciclo di cancellazione viene ripetuto, il livello della tensione di cancellazione applicata viene aumentato di IV.
Come esposto precedentemente, i cicli dell'intervallo effettivo di cancellazione intervallo di prova di cancellazione - intervallo di cancellazione effettiva sono ripetuti automaticamente fino a quando tutte le celle di memoria sono completamente cancellate. Infine, se la verifica da parte degli impulsi J di conteggio di indirizzo non mostra i dati K di stato logico "alto" sulla uscita 219 del circuito 210 amplificatore di percezione, i ^cicli di cancellazione vengono arrestati.
A questo punto, la tensione sul terminale 19 di uscita dell'alta tensione assume un livello considerevolmente elevato, in modo che la uscita del sensore 320 di alta tensione assume un livello più alto rispetto alla tensione di riferimento 16.
Di conseguenza, la uscita dell'invertitore 336 del circuito 330 di amplificazione e confronto va a livello logico "alto" in modo da disabilitare le porte NR 341, 342 per bloccare gli impulsi 14, 15 di clock di pompa, e quindi il circuito 310 di pompa di tensione non effettua più operazione di pompaggio. Ovviamente, se la tensione del terminale 19 di uscita di alta tensione viene abbassata sotto un dato valore, la operazione di pompaggio di tensione viene di nuovo effettuata secondo lo stato di uscita del circuito 330 di amplificazione del confronto .
Come esposto precedentemente, la presente invenzione fornisce un circuito per cancellare automaticamente le celle di memoria di una EEPROM del tipo flash così come il collaudo del loro stato di cancellazione in modo da ripetere automaticamente la operazione di cancellazione delle celle di memoria che si trovano essere imperfettamente cancellate, assicurando in tal modo un corretto stato di cancellazione delle celle di memoria. Di conseguenza, si impedisce un funzionamento erroneo di una EEPROM del tipo flash nei modi di programmazione e cancellazione. Inoltre, le EEPROM secondo l'invenzione controllano che la tensione di cancellazione venga mantenuta ad un livello appropriato, realizzando quindi un funzionamento di cancellazione stabilizzato.
Sebbene siano state qui illustrate e descritte specifiche costruzioni e procedure dell'invenzione, non si deve intendere che 1'invenzioni sia limitata agli elementi e costruzioni illustrate. Una persona esperta nel ramo comprenderà facilmente che i particolari elementi o sottocostruzioni possono essere impiegate senza allontanarsi dall'ambito e dallo scopo della presente invenzione.
Claims (28)
- RIVENDICAZIONI 1. Circuito automatico di ottimizzazione di cancellazione per l'impiego in una memoria a semiconduttori elettricamente cancellabile e programmabile avente una schiera (100) di celle di memoria contenente una molteplicità di linee di parola, una molteplicità di linee di bit ed una molteplicità di celle di memoria collegate a dette linee di bit e di parola, un decodificatore di riga (900) collegato a dette linee di bit, un decodificatore di colonna (400), collegato a dette linee di parola, un separatore di indirizzo (800) per fornire a detti decodificatori di riga e di colonna segnali esterni di indirizzo, un separatore (600) di dati di ingresso/uscita, e mezzi ad aggancio di programmazione (1000) per fornire alle linee di bit di detta schiera (100) di celle di memoria una tensione di programmazione di livello elevato, comprendente: mezzi (200) di percezione di cancellazione collegati tra detto decodificatore (400) di colonna e detto separatore (600) di dati di ingresso/uscita per percepire lo stato di uscita di detto decodificatore di colonna (400) in risposta ad un segnale (1) di abilitazione a scrivere ed un segnale (2) di cancellazione per generare segnali (4, 5) di percezione di cancellazione con logiche opposte; mezzi 240 di uscita sequenziale aventi un primo, un secondo ed un terzo registro (241) collegati in serie e che ricevono i segnali di uscita di detti mezzi (200) di percezione di cancellazione per rispettivamente generare un primo, secondo, e terzo segnale (6, 7, 8) di controllo di livello di alta tensione; mezzi (300) di generazione di alta tensione per generare una tensione elevata eguale a o maggiore di un dato livello sia su detto decodificatore di riga (900) e detti mezzi (1000) ad aggancio di programmazione in risposta ad impulsi di clock di pompa (14, 15) e detto primo, secondo e terzo segnale (6, 7, 8) di controllo di livello di alta tensione; e un contatore (500) per alimentare detto separatore di indirizzo (800) con impulsi (9, 10, 11) di clock di conteggio di indirizzo in risposta al segnale di uscita di detti mezzi di percezione di cancellazione (200).
- 2. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 1, in cui detti mezzi (200) di percezione di cancellazione comprendono: un circuito (210) di amplificazione di percezione per percepire la tensione di una corrispondente linea di bit attraverso detto decodificatore (400) di colonna in risposta a detto segnale (1) di abilitazione a scrivere e di cancellazione, la tensione di detta linea di bit corrispondente essendo applicata a detto separatore (600) di dati di ingresso/uscita; e un circuito logico (220) per ricevere l'uscita (219) per generare detti segnali (4, 5) di percezione di cancellazione in risposta a detto segnale (2) di cancellazione.
- 3. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 1 in cui detto circuito 300 di generazione di alta tensione comprende: un terminale (19) di uscita di alta tensione; mezzi (320) a resistore dinamico collegati a detto terminale (19) di uscita alta tensione per rispondere a detto primo secondo e terzo segnale (6f 7, 8) di controllo di livello di alta tensione; un amplificatore (330) di confronto per ricevere una tensione di riferimento (16) e l'uscita di detti mezzi (320) a resistore dinamico, un circuito a porta di pompa (340) per ricevere l'uscita di detto amplificatore di confronto (330) per generare segnali (17, 18) di controllo di pompa in risposta a detti impulsi (14, 15) di clock di pompa; e un circuito (310) di pompa di tensione per generare una tensione elevata di un dato livello su detto terminale (19) di uscita di alta tensione in risposta a detti segnali (17, 18) di controllo di pompa .
- 4. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 1 o 3, in cui detta tensione elevata ha il livello che va da 15 volt a 20 volt.
- 5. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 3, in cui detti mezzi (320) a resistore dinamico comprendono : un primo e un secondo resistore (321 e 322) collegati in serie tra detto terminale di uscita di alta tensione (19) ed un terminale di tensione di massa; un terminale (329) di uscita interposto tra detto primo e secondo resistore (321 e 322); e un primo, un secondo ed un terzo resistore dinamico sequenzialmente collegati in parallelo tra detto terminale (19) di uscita di alta tensione e detto terminale (329) di uscita per rispondere rispettivamente a detto primo, secondo e terzo segnale di controllo di livello di alta tensione.
- 6. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione"' 5, in cui detto primo, secondo e terzo resistore dinamico comprendono transistori a porta isolata (323, 325, 327) con gli assorbitori che sono collegati a detto terminale (19) di uscita di alta tensione, e le porte sono rispettivamente collegate a detto primo, secondo e terzo segnale (6, 7, 8) di controllo di livello di alta tensione, e resistor! (324, 326, 328) rispettivamente collegati tra le sorgenti di detti transistori a porta isolata e detto terminale di uscita (329).
- 7. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 1, in cui detto separatore di indirizzo (800) comprende; primi mezzi a porta (811, 812) per ricevere detti impulsi di clock di conteggio di indirizzo (9, 10, 11); secondi mezzi a porta (813) per ricevere un segnale di indirizzo esterno; e mezzi (814) per controllare la commutazione di detti primo e secondo mezzi a porta in risposta a detto segnale (4) di percezione di cancellazione.
- 8. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 1, 2 o 7 in cui detto decodificatore (400) di colonna comprende una molteplicità di transistori di selezione di colonna con i canali collegati tra le linee di bit di detta schiera (100) di celle di memoria e detto circuito (200) di amplificazione di percezione e le porte collegate alle uscite di detto separatore di indirizzo (800).
- 9. Circuito automatico di ottimizzazione di cancellazione per l'impiego in una memoria a semiconduttori cancellabile e programmabile elettricamente avente una schiera di celle di memoria contenente una molteplicità di linee di parola, una molteplicità di linee di bit ed una molteplicità di celle di memoria collegate a dette linee di bit e di parola, un decodificatore di riga collegato a dette linee di bit, un decodificatore di colonna collegato a dette linee di parola, ed un separatore di indirizzo per fornire a detti decodificatore di riga e di colonna segnali esterni di indirizzo, un separatore di dati di ingresso/uscita, ed un circuito (210) di amplificazione di percezione per percepire ed amplificare la tensione di uscita di detto decodificatore di colonna in risposta a detto segnale di abilitazione a scrivere e detto segnale di cancellazione per generare una uscita verso detto separatore di dati di ingresso/uscita, comprendente : mezzi (220) di percezione di cancellazione per percepire la uscita di detto circuito amplificatore di percezione e detto segnale di cancellazione per generare un segnale di percezione di cancellazione; mezzi (240) di uscita sequenziale costituiti da un primo, un secondo ed un terzo registro di scorrimento collegati in serie e che ricevono detto segnale di percezione di cancellazione per rispettivamente generare un primo, un secondo ed un terzo segnale di controllo di livello di alta tensione; un circuito (300) di generazione di alta tensione per generare una alta tensione eguale o maggiore di un dato livello su detto decodificatore di riga in risposta ad impulsi di clock di pompa e detti primo, secondo e terzo segnale di controllo di livello di alta tensione; e un contatore di indirizzo (500) per fornire a detto separatore di indirizzo impulsi di clock di conteggio di indirizzo in risposta a detto segnale di percezione di cancellazione.
- 10. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 9, in cui detti mezzi (220) di percezione di cancellazione comprendono: mezzi (221-224) per ritardare e recuperare l'uscita di detto circuito amplificatore di percezione; mezzi (225) per selezionare il segnale ritardato e recuperato in risposta al segnale di cancellazione; e mezzi (227-232) per agganciare il segnale selezionato in risposta a detto segnale di cancellazione .
- 11. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 9 in cui detto circuito (300) di generazione di alta tensione comprende: un terminale (19) di uscita di alta tensione; mezzi (320) a resistore dinamico collegati a detto terminale (19) di uscita di alta tensione per rispondere a detto primo, secondo e terzo segnale di controllo di livello di alta tensione; un amplificatore di confronto (330) per ricevere una tensione di riferimento e l'uscita di detti mezzi a resistore dinamico; un circuito (340) a porta di pompa per ricevere l'uscita di detto amplificatore di confronto per generare segnali di controllo di pompa in risposta a detti impulsi di clock di pompa; e un circuito (310) di pompa di tensione per generare una alta tensione di un dato livello su detto terminale di uscita di alta tensione in risposta a detti segnali di controllo di pompa.
- 12. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 9 oppure 11, in cui detta alta tensione ha il livello di 15V fino a 20V.
- 13. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 11, in cui detti mezzi (320) a resistore dinamico comprendono : un primo e un secondo resistore (321, 322) collegato in serie tra detto terminale (19) di uscita di alta tensione ed un terminale di tensione di massa; un terminale di uscita interposto (329) interposto tra detto primo e secondo resistore; un primo, secondo e terzo resistore dinamico sequenzialmente collegati in parallelo tra detto terminale (19) di uscita di alta tensione e detto terminale di uscita (329) per rispondererispettivamente a detto primo, secondo e terzo segnale di controllo di livello di alta tensione; detto primo, secondo e terzo resistere dinamico comprendendo transistori a porta isolata (323, 325, 327) con gli assorbitori che sono collegati a detto terminale (19) di uscita di alta tensione e le porte che sono rispettivamente collegate a detto primo, secondo e terzo segnale di controllo di livello di alta tensione (6, 7, 8), e resistor!, (324, 326, 328) rispettivamente collegati tra le sorgenti di detti transistori a porta isolata e detto terminale di uscita.
- 14. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 9, in cui detto separatore (800) di indirizzo comprende : primi mezzi a porta per ricevere detti impulsi di clock di conteggio di indirizzo; secondi mezzi a porta per ricevere un segnale esterno di indirizzo; e mezzi per controllare la commutazione di detti primi e secondi mezzi a porta in risposta a detto segnale di percezione di cancellazione.
- 15. Circuito automatico di ottimizzazione,di cancellazione come rivendicato nella rivendicazione. 9 o 14, in cui detto decodificatore di colonna (400) comprende una molteplicità di transistori di selezione di colonna (401, 402) con i canali che sono collegati tra le linee di bit di detta schiera di celle di memoria e detto circuito di amplificazione di percezione e le porte collegate alla uscita di detto separatore di indirizzo.
- 16. Metodo automatico di ottimizzazione di cancellazione in un circuito automatico di ottimizzazione di cancellazione per una memoria a semiconduttori cancellabile e programmabile elettricamente comprendente una schiera (100) di celle di memoria contenente una molteplicità di linee di parole, una molteplicità di linee di bit ed una molteplicità di celle di memoria collegate a dette linee di parola e di bit, un decodificatore di riga (900) collegato a dette linee di bit, un decodificatore di colonna (400) collegato a dette linee di parola, un separatore di indirizzo (800) per fornire a detti decodificatori di riga e di colonna segnali di indirizzo esterni, un separatore (600) di dati di ingresso/uscita, ed un circuito amplificatore di percezione (210) per percepire ed amplificare la tensione di uscita di detto decodificatore di colonna in risposta a detto' segnale di abilitazione di scrittura e segnale di cancellazione per generare una uscita verso detto separatore di ingresso/uscita, detto circuito di ottimizzazione automatica di cancellazione comprendendo mezzi (220) di percezione di cancellazione per percepire la uscita di detto circuito (210) di amplificazione di percezione e detto segnale di cancellazione per generare un segnale di percezione di cancellazione, mezzi (240) di uscita sequenziale per ricevere detto segnale di percezione di cancellazione per generare sequenzialmente un primo, un secondo ed un terzo segnale di controllo di livello di alta tensione, un circuito (300) di generazione di alta tensione per generare una alta tensione eguale o maggiore di un dato livello verso detto decodificatore di riga in risposta a detto primo, secondo e terzo segnale di controllo di livello di alta tensione, ed un contatore (500) di indirizzo per fornire a detto separatore di indirizzo impulsi di clock di conteggio di indirizzo in risposta a detto segnale di percezione di cancellazione, detto separatore di indirizzo (800) comprendendo primi mezzi a porta per ricevere detti impulsi di clock di conteggio di indirizzo, e secondi mezzi a porta per ricevere un segnale di indirizzo esterno, e mezzi per controllare la commutazione di detti primi e secondi mezzi a porta in risposta a detto segnale di percezione di cancellazione, detto metodo comprendendo le fasi di: cancellare i dati memorizzati in una cella di memoria selezionata; percepire lo stato di cancellazione delle celle di memoria applicando l'uscita di detto separatore di indirizzo in risposta a detti impulsi di clock di conteggio di indirizzo verso detto decodificatore di colonna durante detto segnale di cancellazione e il segnale di percezione di cancellazione essendo rispettivamente disabilitato ed abilitato; e fornire sequenzialmente detto primo, secondo e terzo segnale di controllo di alta tensione a detto circuito di generazione di alta tensione secondo detto segnale di percezione di cancellazione che è ricevuto, dette fasi essendo ripetute successivamente .
- 17. Metodo automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 16, in cui detti mezzi di percezione di cancellazione sono fatti funzionare per generare un segnale effettivo di percezione di cancellazione soltanto durante il momento in cui detto segnale di cancellazione è disabilitato, detti mezzi di percezione di cancellazione comprendendo: mezzi per ritardare e recuperare l'uscita di detto circuito amplificatore di percezione; mezzi per selezionare il segnale ritardato e recuperato in risposta al segnale di cancellazione; e mezzi per agganciare il segnale selezionato in risposta a detto segnale di cancellazione.
- 18. Metodo automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 16, in cui i mezzi di uscita sequenziali sono sincronizzati con detto segnale di percezione di cancellazione, detti mezzi di uscita sequenziale comprendendo un primo, secondo e terzo registro di scorrimento collegati in serie e rispettivamente generanti detto primo, secondo e terzo segnale di controllo di livello di alta tensione.
- 19. Metodo automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 16, in cui un primo, secondo e terzo resistore dinamico collegati sequenzialmente in parallelo tra detto terminale di uscita di alta tensione e detto terminale di uscita rispettivamente rispondono a detto primo, secondo e terzo segnale di controllo di livello di alta tensione, detto circuito di generazione di alta tensione comprendendo un terminale di uscita dì alta tensione, mezzi a resistore dinamico collegati a detto terminale di uscita di alta tensione per rispondere a detto primo, secondo e terzo segnale di controllo di livello di alta tensione, un amplificatore di confronto per ricevere un riferimento e l'uscita di detti mezzi a resistore dinamico, un circuito a porta di pompa per ricevere l'uscita di detto amplificatore di confronto per generare segnali di controllo di pompa in risposta a detti impulsi di clock di pompa, ed un circuito a pompa di tensione per generare una alta tensione di dato livello verso detto terminale di uscita di alta tensione in risposta a detti segnali di controllo, di pompa, detti mezzi a resistore dinamico comprendendo un primo ed un secondo resistore collegati in serie tra detto terminale di uscita di alta tensione ed un terminale a tensione di massa, un terminale di uscita interposto tra detto primo e secondo resistore.
- 20. Metodo automatico di ottimizzazione' di cancellazione come rivendicato nella rivendicazione 19, in cui detto primo, secondo e terzo resistore dinamico comprendono transistori a porta isolata con gli assorbitori che sono collegati a detto terminale di uscita di alta tensione e le porte rispettivamente collegate a detto primo, secondo e terzo segnale di controllo di livello di alta tensione, e resistori rispettivamente collegati tra le sorgenti di detti transistori a porta isolata e detto terminale di uscita.
- 21. Metodo automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 16, in cui i primi e secondi mezzi a porta di detto separatore di indirizzo sono controllati da detto segnale di percezione di cancellazione per fornire in uscita detti impulsi di clock di conteggio di indirizzo attraverso detti primi mezzi a porta verso detto decodificatore di colonna soltanto durante il momento in cui detto segnale di percezione di cancellazione è abilitato.
- 22. Metodo automatico di ottimizzazione di cancellazione come rivendicato nelle rivendicazioni 16 o 21, in cui detto decodificatore di colonna comprende una molteplicità di transistori di selezione di colonna con i canali collegati tra le linee di bit di detta schiera di celle di memoria e detto circuito di amplificazione di percezione e le porte collegate all'uscita di detto separatore di indirizzo .
- 23. Circuito automatico di ottimizzazione di cancellazione come rivendicato nella rivendicazione 16, in cui detta alta tensione ha il livello che va da 15V fino a 20V.
- 24 . Memoria a semiconduttori cancellabile e programmabile elettricamente comprendente: una schiera di celle di memoria contenente una molteplicità di linee di parola, una molteplicità di linee di bit e una molteplicità di celle di memoria collegate a dette linee di parola e di bit; un decodificatore di riga collegato alle linee di bit di detta memoria; un separatore di indirizzo per ricevere segnali esterni di indirizzo; un decodificatore di colonna comprendente una molteplicità di transistori di selezione di colonna con i canali collegati alle linee di parola di detta schiera di celle di memoria e le porte collegate alle uscite di detto separatore di indirizzo; un separatore di dati di ingresso/uscita; ^ un circuito amplificatore di percezione per percepire ed amplificare la tensione di uscita di detto decodificatore di colonna attraverso i canali di detti transistori di selezione di colonna in risposta a detto segnale di abilitazione a scrivere e detto segnale di cancellazione per generare una uscita verso detto separatore di dati di ingresso/uscita ; mezzi di percezione di cancellazione comprendenti : mezzi per ritardare e recuperare l'uscita di detto circuito amplificatore di percezione; e mezzi per selezionare il segnale ritardato recuperato in risposta al segnale di cancellazione, e mezzi per agganciare il segnale selezionato in risposta a detto segnale di cancellazione; mezzi di uscita sequenziali comprendenti un primo, un secondo e un terzo registro di scorrimento collegati in serie per rispettivamente generare un primo, un secondo ed un terzo segnale di controllo di livello di alta tensione in risposta a detto segnale di percezione di cancellazione; un circuito di generazione di alta tensione per generare una tensione elevate eguale o maggiore ad un dato livello verso detto decodificatore di riga in risposta a impulsi di clock di pompa e detto primo, secondo e terzo segnale di controllo di livello di alta tensione; e un contatore di indirizzo per fornire impulsi di clock di conteggio di indirizzo verso detto separatore di indirizzo in risposta a detto segnale di percezione di cancellazione; detto separatore di indirizzo comprendendo; primi mezzi a porta per ricevere detti impulsi di clock di conteggio di indirizzo; secondi mezzi a porta per ricevere un segnale di indirizzo esterno; e mezzi per controllare la commutazione di detti primi e secondi mezzi a porta in risposta a detto segnale di percezione di cancellazione.
- 25. Memoria a semiconduttore cancellabile e programmabile elettricamente come indicato nella rivendicazione 24 comprendendo ulteriormente un circuito ad aggancio di programma collegato alle linee di bit di detta schiera di celle di memoria per fornire una tensione di programmazione di livello elevato.
- 26. Memoria a semiconduttori cancellabile e programmabile elettricamente come rivendicato nella rivendicazione 24 , in cui detto circuito di generazione di alta tensione comprende; un terminale di uscita di alta tensione; mezzi a resistore dinamico collegati a detto terminale di uscita di alta tensione per rispondere a detto primo, secondo e terzo segnale di controllo di livello di alta tensione; un amplificatore di confronto per ricevere una tensione riferimento e l'uscita di detti mezzi a resistore dinamico; un circuito a porta di pompa per ricevere l'uscita di detto amplificatore di confronto per generare segnali di controllo di pompa in risposta a detti impulsi di clock di pompa; e un circuito a pompa di tensione per generare una alta tensione di un dato livello verso detto terminale di uscita di alta tensione in risposta a detti segnali di controllo di pompa.
- 27. Memoria a semiconduttori cancellabile e programmabile elettricamente, come rivendicato nella rivendicazione 26, in cui detti mezzi a resistore dinamico comprendono: un primo e un secondo resistore collegati in serie tra detto terminale di uscita di alta tensione ed un terminale a tensione di massa; un terminale di uscita interposto tra detto primo e secondo resistore; un primo, secondo e terzo resistore dinamico sequenzialmente collegati in parallelo tra detto terminale di uscita di alta tensione e detto terminale di uscita per rispettivamente rispondere a detto primo, secondo e terzo segnale di controllo di livello di alta tensione; detto primo, secondo e terzo resistore dinamico comprendendo transistori a porta isolata con gli assorbitori che sono collegati a detto terminale di uscita di alta tensione e le porte che sono rispettivamente collegate a detto primo, secondo e terzo segnale di controllo di livello di alta tensione, e resistori rispettivamente collegati tra le sorgenti di detti transistori a porta isolata e detto terminale di uscita.
- 28. Memoria a semiconduttori cancellabile e programmabile elettricamente come rivendicato nelle rivendicazioni 24 o 26, in cui detta alta tensione ha un livello da 15V fino a 20V.
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