JPS6233397A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6233397A JPS6233397A JP60172631A JP17263185A JPS6233397A JP S6233397 A JPS6233397 A JP S6233397A JP 60172631 A JP60172631 A JP 60172631A JP 17263185 A JP17263185 A JP 17263185A JP S6233397 A JPS6233397 A JP S6233397A
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- Japan
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- capacitor
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はEEPROMへの書込みを行う電圧発生回路
を備えた半導体装置に関するものである。
を備えた半導体装置に関するものである。
第3図はIEEE Journal of 5olid
−5tateCircuits 、 Vol 、 S
O−18、A 5 、 p 532(1983)に示さ
れた書込み電圧(以下Vl)Pと略記する。普通のスタ
ティックRAMに与えられる電圧よりも高い電圧である
)発生回路のブロック図である。図において+1)はタ
イマ、(2)はトランジスタ、(3)は基準電圧回路、
(5)は時定数回路、+7)、(11)はそれぞれコン
デンサ、(8)は発振器、+ci)、 < to >は
それぞれトランジスタ、(12)はコンパレータ、(1
3)はチャージポンプ式電圧発生回路(以下チャージポ
ンプと略記する)%(14)は分圧器、(15)はドラ
イバである。
−5tateCircuits 、 Vol 、 S
O−18、A 5 、 p 532(1983)に示さ
れた書込み電圧(以下Vl)Pと略記する。普通のスタ
ティックRAMに与えられる電圧よりも高い電圧である
)発生回路のブロック図である。図において+1)はタ
イマ、(2)はトランジスタ、(3)は基準電圧回路、
(5)は時定数回路、+7)、(11)はそれぞれコン
デンサ、(8)は発振器、+ci)、 < to >は
それぞれトランジスタ、(12)はコンパレータ、(1
3)はチャージポンプ式電圧発生回路(以下チャージポ
ンプと略記する)%(14)は分圧器、(15)はドラ
イバである。
チャージポンプ(13)は複数のコンデンサを並列に充
電してこれを直列に接続して放電する回路であル、並列
、直列の接続切換えとコンデンサの充電とはドライバ(
15) JCよって駆動される0分圧器(4)はvpp
の1/にの電圧を出力し、これがノードAの電圧(Vr
ef (t)で表す)と等しくなるようtコンパレータ
(12)を介してドライバ(15)がフィードバック制
御される。ところで、EEFROMに対する書込み又は
消去が良好に行われるためにはVPPのピーク値ばかり
でなく Vppの立上夕波形も適当な値でなければなら
ない。VPPの立上夕波形を所定のものとする為にはノ
ードAの電圧波形’Vref [t)の立上〕波形を所
定のものとする必要がある。
電してこれを直列に接続して放電する回路であル、並列
、直列の接続切換えとコンデンサの充電とはドライバ(
15) JCよって駆動される0分圧器(4)はvpp
の1/にの電圧を出力し、これがノードAの電圧(Vr
ef (t)で表す)と等しくなるようtコンパレータ
(12)を介してドライバ(15)がフィードバック制
御される。ところで、EEFROMに対する書込み又は
消去が良好に行われるためにはVPPのピーク値ばかり
でなく Vppの立上夕波形も適当な値でなければなら
ない。VPPの立上夕波形を所定のものとする為にはノ
ードAの電圧波形’Vref [t)の立上〕波形を所
定のものとする必要がある。
時定数回路(5)はこのために設けられている。タイマ
(1)の出力が′Wレベルである間はトランジスタ(2
)がオン状態になっていて、ノードAの電圧Vref
(t)は接地電位になっている。タイマ(1)の出力が
Wで示すパルス幅の間ILIレベルになると、ψref
(t)は時定数回路(5)によりて定められる時定数
で基準電圧回路(3)の電圧Vref まで立上る。
(1)の出力が′Wレベルである間はトランジスタ(2
)がオン状態になっていて、ノードAの電圧Vref
(t)は接地電位になっている。タイマ(1)の出力が
Wで示すパルス幅の間ILIレベルになると、ψref
(t)は時定数回路(5)によりて定められる時定数
で基準電圧回路(3)の電圧Vref まで立上る。
その結果、vppは波形(13−a) で示す波形に
なる。
なる。
VPPの立上シの時定数τはEKFROMとして用いる
メモリトランジスタのトンネル酸化1!(後述)に高電
界がかからないようにする為であって? = 600μ
sec程度である。
メモリトランジスタのトンネル酸化1!(後述)に高電
界がかからないようにする為であって? = 600μ
sec程度である。
第4図はEEPROMに用いられるメモリトランジスタ
を示す断面図であって、図において(16)は制御ゲー
ト、(17) #:を浮遊ゲート、(1B)はドレイン
、(19)はソース、(20)は基板、(21)はトン
ネル酸化膜、(22)はポリ−ポリ間酸化膜である。浮
遊ゲート(17)Kfi荷を蓄積しておくとこの電荷を
人工的に消去しない限シ、浮遊ゲート(17)の電荷は
半永久的に消滅しないのでこれを不揮発性記憶として用
いることができる。浮遊ゲ−) (17)に電荷が存在
するか否かによってそのメモリトランジスタのしきい値
電圧vthが変化するので、この変化を論理「1」又は
rOJの記憶に対応させるのである。
を示す断面図であって、図において(16)は制御ゲー
ト、(17) #:を浮遊ゲート、(1B)はドレイン
、(19)はソース、(20)は基板、(21)はトン
ネル酸化膜、(22)はポリ−ポリ間酸化膜である。浮
遊ゲート(17)Kfi荷を蓄積しておくとこの電荷を
人工的に消去しない限シ、浮遊ゲート(17)の電荷は
半永久的に消滅しないのでこれを不揮発性記憶として用
いることができる。浮遊ゲ−) (17)に電荷が存在
するか否かによってそのメモリトランジスタのしきい値
電圧vthが変化するので、この変化を論理「1」又は
rOJの記憶に対応させるのである。
消去をする(論理「0」を書込む)ためには、ドレイン
(18)、ソース(19)、基板(20)を接地し、制
御ゲー) (16)にvppt−印加する。トンネル酸
化膜(21)を通じてトンネル電流が流れ、浮遊ゲー)
(17)に電子が注入され、しきい値電圧vthが高
くなる。
(18)、ソース(19)、基板(20)を接地し、制
御ゲー) (16)にvppt−印加する。トンネル酸
化膜(21)を通じてトンネル電流が流れ、浮遊ゲー)
(17)に電子が注入され、しきい値電圧vthが高
くなる。
プログラムする(論理「1」を書込む)ためには制御ゲ
ート(16)、基板(20)を接地し、ソース(19)
をフローティングにした状態でドレイン(18)にVP
pt−印加する。浮遊ゲート(17)から電子が取シの
ぞかれvthは低くなる。
ート(16)、基板(20)を接地し、ソース(19)
をフローティングにした状態でドレイン(18)にVP
pt−印加する。浮遊ゲート(17)から電子が取シの
ぞかれvthは低くなる。
トンネル酸化膜(21)に印加される電界は、制御ゲー
ト(16)、浮遊ゲート(17)間容量、浮遊ゲート(
17)、ドレイン(18)間容量の容量比によって決定
される。すなわち、ポリ−ポリ間酸化膜(22)膜厚、
トンネル酸化膜(21)膜厚が変化すると、消去時、制
御ゲート(16)の電圧vppt”同一にしても、トン
ネル酸化膜(21)に印加される電界Eは変化し、′区
圧vppの印加によるvthの変化量Δvthが変化す
る。第7図はΔvthの変化状態を示す図で、横軸はV
pPパルス幅w(msec) (第5図波形(13−a
)参照)、縦軸B ΔVth (V) を示す。
ト(16)、浮遊ゲート(17)間容量、浮遊ゲート(
17)、ドレイン(18)間容量の容量比によって決定
される。すなわち、ポリ−ポリ間酸化膜(22)膜厚、
トンネル酸化膜(21)膜厚が変化すると、消去時、制
御ゲート(16)の電圧vppt”同一にしても、トン
ネル酸化膜(21)に印加される電界Eは変化し、′区
圧vppの印加によるvthの変化量Δvthが変化す
る。第7図はΔvthの変化状態を示す図で、横軸はV
pPパルス幅w(msec) (第5図波形(13−a
)参照)、縦軸B ΔVth (V) を示す。
第7図は消去時に関連した図であるが、プログラム時に
関連しても第7図から類推することができる。第7図f
atはポリ−ポリ間酸化膜(22)を8001としてト
ンネル酸化膜(21)を80λ〜100AK変化させた
場合の結果を示し、第7図(blはトンネル酸化膜(2
1)を9OAと一定にして、ポリ−ポリ間た場合の結果
を示す。vppのパルス幅を2 m5ecとした場合第
7図fa) テはΔVthは1.9 V 〜4.5 V
と大幅に変化し、第7図(b)の場合もこれに準する大
幅の変化があることがわかる。
関連しても第7図から類推することができる。第7図f
atはポリ−ポリ間酸化膜(22)を8001としてト
ンネル酸化膜(21)を80λ〜100AK変化させた
場合の結果を示し、第7図(blはトンネル酸化膜(2
1)を9OAと一定にして、ポリ−ポリ間た場合の結果
を示す。vppのパルス幅を2 m5ecとした場合第
7図fa) テはΔVthは1.9 V 〜4.5 V
と大幅に変化し、第7図(b)の場合もこれに準する大
幅の変化があることがわかる。
製造技術から考えて膜厚のばらつきをなくすることは困
難であり、膜厚にばらつきがあった場合、同一のΔvt
h t−得ようとするならばvppのピーク値h(第1
図波形(13−a)参照)゛を変えなければならぬ。一
方ΔVth t−一定にすることはメモリトランジスタ
の信頼性、安定な読出し、データの不変性を保証するた
めに重要である。Vppのピーク値りが低すぎる場合は
確実な書込みが出来ず、hが高すぎる場合はメモリトラ
ンジスタを破壊する危険性がある。しかも、膜厚によっ
て適当なhの値が異なり、その膜厚は測定が容易でない
ので、どのような値のvppを加えるべきかを決定する
ことは困難である。
難であり、膜厚にばらつきがあった場合、同一のΔvt
h t−得ようとするならばvppのピーク値h(第1
図波形(13−a)参照)゛を変えなければならぬ。一
方ΔVth t−一定にすることはメモリトランジスタ
の信頼性、安定な読出し、データの不変性を保証するた
めに重要である。Vppのピーク値りが低すぎる場合は
確実な書込みが出来ず、hが高すぎる場合はメモリトラ
ンジスタを破壊する危険性がある。しかも、膜厚によっ
て適当なhの値が異なり、その膜厚は測定が容易でない
ので、どのような値のvppを加えるべきかを決定する
ことは困難である。
以上のような情況の下で、従来の装置ではEEPROM
のチップ毎に基準電圧回路(3)の電圧Vref。
のチップ毎に基準電圧回路(3)の電圧Vref。
値をプログラム制御によって、小さい値から順次増加し
てゆき、安定な書込みができる最小、の電圧Vref
の値に設定することにした。しかしながらこのような
方法ではテスト時間も長くなシ、かつプログラム制御の
為の回路も必要圧なってくるという問題点があった。
てゆき、安定な書込みができる最小、の電圧Vref
の値に設定することにした。しかしながらこのような
方法ではテスト時間も長くなシ、かつプログラム制御の
為の回路も必要圧なってくるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、酸化膜の膜厚のばらつきに対応できる高圧発
生回路を有する半導体素子を得ることを目的としている
。
たもので、酸化膜の膜厚のばらつきに対応できる高圧発
生回路を有する半導体素子を得ることを目的としている
。
この発明では電圧vppの印加後、安定な書込みができ
たかどうかを検査し、この検査結果がNOであった場合
、Vref ’k 1ステツプだけ自動的に上昇して
ゆくことにした。
たかどうかを検査し、この検査結果がNOであった場合
、Vref ’k 1ステツプだけ自動的に上昇して
ゆくことにした。
この発明によると常に必要な最小のhの値を有するVP
Pによって書込みが行われたことになる。
Pによって書込みが行われたことになる。
以下この発明の実施例を図面について説明する。
第1図はこの発明の一実施例を示す接続図で、この発明
の装置では第3図の基準電圧回路(3)は第1図の回路
で構成される。
の装置では第3図の基準電圧回路(3)は第1図の回路
で構成される。
第1図において、C1は第1のコンデンサ、C2−は第
2のコンデンサ% (23) 、 (24) 、 (2
5)はそれぞれエンハンス型MO8トランジスタで、仮
に第1.第2.及び第3のスイッチングトランジスタと
いう。また、定電圧源(26)の出力電圧ヲv8とする
と、Vrefの最低値がv8となる。Vccは電e c 原電圧で、vcc>v8に設定され、たとえばv8−r
に設定さ五る。トランジスタ(23) 、 (24)
、 (25)のゲートはそれぞれクロック1.クロック
2.リセットパルスにより制御さ孔る。なお、Nl、N
2は各ノード点を表す。
2のコンデンサ% (23) 、 (24) 、 (2
5)はそれぞれエンハンス型MO8トランジスタで、仮
に第1.第2.及び第3のスイッチングトランジスタと
いう。また、定電圧源(26)の出力電圧ヲv8とする
と、Vrefの最低値がv8となる。Vccは電e c 原電圧で、vcc>v8に設定され、たとえばv8−r
に設定さ五る。トランジスタ(23) 、 (24)
、 (25)のゲートはそれぞれクロック1.クロック
2.リセットパルスにより制御さ孔る。なお、Nl、N
2は各ノード点を表す。
第2図は第1図の各部の電圧波形を示す波形図であって
、(30)はクロック1.(31)はクロック2 、
(32)はリセットパルス、(33)はN2点の電圧、
(34)はVpp (第1図波形(13−a)に対応)
である。クロック1 (30)はタイマ(1)か、ら出
力されトランジスタ(2)のゲートに加えられるクロッ
クと反対論理のクロックで、トランジスタ(23)のゲ
ートに加えられノード点N1をトランジスタ(23)を
介し゛電源電圧Vccに接続する。クロック2 (31
)とリセットパルス(32)とはクロック1(30)が
ILルベルにある期間中に1Hルベルになり、書込みが
成功したときはリセットパルス(32)が、書込みが不
成功に終ったときはクロック2(31)が発せられる。
、(30)はクロック1.(31)はクロック2 、
(32)はリセットパルス、(33)はN2点の電圧、
(34)はVpp (第1図波形(13−a)に対応)
である。クロック1 (30)はタイマ(1)か、ら出
力されトランジスタ(2)のゲートに加えられるクロッ
クと反対論理のクロックで、トランジスタ(23)のゲ
ートに加えられノード点N1をトランジスタ(23)を
介し゛電源電圧Vccに接続する。クロック2 (31
)とリセットパルス(32)とはクロック1(30)が
ILルベルにある期間中に1Hルベルになり、書込みが
成功したときはリセットパルス(32)が、書込みが不
成功に終ったときはクロック2(31)が発せられる。
リセットパルス(32) ti )ランジスタ(25)
のゲートに加えられノード点N2を電圧Vs Kクラン
プする。すなわち、書込みが成功すれば、Vrei(3
3)はその最低値Vsになる。これに対応してVPPの
ピーク値も最低である。
のゲートに加えられノード点N2を電圧Vs Kクラン
プする。すなわち、書込みが成功すれば、Vrei(3
3)はその最低値Vsになる。これに対応してVPPの
ピーク値も最低である。
クロック1(ao)のl Hlレベルの期間はVPPの
印加期間であるが、クロック1(30)がI L lレ
ベルになると、直前のvpp印加期間においてメモリセ
ルにデータが確実に書込まれたかどうかを検査するサイ
クルに入る。書込みが不十分、すなわちVpI)の印加
による乙Vthが十分でなかった場合クロック2 (3
1)が発せられトランジスタ(24)をオン状態に制御
し、コンデンサC1の電荷をコンデンサC1とC2の並
列回路に分配する。電源電圧をVcc、コンデンサC1
、C2の容量をそれぞれC1゜C2とすれば、コンデン
サC1に充電されている電荷Q。はVc cC□コンデ
ンサC2に充電されている電荷Q□はVsC2であジ、
この電荷の和がコンデン。
印加期間であるが、クロック1(30)がI L lレ
ベルになると、直前のvpp印加期間においてメモリセ
ルにデータが確実に書込まれたかどうかを検査するサイ
クルに入る。書込みが不十分、すなわちVpI)の印加
による乙Vthが十分でなかった場合クロック2 (3
1)が発せられトランジスタ(24)をオン状態に制御
し、コンデンサC1の電荷をコンデンサC1とC2の並
列回路に分配する。電源電圧をVcc、コンデンサC1
、C2の容量をそれぞれC1゜C2とすれば、コンデン
サC1に充電されている電荷Q。はVc cC□コンデ
ンサC2に充電されている電荷Q□はVsC2であジ、
この電荷の和がコンデン。
すC1、C2の並列回路に分配されるので、第1回の充
電によるノード点N2の電圧−vIFi(VccC□+
VsC2)/(CI 十C2)とな5 、C□/(C
,+C2)=−とすると V□= (Vcc−Vs)/
n + Vs ト’l り(Vcc −Vs)/nだけ
上昇しこの上昇した値に保持される。
電によるノード点N2の電圧−vIFi(VccC□+
VsC2)/(CI 十C2)とな5 、C□/(C
,+C2)=−とすると V□= (Vcc−Vs)/
n + Vs ト’l り(Vcc −Vs)/nだけ
上昇しこの上昇した値に保持される。
この状態で、クロック1(30)がl )l lレベル
になると、上昇したVref (33) に対応して
上昇したVpPが印加されると同時にコンデンサC1は
再び電源電圧によって充電される。この書込みも検査の
結果不充分と判定された時は更にクロック2(31)
d(出力され、コンデンサCIとコンデンサC2の電荷
をコンデンサC1と02の並列回路に分配する。この結
果ノード点N2の電圧は更に上昇し、従ってVPPのピ
ーク値りも上昇して再び書込みが行われる。書込みが十
分なされたと判定されるとクロック2 (、31)のか
わりにリセットパルス(32)が出力されてノード点N
2の電圧は電圧v8となる。
になると、上昇したVref (33) に対応して
上昇したVpPが印加されると同時にコンデンサC1は
再び電源電圧によって充電される。この書込みも検査の
結果不充分と判定された時は更にクロック2(31)
d(出力され、コンデンサCIとコンデンサC2の電荷
をコンデンサC1と02の並列回路に分配する。この結
果ノード点N2の電圧は更に上昇し、従ってVPPのピ
ーク値りも上昇して再び書込みが行われる。書込みが十
分なされたと判定されるとクロック2 (、31)のか
わりにリセットパルス(32)が出力されてノード点N
2の電圧は電圧v8となる。
以上のようにこの発明によれば、EEPROMへの書込
みが不十分であった時の再誓込み時に1前のVPPよす
も高いピーク値のVPP t−発生するように構成した
ので、酸化膜の膜厚がばらついていても、常に確実な書
込みが可能で信頼性が向上するという効果がある。
みが不十分であった時の再誓込み時に1前のVPPよす
も高いピーク値のVPP t−発生するように構成した
ので、酸化膜の膜厚がばらついていても、常に確実な書
込みが可能で信頼性が向上するという効果がある。
第1図はこの発明の一実施例を示す接続図、第2図は第
1図の各部の電圧波形を示す波形図、第3図IIiEE
PROMの書込み電圧発生回路を示すブロック図、第4
図はEEPROM に用いられるメモリトランジスタを
示す断面図、第5図は第4図のメモリトランジスタの酸
化膜の厚さとしきい値電圧の変化量との関係を示す図。 C1は第1のコンデンサ、C2は第2のコンデンサ、(
1)はタイマ、(2)はトランジスタ、(3)は基準電
圧回路、(5)は時定数回路、(13)はチャージポン
プ、(23)は第1のスイッチングトランジスタ、(2
4)は第2のスイッチングトランジスタ、(25)は第
3のスイッチングトランジスタ、(26)H定電圧源、
(30)はクロック1、(31)はクロック2、(32
)はリセットパルス。 尚、各図中同一符号は同−又は相当部分を示す。
1図の各部の電圧波形を示す波形図、第3図IIiEE
PROMの書込み電圧発生回路を示すブロック図、第4
図はEEPROM に用いられるメモリトランジスタを
示す断面図、第5図は第4図のメモリトランジスタの酸
化膜の厚さとしきい値電圧の変化量との関係を示す図。 C1は第1のコンデンサ、C2は第2のコンデンサ、(
1)はタイマ、(2)はトランジスタ、(3)は基準電
圧回路、(5)は時定数回路、(13)はチャージポン
プ、(23)は第1のスイッチングトランジスタ、(2
4)は第2のスイッチングトランジスタ、(25)は第
3のスイッチングトランジスタ、(26)H定電圧源、
(30)はクロック1、(31)はクロック2、(32
)はリセットパルス。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (2)
- (1)基準電圧回路、この基準電圧回路の基準電圧を入
力し、タイマの出力により制御されるパルス幅と上記基
準電圧により決定されるピーク値と所定の時定数による
立上り波形とを有する基準パルス電圧を生成する手段、
チャージポンプ式電圧発生回路の出力電圧の各瞬間値が
上記基準パルス電圧の各瞬間値に比例するよう上記チャ
ージポンプ式電圧発生回路をフィードバッグ制御する手
段、上記チャージポンプ式電圧発生回路の出力によりE
EPROM(electricallyerasabl
eprogrammableROM)に論理「1」又は
論理「0」の信号を書込む手段を備えた半導体装置にお
いて、 上記基準電圧回路は、所定値の基準電圧を出力する定電
圧源、 この定電圧源の出力電圧より高い電圧を有する電源電圧
が第1のスイッチングトランジスタを経て接続される第
1のコンデンサ、 この第1のコンデンサに対し第2のスイッチングトラン
ジスタを経て並列に接続される第2のコンデンサ、 上記定電圧源の出力電圧を第3のスイッチングトランジ
スタを経て上記第2のコンデンサに対し並列に出力する
手段、 初期化の時点においてリセットパルスにより上記第3の
スイッチングトランジスタをオン状態に制御し、上記定
電圧源の出力電圧により上記第2のコンデンサを充電す
る手段、 上記タイマの出力の反対論理である第1のクロックが‘
H’レベルにある期間に上記第1のスイッチングトラン
ジスタをオン状態に制御し、上記電源電圧により上記第
1のコンデンサを充電する手段、 上記第1のクロックが‘H’レベルにある期間に上記チ
ャージポンプ式電圧発生回路の出力により上記EEPR
OMに対して行われた書込みが成功したか否かを当該書
込み実施直後の上記第1のクロックが‘L’レベルにあ
る期間に検査する手段、上記検査により書込み成功と判
定したとき上記第1のクロックの‘L’レベルにある期
間にリセットパルスを出力して上記第3のスイッチング
トランジスタをオン状態に制御し上記第2のコンデンサ
の電位を上記定電圧源の電位にリセットする手段 上記検査により書込み不成功と判定したとき上記第1の
クロックの‘L’レベルにある期間に第2のクロックを
出力して上記第2のスイッチングトランジスタをオン状
態に制御し、上記第1のコンデンサと上記第2のコンデ
ンサとを並列に接続して上記第2のコンデンサを充電す
る手段、 上記第2のコンデンサの電圧を上記基準電圧回路の出力
電圧として出力する手段を備えたことを特徴とする半導
体装置。 - (2)第1、第2、及び第3のスイッチングトランジス
タは共にエンハンス型MOSトランジスタであることを
特徴とする特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60172631A JPS6233397A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60172631A JPS6233397A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6233397A true JPS6233397A (ja) | 1987-02-13 |
Family
ID=15945453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60172631A Pending JPS6233397A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6233397A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1985
- 1985-08-05 JP JP60172631A patent/JPS6233397A/ja active Pending
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