JPS6233397A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6233397A JPS6233397A JP60172631A JP17263185A JPS6233397A JP S6233397 A JPS6233397 A JP S6233397A JP 60172631 A JP60172631 A JP 60172631A JP 17263185 A JP17263185 A JP 17263185A JP S6233397 A JPS6233397 A JP S6233397A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- capacitor
- clock
- writing
- switching transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＥＥＰＲＯＭへの書込みを行う電圧発生回路
を備えた半導体装置に関するものである。
を備えた半導体装置に関するものである。
第３図はＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
−５ｔａｔｅＣｉｒｃｕｉｔｓ 、 Ｖｏｌ 、 Ｓ
Ｏ−１８、Ａ ５ 、 ｐ ５３２（１９８３）に示さ
れた書込み電圧（以下Ｖｌ）Ｐと略記する。普通のスタ
ティックＲＡＭに与えられる電圧よりも高い電圧である
）発生回路のブロック図である。図において＋１）はタ
イマ、（２）はトランジスタ、（３）は基準電圧回路、
（５）は時定数回路、＋７）、（１１）はそれぞれコン
デンサ、（８）は発振器、＋ｃｉ）、 ＜ ｔｏ ＞は
それぞれトランジスタ、（１２）はコンパレータ、（１
３）はチャージポンプ式電圧発生回路（以下チャージポ
ンプと略記する）％（１４）は分圧器、（１５）はドラ
イバである。
−５ｔａｔｅＣｉｒｃｕｉｔｓ 、 Ｖｏｌ 、 Ｓ
Ｏ−１８、Ａ ５ 、 ｐ ５３２（１９８３）に示さ
れた書込み電圧（以下Ｖｌ）Ｐと略記する。普通のスタ
ティックＲＡＭに与えられる電圧よりも高い電圧である
）発生回路のブロック図である。図において＋１）はタ
イマ、（２）はトランジスタ、（３）は基準電圧回路、
（５）は時定数回路、＋７）、（１１）はそれぞれコン
デンサ、（８）は発振器、＋ｃｉ）、 ＜ ｔｏ ＞は
それぞれトランジスタ、（１２）はコンパレータ、（１
３）はチャージポンプ式電圧発生回路（以下チャージポ
ンプと略記する）％（１４）は分圧器、（１５）はドラ
イバである。
チャージポンプ（１３）は複数のコンデンサを並列に充
電してこれを直列に接続して放電する回路であル、並列
、直列の接続切換えとコンデンサの充電とはドライバ（
１５） ＪＣよって駆動される０分圧器（４）はｖｐｐ
の１／にの電圧を出力し、これがノードＡの電圧（Ｖｒ
ｅｆ （ｔ）で表す）と等しくなるようｔコンパレータ
（１２）を介してドライバ（１５）がフィードバック制
御される。ところで、ＥＥＦＲＯＭに対する書込み又は
消去が良好に行われるためにはＶＰＰのピーク値ばかり
でなく Ｖｐｐの立上夕波形も適当な値でなければなら
ない。ＶＰＰの立上夕波形を所定のものとする為にはノ
ードＡの電圧波形’Ｖｒｅｆ ［ｔ）の立上〕波形を所
定のものとする必要がある。
電してこれを直列に接続して放電する回路であル、並列
、直列の接続切換えとコンデンサの充電とはドライバ（
１５） ＪＣよって駆動される０分圧器（４）はｖｐｐ
の１／にの電圧を出力し、これがノードＡの電圧（Ｖｒ
ｅｆ （ｔ）で表す）と等しくなるようｔコンパレータ
（１２）を介してドライバ（１５）がフィードバック制
御される。ところで、ＥＥＦＲＯＭに対する書込み又は
消去が良好に行われるためにはＶＰＰのピーク値ばかり
でなく Ｖｐｐの立上夕波形も適当な値でなければなら
ない。ＶＰＰの立上夕波形を所定のものとする為にはノ
ードＡの電圧波形’Ｖｒｅｆ ［ｔ）の立上〕波形を所
定のものとする必要がある。
時定数回路（５）はこのために設けられている。タイマ
（１）の出力が′Ｗレベルである間はトランジスタ（２
）がオン状態になっていて、ノードＡの電圧Ｖｒｅｆ
（ｔ）は接地電位になっている。タイマ（１）の出力が
Ｗで示すパルス幅の間ＩＬＩレベルになると、ψｒｅｆ
（ｔ）は時定数回路（５）によりて定められる時定数
で基準電圧回路（３）の電圧Ｖｒｅｆ まで立上る。
（１）の出力が′Ｗレベルである間はトランジスタ（２
）がオン状態になっていて、ノードＡの電圧Ｖｒｅｆ
（ｔ）は接地電位になっている。タイマ（１）の出力が
Ｗで示すパルス幅の間ＩＬＩレベルになると、ψｒｅｆ
（ｔ）は時定数回路（５）によりて定められる時定数
で基準電圧回路（３）の電圧Ｖｒｅｆ まで立上る。
その結果、ｖｐｐは波形（１３−ａ） で示す波形に
なる。
なる。
ＶＰＰの立上シの時定数τはＥＫＦＲＯＭとして用いる
メモリトランジスタのトンネル酸化１！（後述）に高電
界がかからないようにする為であって？ ＝ ６００μ
ｓｅｃ程度である。
メモリトランジスタのトンネル酸化１！（後述）に高電
界がかからないようにする為であって？ ＝ ６００μ
ｓｅｃ程度である。
第４図はＥＥＰＲＯＭに用いられるメモリトランジスタ
を示す断面図であって、図において（１６）は制御ゲー
ト、（１７） ＃：を浮遊ゲート、（１Ｂ）はドレイン
、（１９）はソース、（２０）は基板、（２１）はトン
ネル酸化膜、（２２）はポリ−ポリ間酸化膜である。浮
遊ゲート（１７）Ｋｆｉ荷を蓄積しておくとこの電荷を
人工的に消去しない限シ、浮遊ゲート（１７）の電荷は
半永久的に消滅しないのでこれを不揮発性記憶として用
いることができる。浮遊ゲ−） （１７）に電荷が存在
するか否かによってそのメモリトランジスタのしきい値
電圧ｖｔｈが変化するので、この変化を論理「１」又は
ｒＯＪの記憶に対応させるのである。
を示す断面図であって、図において（１６）は制御ゲー
ト、（１７） ＃：を浮遊ゲート、（１Ｂ）はドレイン
、（１９）はソース、（２０）は基板、（２１）はトン
ネル酸化膜、（２２）はポリ−ポリ間酸化膜である。浮
遊ゲート（１７）Ｋｆｉ荷を蓄積しておくとこの電荷を
人工的に消去しない限シ、浮遊ゲート（１７）の電荷は
半永久的に消滅しないのでこれを不揮発性記憶として用
いることができる。浮遊ゲ−） （１７）に電荷が存在
するか否かによってそのメモリトランジスタのしきい値
電圧ｖｔｈが変化するので、この変化を論理「１」又は
ｒＯＪの記憶に対応させるのである。
消去をする（論理「０」を書込む）ためには、ドレイン
（１８）、ソース（１９）、基板（２０）を接地し、制
御ゲー） （１６）にｖｐｐｔ−印加する。トンネル酸
化膜（２１）を通じてトンネル電流が流れ、浮遊ゲー）
（１７）に電子が注入され、しきい値電圧ｖｔｈが高
くなる。
（１８）、ソース（１９）、基板（２０）を接地し、制
御ゲー） （１６）にｖｐｐｔ−印加する。トンネル酸
化膜（２１）を通じてトンネル電流が流れ、浮遊ゲー）
（１７）に電子が注入され、しきい値電圧ｖｔｈが高
くなる。
プログラムする（論理「１」を書込む）ためには制御ゲ
ート（１６）、基板（２０）を接地し、ソース（１９）
をフローティングにした状態でドレイン（１８）にＶＰ
ｐｔ−印加する。浮遊ゲート（１７）から電子が取シの
ぞかれｖｔｈは低くなる。
ート（１６）、基板（２０）を接地し、ソース（１９）
をフローティングにした状態でドレイン（１８）にＶＰ
ｐｔ−印加する。浮遊ゲート（１７）から電子が取シの
ぞかれｖｔｈは低くなる。
トンネル酸化膜（２１）に印加される電界は、制御ゲー
ト（１６）、浮遊ゲート（１７）間容量、浮遊ゲート（
１７）、ドレイン（１８）間容量の容量比によって決定
される。すなわち、ポリ−ポリ間酸化膜（２２）膜厚、
トンネル酸化膜（２１）膜厚が変化すると、消去時、制
御ゲート（１６）の電圧ｖｐｐｔ”同一にしても、トン
ネル酸化膜（２１）に印加される電界Ｅは変化し、′区
圧ｖｐｐの印加によるｖｔｈの変化量Δｖｔｈが変化す
る。第７図はΔｖｔｈの変化状態を示す図で、横軸はＶ
ｐＰパルス幅ｗ（ｍｓｅｃ） （第５図波形（１３−ａ
）参照）、縦軸Ｂ ΔＶｔｈ （Ｖ） を示す。
ト（１６）、浮遊ゲート（１７）間容量、浮遊ゲート（
１７）、ドレイン（１８）間容量の容量比によって決定
される。すなわち、ポリ−ポリ間酸化膜（２２）膜厚、
トンネル酸化膜（２１）膜厚が変化すると、消去時、制
御ゲート（１６）の電圧ｖｐｐｔ”同一にしても、トン
ネル酸化膜（２１）に印加される電界Ｅは変化し、′区
圧ｖｐｐの印加によるｖｔｈの変化量Δｖｔｈが変化す
る。第７図はΔｖｔｈの変化状態を示す図で、横軸はＶ
ｐＰパルス幅ｗ（ｍｓｅｃ） （第５図波形（１３−ａ
）参照）、縦軸Ｂ ΔＶｔｈ （Ｖ） を示す。
第７図は消去時に関連した図であるが、プログラム時に
関連しても第７図から類推することができる。第７図ｆ
ａｔはポリ−ポリ間酸化膜（２２）を８００１としてト
ンネル酸化膜（２１）を８０λ〜１００ＡＫ変化させた
場合の結果を示し、第７図（ｂｌはトンネル酸化膜（２
１）を９ＯＡと一定にして、ポリ−ポリ間た場合の結果
を示す。ｖｐｐのパルス幅を２ ｍ５ｅｃとした場合第
７図ｆａ） テはΔＶｔｈは１．９ Ｖ 〜４．５ Ｖ
と大幅に変化し、第７図（ｂ）の場合もこれに準する大
幅の変化があることがわかる。
関連しても第７図から類推することができる。第７図ｆ
ａｔはポリ−ポリ間酸化膜（２２）を８００１としてト
ンネル酸化膜（２１）を８０λ〜１００ＡＫ変化させた
場合の結果を示し、第７図（ｂｌはトンネル酸化膜（２
１）を９ＯＡと一定にして、ポリ−ポリ間た場合の結果
を示す。ｖｐｐのパルス幅を２ ｍ５ｅｃとした場合第
７図ｆａ） テはΔＶｔｈは１．９ Ｖ 〜４．５ Ｖ
と大幅に変化し、第７図（ｂ）の場合もこれに準する大
幅の変化があることがわかる。
製造技術から考えて膜厚のばらつきをなくすることは困
難であり、膜厚にばらつきがあった場合、同一のΔｖｔ
ｈ ｔ−得ようとするならばｖｐｐのピーク値ｈ（第１
図波形（１３−ａ）参照）゛を変えなければならぬ。一
方ΔＶｔｈ ｔ−一定にすることはメモリトランジスタ
の信頼性、安定な読出し、データの不変性を保証するた
めに重要である。Ｖｐｐのピーク値りが低すぎる場合は
確実な書込みが出来ず、ｈが高すぎる場合はメモリトラ
ンジスタを破壊する危険性がある。しかも、膜厚によっ
て適当なｈの値が異なり、その膜厚は測定が容易でない
ので、どのような値のｖｐｐを加えるべきかを決定する
ことは困難である。
難であり、膜厚にばらつきがあった場合、同一のΔｖｔ
ｈ ｔ−得ようとするならばｖｐｐのピーク値ｈ（第１
図波形（１３−ａ）参照）゛を変えなければならぬ。一
方ΔＶｔｈ ｔ−一定にすることはメモリトランジスタ
の信頼性、安定な読出し、データの不変性を保証するた
めに重要である。Ｖｐｐのピーク値りが低すぎる場合は
確実な書込みが出来ず、ｈが高すぎる場合はメモリトラ
ンジスタを破壊する危険性がある。しかも、膜厚によっ
て適当なｈの値が異なり、その膜厚は測定が容易でない
ので、どのような値のｖｐｐを加えるべきかを決定する
ことは困難である。
以上のような情況の下で、従来の装置ではＥＥＰＲＯＭ
のチップ毎に基準電圧回路（３）の電圧Ｖｒｅｆ。
のチップ毎に基準電圧回路（３）の電圧Ｖｒｅｆ。
値をプログラム制御によって、小さい値から順次増加し
てゆき、安定な書込みができる最小、の電圧Ｖｒｅｆ
の値に設定することにした。しかしながらこのような
方法ではテスト時間も長くなシ、かつプログラム制御の
為の回路も必要圧なってくるという問題点があった。
てゆき、安定な書込みができる最小、の電圧Ｖｒｅｆ
の値に設定することにした。しかしながらこのような
方法ではテスト時間も長くなシ、かつプログラム制御の
為の回路も必要圧なってくるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、酸化膜の膜厚のばらつきに対応できる高圧発
生回路を有する半導体素子を得ることを目的としている
。
たもので、酸化膜の膜厚のばらつきに対応できる高圧発
生回路を有する半導体素子を得ることを目的としている
。
この発明では電圧ｖｐｐの印加後、安定な書込みができ
たかどうかを検査し、この検査結果がＮＯであった場合
、Ｖｒｅｆ ’ｋ １ステツプだけ自動的に上昇して
ゆくことにした。
たかどうかを検査し、この検査結果がＮＯであった場合
、Ｖｒｅｆ ’ｋ １ステツプだけ自動的に上昇して
ゆくことにした。
この発明によると常に必要な最小のｈの値を有するＶＰ
Ｐによって書込みが行われたことになる。
Ｐによって書込みが行われたことになる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示す接続図で、この発明
の装置では第３図の基準電圧回路（３）は第１図の回路
で構成される。
の装置では第３図の基準電圧回路（３）は第１図の回路
で構成される。
第１図において、Ｃ１は第１のコンデンサ、Ｃ２−は第
２のコンデンサ％ （２３） 、 （２４） 、 （２
５）はそれぞれエンハンス型ＭＯ８トランジスタで、仮
に第１．第２．及び第３のスイッチングトランジスタと
いう。また、定電圧源（２６）の出力電圧ヲｖ８とする
と、Ｖｒｅｆの最低値がｖ８となる。Ｖｃｃは電ｅ ｃ 原電圧で、ｖｃｃ＞ｖ８に設定され、たとえばｖ８−ｒ
に設定さ五る。トランジスタ（２３） 、 （２４）
、 （２５）のゲートはそれぞれクロック１．クロック
２．リセットパルスにより制御さ孔る。なお、Ｎｌ、Ｎ
２は各ノード点を表す。
２のコンデンサ％ （２３） 、 （２４） 、 （２
５）はそれぞれエンハンス型ＭＯ８トランジスタで、仮
に第１．第２．及び第３のスイッチングトランジスタと
いう。また、定電圧源（２６）の出力電圧ヲｖ８とする
と、Ｖｒｅｆの最低値がｖ８となる。Ｖｃｃは電ｅ ｃ 原電圧で、ｖｃｃ＞ｖ８に設定され、たとえばｖ８−ｒ
に設定さ五る。トランジスタ（２３） 、 （２４）
、 （２５）のゲートはそれぞれクロック１．クロック
２．リセットパルスにより制御さ孔る。なお、Ｎｌ、Ｎ
２は各ノード点を表す。
第２図は第１図の各部の電圧波形を示す波形図であって
、（３０）はクロック１．（３１）はクロック２ 、
（３２）はリセットパルス、（３３）はＮ２点の電圧、
（３４）はＶｐｐ （第１図波形（１３−ａ）に対応）
である。クロック１ （３０）はタイマ（１）か、ら出
力されトランジスタ（２）のゲートに加えられるクロッ
クと反対論理のクロックで、トランジスタ（２３）のゲ
ートに加えられノード点Ｎ１をトランジスタ（２３）を
介し゛電源電圧Ｖｃｃに接続する。クロック２ （３１
）とリセットパルス（３２）とはクロック１（３０）が
ＩＬルベルにある期間中に１Ｈルベルになり、書込みが
成功したときはリセットパルス（３２）が、書込みが不
成功に終ったときはクロック２（３１）が発せられる。
、（３０）はクロック１．（３１）はクロック２ 、
（３２）はリセットパルス、（３３）はＮ２点の電圧、
（３４）はＶｐｐ （第１図波形（１３−ａ）に対応）
である。クロック１ （３０）はタイマ（１）か、ら出
力されトランジスタ（２）のゲートに加えられるクロッ
クと反対論理のクロックで、トランジスタ（２３）のゲ
ートに加えられノード点Ｎ１をトランジスタ（２３）を
介し゛電源電圧Ｖｃｃに接続する。クロック２ （３１
）とリセットパルス（３２）とはクロック１（３０）が
ＩＬルベルにある期間中に１Ｈルベルになり、書込みが
成功したときはリセットパルス（３２）が、書込みが不
成功に終ったときはクロック２（３１）が発せられる。
リセットパルス（３２） ｔｉ ）ランジスタ（２５）
のゲートに加えられノード点Ｎ２を電圧Ｖｓ Ｋクラン
プする。すなわち、書込みが成功すれば、Ｖｒｅｉ（３
３）はその最低値Ｖｓになる。これに対応してＶＰＰの
ピーク値も最低である。
のゲートに加えられノード点Ｎ２を電圧Ｖｓ Ｋクラン
プする。すなわち、書込みが成功すれば、Ｖｒｅｉ（３
３）はその最低値Ｖｓになる。これに対応してＶＰＰの
ピーク値も最低である。
クロック１（ａｏ）のｌ Ｈｌレベルの期間はＶＰＰの
印加期間であるが、クロック１（３０）がＩ Ｌ ｌレ
ベルになると、直前のｖｐｐ印加期間においてメモリセ
ルにデータが確実に書込まれたかどうかを検査するサイ
クルに入る。書込みが不十分、すなわちＶｐＩ）の印加
による乙Ｖｔｈが十分でなかった場合クロック２ （３
１）が発せられトランジスタ（２４）をオン状態に制御
し、コンデンサＣ１の電荷をコンデンサＣ１とＣ２の並
列回路に分配する。電源電圧をＶｃｃ、コンデンサＣ１
、Ｃ２の容量をそれぞれＣ１゜Ｃ２とすれば、コンデン
サＣ１に充電されている電荷Ｑ。はＶｃ ｃＣ□コンデ
ンサＣ２に充電されている電荷Ｑ□はＶｓＣ２であジ、
この電荷の和がコンデン。
印加期間であるが、クロック１（３０）がＩ Ｌ ｌレ
ベルになると、直前のｖｐｐ印加期間においてメモリセ
ルにデータが確実に書込まれたかどうかを検査するサイ
クルに入る。書込みが不十分、すなわちＶｐＩ）の印加
による乙Ｖｔｈが十分でなかった場合クロック２ （３
１）が発せられトランジスタ（２４）をオン状態に制御
し、コンデンサＣ１の電荷をコンデンサＣ１とＣ２の並
列回路に分配する。電源電圧をＶｃｃ、コンデンサＣ１
、Ｃ２の容量をそれぞれＣ１゜Ｃ２とすれば、コンデン
サＣ１に充電されている電荷Ｑ。はＶｃ ｃＣ□コンデ
ンサＣ２に充電されている電荷Ｑ□はＶｓＣ２であジ、
この電荷の和がコンデン。
すＣ１、Ｃ２の並列回路に分配されるので、第１回の充
電によるノード点Ｎ２の電圧−ｖＩＦｉ（ＶｃｃＣ□＋
ＶｓＣ２）／（ＣＩ 十Ｃ２）とな５ 、Ｃ□／（Ｃ
，＋Ｃ２）＝−とすると Ｖ□＝ （Ｖｃｃ−Ｖｓ）／
ｎ ＋ Ｖｓ ト’ｌ り（Ｖｃｃ −Ｖｓ）／ｎだけ
上昇しこの上昇した値に保持される。
電によるノード点Ｎ２の電圧−ｖＩＦｉ（ＶｃｃＣ□＋
ＶｓＣ２）／（ＣＩ 十Ｃ２）とな５ 、Ｃ□／（Ｃ
，＋Ｃ２）＝−とすると Ｖ□＝ （Ｖｃｃ−Ｖｓ）／
ｎ ＋ Ｖｓ ト’ｌ り（Ｖｃｃ −Ｖｓ）／ｎだけ
上昇しこの上昇した値に保持される。
この状態で、クロック１（３０）がｌ ）ｌ ｌレベル
になると、上昇したＶｒｅｆ （３３） に対応して
上昇したＶｐＰが印加されると同時にコンデンサＣ１は
再び電源電圧によって充電される。この書込みも検査の
結果不充分と判定された時は更にクロック２（３１）
ｄ（出力され、コンデンサＣＩとコンデンサＣ２の電荷
をコンデンサＣ１と０２の並列回路に分配する。この結
果ノード点Ｎ２の電圧は更に上昇し、従ってＶＰＰのピ
ーク値りも上昇して再び書込みが行われる。書込みが十
分なされたと判定されるとクロック２ （、３１）のか
わりにリセットパルス（３２）が出力されてノード点Ｎ
２の電圧は電圧ｖ８となる。
になると、上昇したＶｒｅｆ （３３） に対応して
上昇したＶｐＰが印加されると同時にコンデンサＣ１は
再び電源電圧によって充電される。この書込みも検査の
結果不充分と判定された時は更にクロック２（３１）
ｄ（出力され、コンデンサＣＩとコンデンサＣ２の電荷
をコンデンサＣ１と０２の並列回路に分配する。この結
果ノード点Ｎ２の電圧は更に上昇し、従ってＶＰＰのピ
ーク値りも上昇して再び書込みが行われる。書込みが十
分なされたと判定されるとクロック２ （、３１）のか
わりにリセットパルス（３２）が出力されてノード点Ｎ
２の電圧は電圧ｖ８となる。
以上のようにこの発明によれば、ＥＥＰＲＯＭへの書込
みが不十分であった時の再誓込み時に１前のＶＰＰよす
も高いピーク値のＶＰＰ ｔ−発生するように構成した
ので、酸化膜の膜厚がばらついていても、常に確実な書
込みが可能で信頼性が向上するという効果がある。
みが不十分であった時の再誓込み時に１前のＶＰＰよす
も高いピーク値のＶＰＰ ｔ−発生するように構成した
ので、酸化膜の膜厚がばらついていても、常に確実な書
込みが可能で信頼性が向上するという効果がある。
第１図はこの発明の一実施例を示す接続図、第２図は第
１図の各部の電圧波形を示す波形図、第３図ＩＩｉＥＥ
ＰＲＯＭの書込み電圧発生回路を示すブロック図、第４
図はＥＥＰＲＯＭ に用いられるメモリトランジスタを
示す断面図、第５図は第４図のメモリトランジスタの酸
化膜の厚さとしきい値電圧の変化量との関係を示す図。 Ｃ１は第１のコンデンサ、Ｃ２は第２のコンデンサ、（
１）はタイマ、（２）はトランジスタ、（３）は基準電
圧回路、（５）は時定数回路、（１３）はチャージポン
プ、（２３）は第１のスイッチングトランジスタ、（２
４）は第２のスイッチングトランジスタ、（２５）は第
３のスイッチングトランジスタ、（２６）Ｈ定電圧源、
（３０）はクロック１、（３１）はクロック２、（３２
）はリセットパルス。 尚、各図中同一符号は同−又は相当部分を示す。
１図の各部の電圧波形を示す波形図、第３図ＩＩｉＥＥ
ＰＲＯＭの書込み電圧発生回路を示すブロック図、第４
図はＥＥＰＲＯＭ に用いられるメモリトランジスタを
示す断面図、第５図は第４図のメモリトランジスタの酸
化膜の厚さとしきい値電圧の変化量との関係を示す図。 Ｃ１は第１のコンデンサ、Ｃ２は第２のコンデンサ、（
１）はタイマ、（２）はトランジスタ、（３）は基準電
圧回路、（５）は時定数回路、（１３）はチャージポン
プ、（２３）は第１のスイッチングトランジスタ、（２
４）は第２のスイッチングトランジスタ、（２５）は第
３のスイッチングトランジスタ、（２６）Ｈ定電圧源、
（３０）はクロック１、（３１）はクロック２、（３２
）はリセットパルス。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）基準電圧回路、この基準電圧回路の基準電圧を入
力し、タイマの出力により制御されるパルス幅と上記基
準電圧により決定されるピーク値と所定の時定数による
立上り波形とを有する基準パルス電圧を生成する手段、
チャージポンプ式電圧発生回路の出力電圧の各瞬間値が
上記基準パルス電圧の各瞬間値に比例するよう上記チャ
ージポンプ式電圧発生回路をフィードバッグ制御する手
段、上記チャージポンプ式電圧発生回路の出力によりＥ
ＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌ
ｅｐｒｏｇｒａｍｍａｂｌｅＲＯＭ）に論理「１」又は
論理「０」の信号を書込む手段を備えた半導体装置にお
いて、 上記基準電圧回路は、所定値の基準電圧を出力する定電
圧源、 この定電圧源の出力電圧より高い電圧を有する電源電圧
が第１のスイッチングトランジスタを経て接続される第
１のコンデンサ、 この第１のコンデンサに対し第２のスイッチングトラン
ジスタを経て並列に接続される第２のコンデンサ、 上記定電圧源の出力電圧を第３のスイッチングトランジ
スタを経て上記第２のコンデンサに対し並列に出力する
手段、 初期化の時点においてリセットパルスにより上記第３の
スイッチングトランジスタをオン状態に制御し、上記定
電圧源の出力電圧により上記第２のコンデンサを充電す
る手段、 上記タイマの出力の反対論理である第１のクロックが‘
Ｈ’レベルにある期間に上記第１のスイッチングトラン
ジスタをオン状態に制御し、上記電源電圧により上記第
１のコンデンサを充電する手段、 上記第１のクロックが‘Ｈ’レベルにある期間に上記チ
ャージポンプ式電圧発生回路の出力により上記ＥＥＰＲ
ＯＭに対して行われた書込みが成功したか否かを当該書
込み実施直後の上記第１のクロックが‘Ｌ’レベルにあ
る期間に検査する手段、上記検査により書込み成功と判
定したとき上記第１のクロックの‘Ｌ’レベルにある期
間にリセットパルスを出力して上記第３のスイッチング
トランジスタをオン状態に制御し上記第２のコンデンサ
の電位を上記定電圧源の電位にリセットする手段 上記検査により書込み不成功と判定したとき上記第１の
クロックの‘Ｌ’レベルにある期間に第２のクロックを
出力して上記第２のスイッチングトランジスタをオン状
態に制御し、上記第１のコンデンサと上記第２のコンデ
ンサとを並列に接続して上記第２のコンデンサを充電す
る手段、 上記第２のコンデンサの電圧を上記基準電圧回路の出力
電圧として出力する手段を備えたことを特徴とする半導
体装置。 - （２）第１、第２、及び第３のスイッチングトランジス
タは共にエンハンス型ＭＯＳトランジスタであることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172631A JPS6233397A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172631A JPS6233397A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233397A true JPS6233397A (ja) | 1987-02-13 |
Family
ID=15945453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172631A Pending JPS6233397A (ja) | 1985-08-05 | 1985-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233397A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012445A (en) * | 1987-10-13 | 1991-04-30 | Hitachi, Ltd. | Programmable read only memory being capable of controlling internal writing voltage of external voltage |
| JPH07287983A (ja) * | 1990-08-20 | 1995-10-31 | Samsung Electron Co Ltd | 電気的に消去及びプログラム可能な半導体メモリ装置の自動消去最適化回路及びその方法 |
| EP0701259A2 (en) * | 1994-09-09 | 1996-03-13 | Samsung Electronics Co., Ltd. | Auto-program circuit for a non-volatile memory device |
| JP2010080031A (ja) * | 2008-09-29 | 2010-04-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
-
1985
- 1985-08-05 JP JP60172631A patent/JPS6233397A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012445A (en) * | 1987-10-13 | 1991-04-30 | Hitachi, Ltd. | Programmable read only memory being capable of controlling internal writing voltage of external voltage |
| JPH07287983A (ja) * | 1990-08-20 | 1995-10-31 | Samsung Electron Co Ltd | 電気的に消去及びプログラム可能な半導体メモリ装置の自動消去最適化回路及びその方法 |
| EP0701259A2 (en) * | 1994-09-09 | 1996-03-13 | Samsung Electronics Co., Ltd. | Auto-program circuit for a non-volatile memory device |
| JPH0896591A (ja) * | 1994-09-09 | 1996-04-12 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置の自動プログラム回路 |
| EP0701259A3 (en) * | 1994-09-09 | 1998-09-23 | Samsung Electronics Co., Ltd. | Auto-program circuit for a non-volatile memory device |
| JP2010080031A (ja) * | 2008-09-29 | 2010-04-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5784314A (en) | Method for setting the threshold voltage of a reference memory cell | |
| KR910003388B1 (ko) | 반도체 메모리 | |
| US5859544A (en) | Dynamic configurable elements for programmable logic devices | |
| US6281716B1 (en) | Potential detect circuit for detecting whether output potential of potential generation circuit has arrived at target potential or not | |
| JP5756874B2 (ja) | 不揮発性メモリ装置の書き込み方法 | |
| US6222779B1 (en) | Semiconductor storage device with automatic write/erase function | |
| US7502264B2 (en) | On-chip EE-PROM programming waveform generation | |
| KR980006526A (ko) | 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리 | |
| KR930014613A (ko) | 불휘발성 반도체 기억장치 | |
| JPH01100788A (ja) | 半導体集積回路装置 | |
| KR0167872B1 (ko) | 반도체장치의 내부전원회로 | |
| JPS6224499A (ja) | 半導体装置 | |
| JPS621193A (ja) | 半導体記憶装置 | |
| JP3225258B2 (ja) | 不揮発性メモリセルのしきい値電圧検出回路及びこれを用いた不揮発性メモリセルのプログラム及び消去状態の確認方法 | |
| JPS6233397A (ja) | 半導体装置 | |
| KR0159449B1 (ko) | 반도체 메모리회로 | |
| JP2003123495A (ja) | 半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびに半導体記憶装置 | |
| JP3090329B2 (ja) | 不揮発性差動メモリ装置及びその動作テスト方法 | |
| US6791879B1 (en) | Structure and method for programmable and non-volatile analog signal storage for a precision voltage reference | |
| US6621737B2 (en) | Circuit and associated method for the erasure or programming of a memory cell | |
| US6049480A (en) | Circuit for performing auto-verifying program on non-volatile memory device | |
| JP3979268B2 (ja) | 不揮発性半導体メモリの内部電源回路及び不揮発性半導体メモリ装置 | |
| KR960016498B1 (ko) | 불휘발성 반도체 메모리 장치 | |
| TWI830869B (zh) | 動態電壓供應電路和包含其之非揮發性記憶體裝置 | |
| JPH0479098A (ja) | 半導体記憶装置 |