FR3060840A1 - Procede de realisation d'un dispositif semi-conducteur a espaceurs internes auto-alignes - Google Patents

Procede de realisation d'un dispositif semi-conducteur a espaceurs internes auto-alignes Download PDF

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Abstract

Procédé de réalisation d'un dispositif semi-conducteur (100), comportant les étapes suivantes : a) réalisation, sur un substrat (104), d'un empilement comprenant une première portion de semi-conducteur apte à former une zone active et disposée entre deux deuxièmes portions d'un matériau apte à être gravé sélectivement vis-à-vis du semi-conducteur de la première portion, b) réalisation, sur une partie de l'empilement, d'espaceurs externes (112) et d'une grille factice, c) gravure des deuxièmes portions telle que des parties restantes soient disposées sous la grille factice, d) oxydation partielle des parties restantes depuis des faces externes, formant des espaceurs internes (118), e) suppression de la grille factice et de parties non oxydées des parties restantes disposées sous la grille factice, f) réalisation d'une grille (128) entre les espaceurs externes et entre les espaceurs internes et recouvrant le canal.

Description

Titulaire(s) : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public.
Demande(s) d’extension
Mandataire(s) : BREVALEX Société à responsabilité limitée.
PROCEDE DE REALISATION D'UN DISPOSITIF SEMI-CONDUCTEUR A ESPACEURS INTERNES AUTOALIGNES.
FR 3 060 840 - A1 (5/) Procédé de réalisation d'un dispositif semi-conducteur (100), comportant les étapes suivantes:
a) réalisation, sur un substrat (104), d'un empilement comprenant une première portion de semi-conducteur apte à former une zone active et disposée entre deux deuxièmes portions d'un matériau apte à être gravé sélectivement visà-vis du semi-conducteur de la première portion,
b) réalisation, sur une partie de l'empilement, d'espaceurs externes (112) et d'une grille factice,
c) gravure des deuxièmes portions telle que des parties restantes soient disposées sous la grille factice,
d) oxydation partielle des parties restantes depuis des faces externes, formant des espaceurs internes (118),
e) suppression de la grille factice et de parties non oxydées des parties restantes disposées sous la grille factice,
f) réalisation d'une grille (128) entre les espaceurs externes et entre les espaceurs internes et recouvrant le canal.
Figure FR3060840A1_D0001
112 132 112 130 112 132 112
Figure FR3060840A1_D0002
i
PROCEDE DE REALISATION D'UN DISPOSITIF SEMI-CONDUCTEUR A ESPACEURS
INTERNES AUTO-ALIGNES
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
L'invention concerne un procédé de réalisation d'un dispositif semiconducteur comprenant un ou plusieurs transistors, par exemple de type GAA-FET (« Gate-AII-Around Field Effect Transistor», ou transistor à effet de champ à grille enrobante), et des espaceurs internes auto-alignés les uns par rapport aux autres.
Dans un transistor de type GAA-FET, la grille du transistor est réalisée tout autour du canal telle que le canal soit entouré ou enrobé par la grille. Un tel transistor a pour avantage, par rapport à un transistor MOSFET classique, d'améliorer le contrôle électrostatique du canal par la grille (ce qui permet de réduire les courants de fuite), notamment lorsque le transistor est totalement déserté (par exemple de type FDSOI, ou « Fully-Depleted Silicon On Insulator).
Il est connu de réaliser un transistor de type GAA-FET comprenant un empilement de plusieurs nano-fils de semi-conducteur formant ensemble le canal du transistor. Cette configuration permet d'obtenir un bon compromis entre le contrôle électrostatique du canal par la grille et le courant de commande nécessaire dans le transistor.
L'ajout d'une contrainte dans le canal du transistor contribue à l'amélioration des performances du transistor. Cette contrainte est de préférence uniaxiale et parallèle à la direction de déplacement des porteurs de charges dans le canal. Une contrainte en compression appliquée sur le canal permet d'améliorer la mobilité des porteurs de charges dans un transistor de type P, tandis qu'une contrainte en tension aura un effet bénéfique dans un transistor de type N.
Le document US 2014/0054724 Al décrit un procédé de réalisation d'un transistor GAA-FET. Dans un tel transistor, l'isolation électrique entre la grille et les régions de source et drain est assurée par des espaceurs externes formés sur l'empilement de matériaux initial utilisé pour la réalisation de la zone active du transistor, ainsi que par des espaceurs internes réalisés au sein de cet empilement. Ces espaceurs internes sont nécessaires pour réduire les effets capacitifs entre la grille et les régions de source et de drain. Dans ce document, les espaceurs internes sont réalisés en gravant, dans le semi-conducteur se trouvant contre le ou les nano-fils du canal, une ou plusieurs cavités destinées à être alignées verticalement vis-à-vis des espaceurs externes, puis en réalisant une oxydation des parois en semi-conducteur de la ou des cavités formées. Cette ou ces cavités sont ensuite remplies par les matériaux de grille (diélectrique + matériau conducteur).
Le procédé décrit dans ce document pose toutefois un problème. En effet, étant donné que la ou les cavités formées au sein de l'empilement pour la réalisation des espaceurs internes sont obtenues par gravure sans couche d'arrêt, l'alignement recherché entre les bords intérieurs des espaceurs externes et les parois latérales des cavités est difficile à obtenir car il dépend de la durée de mise en œuvre de la gravure. En pratique, les espaceurs internes obtenus avec ce procédé ne sont pas précisément alignés ni avec les espaceurs externes, ni les uns au-dessus des autres. Cela représente une source de variabilité des caractéristiques électriques d'un transistor ainsi réalisé, notamment du fait que les variations sur les dimensions des espaceurs internes influent directement sur la longueur du canal.
Le document US 2014/0001441 Al décrit un autre procédé de réalisation d'un transistor GAA-FET. Dans ce procédé, la réalisation des espaceurs comporte la mise en œuvre d'une gravure, au niveau des régions de source et drain et jusque sous des espaceurs externes, de couches sacrificielles se trouvant entre les nanofils destinés à former les régions de canal, de source et de drain du transistor. Un matériau aux propriétés particulières est ensuite déposé dans les espaces gravés, puis une étape de transformation et/ou de gravure des portions de ce matériau se trouvant en dehors des emplacements prévus pour les espaceurs internes est ensuite mise en œuvre afin que les parties restantes de ce matériau forment les espaceurs internes. Le transistor est achevé en formant la grille définitive du transistor.
Là encore, la réalisation des cavités dans lesquelles les espaceurs internes sont formés implique la mise en oeuvre d'une gravure sans couche d'arrêt. L'alignement recherché entre la région de canal et les parois des cavités est difficile à obtenir. En pratique, les espaceurs internes obtenus ne sont pas précisément alignés ni avec les espaceurs externes, ni avec la région de canal, ni les uns par rapport aux autres. Cela représente une source de variabilité des caractéristiques électriques du transistor ainsi réalisé, notamment du fait que les variations sur les dimensions des espaceurs internes influent directement sur la longueur de canal obtenue. Du plus, pour la réalisation des espaceurs, ce procédé fait appel à un matériau particulier dont la nature n'est pas identifiable.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un procédé de réalisation d'un dispositif semi-conducteur adapté à la réalisation d'un transistor GAA-FET et dont les espaceurs internes sont réalisés de manière auto-alignée les uns par rapport aux autres.
Pour cela, la présente invention propose un procédé de réalisation d'un dispositif semi-conducteur, comportant au moins la mise en oeuvre des étapes suivantes :
a) réalisation, sur un substrat, d'un empilement comprenant au moins une première portion de semi-conducteur disposée entre au moins deux deuxièmes portions d'au moins un matériau apte à être gravé sélectivement vis-à-vis du semiconducteur de la première portion, la première portion étant apte à former au moins une zone active du dispositif semi-conducteur ;
b) réalisation, sur une partie de l'empilement, d'espaceurs externes et d'au moins une grille factice disposée entre les espaceurs externes ;
c) gravure des deuxièmes portions telle que des parties restantes des deuxièmes portions soient disposées au moins sous la grille factice ;
d) oxydation partielle des parties restantes des deuxièmes portions depuis des faces externes des parties restantes des deuxièmes portions révélées par la gravure des deuxièmes portions, formant des espaceurs internes ;
e) suppression de la grille factice et de parties non oxydées des parties restantes des deuxièmes portions disposées au moins sous la grille factice ;
f) réalisation d'une grille entre les espaceurs externes et entre les espaceurs internes, recouvrant le canal et apte à être isolée électriquement de régions de source et de drain par les espaceurs externes et par les espaceurs internes.
Ainsi, les surfaces à partir desquelles les espaceurs internes sont réalisés correspondent aux surfaces révélées par la gravure des deuxièmes portions en utilisant la grille factice, et éventuellement les espaceurs externes, comme masque de gravure. Ainsi, ces surfaces sont alignées les unes par rapport aux autres, ce qui permet d'obtenir un auto-alignement des espaceurs internes entre eux, et par rapport aux espaceurs externes lorsque les espaceurs externes sont présents lors de la gravure des deuxièmes portions. Cet auto-alignement est obtenu quel que soit le nombre de premières portions de semiconducteur utilisées pour réaliser le canal.
Avec un tel procédé, la réalisation auto-alignée des espaceurs internes ne modifie pas la longueur de canal du dispositif semi-conducteur et n'impacte pas les performances électriques du dispositif semi-conducteur.
Les espaceurs internes correspondent aux éléments destinés à isoler électriquement la grille vis-à-vis des régions de source et de drain au sein de l'empilement à partir duquel le dispositif semi-conducteur est réalisé. Les espaceurs internes sont disposés au-dessus et en dessous des régions d'extension de source et de drain.
Les espaceurs externes correspondent aux éléments destinés à isoler électriquement la grille vis-à-vis des régions de source et de drain au-dessus de l'empilement à partir duquel le dispositif semi-conducteur est réalisé. Les espaceurs externes recouvrent au moins une partie des régions d'extension de source et de drain.
De plus, par rapport à des espaceurs internes qui seraient réalisés par un dépôt de matériau dans des cavités formées par gravure, la mise en oeuvre d'une oxydation pour former les espaceurs internes a pour avantage de réduire les contraintes de mise en oeuvre pour la réalisation de ces espaceurs internes, comme par exemple les dimensions ou le rapport de forme des espaceurs internes réalisables, du fait que la réalisation d'espaceurs internes par dépôt impose des contraintes sur l'épaisseur de matériau déposé par rapport aux dimensions des emplacements des espaceurs internes. De plus, la réalisation des espaceurs internes par dépôt d'un matériau diélectrique impose également la mise en oeuvre d'une étape de gravure du matériau diélectrique déposé en dehors des emplacements prévus pour les espaceurs internes. Une telle étape de suppression n'est pas nécessairement mise en œuvre lorsque les espaceurs internes sont réalisés par oxydation du fait que de l'oxyde ne se forme pas sur tous les matériaux en présence.
En outre, lors de la réalisation de plusieurs dispositifs très proches les uns des autres, la réalisation d'espaceurs internes via un dépôt de matériau diélectrique est problématique, contrairement à la réalisation des espaceurs internes par oxydation.
Selon des premier et deuxième modes de réalisation, le procédé peut être tel que :
- l'étape c) de gravure est mise en œuvre telle que les parties restantes des deuxièmes portions sont également disposées sous les espaceurs externes ;
- les espaceurs internes sont disposées au moins partiellement sous les espaceurs externes.
Dans ces premier et deuxième modes de réalisation, la grille factice et les espaceurs externes forment ensemble un masque de gravure servant à définir les surfaces à partir desquelles les espaceurs internes sont formés par oxydation. Ainsi, les espaceurs internes formés peuvent être disposés au moins partiellement sous les espaceurs externes.
Dans ce cas, le procédé peut comporter en outre, entre les étapes d) et e), la réalisation des régions de source et de drain par épitaxie de semi-conducteur depuis au moins des parties de la première portion de semi-conducteur.
Selon les premier et deuxième modes de réalisation, la mise en œuvre de l'étape c) peut graver également la première portion de semi-conducteur telle qu'une partie restante de la première portion de semi-conducteur disposée au moins sous la grille factice soit conservée.
Selon le deuxième mode de réalisation :
- l'étape b) peut être mise en œuvre telle qu'au moins deux grilles factices sont réalisées sur l'empilement, chacune des grilles factices étant disposée entre des espaceurs externes ;
- l'étape c) peut être mise en œuvre telle qu'au moins une partie de la première portion de semi-conducteur se trouvant entre les deux grilles factices ne soit pas gravée.
Ainsi, la partie de la première portion de semi-conducteur se trouvant entre les deux grilles factices peut servir à former une zone active continue pour au moins deux transistors disposés l'un à côté de l'autre et partageant une même région de source et de drain (formant la source pour l'un des deux transistors et le drain pour l'autre transistor). Dans cette configuration, des propriétés du semi-conducteur de la première portion (par exemple la présence de dopants et/ou de composants chimiques) peuvent être utilisées lors de la réalisation de la région de source et de drain commune, par exemple pour introduire une contrainte dans le semi-conducteur de la région de source et de drain
L'ajout d'une contrainte dans le canal contribue à l'amélioration des performances du transistor. Cette contrainte est de préférence uni-axiale et parallèle à la direction de déplacement des porteurs de charges dans le canal. Lorsque le dispositif semi-conducteur correspond à un transistor de type N, cette contrainte peut correspondre à une contrainte en tension appliquée sur le canal, qui permet d'améliorer la mobilité des porteurs de charges dans le transistor. Lorsque le dispositif semiconducteur correspond à un transistor de type P, cette contrainte peut correspondre à une contrainte en compression.
Selon un troisième mode de réalisation :
- le procédé peut comporter en outre, entre les étapes b) et c), la mise en œuvre d'un dépôt d'un matériau de protection recouvrant des parties de l'empilement non recouvertes par la grille factice et par les espaceurs externes, puis d'une suppression, par exemple une gravure, des espaceurs externes, appelés premiers espaceurs externes ;
- la mise en œuvre de l'étape c) grave également des parties de la première portion de semi-conducteur précédemment disposées sous les premiers espaceurs externes ;
- la mise en œuvre de l'étape d) réalise également une oxydation partielle de deuxièmes parties restantes des deuxièmes portions recouvertes par le matériau de protection depuis des faces externes des deuxièmes parties restantes des deuxièmes portions révélées par la gravure des deuxièmes portions ;
et le procédé peut comporter en outre, entre les étapes d) et e), la mise en œuvre des étapes suivantes :
- épitaxie de semi-conducteur au moins entre une première partie de la première portion de semi-conducteur disposée sous la grille factice et des deuxièmes parties de la première portion de semi-conducteur disposées sous le matériau de protection, formant des régions d'extension de source et de drain, puis
- réalisation de deuxièmes espaceurs externes au moins sur les régions d'extension de source et de drain, puis
- suppression du matériau de protection et des deuxièmes parties des deuxièmes portions, puis
- réalisation des régions de source et de drain par épitaxie de semiconducteur depuis au moins les deuxièmes parties de la première portion de semiconducteur.
Dans ce troisième mode de réalisation, le procédé peut comporter en outre, entre l'étape de suppression du matériau de protection et l'étape de réalisation des régions de source et de drain, une étape de suppression d'au moins une partie de portions oxydées issues des deuxièmes portions recouvertes par le matériau de protection. Par contre, ces portions oxydées issues des deuxièmes portions recouvertes par le matériau de protection sont avantageusement conservées lorsque des cavités sont présentes dans les régions d'extension de source et de drain, sous les espaceurs externes.
Pour tous les modes de réalisation, l'étape d) d'oxydation peut réaliser également une oxydation partielle de la première portion de semi-conducteur, le procédé pouvant comporter en outre, entre les étapes d) et e), la mise en oeuvre d'une gravure de parties oxydées de la première portion de semi-conducteur.
En outre, le matériau des deuxièmes portions peut être apte à s'oxyder plus rapidement que le semi-conducteur de la première portion. Ainsi, l'impact sur la première portion de l'oxydation mise en oeuvre pour former les espaceurs internes est minimisé. Lorsque le matériau des deuxièmes portions est apte à s'oxyder plus rapidement que le semi-conducteur de la première portion, cette partie oxydée de la première portion de semi-conducteur peut donc être gravée afin de limiter l'impact de l'oxydation sur la première portion de semi-conducteur.
Dans ce cas, le semi-conducteur de la première portion peut être du silicium ou du SiGe, et le matériau des deuxièmes portions peut être du SiGe comportant une proportion de germanium supérieure à celle du semi-conducteur de la première portion.
Ainsi, la différence de vitesse d'oxydation entre le semi-conducteur de la première portion et celui des deuxièmes portions peut être obtenue avantageusement grâce à la différence de concentrations, ou de proportions, de germanium dans les semiconducteurs (celui ayant la plus forte concentration de germanium s'oxydant plus rapidement que l'autre semi-conducteur).
De manière avantageuse, le semi-conducteur des régions de source et de drain peut être du SiGe contraint en compression lorsque le dispositif semi-conducteur correspond à un transistor de type P.
L'empilement peut comporter plusieurs premières portions de semiconducteur formant chacune un nanofil disposé entre deux deuxièmes portions.
Le dispositif semi-conducteur comporte avantageusement au moins un transistor GAA-FET.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
- les figures IA à IG représentent les étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, selon un premier mode de réalisation,
- les figures 2A à 2D représentent une partie des étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, selon un deuxième mode de réalisation,
- les figures 3A à 31 représentent une partie des étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, selon un troisième mode de réalisation.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord aux figures IA à IG qui représentent les étapes d'un procédé de réalisation d'un dispositif semi-conducteur 100 comportant ici deux transistors GAA-FET de type P, selon un premier mode de réalisation.
Comme représenté sur la figure IA, le dispositif 100 est réalisé à partir d'un empilement 102 de couches de différents matériaux disposé sur un substrat 104. Dans le premier mode de réalisation décrit ici, le substrat 104 correspond à un substrat massif, ou « bulk », de semi-conducteur, par exemple de silicium ou de SiGe. L'empilement 102 comprend des couches 106, 108 de deux matériaux différents et disposées de manière alternée les unes au-dessus des autres. Chacune des couches 108 est destinée à former un ou plusieurs nanofils de semi-conducteur d'un ou plusieurs canaux du dispositif 100 et est disposée entre deux couches 106 comportant un matériau ίο apte à être gravé sélectivement par rapport à celui des couches 108. Dans le premier mode de réalisation décrit ici, l'empilement 102 comporte trois couches 108 ainsi que quatre couches 106 disposées de manière alternée telles que chacune des couches 108 soit disposée entre deux couches 106.
En variante, le substrat utilisé peut correspondre à un substrat SOI (silicium sur isolant), avec dans ce cas la référence 104 qui désigne la couche diélectrique enterrée, ou BOX (« Buried Oxide ») du substrat SOI et la première couche 106 (celle disposée contre la couche 104) qui désigne la couche superficielle, ou couche mince, du substrat SOI. . En variante, la première couche 106 peut correspondre à une couche autre que la couche superficielle d'un substrat SOI, par exemple une couche de SiGe obtenu par condensation.
Le terme nanofil est utilisé ici pour désigner toute portion de matériau de dimensions nanométriques, voire micrométriques, et de forme allongée, quelle que soit la forme de la section de cette portion. Ainsi, ce terme désigne autant des portions de matériau allongées de section circulaire ou sensiblement circulaire, mais également des portions de matériau en forme de poutres ou de barreaux comportant par exemple une section rectangulaire ou sensiblement rectangulaire.
Dans le premier mode de réalisation décrit ici, les couches 108 comportent du silicium, et les couches 106 comportent du SiGe avec une proportion de germanium par exemple comprise entre environ 10 % (Sio,9Geo,i) et 80 % (Sio,2Geo,8). Le substrat 104 comporte une couche massive, par exemple en silicium, sur lequel est disposé une couche de SiGe relaxé (également appelée SRB ou « Strain Relaxed Buffer ») ou contraint.
L'empilement 102 est gravé sous la forme d'une ou plusieurs portions allongées. La largeur de cette ou ces portions (qui correspond à la dimension selon l'axe Y représenté sur la figure IA) est égale à la largeur souhaitée des nanofils du dispositif 100 qui seront formés par les portions des couches 108 obtenues ultérieurement.
Une ou plusieurs grilles factices 110 sont ensuite réalisées, par exemple par lithographie et gravure, sur la ou les portions allongées formées depuis l'empilement 102, aux emplacements destinés aux futures grilles du dispositif 100. Sur la figure IA, deux grilles factices 110 sont réalisées. Les grilles factices 110 sont disposées au-dessus des parties des couches 108 destinées à former les nanofils, c'est-à-dire les canaux du dispositif 100, et des parties des couches 106 entre lesquelles se trouvent ces parties des couches 108, et recouvrent également des flancs latéraux de ces parties des couches 108 et 106.
Des espaceurs externes 112 sont ensuite réalisés, par exemple par dépôt et gravure, sur l'empilement 102, et contre des flancs latéraux de la grille factice 110. Ces espaceurs externes 112 sont notamment disposés au-dessus de parties des couches 108 destinées à se trouver dans les régions d'extension de source et de drain, c'est-à-dire entre le canal et les régions de source et drain du dispositif 100. La longueur, ou profondeur, de ces espaceurs externes 112 (dimension parallèle à l'axe X représenté sur la figure IA) est par exemple comprise entre environ 3 et 8 nm.
Les parties de l'empilement 102 non recouvertes par la grille factice 110 et par les espaceurs externes 112 sont ensuite gravées, formant la structure représentée sur la figure IB. Les portions restantes des couches 108 forment des nanofils 114 du dispositif 100. Chacun des nanofils 114 est interposé entre deux portions restantes 116 des couches 106.
Dans ce premier mode de réalisation, des espaceurs internes du dispositif 100 sont destinés à être réalisés par oxydation d'une partie des portions restantes 116, depuis des faces externes de ces portions 116 révélées par la précédente gravure mise en œuvre en utilisant les grilles factices 110 et les espaceurs externes 112 comme masque de gravure. Les portions oxydées obtenues sont destinées à former des espaceurs internes assurant, avec les espaceurs externes 112, l'isolation des grilles vis-àvis des régions de source et de drain.
Cette oxydation va impacter également le semi-conducteur des nanofils 114. Pour que la mise en œuvre de cette oxydation ne transforme pas en oxyde la totalité du semi-conducteur des nanofils 114, le matériau des portions 116 (et donc celui des couches 106) est choisi tel que sa vitesse d'oxydation soit supérieure à celle du matériau des nanofils 114 (et donc des couches 108). Ainsi, dans l'exemple de réalisation décrit ici, cette propriété est obtenue grâce à la réalisation des couches 108 en silicium et des couches 106 en SiGe avec une concentration en germanium comprise par exemple entre environ 30 % et 60 %.
Plus la concentration en germanium dans le SiGe des portions 116 est importante, plus ce semi-conducteur s'oxydera rapidement par rapport au semiconducteur des nanofils 114, et/ou plus la température à laquelle l'oxydation est mise en oeuvre peut être basse. Une sélectivité importante confère notamment une plus grande latitude dans le choix de la durée et de la température de mise en oeuvre de l'oxydation.
Une oxydation partielle des portions 116, depuis les surfaces formant les flancs latéraux des structures obtenues par la mise en oeuvre de la précédente gravure, est ensuite mise en œuvre. Cette oxydation forme, au niveau des futures régions d'extension de source et de drain (c'est-à-dire sous les espaceurs externes 112), des espaceurs internes 118 comprenant un matériau diélectrique et destinés à isoler les régions de source et de drain vis-à-vis de la grille qui sera réalisée ultérieurement (Figure IC).
La longueur, ou profondeur (dimension parallèle à l'axe X), de chaque espaceur interne 118 est ici sensiblement égale à celle de chaque espaceur externe 112 afin que dans la suite du procédé, les espaceurs externes 112 et internes 118 soient alignés par rapport à la grille.
Lors de cette oxydation, une partie des nanofils 114 s'oxyde. Les portions oxydées des nanofils 114 sont désignées sur la figure IC par la référence 120. Toutefois, en raison des matériaux utilisés (nanofils 114 en silicium et régions de source et drain 118, 120 en SiGe), l'oxydation des nanofils 114 est plus lente que celle des portions 116. Dans le premier mode de réalisation décrit ici, cette différence de vitesse d'oxydation est due à la forte concentration en germanium dans les portions 116 qui permet une oxydation du SiGe plus rapide que celle du silicium des nanofils 114. Par exemple, en considérant du SiGe dont la concentration en germanium est égale à environ 50% (Sio,5Geo,5) et une oxydation formant un oxyde d'épaisseur égale à environ 10 nm, l'épaisseur d'oxyde obtenue par la mise en œuvre de cette oxydation sur du silicium est comprise entre environ 1 nm et 6 nm (épaisseur variant notamment selon qu'un oxyde natif soit présent en surface du silicium des nanofils 114, ou que les nanofils 114 aient subis au préalable une désoxydation, par exemple avec une solution de HF, supprimant cet oxyde natif).
De préférence, cette oxydation est mise en oeuvre à une température basse comprise entre environ 700°C et 900°C, par exemple inférieure à environ 850°C, afin d'accentuer la sélectivité d'oxydation obtenue grâce aux compositions différentes des matériaux exposés aux procédés d'oxydation.
Dans certains cas, des températures plus importantes peuvent toutefois être envisagées car une augmentation de la température de mise en oeuvre de l'oxydation permet une oxydation plus rapide des matériaux. Par exemple, en mettant en oeuvre l'oxydation à une température d'environ 1100°C sur du Sio,sGeo,5, une épaisseur d'oxyde d'environ 8 nm est obtenue après 1 seconde d'oxydation, l'épaisseur d'oxyde formée sur du silicium étant de 4 nm pour une même durée d'oxydation.
Cette oxydation est par exemple une oxydation assistée par plasma ou une oxydation sèche en présence de dioxygène, ou bien un recuit sous atmosphère oxydante.
Les paramètres de mise en oeuvre de cette oxydation sont choisis de préférence tels que les interfaces entre les espaceurs internes 118 formés et les portions restantes 116 soient sensiblement alignées avec les interfaces entre les espaceurs externes 112 et les grilles factices 110, c'est-à-dire tels que les flancs intérieurs des espaceurs internes 118 soient alignés par rapport aux flancs intérieurs des espaceurs externes 112. En outre, ces interfaces des espaceurs internes 118 sont auto-alignées les unes par rapport aux autres et alignées les unes au-dessus des autres du fait que les espaceurs internes 118 sont formés par une même étape d'oxydation des portions 116 qui comportent un même matériau.
Dans le premier mode de réalisation décrit ici, étant donné que le matériau du substrat 104 sur lequel se trouve l'empilement 102 est du SiGe, une partie 122 de l'épaisseur du SiGe 104 est également transformée en oxyde. L'épaisseur de la partie 122 est fonction notamment de la nature du matériau subissant l'oxydation, et notamment ici fonction de la concentration en germanium du SiGe. Une telle oxydation se produit également lorsque le substrat 104 comporte du silicium.
Ensuite, les portions oxydées 120 formées aux extrémités des nanofils 114 sont supprimées par gravure. Lorsque de l'oxyde de germanium est supprimé, il est possible de mettre en oeuvre un procédé tel que décrit dans le document « Sélective GeOx-Scavenging from Interfacial Layer on Sii-xGex Channel for High Mobility Si/Sii-xGex CMOS Application » de C.H. Lee et al., 2016 Symposium on VLSI Technology Digest of Technical Papers, pages 36-37.
Cette gravure impacte également l'oxyde de semi-conducteur des espaceurs internes 118 et l'oxyde formé dans le substrat 104, et supprime donc également une épaisseur similaire d'oxyde des espaceurs internes 118 et du substrat 104 (figure 1D). A l'issue de cette gravure, les extrémités des nanofils 114 ne sont plus recouvertes par de l'oxyde, et les espaceurs internes 118 ont une longueur, ou profondeur, correspondant typiquement à la différence entre la longueur initiale des espaceurs internes 118 et l'épaisseur d'oxyde supprimée formée sur les extrémités des nanofils 114, et par exemple comprise entre environ 1 nm et 2,5 nm.
Ainsi, du fait que les espaceurs internes 118 ont été formés par la mise en oeuvre d'une même étape d'oxydation et que l'épaisseur d'oxyde retiré ensuite est similaire pour tous les espaceurs internes 118, les espaceurs internes 118 obtenus à l'issue de ces étapes sont bien auto-alignés les uns par rapport aux autres.
Comme représenté sur la figure 1E, des régions de source et drain 124 sont ensuite formées par épitaxie sur le substrat 104, depuis les extrémités des nanofils 114. Ces régions 124 sont réalisées avec un dopage in-situ de manière à obtenir une bonne qualité de jonction. Par exemple, le dopage du matériau des régions 124 peut être réalisé avec des atomes dopants de Bore dont la concentration est par exemple comprise entre environ 1018 et 1021 at/cm3. Le matériau des régions de source et de drain 124 est par exemple du SiGe:B ou du Si : B. En outre, dans le premier mode de réalisation décrit ici, les deux transistors GAA-FET du dispositif 100 comportent une région de source et de drain 124 commune formant pour l'un des deux transistors une région de source, et pour l'autre des deux transistors une région de drain.
A ce stade, les espaceurs internes 118 sont interposés entre les régions de source et de drain 124 et les portions 116.
Dans le premier mode de réalisation décrit ici, les régions de source et de drain 124 comportent du Si ou du SiGe. La concentration en germanium du SiGe des régions de source et de drain 124 est par exemple comprise entre environ 20 % (Sio,8Geo,2) et 80 %. (Sio,2Geo,8). De manière générale, dans un transistor de type P, la concentration en germanium dans le semi-conducteur des régions de source et de drain 124 peut être supérieure à celle dans le semi-conducteur des nanofils 114.
Un matériau d'encapsulation 126 est ensuite déposé sur les régions de source et drain 124 afin de ne pas altérer ces régions lors de la mise en oeuvre des étapes ultérieures.
La grille factice 110 est ensuite gravée, révélant les nanofils 114 et formant également des accès aux portions 116. Une gravure sélective des portions restantes 116 vis-à-vis des nanofils 114, des espaceurs internes 118 et des espaceurs externes 112 est ensuite mise en œuvre afin de libérer les nanofils 114 formant les canaux du dispositif 100 (figure 1F). Cette gravure correspond par exemple à une gravure chimique HCI/H2. Cette gravure révèle les parois auto-alignées les unes par rapport aux autres des espaceurs internes 118.
Des grilles 128, comprenant au moins un diélectrique de grille et un matériau conducteur de grille, sont ensuite réalisées entre les espaceurs externes 112 et les espaceurs internes 118, aux emplacements précédemment occupés par les grilles factices 110. Les grilles 128 ainsi réalisées entourent les nanofils 114 et sont isolées électriquement des régions de source et de drain 124 par les espaceurs internes 118.
Ainsi, les espaceurs internes 118 permettent de réduire les effets capacitifs entre les grilles 128 et les régions de source et de drain 124.
Le dispositif 100 est achevé en supprimant le matériau d'encapsulation 126 et en formant des contacts électriques 130 et 132 sur les régions de source et de drain 124 et sur la grille 128 (figure IG).
Dans le premier mode de réalisation précédemment décrit, une partie du matériau du substrat 104 exposé à l'oxydation est transformé en oxyde. En variante, il est possible que le substrat corresponde à un substrat SOI (silicium sur isolant), avec dans ce cas la référence 104 qui désigne la couche diélectrique enterrée, ou BOX (« Buried
Oxide ») du substrat SOI et la première couche 106 (celle disposée contre la couche 104) qui désigne la couche superficielle, ou couche mince, du substrat SOI. Dans cette variante, la couche 122 ne se forme pas dans le substrat 104 lors de l'oxydation mise en oeuvre du fait que le matériau du substrat exposé à l'oxydation est de l'oxyde. De manière générale, il est possible de faire appel à un substrat 104 dont le matériau n'est pas susceptible de s'oxyder, et aucune partie du substrat 104 n'est dans ce cas transformée en oxyde.
Dans une variante de ce premier mode de réalisation, lorsque le substrat 104 correspond à un substrat de silicium, l'épaisseur de la couche 122 formée est bien plus faible que dans le cas d'un substrat 104 comportant du SiGe.
Selon une variante du procédé décrit ci-dessus, il est possible de mettre en oeuvre tout d'abord les étapes décrites en lien avec les figures IA et IB. Ensuite, il est possible de graver sélectivement les portions 116 vis-à-vis des autres matériaux en présence (cette gravure sélective étant réalisable grâce au fait que la concentration en germanium dans le semi-conducteur des couches 106 est supérieure à celle dans le semiconducteur des couches 108), formant alors des cavités entre lesquelles se trouvent les nanofils 114. Un matériau apte à être gravé sélectivement par rapport aux nanofils 114, aux futurs espaceurs internes et aux espaceurs externes 112, est ensuite déposé dans ces cavités, formant des portions entre lesquelles les nanofils 114 sont disposés. Ainsi, le matériau de l'empilement initial se trouvant entre les nanofils 114 est remplacé par un autre matériau. Cette variante peut donc être mise en œuvre lorsque le matériau souhaité entre les nanofils 114 ne peut pas être obtenu lors de la réalisation de l'empilement initial des couches 106, 108. Ce matériau de remplacement correspond par exemple à un semi-conducteur tel que du SiGe avec une forte concentration en germanium, ou bien du germanium. Par exemple, lorsque les régions de source et de drain du dispositif 100 sont destinées à être réalisées ultérieurement en SiGe, la concentration en germanium dans le SiGe qui correspond à ce matériau de remplacement peut être supérieure d'au moins 20 % par rapport à celle du SiGe des régions de source et drain. Dans ce cas, les portions de ce matériau de remplacement peuvent être formées via un procédé de dépôt sélectif tel que ce matériau soit déposé uniquement autour des nanofils 114, ou bien par un dépôt puis une gravure RIE anisotrope. Le procédé est ensuite achevé en mettant en œuvre les étapes précédemment décrites en lien avec les figures IC à IG.
Selon une autre variante de réalisation, il est possible que les régions de source et drain 124 soient obtenues en mettant en œuvre plusieurs épitaxies permettant la croissance de matériaux de compositions différentes (par exemple en faisant varier la concentration de germanium entre les épitaxies) et/ou des concentrations de dopants différentes. Par exemple, la réalisation des régions de source et drain 124 peut comporter la mise en œuvre d'une première épitaxie de SiGe comportant des atomes de carbone, puis d'une deuxième épitaxie de SiGe ne comportant pas d'atomes de carbone. Ainsi, du fait que l'épitaxie est mise en œuvre avec un dopage in-situ des régions de source et drain 124 formées, la portion de SiGe comprenant des atomes de carbone formée initialement permet de réduire la diffusion des dopants dans les régions de canal du dispositif 100.
Les caractéristiques de l'oxydation mise en œuvre peuvent également être fonction de l'orientation cristalline des semi-conducteurs utilisés, comme décrit par exemple dans le document « The Effect of Surface Orientation on Silicon Oxidation Kinetics » de E. A. Lewis et al., J. Electrochem. Soc. 1987, vol. 134, issue 9, pp. 23322339.
En effet, l'oxydation d'une face d'orientation cristalline (110) est plus rapide que celle d'une face d'orientation cristalline (100). Ainsi, les surfaces principales, ou la majorité du périmètre, du canal, qui correspondent à des surfaces d'orientation (100) sont oxydées moins rapidement que celles d'orientation (110) où sont réalisés les espaceurs internes.
Ainsi, deux paramètres de sélectivité d'oxydation sont utilisés dans ce procédé pour la réalisation des espaceurs internes : la composition du matériau oxydé et la cristallographie du matériau oxydé.
Un procédé de réalisation du dispositif 100 selon un deuxième mode de réalisation est décrit en lien avec les figures 2A à 2D.
L'empilement initial 102 utilisé dans ce deuxième mode de réalisation est similaire à celui utilisé dans le premier mode de réalisation.
Les étapes précédemment décrites en lien avec les figures IA et IB sont tout d'abord mises en œuvre. Toutefois, contrairement au premier mode de réalisation dans lequel les nanofils 114 sont interrompus entre deux transistors, la gravure de l'empilement 102 mise en oeuvre est telle que les nanofils 114 des deux transistors soient ici formés par des portions continues qui ne sont pas interrompues au niveau de la future région de source et de drain commune destinée à être réalisée pour ces deux transistors. La structure obtenue est représentée sur la figure 2A.
Comme pour le premier mode de réalisation précédemment décrit, une oxydation partielle des portions 116, depuis les surfaces formant les flancs latéraux des structures obtenues par la mise en oeuvre de la précédente gravure, est ensuite mise en œuvre, formant les espaceurs internes 118.
En outre, une partie des nanofils 114 s'oxyde. Ainsi, des portions oxydées 120 sont formées aux extrémités des nanofils 114.
Etant donné que les nanofils 114 ne sont pas interrompus entre les transistors, les parties des nanofils 114 présentent au niveau de la future région de source et de drain commune sont également partiellement oxydées, formant les portions d'oxyde référencées 202 sur la figure 2B. Ces portions d'oxyde 202 entourent des parties 204 des nanofils 114 qui n'ont pas été transformées en oxyde.
Contrairement au substrat 104 utilisé dans le premier mode de réalisation, le matériau du substrat 104 utilisé dans ce deuxième mode de réalisation n'est pas susceptible de s'oxyder, et aucune partie du substrat 104 n'est transformée en oxyde. En variante, il est toutefois possible de faire appel à un substrat 104 susceptible de s'oxyder, comme précédemment décrit pour le premier mode de réalisation.
Les paramètres de mise en œuvre de cette oxydation peuvent être similaires à ceux précédemment décrits pour le premier mode de réalisation.
Les portions oxydées 120 et 202 formées autour des nanofils 114 sont supprimées par gravure qui supprime également une épaisseur similaire d'oxyde des espaceurs internes 118.
Comme précédemment, du fait que les espaceurs internes 118 ont été formés par la mise en œuvre d'une même étape d'oxydation et que l'épaisseur d'oxyde retiré ensuite est similaire pour tous les espaceurs internes 118, les espaceurs internes 118 obtenus à l'issue de ces étapes sont auto-alignés les uns par rapport aux autres.
Comme représenté sur la figure 2C, des régions de source et drain 124 sont réalisées via la mise en oeuvre d'une épitaxie. Ces régions 124 sont réalisées avantageusement avec un dopage in-situ de manière à obtenir une bonne qualité de jonction. Par exemple, le dopage du matériau des régions 124 peut être réalisé avec des atomes dopants de Bore dont la concentration est par exemple comprise entre environ 1018 et 1021 at/cm3. Le matériau des régions de source et de drain 124 est par exemple du SiGe:B pour un transistor de type P, ou un matériau avec un paramètre de maille inférieur à celui du silicium afin d'introduire une contrainte en tension dans le cas d'un transistor de type N, comme par exemple du Si :C (1%).
Dans ce deuxième mode de réalisation décrit ici, les parties 204 des nanofils 114 présentes au niveau de la région de source et de drain commune aux deux transistors contribuent également à la croissance par épitaxie du SiGe de cette région commune de source et de drain. En outre, la présence de ces parties 204 apporte une contrainte dans la région canal, améliorant ainsi les caractéristiques électriques du transistor.
De manière avantageuse, une diffusion du germanium présent dans le semi-conducteur des parties 204 est mise en œuvre afin d'augmenter la contrainte au sein de la région de source et de drain commune. Cette diffusion est obtenue en mettant en œuvre un recuit thermique adapté.
La structure obtenue après cette diffusion est représentée sur la figure 2D.
Le procédé selon ce deuxième mode de réalisation est achevé de manière similaire au premier mode de réalisation, c'est-à-dire en déposant un matériau d'encapsulation sur les régions de source et drain 124, en gravant les grilles factices 110 et les portions 116, en réalisant les grilles définitives puis les contacts électriques des transistors.
Les différentes variantes précédemment décrites pour le premier mode de réalisation peuvent s'appliquer au deuxième mode de réalisation.
Un procédé de réalisation du dispositif 100 selon un troisième mode de réalisation est décrit en lien avec les figures 3A à 31. Sur ces figures, la réalisation d'un seul transistor GAA-FET est décrite.
L'empilement initial 102 utilisé dans ce troisième mode de réalisation est similaire à celui utilisé dans les premier et deuxième modes de réalisation.
Comme dans les premier et deuxième modes de réalisation précédemment décrits, l'empilement 102 est tout d'abord gravé sous la forme d'une ou plusieurs portions allongées (une seule portion allongée étant représentée sur la figure 3A), puis une grille factice 110 et des espaceurs externes temporaires 301 sont ensuite réalisés sur la portion allongée formée depuis l'empilement 102, sans gravure ultérieure des parties de l'empilement 102 non recouvertes par les espaceurs externes temporaires 301.
Un matériau d'encapsulation 303 est ensuite déposé sur les parties des couches 106, 108 au niveau desquelles les futures régions de source et de drain du transistor seront réalisées (figure 3A).
Comme représenté sur la figure 3B, les espaceurs externes temporaires 301 ainsi que les parties des couches 106, 108 recouvertes par les espaceurs externes temporaires 301 sont gravés, par exemple par une gravure RIE (gravure ionique réactive). Cette gravure forme des accès aux parties restantes 116 des couches 106 à partir desquelles les espaceurs internes 118 sont destinés à être réalisés. Cette gravure définit également les nanofils 114 destinés à former la région de canal du transistor, ainsi que les parties restantes 116 des couches 106 entre lesquelles les nanofils 114 sont disposés. Les parties restantes des couches 106, 108 recouvertes par le matériau d'encapsulation 303 sont référencées 302 et 304.
Une oxydation partielle des portions 116, depuis les surfaces formant les flancs latéraux des portions 116 et révélées par la précédente gravure, est ensuite mise en œuvre, formant les espaceurs internes 118. Cette oxydation impacte également les parties restantes 302 depuis les surfaces formant les flancs latéraux de ces parties restantes 302 et révélées par la précédente gravure, et forme des portions oxydées 306 disposées en regard des espaceurs internes 118 (figure 3C).
Une étape de désoxydation contrôlée est ensuite réalisée afin de supprimer l'oxyde formé en surface du silicium des nanofils 114.
Comme représenté sur la figure 3D, une épitaxie est mise en œuvre pour former des régions d'extension de source et drain 308, depuis les extrémités des nanofils 114. De manière avantageuse, le semi-conducteur des régions 308 est dopé. Dans l'exemple de réalisation représenté sur la figure 3D, l'épitaxie est mise en œuvre telle que les régions 308 formées remplissent la totalité de l'espace libéré par la gravure des parties des couches 106, 108 précédemment recouvertes par les espaceurs externes temporaires 301, c'est-à-dire l'espace entre les parties restantes 114, 116 et les parties restantes 302, 304 des couches 106, 108.
Selon une première variante de ce troisième mode de réalisation, l'épitaxie formant les régions d'extension 308 peut être stoppée dès que les portions de semi-conducteur formées par cette épitaxie relient les nanofils 114 aux portions restantes 304 qui se trouvent en regard des nanofils 114. Dans cette variante représentée sur la figure 3E, l'épitaxie est mise en œuvre telle que les régions 308 formées remplissent partiellement l'espace libéré par la gravure des parties des couches 106, 108 précédemment recouvertes par les espaceurs externes temporaires 301. Des espaces restants se trouvent donc en regard des parties restantes 116 et 302 des couches 106.
Que les régions d'extension remplissent complètement ou partiellement l'espace libéré par la gravure des parties des couches 106, 108 précédemment recouvertes par les espaceurs externes temporaires 301, les espaceurs externes 112 définitifs sont réalisés sur et autour des régions d'extension 308.
Dans le cas de régions d'extension 308 réalisées telles que représentées sur la figure 3E, une partie du matériau des espaceurs externes 112 peut être déposée entre les portions de semi-conducteur formant les régions d'extension 308 . Cette configuration est représentée sur la figure 3F. Il est également possible que le matériau des espaceurs externes 112 soit déposé tel qu'il reste localisé au-dessus des régions d'extension 308. Dans ce cas, des cavités 310 sont présentes entre les régions d'extension 308, permettant l'obtention d'une meilleure isolation électrique. Cette configuration est représentée sur la figure 3G.
Le matériau d'encapsulation 303 est ensuite supprimé, puis les parties restantes 302 issues des couches 106 sont supprimées par gravure. Lors de cette gravure, les portions oxydées 306 protègent le matériau des régions d'extension 308 vis-à-vis des agents de gravure utilisés (figure 3H, qui correspond à la configuration où le matériau des espaceurs externes 112 est présent entre les portions des régions d'extension 308).
En l'absence des cavités 310, les portions oxydées 306 peuvent être supprimées.
Les régions de source et de drain 124 sont ensuite réalisées par épitaxie depuis les surfaces de semi-conducteur des portions 304 (figure 31). Le semi-conducteur des régions de source et de drain est avantageusement du SiGe comprenant une concentration en germanium supérieure ou égale à environ 35 % et dopé par des atomes de bore, ou bien du silicium dopé par des atomes de phosphore.
La réalisation du dispositif 100 est ensuite achevée en déposant le matériau d'encapsulation 126 sur les régions de source et de drain 124, en gravant la grille factice 110, en gravant les portions 116, en réalisant la grille 128, puis en supprimant le matériau d'encapsulation 126 et en formant les contacts électriques 130, 132, comme précédemment décrit pour les précédents modes de réalisation.
Les variantes de réalisation précédemment décrites pour les premier et deuxièmes modes de réalisation peuvent s'appliquer à ce troisième mode de réalisation.

Claims (13)

  1. REVENDICATIONS
    1. Procédé de réalisation d'un dispositif semi-conducteur (100), comportant au moins la mise en œuvre des étapes suivantes :
    a) réalisation, sur un substrat (104), d'un empilement (102) comprenant au moins une première portion (108) de semi-conducteur disposée entre au moins deux deuxièmes portions (106) d'au moins un matériau apte à être gravé sélectivement vis-àvis du semi-conducteur de la première portion (108), la première portion (108) étant apte à former au moins une zone active du dispositif semi-conducteur (100),
    b) réalisation, sur une partie de l'empilement (102), d'espaceurs externes (112, 301) et d'au moins une grille factice (110) disposée entre les espaceurs externes (112, 301),
    c) gravure des deuxièmes portions (106) telle que des parties restantes (116) des deuxièmes portions (106) soient disposées au moins sous la grille factice (110),
    d) oxydation partielle des parties restantes (116) des deuxièmes portions (106) depuis des faces externes des parties restantes (116) des deuxièmes portions (106) révélées par la gravure des deuxièmes portions (106), formant des espaceurs internes (118),
    e) suppression de la grille factice (110) et de parties non oxydées des parties restantes (116) des deuxièmes portions (106) disposées au moins sous la grille factice (110),
    f) réalisation d'une grille (128) entre les espaceurs externes (112) et entre les espaceurs internes (118), recouvrant le canal et apte à être isolée électriquement de régions de source et de drain (124) par les espaceurs externes (112) et les espaceurs internes (118).
  2. 2. Procédé selon la revendication 1, dans lequel :
    - l'étape c) de gravure est mise en œuvre telle que les parties restantes (116) des deuxièmes portions (106) sont également disposées sous les espaceurs externes (112),
    - les espaceurs internes (118) sont disposés au moins partiellement sous les espaceurs externes (112).
  3. 3. Procédé selon l'une des revendications précédentes, comportant en outre, entre les étapes d) et e), la réalisation des régions de source et de drain (124) par épitaxie de semi-conducteur depuis au moins des parties (114) de la première portion de semi-conducteur (108).
  4. 4. Procédé selon l'une des revendications précédentes, dans lequel la mise en œuvre de l'étape c) grave également la première portion de semi-conducteur (108) telle qu'une partie restante (114) de la première portion de semi-conducteur (108) disposée au moins sous la grille factice (110) soit conservée.
  5. 5. Procédé selon l'une des revendications précédentes, dans lequel :
    - l'étape b) est mise en œuvre telle qu'au moins deux grilles factices (110) sont réalisées sur l'empilement (102), chacune des grilles factices (110) étant disposée entre des espaceurs externes (112),
    - l'étape c) est mise en œuvre telle qu'au moins une partie de la première portion de semi-conducteur (108) se trouvant entre les deux grilles factices (110) ne soit pas gravée.
  6. 6. Procédé selon la revendication 1, dans lequel :
    - le procédé comporte en outre, entre les étapes b) et c), la mise en œuvre d'un dépôt d'un matériau de protection (303) recouvrant des parties de l'empilement (102) non recouvertes par la grille factice (110) et par les espaceurs externes (301), puis d'une suppression des espaceurs externes (301), appelés premiers espaceurs externes,
    - la mise en œuvre de l'étape c) grave également des parties de la première portion de semi-conducteur (108) précédemment disposées sous les premiers espaceurs externes (301),
    - la mise en œuvre de l'étape d) réalise également une oxydation partielle de deuxièmes parties restantes (302) des deuxièmes portions (106) recouvertes par le matériau de protection (303) depuis des faces externes des deuxièmes parties restantes (302) des deuxièmes portions (106) révélées par la gravure des deuxièmes portions (106), et comportant en outre, entre les étapes d) et e), la mise en œuvre des étapes suivantes :
    - épitaxie de semi-conducteur au moins entre une première partie (114) de la première portion de semi-conducteur (108) disposée sous la grille factice (110) et des deuxièmes parties (304) de la première portion de semi-conducteur (108) disposées sous le matériau de protection (303), formant des régions d'extension de source et de drain (308), puis
    - réalisation de deuxièmes espaceurs externes (112) au moins sur les régions d'extension de source et de drain (308), puis
    - suppression du matériau de protection (303) et des deuxièmes parties restantes (302) des deuxièmes portions (106), puis
    - réalisation des régions de source et de drain (124) par épitaxie de semi-conducteur depuis au moins les deuxièmes parties (304) de la première portion de semi-conducteur.
  7. 7. Procédé selon la revendication 6, comportant en outre, entre l'étape de suppression du matériau de protection (303) et l'étape de réalisation des régions de source et de drain (124), une étape de suppression d'au moins une partie de portions oxydées (306) issues des deuxièmes portions (106) recouvertes par le matériau de protection (303).
  8. 8. Procédé selon l'une des revendications précédentes, dans lequel l'étape d) d'oxydation réalise également une oxydation partielle de la première portion de semi-conducteur (108), le procédé comportant en outre, entre les étapes d) et e), la mise en œuvre d'une gravure de parties oxydées (120) de la première portion de semiconducteur (108).
  9. 9. Procédé selon l'une des revendications précédentes, dans lequel le matériau des deuxièmes portions (106) est apte à s'oxyder plus rapidement que le semi-conducteur de la première portion (108).
    5 10. Procédé selon la revendication 9, dans lequel le semi-conducteur de la première portion (108) est du silicium ou du SiGe, et le matériau des deuxièmes portions (106) est du SiGe comportant une proportion de germanium supérieure à celle du semi-conducteur de la première portion (108).
  10. 10
  11. 11. Procédé selon l'une des revendications 3 et 6, dans lequel le semiconducteur des régions de source et de drain (124) est du SiGe contraint en compression lorsque le dispositif semi-conducteur (100) correspond à un transistor de type P.
  12. 12. Procédé selon l'une des revendications précédentes, dans lequel
    15 l'empilement (102) comporte plusieurs premières portions (108) de semi-conducteur formant chacune un nanofil (114) disposé entre deux deuxièmes portions (116).
  13. 13. Procédé selon l'une des revendications précédentes, dans lequel le dispositif semi-conducteur (100) comporte au moins un transistor GAA-FET.
    S.60744
    1/11 ► N
    110 112 112 110
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