FR3060838A1 - Procede de realisation d'un dispositif semi-conducteur a canal contraint en compression - Google Patents

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Abstract

Procédé de réalisation d'un dispositif semi-conducteur (100), comportant : a) gravure d'un empilement d'une couche d'un deuxième semi-conducteur cristallin disposée entre un substrat (104) et une couche d'un premier semi-conducteur cristallin, le deuxième semi-conducteur étant différent du premier semi-conducteur et soumis à une contrainte en compression, formant un empilement de nanofils, b) réalisation d'une grille factice et d'espaceurs externes (112), recouvrant une partie de l'empilement de nanofils formée de portions (114) des nanofils, c) gravure de l'empilement de nanofils telle que seule ladite partie de l'empilement soit conservée, d) suppression de la portion du nanofil de deuxième semi-conducteur, e) dépôt, dans un espace formé par cette suppression, d'une portion de matériau sacrificiel, f) réalisation de régions de source et drain (118, 120) et d'espaceurs internes (142), g) suppression de la grille factice et de la portion de matériau sacrificiel, h) réalisation d'une grille (128).

Description

Titulaire(s) : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public, INTERNATIONAL BUSINESS MACHINES CORPORATION.
Demande(s) d’extension
Mandataire(s) : BREVALEX Société à responsabilité limitée.
PROCEDE DE REALISATION D'UN DISPOSITIF COMPRESSION.
SEMI-CONDUCTEUR A CANAL CONTRAINT EN
FR 3 060 838 - A1
13/1 Procédé de réalisation d'un dispositif semi-conducteur (100), comportant:
a) gravure d'un empilement d'une couche d'un deuxième semi-conducteur cristallin disposée entre un substrat (104) et une couche d'un premier semi-conducteur cristallin, le deuxième semi-conducteur étant différent du premier semiconducteur et soumis à une contrainte en compression, formant un empilement de nanofils,
b) réalisation d'une grille factice et d'espaceurs externes (112), recouvrant une partie de l'empilement de nanofils formée de portions (114) des nanofils,
c) gravure de l'empilement de nanofils telle que seule ladite partie de l'empilement soit conservée,
d) suppression de la portion du nanofil de deuxième semi-conducteur,
e) dépôt, dans un espace formé par cette suppression, d'une portion de matériau sacrificiel,
f) réalisation de régions de source et drain (118, 120) et d'espaceurs internes (142),
g) suppression de la grille factice et de la portion de matériau sacrificiel,
h) réalisation d'une grille (128).
Figure FR3060838A1_D0001
Figure FR3060838A1_D0002
i
PROCEDE DE REALISATION D'UN DISPOSITIF SEMI-CONDUCTEUR A CANAL CONTRAINT
EN COMPRESSION
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
L'invention concerne un procédé de réalisation d'un dispositif semiconducteur, tel qu'un transistor GAA-FET (« Gate-AII-Around Field Effect Transistor », ou transistor à effet de champ à grille enrobante), à canal contraint en compression. L'invention concerne également un procédé de réalisation de transistors de type N et P co-intégrés sur un même substrat et comportant des canaux contraints différemment l'un par rapport à l'autre, c'est-à-dire contraint en tension pour le transistor de type N et contraint en compression pour le transistor de type P.
Dans un transistor de type GAA-FET, la grille du transistor est réalisée tout autour du canal telle que le canal soit entouré ou enrobé par la grille. Un tel transistor a pour avantage, par rapport à un transistor MOSFET classique, d'améliorer le contrôle électrostatique du canal par la grille (ce qui permet de réduire les courants de fuite du transistor), notamment lorsque le transistor est totalement déserté (par exemple de type FD-SOI, ou « Fully-Depleted Silicon On Insulator).
Il est connu de réaliser un transistor de type GAA-FET comprenant un empilement de plusieurs nanofils de semi-conducteur formant ensemble le canal du transistor. Cette configuration permet d'obtenir un bon compromis entre le contrôle électrostatique du canal par la grille et le courant de commande nécessaire dans le transistor.
L'ajout d'une contrainte dans le canal du transistor contribue à l'amélioration des performances du transistor. Cette contrainte est de préférence uniaxiale et parallèle à la direction de déplacement des porteurs de charges dans le canal. Une contrainte en compression à laquelle est soumis le canal permet d'améliorer la mobilité des porteurs de charges dans un transistor de type P, tandis qu'une contrainte en tension a un effet bénéfique dans un transistor de type N.
Il est par exemple connu de réaliser un transistor GAA-FET à partir d'un empilement alterné de couches de silicium et de SiGe. Les couches de silicium sont destinées à former les nanofils correspondant au canal du transistor. La première couche de l'empilement comporte du SiGe et est disposée sur un substrat de silicium (bulk ou SOI). Ce SiGe, réalisé par épitaxie à partir du silicium, est contraint en compression de manière bi-axiale en raison de la différence de paramètres de maille entre ces deux matériaux. Par contre, le silicium est relaxé et se trouve dans un état non contraint.
Cet empilement est tout d'abord gravé pour former des nanofils, également appelés nanosheets, dont une partie est destinée à former le canal du transistor. Cette gravure entraîne une relaxation au moins partielle de la contrainte dans les nanofils de SiGe, au moins parallèlement à la largeur de ces nanofils (cette relaxation pouvant également être bi-axiale, c'est-à-dire parallèlement à la longueur et à la largeur des nanofils). Cette relaxation génère une déformation, ou contrainte, en tension dans les couches de silicium, selon la direction parallèle à la largeur des nanofils, créant une légère contrainte en tension selon la direction de transport des charges dans les nanofils de silicium.
Après avoir formé une grille sacrificielle et des espaceurs externes, l'empilement de nanofils de silicium et de SiGe est gravé afin de ne conserver que des portions de ces nanofils qui sont recouvertes par la grille sacrificielle et les espaceurs externes. Des extrémités des portions de SiGe recouvertes par les espaceurs externes sont gravées et les cavités formées par cette gravure sont remplies d'un matériau diélectrique pour former les espaceurs internes. A ce stade du procédé, les canaux de silicium sont soumis à une forte contrainte en tension, d'intensité croissante depuis les extrémités du canal jusqu'à son centre, engendrée par la gravure des nanofils.
Les régions de source et drain sont ensuite formées par épitaxie, puis encapsulées.
La grille sacrificielle est ensuite supprimée puis les portions restantes de SiGe disposées entre les portions de silicium sont supprimées afin de libérer les portions de nanofils de silicium formant le canal du transistor. Les portions de silicium relaxent partiellement mais conservent une contrainte en tension, par exemple de l'ordre de 0,3 GPa au centre du canal.
Cette contrainte en tension est bénéfique pour les transistors de type N mais est problématique pour les transistors de type P pour lesquels une contrainte en compression du canal est recherchée.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un procédé de réalisation permettant, à partir d'un empilement de matériau initial favorable à la réalisation de transistors à canaux contraints en tension tel que décrit précédemment, de réaliser un dispositif semi-conducteur comprenant un canal contraint en compression.
Pour cela, il est proposé un procédé de réalisation d'un dispositif semiconducteur, comportant au moins les étapes suivantes :
a) gravure d'un empilement de couches disposé sur un substrat et comprenant au moins une couche d'un deuxième semi-conducteur cristallin disposée entre le substrat et au moins une couche d'un premier semi-conducteur cristallin et telle que le deuxième semi-conducteur soit différent du premier semi-conducteur et soumis à une contrainte en compression, formant au moins un empilement de nanofils comprenant au moins un nanofil de deuxième semi-conducteur disposé entre le substrat et au moins un nanofil de premier semi-conducteur,
b) réalisation d'au moins une grille factice et d'espaceurs externes entre lesquels est disposée la grille factice, recouvrant au moins une partie de l'empilement de nanofils formée de portions des nanofils des premier et deuxième semi-conducteurs,
c) gravure de l'empilement de nanofils telle que seule ladite partie de l'empilement de nanofils soit conservée,
d) suppression de la portion du nanofil de deuxième semi-conducteur,
e) dépôt, dans au moins un espace formé par la suppression de la portion du nanofil de deuxième semi-conducteur, d'au moins une portion de matériau sacrificiel,
f) réalisation de régions de source et drain et d'espaceurs internes autour de parties de la portion de nanofil de premier semi-conducteur recouvertes par les espaceurs externes,
g) suppression de la grille factice et de la portion de matériau sacrificiel,
h) réalisation d'une grille entre les espaceurs externes et autour de la portion du nanofil de premier semi-conducteur formant un canal.
Dans ce procédé, les gravures mises en œuvre aux étapes a) et c) créent une contrainte en tension uni-axiale importante dans la portion du nanofil de premier semi-conducteur obtenue à l'issue de l'étape c), en raison de la contrainte en compression dans la couche du deuxième semi-conducteur de l'empilement initial. Cela est particulièrement bien adapté pour la réalisation de canaux contraints en tension. Toutefois, grâce à la suppression de la portion du nanofil de deuxième semi-conducteur réalisée ensuite, la portion du nanofil de premier semi-conducteur n'est plus soumise à cette contrainte en tension engendrée par la portion restante du deuxième nanofil et se relaxe pour se retrouver dans un état sensiblement non contraint. Après le dépôt de la portion de matériau sacrificiel dans l'espace formé par la suppression de la portion du nanofil de deuxième semi-conducteur, les étapes f) à h) achèvent la réalisation du dispositif semi-conducteur sans impact sur la contrainte dans la portion du nanofil de premier semi-conducteur destinée à former le canal du dispositif semi-conducteur.
La contrainte en tension uni-axiale créée dans la portion du nanofil de premier semi-conducteur est parallèle à la longueur (plus grande dimension) du nanofil de premier semi-conducteur (et parallèle à la direction de déplacement des porteurs de charges dans le canal destiné à être formé par la portion du nanofil de premier semiconducteur).
Dans l'empilement de couches initial, le deuxième semi-conducteur est soumis à une contrainte en compression dans un plan parallèle à la surface du substrat sur laquelle est disposé l'empilement de couches.
Lorsque le substrat comporte également un semi-conducteur cristallin, la contrainte en compression à laquelle est soumis le deuxième semi-conducteur dans l'empilement de couches peut être due au paramètre de mailles plus important du deuxième semi-conducteur par rapport à celui du semi-conducteur du substrat.
Le premier semi-conducteur peut être similaire à celui du substrat. Plus généralement, le paramètre de maille du premier semi-conducteur peut être similaire à celui du semi-conducteur cristallin du substrat.
En outre, dans l'empilement de couches initial, le deuxième semiconducteur peut être soumis à une contrainte en compression bi-axiale, c'est-à-dire contraint par des forces orientées selon des directions se trouvant dans le plan de la couche de deuxième semi-conducteur et perpendiculaires l'une par rapport à l'autre.
Le terme « nanofil » désigne toute portion de matériau de dimensions nanométriques et de forme allongée, quelle que soit la forme de la section de cette portion. Ainsi, ce terme désigne autant des portions de matériau allongées de section circulaire ou sensiblement circulaire, mais également des portions de matériau en forme de nano-poutres ou de nano-barreaux comportant par exemple une section rectangulaire ou sensiblement rectangulaire.
Les espaceurs internes et externes correspondent aux éléments diélectriques isolant électriquement la grille vis-à-vis des régions de source et de drain du dispositif semi-conducteur. Les espaceurs internes sont disposés dans zones adjacentes aux jonctions, au moins sous la portion du nanofil de premier semi-conducteur. Les espaceurs externes recouvrent au moins une partie des régions d'extension de source et de drain.
De manière avantageuse :
- le premier semi-conducteur peut être du silicium cristallin, et/ou
- le deuxième semi-conducteur peut être du SiGe ayant une proportion de germanium supérieure à environ 50 %, et/ou
- la portion de matériau sacrificiel peut comporter au moins un diélectrique et/ou un semi-conducteur amorphe (par exemple riche en hydrogène).
Par exemple, la portion de matériau sacrificiel peut comporter du S1O2 et/ou du SiGe amorphe et/ou du germanium amorphe et/ou du silicium amorphe et/ou du SiN.
La portion de matériau sacrificiel peut comporter un matériau non contraint ou contraint en tension. Un matériau non contraint correspond à un matériau qui n'est pas soumis à une contrainte en compression ou en tension. Un tel matériau sacrificiel non contraint ou contraint en tension est bien adapté à l'obtention d'une contrainte nulle ou en compression dans le canal du dispositif. Un matériau sacrificiel contraint en tension engendre une contrainte en compression dans le canal dès son dépôt lorsque cette contrainte est intrinsèque au matériau. Si la contrainte en tension est générée dans le matériau sacrificiel après son dépôt, par exemple lors d'un recuit thermique ou une recristallisation, la contrainte en compression est générée dans le canal lors de ce recuit ou de cette recristallisation.
La contrainte en compression dans le canal peut être générée en déposant du silicium amorphe ou du SiGe amorphe, riche en hydrogène, puis en le recristallisant. Cette contrainte est dans ce cas générée par la contraction, ou réduction de volume, du matériau sacrificiel, lors du passage de l'état amorphe à l'état cristallin. Avant le dépôt du silicium amorphe ou du SiGe amorphe, une couche d'oxyde peut être formée au moins autour des canaux pour permettre ensuite le retrait sélectif du matériau sacrificiel.
Lorsque le matériau sacrificiel engendre une contrainte en compression dans le canal, cette contrainte est transférée aux régions de source et de drain qui sont réalisées par épitaxie à partir du semi-conducteur du canal. Ainsi, cette contrainte en compression reste dans les régions de source et de drain même après le retrait ultérieur du matériau sacrificiel.
La couche de deuxième semi-conducteur peut avoir de préférence une épaisseur inférieure à son épaisseur critique de relaxation plastique. Ainsi, l'apparition de défauts dans le canal qui seraient engendrés par une relaxation plastique du matériau de la couche de deuxième semi-conducteur au cours du procédé est évitée. Lorsque le deuxième semi-conducteur est du SiGe, la valeur de cette épaisseur critique de relaxation plastique dépend notamment de la concentration en germanium dans le SiGe.
L'étape f) peut comporter la mise en oeuvre de :
- gravure de parties de la portion de matériau sacrificiel recouvertes par les espaceurs externes, puis
- réalisation des espaceurs internes dans des cavités formées par la suppression desdites parties de la portion de matériau sacrificiel, puis
- réalisation des régions de source et drain.
Selon un mode de réalisation particulier, le procédé peut comporter en outre, entre les étapes g) et h), la mise en oeuvre des étapes suivantes :
- amincissement de la portion du nanofil de premier semi-conducteur,
- épitaxie d'une couche d'un troisième semi-conducteur contraint en compression autour de la portion du nanofil de premier semi-conducteur, de préférence de manière conforme.
En réalisant une telle épitaxie, la contrainte en compression dans le troisième semi-conducteur épitaxié, due par exemple à la différence de paramètres de maille entre le premier semi-conducteur et le troisième semi-conducteur, se retrouve alors dans la portion du nanofil de premier semi-conducteur qui est destinée à former le canal du dispositif semi-conducteur, ce qui permet d'améliorer les performances du dispositif semi-conducteur.
Dans ce cas, le procédé peut comporter en outre, après l'épitaxie de la couche de troisième semi-conducteur et avant l'étape h), la mise en œuvre d'un recuit réalisant une diffusion d'atomes du troisième semi-conducteur au moins dans la portion du nanofil de premier semi-conducteur.
Selon un autre mode de réalisation particulier, le procédé peut comporter en outre, entre les étapes g) et h), la mise en œuvre des étapes suivantes :
- épitaxie d'une couche d'un troisième semi-conducteur contraint en compression autour de la portion du nanofil de premier semi-conducteur,
- recuit réalisant une diffusion d'atomes du troisième semi-conducteur au moins dans la portion du nanofil de premier semi-conducteur,
- amincissement de l'ensemble comprenant la couche de troisième semi-conducteur et la portion du nanofil de premier semi-conducteur.
Les étapes d'amincissement et d'épitaxie peuvent être mises en œuvre telles qu'à l'issue de ces étapes, l'épaisseur de l'ensemble comprenant la couche de troisième semi-conducteur et la portion du nanofil de premier semi-conducteur est sensiblement égale à l'épaisseur de la portion du nanofil de premier semi-conducteur avant la mise en œuvre de ces étapes. Cette caractéristique est obtenue avantageusement lorsque l'amincissement est réalisé avant l'épitaxie du fait que l'épaisseur de semi-conducteur épitaxié est plus facilement contrôlable que l'épaisseur de semi-conducteur supprimé lors de l'amincissement.
La réalisation des régions de source et de drain peut comporter la mise en œuvre d'au moins une épitaxie de SiGe ayant une proportion de germanium comprise entre environ 20 % et 80 %, formant les régions de source et de drain.
De manière avantageuse, la réalisation des régions de source et de drain peut comporter au moins la mise en œuvre d'une première épitaxie depuis au moins la portion du nanofil de premier semi-conducteur, formant une première partie des régions de source et de drain, puis une deuxième épitaxie depuis la première partie des régions de source et de drain, formant une deuxième partie des régions de source et de drain.
Dans ce cas, la première épitaxie peut être mise en œuvre telle que la première partie des régions de source et de drain comporte du semi-conducteur incluant des atomes de carbone. Le fait de réaliser la première partie des régions de source et de drain en incluant des atomes de carbone permet d'éviter ou réduire une diffusion non contrôlée des dopants présents dans les régions de source et de drain depuis ces régions jusque dans le canal lors de l'épitaxie de la deuxième partie des régions de source et de drain.
L'empilement de couches peut comporter plusieurs couches de premier semi-conducteur et plusieurs couches de deuxième semi-conducteur empilées de manière alternée les unes sur les autres, l'empilement de nanofils obtenu à l'issu de l'étape a) comprenant plusieurs nanofils de deuxième semi-conducteur et plusieurs nanofils de premier semi-conducteur.
De manière avantageuse, le dispositif semi-conducteur peut être un transistor GAA-FET de type P. Ainsi, ce procédé permet de réaliser un transistor de type P à partir d'un empilement de couches adapté à la réalisation d'un transistor de type N.
Il est également proposé un procédé de réalisation de transistors de type N et P co-intégrés sur un même substrat, comportant au moins les étapes suivantes :
- mise en oeuvre des étapes a) à c) du procédé de réalisation d'un dispositif semi-conducteur, telles que plusieurs parties restantes de l'empilement de couches recouvertes chacune par une grille factice et par des espaceurs externes forment des premières et deuxièmes structures destinées à former respectivement les transistors de type N et P,
- formation d'au moins un premier matériau d'encapsulation sur les premières structures,
- mise en œuvre des étapes d) à h) du procédé de réalisation d'un dispositif semi-conducteur à partir des deuxièmes structures, formant les transistors de type P,
- suppression du premier matériau d'encapsulation et formation d'au moins un deuxième matériau d'encapsulation sur les transistors de type P,
- réalisation des transistors de type N à partir des premières structures.
Il est également proposé un procédé de réalisation de transistors de type N et P co-intégrés sur un même substrat, comportant au moins les étapes suivantes :
- mise en œuvre des étapes a) à c) du procédé de réalisation d'un dispositif semi-conducteur, telles que plusieurs parties restantes de l'empilement de couches recouvertes chacune par une grille factice et par des espaceurs externes forment des premières et deuxièmes structures destinées à former respectivement les transistors de type N et P,
- formation d'au moins un premier matériau d'encapsulation sur les deuxièmes structures,
- réalisation des transistors de type N à partir des premières structures,
- suppression du premier matériau d'encapsulation et formation d'au moins un deuxième matériau d'encapsulation sur les transistors de type N, ίο
- mise en œuvre des étapes d) à h) du procédé de réalisation d'un dispositif semi-conducteur à partir des deuxièmes structures, formant les transistors de type P.
Il est ainsi proposé un procédé de réalisation de transistors de type N et P permettant d'obtenir à la fois une contrainte en tension dans les canaux des transistors de type N (les gravures mises en œuvre aux étapes a) et c) créent une contrainte en tension uni-axiale importante dans la portion du nanofil de premier semi-conducteur obtenue à l'issue de l'étape c), en raison de la contrainte en compression dans la couche du deuxième semi-conducteur de l'empilement initial) et une contrainte en compression dans les canaux des transistors de type P, conférant ainsi de bonnes performances à tous les transistors réalisés.
La réalisation des transistors de type N peut comporter au moins les étapes suivantes :
- réalisation de régions de source et de drain et d'espaceurs internes autour de parties de la portion de nanofil de premier semi-conducteur recouvertes par les espaceurs externes,
- suppression de la grille factice et de la portion du nanofil de deuxième semi-conducteur,
- réalisation d'une grille entre les espaceurs externes et autour de la portion du nanofil de premier semi-conducteur formant un canal.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
- les figures IA à IL représentent les étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, selon un premier mode de réalisation,
- les figures 2A et 2B représentent une partie des étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, selon un deuxième mode de réalisation,
- les figures 3A et 3B représentent les valeurs de la contrainte obtenue dans la zone active d'un transistor GAA-FET réalisé selon différents procédés, dont le procédé selon l'invention.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère aux figures IA à IL qui représentent les étapes mises en oeuvre pour la réalisation d'un dispositif semi-conducteur 100, correspondant ici à un transistor GAA-FET de type P, selon un premier mode de réalisation.
Le dispositif 100 est réalisé à partir d'un empilement de couches de deux semi-conducteurs cristallins différents disposé sur un substrat 104. Dans le premier mode de réalisation décrit ici, le substrat 104 correspond à un substrat massif, ou « bulk », de semi-conducteur, par exemple de silicium, sur lequel est disposé l'empilement comprenant des premières et deuxièmes couches des deux semiconducteurs différents disposées de manière alternée les unes au-dessus des autres. Chacune des premières couches est destinée à former un nanofil de semi-conducteur du canal du dispositif 100 et est disposée entre deux deuxièmes couches comportant un matériau apte à être gravé sélectivement par rapport à celui des premières couches ainsi que par rapport aux matériaux destinés à être utilisés par la suite pour former une grille factice et des espaceurs externes et internes. Dans le premier mode de réalisation décrit ici, cet empilement comporte trois premières couches ainsi que quatre deuxièmes couches disposées de manière alternée telles que chacune des premières couches soit disposée entre deux deuxièmes couches.
Les matériaux des premières et deuxièmes couches correspondent à des premiers et deuxièmes semi-conducteurs cristallins pouvant être formés par épitaxie sur le substrat 104.
Dans l'exemple décrit ici, le substrat 104 et les premières couches comportent du silicium et les deuxièmes couches comportent du SiGe avec une proportion de germanium par exemple comprise entre environ 30 % (SioyGeoq) et 60 % (Sio,4Geo,6).
En variante, le substrat utilisé peut correspondre à un substrat SOI (silicium sur isolant), avec dans ce cas la couche superficielle, ou couche mince, du substrat SOI qui peut former l'une des deuxièmes couches de l'empilement (lorsque les deuxièmes couches comportent du SiGe, un enrichissement de Ge est réalisé dans le silicium de la couche superficielle afin de transformer ce silicium en SiGe).
De manière avantageuse, le substrat 104 et les première et deuxièmes couches de l'empilement sont adaptées pour réaliser des transistors de type P tels que le dispositif 100, mais également des transistors de type N. Ainsi, afin de conférer une contrainte en tension importante dans les canaux des transistors de type N, la concentration en germanium dans le SiGe des deuxièmes couches est avantageusement supérieure ou égale à environ 50 %, voire supérieure ou égale à environ 60 %. Autrement dit, le matériau des deuxièmes couches est avantageusement du SixGei-x avec X < 0,5 ou X < 0,4.
Chacune des premières et deuxièmes couches a par exemple une épaisseur comprise entre environ 5 nm et 9 nm. Toutefois, l'épaisseur de chacune des deuxièmes couches est choisie telle qu'elle soit inférieure à son épaisseur critique de relaxation plastique, afin d'éviter une perte de contrainte et une création de défauts dans les canaux des transistors. Cette épaisseur critique de relaxation plastique correspond à l'épaisseur de matériau au-delà de laquelle l'énergie élastique accumulée est suffisante pour que des dislocations se forment et dépend notamment, dans le cas d'une couche de
SiGe, de la concentration en germanium du SiGe. Ainsi, pour une couche de Sio,4Geo,6 formée sur une couche de silicium, l'épaisseur critique de relaxation élastique est égale à environ 10 nm. Des détails concernant la détermination de cette épaisseur critique de relaxation plastique sont donnés par exemple dans le document « Critical thickness for plastic relaxation of SiGe on Si(001) revisited » de J.M. Hartmann et al., J. Appl. Phys. 110, 083529, 2011.
L'empilement de couches comprenant les premières et deuxièmes couches est gravé sous la forme d'une portion allongée telle que représentée sur la figure IA, et formant un empilement 102 de nanofils disposé sur le substrat 104. Lorsque plusieurs dispositifs 100 sont réalisés collectivement à partir du même empilement de couches, plusieurs empilements 102 sont réalisés.
Les portions issues des premières couches forment des premiers nanofils 108 de premier semi-conducteur et les portions issues des deuxièmes couches forment des deuxièmes nanofils 106 de deuxième semi-conducteur. Sur l'exemple de la figure IA, l'empilement 102 comporte trois premiers nanofils 108 chacun disposé entre deux deuxièmes nanofils 106.
La largeur de l'empilement 102, qui correspond à la dimension selon l'axe Y, est égale à la largeur souhaitée des premiers nanofils 108 destinés à la réalisation du canal du dispositif 100.
Une grille factice 110 est ensuite réalisée, par exemple par lithographie et gravure, sur l'empilement 102, à l'emplacement destiné à la future grille du dispositif 100. La grille factice 110 est formée sur des portions des premiers nanofils 108 destinées à former le canal du dispositif 100, et des portions des deuxièmes nanofils 106 entre lesquels se trouvent ces portions des premiers nanofils 108, et recouvre également des flancs latéraux des nanofils 106,108 de l'empilement 102.
Des espaceurs externes 112 sont ensuite réalisés, par exemple par dépôt et gravure, sur l'empilement 102, et contre des flancs latéraux de la grille factice 110. Ces espaceurs externes 112 recouvrent des parties des deuxièmes nanofils 108 destinées à se trouver de part et d'autre des jonctions. La longueur, ou profondeur, de ces espaceurs externes 112 (dimension parallèle à l'axe X représenté sur la figure IA) est par exemple comprise entre environ 3 et 8 nm. Les espaceurs externes 112 sont destinés à isoler la grille vis-à-vis des source et drain.
La grille factice 110 comporte par exemple du silicium amorphe ou polycristallin, et les espaceurs externes 112 comportent par exemple du SiN et/ou du S13N4 et/ou du SiBCN.
Les parties de l'empilement 102 non recouvertes par la grille factice 110 et par les espaceurs externes 112 sont également gravées (figure IB), par exemple lors de la gravure des espaceurs externes 112. Les portions restantes 114 des premiers nanofils 108 sont destinées à former le canal du dispositif 100. Chacune des portions 114 est interposée entre deux portions restantes 116 des deuxièmes nanofils 106. Les portions restantes 114 et 116 correspondent à des nanofils (de longueur inférieure à celle des nanofils initiaux 106,108).
Les portions 116 des nanofils de deuxièmes semi-conducteur sont ensuite gravées sélectivement vis-à-vis des autres matériaux en présence, c'est-à-dire visà-vis du premier semi-conducteur des portions 114 (grâce au fait que la concentration en germanium dans le deuxième semi-conducteur est supérieure à celle dans le premier semi-conducteur), du matériau de la grille factice 110 et du matériau des espaceurs externes 112, formant des cavités 136 entre lesquelles se trouvent les portions 114 (figure IC).
Un matériau sacrificiel apte à être gravé sélectivement par rapport aux portions 114, à la grille factice 110, aux espaceurs externes 112, aux futures régions de source et de drain du dispositif 100 et aux futurs espaceurs internes du dispositif 100, est ensuite déposé dans les cavités 136, formant des portions 138 entre lesquelles les portions 114 sont disposées (figure 1D). Le matériau des portions 138 correspond par exemple à un semi-conducteur amorphe tel que du SiGe avec une forte concentration en germanium (par exemple supérieure ou égale à environ 20 %), ou bien du germanium. Par exemple, lorsque les régions de source et de drain du dispositif 100 sont destinées à être réalisées ultérieurement en SiGe, la concentration en germanium dans le SiGe des portions 138 peut être supérieure d'au moins 20 % par rapport à celle du SiGe des régions de source et drain. Dans ce cas, les portions 138 peuvent être formées via un procédé de dépôt sélectif tel que le matériau des portions 138 soit déposé uniquement autour des portions 114.
En variante, le matériau des portions 138 peut être un matériau diélectrique tel que du SiN ou du SiBCN, un tel matériau diélectrique ne pouvant se trouver initialement dans un empilement de couches cristallines formées par épitaxie. Dans ce cas, le matériau diélectrique déposé en dehors des cavités 136 (en raison du dépôt non sélectif qui est mis en œuvre pour former de telles portions 138) est supprimé avant la poursuite du procédé, par exemple via la mise en œuvre directive telle qu'une gravure RIE.
II est également possible de choisir, pour la réalisation des portions 138, un matériau sacrificiel comportant intrinsèquement une contrainte en tension et qui engendre alors, dans les portions 114, une contrainte en compression. Un tel matériau correspond par exemple à du silicium amorphe riche en hydrogène ou du SiGe amorphe riche en hydrogène, ou bien encore du SiN comportant une contrainte en tension. Dans le cas de portions 138 réalisées avec du silicium ou du SiGe, amorphe et riche en hydrogène, une étape de recristallisation de ces semi-conducteurs est mise en œuvre après leur dépôt pour générer une contrainte en compression dans le canal. Cette contrainte est générée par la contraction, ou réduction de volume, lors de la transformation amorphe cristallin. Avant le dépôt du Si ou du SiGe pour former les portions 138, une couche d'oxyde est avantageusement déposée autour des portions 114 pour pouvoir par la suite réaliser un retrait sélectif des portions 138.
Le matériau sacrificiel des portions 138 est donc ici choisi tel qu'il ne correspond pas à un matériau contraint en compression. Ainsi, le matériau sacrificiel des portions 138 correspond soit à un matériau non contraint, ou bien un matériau contraint en tension. Ainsi, en ayant remplacé les portions de SiGe 116 par les portions 138 de matériau non contraint en compression, le silicium des portions 114, qui était fortement contraint en tension en raison de la présence des portions de SiGe 116, se relaxe et la contrainte en tension dans les portions 114 de silicium devient sensiblement nulle (et éventuellement remplacée par une contrainte en compression).
Les parties, ou extrémités, des portions 138 recouvertes par les espaceurs externes 112 sont gravées, formant des cavités 140 entre lesquelles se trouvent les extrémités des portions 114 (figure 1E).
Comme représenté sur la figure 1F, les cavités 140 sont remplies de matériau diélectrique à faible permittivité (inférieure à environ 3,9) formant des espaceurs internes 142.
A ce stade du procédé, contrairement au procédé de l'art antérieur dans lequel les portions de semi-conducteur destinées à former le canal est soumis à une forte contrainte en tension, d'intensité croissante depuis les extrémités du canal jusqu'à son centre, le matériau (silicium) des portions restantes 114 est non contraint ou soumis à une contrainte en tension fortement réduite grâce à la suppression des portions de SiGe 116, ou bien soumis à une contrainte en compression.
Comme représenté sur la figure IG, des régions de source et drain 118, 120 sont ensuite réalisées par épitaxie sur le substrat 104, depuis les extrémités des portions 114 (et du substrat 104 lorsqu'il comporte un semi-conducteur cristallin à partir duquel une épitaxie peut être réalisée). Ces régions source et drain 118, 120 sont réalisées avec une ou plusieurs couches ayant un dopage in-situ de manière à obtenir une bonne qualité de jonction. Par exemple, le dopage du matériau des régions de source et de drain 118, 120 peut être réalisé avec des atomes dopants de Bore dont la concentration est par exemple comprise entre environ 1018 et 1021 at/cm3. Le matériau des régions de source et de drain 118,120 est ici du SiGe:B.
Dans le premier mode de réalisation décrit ici, les régions de source et de drain 118, 120 comportent du SiGe. La concentration en germanium du SiGe des régions de source et de drain 118, 120 est par exemple comprise entre environ 20 % (Sio,8Geo,2) θΐ 80 %. (SioqGeo.s).
Selon un exemple de réalisation particulier, il est possible que les régions de source et de drain 118, 120 soient obtenues en mettant en oeuvre plusieurs épitaxies, permettant la croissance de matériaux de compositions différentes (par exemple en faisant varier la concentration de germanium entre les épitaxies) et/ou des concentrations de dopants différentes. Par exemple, la réalisation des régions de source et de drain 118, 120 peut comporter la mise en oeuvre d'une première épitaxie de SiGe comportant des atomes de carbone, puis d'une deuxième épitaxie de SiGe ne comportant pas d'atomes de carbone. Ainsi, du fait que l'épitaxie est mise en oeuvre avec un dopage in-situ des régions de source et de drain 118,120 formées, la portion de SiGe comprenant des atomes de carbone formée initialement permet de réduire la diffusion des dopants dans la région de canal du dispositif 100.
Lorsque le matériau du substrat 104 sur lequel est disposé l'empilement est également un matériau cristallin, la surface de ce matériau sert également à la croissance du matériau cristallin des régions de source et de drain 118,120.
Lorsque le matériau des portions 114 est soumis à une contrainte en compression apportée par les portions de matériau sacrificiel 138, cette contrainte en compression se retrouve alors dans les régions de source et de drain 118,120.
Un matériau d'encapsulation 122 est ensuite déposé sur les régions de source et de drain 118,120 (figure 1H) afin de ne pas altérer ces régions lors de la mise en oeuvre des étapes ultérieures.
Comme représenté sur la figure 11, la grille factice 110 est ensuite retirée, révélant les portions 114 et 138.
Une gravure sélective des portions de matériau sacrificiel 138 vis-à-vis des portions 114 des nanofils de premier semi-conducteur, des régions de source et de drain 118,120 et des espaceurs externes 112 est ensuite mise en œuvre afin de libérer les portions 114 destinées à former le canal du dispositif 100. Cette gravure correspond par exemple à une gravure chimique HCI/H2. Cette gravure révèle également, dans l'espace libéré entre les espaceurs externes 112, les espaceurs internes 142.
Une grille 128, comprenant au moins un diélectrique de grille et un matériau conducteur de grille, est ensuite réalisée entre les espaceurs externes 112, à l'emplacement précédemment occupé par la grille factice 110 (figure IK). La grille 128 ainsi réalisée entoure les portions 114 et est isolée électriquement des régions de source et de drain 118,120 par les espaceurs internes 142 et les espaceurs externes 112.
Ainsi, les espaceurs internes 142 permettent de réduire les effets capacitifs entre la grille 128 et les régions de source et de drain 118,120.
Le dispositif 100 est achevé en supprimant partiellement le matériau d'encapsulation 122, formant des accès pour atteindre la grille, la source et le drain, et en formant des contacts électriques 130, 132 et 134 sur les régions de source et de drain 118, 120 et sur la grille 128 (figure IL).
Le transistor GAA-FET de type P 100 obtenu comporte donc un canal formé par les nanofils correspondant aux portions 114 qui comprennent du silicium non contraint en tension ou très faiblement contraint en tension, ou encore contraint en compression, grâce au remplacement du SiGe initial contraint en compression par le matériau sacrificiel des portions 138 réalisé au cours du procédé.
Lorsque le matériau sacrificiel des portions 138 est du semi-conducteur, une étape d'épitaxie à partir de ce semi-conducteur peut être mise en œuvre avant l'épitaxie formant les régions de source et de drain 118, 120. Dans ce cas, les régions de source et de drain peuvent comporter un semi-conducteur différent de celui épitaxié précédemment, par exemple du SiGe si du Si amorphe est utilisé précédemment pour former les portions 138, ou du Si ou SiGe comprenant moins de Ge que celui des portions 138 lorsque les portions 138 comportent du SiGe.
La réalisation du transistor GAA-FET de type P 100 selon un deuxième mode de réalisation est maintenant décrite en lien avec les figures 2A et 2B.
Les étapes précédemment décrites en lien avec les figures IA à IJ sont tout d'abord mises en œuvre. A l'issue de ces étapes, le silicium des portions restantes 114 est relaxé et non contraint. Les étapes qui sont ensuite mises en œuvre et décrites cidessous en lien avec les figures 2A et 2B permettent de conférer une importante contrainte en compression au semi-conducteur du canal du transistor 100.
Pour cela, les portions 114 sont amincies, par exemple d'au moins une épaisseur comprise entre environ 1 nm et 3 nm par bord, afin d'exposer des parties 124 issues des portions 114 et se trouvant dans les régions d'extension des source et drain (parties du premier semi-conducteur entourées par les espaceurs externes 112) et qui sont disposées entre les espaceurs internes 142 (figure 2A). Cet amincissement peut être obtenu en mettant en œuvre une oxydation du premier semi-conducteur des portions 114 puis une gravure du semi-conducteur oxydé. Ces étapes peuvent être mises en œuvre simultanément, ou au cours d'un même ensemble d'étapes, aux étapes d'oxydation et gravure formant les espaceurs internes 142.
Une épitaxie d'un troisième semi-conducteur, par exemple un semiconducteur lll-V tel que du SiGe ou du germanium, est ensuite mise en oeuvre sur les portions 114 amincies (figure 2B). Les couches 126 formées par cette épitaxie conforme (c'est-à-dire formant des couches d'épaisseurs égales sur tous les côtés des portions 114) entourent les parties des portions 114 destinées à former le canal. De manière avantageuse, l'épaisseur de la couche 126 épitaxiée est sensiblement égale à l'épaisseur du semi-conducteur gravé lors du précédent amincissement. Ainsi, les bords extérieurs de la couche 126 sont alignés avec les interfaces initiales (avant amincissement) entre les espaceurs internes 142 et les portions 114. Le SiGe des couches 126 épitaxiées sur les portions 114 comporte une concentration en germanium comprise entre environ 20 % et 100 %, et avantageusement une concentration en germanium comprise entre environ 20 % et 80 % lorsque cette épitaxie est suivie de la mise en œuvre d'un recuit thermique, ou environ 30 % et 40 % en l'absence de ce recuit thermique.
Du fait que le silicium des portions 114 ait été précédemment relaxé grâce au remplacement des portions 116 par les portions de matériau sacrificiel 138, cette épitaxie de SiGe autour des portions 114 engendre une importante contrainte en compression du silicium des portions 114, ce qui permet la réalisation de transistors de type P à hautes performances. A ce stade du procédé, le canal du transistor 100 est donc formé par les portions de silicium 114 et par les couches de SiGe 126.
De manière optionnelle, un recuit thermique peut ensuite être mis en œuvre de manière à diffuser le troisième semi-conducteur des couches 126 dans le silicium des portions 114 afin d'obtenir un matériau plus homogène, correspondant à du SiGe fortement contraint en compression et formant le canal du dispositif 100. Ce recuit peut également modifier le semi-conducteur se trouvant dans les régions d'extension de source et de drain (portions de semi-conducteur issues des couches 108 et se trouvant entre les espaceurs internes 142) en raison de la migration du germanium pouvant provenir des couches 126 ou bien des régions de source et de drain 118,120, permettant l'obtention d'un matériau plus homogène également dans les régions d'extension de source et drain. Les paramètres de mise en œuvre du recuit sont choisis également tels que la migration des dopants des source et drain vers le canal soit limitée le plus possible.
Le procédé est ensuite achevé comme précédemment décrit pour le premier mode de réalisation, c'est-à-dire en mettant en œuvre les étapes précédemment décrites en lien avec les figures 1K et IL.
L'utilisation d'un matériau sacrificiel contraint en compression pour la réalisation des portions 138 qui a été précédemment décrite en lien avec le premier mode de réalisation peut également s'appliquer pour ce deuxième mode de réalisation.
Un troisième mode de réalisation du transistor GAA-FET de type P 100 est maintenant décrit.
Les étapes précédemment décrites en lien avec les figures IA à IJ sont tout d'abord mises en œuvre. A l'issue de ces étapes, le silicium des portions 114 est non contraint en tension. Comme dans le deuxième mode de réalisation, les étapes qui sont ensuite mises en œuvre et décrites ci-dessous permettent de conférer une importante contrainte en compression au semi-conducteur du canal du transistor 100.
Contrairement au deuxième mode de réalisation dans lequel les portions restantes 114 sont amincies avant de réaliser une épitaxie sur les portions 114 amincies, le procédé selon le troisième mode de réalisation comporte d'abord la mise en œuvre d'une épitaxie d'un troisième semi-conducteur, tel que du SiGe, sur les portions 114. Les couches du troisième semi-conducteur épitaxiées entourent chaque portion 114. Le SiGe épitaxié comporte une concentration en germanium comprise entre environ 20% et 100 % (c'est-à-dire correspond à du germanium dans le cas d'une concentration égale à 100 %). Le SiGe épitaxié peut être amorphe. L'épaisseur des couches de SiGe épitaxiées est de préférence inférieure à environ la moitié de la distance séparant deux portions 114 voisines.
Un recuit thermique est ensuite mis en œuvre afin de diffuser le germanium depuis les couches de SiGe épitaxiées vers le silicium des portions 114. Comme dans le deuxième mode de réalisation, ce recuit peut également modifier le semiconducteur se trouvant dans les régions d'extension de source et de drain (portions de semi-conducteur issues des couches du premier semi-conducteur et se trouvant entre les espaceurs internes 142) en raison de la migration du germanium pouvant provenir des couches de SiGe épitaxiées ou bien des régions de source et de drain 118, 120, permettant l'obtention d'un matériau plus homogène également dans les régions d'extension de source et drain.
Un amincissement de l'ensemble formé par le recuit des portions 114 et des couches 126 est ensuite réalisé afin d'obtenir des nanofils ayant l'épaisseur souhaitée. Cet amincissement peut être obtenu en mettant en oeuvre une oxydation du semi-conducteur de cet ensemble, puis une gravure du semi-conducteur oxydé.
De manière avantageuse, l'épaisseur des nanofils après amincissement est sensiblement égale à l'épaisseur initiale des portions 114.
Le procédé est alors achevé comme décrit précédemment pour le deuxième mode de réalisation.
L'utilisation d'un matériau sacrificiel contraint en compression pour la réalisation des portions 138 qui a été précédemment décrite en lien avec le premier mode de réalisation peut également s'appliquer pour ce troisième mode de réalisation.
La courbe 10 visible sur la figure 3A représente la contrainte au sein des différentes régions (la partie référencée 50 correspond à la source, celle référencée 52 correspond à la région d'extension se trouvant entre la source et le canal, celle référencée 54 correspond au canal, celle référencée 56 correspond à la région d'extension se trouvant entre le drain et le canal, et celle référencée 58 correspond au drain) d'un transistor GAA-FET réalisé avec un procédé semblable au deuxième mode de réalisation précédemment décrit, dans lequel un recuit thermique est mis en œuvre afin de diffuser le germanium des couches 126 dans les portions 114 de silicium, mais dans lequel les portions de SiGe 116 ne sont pas remplacées par les portions 138 de matériau sacrificiel (étapes des figures IC et 1D non mises en œuvre). A titre de comparaison, la courbe référencée 12 représente la contrainte au sein des différentes régions du transistor GAA-FET réalisé avec un procédé selon le deuxième mode de réalisation, dans lequel un recuit thermique est mis en œuvre afin de diffuser le germanium des couches 126 dans les portions 114 et dans lequel les portions de SiGe 116 sont bien remplacées par les portions de matériau sacrificiel 138. Il est clairement visible sur la figure 3A que le remplacement des portions de SiGe 116 par les portions de matériau sacrificiel 138 permet d'augmenter la contrainte en compression dans la zone active du transistor 100, et notamment dans le canal.
De manière analogue, la courbe 14 visible sur la figure 3B représente la contrainte au sein des différentes régions d'un transistor GAA-FET réalisé avec un procédé semblable au deuxième mode de réalisation précédemment décrit, mais dans lequel aucun recuit thermique n'est mis en œuvre afin de diffuser le germanium des couches 126 dans les portions restantes 114 de silicium, et dans lequel les portions de SiGe 116 ne sont pas remplacées par les portions 138 de matériau sacrificiel. La courbe référencée 16 représente la contrainte au sein des différentes régions du transistor GAAFET réalisé avec un procédé selon le deuxième mode de réalisation, dans lequel aucun recuit thermique n'est mis en œuvre afin de diffuser le germanium des couches 126 dans les portions 114 mais dans lequel les portions de SiGe 116 sont bien remplacées par les portions de matériau sacrificiel 138. Là encore, il est clairement visible sur la figure 3B que le remplacement des portions de SiGe 116 permet d'augmenter la contrainte en compression dans la zone active du transistor 100, et notamment dans le canal.
Les courbes 10 - 16 des figures 3A et 3B montrent que le remplacement des portions de SiGe 116 par les portions 138 de matériau sacrificiel permettent, qu'un recuit thermique soit ou non mis en œuvre pour diffuser le germanium dans les nanofils de silicium, d'obtenir une augmentation de la contrainte en compression dans le canal du transistor de l'ordre de 50 %.
Les valeurs représentées sur les figures 3A et 3B s'appliquent des exemples de réalisation particulier et peuvent changer suivants les caractéristiques des transistors : dimensions, matériaux, etc.
Dans les différents modes de réalisation précédemment décrits, le transistor GAA-FET 100 de type P est réalisé à partir d'un empilement de couches favorable à la réalisation de transistors de type N en raison de l'importante contrainte en tension présente dans les portions de silicium 114 à l'issue des étapes décrites en lien avec les figures IA et IB.
On décrit maintenant la mise en œuvre d'un procédé de réalisation collective de transistors de type N et P co-intégrés sur un même substrat et réalisés à partir du même empilement de couches.
Les étapes précédemment décrites en lien avec les étapes IA et IB sont donc mises en œuvre collectivement pour l'ensemble des transistors de type N et P destinés à être réalisés.
Ensuite, les structures obtenues destinées à former les transistors de type N sont protégées via un dépôt d'un ou plusieurs matériaux d'encapsulation sur ces structures, et les étapes précédemment décrites en lien avec les figures IC à IL (et éventuellement les étapes supplémentaires spécifiques au deuxième ou troisième mode de réalisation) sont ensuite mises en œuvre pour réaliser les transistors de type P.
Les matériaux d'encapsulation précédemment formés pour protéger les structures destinées à la réalisation des transistors de type N sont alors supprimés, et un ou plusieurs matériaux d'encapsulation sont ensuite formés sur les transistors de type P. Les transistors de type N sont alors réalisés via la mise en œuvre d'étapes analogues (les dopages sont adaptés pour correspondre à ceux des transistors de type N) à celles précédemment décrites en lien avec les figures 1E à IL.
En variante, après avoir mis en œuvre les étapes décrites en lien avec les figures IA et IB, il est possible réaliser les transistors de type N avant ceux de type P, c'est-à-dire de déposer un ou plusieurs matériaux d'encapsulation protégeant les structures destinées à former les transistors de type P, puis de mettre en œuvre les étapes précédemment décrites en lien avec les figures 1E à IL pour former les transistors de type N, puis de supprimer le ou les matériaux d'encapsulation protégeant les structures destinées à former les transistors de type P, puis de protéger les transistors de type N, et enfin achever la réalisation des transistors de type P via la mise en œuvre des étapes des figures IC à IL et éventuellement des étapes supplémentaires de l'un des deuxième et troisième modes de réalisation.

Claims (17)

  1. REVENDICATIONS
    1. Procédé de réalisation d'un dispositif semi-conducteur (100), comportant au moins les étapes suivantes :
    a) gravure d'un empilement de couches disposé sur un substrat (104) et comprenant au moins une couche d'un deuxième semi-conducteur cristallin disposée entre le substrat et au moins une couche d'un premier semi-conducteur cristallin et telle que le deuxième semi-conducteur soit différent du premier semi-conducteur et soumis à une contrainte en compression, formant au moins un empilement (102) de nanofils comprenant au moins un nanofil de deuxième semi-conducteur (106) disposé entre le substrat et au moins un nanofil de premier semi-conducteur (108),
    b) réalisation d'au moins une grille factice (110) et d'espaceurs externes (112) entre lesquels est disposée la grille factice, recouvrant au moins une partie de l'empilement de nanofils formée de portions (114, 116) des nanofils des premier et deuxième semi-conducteurs,
    c) gravure de l'empilement de nanofils telle que seule ladite partie de l'empilement de nanofils soit conservée,
    d) suppression de la portion du nanofil de deuxième semi-conducteur,
    e) dépôt, dans au moins un espace (136) formé par la suppression de la portion du nanofil de deuxième semi-conducteur, d'au moins une portion de matériau sacrificiel (138),
    f) réalisation de régions de source et drain (118, 120) et d'espaceurs internes (142) autour de parties de la portion de nanofil de premier semi-conducteur recouvertes par les espaceurs externes,
    g) suppression de la grille factice et de la portion de matériau sacrificiel,
    h) réalisation d'une grille (128) entre les espaceurs externes et autour de la portion du nanofil de premier semi-conducteur formant un canal.
  2. 2. Procédé selon la revendication 1, dans lequel :
    - le premier semi-conducteur est du silicium, et/ou
    - le deuxième semi-conducteur est du SiGe ayant une proportion de germanium supérieure à environ 50 %, et/ou
    - la portion de matériau sacrificiel (138) comporte au moins un diélectrique et/ou un semi-conducteur amorphe.
  3. 3. Procédé selon l'une des revendications précédentes, dans lequel la portion de matériau sacrificiel (138) comporte un matériau non contraint ou contraint en tension.
  4. 4. Procédé selon l'une des revendications précédentes, dans lequel la couche de deuxième semi-conducteur a une épaisseur inférieure à son épaisseur critique de relaxation plastique.
  5. 5. Procédé selon l'une des revendications précédentes, dans lequel l'étape f) comporte la mise en oeuvre de :
    - gravure de parties de la portion de matériau sacrificiel (138) recouvertes par les espaceurs externes (112), puis
    - réalisation des espaceurs internes (142) dans des cavités (140) formées par la suppression desdites parties de la portion de matériau sacrificiel (138), puis
    - réalisation des régions de source et drain (118,120).
  6. 6. Procédé selon l'une des revendications précédentes, comportant en outre, entre les étapes g) et h), la mise en oeuvre des étapes suivantes :
    - amincissement de la portion (114) du nanofil de premier semiconducteur,
    - épitaxie d'une couche (126) d'un troisième semi-conducteur contraint en compression autour de la portion (114) du nanofil de premier semi-conducteur.
  7. 7. Procédé selon la revendication 6, comportant en outre, après l'épitaxie de la couche (126) de troisième semi-conducteur et avant l'étape h), la mise en œuvre d'un recuit réalisant une diffusion d'atomes du troisième semi-conducteur au moins dans la portion (114) du nanofil de premier semi-conducteur.
  8. 8. Procédé selon l'une des revendications 1 à 5, comportant en outre, entre les étapes g) et h), la mise en œuvre des étapes suivantes :
    - épitaxie d'une couche (126) d'un troisième semi-conducteur contraint en compression autour de la portion (114) du nanofil de premier semi-conducteur,
    - recuit réalisant une diffusion d'atomes du troisième semi-conducteur au moins dans la portion (114) du nanofil de premier semi-conducteur,
    - amincissement de l'ensemble comprenant la couche (126) de troisième semi-conducteur et la portion (114) du nanofil de premier semi-conducteur.
  9. 9. Procédé selon l'une des revendications 6 à 8, dans lequel les étapes d'amincissement et d'épitaxie sont mises en œuvre telles qu'à l'issue de ces étapes, l'épaisseur de l'ensemble comprenant la couche (126) de troisième semi-conducteur et la portion (114) du nanofil de premier semi-conducteur est sensiblement égale à l'épaisseur de la portion (114) du nanofil de premier semi-conducteur avant la mise en œuvre de ces étapes.
  10. 10. Procédé selon l'une des revendications précédentes, dans lequel la réalisation des régions de source et de drain (118, 120) comporte la mise en œuvre d'au moins une épitaxie de SiGe ayant une proportion de germanium comprise entre environ 20 % et 80 %, formant les régions de source et de drain (118,120).
  11. 11. Procédé selon l'une des revendications précédentes, dans lequel la réalisation des régions de source et de drain (118, 120) comporte au moins la mise en œuvre d'une première épitaxie depuis au moins la portion (114) du nanofil de premier semi-conducteur, formant une première partie des régions de source et de drain (118, 120), puis une deuxième épitaxie depuis la première partie des régions de source et de drain (118, 120), formant une deuxième partie des régions de source et de drain (118, 120).
  12. 12. Procédé selon la revendication 11, dans lequel la première épitaxie est mise en oeuvre telle que la première partie des régions de source et de drain (118, 120) comporte du semi-conducteur incluant des atomes de carbone.
  13. 13. Procédé selon l'une des revendications précédentes, dans lequel l'empilement de couches comporte plusieurs couches de premier semi-conducteur et plusieurs couches de deuxième semi-conducteur empilées de manière alternée les unes sur les autres, l'empilement (102) de nanofils obtenu à l'issu de l'étape a) comprenant plusieurs nanofils de deuxième semi-conducteur (106) et plusieurs nanofils de premier semi-conducteur (108).
  14. 14. Procédé selon l'une des revendications précédentes, dans lequel le dispositif semi-conducteur (100) est un transistor GAA-FET de type P.
  15. 15. Procédé de réalisation de transistors (100) de type N et P co-intégrés sur un même substrat (104), comportant au moins les étapes suivantes :
    - mise en oeuvre des étapes a) à c) d'un procédé selon l'une des revendications précédentes, telles que plusieurs parties restantes de l'empilement de couches recouvertes chacune par une grille factice (110) et par des espaceurs externes (112) forment des premières et deuxièmes structures destinées à former respectivement les transistors de type N et P,
    - formation d'au moins un premier matériau d'encapsulation sur les premières structures,
    - mise en œuvre des étapes d) à h) du procédé selon l'une des revendications précédentes à partir des deuxièmes structures, formant les transistors de type P,
    - suppression du premier matériau d'encapsulation et formation d'au moins un deuxième matériau d'encapsulation sur les transistors de type P,
    - réalisation des transistors de type N à partir des premières structures.
  16. 16. Procédé de réalisation de transistors (100) de type N et P co-intégrés sur un même substrat (104), comportant au moins les étapes suivantes :
    - mise en oeuvre des étapes a) à c) d'un procédé selon l'une des revendications 1 à 14, telles que plusieurs parties restantes de l'empilement de couches recouvertes chacune par une grille factice (110) et par des espaceurs externes (112) forment des premières et deuxièmes structures destinées à former respectivement les transistors de type N et P,
    - formation d'au moins un premier matériau d'encapsulation sur les deuxièmes structures,
    - réalisation des transistors de type N à partir des premières structures,
    - suppression du premier matériau d'encapsulation et formation d'au moins un deuxième matériau d'encapsulation sur les transistors de type N,
    - mise en oeuvre des étapes d) à h) du procédé selon l'une des revendications 1 à 14 à partir des deuxièmes structures, formant les transistors de type P.
  17. 17. Procédé selon l'une des revendications 15 et 16, dans lequel la réalisation des transistors de type N comporte au moins les étapes suivantes :
    - réalisation de régions de source et de drain (118, 120) et d'espaceurs internes (142) autour de parties de la portion (114) de nanofil de premier semiconducteur recouvertes par les espaceurs externes (112),
    - suppression de la grille factice (110) et de la portion (116) du nanofil de deuxième semi-conducteur,
    - réalisation d'une grille (128) entre les espaceurs externes (112) et autour de la portion (114) du nanofil de premier semi-conducteur formant un canal.
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