FR3036221A1 - Structure d'interconnexion de cellules memoire jumelles - Google Patents

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Abstract

Mémoire non volatile (MEM1) comprenant des rangées et des colonnes de cellules mémoire (C1,j), les colonnes de cellules mémoire comprenant des paires de cellules mémoire jumelles (C1,j, C2,j1) comprenant une grille de sélection (CSG1,2) commune. Selon l'invention, deux lignes de bit (B1,j, B2,j+1) sont prévues par colonne de cellules mémoire. Les cellules mémoire adjacentes jumelles d'une même colonne ne sont pas reliées à la même ligne de bit tandis que les cellules mémoire adjacentes non jumelles d'une même colonne sont reliées à la même ligne de bit.

Description

STRUCTURE D'INTERCONNEXION DE CELLULES MEMOIRE JUMELLES La figure 1 représente une structure de plan mémoire MAO comprenant des cellules mémoire du type décrit dans la demande US 2013/0228846. Les cellules mémoire M;,;+1 de rang "i" appartiennent à une page physique PG, du plan mémoire et sont reliées à une ligne de mot WL,_1,, et à une ligne de contrôle de grille CGL,. Les cellules mémoire 1\4,4 M,_1,1+1 de rang "i-1" appartiennent à un page physique PG,4 de rang "i-1" du plan mémoire et sont reliées à la ligne de mot WL,_1,, et à une ligne de contrôle de grille CG41. Les cellules mémoire 1\4,4 J de rang "j" sont accessibles en lecture et écriture par l'intermédiaire d'une ligne de bit Bi et les cellules mémoire Mi,i+i, 1,i+1 de rang 1-1" sont accessibles en lecture et écriture par l'intermédiaire d'une ligne de bit Bi 1. Chaque cellule mémoire comporte un transistor à grille flottante (FG), respectivement Tij, Ti_1j+1. Les régions de drain (D) des transistors j sont connectées à la ligne de bit Bi et les bornes de drain des transistors T,J+1, T,_1,i+1 sont connectées à la ligne de bit B1+1. Les grilles de contrôle CG des transistors T1j, sont connectées à la ligne de contrôle de grille CGL, et les grilles de contrôle CG des transistors à grille flottante Ti-u, sont connectées à la ligne de contrôle de grille CGL1-i.
Chaque transistor à grille flottante a sa borne de source (S) reliée à une ligne de source SL par l'intermédiaire d'un transistor de sélection ST. Les transistors de sélection ST des cellules mémoire Mu et M,_10 ont une grille de sélection commune CSG et les deux cellules mémoire sont, de ce fait, dites "jumelles". De même, des cellules mémoire et 1^41-1J+1 sont des cellules mémoire jumelles et leurs transistors de sélection ST ont une grille de sélection commune CSG. Chaque grille de sélection CGS est une grille verticale enterrée dans un substrat dans lequel le plan mémoire MAO est implanté, la ligne de source SL étant également enterrée. Ces grilles de sélection communes CSG de cellules mémoire jumelles, sont connectées à la ligne de mot WLi-i,i.
De telles cellules mémoire peuvent être effacées ou programmées par le canal, c'est-à-dire en portant le substrat à une tension d'effacement positive ou de programmation négative provoquant l'extraction de charges électriques de leurs grilles flottantes ou l'injection de charges électriques dans leurs grilles flottantes, par effet Fowler-Nordheim. Plus particulièrement, l'effacement d'une cellule mémoire est assuré en combinant la tension positive appliquée au substrat à une tension négative appliquée à la grille de contrôle de 3036221 2 son transistor à grille flottante, pendant que la grille de contrôle du transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition d'effacement positive permettant d'éviter qu'elle soit simultanément effacée. De même, la programmation d'une cellule mémoire peut être assurée en combinant une tension négative appliquée à la ligne 5 de bit concernée et au substrat, à une tension positive appliquée à la grille de contrôle de son transistor à grille flottante, pendant que la grille de contrôle du transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition de programmation négative permettant d'éviter qu'elle soit simultanément programmée. La programmation des cellules mémoire peut également être assurée par injection d'électrons chauds, en 10 faisant circuler un courant dans les lignes de bit. Enfin, la lecture d'une cellule mémoire est assurée en appliquant une tension positive à la grille de contrôle CG de son transistor à grille flottante, ainsi qu'une tension positive à la ligne de bit correspondante, pendant que la cellule mémoire jumelle, qui est connectée à la 15 même ligne de bit, reçoit sur sa grille de contrôle une tension d'inhibition de lecture négative permettant d'éviter qu'elle soit simultanément lue (Fig. 9 de la demande précitée). Cette structure classique de plan mémoire comprenant des cellules mémoire jumelles nécessite donc de prévoir un décodeur de ligne de mot capable d'appliquer une tension de ,20 lecture positive à une cellule mémoire devant être lue, tout en appliquant une tension d'inhibition de lecture négative à sa cellule mémoire jumelle. Il pourrait être souhaité de prévoir un perfectionnement de cette structure de plan mémoire et de cellules mémoire jumelles qui permette de lire une cellule mémoire sans application 25 d'une tension négative d'inhibition de lecture à la cellule mémoire jumelle. Des modes de réalisation de l'invention concernent une mémoire non volatile sur substrat semi-conducteur, comprenant des rangées et des colonnes de cellules mémoire, les colonnes de cellules mémoire comprenant des paires de cellules mémoire jumelles 30 comprenant chacune un transistor à gale flottante et un transistor de sélection comprenant une grille de sélection commune au transistor de sélection de la cellule mémoire jumelle, des lignes de bit reliées chacune à des bornes de conduction de transistors à grille flottante d'une même colonne de cellules mémoire, des lignes de contrôle de grille transversales aux lignes de bit, reliées à des grilles de contrôle de transistors à grille flottante d'une même 35 rangée, et deux lignes de bit par colonne de cellules mémoire, et dans laquelle deux cellules mémoire adjacentes jumelles d'une même colonne ne sont pas reliées à la même 3036221 3 ligne de bit tandis que deux cellules mémoire adjacentes non jumelles d'une même colonne sont reliées à la même ligne de bit. Selon un mode de réalisation, la mémoire comprend, pour deux colonnes adjacentes de 5 cellules mémoire, trois lignes de bit agencées et superposées au-dessus d'une première colonne de cellules mémoire sur trois niveaux d'interconnexion différents et une quatrième ligne de bit agencée au-dessus d'une deuxième colonne de cellules mémoire. Selon un mode de réalisation, la mémoire comprend une première ligne de bit alignée sur 10 un premier axe de ligne de bit s'étendant au-dessus d'une première colonne de cellules mémoire, et reliée à des transistors à grille flottante de la première colonne par un premier chemin conducteur comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, une deuxième ligne de bit alignée sur le premier axe de ligne de bit, et reliée à des transistors à grille flottante de la première 15 colonne par un deuxième chemin conducteur comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, une troisième ligne de bit alignée sur le premier axe de ligne de bit, et reliée à des transistors à grille flottante d'une deuxième colonne de cellules mémoire par un troisième chemin conducteur comprenant des vias traversant des couches isolantes et des tronçons de lignes 20 conductrices agencés sur les couches isolantes, et une quatrième ligne de bit alignée sur un deuxième axe de ligne de bit s'étendant au-dessus de la deuxième colonne de cellules mémoire, et reliée à des transistors à grille flottante par un quatrième chemin conducteur comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes.
25 Selon un mode de réalisation, la mémoire comprend des première, deuxième, troisième, quatrième et cinquième couches isolantes, la première ligne de bit s'étend sur la deuxième couche isolante, la deuxième ligne de bit s'étend sur la troisième couche isolante, la troisième ligne de bit s'étend sur la cinquième couche isolante, et la quatrième ligne de bit 30 s'étend sur la cinquième couche isolante. Selon un mode de réalisation, le premier chemin conducteur comprend un via aligné sur le premier axe de ligne de bit, traversant la première couche isolante, un tronçon de ligne conductrice aligné sur le premier axe de ligne de bit, agencé sur la première couche 35 isolante, et un via aligné sur le premier axe de ligne de bit, traversant la deuxième couche isolante.
3036221 4 Selon un mode de réalisation, le deuxième chemin conducteur comprend un via aligné sur le premier axe de ligne de bit, traversant la première couche isolante, un tronçon de ligne conductrice s'étendant du premier axe de ligne de bit jusqu'au deuxième axe de ligne de bit, 5 agencé sur la première couche isolante, un via aligné sur le deuxième axe de ligne de bit, traversant la deuxième couche isolante, un tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante, un via aligné sur le deuxième axe de ligne de bit, traversant une troisième couche isolante, et un tronçon de ligne conductrice s'étendant du deuxième axe de ligne de bit jusqu'au premier axe de ligne 10 de bit, agencé sur la troisième couche isolante. Selon un mode de réalisation, le troisième chemin conducteur comprend un via aligné sur le deuxième axe de ligne de bit, traversant la première couche isolante, un tronçon de ligne conductrice aligné sur le premier axe de ligne de bit, agencé sur la première couche 15 isolante, un via aligné sur le premier axe de ligne de bit, traversant la deuxième couche isolante, un tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante, un via aligné sur le deuxième axe de ligne de bit, traversant la troisième couche isolante, un tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé sur la troisième couche isolante, un via aligné sur le 20 deuxième axe de ligne de bit, traversant la quatrième couche isolante, un tronçon de ligne conductrice s'étendant du deuxième axe de ligne de bit jusqu'au premier axe de ligne de bit, agencé sur la quatrième couche isolante, et un via aligné sur le premier axe de ligne de bit, traversant une cinquième couche isolante.
25 Selon un mode de réalisation, le quatrième chemin conducteur comprend un via aligné sur le deuxième axe de ligne de bit, traversant la première couche isolante, un tronçon de ligne conductrice aligné sur le premier axe de ligne de bit, agencé sur la première couche isolante, un via aligné sur le premier axe de ligne de bit, traversant la deuxième couche isolante, un tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé 30 sur la deuxième couche isolante, un via aligné sur le deuxième axe de ligne de bit, traversant la troisième couche isolante, un tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé sur la troisième couche isolante, un via aligné sur le deuxième axe de ligne de bit, traversant la quatrième couche isolante, un tronçon de ligne conductrice agencé sur la quatrième couche isolante, et un via aligné sur le deuxième axe 35 de ligne de bit, traversant une cinquième couche isolante.
3036221 5 Selon un mode de réalisation, la mémoire comprend des circuits de lecture et un décodeur de colonne configurés pour lire les cellules mémoire d'une même colonne à travers l'une des deux lignes de bit attribuées à la colonne.
5 Des modes de réalisation de l'invention concernent également un procédé de fabrication d'une mémoire non volatile sur substrat semi-conducteur, la mémoire comprenant des paires de cellules mémoire jumelles comprenant chacune un transistor à grille flottante et un transistor de sélection comprenant une grille de sélection commune au transistor de sélection de la cellule mémoire jumelle, le procédé comprenant les étapes consistant à 10 réaliser une première et une deuxième colonnes de cellules mémoire comprenant chacune des paires de cellules mémoire jumelles, réaliser une première ligne de bit alignée sur un premier axe de ligne de bit s'étendant au-dessus de la première colonne de cellules mémoire, et reliée à des transistors à grille flottante de cellules mémoire non jumelles de la première colonne par un premier chemin conducteur comprenant des vias traversant des 15 couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, réaliser une deuxième ligne de bit alignée sur le premier axe de ligne de bit, et reliée à des transistors à grille flottante d'autres cellules mémoire non jumelles de la première colonne par un deuxième chemin conducteur comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, réaliser une 20 troisième ligne de bit alignée sur le premier axe de ligne de bit, et reliée à des transistors à grille flottante de cellules mémoire non jumelles de la deuxième colonne par un troisième chemin conducteur comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, et réaliser une quatrième ligne de bit alignée sur un deuxième axe de ligne de bit s'étendant au-dessus de la deuxième colonne de 25 cellules mémoire, et reliée à des transistors à grille flottante d'autres cellules mémoire non jumelles de la deuxième colonne par un quatrième chemin conducteur comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes.
30 Selon un mode de réalisation, le procédé comprend les étapes consistant à réaliser des première, deuxième, troisième, quatrième et cinquième couches isolantes, réaliser la première ligne de bit sur la deuxième couche isolante, réaliser la deuxième ligne de bit sur la troisième couche isolante, réaliser la troisième ligne de bit sur la cinquième couche isolante, et réaliser la quatrième ligne de bit sur la cinquième couche isolante.
35 3036221 6 Selon un mode de réalisation, des étapes de réalisation du premier chemin conducteur comprennent la réalisation d'un via aligné sur le premier axe de ligne de bit, traversant une première couche isolante, d'un tronçon de ligne conductrice aligné sur le premier axe de ligne de bit, agencé sur la première couche isolante, et d'un via aligné sur le premier axe de 5 ligne de bit, traversant une deuxième couche isolante. Selon un mode de réalisation, des étapes de réalisation du deuxième chemin conducteur comprennent la réalisation d'un via aligné sur le premier axe de ligne de bit, traversant une première couche isolante, d'un tronçon de ligne conductrice s'étendant du premier axe de 10 ligne de bit jusqu'au deuxième axe de ligne de bit, agencé sur la première couche isolante, d'un via aligné sur le deuxième axe de ligne de bit, traversant une deuxième couche isolante, d'un tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante, d'un via aligné sur le deuxième axe de ligne de bit, traversant une troisième couche isolante, et d'un tronçon de ligne conductrice s'étendant du 15 deuxième axe de ligne de bit jusqu'au premier axe de ligne de bit, agencé sur la troisième couche isolante. Selon un mode de réalisation, des étapes de réalisation du troisième chemin conducteur comprennent la réalisation d'un via aligné sur le deuxième axe de ligne de bit, traversant 20 une première couche isolante, d'un tronçon de ligne conductrice aligné sur le premier axe de ligne de bit, agencé sur la première couche isolante, d'un via aligné sur le premier axe de ligne de bit, traversant une deuxième couche isolante, d'un tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante, d'un via aligné sur le deuxième axe de ligne de bit, traversant une troisième couche isolante, d'un 25 tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé sur la troisième couche isolante, d'un via aligné sur le deuxième axe de ligne de bit, traversant une quatrième couche isolante, d'un tronçon de ligne conductrice s'étendant du deuxième axe de ligne de bit jusqu'au premier axe de ligne de bit, agencé sur la quatrième couche isolante, et d'un via aligné sur le premier axe de ligne de bit, traversant une cinquième 30 couche isolante. Selon un mode de réalisation, des étapes de réalisation du quatrième chemin conducteur comprennent la réalisation d'un via aligné sur le deuxième axe de ligne de bit, traversant une première couche isolante, d'un tronçon de ligne conductrice aligné sur le premier axe 35 de ligne de bit, agencé sur la première couche isolante, d'un via aligné sur le premier axe de ligne de bit, traversant une deuxième couche isolante, d'un tronçon de ligne conductrice 3036221 aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante, d'un via aligné sur le deuxième axe de ligne de bit, traversant une troisième couche isolante, d'un tronçon de ligne conductrice aligné sur le deuxième axe de ligne de bit, agencé sur la troisième couche isolante, d'un via aligné sur le deuxième axe de ligne de bit, traversant 5 une quatrième couche isolante, d'un tronçon de ligne conductrice agencé sur la quatrième couche isolante, et d'un via aligné sur le deuxième axe de ligne de bit, traversant une cinquième couche isolante. Des modes de réalisation d'une structure de plan mémoire, de cellules mémoire et d'un 10 procédé de fabrication d'une telle structure de pan mémoire et de cellules mémoire seront décrits dans ce qui suit en se référant à titre non limitatif aux figures jointes parmi lesquelles : - la figure 1 précédemment décrite est le schéma électrique d'une structure classique de plan mémoire et de cellules mémoire jumelles, 15 - la figure 2 est le schéma électrique d'un mode de réalisation d'un plan mémoire comprenant des cellules mémoire jumelles selon l'invention, - les figures 3 à 7 sont des vues de dessus d'un substrat semi-conducteur montrant des étapes d'un procédé de fabrication des cellules mémoire jumelles, - les figures 8A, 9, 10A, 11, 12A, 13, 14A, 15, 16A, 17A sont des vues de dessus du 20 substrat semi-conducteur montrant d'autres étapes du procédé de fabrication des cellules mémoire jumelles, - les figures 8B, 10B, 12B, 14B, 16B, 17B sont des vues en perspective correspondant aux vues de dessus des figures 8A, 10A, 12A, 14A, 16A, 17A, et - la figure 18 est le schéma électrique d'une mémoire comprenant le plan mémoire de la 25 figure 2, La figure 2 est le schéma électrique d'un mode de réalisation d'un plan mémoire MA1 selon l'invention, implanté dans un substrat semi-conducteur. Le plan mémoire comprend des rangées et des colonnes de cellules mémoire, huit cellules mémoire C 1 ,j, C2,j, C3,j, 30 C4,j, Cl ,j+1, C2,j+1, C3,j+1, C4,j+1 étant représentées ici. Chaque cellule mémoire comporte un transistor à grille flottante (FG), respectivement T1,j, T2,j, T3,j, T4,j, T1,j+1, T2,j+1, T3,j+1, T4,j+1, et un transistor de sélection ST dont la borne de drain (D) est reliée à la borne de source (S) du transistor à grille flottante.
35 Les cellules mémoire C 1 ,j, C2,j, C3,j, C4,j appartiennent à une colonne de rang j et les cellules mémoire Cl ,j+1, C2,j+1, C3,j+1, C4,j+1 appartiennent à une colonne adjacente de 3036221 8 rang j+1. Les cellules mémoire C1,j, Cl,j+1 appartiennent à une première rangée de cellules mémoire, ou page physique PG1, et leurs transistors à grille flottante T1,j, T1,j+1 ont des grilles de contrôle CG1 connectées à une ligne de contrôle de grille commune CGL1. Les cellules mémoire C2,j, C2,j+1 appartiennent à une deuxième rangée de cellules 5 mémoire, ou page physique PG2, et leurs transistors à grille flottante T2,j, T2,j+1 ont des grilles de contrôle CG2 connectées à une ligne de contrôle de grille commune CGL2. Les cellules mémoire C3,j, C3,j+1 appartiennent à une troisième rangée de cellules mémoire, ou page physique PG3, et leurs transistors à grille flottante T3,j, T3,j+1 ont des grilles de contrôle CG3 connectées à une ligne de contrôle de grille commune CGL3. Les cellules 10 mémoire C4,j, C4,j+1 appartiennent à une quatrième rangée de cellules mémoire, ou page physique PG4, et leurs transistors à grille flottante T4,j, T4,j+1 ont des grilles de contrôle CG4 connectées à une ligne de contrôle de grille commune CGL4. Dans la colonne de rang j, les cellules mémoire Cl,j, C2,j sont des cellules mémoire 15 jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG1,2 reliée à une ligne de mot commune WL1,2. De même, les cellules mémoire C3,j, C4,j sont des cellules mémoire jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG3,4 reliée à une ligne de mot commune WL3,4. Dans la colonne de rang j+1, les cellules mémoire Cl,j+1, C2,j+1 sont des cellules mémoire 20 jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG1,2 reliée à la ligne de mot WL1,2. Les cellules mémoire C3,j+1, C4,j+1 sont des cellules mémoire jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG3,4 reliée à la ligne de mot commune WL3,4. Les grilles de sélection communes CSG1,2 ou CSG3,4 des paires de cellules mémoire jumelles sont des 25 grilles verticales enterrées réalisées sous forme de tranchées conductrices pratiquées dans le substrat, et les bornes de source (S) des transistors de sélection ST sont reliées à un plan de source enterré SL, s'étendant sous de la région du substrat où les cellules mémoire sont implantées.
30 Selon un premier aspect de l'invention, le plan mémoire MA1 comprend deux lignes de bit par colonne de cellules mémoire. Ainsi, deux lignes de bit BI,j, B2,j sont attribuées aux cellules mémoire de la colonne de rang j, et deux lignes de bit Bl,j+1, B2,j+1 sont attribuées aux cellules mémoire de la colonne de rang j+1. Toujours selon cet aspect de l'invention, deux cellules mémoire jumelles sont reliées à des lignes de bit différentes 35 parmi les deux lignes de bit attribuées à la colonne dans laquelle elles se trouvent, tandis 3036221 9 que deux cellules mémoire adjacentes mais non jumelles sont reliées à la même ligne de bit. Ainsi, dans la colonne de rang j : 5 - la borne de drain (D) du transistor à grille flottante T1,j est reliée à la ligne de bit Bl,j par l'intermédiaire d'un chemin conducteur 1A, - la borne de drain du transistor à grille flottante T2,j est reliée à la ligne de bit B2,j par l'intermédiaire d'un chemin conducteur 23B, - la borne de drain du transistor à grille flottante T3,j est reliée à la ligne de bit B2,j par 10 l'intermédiaire du chemin conducteur 23B (la cellule mémoire C2,j étant adjacente mais non jumelle à la cellule mémoire C3,j), et - la borne de drain du transistor à grille flottante T4,j est reliée à la ligne de bit B 1 ,j par l'intermédiaire d'un chemin conducteur 4A.
15 Dans la colonne de rang j+1 : - la borne de drain du transistor à grille flottante Ti,j+1 est reliée à la ligne de bit B 1,j+1 par l'intermédiaire d'un chemin conducteur 1C, - la borne de drain du transistor à grille flottante T2,j+1 est reliée à la ligne de bit B2,j+1 par l'intermédiaire d'un chemin conducteur 23D, 20 - la borne de drain du transistor à grille flottante T3,j+1 est reliée à la ligne de bit B2,j+1 par l'intermédiaire du chemin conducteur 23D (la cellule mémoire C2,j+1 étant adjacente mais non jumelle à la cellule mémoire C3,j+1), et - la borne de drain du transistor à grille flottante T4,j+1 est reliée à la ligne de bit Bl,j+1 par l'intermédiaire d'un chemin conducteur 4C.
25 Chaque cellule mémoire peut être ainsi lue indépendamment de sa cellule mémoire jumelle au moyen de la ligne de bit à laquelle elle est reliée et à laquelle sa cellule mémoire jumelle n'est pas reliée. Par exemple, après sélection des cellules mémoire jumelles C1 ,j, C2,j au moyen d'une tension de sélection appliquée à la ligne de mot WL1,2, et après avoir 30 appliqué une tension de lecture à ligne de contrôle de grille CGL1, la cellule mémoire Cl ,j peut être lue par l'intermédiaire de la ligne de bit Bl,j sans qu'il soit nécessaire d'appliquer une tension négative d'inhibition de lecture à la ligne de contrôle de grille CGL2 de la cellule mémoire jumelle C2,j puisque cette cellule mémoire n'est pas reliée à la ligne de bit Bl,j mais à la ligne de bit B2,j.
35 3036221 10 La prévision de telles cellules mémoire jumelles ayant une grille de sélection commune enterrée offre l'avantage de réduire considérablement la surface de semi-conducteur occupée par celles-ci, de sorte que la distance minimale entre deux colonnes de cellules mémoire n'est plus déterminée par les contraintes de leur procédé de fabrication mais par 5 les contraintes du procédé de fabrication des lignes de bit. Ainsi, ce sont les lignes de bit et les tolérances de leur procédé de fabrication qui imposent la distance entre deux colonnes de cellules mémoire et détermine donc, de façon générale, l'encombrement du plan mémo ire.
10 Plus particulièrement, les lignes de bit sont réalisées sous forme de pistes conductrices agencées côte-à-côte sur une couche électriquement isolante déposée sur les cellules mémoire, et sont reliées à celles-ci par des contacts électriques verticaux appelés "vias" traversant la couche isolante. La distance entre deux pistes conductrices et la largeur minimale d'une piste conductrice sont des paramètres imposés par les tolérances du 15 procédé de fabrication (pour éviter les courts-circuits entre lignes de bit adjacentes) et déterminent la largeur minimale des colonnes de cellules mémoire. A titre d'exemple, avec la filière microélectronique dite "90 nanomètres" (largeur de canal d'un transistor), une ligne de bit réalisée sous la forme d'une piste conductrice en aluminium peut typiquement présenter une largeur de l'ordre de 120 nm et la distance minimale entre deux lignes de bit 20 est de l'ordre de 120 nm, de sorte que la largeur minimale d'une colonne de cellules mémoire est typiquement de l'ordre de 240 nm. Avec un procédé de fabrication classique, la prévision de deux lignes de bit par colonne de cellules mémoire implique donc de doubler la largeur de chaque colonne de cellules 25 mémoire, ce qui n'est pas acceptable malgré l'avantage qu'offrent les deux lignes de bit en termes de simplification du processus de lecture des cellules mémoire. Ainsi, un deuxième aspect de l'invention se rapporte à un procédé de fabrication du plan mémoire MA1 permettant de réaliser deux lignes de bit par colonne sans augmenter la 30 largeur des colonnes de cellules mémoire. Un mode de réalisation de ce procédé sera décrit dans ce qui suit en prenant comme exemple la réalisation des huit cellules mémoire C 1,j à C4,j+1 de la figure 2 et des quatre lignes de bit correspondantes B 1,j à B2,j+1. Plus particulièrement, des étapes de 35 fabrication de ces cellules mémoire seront décrites en relation avec les figures 3 à 7 et des 3036221 11 étapes de fabrication des lignes de bit B 1 ,j à, B2,j+1 seront décrites en relation avec les figures 8A à 17B. La figure 3 montre une étape préliminaire de formation, dans un substrat semi-conducteur 5 PW, de trois tranchées d'isolation longitudinales STIO, ST1, ST2 de type STI ("Shallow Trench Insolation") qui délimitent deux bandes de substrat S1, S2 dans lesquelles les cellules mémoire vont être réalisées. Cette étape est précédée d'une étape d'implantation dans le substrat d'une couche enterrée dopée formant un plan de source SL (non visible sur la figure) ou d'implantation de plusieurs lignes de source SL interconnectées. Un plan de 10 source est généralement préféré à des lignes de source s'il est prévu d'effacer les cellules mémoire par injection d'électrons chauds. Au cours d'une étape illustrée sur la figure 4, deux tranchées conductrices sont formées transversalement aux bandes de substrat Si, S2, par gravure du substrat, dépôt d'une 15 couche diélectrique (non visible) puis dépôt d'une couche de polysilicium PO (silicium polycristallin) et gravure de celle-ci jusqu'à ce qu'il ne reste que les tranchées conductrices P0. Chaque tranchée conductrice est destinée à former à la fois la ligne de mot WL1,2, WL2,3 et les grilles de sélection CSG des transistors de sélection ST des cellules mémoire.
20 Au cours d'une étape illustrée sur la figure 5, une couche de diélectrique tunnel Dl est déposée sur le substrat PW, puis deux bandes de polysilicium Pl, destinées à former des grilles flottantes FG, sont formées sur la couche Dl au-dessus des bandes de substrat S1, S2 par gravure d'une couche de polysilicium.
25 Au cours d'une étape dont le résultat est illustré sur la figure 6, une couche de diélectrique D2 est déposée sur le substrat et sur les bandes de polysilicium Pl, puis une couche de polysilicium est déposée sur la couche D2. La couche de polysilicium est ensuite gravée avec la couche D2 et les bandes Pl pour obtenir des bandes transversales de polysilicium P2 recouvrant des portions de bandes résiduelles Pl. Les bandes P2 sont destinées à former 30 les lignes de contrôle de grille CG1, CG2, CG3, CG4 des transistors à grille flottante et les portions de bandes Pl sont destinées à former des grilles flottantes FG. Au cours d'une étape illustrée sur la figure 7, les bandes de substrat Si, S2 sont dopées par implantation de dopants auto-alignée sur les lignes de contrôle de grille CGL1 à CGL4.
35 Cette étape fait apparaître les régions de drain (D) des transistors de sélection ST et les 3036221 12 régions de drain (D) et de source (S) des transistors à grille flottante T1,j à T4,j+1, et plus particulièrement : - une région de drain D(T1,j) du transistor T1,j, - une région de drain commune D(T2,j, T3,j) des transistors T2,j, T3,j, 5 - une région de drain D(T4,j) du transistor T4,j, - une région de drain D(T1,j+1) du transistor T1,j+l, - une région de drain commune D(T2,j+1, T3,j+1) des transistors T2,j+1, T3,j+1, et - une région de drain D(T4,j+1) du transistor T4,j.
10 Les régions des lignes de contrôle de grille CGL1 à CGL4 s'étendant entre ces régions de drain et de source forment les grilles de contrôle CG1 à CG4 des transistors à grille flottante, et les portions de bandes P1 s'étendant sous les grilles de contrôle CG1 à CG4 forment les grilles flottantes FG des transistors. Les tranchées conductrices PO forment les lignes de mot WL1,2, WL2,3 et les grilles de sélection CSG des transistors de sélection ST 15 des cellules mémoire. Il sera noté que la portion de plan mémoire en cours de réalisation, telle que montrée sur la figure 7, forme ici une "brique de base" du plan mémoire, à savoir la plus petite unité permettant de mettre en oeuvre le procédé de fabrication de lignes de bit qui va être décrit.
20 Cette brique de base est en pratique réalisée conjointement à d'autres briques de base qui s'étendent sur les côtés droit et gauche, au-dessus et au-dessous (dans le plan de la figure 7) de la brique de base. Ainsi, les régions de drains D(T2,j, T3,j) et D(T2,j+1, T3,j+1) ne sont pas les seules régions de drains communes à deux transistors à grilles flottante. Chaque région de drain D(T1,j), D(T1,j+1) est également une région de drain commune à un autre 25 transistor à grille flottante appartenant à une brique de base adjacente située au-dessus de la brique de base représentée, et chaque région de drain D(T4,j), D(T4,j+1) est une région de drain commune à un autre transistor à grille flottante appartenant à une brique de base adjacente située au-dessous de la brique de base représentée.
30 Des étapes de réalisation des lignes de bit B 1,j , B 1,j+1, B2,j, B2,j+1 au-dessus de la brique de base seront maintenant décrites en relation avec le tableau 1 figurant en Annexe, qui fait partie intégrante de la description, et en référence aux figures 8A à 17B. Ces étapes comprennent des étapes de dépôt de couches diélectriques, de formation de vias dans les couches diélectriques, puis de formation de tronçons de pistes conductrices sur les couches 35 diélectriques et au-dessus des vias, et ainsi de suite jusqu'à obtention des lignes de bit. Les pistes conductrices peuvent être formées par gravure d'une couche de métal ou par 3036221 13 polissage chimique et mécanique d'une couche de métal ou technique CMP (Chemical Mechanical Polishing). La technique CMP nécessite de réaliser préalablement dans la couche diélectrique support des tranchées correspondant aux pistes conductrices, qui sont ensuite remplies d'un matériau conducteur, par exemple de l'aluminium, par dépôt d'une 5 couche conductrice sur la couche diélectrique. La couche conductrice est ensuite polie jusqu'à ne conserver que les pistes conductrices dans les tranchées. Les références suivantes, choisies en relation avec celles figurant sur la figure 2, seront utilisées : 10 - A = ligne de bit B l,j, - B = ligne de bit B2,j, - C = ligne de bit Bl,j+1, - D = ligne de bit B2,j+1, 15 - lA = chemin conducteur reliant la région de drain du transistor T1,j à la ligne de bit A, - 23B = chemin conducteur entre les régions de drain des transistors T2,j, T3,j à la ligne de bit B, - 4A = chemin conducteur reliant la région de drain du transistor T4,j à la ligne de bit A. 20 - 1C = chemin conducteur reliant la région de drain du transistor T1,j+1 à la ligne de bit C, - 23D = chemin conducteur entre les régions de drain des transistors T2,j+1, T3,j+1 à la ligne de bit D, - 4C = chemin conducteur reliant la région de drain du transistor T4,j+1 à la ligne de bit C. 25 - V1Ax = via de niveau "x" faisant partie du chemin conducteur 1A, - V23Bx = via de niveau "x" faisant partie du chemin conducteur 23B, - V4Ax = via de niveau "x" faisant partie du chemin conducteur 4A. - V1Cx = via de niveau "x" faisant partie du chemin conducteur 1C, - V23Dx = via de niveau "x" faisant partie du chemin conducteur 23D, 30 - V4Cx = via de niveau "x" faisant partie du chemin conducteur 4C. - T1Ax = tronçon de piste de niveau "x" faisant partie du chemin conducteur 1A, - T23Bx = tronçon de piste de niveau "x" faisant partie du chemin conducteur 23B, - T4Ax = tronçon de piste de niveau "x" faisant partie du chemin conducteur 4A, 35 - T1Cx = tronçon de piste de niveau "x" faisant partie du chemin conducteur 1C, - T23Dx = tronçon de piste de niveau "x" faisant partie du chemin conducteur 23D, 3036221 14 - T4Cx = tronçon de piste de niveau "x" faisant partie du chemin conducteur 4C. Au cours d'une étape El illustrée sur la figure 8A, une couche diélectrique IO est déposée sur le substrat, et les vias de niveau 0 mentionnés dans le tableau 1 sont réalisés dans la 5 couche IO. Les emplacements des vias relativement aux régions de drain des transistors à grille flottante sont décrits par le tableau 1, deux éléments figurant dans une même colonne du tableau 1 et dans deux lignes consécutives étant superposés et en contact électrique. Le via VIA° est donc réalisé au-dessus de la région de drain D(T1,j), le via V23B0 réalisé au-dessus de la région de drain D(T2,j, T3,j), le via V4A0 réalisé au-dessus de la région de 10 drain D(T4,j), le via VICO réalisé au-dessus de la région de drain D(T1,j+1) , le via V23D0 réalisé au-dessus de la région de drain D(T2,j+1, T3,j+1) et le via V4C0 réalisé au-dessus de la région de drain D(T4,j+1). Il est à noter que les vias d'extrémité VIAO, VICO et V4A0, VACO de la brique de base sont également des vias d'extrémité de briques de base se trouvant au-dessus et au-dessous de la brique de base représentée, et sont donc partagés 15 avec les briques de bases adjacentes supérieure et inférieure. Comme on le voit sur la figure 8A, les vias sont agencés le long de deux axes de lignes de bit Xj et Xj+1 qui s'étendent respectivement au-dessus de la bande de substrat dopée Si et au-dessus de la bande de substrat dopée S2. Ici, les vias VIAO, V23B0, V4A0 sont alignés 20 sur l'axe de ligne de bit Xj et les vias VICO, V23D0, V4C0 sont alignés sur l'axe de ligne de bit Xj+1. Le tableau 1 comprend des colonnes "Xj" et "Xj+1" qui montrent l'alignement de chaque élément relativement à ces axes, un élément mentionné dans une colonne "Xj" étant aligné sur l'axe Xj et un élément mentionné dans une colonne Xj+1 étant aligné sur l'axe Xj+1.
25 La figure 8B est une vue schématique en perspective et en coupe du substrat montrant les cellules mémoire à ce stade de leur fabrication. On distingue le substrat PW, qui s'étend au-dessus de la couche enterrée dopée SL formant le plan de source, les tranchées d'isolation STIO, ST1, ST2 réalisées dans le substrat PW, les bandes longitudinales de substrat dopé 30 S 1 , S2 formant les régions de drain et de source des transistors à grille flottante et les régions de drain des transistors de sélection, les tranchées conductrices enterrées transversales formant les lignes de mot WL1,2, WL2,3 et les grilles des transistors de sélection des cellules mémoire, les bandes transversales de polysilicium CGL1, CGL2, CGL3, CGL4 formant les lignes de contrôle de grille et les grilles de contrôle des 35 transistors à grille flottante, et les vias VIA°, V23B0, V4A0, VICO, V23D0, V4C0 alignés 3036221 15 sur les axes Xj, Xj+1. La couche diélectrique IO n'est pas représentée dans un souci de visibilité des autres éléments représentés. Au cours d'une étape E2 illustrée sur la figure 9, une couche métallique M1 ("métal 1") est 5 déposée sur la couche diélectrique IO puis est gravée ou est polie chimiquement et mécaniquement pour obtenir les tronçons de pistes conductrices de niveau M1 mentionnés dans le tableau 1. Chaque tronçon de piste conductrice s'étend au-dessus du via de niveau 0 qui est mentionné dans le tableau 1. Le tronçon de piste conductrice T23B1 présente une partie longitudinale alignée sur l'axe Xj et une partie transversale qui rejoint l'axe Xj+1, et 10 réalise ainsi un "saut de routage" de l'axe Xj vers l'axe Xj+1. Le tronçon T23B1 figure donc à la fois dans la colonne "Xj" et dans la colonne "Xj+1" du tableau 1. Au cours d'une étape E3 illustrée sur la figure 10A, une couche diélectrique I1 est déposée sur le substrat et les vias de niveau 1 mentionnés dans le tableau 1 sont réalisés dans la 15 couche Il. Chaque via s'étend au-dessus du tronçon de piste conductrice de niveau M1 qui est mentionné dans le tableau 1. La position du via relativement aux axes Xj, Xj+1, à savoir aligné sur l'axe Xj ou sur l'axe Xj+1 est comme précédemment donnée par le tableau 1 en se référant à la colonne "Xj" ou "Xj+l" dans laquelle le via est mentionné.
20 La figure 10B est une vue schématique en perspective et en coupe du substrat montrant les vias réalisés à l'étape E3 et les tronçons de pistes réalisés à l'étape E2 ainsi que les vias réalisés à l'étape El. Les couches diélectriques IO, Il ne sont pas représentées dans un souci de visibilité des autres éléments représentés.
25 Au cours d'une étape E4 illustrée sur la figure 11, une couche métallique est déposée sur la couche diélectrique I1 puis est gravée ou est polie chimiquement et mécaniquement pour obtenir, les tronçons de pistes conductrices de niveau M2 ("métal 2") mentionnés dans le tableau 1. Chaque tronçon de piste conductrice s'étend au-dessus du via de niveau 1 qui est mentionné dans le tableau 1. Le tronçon de piste conductrice réalisé au-dessus des vias 30 V1A1 et V4A1 forme la ligne de bit Bl,j. La ligne de bit s'étend donc au-delà de la brique de base représentée, sur toute la longueur de la colonne de cellules mémoire. Au cours d'une étape E5 illustrée sur la figure 12A, une couche diélectrique 12 est déposée sur le substrat, et les vias de niveau 2 mentionnés dans le tableau 1 sont réalisés dans la 35 couche 12. Chaque via s'étend au-dessus du tronçon de piste conductrice de niveau M2 qui 3036221 16 est mentionné dans le tableau 1. La position du via relativement aux axes Xj, Xj+1 est comme précédemment donnée par le tableau 1. La figure 12B est une vue schématique en perspective et en coupe du substrat montrant les 5 tronçons de pistes et vias réalisés au cours des étapes E4, E5 ainsi que ceux précédemment réalisés. Les couches diélectriques IO, I1, 12 ne sont pas représentées dans un souci de visibilité des autres éléments représentés. Au cours d'une étape E6 illustrée sur la figure 13, une couche métallique est déposée sur la 10 couche diélectrique 12 puis est gravée ou est polie chimiquement et mécaniquement pour obtenir les tronçons de pistes conductrices de niveau M3 ("métal 3") mentionnés dans le tableau 1. Chaque tronçon de piste conductrice s'étend au-dessus du via de niveau 2 qui est mentionné dans le tableau 1. Le tronçon de piste conductrice réalisé au-dessus du via V23B2 comporte une première section transversale T23B3 qui passe de l'axe Xj+1 à l'axe 15 Xj et une section longitudinale alignée sur l'axe Xj et formant la ligne de bit B2,j. La ligne de bit s'étend donc au-delà de la brique de base représentée, sur toute la longueur de la colonne de cellules mémoire. Au cours d'une étape E7 illustrée sur la figure 14A, une couche diélectrique 13 est déposée 20 sur le substrat, et les vias de niveau 3 mentionnés dans le tableau 1 sont réalisés dans la couche 13. Chaque via s'étend au-dessus du tronçon de piste conductrice de niveau M3 qui est mentionné dans le tableau 1. La position du via relativement aux axes Xj, Xj+1 est comme précédemment donnée par le tableau 1.
25 La figure 14B est une vue schématique en perspective et en coupe du substrat montrant les tronçons de pistes et vias réalisés au cours des étapes E6, E7 ainsi que ceux précédemment réalisés. Les couches diélectriques IO, Il, 12, 13 ne sont pas représentées dans un souci de visibilité des autres éléments représentés.
30 Au cours d'une étape E8 illustrée sur la figure 15, une couche métallique est déposée sur la couche diélectrique 13 puis est gravée ou est polie chimiquement et mécaniquement pour obtenir les tronçons de pistes conductrices de niveau M4 ("métal 4") mentionnés dans le tableau 1. Chaque tronçon de piste conductrice s'étend au-dessus du via de niveau 3 qui est mentionné dans le tableau 1. Les trois tronçons de piste conductrice réalisés ici sont 35 agencés transversalement aux axes Xj, Xj+1 et figurent donc dans les deux colonnes "Xj" et "Xj+1" du tableau 1.
3036221 17 L'étape E8 peut optionnellement comprendre la réalisation de pistes conductrices WLS1,2, WLS3,4 qui traversent le plan mémoire transversalement aux axes Xj, Xj+1 et sont reliées de temps en temps aux lignes de mot WLS1,2, WLS3,4 pour diminuer leur résistance 5 linéique, ces connexions étant en dehors du champ de la figure 15. D'autres pistes conductrices fonctionnelles de ce type, n'intervenant pas dans la connexion des cellules mémoire aux lignes de bit, par exemple des pistes connectées aux lignes de contrôle de grille CGL1 à CGL4, peuvent être réalisées simultanément aux tronçons de pistes visant la connexion des cellules mémoire aux lignes de bit.
10 Au cours d'une étape E9 illustrée sur la figure 16A, une couche diélectrique 14 est déposée sur le substrat, et les vias de niveau 4 mentionnés dans le tableau 1 sont réalisés dans la couche 14. Chaque via s'étend au-dessus du tronçon de piste conductrice de niveau M4 qui est mentionné dans le tableau 1. La position du via relativement aux axes Xj, Xj+1 est 15 comme précédemment donnée par le tableau 1. La figure 16B est une vue schématique en perspective et en coupe du substrat montrant les tronçons de pistes et vias réalisés au cours des étapes E8, E9 ainsi que ceux précédemment réalisés. Les couches diélectriques IO, Il, 12, 13, 14 ne sont pas représentées dans un souci 20 de visibilité des autres éléments représentés. Au cours d'une étape E10 illustrée sur la figure 17A, une couche métallique est déposée sur la couche diélectrique 14 puis est gravée ou est polie chimiquement et mécaniquement pour obtenir les lignes de bit B1 ,j+1, B2,j+1 mentionnés dans le tableau 1. La ligne de bit 25 B1,j+1 est au contact des vias V1C4 et V4C4 et la ligne de bit B2,j+1 est au contact du via V23D4. La figure 17B est une vue schématique en perspective et en coupe du substrat montrant l'ensemble des vias et les tronçons de pistes réalisés. Comme précédemment, les 30 différentes couches diélectriques ne sont pas représentées dans un souci de visibilité des autres éléments représentés. Le tableau 1 montre comment les régions de drain des transistors à grille flottante sont reliées aux lignes de bit par l'intermédiaire de l'ensemble des vias et des tronçons de pistes 35 réalisés. Le tableau 1 ainsi que les figures précédemment décrites montrent également que les lignes de bit B1 ,j, B2,j et B 1 ,j+1 sont superposées, celles-ci étant réalisées 3036221 18 respectivement sur les niveaux M2, M3 et M5 et alignées sur l'axe Xj. Seule la ligne de bit B2,j+1 réalisée sur le niveau M5 est alignée sur l'axe Xj+1. Ce procédé de fabrication permet donc de bénéficier des avantages en termes 5 d'encombrement qu'offrent des cellules mémoire jumelles ayant une grille de sélection verticale enterrée commune (grille de contrôle de leurs transistors de sélection), tout en permettant de lire individuellement les cellules mémoire grâce à la prévision de deux lignes de bit par colonne, et ce sans pénaliser l'encombrement du plan mémoire. Le procédé est susceptible de diverses variantes en ce qui concerne le routage des tronçons de 10 lignes de bit et l'agencement des vias, ainsi que les matériaux employés pour réaliser ces éléments. La figure 18 est le schéma électrique d'un dispositif en circuit intégré DV comprenant le plan mémoire MAl de la figure 2. Le dispositif DV comprend un circuit de contrôle 15 CCT1, un décodeur de ligne de mot RD1, un décodeur de colonne CD1, des amplificateurs de lecture SA en nombre égal au nombre de bits d'un mot à lire dans le plan mémoire, par exemple un mot de huit bits BO-B7, et des verrous de programmation BLT1 pour appliquer des tensions aux lignes de bit B 1 ,j, B2,j, B 1 ,j+1, B2,j+1, en fonction d'un mot DTW à écrire dans la mémoire, par exemple un mot de huit bits BO-B7.
20 Le décodeur de ligne de mot RD1 contrôle les tensions appliquées aux lignes de contrôle de grille CGL1 à GL4 et à la ligne de mot WL1,2, WL2,3 en fonction d'une adresse de poids fort A(n-1)-A(x) d'un mot, ou adresse de ligne. Le décodeur CD1, en combinaison avec les verrous BLT1, contrôle les tensions appliquées aux lignes de bit B 1 ,j, B2,j, 25 B 1,j+1, B2,j+1 en fonction d'une adresse de poids faible A(x-1)-A(0) du mot, ou adresse de colonne, les adresses de ligne et de colonne formant ensemble l'adresse A(n-1)-A0 d'un mot à lire ou à écrire dans le plan mémoire. En mode lecture, le décodeur CD1 relie les amplificateurs de lecture SA aux lignes de bit reliées aux cellules mémoire devant être lues, et les amplificateurs de lecture fournissent le mot DTR.
30 Le circuit CCT1 comprend par exemple une unité centrale CPU, un générateur de 'tension VGEN, et des registres d'adresses et de données. Il exécute des commandes de lecture ou d'écriture, assure le contrôle des décodeurs, la fourniture des tensions nécessaires aux opérations de lecture ou d'écriture (effacement-programmation), la fourniture des adresses 35 de poids fort et de poids faible aux décodeurs, et si nécessaire exécute un programme de rafraîchissement des cellules mémoire.
3036221 19 En raison de la présence de deux lignes de bit par colonne, le décodeur de ligne de mot RD1 est configuré pour pouvoir contrôler distinctement les tensions appliquées aux lignes de contrôle de grille de cellules mémoire jumelles, soit CGL1, CGL2 ou CGL3, CGL3, qui 5 ont ici la même adresse de poids fort A(n-1)-A(x). Ce contrôle distinct des tensions peut être réservé aux opérations d'effacement, pour appliquer une tension positive à ces cellules mémoire situées sur une page qui est jumelle de celle contenant la ou les cellules mémoire en cours d'effacement. En mode lecture, le décodeur peut par contre appliquer la même tension aux lignes de contrôle de grille jumelles voire à toutes les lignes de contrôle de 10 grille du plan mémoire pour limiter les commutations de portes logique et donc limiter la consommation électrique de la mémoire, car la sélection des cellules mémoire en lecture est assurée au moyen des lignes de mot WL. Dans un tel mode de réalisation, le décodeur RD1 reçoit, en sus de l'adresse de poids fort A(n-1)-A(x) d'un mot, le bit de plus faible poids A(0) de l'adresse de poids faible A(x-1)-A(0) du mot. Le décodeur RD2 reçoit 15 également du circuit CCT1 un signal d'information qui lui indique si le décodage d'adresse à effectuer intervient dans le cadre d'une lecture, d'un effacement ou d'une programmation de cellules mémoire. Si le décodage intervient dans le cadre d'un effacement, le décodeur RD1 différencie les deux lignes de contrôle de grille en fonction du bit A(0). Par exemple, le décodeur RD1 sélectionne la ligne de contrôle de grille CGL1 si la ligne de bit B 1 ,j est 20 désignée par l'adresse complète reçue par la mémoire, ou sélectionne la ligne de contrôle de grille CGL2 si la ligne de bit B2,j est désignée par l'adresse complète reçue par la mémoire. Dans une variante équivalente, le décodeur peut recevoir un signal du décodeur de colonne CD1 lui indiquant laquelle des deux lignes de contrôle de grille doit être sélectionnée. L'homme de l'art pourra naturellement prévoir d'autres modes de réalisation 25 du décodeur, visant par exemple à contrôler distinctement les tensions appliquées aux lignes de contrôle de grille de cellules mémoire jumelles en lecture, programmation et effacement.
20 ANNEXE Tableau 1 faisant partie intégrante de la description Chemin conducteur lA 23B 4A 1C 23D 4C Axe de ligne de bit =' Axe Xj Axe Xj+1 1 Axe Xj+1 Axe Xj Axe Xj+1 Axe Xj Axe Xj+1 Axe Xj Axe Xj+1 Axe Xj Axe Xj+1 Axe Xj Région , -- m E-^ , -+' D(T2,j+1, T3,j+1) + de drain '-4 ..- cv E--4 .-a A '^P = A 41".' E-^ H mi- e A Figure(s) Etape Niveau 8A, 8B El 0 V1AO V23B0 V4A0 V1CO V23D0 V4C0 9 E2 M1 T1A1 T23B1 T23B1 T4A1 T1C1 T23D1 T4C1 10A, 10B E3 1 V1A1 V23B1 V4A1 V1C1 V23D1 V4C1 11 E4 M2 Bl,j T23B2 Bl,j T1C2 T23D2 T4C2 12A, 12B E5 2 V23B2 V1C2 V23D2 V4C2 13 E6 M3 B2,j T23133 T1C3 T23D3 T4C3 14A, 14B E7 3 V1C3 V23D3 V4C3 15 E8 M4 T1C4 T1C4 T23D4 T23D4 T4C4 T4C4 16A, 16B E9 4 V1C4 V23D4 V4C4 17A, 17B El0 M5 Bl,j+1 B2,j+1 Blet

Claims (15)

  1. REVENDICATIONS1. Mémoire non volatile (DV, MEM1) sur substrat semi-conducteur (PW), comprenant des rangées et des colonnes de cellules mémoire (C1,j, C1,j+1), les colonnes de cellules mémoire comprenant des paires de cellules mémoire jumelles (C1,j, C2,j; C 1,j+1, C2,j+1) comprenant chacune un transistor à grille flottante (T1,j, T2,j, T1,j+1, T2,j+1) et un transistor de sélection (ST) comprenant une grille de sélection (CSG1,2) commune au transistor de sélection de la cellule mémoire jumelle, - des lignes de bit (B1,j) reliées chacune à des bornes de conduction de transistors à grille flottante d'une même colonne de cellules mémoire, - des lignes de contrôle de grille (CGL1) transversales aux lignes de bit, reliées à des grilles de contrôle (CG1) de transistors à grille flottante d'une même rangée, caractérisée en ce qu'elle comprend deux lignes de bit (B1,j, B2,j) par colonne de cellules mémoire et en ce que deux cellules mémoire adjacentes jumelles (C1,j, C2,j) d'une même colonne ne sont pas reliées à la même ligne de bit tandis que deux cellules mémoire adjacentes non jumelles (C2,j, C3,j) d'une même colonne sont reliées à la même ligne de bit.
  2. 2. Mémoire selon la revendication 1, comprenant, pour deux colonnes adjacentes de cellules mémoire, trois lignes de bit (B1,j, B2,j, Bl,j+1) agencées et superposées au-dessus d'une première colonne de cellules mémoire sur trois niveaux d'interconnexion différents et une quatrième ligne de bit (B2,j+1) agencée au-dessus d'une deuxième colonne de cellules mémoire.
  3. 3. Mémoire selon l'une des revendications 1 et 2, comprenant : - une première ligne de bit (B1,j) alignée sur un premier axe de ligne de bit (Xj) s'étendant au-dessus d'une première colonne de cellules mémoire, et reliée à des transistors à grille flottante de la première colonne par un premier chemin conducteur (1A) comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, - une deuxième ligne de bit (B2,j) alignée sur le premier axe de ligne de bit (Xj), et reliée à des transistors à grille flottante de la première colonne par un deuxième chemin conducteur (23B) comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, 3036221 22 - une troisième ligne de bit (B2,j) alignée sur le premier axe de ligne de bit (Xj), et reliée à des transistors à grille flottante d'une deuxième colonne de cellules mémoire par un troisième chemin conducteur (1C) comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, et 5 - une quatrième ligne de bit (B2,j+1) alignée sur un deuxième axe de ligne de bit (Xj+1) s'étendant au-dessus de la deuxième colonne de cellules mémoire, et reliée à des transistors à grille flottante par un quatrième chemin conducteur (23D) comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes. 10
  4. 4. Mémoire selon la revendication 3, comprenant des première (IO), deuxième (I1), troisième (I2), quatrième (I3) et cinquième (I4) couches isolantes, et dans laquelle : - la première ligne de bit (B1,j) s'étend sur la deuxième couche isolante (I1), - la deuxième ligne de bit (B2,j) s'étend sur la troisième couche isolante (I2), 15 - la troisième ligne de bit (B1,j+1) s'étend sur la cinquième couche isolante (I4), et - la quatrième ligne de bit (B2,j+1) s'étend sur la cinquième couche isolante (I4).
  5. 5. Mémoire selon la revendication 4, dans laquelle le premier chemin conducteur (1A) comprend un via (V1A0) aligné sur le premier axe de ligne de bit (Xj), traversant la 20 première couche isolante (IO), un tronçon de ligne conductrice (T1A1) aligné sur le premier axe de ligne de bit, agencé sur la première couche isolante (IO), et un via (V1A1) aligné sur le premier axe de ligne de bit (Xj), traversant la deuxième couche isolante (I1).
  6. 6. Mémoire selon l'une des revendications 4 et 5, dans laquelle le deuxième chemin 25 conducteur (23B) comprend un via (V23B0) aligné sur le premier axe de ligne de bit (Xj), traversant la première couche isolante (IO), un tronçon de ligne conductrice (T23B1) s'étendant du premier axe de ligne de bit jusqu'au deuxième axe de ligne de bit (Xj+1), agencé sur la première couche isolante (IO), un via (V23B1) aligné sur le deuxième axe de ligne de bit (Xj+1), traversant la deuxième couche isolante (I1), un tronçon de ligne 30 conductrice (T23B2) aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante (I1), un via (V23B2) aligné sur le deuxième axe de ligne de bit (Xj+1), traversant une troisième couche isolante (I2), et un tronçon de ligne conductrice (T23B3) s'étendant du deuxième axe de ligne de bit jusqu'au premier axe de ligne de bit (Xj+1), agencé sur la troisième couche isolante (I2). 35 3036221 23
  7. 7. Mémoire selon l'une des revendications 4 à 6, dans laquelle le troisième chemin conducteur (1C) comprend un via (V1CO) aligné sur le deuxième axe de ligne de bit, traversant la première couche isolante (IO), un tronçon de ligne conductrice (T1C1) aligné sur le premier axe de ligne de bit, agencé sur la première couche isolante (IO), un via 5 (V1C1) aligné sur le premier axe de ligne de bit, traversant la deuxième couche isolante (I1), un tronçon de ligne conductrice (T1C2) aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante (I1), un via (V1C2) aligné sur le deuxième axe de ligne de bit, traversant la troisième couche isolante (I2), un tronçon de ligne conductrice (T1C3) aligné sur le deuxième axe de ligne de bit, agencé sur la troisième couche isolante 10 (I2), un via (V1C3) aligné sur le deuxième axe de ligne de bit, traversant la quatrième couche isolante (I3), un tronçon de ligne conductrice (T1C4) s'étendant du deuxième axe de ligne de bit jusqu'au premier axe de ligne de bit (Xj), agencé sur la quatrième couche isolante (I3), et un via (V1C4) aligné sur le premier axe de ligne de bit, traversant une cinquième couche isolante (I4). 15
  8. 8. Mémoire selon l'une des revendications 4 à 7, dans laquelle le quatrième chemin conducteur (23D) comprend un via (V23D0) aligné sur le deuxième axe de ligne de bit, traversant la première couche isolante (IO), un tronçon de ligne conductrice (T23D1) aligné sur le premier axe de ligne de bit, agencé sur la première couche isolante (IO), un via 20 (V23D1) aligné sur le premier axe de ligne de bit, traversant la deuxième couche isolante (I1), un tronçon de ligne conductrice (T23D2) aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante (I1), un via (V23D2) aligné sur le deuxième axe de ligne de bit, traversant la troisième couche isolante (I2), un tronçon de ligne conductrice (T23D3) aligné sur le deuxième axe de ligne de bit, agencé sur la troisième couche isolante 25 (I2), un via (V23D3) aligné sur le deuxième axe de ligne de bit, traversant la quatrième couche isolante (I3), un tronçon de ligne conductrice (T23D4) agencé sur la quatrième couche isolante (I3), et un via (V23D4) aligné sur le deuxième axe de ligne de bit, traversant une cinquième couche isolante (I4). 30
  9. 9. Mémoire selon l'une des revendications 1 à 8, comprenant des circuits de lecture (SA) et un décodeur de colonne (CD1) configurés pour lire les cellules mémoire d'une même colonne à travers l'une des deux lignes de bit attribuées à la colonne.
  10. 10. Procédé de fabrication d'une mémoire non volatile (DV, MEM1) sur substrat 35 semi-conducteur (PW), la mémoire comprenant des paires de cellules mémoire jumelles (C1,j, C2,j) comprenant chacune un transistor à grille flottante (T1,j, T2,j) et un transistor 3036221 24 de sélection (ST) comprenant une grille de sélection (CSG1,2) commune au transistor de sélection de la cellule mémoire jumelle, procédé comprenant les étapes consistant à : - réaliser une première et une deuxième colonnes de cellules mémoire comprenant chacune des paires (C1,j, C2,j; C1,j+1, C2,j+1) de cellules mémoire jumelles, 5 - réaliser une première ligne de bit (B1,j) alignée sur un premier axe de ligne de bit (Xj) s'étendant au-dessus de la première colonne de cellules mémoire, et reliée à des transistors à grille flottante de cellules mémoire non jumelles de la première colonne par un premier chemin conducteur (1A) comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, 10 - réaliser une deuxième ligne de bit (B2,j) alignée sur le premier axe de ligne de bit (Xj), et reliée à des transistors à grille flottante d'autres cellules mémoire non jumelles de la première colonne par un deuxième chemin conducteur (23B) comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, 15 - réaliser une troisième ligne de bit (B2,j) alignée sur le premier axe de ligne de bit (Xj), et reliée à des transistors à grille flottante de cellules mémoire non jumelles de la deuxième colonne par un troisième chemin conducteur (1C) comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes, et 20 - réaliser une quatrième ligne de bit (B2,j+1) alignée sur un deuxième axe de ligne de bit (Xj+1) s'étendant au-dessus de la deuxième colonne de cellules mémoire, et reliée à des transistors à grille flottante d'autres cellules mémoire non jumelles de la deuxième colonne par un quatrième chemin conducteur (23D) comprenant des vias traversant des couches isolantes et des tronçons de lignes conductrices agencés sur les couches isolantes. 25
  11. 11. Procédé selon la revendication 10, comprenant les étapes consistant à : - réaliser des première (IO), deuxième (I1), troisième (I2), quatrième (I3) et cinquième (I4) couches isolantes, - réaliser la première ligne de bit (B1,j) sur la deuxième couche isolante (I1), 30 - réaliser la deuxième ligne de bit (B2,j) sur la troisième couche isolante (I2), - réaliser la troisième ligne de bit (B1,j+1) sur la cinquième couche isolante (I4), et - réaliser la quatrième ligne de bit (B2,j+1) sur la cinquième couche isolante (I4).
  12. 12. Procédé selon l'une des revendications 10 et 11, comprenant des étapes de 35 réalisation du premier chemin conducteur (1A) comprenant la réalisation d'un via (V1A0) aligné sur le premier axe de ligne de bit (Xj), traversant une première couche isolante (IO), 3036221 25 d'un tronçon de ligne conductrice (T1A1) aligné sur le premier axe de ligne de bit, agencé sur la première couche isolante (IO), et d'un via (V1A1) aligné sur le premier axe de ligne de bit (Xj), traversant une deuxième couche isolante (I1). 5
  13. 13. Procédé selon l'une des revendications 10 à 12, comprenant des étapes de réalisation du deuxième chemin conducteur (23B) comprenant la réalisation d'un via (V23B0) aligné sur le premier axe de ligne de bit (Xj), traversant une première couche isolante (IO), d'un tronçon de ligne conductrice (T23B1) s'étendant du premier axe de ligne de bit jusqu'au deuxième axe de ligne de bit (Xj+1), agencé sur la première couche isolante 10 (IO), d'un via (V23B1) aligné sur le deuxième axe de ligne de bit (Xj+1), traversant une deuxième couche isolante (I1), d'un tronçon de ligne conductrice (T23B2) aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante (I1), d'un via (V23B2) aligné sur le deuxième axe de ligne de bit (Xj+1), traversant une troisième couche isolante (I2), et d'un tronçon de ligne conductrice (T23B3) s'étendant du deuxième axe de 15 ligne de bit jusqu'au premier axe de ligne de bit (Xj+1), agencé sur la troisième couche isolante (I2).
  14. 14. Procédé selon l'une des revendications 10 à 13, comprenant des étapes de réalisation du troisième chemin conducteur (1C) comprenant la réalisation d'un via (V1CO) 20 aligné sur le deuxième axe de ligne de bit, traversant une première couche isolante (IO), d'un tronçon de ligne conductrice (T1C1) aligné sur le premier axe de ligne de bit, agencé sur la première couche isolante (IO), d'un via (V1C1) aligné sur le premier axe de ligne de bit, traversant une deuxième couche isolante (I1), d'un tronçon de ligne conductrice (T1C2) aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante (I1), 25 d'un via (V1C2) aligné sur le deuxième axe de ligne de bit, traversant une troisième couche isolante (I2), d'un tronçon de ligne conductrice (T1C3) aligné sur le deuxième axe de ligne de bit, agencé sur la troisième couche isolante (I2), d'un via (V1C3) aligné sur le deuxième axe de ligne de bit, traversant une quatrième couche isolante (I3), d'un tronçon de ligne conductrice (T1C4) s'étendant du deuxième axe de ligne de bit jusqu'au premier axe de 30 ligne de bit (Xj), agencé sur la quatrième couche isolante (I3), et d'un via (V1C4) aligné sur le premier axe de ligne de bit, traversant une cinquième couche isolante (I4).
  15. 15. Procédé selon l'une des revendications 10 à 14, comprenant des étapes de réalisation du quatrième chemin conducteur (23D) comprenant la réalisation d'un via 35 (V23D0) aligné sur le deuxième axe de ligne de bit, traversant une première couche isolante (IO), d'un tronçon de ligne conductrice (T23D1) aligné sur le premier axe de ligne 3036221 26 de bit, agencé sur la première couche isolante (IO), d'un via (V23D1) aligné sur le premier axe de ligne de bit, traversant une deuxième couche isolante (I1), d'un tronçon de ligne conductrice (T23D2) aligné sur le deuxième axe de ligne de bit, agencé sur la deuxième couche isolante (I1), d'un via (V23D2) aligné sur le deuxième axe de ligne de bit, 5 traversant une troisième couche isolante (I2), d'un tronçon de ligne conductrice (T23D3) aligné sur le deuxième axe de ligne de bit, agencé sur la troisième couche isolante (I2), d'un via (V23D3) aligné sur le deuxième axe de ligne de bit, traversant une quatrième couche isolante (I3), d'un tronçon de ligne conductrice (T23D4) agencé sur la quatrième couche isolante (I3), et d'un via (V23D4) aligné sur le deuxième axe de ligne de bit, 10 traversant une cinquième couche isolante (I4).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3133248A1 (fr) 2022-03-07 2023-09-08 Stmicroelectronics (Rousset) Sas Protection d’un circuit intégré

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3036221B1 (fr) 2015-05-11 2017-04-28 Stmicroelectronics Rousset Structure d'interconnexion de cellules memoire jumelles
FR3049380B1 (fr) 2016-03-22 2018-11-23 Stmicroelectronics (Rousset) Sas Amelioration des performances en lecture d'un dispositif de memoire non volatile, en particulier un dispositif de memoire non volatile avec transistor de selection enterre
CN109166859B (zh) * 2018-09-04 2024-05-28 长江存储科技有限责任公司 三维存储器中的互连结构
JP2020145290A (ja) * 2019-03-05 2020-09-10 キオクシア株式会社 半導体記憶装置
US20220392909A1 (en) * 2021-06-04 2022-12-08 Globalfoundries U.S. Inc. Memory device with staggered isolation regions
CN116940120B (zh) * 2023-09-18 2024-01-05 上海领耐半导体技术有限公司 组对结构的nor闪存及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1059669A1 (fr) * 1999-06-11 2000-12-13 STMicroelectronics SA Dispositif semiconducteur intégré de mémoire morte
US20070195595A1 (en) * 2005-11-17 2007-08-23 Bo-Young Seo Nonvolatile memory device
US20120201079A1 (en) * 2011-02-04 2012-08-09 Noboru Shibata Semiconductor memory device in which capacitance between bit lines is reduced, and method of manufacturing the same
US20130228846A1 (en) * 2012-03-05 2013-09-05 Stmicroelectronics (Rousset) Sas Nonvolatile memory cells with a vertical selection gate of variable depth

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110108A (ja) 1991-10-18 1993-04-30 Mitsubishi Electric Corp Ｅｐｒｏｍ
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
US6432761B1 (en) 1999-10-01 2002-08-13 Microchip Technology Incorporated Apparatus and method for independent threshold voltage control of memory cell and select gate in a split-EEPROM
JP4899241B2 (ja) * 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6272054B1 (en) * 2000-10-31 2001-08-07 International Business Machines Corporation Twin-cell memory architecture with shielded bitlines for embedded memory applications
TW484213B (en) * 2001-04-24 2002-04-21 Ememory Technology Inc Forming method and operation method of trench type separation gate nonvolatile flash memory cell structure
US6563733B2 (en) * 2001-05-24 2003-05-13 Winbond Electronics Corporation Memory array architectures based on a triple-polysilicon source-side injection non-volatile memory cell
TW565846B (en) * 2001-07-06 2003-12-11 Halo Lsi Inc Twin MONOS array metal bit organization and single cell operation
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
DE602006007095D1 (de) * 2006-02-06 2009-07-16 St Microelectronics Srl Flashspeicher mit reduziertem Drainstress
JP4985648B2 (ja) * 2006-09-29 2012-07-25 富士通セミコンダクター株式会社 不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法
FR2953974B1 (fr) * 2009-12-11 2012-01-13 St Microelectronics Rousset Procede de programmation d'un point-memoire du type non volatile electriquement programmable et effacable et dispositif de memoire correspondant
FR2987696B1 (fr) * 2012-03-05 2014-11-21 St Microelectronics Rousset Procede de lecture ecriture de cellules memoire non volatiles
FR2996680A1 (fr) * 2012-10-10 2014-04-11 St Microelectronics Rousset Memoire non volatile comportant des transistors de selection verticaux
FR3012673B1 (fr) * 2013-10-31 2017-04-14 St Microelectronics Rousset Memoire programmable par injection de porteurs chauds et procede de programmation d'une telle memoire
FR3021803B1 (fr) 2014-05-28 2017-10-13 Stmicroelectronics Rousset Cellules memoire jumelles accessibles individuellement en lecture
FR3036221B1 (fr) 2015-05-11 2017-04-28 Stmicroelectronics Rousset Structure d'interconnexion de cellules memoire jumelles

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1059669A1 (fr) * 1999-06-11 2000-12-13 STMicroelectronics SA Dispositif semiconducteur intégré de mémoire morte
US20070195595A1 (en) * 2005-11-17 2007-08-23 Bo-Young Seo Nonvolatile memory device
US20120201079A1 (en) * 2011-02-04 2012-08-09 Noboru Shibata Semiconductor memory device in which capacitance between bit lines is reduced, and method of manufacturing the same
US20130228846A1 (en) * 2012-03-05 2013-09-05 Stmicroelectronics (Rousset) Sas Nonvolatile memory cells with a vertical selection gate of variable depth

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3133248A1 (fr) 2022-03-07 2023-09-08 Stmicroelectronics (Rousset) Sas Protection d’un circuit intégré
EP4242901A1 (fr) 2022-03-07 2023-09-13 STMicroelectronics (Rousset) SAS Protection d'un circuit integre

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