FR2987700A1 - Memoire non volatile comprenant des mini caissons a potentiel flottant - Google Patents

Memoire non volatile comprenant des mini caissons a potentiel flottant Download PDF

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Abstract

L'invention concerne un circuit intégré (IC) comprenant une mémoire non volatile sur un substrat semi-conducteur (WF, PW). Le circuit intégré comprend une couche d'isolation dopée (NISO) implantée dans la profondeur du substrat, des tranchées conductrices isolées (SGCi,i+i) atteignant la couche d'isolation (NISO), formant des grilles (SGC) de transistors de sélection (ST41, ST42) de cellules mémoire (C41, C42), des tranchées d'isolation (STI) perpendiculaires aux tranchées conductrice (SGCi,i+i), et atteignant la couche d'isolation (NISO), et des lignes conductrices (CGi, CGi+i) parallèles aux tranchées conductrices (SGCi,i+i), s'étendant sur le substrat (PW) et formant des grilles de contrôle (CG) de transistors à accumulation de charges (FGT41, FGT42) de cellules mémoire (C41, C42). les tranchées d'isolation et les tranchées conductrices isolées délimitent dans le substrat une pluralité de mini caissons (MPW1, MPW2, MPW3) isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire.

Description

MÉMOIRE NON VOLATILE COMPRENANT DES MINI CAISSONS A POTENTIEL FLOTTANT La présente invention concerne les mémoires non volatiles en circuit intégré sur puce de semi- conducteur. La présente invention concerne plus particulièrement les mémoires comprenant des cellules mémoire à programmation et effacement par le canal, dites "UCP" (Uniform Channel Program). La présente invention concerne plus particulièrement les cellules mémoire UCP à deux transistors, comprenant un transistor de sélection et un transistor à accumulation de charges comme un transistor à grille flottante.
La figure 1 est une vue en coupe schématique de deux cellules mémoire C11, C12 de type UCP, réalisées sur un substrat PW de type P. Chaque cellule mémoire C11, C12 comprend un transistor à grille flottante FGT11, FGT12 et un transistor de sélection ST11, ST12. Chaque transistor à grille flottante comprend une région de drain n1 (D), une région de source n2 (S), une grille flottante FG, une grille de contrôle CG, et une région de canal CH1 s'étendant sous la grille flottante FG entre les régions de drain n1 et de source n2. Chaque transistor de sélection ST11, ST12 comprend une région de drain n2 (D) commune à la région de source n2 du transistor à grille flottante correspondant FGT11, FGT12, une région de source n3 (S), une grille SG, et une région de canal CH2 s'étendant sous la grille SG entre les régions de drain n2 et de source n3. Les deux transistors ST11, ST12 partagent la même région de source n3. Les régions nl, n2, n3 sont généralement formées par dopage N du substrat PW. Le substrat est généralement un caisson de type P formé dans une plaque de semi-conducteur appelée "wafer" WF. Le caisson PW est isolé par rapport au reste du wafer WF par une couche d'isolation NISO dopée N qui entoure la totalité du caisson. Les grilles FG, SG sont généralement en silicium polycristallin de niveau 1, ou "polyl", et sont formées sur le substrat PW par l'intermédiaire de couches d'oxyde Dl, D2, la couche Dl étant une couche d'oxyde tunnel tandis que la couche D2 est une couche d'oxyde de grille. La grille de contrôle CG est généralement en silicium polycristallin de niveau 2, ou "poly2", et est formée sur la grille flottante FG par l'intermédiaire d'une couche d'oxyde D3. Les deux cellules mémoire sont recouvertes par un matériau isolant diélectrique DO, qui peut également être de l'oxyde SiO2. Les régions de drain n1 des transistors FGT11, FGT12 sont reliées à une même ligne de bit BL par l'intermédiaire d'un contact Cl traversant l'isolant DO pour atteindre un conducteur intermédiaire Ti réalisé dans un premier niveau de métal, ou "métall", et d'une traversée conductrice V1 ("via") traversant l'isolant DO pour relier le conducteur Ti à la ligne de bit BL, réalisée dans un second niveau de métal, ou "métal2". La région de source n3 commune aux deux transistors ST11, ST12 est reliée à une ligne de source SL par l'intermédiaire d'un contact C2 traversant l'isolant DO, la ligne de source SL étant par exemple réalisée dans le premier niveau de métal. Le tableau REF1 en Annexe 1 décrit en relation avec la figure 2 les tensions appliquées aux cellules mémoire C11, C12, la figure 2 représentant leur schéma électrique équivalent. Le tableau RD1 en Annexe 1 décrit en relation avec la figure 3 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C11. La colonne "Réf." décrit la référence attribuée à chaque valeur de tension et la colonne "Ex." décrit des exemples de valeurs de tensions. "GND" est le potentiel de masse, à savoir le potentiel du wafer WF, généralement OV.
Ainsi, pendant la lecture de la cellule C11, le transistor de sélection ST12 reçoit la tension de blocage Voff et n'est pas passant. Un courant (représenté par des flèches sur la figure 3) circule dans la région de canal CH1 du transistor FGT11 et dans la région de canal CH2 du transistor ST11. Ce courant est représentatif de la tension de seuil du transistor FGT11 qui est elle-même représentative d'un état programmé ou effacé du transistor, lequel dépend d'une quantité de charges électriques stockées dans sa grille flottante. Ce courant est détecté ("sensed") par un amplificateur de lecture ("sense amplifier") non représenté sur la figure, qui fournit une donnée binaire mémorisée par la cellule C11.
Le transistor de sélection ST12 étant bloqué par la tension Voff, la valeur de la tension dite de "non-lecture" Vnread appliquée au transistor à grille flottante FGT12 est peu importante puisque ce transistor est isolé de la région de source n3 par le transistor ST12. Dans le tableau RD1, cette tension est choisie égale à la tension VB1 du substrat PW, ici le potentiel GND.
Les cellules C11, C12 présentent l'avantage de pouvoir être programmées ou effacées en appliquant un couple de tensions déterminées au substrat PW et à la grille de contrôle CG de leur transistor FGT11, FGT12, ce mode de programmation et d'effacement étant appelé "programmation et effacement par le canal". Pour fixer les idées, le tableau ER1 en Annexe 1 décrit des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement de la cellule C11. Le tableau PG1 en Annexe 1 décrit des valeurs de tensions appliquées aux cellules mémoire lors de la programmation de la cellule C11. "HZ" désigne un potentiel flottant (circuit ouvert).
Le transfert de charges du substrat PW vers la grille flottante FG (programmation) ou de la grille flottante vers le substrat (effacement) est effectué sans passer par le transistor de sélection ST11, ainsi que l'application de la différence de potentiel élevée (ici 15V) permettant ce transfert de charges. De ce fait, les étapes de programmation, effacement, et lecture sont conduites avec des tensions de faible valeur, en exploitant la différence de potentiel entre le substrat et la grille de contrôle des transistors à grille flottante. Ainsi, les transistors de sélection ST11, ST12 ne subissent pas des tensions élevées, ce qui permet de prévoir des cellules mémoire C11, C12 de conception simple et peu encombrante en termes de surface de semi-conducteur.
Malgré les avantages qu'offrent de telles cellules mémoire UCP, il pourrait être souhaité de prévoir un moyen permettant de diminuer encore plus leur encombrement, afin de réduire l'encombrement d'un plan mémoire comprenant une pluralité de telles cellules mémoire. Il pourrait également être souhaité de prévoir une structure de mémoire de faible encombrement.
Des modes de réalisation de l'invention concernent un procédé de fabrication sur un substrat semi-conducteur d'un circuit intégré comprenant une mémoire non volatile comprenant des cellules mémoire comportant chacune un transistor à accumulation de charges et un transistor de sélection, procédé comprenant les étapes consistant à : implanter dans la profondeur du substrat une couche d'isolation dopée, réaliser dans le substrat des tranchées conductrices isolées atteignant la couche d'isolation et délimitées chacune par une couche isolante, pour former des grilles de transistors de sélection, réaliser dans le substrat des tranchées d'isolation perpendiculaires aux tranchées conductrice, et atteignant la couche d'isolation, réaliser sur le substrat des lignes conductrices parallèles aux tranchées conductrices, pour former des grilles de contrôle de transistors à accumulation de charges, et implanter des régions dopées de chaque côté des tranchées conductrices isolées et des lignes conductrices parallèles aux tranchées conductrices, pour former des régions de drain et de source de transistor à accumulation de charge et de transistors de sélection de cellules mémoire, les tranchées d'isolation et les tranchées conductrices isolées délimitant dans le substrat une pluralité de mini caissons isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire, Selon un mode de réalisation, les tranchées d'isolation sont conçues de manière à sectionner les tranchées conductrices en une pluralité de tronçons formant chacun une grille verticale commune de deux transistors de sélection de deux cellules mémoire appartenant à des mini caissons différents. Selon un mode de réalisation, les tranchées d'isolation sont conçues de manière à sectionner totalement les tranchées conductrices en une pluralité de tronçons formant chacun une grille verticale commune de deux cellules mémoire, et comprenant une étape de réalisation, dans une couche de métal, d'une ligne de mot qui relie électriquement les différents tronçons. Selon un mode de réalisation, les tranchées conductrices sont conçues de manière à sectionner les tranchées d'isolation en une pluralité de tronçons. Des modes de réalisation de l'invention concernant également un circuit intégré comprenant une mémoire non volatile sur un substrat semi-conducteur, et comprenant une couche d'isolation dopée implantée dans la profondeur du substrat, des tranchées conductrices isolées atteignant la couche d'isolation et délimitées chacune par une couche isolante, formant des grilles de transistors de sélection de cellules mémoire, des tranchées d'isolation perpendiculaires aux tranchées conductrice, et atteignant la couche d'isolation, des lignes conductrices parallèles aux tranchées conductrices, s'étendant sur le substrat et formant des grilles de contrôle de transistors à accumulation de charges de cellules mémoire, et des régions dopées de chaque côté des tranchées conductrices isolées et des lignes conductrices parallèles aux tranchées conductrices, formant des régions de drain et de source de transistor à accumulation de charge et de transistors de sélection de cellules mémoire, les tranchées d'isolation et les tranchées conductrices isolées délimitant dans le substrat une pluralité de mini caissons isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire. Selon un mode de réalisation, les tranchées d'isolation sectionnent les tranchées conductrices en une pluralité de tronçons formant chacun une grille verticale commune de deux transistors de sélection de deux cellules mémoire appartenant à des mini caissons différents.
Selon un mode de réalisation, les tranchées d'isolation sectionnent totalement les tranchées conductrices en une pluralité de tronçons formant chacun une grille verticale commune de deux cellules mémoire, et comprenant une ligne de mot en métal s'étendant au-dessus du substrat, qui relie électriquement les différents tronçons. Selon un mode de réalisation, les tranchées conductrices sectionnent les tranchées d'isolation en une pluralité de tronçons.
Selon un mode de réalisation, la couche d'isolation forme une ligne de source des transistors de sélection des cellules mémoire. Selon un mode de réalisation, les transistors à accumulation de charges sont des transistors à grille flottante.
Des modes de réalisation de l'invention concernent également un procédé d'écriture de cellules mémoire dans un circuit intégré tel que définit ci-dessus, comprenant une étape d'effacement d'une première cellule mémoire implantée dans un mini caisson, dans lequel l'étape d'effacement comprend les étapes consistant à appliquer une tension négative d'effacement à la grille de contrôle du transistor à accumulation de charges de la première cellule mémoire, appliquer une tension positive à la région de drain du transistor à accumulation de charges de la première cellule mémoire, et faire monter le potentiel électrique du mini caisson au moyen d'un courant de fuite de jonction bloquée traversant la région de drain, jusqu'à ce que le potentiel électrique du mini caisson soit positif inférieur ou égal à la tension positive appliquée à la région de drain, et entraîne un transfert de charges électriques par effet tunnel entre le transistor à accumulation de charges et le mini caisson. Selon un mode de réalisation, l'étape d'effacement de la première cellule mémoire est conduite sans effacement d'une seconde cellule mémoire implantée dans le même mini caisson, et comprend une étape consistant à appliquer une tension positive de non-effacement à la grille de contrôle du transistor à accumulation de charges de la seconde cellule mémoire. Des modes de réalisation de l'invention concernent également un procédé d'écriture de cellules mémoire dans un circuit intégré tel que définit ci-dessus, comprenant une étape de programmation d'une première cellule mémoire implantée dans un mini caisson, dans lequel l'étape de programmation comprend les étapes consistant à appliquer une tension positive de programmation à la grille de contrôle du transistor à accumulation de charges de la première cellule mémoire, appliquer une tension négative à la région de drain du transistor à accumulation de charges de la première cellule mémoire, et faire diminuer le potentiel électrique du mini caisson au moyen d'un courant de jonction passante traversant la région de drain, jusqu'à ce que le potentiel électrique du mini caisson soit négatif et supérieur à la tension négative appliquée à la région de drain, et entraîne un transfert de charges électriques par effet tunnel entre le mini caisson et le transistor à accumulation de charges.
Selon un mode de réalisation, l'étape de programmation de la première cellule mémoire est conduite sans programmation d'une seconde cellule mémoire implantée dans le même mini caisson, et comprend une étape consistant à appliquer une tension négative de non-effacement à la grille de contrôle du transistor à accumulation de charges de la seconde cellule mémoire.
Des modes de réalisation d'un procédé de lecture de cellules mémoire, de structures de cellules mémoire et de structures de mémoires selon l'invention seront décrits dans ce qui suit à titre non limitatif, en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite est une vue en coupe schématique d'une paire de cellules mémoire classiques, - la figure 2 précédemment décrite est le schéma électrique des cellules mémoire, - la figure 3 précédemment décrite illustre un procédé de lecture classique d'une cellule mémoire de la paire de cellules mémoire de la figure 1, - la figure 4 illustre un procédé de lecture selon l'invention d'une cellule mémoire de la paire de cellules mémoire classique de la figure 1, - la figure 5 est une vue en coupe schématique d'un premier mode de réalisation d'une paire de cellules mémoire selon l'invention, - la figure 6 est une vue en coupe schématique d'un second mode de réalisation d'une paire de cellules mémoire selon l'invention, - la figure 7 montre une variante de réalisation d'un élément de la paire de cellules mémoire de la figure 6, - la figure 8 est le schéma électrique de la paire de cellules mémoire de la figure 6, - la figure 9 illustre un procédé de lecture selon l'invention d'une cellule mémoire de la paire de cellules mémoire de la figure 6, - la figure 10 est une vue en coupe transversale d'une partie de la paire de cellules mémoire de la figure 9, - les figures 11 et 12 illustrent respectivement des étapes d'effacement et de programmation d'une cellule mémoire de la paire de cellules mémoire de la figure 6, - la figure 13 montre des tensions subies par des cellules mémoire voisines pendant l'étape de programmation de la figure 12, - les figures 14A à 14E sont des vues en coupe montrant des étapes d'un procédé de fabrication de cellules mémoire selon l'invention, - les figures 15A à 15F sont des vues en coupe montrant une variante des étapes représentées sur les figures 14A à 14E, - les figures 16A à 16E sont des vues de dessus montrant d'autres étapes d'un procédé de fabrication de cellules mémoire selon l'invention, - les figures 17A, 17B sont des vues en coupe d'une étape représentée sur la figure 16B, - les figures 18A à 18E sont des vues de dessus montrant une variante des étapes représentées sur les figures 16A à 16E - les figures 19A, 19B sont des vues en coupe d'une étape représentée sur la figure 18B, - la figure 20 est une vue en coupe d'un caisson recevant des cellules mémoire, - la figure 21 est une vue en coupe d'une pluralité de caissons recevant des cellules mémoire, - la figure 22 est une vue de dessus d'un caisson, - la figure 23 est le schéma électrique une mémoire effaçable par page selon l'invention, - la figure 24 est le schéma électrique une mémoire effaçable par mot selon l'invention, - les figures 25, 26 et 27 montrent des tensions appliquées à la mémoire de la figure 24 pendant des phases de lecture, effacement et programmation de cellules mémoire, et - la figure 28 montre un dispositif électronique comprenant une mémoire selon l'invention, - les figures 29A, 29B sont des vues en coupe d'une étape de fabrication représentée sur la figure 16B, formant une variante des étapes représentées sur les figures 17A, 17B, - la figure 30 est une vue en coupe schématique d'un troisième mode de réalisation d'une paire de cellules mémoire selon l'invention présentant la caractéristique montrée sur les figures 29A, 29B, - la figure 31 illustre un procédé de lecture selon l'invention d'une cellule mémoire de la paire de cellules mémoire de la figure 30, - la figure 32 montre les tensions subies par la paire de cellules mémoire de la figure 30 lors de la lecture d'une cellule mémoire voisine, - la figure 33 illustre un procédé d'effacement selon l'invention d'une cellule mémoire de la paire de cellules mémoire de la figure 30, - la figure 34 montre les tensions subies par la paire de cellules mémoire de la figure 30 lors de l'effacement d'une cellule mémoire voisine, - la figure 35 illustre un procédé de programmation selon l'invention d'une cellule mémoire de la paire de cellules mémoire de la figure 30, - la figure 36 montre les tensions subies par la paire de cellules mémoire de la figure 30 lors de la programmation d'une cellule mémoire voisine.
Le tableau RD2 en Annexe 1 décrit en relation avec la figure 4 un procédé de lecture selon l'invention de l'une des cellules mémoire C11, C12 montrées sur la figure 1. Les tensions mentionnées dans la première colonne du tableau ont été précédemment décrites en relation avec le tableau REF1. L'exemple décrit ici se rapporte à la lecture de la cellule mémoire C11. La cellule C12 peut être lue d'une manière similaire en lui appliquant les tensions appliquées à la cellule C11, et vice-versa. Le procédé de lecture produit un effet similaire à celui décrit par le tableau RD1 : la cellule C11 est passante et est traversée par un courant qui traverse également la ligne de bit BL. Ce courant est détecté ("sensed") par un amplificateur de lecture (non représenté).
Ce procédé diffère de celui décrit par le tableau RD1 en ce que les grilles des deux transistors de sélection ST11 et ST12 reçoivent la tension de sélection en lecture Von, la tension de non-sélection en lecture Voff n'étant plus utilisée pour la paire de cellules mémoire considérée. Ainsi, le transistor de sélection ST12 de la cellule C12 est mis dans l'état passant et présente un canal conducteur dans sa région de canal CH2. Pour éviter que la cellule C12 soit traversée par un courant, la tension CGV appliquée à la grille de contrôle du transistor FGT12, au lieu d'être égale à la tension de non-lecture Vnread, est égale à une tension d'inhibition Vinh qui force le transistor FGT12 dans l'état bloqué et l'empêche ainsi de conduire. La tension d'inhibition Vinh, ici négative, est choisie inférieure à la plus basse valeur possible de la tension de seuil du transistor FGT12, qui est fonction de son état programmé ou effacé, afin de s'assurer que le transistor FGT12 reste dans l'état bloqué. En d'autres termes, le transistor de sélection ST12, habituellement utilisé pour la sélection en lecture d'une cellule mémoire, n'est plus utilisé dans sa fonction usuelle, pour la paire de cellules mémoire considérée, et le transistor à grille flottante FGT12 est forcé dans l'état bloqué.
Ainsi, une caractéristique de ce procédé de lecture est que les tensions appliquées aux grilles des transistors de sélection ST11, ST12 sont identiques quelle que soit la cellule mémoire qui est lue dans la paire de cellules mémoire. Il sera noté que cette caractéristique du procédé de lecture concerne deux cellules mémoire voisines formant une paire, c'est-à-dire partageant la même région de source et reliées à la même ligne de bit. Elle concerne de façon générale deux rangées de cellules mémoire constituées de cellules mémoire voisines reliées au même groupe de lignes de bits. Cette caractéristique ne concerne pas d'autres cellules mémoire, dont les transistors de sélection sont mis classiquement dans l'état bloqué pendant la lecture de l'une de ces cellules mémoire. Cette caractéristique est à rapprocher de deux autres caractéristiques qui apparaissent dans les tableaux ER1 et PG1, à savoir que les tensions appliquées aux grilles des transistors de sélection ST11, ST12 pendant l'effacement ou la programmation d'une cellule mémoire de la paire de cellules mémoire, sont elles-mêmes identiques quelle que soit la cellule mémoire effacée ou programmée. En combinant ces caractéristiques, il apparaît que les deux transistors de sélection d'une paire de cellules mémoire peuvent recevoir la même tension quel que soit le processus à réaliser, lecture, effacement ou programmation, et quelle que soit la cellule mémoire faisant l'objet de ce processus. Cette combinaison de caractéristiques permet de prévoir des modifications structurelles des paires de cellules mémoire, en vue d'une diminution de leur encombrement, comme cela va être maintenant décrit. La figure 5 représente un premier mode de réalisation d'une paire de cellules mémoire C21, C22 selon l'invention. Chaque cellule mémoire C21, C22 comprend un transistor à grille flottante FGT21, FGT22 et un transistor de sélection ST21, ST22. La structure des cellules mémoire C21, C22 est identique à celle des cellules mémoire C11, C12 à l'exception de deux caractéristiques : 1) les grilles SG des transistors de sélection ST21, ST22 sont connectées à une ligne de mot 30 WL commune. La ligne de mot WL est par exemple réalisée dans le premier niveau de métal ("métall") et est connectée aux grilles des transistors par des contacts CT traversant la couche diélectrique DO qui recouvre les deux cellules mémoire. 2) La ligne de source SL classique (Cf Fig. 4) est supprimée. La région de source n3 des transistors ST11, ST12 montrée sur la figure 4 est remplacée par une région de source n3' des transistors ST21, ST22 qui est plus profonde que la région de source n3 et atteint la couche enterrée NISO délimitant le caisson PW dans lequel les deux cellules mémoire sont implantées. Ainsi, la région de source n3' et la couche NISO sont au même potentiel électrique, et la couche NISO est utilisée comme ligne de source SL. Ces deux caractéristiques sont indépendantes l'une de l'autre et sont montrées sur la même figure par commodité. La suppression de la ligne de source et son remplacement par la couche NISO permet de simplifier la structure des niveaux de métal supérieur. De plus, comme la couche NISO a la forme d'une plaque délimitée par des parois verticales, elle présente une plus faible résistance électrique qu'une couche de semi-conducteur dopée qui serait en forme de bande.
La faisabilité de l'utilisation de la couche NISO comme ligne de source peut être démontrée en observant, dans les tableaux RD2, ER1 et PG1, les tensions électriques appliquées à la ligne de source SL et à la couche NISO : 1) Le tableau RD2 montre que le potentiel électrique SLV de la ligne de source est le même que le potentiel VI de la couche NISO pendant la lecture d'une cellule mémoire, à savoir le potentiel de masse GND. Ainsi, la couche NISO peut être utilisée comme ligne de source pendant la lecture d'une cellule mémoire. 2) Le tableau ER1 montre que, pendant l'effacement d'une cellule mémoire, la tension SLV de la ligne de source est portée à un potentiel flottant SLV2=HZ tandis la tension VI de la couche NISO est portée à un potentiel VI2=5V. Toutefois, les transistors de sélection ne sont pas passants car la tension SV appliquée à leurs grilles (SV=SV2=5V) est identique à celle du substrat (VB=VB2=5V), de sorte qu'aucun canal conducteur ne se forme dans leur région de canal CH2. Dans ces conditions, la ligne de source SL peut être portée au potentiel de la couche NISO au lieu d'être laissée flottante, sans que cela ne gêne le processus d'effacement. Il est donc également possible d'utiliser la couche NISO comme ligne de source, sans modifier son potentiel, pendant un processus d'effacement, afin que sa fonction d'isolation, qui nécessite ce potentiel, soit conservée. 3) Enfin, le tableau PG1 montre que pendant la programmation d'une cellule mémoire, la tension SLV de la ligne de source est portée à un potentiel flottant SLV2=HZ tandis la tension VI de la couche NISO est portée à un potentiel VI2=GND. Comme les transistors de sélection ne sont également pas passants pendant la programmation de la cellule mémoire, la ligne de source SL peut être portée au potentiel GND au lieu d'être laissée flottante, sans que cela ne gêne le processus de programmation. Il est donc également possible d'utiliser la couche NISO comme ligne de source, sans modifier son potentiel, pendant le processus de programmation. Le tableau REF2 en Annexe 1 décrit les tensions appliquées aux cellules mémoire C21, C22.
Hormis les références attribuées aux différents transistors, le tableau REF2 est identique au tableau REF1. La tension NISO ne figure plus et est considérée comme formant la tension SLV de la ligne de source. Le tableau RD3 en Annexe 1 décrit en relation avec la figure 5 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C21. Hormis les références attribuées aux différents transistors, le procédé de lecture est identique à celui décrit par le tableau RD2. La figure 6 représente un second mode de réalisation de cellules mémoire C31, C32 selon l'invention. Chaque cellule mémoire C31, C32 comprend un transistor à grille flottante FGT31, FGT32 et un transistor de sélection ST31, ST32. Les transistors FGT31, FGT32 sont de même structure que les transistors FGT21, FGT22 et chacun présente une région de canal horizontale CH1 s'étendant sous sa grille flottante FG, entre les régions de drain n1 et de source n2. Les transistors de sélection ST31, ST32 se distinguent des transistors de sélection ST21, ST22 en ce qu'ils comportent une grille commune verticale SGC. Cette grille verticale SGC est enterrée dans le substrat PW par l'intermédiaire d'une couche isolante 12, par exemple en oxyde SiO2, formant l'oxyde de grille des transistors de sélection ST31, ST32. Elle s'étend dans la profondeur du substrat PW et présente des bords inférieurs gauche et droit qui pénètrent dans la couche NISO. La couche NISO forme ainsi, dans sa partie entourant les bords inférieurs gauche et droit de la grille SGC, la région de source (S) des transistors ST31, ST32. La couche NISO forme également, comme précédemment, la ligne de source SL de ces transistors. Les régions de drain n2 (D) des transistors ST31, ST32 (qui forment également les régions de source des transistors à grille flottante) sont conservées, mais s'étendent ici respectivement le long d'un bord supérieur gauche et le long d'un bord supérieur droit de la grille SGC. Ainsi, le transistor ST31 présente une région de canal verticale CH2 qui s'étend en face de la paroi verticale gauche de la grille SGC, entre la première région n2 et la couche NISO. De même, le transistor ST32 présente une région de canal verticale CH2 qui s'étend en face de la paroi verticale droite de la grille SGC, entre la seconde région n2 et la couche NISO. Par rapport à la structure de la paire de cellules mémoire C21, C22, la structure de la paire de cellules mémoire C31, C32 présente l'avantage d'occuper une surface de semi-conducteur très réduite, en raison de la suppression des transistors de sélection ST31, ST32 à la surface sur substrat, ceux-ci étant devenus des transistors enterrés ayant une grille commune. Comme cela sera vu plus loin à la lumière d'exemples de procédés de fabrication, la grille verticale SGC est réalisée à partir d'une tranchée conductrice qui relie plusieurs paires de cellules mémoire, vue en coupe sur la figure 6. Selon le procédé de fabrication retenu, cette tranchée peut ne présenter aucune discontinuité électrique. Elle peut alors être utilisée directement comme ligne de mot WL, comme indiqué par la référence "WL" sur la figure 6. Dans d'autres modes de réalisation, cette tranchée peut être sectionnée en différents tronçons par des tranchées d'isolation STI ("Shallow Trench Isolation") décrites plus loin. Dans ce cas, chaque grille verticale SGC de chaque paire de cellules mémoire est indépendante des autres et doit être connectée individuellement à une ligne de mot réalisée dans un niveau de métal. La figure 7 représente un mode de réalisation de la grille verticale SGC dans lequel celle-ci ne s'étend pas assez dans la profondeur du substrat PW pour atteindre la couche NISO. Une région dopée n3" est donc implantée entre l'extrémité inférieure de la grille SGC et la couche NISO. La région n3" entoure les bords inférieurs gauche et droit de la grille SGC et forme la région de source (S) des transistors ST31, ST32. Elle s'étend jusqu'à la couche NISO qu'elle relie électriquement à la région de source des transistors ST31, ST32.
La figure 8 est le schéma électrique des cellules mémoire C31, C32. La grille de contrôle du transistor FGT31 est connectée à une ligne de contrôle de grille CGL, par l'intermédiaire d'un contact C4. La grille de contrôle du transistor FGT32 est connectée à une ligne de contrôle de grille CGL,-pi par l'intermédiaire d'un contact C4. Les régions de drain (D) des transistors FGT31, FGT32 sont connectées à une ligne de bit BL par l'intermédiaire de contacts Cl. La grille verticale SGC est connectée à une ligne de mot WLi,i+i commune aux deux cellules mémoire par l'intermédiaire d'un contact C3. Alternativement, elle peut elle-même former la ligne de mot comme indiqué plus haut. Les régions de canal des transistors FGT31, FGT32, ST31, ST32 sont au potentiel électrique du caisson PW, comme représenté par des traits pointillés. Enfin, les régions de source (S) des transistors ST31, ST32 sont reliées électriquement à la couche NISO formant ligne de source. Celle-ci peut être connectée par l'intermédiaire d'un contact C5 à une ligne de source générale SL réalisée dans un niveau de métal.
Le tableau REF3 en Annexe 1 décrit en relation avec la figure 6 les tensions appliquées aux cellules mémoire C31, C32. Hormis les références attribuées aux différents transistors, le tableau REF3 est identique au tableau REF2. La tension SLV est maintenant une tension unique appliquée à la grille commune SGC des transistors ST31, T32.
Le tableau RD4 en Annexe 1 décrit en relation avec la figure 9 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C31. Le tableau RD4 est identique au tableau RD3 hormis les références des cellules mémoire et des transistors. Ainsi, en lecture, les cellules mémoire C31, C32 sont équivalentes aux cellules mémoire C21, C22. Sur la figure 9, des flèches montrent qu'un courant traverse la région de canal CH1 du transistor FGT31 et la région de canal verticale CH2 du transistor ST31. Un canal conducteur apparaît également dans la région de canal verticale CH2 du transistor ST32, sous l'effet de la tension SV=Von appliquée à la grille commune SGC, mais le transistor à grille flottante associé FGT32 reste bloqué sous l'effet de la tension d'inhibition Vinh. La figure 10 est une vue en coupe transversale du transistor ST31 selon un plan de coupe AA' représenté sur la figure 9. Le plan de coupe traverse la région de drain n2 du transistor, la région de canal verticale CH2 qui s'étend dans le substrat PW, la couche NISO et le wafer WF. Il apparaît que le transistor est réalisé entre deux tranchées d'isolation STI, qui n'atteignent pas ici la couche NISO. Des flèches montrent la distribution de courant dans la région de canal CH2, entre la région de drain n2 et la région de source formée par la couche NISO. La région de canal présente une partie étroite entre les deux tranchées d'isolation STI et une partie de largeur indéterminée où les lignes de courant ne sont plus canalisées par les tranchées d'isolation STI et s'épanouissent jusqu'à atteindre la couche NISO. Contrairement à un transistor de sélection classique, le transistor ST31 présente donc un canal conducteur de largeur variable.
Le tableau ER2 en Annexe 1 décrit en relation avec la figure 11 des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement de la cellule mémoire C31. Le procédé d'effacement décrit par le tableau ER2 se distingue de celui décrit par le tableau ER1 en ce que la tension SLV de la ligne de source, formée par la couche NISO, est égale à la tension VI2 qui est appliquée à la couche NISO dans le procédé décrit par le tableau ER1. Sur la figure 11, des flèches montrent qu'un champ électrique apparaît entre le substrat PW et la grille flottante FG du transistor FGT31. Ce champ électrique extrait des électrons de la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT32 subit un effet de stress doux SST dit "Soft Stress" en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à 2,5 V. Cet effet de stress doux est insuffisant pour extraire de façon notable des charges électriques de la grille flottante de ce transistor. Le tableau PG2 en Annexe 1 décrit en relation avec la figure 12 des valeurs de tensions appliquées aux cellules mémoire lors de la programmation de la cellule mémoire C31. Le procédé de programmation décrit par le tableau PG2 se distingue de celui décrit par le tableau PG1 en ce que la tension SLV de la ligne de source, formée par la couche NISO, est égale à la tension VI3 qui est appliquée à la couche NISO dans le procédé décrit par le tableau PG1.
Sur la figure 12, des flèches montrent qu'un champ électrique apparaît entre le substrat PW et la grille flottante FG du transistor FGT31. Ce champ électrique fait apparaître un canal conducteur dans la région de canal CH1 du transistor FGT31, et provoque l'injection d'électrons dans la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT32 subit un effet de stress doux SST en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à -2,5 V. Cet effet de stress doux est insuffisant pour injecter des charges électriques de la grille flottante de ce transistor. Le tableau PG2' en Annexe 1 décrit en relation avec la figure 13 des valeurs de tensions subies par des cellules mémoire voisines C31', C32' pendant l'étape de programmation de la cellule mémoire C31 illustrée sur la figure 12. Ces cellules mémoire voisines C31', C32' sont reliées à la même ligne de mot et aux mêmes lignes de contrôle de grille que les cellules mémoire C31, C32, mais sont reliées à une ligne de bit BL' différente. Par rapport au plan de coupe de la figure 12, ces cellules mémoire C31', C32' sont "devant" ou "derrière" les cellules mémoire C31, C32 de la figure 12. Ces cellules mémoire reçoivent les mêmes tensions que les cellules mémoire C31, C32, hormis la tension de ligne de bit BLV qui est portée à une tension de non-programmation BLV3', par exemple le potentiel de masse GND.
Le transistor FGT32' subit un effet de stress doux SST en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à -2,5 V. Cet effet de stress doux est insuffisant pour injecter des charges électriques de la grille flottante de ce transistor. Le transistor FGT31' subit un effet de stress non cumulatif, ou stress NCS ("Non Cumulative Stress") en raison de la différence de potentiel de 15V entre le substrat PW et sa grille de contrôle. Toutefois, comme sa région de drain n1 est reliée à la masse par l'intermédiaire de la ligne de bit BL', le canal conducteur qui se crée dans sa région de canal CH1 est maintenu à OV et limite l'injection d'électrons dans sa grille flottante. Cet effet de stress en soi connu dans l'art antérieur est dit "non cumulatif' car il ne s'exerce que sur des cellules mémoire reliées à la même ligne de contrôle de grille que le transistor en cours de programmation. Il est donc généralement toléré. Ainsi, il a été démontré dans ce qui précède que des cellules mémoire UCP comprenant une grille verticale enterrée SGC et une ligne de source formée par la couche d'isolation NISO peuvent être utilisées pour réaliser une mémoire. Il a aussi été démontré que de telles cellules mémoire ne présentent pas plus de contraintes d'utilisation que des cellules mémoire UCP conventionnelles, en lecture, effacement et programmation, notamment en termes de stress doux SST ou de stress non cumulatif NCS.
Les figures 14A à 14E représentent par des vues en coupe des étapes d'un procédé de fabrication de grilles verticales de transistors de sélection selon l'invention. Au cours d'une étape S10, figure 14A, une couche d'isolation NISO dopée N est implantée dans le wafer WF, pour délimiter un caisson PW de type P formant substrat. Les parois verticales de la couche d'isolation NISO ne sont pas représentées sur la vue en coupe de la figure 14A, qui ne représente qu'une partie du wafer. Optionnellement, une couche dopée P est également implantée dans le caisson, au-dessus de la couche NISO. Cette couche permet d'ajuster les tensions de seuil des transistors de sélection ST31, ST32 précédemment décrits, ainsi que la tension de seuil des cellules vierges (tension de seuil des transistors à grille flottante en l'absence de charges électriques piégées dans leurs grilles flottantes). Au cours d'une étape S11, figure 14B, un masque de gravure 10 est déposé sur le substrat PW. Des tranchées 11 parallèles entre elles sont gravées dans le substrat par l'intermédiaire du masque de gravure. Les tranchées sont ici suffisamment profondes pour atteindre la couche NISO. Au cours d'une étape S13, figure 14C, le masque de gravure est retiré et une couche d'oxyde de grille 12 est déposée sur le substrat PW et dans les tranchées 11. Au cours d'une étape S14, figure 14D, une couche de silicium polycristallin 13 est déposée sur le substrat PW et dans les tranchées 11, au-dessus de la couche d'oxyde 12.
Au cours d'une étape S15, figure 14E, la couche de silicium polycristallin 13 est retirée de la surface du substrat PW, ainsi que la couche d'oxyde 12, afin que la surface du substrat soit prête pour d'autres étapes de fabrication décrites plus loin. Il reste donc les tranchées conductrices 11 en silicium polycristallin 13, isolées du substrat par la couche d'oxyde 12, destinées à former des grilles verticales SGC telle que celle représentée sur la figure 6.
Les figures 15A à 15F illustrent par des vues en coupe une variante du procédé de fabrication qui vient d'être décrit. Le procédé comprend des étapes S20, S21, S22, S23, S24 et S25. L'étape S20, figure 15A, est identique à l'étape S10 précédemment décrite. L'étape S21, figure 15B, est identique à l'étape Sll précédemment décrite mais on réalise ici des tranchées 11' moins profondes qui n'atteignent pas la couche NISO. L'étape S22, figure 15C, consiste à implanter des poches n3" de semi-conducteur dopé N autour de la partie inférieure des tranchées 11'. Ces poches formeront des régions de source n3" de transistors de sélection, précédemment décrites en relation avec la figure 7. Les poches n3" sont par exemple implantées en passant par l'intérieur et par le fond des tranchées. Elles sont suffisamment profondes pour atteindre la couche NISO. Les étapes S23, S24, S25, figures 15D, 15E, 15F, sont identiques aux étapes S13, S14, 515 précédemment décrites. Au terme de ces étapes, on obtient des tranchées conductrices 11' en silicium polycristallin, isolées du substrat par la couche d'oxyde 12, qui formeront des grilles verticale SGC telle que celle représentée sur la figure 7. Ces tranchées n'atteignent pas la couche NISO mais leur partie inférieure est entourée des poches n3" qui atteignent la couche NISO. Des étapes d'un procédé de fabrication de cellules mémoire dans un circuit intégré sont représentées sur les figures 16A à 16E par des vues de dessus. Ce procédé vise la fabrication collective de cellules mémoire, pour réaliser une mémoire du type décrit plus loin en relation avec les figures 25 et 26. Au cours d'une étape S30, figure 16A, on réalise dans le substrat PW des tranchées conductrices SGCi,i+i, SGCi+2,i+3 parallèles entre elles et isolées du substrat. Les tranchées sont réalisées conformément à l'un des deux procédés de fabrication qui viennent d'être décrits. Deux tranchées seulement sont représentées, dans un souci de simplification des dessins. Ces tranchées, notées avec des indices (i, i+1) et (i+2, i+3), se rapportent à la fabrication de quatre pages ou de quatre mots de rangs i, i+1, i+2, et i+3. Au cours d'une étape S31, figure 16B, des tranchées d'isolation peu profondes STI ("Shallow Trench Isolation") sont réalisées perpendiculairement aux tranchées conductrices SGCp-pi, SGC,+2,,+3. Les tranchées sont parallèles entre elles et sont réalisées par gravure du semiconducteur et remplissage des tranchées obtenues avec de l'oxyde. Elles font apparaître dans le substrat des bandes de semi-conducteur DST, DSJ+1 perpendiculaires aux tranchées conductrices SGC,,,+1, SGC,+2,,+3, qui sont destinées à former ultérieurement les régions de drain et de source de transistors. La gravure des tranchées d'isolation STI grave également les tranchées conductrices SGCi,i+i, SGCi+2,i+3 dans des zones de croisement. Pour fixer les idées, les figures 17A et 17B sont des vues en coupe longitudinale et transversale des tranchées d'isolation STI selon des axes de coupe AA' et BB' représentés sur la figure 16B. Les tranchées d'isolation STI sont moins profondes que les tranchées conductrices SGCi,i+i, SGCi+2,i+3 et font apparaître dans celles-ci des tronçons conducteurs séparés par les tranchées d'isolation STI. Chaque tronçon est destiné à former une grille verticale SGC commune à deux transistors de sélection. Comme on le voit sur la figure 17B, ces tronçons sont reliés électriquement entre eux par la partie des tranchées conductrices qui n'est pas sectionnée par les tranchées d'isolation STI et s'étend en dessous de celles-ci. Dans un mode de réalisation qui n'est pas représenté, les tranchées d'isolation STI sectionnent totalement les tranchées conductrices et les différents tronçons obtenus ne sont pas reliés électriquement.
Au cours d'une étape S32, figure 16C, des lignes conductrices CGC, CG1+1, CG1+2, CG1+3 parallèles aux tranchées conductrices SGC1,1+1, SGC1+2,1+3 sont formées sur le substrat PW, à raison de deux lignes conductrices par tranchée conductrice, l'une étant placée à gauche et l'autre à droite de la tranchée conductrice. Ces lignes conductrices sont formées par dépôt d'une couche de silicium polycristallin de second niveau ou "poly2", puis gravure de celle-ci en bandes. Elles sont destinées à former à la fois des grilles de contrôle de transistors à grille flottante et des lignes de contrôle de grille CGL. L'étape S32 est précédée d'étapes de formation de grilles flottantes qui ne sont pas représentées sur les figures, réalisées après l'étape S31. Ces étapes comprennent le dépôt d'une couche d'oxyde tunnel sur le substrat, de dépôt d'une première couche de silicium polycristallin ou "poly 1", de gravure de la couche "poly1" pour former des grilles flottantes, puis de dépôt sur le substrat d'une couche d'oxyde, par exemple de type ONO (Oxyde-Nitrure-Oxyde), sur lequel sont formées les lignes conductrices CGC à CG1+3.
Au cours d'une étape S33, figure 16D, des dopants de type N sont implantés dans les bandes de semi-conducteur DST, DSJ+1, pour former des régions de drain n1 et de source n2 de transistors à grille flottante. Les régions de source n2, qui s'étendent à droite et à gauche des tranchées conductrices SGC1,1+1, SGC1+2,1+3, forment également des régions de drain de transistors de sélection, conformément à la structure de cellule mémoire représentée sur la figure 6. Au cours d'une étape S34, figure 16E, l'ensemble du substrat y compris des lignes conductrices CGC, CGi+i, CGi+2, CGi+3 est recouvert par la couche diélectrique DO citée plus haut. Cette couche diélectrique n'est pas représentée sur le schéma afin de montrer les éléments qu'elle recouvre. Des orifices sont pratiqués dans la couche diélectrique, et les orifices sont ensuite métallisés pour former les contacts Cl, C3, C4 (Cf Fig. 8) destinés à connecter les éléments qui viennent d'être réalisés à des pistes conductrices en métal. Ainsi, les contacts Cl sont destinés à connecter les régions de drain n1 à des lignes de bits. Les contacts C4 sont destinés à connecter les lignes conductrices CGC, CGi+2, CGi+3 à un circuit de contrôle de grille. Les contacts C3 sont destinés à connecter les tranchées conductrices SGCi,i+i, SGCi+2,i+3 à un circuit pilote de ligne de mot. Plus précisément, si les tranchées conductrices sont totalement sectionnées par les tranchées d'isolation STI, les contacts C3 permettent de les relier à des lignes de mots en métal qui conduisent au circuit pilote de ligne de mot. Des contacts C3' supplémentaires sont dans ce cas prévus pour relier aux lignes de mots les tronçons formés par les tranchées conductrices sectionnées. Inversement, si les tranchées conductrices ne sont pas totalement sectionnées, elles peuvent être utilisées en tant que lignes de mots. Les contacts C3 permettent alors de les relier au circuit pilote de ligne de mot.
Les étapes qui viennent d'être décrites sont suivies d'étapes de réalisation de lignes en métal évoquées ci-dessous, ou de lignes d'interconnexion permettant de relier les cellules mémoire à des organes de contrôle du circuit intégré. Ces étapes en soi classiques ne seront pas décrites.
Une variante de ce procédé de fabrication de cellules mémoire est représentée sur les figures 168 à 18E. Les tranchées d'isolation STI sont réalisées en premier lieu, au cours d'une étape S40 montrée sur la figure 18A. Au cours d'une étape S41, figure 18B, on réalise les tranchées conductrices SGC,,,+1, SGC,+2,,+3. Ainsi, ici, les tranchées conductrices coupent les tranchées d'isolation STI. Pour fixer les idées, les figures 19A et 19B sont des vues en coupe longitudinale et transversale des tranchées conductrices, selon des axes de coupe AA' et BB' représentés sur la figure 18B. Les tranchées conductrices SGC,,,+1, SGC,+2,,+3 sont plus profondes que les tranchées d'isolation STI et les sectionnent entièrement (figure 19A). Dans une variante de réalisation, les tranchées conductrices sont moins profondes que les tranchées d'isolation et ne les sectionnent que partiellement. Dans les deux cas, la continuité électrique des tranchées conductrices est totale sur toute leur profondeur (figure 19B). Les autres étapes de ce procédé de fabrication sont identiques à celles décrites plus haut. Les figures 18C, 18D, 18E diffèrent seulement des figures 16C, 16D, 16E en ce que les tranchées conductrices SGC,,,+1, SGC,+2,,+3 sectionnent les tranchées d'isolation STI au lieu d'être sectionnées par celles-ci. Ainsi, le procédé comprend une étape S42 (figure 18C) de formation des lignes conductrices CG' CG,+1, CG,+2, CG,+3 précédée d'étapes de formation de grilles flottantes et de dépôt d'oxyde non représentées, une étape S43 (figure 18D) de formation des régions de drain n1 et de source n2 des transistors à grille flottante, et une étape S44 de formation des contacts Cl, C3, C4, les contacts supplémentaires C3' n'étant plus nécessaires ici. La figure 20 montre une étape de formation, dans le wafer WF, de la couche NISO qui délimite le caisson PW. La couche NISO est formée par deux implantations de dopants de type N. Une première implantation permet de former une "plaque" horizontale de semi- conducteur dopé qui délimite le fond du caisson PW. Une seconde implantation permet de former des parois verticales ou "murs" du caisson PW. Dans une variante de réalisation représentée sur la figure 21, la couche NISO comporte une pluralité de "murs" qui délimitent une pluralité de caissons PW0, PW1, PW2, etc. Il sera vu plus loin que certains modes de réalisation d'une mémoire selon l'invention nécessitent une telle pluralité de caissons, chacun pouvant être porté à un potentiel électrique différent de celui des autres. La figure 22 montre une étape de réalisation de contacts C5 sur la tranche supérieure des murs de la couche d'isolation NISO. Cette étape peut être réalisée en même temps que l'étape de formation des contacts Cl, C3, C4 montrée sur la figure 16E ou 18E. La couche NISO étant utilisée comme ligne de source, on prévoit de préférence de nombreux contacts C5 tout le long de la tranche supérieure des murs de la couche NISO, comme représenté sur la figure, afin de diminuer sa résistance électrique et favoriser la distribution des lignes de courant dans toutes les directions. Comme indiqué plus haut, les contacts C5 permettent de relier la couche NISO à une ligne de source générale SL réalisée dans un niveau de métal, ou à des organes de contrôle de la tension de ligne de source. La figure 23 représente une mémoire MEM1 effaçable par page comprenant un plan mémoire réalisé dans un caisson PW. Le plan mémoire comprend IxJ cellules mémoire C31, C32 selon l'invention, chaque cellule mémoire C31, C32 comprenant un transistor à accumulation de charges FGT31, FGT32 en série avec un transistor de sélection ST31, ST32. La mémoire comprend I pages P comportant chacune une rangée de J cellules mémoire, et une ligne de contrôle de grille CGL. La figure 23 montre les deux premières pages P0, Pl de rangs 0 et 1, et les deux dernières pages de rangs I-2 et I-1. La mémoire comporte également J lignes de bits BL, chacune étant reliée à des cellules mémoire de même rang J appartenant à des pages différentes. La figure 23 montre les deux premières lignes de bits de rangs 0 et 1 et les deux dernières lignes de bits de rangs J-2 et J-1. Chaque ligne de bits BL est connectée aux régions de drain des transistors à grille flottante FGT de cellules mémoire de même rang j, tandis que chaque ligne de contrôle de grille CGL est connectée aux grilles de contrôle des transistors FGT de cellules mémoire de même rang i. Les régions de source des transistors de sélection sont connectées à la couche NISO qui entoure le caisson PW.
La mémoire comporte aussi des lignes de mots WL qui sont connectées aux grilles des transistors de sélection ST des cellules mémoire. Chaque ligne de mot WL contrôle la grille de sélection commune de cellules mémoire de deux pages voisines, ou pages "liées". Ainsi, une ligne de mot WL de rang (0)(1) est associée aux deux premières pages de rang 0 et 1 et contrôle les transistors de sélection des cellules mémoire de ces deux pages liées. De même, une ligne de mot de rang (I-2)(I-1) est associée aux deux dernières pages de rang I-2 et I-1 et contrôle les transistors de sélection des cellules mémoire des deux pages liées. Les tensions appliquées aux diverses lignes de contrôle du plan mémoire sont fournies par des organes de la mémoire en fonction d'une adresse d'une page à effacer ou d'un groupe de cellules mémoire à lire ou à programmer. Ces organes comprennent : - des verrous de ligne de bit BLT qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la programmation de cellules mémoire, - un circuit pilote de ligne de mot WLDCT ("Word Line Driver Circuit") qui applique aux différentes lignes de mots WL les tensions SV destinées aux transistors de sélection, - un circuit de contrôle de grille CGCTO qui applique aux différentes lignes de contrôle de grille CGL les tensions de contrôle de grille CGV des transistors à grille flottante, - un interrupteur de ligne de source SLS qui applique la tension de ligne de source SLV à la couche NISO, - un interrupteur de caisson PWS qui applique la tension de substrat VB au caisson PW, - des amplificateurs de lecture SA ("Sense Amplifiers"), qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la lecture de cellules mémoire, et fournissent un mot binaire lu dans la mémoire, par exemple un mot de 8 bits B0-B7, et - un décodeur de colonne CDEC, qui relie les amplificateurs de lecture SA aux différentes lignes de bits. Les tensions fournies par ces différents organes sont décrites par les tableaux RD4, ER2, PG2 et PG2'. Notamment, les verrous de ligne de bit BLT fournissent la "tension de polarisation pendant la programmation" ou la "tension de non-programmation" figurant dans les tableaux PG2 et PG2'. Les amplificateurs de lecture SA fournissent la "tension de polarisation de lecture" figurant dans le tableau RD4. Il apparaîtra clairement à l'homme de l'art que cette structure de mémoire comprenant une ligne de mot WL commune à deux rangées de cellules mémoire voisines (par exemple les pages Po, Pi), dans laquelle la ligne de mot commune est connectée à des grilles de transistors de sélection ST31 de la première rangée et à des grilles de transistors de sélection ST32 de la seconde rangée, peut être modifiée pour recevoir des cellules mémoire C21, C22 du type décrit plus haut en relation avec la figure 5, dont les transistors de sélection ST21, ST22 ne comportent pas de grille commune mais partagent la même ligne de mot WL. La figure 24 représente une mémoire MEM2 effaçable par mot comprenant un plan mémoire réalisé dans une pluralité de caissons CPW. Chaque caissons CPW comprend des cellules mémoire C31, C32 selon l'invention, comprenant chacune un transistor à accumulation de charges FGT31, FGT32 en série avec un transistor de sélection ST31, ST32. La mémoire comprend également des caissons SPW recevant des interrupteurs de contrôle. La structure du plan mémoire est du type CPW-SPW-CPW/CPW-SPW-CPW/CPW-SPW-CPW/..., un caisson de contrôle étant associé à deux caissons de cellules mémoire et agencé entre ceux-ci (pour des raisons de lisibilité, la figure 24 ne représente qu'un caisson SPW et deux caissons CPW). Dans une variante, la structure du plan mémoire pourrait être du type CPW- SPW/CPW-SPW/CPW-SPW/..., en prévoyant un caisson de contrôle par caisson de cellules. La structure de chaque caisson CPW est semblable à la structure du plan mémoire de la mémoire MEM1 effaçable par page, mais les pages sont remplacées par des mots WD, c'est-à- dire un groupe de cellules mémoire contenant un nombre de cellules mémoire inférieur au nombre de cellules mémoire d'une page, par exemple 8 cellules mémoire. Une page de la mémoire MEM2 est donc composée d'une pluralité de mots WD. La figure 24 montre les quatre premières pages Po, Pi, P2, P3 du plan mémoire.
Plus particulièrement, chaque page comprend: - une pluralité de mots WD répartis dans des caissons CPW différents, - des lignes de contrôle de grille CGL affectées chacune à un mot WD, - une ligne générale de contrôle de grille MCGL ("Main Control Gate Line") qui traverse l'ensemble du plan mémoire et fournit une tension générale de contrôle de grille MCGV aux différentes lignes de contrôle de grille CGL, et - une ligne de mot WL, partagée avec une page voisine, qui traverse l'ensemble du plan mémoire.
Chaque caisson CPW comprend un mot WD de chaque page. Chaque cellule mémoire de chaque mot est reliée à une ligne de bit BL, à la ligne de contrôle de grille CGL, commune à toutes les cellules mémoire du mot, et à la couche NISO du caisson. La ligne de contrôle de grille CGL du mot est reliée à la ligne de contrôle de grille générale MCGL de la page à laquelle le mot appartient, par l'intermédiaire du caisson de contrôle SPW. Le caisson de contrôle SPW comprend : - une première rangée verticale de transistors interrupteurs CS commandés par un signal commun NOSEL, prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à gauche du caisson de contrôle, - une première rangée verticale de transistors interrupteurs SS commandés par un signal commun SEL, également prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à gauche du caisson de contrôle, - une seconde rangée verticale de transistors interrupteurs CS commandés par un signal commun NOSEL, prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à droite du caisson de contrôle, et - une seconde rangée verticale de transistors interrupteurs SS commandés par un signal commun SEL, également prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à droite du caisson de contrôle.
Plus précisément, chaque interrupteur CS relie une ligne CGL à la masse, et chaque interrupteur SS relie une ligne CGL à la ligne générale de contrôle de grille MCGL de la page à laquelle appartient le mot considéré. La combinaison des signaux SEL et NOSEL permet ainsi de relier la ligne CGL à la masse ou de la relier à la ligne générale de contrôle de grille MCGL. Les tensions appliquées à ces diverses lignes du plan mémoire sont fournies par des organes de la mémoire en fonction d'une adresse de sélection d'un mot à effacer, à lire ou à programmer. Ces organes comprennent : - des verrous de lignes de bits BLT, qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la programmation de cellules mémoire, - un circuit pilote de ligne de mot WLDCT qui applique aux différentes lignes de mots WL les tensions de sélection SV destinées aux transistors de sélection, - un circuit de contrôle de grille CGCT1, qui applique aux différentes lignes de contrôle de grille générales MCGL des tensions de contrôle de grille CGV, - des verrous de colonnes CLT qui fournissent les signaux SEL et NOSEL à chaque rangée verticale d'interrupteurs CS, SS. - un interrupteur de ligne de source SLS qui applique la tension de ligne de source SLV à la couche NISO de tous les caissons, - un interrupteur de caisson CPWS par caisson CPW, qui applique la tension de substrat VB au caisson CPW, - un interrupteur de caisson SPWS par caisson SPW, qui applique la tension de substrat VB 10 au caisson CPW, - des amplificateurs de lecture SA, qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la lecture de cellules mémoire, et fournissent un mot binaire lu dans la mémoire, par exemple un mot de 8 bits B0-B7, et - un décodeur de colonne CDEC, qui relie les amplificateurs de lecture aux différentes lignes 15 de bits. Le plan mémoire ainsi organisé permet d'appliquer aux cellules mémoire les procédés de lecture, d'effacement et de programmation précédemment décrits. Le tableau RD5 en Annexe 1 décrit en relation avec la figure 25 des valeurs de tensions appliquées au plan mémoire 20 pendant la lecture de cellules mémoire. La figure 25 montre la distribution de ces valeurs de tensions lors de la lecture de deux cellules mémoire C31, C31' qui sont encadrées sur la figure. Le tableau ER3 en Annexe 1 décrit en relation avec la figure 26 des valeurs de tensions 25 appliquées au plan mémoire pendant l'effacement d'un mot. La figure 26 montre la distribution de ces valeurs de tensions lors de l'effacement d'un mot WD qui est encadré sur la figure. Le tableau PG3 en Annexe 1 décrit en relation avec la figure 27 des exemples de valeurs de 30 tensions appliquées au plan mémoire pendant la programmation d'une cellule mémoire. La figure 27 montre la distribution de ces valeurs de tensions lors de la programmation d'une cellule mémoire C31 qui est encadrée sur la figure.
Il apparaît dans les tableaux ER3, PG3 que pendant l'effacement d'un mot, une ligne de contrôle de grille générale non sélectionnée mais liée à la ligne de contrôle de grille générale sélectionnée (i.e. qui est associée à une page liée à la page sélectionnée) nécessite une tension différente de celle appliquée à une ligne de contrôle de grille générale qui n'est pas sélectionnée. De même, pendant la lecture de cellules mémoire, une ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée nécessite une tension différente de celle appliquée à une ligne de contrôle de grille non sélectionnée. Il apparaîtra clairement à l'homme de l'art que cette structure de mémoire comprenant une ligne de mot WL commune à deux rangées de cellules mémoire voisines formant des mots WD, peut être modifiée pour recevoir des cellules mémoire C21, C22 du type décrit plus haut en relation avec la figure 5, dont les transistors de sélection ST21, ST22 ne comportent pas de grille commune mais partagent la même ligne de mot WL.
La figure 28 représente un exemple d'application d'une mémoire MEM selon l'invention (MEM1 ou MEM2). La mémoire MEM est agencée dans un circuit intégré IC équipé d'un processeur et d'un circuit d'interface de communication ICT, par exemple un circuit intégré pour carte à puce. Le circuit intégré est monté sur un support CD, par exemple une carte plastique. La mémoire MEM permet, à capacité mémoire identique, de réduire la taille et le prix de revient du circuit intégré, ou, à surface de circuit intégré identique, d'augmenter la capacité de stockage de la mémoire. Dans une variante du procédé de fabrication précédemment décrit, des cellules mémoire sont formées dans des mini caissons qui sont isolés électriquement les uns des autres par les tranchées conductrices SGC,,,+1, SGC,+2,,+3 et les tranchées d'isolation STI. Pour obtenir cette caractéristique on fait en sorte, au cours de l'étape de réalisation de tranchées d'isolation STI précédemment décrite (Cf. figure 16B ou figure 18A), que la profondeur des tranchées d'isolation STI soit suffisante pour atteindre la couche NISO et que la profondeur des tranchées conductrices SGC,,,+1, SGC,+2,,+3 soit également suffisante pour atteindre la couche NISO (Cf. Figures 14A à 14E).. Cette variante du procédé de fabrication est illustrée sur les figures 29A, 29B, qui remplacent les figures 17A, 17B précédemment décrites en relation avec le procédé de fabrication représenté sur les figures 16A à 16E. Les figures 29A et 29B sont des vues en coupe longitudinale et transversale des tranchées d'isolation STI selon les axes de coupe AA' et BB' représentés sur la figure 16B. Les tranchées d'isolation STI peuvent être sensiblement plus profondes ou sensiblement moins profondes que les tranchées conductrices SGC1,1+1, SGC1+2,1+3, pourvu que les deux tranchées atteignent la couche NISO. Elles pourraient même être l'une ou l'autre, ou les deux, d'une profondeur telle qu'elles dépasseraient la couche NISO. Si les tranchées d'isolation sont sensiblement plus profondes que les tranchées conductrices, comme cela est représenté ici, elles font apparaître dans celles-ci des tronçons conducteurs. Chaque tronçon est destiné à former une grille verticale SGC commune à deux transistors de sélection. Dans le cas contraire, les tranchées conductrices conservent une partie inférieure non sectionnée par les tranchées d'isolation, qui relie électriquement leurs différents tronçons (non représenté). Cette variante peut également être appliquée au procédé de fabrication précédemment décrit en relation avec les figures 18A à 18E, dans lequel les tranchées d'isolation STI sont sectionnées par les tranchées conductrices SGC1,1+1, SGC1+2,1+3. Le fait que les tranchées d'isolation et les tranchées conductrices atteignent toutes deux la couche NISO fait alors apparaître, dans le caisson PW, une pluralité de mini caissons qui sont isolés dans les trois dimensions les uns relativement aux autres, par : - les tranchées d'isolation STI, - les tranchées conductrices SGC1,1+1, SGC1+2,1+3, celles-ci étant en effet isolées électriquement du substrat par la couche isolante 12 qui les entoure (Cf. figure 14E par exemple), et - la couche NISO elle-même.
La figure 30 est une vue en coupe montrant un troisième mode de réalisation de cellules mémoire selon l'invention, réalisées conformément à la variante du procédé de fabrication qui vient d'être décrite. Plus particulièrement, la figure 30 montre deux paires PR1, PR2 de cellules mémoire reliées à la même ligne de bit BL. Chaque paire PR1, PR2 comporte deux cellules mémoire C41, C42 selon l'invention (les mêmes références étant attribuées aux cellules mémoire de chaque paire). Chaque cellule mémoire C41, C42 comprend un transistor à grille flottante FGT41, FGT42 et un transistor de sélection ST41, ST42. Les transistors FGT41, FGT42 sont de même structure que les transistors FGT31, FGT31 précédemment décrits et chacun présente une région de canal horizontale CH1 s'étendant sous leur grille flottante FG, entre les régions de drain n1 et de source n2. Les transistors de sélection ST41, ST42 sont de même structure que les transistors de sélection ST31, ST32 précédemment décrits et comportent une grille commune verticale enterrée SGC qui atteint la couche NISO, le transistor ST41 présentant une région de canal verticale CH2 en face de la paroi verticale gauche de la grille SGC, et le transistor ST42 une région de canal verticale CH2 en face de la paroi verticale droite de la grille SGC. Par ailleurs, on suppose dans cet exemple de réalisation, que la grille commune SGC des transistors de sélection de chaque paire PR1, PR2 est entièrement sectionnée à ses extrémités par les tranchées d'isolation STI, et est reliée par l'intermédiaire de contacts à une ligne de mot WL réalisée dans un premier niveau de métal ("métall). La ligne de bit BL est dans ce cas réalisée dans un second niveau de métal ("métal2") et les régions de drain n1 des transistors FGT41, FGT42 de chaque paire de cellules mémoire sont reliées à la ligne de bit BL par l'intermédiaire de contacts et de traversées conductrices d'un type déjà décrit. Chaque paire de cellules mémoire C41, C42 ne distingue donc de la paire de cellules mémoire C31, C32 en ce que les tranchées d'isolation STI qui s'étendent devant et derrière les cellules mémoire (soit devant et derrière le plan de coupe de la figure 30) atteignent la couche NISO, comme représenté par un trait pointillé horizontal montant la profondeur des tranchées d'isolation STI. Il en résulte que : - la seconde cellule mémoire C42 de la première paire PR1 et la première cellule mémoire 20 C41 de la seconde paire PR2 se trouvent dans un premier mini caisson MPW1, - la seconde cellule mémoire C42 de la seconde paire PR2 se trouve dans un second mini caisson MPW2, qui reçoit également la première cellule mémoire C41 d'une paire de cellules mémoire s'étendant à droite de la paire PR2, non représentée sur la figure 30, et - la première cellule mémoire C41 de la première paire PR1 se trouve dans un troisième mini 25 caisson MPW3, qui reçoit également la seconde cellule mémoire C42 d'une paire de cellules mémoire s'étendant à gauche de la paire PR2, non représentée sur la figure 30. A l'exception du potentiel électrique VB des mini caissons, les tensions appliquées aux cellules mémoire C41, C42 sont identiques à celles appliquées aux cellules mémoire décrites 30 par le tableau REF3 : - BLV est la tension appliquée à la ligne de bit BL et donc appliquée aux régions de drain n1 des transistors FGT41, FGT42 de chacune des paires PR1, PR2, - CGV est la tension appliquée à la grille de contrôle d'un transistor FGT41, FGT42 par l'intermédiaire d'une ligne de contrôle de grille (non représentée), - SV est la tension de sélection appliquée à la grille commune SGC des transistors ST41, ST42 d'une même paire PR1, PR2 par l'intermédiaire de la ligne de mot WL correspondante, - SLV est la tension appliquée à la couche d'isolation NISO en tant que ligne de source SL.
Dans ce mode de réalisation des cellules mémoire, le potentiel électrique VB des mini caissons n'est pas "appliqué" mais induit par l'intermédiaire de la ligne de bit BL, en effacement et en programmation. Le potentiel électrique VB de chaque mini caisson est, par défaut, le potentiel flottant (HZ), mais peut varier fonction de la tension appliquée à la ligne de bit. Les mini caissons étant isolés les uns des autres, chaque mini caisson peut ainsi présenter un potentiel flottant VB différent de celui des mini caissons voisins. Un mode de réalisation d'un procédé de lecture, effacement et programmation des cellules mémoire se base sur cet effet technique pour contrôler le potentiel VB des mini caissons, comme cela va être décrit dans ce qui suit.
Un procédé de lecture de la cellule mémoire C41 de la seconde paire PR2 de cellules mémoire est illustré sur la figure 31 et décrit par le tableau RD6 en Annexe 2. Ce procédé se différentie de celui précédemment décrit en relation avec la figure 9 en ce que les mini caissons MPW1, MPW2, MPW3 ne sont pas reliés à la masse et sont à un potentiel VB1, VB1' qui est flottant (HZ). Des flèches montrent qu'un courant traverse la région de canal CH1 du transistor FGT41 de la cellule C41 de la paire PR2, et la région de canal verticale CH2 du transistor ST41 correspondant. Un canal conducteur apparaît également dans la région de canal verticale CH2 du transistor ST42 ayant la même grille SGC, sous l'effet de la tension SV=Von appliquée à la grille commune SGC, mais le transistor à grille flottante associé FGT42 reste bloqué sous l'effet de la tension d'inhibition Vinh.
Le tableau RD6 décrit également en relation avec la figure 32 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture d'une cellule mémoire reliée à la même ligne de contrôle de grille et à la même ligne de mot WL que de la cellule mémoire C41 de la seconde paire PR2, mais reliée à une autre ligne de bit que la ligne de bit BL que celle montrée sur la figure. Par rapport au plan de coupe de la figure 36, ces cellules mémoire sont devant ou derrière les cellules mémoire C41, C42 de la figure 36. Les cellules mémoire C41, C42 de la paire PR2 reçoivent les mêmes tensions que la cellule mémoire en cours de lecture, hormis la tension de ligne de bit BLV qui est portée à une tension de non-lecture BLV1', ici le potentiel flottant HZ. Ainsi, aucun courant ne traverse la cellule mémoire C41 de la paire PR2 bien que ses transistors FGT41 et ST41 présentent chacun un canal conducteur dans leur région de canal CH1, CH2. Le tableau ER4 en Annexe 2 décrit en relation avec la figure 33 des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement de la cellule mémoire C41 de la paire PR2 de cellules mémoire. Contrairement au procédé d'effacement précédemment décrit, la ligne de bit BL reçoit ici une tension BLV2 positive et non nulle, par exemple 5V, et le potentiel VB2 du mini caisson correspondant MPW1 est flottant. Simultanément, la grille de contrôle CG du transistor FGT41 de la cellule mémoire C41 reçoit la tension négative d'effacement Ver, par exemple -10V. La jonction PN entre le mini caisson MPW1 et la région de drain n1 du transistor FGT41 est dans l'état bloqué en raison de la polarisation positive appliquée à la région de drain n1 (ici 5V) par l'intermédiaire de la ligne de bit BL. Toutefois, la tension négative Ver induit un champ électrique élevé qui fait apparaître un courant de fuite inverse non négligeable dans une zone de la jonction PN proche de la grille flottante FG du transistor FGT41, ce courant étant appelé courant de fuite "bande-à-bande" ("band-to-band current"). Ce courant de fuite fait rapidement augmenter le potentiel flottant VB du mini caisson MPW1, jusqu'à ce que celui-ci atteinte ou soit proche du potentiel de la région de drain n1 imposé par la ligne de bit BL, ici 5V. Dans ces conditions, et comme montré sur la figure 33 par des flèches, un champ électrique d'effacement apparaît entre le mini caisson MPW1 et la grille flottante FG du transistor FGT41. Ce champ électrique d'effacement extrait des électrons de la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT42 qui se trouve dans le même mini-caisson MPW1, soit celui de la paire PR1 (et non, comme précédemment, celui de la même paire), subit un effet de stress doux SST en raison de la différence de potentiel entre le mini caisson MPW1 et sa grille de contrôle, ici égale à 2,5 V. Cet effet de stress doux est insuffisant pour extraire de façon notable des charges électriques de la grille flottante de ce transistor. Pendant ce processus d'effacement, le potentiel VB2' des mini caissons MPW2, MPW3 qui ne contiennent pas de cellule mémoire sélectionnée en effacement, tend également vers la tension BLV2 mais de manière plus lente en raison d'un courant bande-à-bande beaucoup plus faible, les transistors FGT41, FGT42 de ces cellules mémoire recevant la tension positive de non-effacement Vner, ici 2,5 V.
Le tableau ER4 décrit également en relation avec la figure 34 des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement d'une cellule mémoire reliée à la même ligne de contrôle de grille et à la même ligne de mot WL que de la cellule mémoire C41 de la paire PR2, mais reliée à une autre ligne de bit que la ligne de bit BL montrée sur la figure. Les cellules mémoire C41, C42 reçoivent les mêmes tensions que les cellules mémoire en cours d'effacement, hormis la tension de ligne de bit BLV qui est portée à une tension de non-effacement BLV2', ici le potentiel de masse GND. La tension VI2 appliquée à la couche NISO, par exemple 5 V, pourrait faire monter le potentiel flottant VB2" des mini-caissons MPW1, MPW2, MPW3 à 5 V par fuite de jonction inverse, mais des jonctions passantes entre les mini-caissons et les régions de drain qui sont à la masse limitent cette montée de tension à la valeur d'une tension de diode passante, par exemple 0,6 V. Comme le transistor FGT41 de la cellule mémoire C41 de la paire PR2 reçoit la tension d'effacement Ver sur sa grille de contrôle CG, il subit un effet de stress non cumulatif de faible intensité, sous une différence de potentiel de l'ordre de 10,6 V.
Le tableau PG4 en Annexe 2 décrit en relation avec la figure 35 des valeurs de tensions appliquées aux cellules mémoire lors de la programmation de la cellule mémoire C41 de la paire PR2 de cellules mémoire. Les tensions appliquées à la cellule mémoire sont identiques à celles précédemment décrites en relation avec la figure 12 et le tableau PG2, à la différence que les mini caissons sont à un potentiel flottant VB3, VB3'. Sous l'effet de la tension négative BLV3 appliquée à la ligne de bit, ici -5 V, les jonctions PN entre les régions de drain n1 des transistors FGT41, FGT42 et les mini caissons sont passantes et font monter le potentiel flottant VB3, VB3' jusqu'à ce qu'il atteinte une valeur égale à la tension BLV3 moins la tension de diode passante, ici 0,6 V. Ainsi, les potentiels VB3, VB3' se stabilisent au voisinage de -4,4 V. Dans ces conditions, et comme montré sur la figure 33 par des flèches, un champ électrique de programmation apparaît entre le mini caisson MPW1 et la grille flottante FG du transistor FGT41. Ce champ électrique fait apparaître un canal conducteur dans la région de canal CH1 du transistor et provoque l'injection d'électrons dans sa grille flottante par effet tunnel (effet Fowler Nordheim).
Le tableau PG4 en Annexe 2 décrit également en relation avec la figure 36 des valeurs de tensions appliquées aux cellules mémoire lors de la programmation d'une cellule mémoire reliée à la même ligne de contrôle de grille et à la même ligne de mot WL que de la cellule mémoire C41 de la paire PR2, mais reliée à une autre ligne de bit que la ligne de bit BL montrée sur la figure. La ligne de bit BL est alors portée à une tension BLV3' de non sélection, ici le potentiel de masse GND. Dans ces conditions, le potentiel flottant VB3" de chaque mini caisson ne tend pas vers une tension significative, et reste neutre (HZ). Le transistor FGT41 de la paire PR2 subit un effet de stress non cumulatif NCS peu actif en raison du potentiel de 10V appliqué à sa grille de contrôle CG. Comme sa région de drain n1 est reliée à la masse par l'intermédiaire de la ligne de bit BL, le canal conducteur qui se crée dans sa région de canal CH1 est maintenu à OV et limite l'injection d'électrons dans sa grille flottante.
En résumé, des cellules mémoire selon ce troisième mode de réalisation peuvent être lues, effacées et programmées d'une manière similaire à celles réalisées selon le second mode de réalisation et représentées sur la figure 6, à la différence qu'elles ne nécessitent pas un contrôle du potentiel électrique du caisson PW contenant les mini caissons, le potentiel de chaque mini caisson étant contrôlé en effacement et programmation par l'intermédiaire des lignes de bit. Par ailleurs, comme cela découle de la description qui précède, la segmentation du caisson PW en mini caissons MPW permet l'effacement individuel ou la programmation individuelle de chaque cellule mémoire. La mémoire MEM1 précédemment décrite en relation avec la figure 23 peut donc être réalisée avec de telles cellules mémoire pour obtenir une mémoire qui est intrinsèquement et avantageusement effaçable et programmable par bit. En pratique, les organes de contrôle de la mémoire MEM1 peuvent être configurés pour former une mémoire effaçable par page, effaçable par mot ou effaçable par bit, en fonction de l'application envisagée. Notamment, les verrous de ligne de bit BLT sont configurés pour contrôler à la fois l'effacement et la programmation des cellules mémoire, en fournissant les différentes tensions de ligne de bit qui viennent d'être décrites. Il apparaîtra clairement à l'homme de l'art qu'une cellule mémoire selon l'invention et une mémoire selon l'invention sont susceptibles de diverses autres variantes de réalisation et applications. Notamment, bien que l'on ait décrit dans ce qui précède des modes de réalisation de cellules mémoire à partir de transistors à grille flottante, d'autres types de transistors à accumulation de charges pourraient être utilisés, par exemple des transistors pourvus de grains de silicium ("silicon dots") noyés dans un matériau diélectrique, qui permettent d'accumuler des charges électriques et remplacent les grilles flottantes.
Annexe 1 faisant partie intégrante de la description Références attribuées aux tensions REF1 Tensions appliquées aux cellules C11, C12 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT11, FGT12 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille d'un transistor ST11, ST12 SLV Tension appliquée à la ligne de source SL VI Tension appliquée à la couche d'isolation NISO REF2 Tensions appliquées aux cellules C21, C22 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT21, FGT22 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille d'un transistor ST21, ST22 SLV Tension appliquée à la couche d'isolation NISO en tant que ligne de source SL REF3 Tensions appliquées aux cellules C31, C32 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT31, FGT32 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille commune SGC des transistors ST31, T32 SLV Tension appliquée à la couche d'isolation NISO en tant que ligne de source SL Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire RD1 Réf. Ex. Lecture de la cellule C11 (Art antérieur) BLV BLV1 1V Tension de polarisation de lecture CGV Vread 1,2V Tension de lecture du transistor FGT11 CGV Vnread VB1 Tension de non-lecture appliquée à FGT12 VB VB 1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture appliquée à ST11 SV Voff GND Tension de blocage en lecture appliquée à ST12 SLV SLV1 GND Tension de polarisation pendant la lecture VI VII GND Tension de polarisation pendant la lecture RD2 Réf. Ex. Lecture de la cellule C11 BLV BLV1 1V Tension de polarisation de lecture CGV Vread 1,2V Tension de lecture du transistor FGT11 CGV Vinh -2V Tension d'inhibition du transistor FGT12 VB VB 1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST11, ST12 SLV SLV1 GND Tension de polarisation pendant la lecture VI VII GND Tension de polarisation pendant la lecture RD3 Réf. Ex. Lecture de la cellule C21 BLV BLV1 1V Tension de polarisation de lecture CGV Vread 1,2V Tension de lecture du transistor FGT21 CGV Vinh -2V Tension d'inhibition du transistor FGT22 VB VB 1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST21, T22 SLV SLV1 GND Tension de polarisation pendant la lecture5 RD4 Réf. Ex. Lecture de la cellule C31, figure 9 BLV BLV1 1V Tension de polarisation de lecture CGV Vread 1,2V Tension de lecture du transistor FGT31 CGV Vinh -2V Tension d'inhibition du transistor FGT32 VB VB1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST31, T32 SLV VII GND Tension de polarisation pendant la lecture Exemples de valeurs de tensions pendant l'effacement d'une cellule mémoire ER1 Réf. Ex. Effacement de la cellule C11 (Art antérieur) BLV BLV2 HZ Tension de polarisation pendant l'effacement CGV Ver -10V Tension d'effacement du transistor FGT11 CGV Vner 2,5V Tension de non-effacement du transistor FGT12 VB VB2 5V Tension de polarisation pendant l'effacement SV SV2 5V Tension de polarisation pendant l'effacement SLV SLV2 HZ Tension de polarisation pendant l'effacement VI VI2 5V Tension de polarisation pendant l'effacement ER2 Réf. Ex. Effacement de la cellule C31, Figure 11 BLV BLV2 HZ Tension de polarisation pendant l'effacement CGV Ver -10V Tension d'effacement du transistor FGT31 CGV Vner 2,5V Tension de non-effacement du transistor FGT32 VB VB2 5V Tension de polarisation pendant l'effacement SV SV2 5V Tension de polarisation pendant l'effacement SLV VI2 5V Tension de polarisation pendant l'effacement Exemples de valeurs de tensions pendant la programmation d'une cellule mémoire PG1 Réf. Ex. Programmation de la cellule C11 (Art antérieur) BLV BLV3 -5V Tension de polarisation pendant la programmation CGV Vprog 10V Tension de programmation du transistor FGT11 CGV Vnprog -2,5V Tension de non-programmation du transistor FGT12 VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension de polarisation pendant la programmation SLV SLV3 HZ Tension de polarisation pendant la programmation VI VI3 GND Tension de polarisation pendant la programmation PG2 Réf. Ex. Programmation de la cellule C31, Figure 12 BLV BLV3 -5V Tension de polarisation pendant la programmation CGV Vprog 10V Tension de programmation du transistor FGT31 CGV Vnprog -2,5V Tension de non-programmation du transistor FGT32 VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension de polarisation pendant la programmation SLV VI3 GND Tension de polarisation pendant la programmation PG2' Réf. Ex. Tensions subies par une cellule voisine BLV BLV3' GND Tension de non-programmation CGV Vprog 10V Tension subie par le transistor FGT31' CGV Vnprog -2,5V Tension subie par le transistor FGT32' VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension subie par les transistors ST31', ST32' SLV VI3 GND Tension de polarisation pendant la programmation Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire (Fig. 25) RD5 Tension Ligne Valeur Statut BLV BL 1V Ligne de bit (BL) sélectionnée BLV BL HZ Ligne de bit non sélectionnée MCGV MCGL 1,2V Ligne de contrôle de grille générale sélectionnée MCGV MCGL -2V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL GND Ligne de contrôle de grille générale non sélectionnée CGV CGL 1,2V Ligne de contrôle de grille sélectionnée CGV CGL -2V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL GND Ligne de contrôle de grille non sélectionnée VB - GND Caisson sélectionné VB - GND Caisson non sélectionné VB - -2V Caisson des interrupteurs SS, CS SV WL 2V Ligne de mot sélectionnée SV WL GND Ligne de mot non sélectionnée SLV NISO GND Tension de ligne de source et de couche NISO SEL - 5V Commande des interrupteurs SS du caisson sélectionné NOSEL - -2V Commande des interrupteurs CS du caisson sélectionné SEL - 5V Commande des interrupteurs SS du caisson non sélectionné NOSEL - -2V Commande des interrupteurs CS du caisson non sélectionné5 Exemples de valeurs de tensions pendant l'effacement d'un mot (Fig. 26) ER3 Tension Ligne Valeur Statut BLV BL HZ Ligne de bit (BL) sélectionnée BLV BL HZ Ligne de bit non sélectionnée MCGV MCGL -10V Ligne de contrôle de grille générale sélectionnée MCGV MCGL 2,5V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL 2,5V Ligne de contrôle de grille générale non sélectionnée CGV CGL -10V Ligne de contrôle de grille sélectionnée CGV CGL 2,5V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL 2,5V Ligne de contrôle de grille non sélectionnée VB - 5V Caisson sélectionné VB - GND Caisson non sélectionné VB - -10V Caisson des interrupteurs SS, CS SV WL GND Ligne de mot sélectionnée SV WL GND Ligne de mot non sélectionnée SLV NISO 5V Tension de ligne de source et de couche NISO SEL - 5V Commande des interrupteurs SS du caisson sélectionné NOSEL - -10V Commande des interrupteurs CS du caisson sélectionné SEL - -10V Commande des interrupteurs SS du caisson non sélectionné NOSEL - 5V Commande des interrupteurs CS du caisson non sélectionné Exemples de valeurs de tensions pendant la programmation d'un mot (Fig. 27) PG3 Tension Ligne Valeur Statut BLV BL -5V Ligne de bit (BL) sélectionnée BLV BL GND Ligne de bit non sélectionnée MCGV MCGL 10V Ligne de contrôle de grille générale sélectionnée MCGV MCGL -2,5V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL -2,5V Ligne de contrôle de grille générale non sélectionnée CGV CGL 10V Ligne de contrôle de grille sélectionnée CGV CGL -2,5V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL -2,5V Ligne de contrôle de grille non sélectionnée VB - -5V Caisson sélectionné VB - GND Caisson non sélectionné VB - -2,5V Caisson des interrupteurs SS, CS SV WL -5V Ligne de mot sélectionnée SV WL -5V Ligne de mot non sélectionnée SLV NISO GND Tension de ligne de source et de couche NISO SEL - 13V Commande des interrupteurs SS du caisson sélectionné NOSEL - -2,5V Commande des interrupteurs CS du caisson sélectionné SEL - -2,5V Commande des interrupteurs SS du caisson non sélectionné NOSEL - 5V Commande des interrupteurs CS du caisson non sélectionné Annexe 2 faisant partie intégrante de la description Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire (Figures 31 et 32) RD6 Tension Réf. Valeur Statut BLV BLV1 1V Ligne de bit (BL) sélectionnée BLV BLV1' HZ Ligne de bit (BL) non sélectionnée CGV Vread 1,2V Ligne de contrôle de grille sélectionnée CGV Vinh -2V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vn s el GND Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB1 HZ Mini caisson comprenant au moins une cellule mémoire sélectionnée en lecture VB VB1' HZ Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) sélectionnée VB VB1" HZ Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) non sélectionnée SV Von 2V Ligne de mot (WL) sélectionnée SV Voff GND Ligne de mot (WL) non sélectionnée SLV VII GND Tension de ligne de source et de couche NISO Exemples de valeurs de tensions pendant l'effacement d'une cellule mémoire (Fig. 33 et 34 ER4 Tension Réf. Valeur Statut BLV BLV2 5V Ligne de bit (BL) sélectionnée BLV BLV2' GND Ligne de bit (BL) non sélectionnée CGV Ver -10V Ligne de contrôle de grille sélectionnée CGV Vner 2,5V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vner 2,5V Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB2 5V(HZ) Mini caisson comprenant au moins une cellule mémoire sélectionnée en effacement VB VB2' <5V(HZ) Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) sélectionnée VB VB2" <0,6V(HZ) Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) non sélectionnée SV Voff GND Ligne de mot (WL) sélectionnée SV Voff GND Ligne de mot (WL) non sélectionnée SLV VI2 5V Tension de ligne de source et de couche NISO5 Exemples de valeurs de tensions pendant la programmation d'une cellule mémoire (Fig. 35 et 36) PG4 Tension Réf. Valeur Statut BLV BLV3 -5V Ligne de bit (BL) sélectionnée BLV BLV3' GND Ligne de bit (BL) non sélectionnée CGV Vprog 10V Ligne de contrôle de grille sélectionnée CGV Vnprog -2,5V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vnprog -2,5V Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB3 -4,4V(HZ) Mini caisson comprenant au moins une cellule mémoire sélectionnée en programmation VB VB3' -4,4V(HZ) Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) sélectionnée VB VB3" HZ Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) non sélectionnée SV SV3 -5V Ligne de mot (WL) sélectionnée SV SV3 -5V Ligne de mot (WL) non sélectionnée SLV VI3 GND Tension de ligne de source et de couche NISO5

Claims (14)

  1. REVENDICATIONS1. Procédé de fabrication sur un substrat semi-conducteur (WF, PW) d'un circuit intégré (IC) comprenant une mémoire non volatile (MEM1) comprenant des cellules mémoire (C41, C42) comportant chacune un transistor à accumulation de charges (FGT41, FGT42) et un transistor de sélection (ST41, ST42), procédé comprenant les étapes consistant à : - implanter (S10, S22) dans la profondeur du substrat une couche d'isolation dopée (NISO), - réaliser (S11-S15, S21-S25, S30, S41) dans le substrat des tranchées conductrices isolées (SGC,,i+i) atteignant la couche d'isolation (NISO) et délimitées chacune par une couche isolante (12), pour former des grilles (SGC) de transistors de sélection, - réaliser (S31, S40) dans le substrat des tranchées d'isolation (STI) perpendiculaires aux tranchées conductrice (SGC +1), et atteignant la couche d'isolation (NISO), - réaliser (S32, S42) sur le substrat (PW) des lignes conductrices (CGC, CG,+i) parallèles aux tranchées conductrices (SGCi,i+1), pour former des grilles de contrôle (CG) de transistors à accumulation de charges (FGT41, FGT42), et - implanter (S33, S43) des régions dopées (nl, n2) de chaque côté des tranchées conductrices isolées et des lignes conductrices parallèles aux tranchées conductrices, pour former des régions de drain et de source de transistor à accumulation de charge (FGT41, FGT42) et de transistors de sélection (ST41, ST42) de cellules mémoire, les tranchées d'isolation et les tranchées conductrices isolées délimitant dans le substrat une pluralité de mini caissons (MPW1, MPW2, MPW3) isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire,
  2. 2. Procédé selon la revendication 1, dans lequel les tranchées d'isolation (STI) sont conçues de manière à sectionner les tranchées conductrices (SGC,,i+i) en une pluralité de tronçons formant chacun une grille verticale commune (SGC) de deux transistors de sélection (ST41, ST42) de deux cellules mémoire appartenant à des mini caissons différents (MPW1, MPW2, MPW3).
  3. 3. Procédé selon la revendication 2, dans lequel les tranchées d'isolation (STI) sont conçues de manière à sectionner totalement les tranchées conductrices (SGC,,i+i) en une pluralité de tronçons formant chacun une grille verticale commune (SGC) de deux cellulesmémoire, et comprenant une étape de réalisation, dans une couche de métal, d'une ligne de mot (WL) qui relie électriquement les différents tronçons.
  4. 4. Procédé selon la revendication 1, dans lequel les tranchées conductrices (SGC,,,+i) sont conçues de manière à sectionner les tranchées d'isolation (STI) en une pluralité de tronçons.
  5. 5. Circuit intégré (IC) comprenant une mémoire non volatile sur un substrat semiconducteur (WF, PW), caractérisé en ce qu'il comprend : - une couche d'isolation dopée (NISO) implantée dans la profondeur du substrat, - des tranchées conductrices isolées (SGC,,,+i) atteignant la couche d'isolation (NISO) et délimitées chacune par une couche isolante (12), formant des grilles (SGC) de transistors de sélection (ST41, ST42) de cellules mémoire (C41, C42), - des tranchées d'isolation (STI) perpendiculaires aux tranchées conductrice (SGC,,,+i), et atteignant la couche d'isolation (NISO), - des lignes conductrices (CG' CG,+i) parallèles aux tranchées conductrices (SGC,,,+1), s'étendant sur le substrat (PW) et formant des grilles de contrôle (CG) de transistors à accumulation de charges (FGT41, FGT42) de cellules mémoire (C41, C42), et - des régions dopées (nl, n2) de chaque côté des tranchées conductrices isolées et des lignes conductrices parallèles aux tranchées conductrices, formant des régions de drain et de source de transistor à accumulation de charge (FGT41, FGT42) et de transistors de sélection (ST41, ST42) de cellules mémoire, les tranchées d'isolation et les tranchées conductrices isolées délimitant dans le substrat une pluralité de mini caissons (MPW1, MPW2, MPW3) isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire.
  6. 6. Circuit intégré selon la revendication 5, dans lequel les tranchées d'isolation (STI) sectionnent les tranchées conductrices (SGC,,,+i) en une pluralité de tronçons formant chacun une grille verticale commune (SGC) de deux transistors de sélection (ST41, ST42) de deux cellules mémoire appartenant à des mini caissons différents (MPW1, MPW2, MPW3).
  7. 7. Circuit intégré selon la revendication 6, dans lequel les tranchées d'isolation (STI) sectionnent totalement les tranchées conductrices (SGC,,,+i) en une pluralité de tronçonsformant chacun une grille verticale commune (SGC) de deux cellules mémoire, et comprenant une ligne de mot (WL) en métal s'étendant au-dessus du substrat, qui relie électriquement les différents tronçons.
  8. 8. Circuit intégré selon la revendication 7, dans lequel les tranchées conductrices (SGC,,i+i) sectionnent les tranchées d'isolation (STI) en une pluralité de tronçons.
  9. 9. Circuit intégré selon l'une des revendications 5 à 8, dans lequel la couche d'isolation (NISO) forme une ligne de source (SL) des transistors de sélection (ST41, ST42) des cellules 10 mémoire.
  10. 10. Circuit intégré selon l'une des revendications 5 à 9, dans lequel les transistors à accumulation de charges (FGT41, FGT42) sont des transistors à grille flottante. 15
  11. 11. Procédé d'écriture de cellules mémoire dans un circuit intégré selon l'une des revendications 5 à 10, comprenant une étape d'effacement d'une première cellule mémoire (C41) implantée dans un mini caisson (MPW1), dans lequel l'étape d'effacement comprend les étapes consistant à : - appliquer une tension négative d'effacement (Ver) à la grille de contrôle (CG) du transistor à 20 accumulation de charges (FGT41) de la première cellule mémoire (C41), - appliquer une tension positive (BLV2) à la région de drain (n1) du transistor à accumulation de charges (FGT41) de la première cellule mémoire, et - faire monter le potentiel électrique (VB2) du mini caisson au moyen d'un courant de fuite de jonction bloquée traversant la région de drain (n1), jusqu'à ce que le potentiel électrique du 25 mini caisson soit positif inférieur ou égal à la tension positive (BLV2) appliquée à la région de drain, et entraîne un transfert de charges électriques par effet tunnel entre le transistor à accumulation de charges et le mini caisson.
  12. 12. Procédé selon la revendication 11, dans lequel l'étape d'effacement de la première 30 cellule mémoire (C41) est conduite sans effacement d'une seconde cellule mémoire (C42) implantée dans le même mini caisson (MPW1), et comprend une étape consistant à appliquer une tension positive de non-effacement (Vner) à la grille de contrôle (CG) du transistor à accumulation de charges (FGT42) de la seconde cellule mémoire (C42).
  13. 13. Procédé d'écriture de cellules mémoire dans un circuit intégré selon l'une des revendications 5 à 10, comprenant une étape de programmation d'une première cellule mémoire (C41) implantée dans un mini caisson (MPW1), dans lequel l'étape de programmation comprend les étapes consistant à : - appliquer une tension positive de programmation (Vprog) à la grille de contrôle (CG) du transistor à accumulation de charges (FGT41) de la première cellule mémoire (C41), - appliquer une tension négative (BLV3) à la région de drain (n1) du transistor à accumulation de charges (FGT41) de la première cellule mémoire, et - faire diminuer le potentiel électrique (VB3) du mini caisson au moyen d'un courant de jonction passante traversant la région de drain (n1), jusqu'à ce que le potentiel électrique du mini caisson soit négatif et supérieur à la tension négative (BLV3) appliquée à la région de drain, et entraîne un transfert de charges électriques par effet tunnel entre le mini caisson et le transistor à accumulation de charges.
  14. 14. Procédé selon la revendication 13, dans lequel l'étape de programmation de la première cellule mémoire (C41) est conduite sans programmation d'une seconde cellule mémoire (C42) implantée dans le même mini caisson (MPW1), et comprend une étape consistant à appliquer une tension négative de non-effacement (Vnprog) à la grille de contrôle (CG) du transistor à accumulation de charges (FGT42) de la seconde cellule mémoire (C42).
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