FR2993389A1 - Antifusible - Google Patents

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Abstract

La présente invention se rapporte à une structure semi-conductrice (1000A) comprenant : une première couche semi-conductrice (1140), et un premier transistor de programmation (5200) et un premier transistor de sélection (1300) implémentant une première cellule anti-fusible (1000A), dans laquelle la première couche semi-conductrice agit en tant que corps (1301) du premier transistor de programmation et en tant que corps (1301) du premier transistor de sélection, dans laquelle une grille (5210) du premier transistor de programmation et une grille (1160, 1161) du premier transistor de sélection sont sur des côtés différents de la première couche semi-conductrice.

Description

ANTI-FUSIBLE La présente invention se rapport au domaine de l'électronique et en particulier au domaine des semi-conducteurs. Plus spécifiquement, elle se rapporte au domaine des anti-fusibles. Encore plus spécifiquement, la présente invention se rapport à une structure semi-conductrice comprenant une première couche semi-conductrice, et un premier transistor de programmation et un premier transistor de sélection implémentant une cellule anti-fusible, dans laquelle la première couche semi-conductrice agit en tant que corps du premier transistor de programmation et en tant que corps du premier transistor de sélection.
Les cellules anti-fusibles sont populaires dans le domaine des semi-conducteurs, où elles sont souvent utilisées en tant qu'implémentation d'une cellule à programmation unique. Par exemple, elles peuvent être utilisées à des fins telles que l'enregistrement de codes secrets, de numéros de fabrication, etc. En particulier, une cellule anti-fusible est une structure qui peut être utilisée pour enregistrer une valeur digitale telle que 0 ou 1, en créant ou non une connexion électrique entre deux électrodes. Plus spécifiquement, en appliquant une tension élevée entre les deux électrodes, une couche d'isolant est fractionnée et une connexion entre les électrodes est réalisée. Par conséquent, les cellules anti-fusibles sont typiquement des mémoires à écriture unique. La Figure 5A illustre une cellule anti-fusible 5000A conformément à l'état de l'art.
Une telle cellule est décrite, par exemple, dans le document non-brevet « Comparison of embedded non-volatile memory technologies and their applications » (soit « Comparaison de technologies de mémoire non-volatile intégrées et leurs applications »), Linh Hong, Kilopass (extrait depuis l'Internet à l'adresse www.kilopass.com). Plus spécifiquement, la cellule anti-fusible 5000A comprend un substrat semi- conducteur 5100 sur lequel sont réalisés deux transistors 5200, 5300 : un transistor de programmation 5200 comprenant la grille 5210 et l'oxyde de grille 5220, et un transistor de sélection 5300 comprenant la grille 5310 et l'oxyde de grille 5320. Les deux transistors 5200 et 5300 sont reliés en série via une première zone de connexion 5110. L'autre extrémité du transistor de sélection 5300 est reliée à une deuxième zone de connexion 5120 qui est ensuite reliée à un contact 5130. La programmation de la cellule anti-fusible 5000A est effectuée de la manière suivante : le contact 5130 est à une tension positive, et le transistor 5300 est dans l'état conducteur (soit « ON state » en anglais). Lorsqu'une tension élevée est appliquée sur le transistor de programmation 5200, l'oxyde 5220 sous la grille 5210 va se fractionner, et une connexion électrique permanente va être réalisée entre la grille 5210 et la première zone de connexion 5110. De cette manière, si la tension élevée est appliquée, une valeur digitale, par exemple 1, est enregistrée. De même, si la tension élevée n'est pas appliquée, une valeur digitale, par exemple 0, est enregistrée. La lecture de la cellule anti-fusible 5000A est effectuée en ouvrant le transistor de sélection 5300 avec l'application de la tension requise sur sa grille 5310. De cette manière, la première zone de connexion 5110 est reliée à la deuxième zone de connexion 5120 et au contact 5130. Par conséquent, en appliquant une tension entre la grille 5210 et le contact 5130, il est possible de détecter la valeur enregistrée dans la cellule anti-fusible 5000. En particulier, en se référant à l'exemple ci-dessus, si une tension circule entre la grille 5210 et le contact 5130, alors une valeur digitale de 1 est lue. Si aucune tension ne circule, alors une valeur digitale de 0 est lue.
Cette implémentation requiert l'utilisation de deux transistors proches l'un de l'autre, ainsi que la présence de plusieurs zones de connexion, ce qui prend une surface considérable sur le substrat semi-conducteur 5100. La Figure 5B illustre une cellule anti-fusible 5000B alternative conformément à l'état de l'art.
La cellule anti-fusible 5000B est avantageuse par rapport à la cellule anti-fusible 5000A en ce qu'elle ne requiert pas une première zone de connexion 5110. Plus spécifiquement, le substrat semi-conducteur 5100B comprend seulement une zone de connexion, à savoir la deuxième zone de connexion 5120. Ceci est effectué en réalisant les transistors 5200 et 5300 proches l'un de l'autre, de telle sorte qu'ils n'aient pas besoin d'une zone de connexion entre eux. Cependant, un tel agencement signifie que la tension élevée utilisée pendant la phase de programmation sera appliquée à la fois à la grille 5210 et à 5310. Ceci résulterait en ce que l'oxyde sous le transistor de sélection 5300 serait aussi endommagé. Dans le but de résoudre ce problème, le transistor de sélection 5300 est remplacé par le transistor de sélection 5300B, qui est prévu avec un oxyde de grille 5320B plus épais que l'oxyde de grille 5220 du transistor de programmation 5200.
Tandis que cette solution réduit la surface en éliminant le besoin de la première zone de connexion 5110, elle requiert l'utilisation de deux épaisseurs d'oxyde de grille différentes. Ceci résulte normalement dans le problème que le transistor de sélection 5300B, ayant l'oxyde de grille le plus épais, ne peut pas être réalisé avec le pas de fonctionnalité minimal et est par conséquent plus grand que le transistor de sélection 5300, ce qui accroît à nouveau la zone utilisée par la cellule anti-fusible 5000. De plus, la présence de deux oxydes de grille différents requiert un masque supplémentaire ainsi que plusieurs étapes de fabrication, augmentant par là les coûts. La présente invention a été réalisée dans le but de résoudre les problèmes 10 mentionnés précédemment. En particulier, la présente invention peut se rapporter à une structure semiconductrice comprenant : une première couche semi-conductrice, et un premier transistor de programmation et un premier transistor de sélection implémentant une première cellule anti-fusible, dans laquelle les premières couches semi-conductrices agit en tant que corps 15 du premier transistor de programmation et en tant que corps du premier transistor de sélection, dans laquelle une grille du premier transistor de programmation et une grille du premier transistor de sélection sont sur des côtés différents de la première couche semiconductrice. Grâce à une telle approche, il est possible de placer le transistor de 20 programmation en série avec le transistor de sélection sans une première zone de connexion 5110, comme que à la Figure 5A, et sans l'utilisation de deux épaisseurs d'oxyde différentes, comme à la Figure 5B. Dans certains modes de réalisation, la structure semi-conductrice peut être une structure semi-conductrice à grilles multiples, et la grille du premier transistor de 25 programmation et la grille du premier transistor de sélection sont respectivement l'une une grille arrière et l'autre une grille supérieure, ou vice versa, de la structure semi-conductrice à grilles multiples. Grâce à une telle approche, la réalisation de la structure semi-conductrice peut être effectuée avec une technologie standard telle que les SOI, les Finfets, etc. 30 Dans certains modes de réalisation, la structure semi-conductrice peut comprendre en outre au moins un deuxième transistor de programmation implémentant une deuxième cellule anti-fusible en combinaison avec le premier transistor de sélection, dans laquelle le premier transistor de programmation est relié en parallèle avec l'au moins un deuxième transistor de programmation. Grâce à une telle approche, deux cellules anti-fusibles peuvent partager un unique transistor et une unique connexion aux deux transistors de programmation, réduisant de cette manière le nombre de contacts nécessaires pour opérer la structure. Dans certains modes de réalisation, la structure semi-conductrice peut comprendre en outre au moins un troisième transistor de programmation implémentant une troisième cellule anti-fusible en combinaison avec le premier transistor de sélection, dans laquelle le premier transistor de programmation est relié en série avec l'au moins un troisième transistor de programmation. Grâce à une telle approche, il est possible de placer les troisième et premier transistors de programmation proches l'un de l'autre au lieu de les séparer via une connexion de sortie commune partagée. Ceci est avantageux car des règles de design de fabrication peuvent permettre un pas de la structure plus fin comprenant deux transistors de programmation proches d'une connexion plutôt qu'un transistor de programmation suivi d'une connexion et d'un transistor de programmation suivant. Dans certains modes de réalisation, la grille et l'oxyde de grille de n'importe lequel des transistors de programmation peuvent être façonnés de telle sorte que le champ électrique de la grille soit concentré sur un point ou une ligne de l'oxyde de grille.
Grâce à une telle approche, une tension de programmation plus basse peut être utilisée dans le but de fractionner l'oxyde de grille. Dans certains modes de réalisation, la première couche semi-conductrice comprend une zone gravée, l'oxyde de grille peut être placé sur la première couche semiconductrice et au moins sur une partie de la paroi de la zone gravée, et la grille peut être placée sur l'oxyde de grille de manière à réaliser un angle en correspondance avec la zone gravée. Grâce à une telle approche, il est possible de réaliser la forme de la grille et de l'oxyde de grille de telle sorte que le champ électrique de la grille soit concentré en un point de l'oxyde de grille d'une manière simple et efficace.
L'invention sera décrite plus en détail au moyen des exemples suivants utilisant des modes de réalisation avantageux et en référence aux dessins. Les modes de réalisation décrits sont uniquement des configurations possibles dans lesquelles les caractéristiques individuelles peuvent toutefois être implémentées indépendamment l'une de l'autre, comme décrit plus haut, ou peuvent être omises. Les éléments identiques illustrés dans les dessins sont pourvus des mêmes signes de référence. Les parties de la description se rapportant à des éléments identiques illustrés dans les différents dessins pourront être omises. Dans les dessins : - La Figure 1A illustre schématiquement une cellule anti-fusible 1000A conformément à un mode de réalisation de la présente invention ; - La Figure 1B illustre schématiquement une cellule anti-fusible 1000B conformément à un mode de réalisation de la présente invention ; Les Figures 2A et 2B illustrent schématiquement un agencement de cellules antifusibles NON-OU (soit « NOR » en anglais) 2000 conformément à un mode de réalisation de la présente invention ; Les Figures 3A et 3B illustrent schématiquement des agencements de cellules anti-fusibles NON-ET (soit « NAND » en anglais) 3000 conformément à un mode de réalisation de la présente invention ; Les Figures 4A et 4B illustrent schématiquement un autre agencement de cellules anti-fusibles NON-ET (soit « NAND » en anglais) 4000 conformément à un mode de réalisation de la présente invention ; et - Les Figures 5A et 5B illustrent schématiquement des cellules anti-fusibles conformément à l'état de l'art. Un premier mode de réalisation de l'invention va maintenant être décrit en référence à la vue en coupe verticale de la Figure 1A. La cellule anti-fusible 1000A diffère principalement de la cellule anti-fusible 5000A par le fait que le transistor de sélection 5300 n'est pas réalisé sur la même surface du substrat semi-conducteur que le transistor de programmation 5200. D'autre part, un transistor de sélection 1300 de la cellule anti-fusible 1000A est réalisé sur le côté opposé du substrat semi-conducteur 1100A. En particulier, le substrat semi-conducteur 1100A comprend une première couche semi-conductrice 1140, par exemple du silicium, une couche semi-conductrice massive 1160, par exemple du silicium, et une couche isolante 1150 au milieu, par exemple de l'oxyde de silicium. Dans certains modes de réalisation, la couche semi-conductrice massive 1160 peut être rendue conductrice, alors que dans certains modes de réalisation seulement une partie 1161 de la couche semi-conductrice massive 1160 peut être dopée de manière à être conductrice. Le substrat semi-conducteur 1100A peut, par exemple, être obtenu par un procédé SmartCut (marque déposée). Plus spécifiquement, ceci implique de prévoir la couche semi-conductrice en formant une première couche isolante intermédiaire au-dessus de la couche semi-conductrice massive 1160, de former une deuxième couche d'isolation intermédiaire au-dessus d'un deuxième substrat semi- conducteur , de lier les première et deuxième couches d'isolation intermédiaires, obtenant ainsi la couche isolante 1150, au sein d'un processus de transfert, et d'enlever une partie du deuxième substrat semi-conducteur, obtenant ainsi la première couche semiconductrice 1140. Grâce à de tels agencements, il est possible de réaliser le transistor de sélection 1300 en utilisant le semi-conducteur massif 1160 en tant que grille, la couche isolante 1150 en tant qu'oxyde de grille, et la première couche semi-conductrice 1140 en tant que corps 1301. En particulier, le corps 1301 peut être réalisé facilement en laissant un espace entre le corps du transistor de programmation 5200 et la zone de connexion 5120. De cette manière, les dimensions latérales de la cellule anti-fusible 1000A peuvent être réduites en comparaison aux cellules anti-fusibles 5000A et 5000B de l'état de l'art. Bien que dans ce mode de réalisation les grilles/transistors soient placés sur des « côtés opposés », l'invention ne se limite pas à ceci et peut de manière plus générale être implémentée tant que les grilles/transistors ne sont pas « du même côté » du corps commun qu'ils partagent. Par exemple, comme illustré à la Figure 1A, la grille 5210 peut être sur une surface supérieure de la première couche semi-conductrice 1140, tandis que la grille 1160 ou 1161 peut être sur une surface inférieure de la première couche semiconductrice 1140. Une approche similaire pourrait cependant être réalisée dans une technologie employant des grilles verticales, l'une étant placée du côté droit d'une couche semi-conductrice agissant en tant que corps, et l'autre étant placée du côté gauche de la même couche semi-conductrice. De manière encore plus générale, bien que non-illustré dans les Figures, les deux transistors pourraient être réalisés sur des côtés différents de la première couche semi-conductrice 1140, pas nécessairement opposés l'un à l'autre. Par exemple, la grille 5210 peut être sur une surface supérieure de la première couche semi-conductrice 1140, tel qu'illustré à la Figure 1A, tandis que la grille 1160 ou 1161 peut être sur une surface de la première couche semi-conductrice 1140 parallèle au plan de coupe selon lequel est prise la Figure 1A, ou perpendiculaire à ce plan et perpendiculaire aussi au plan de la grille 5210. En d'autres termes, une grille pourrait être sur une surface horizontale de la première couche semi-conductrice 1140, tandis que l'autre grille pourrait être sur une surface verticale de la première couche semi-conductrice 1140. Toutes ces approches sont avantageuses étant donné qu'elles combinent les deux transistors sur différents côtés de la première couche semi-conductrice 1140, de telle sorte que la surface qu'ils occupent sur la plaquette est réduite en comparaison au cas où les deux transistors sont sur le même côté de la première couche semi-conductrice 1140.
La Figure 1B illustre schématiquement une vue en coupe d'un autre mode de réalisation de la présente invention. En particulier, la Figure 1B illustre une cellule antifusible 1000B fondée sur la cellule anti-fusible 1000A de la Figure 1A, dans laquelle la première couche semi-conductrice 1140B est gravée dans une région R1, de telle sorte que l'oxyde de grille 1220B et la grille 1210B du transistor de programmation 1200B ont un angle en correspondance avec la région R1. Ceci augmente localement, en correspondance avec l'angle, le champ électrique généré par l'application d'une tension sur la grille 1210B, ce qui rend plus simple le fractionnement de l'oxyde de grille 1220B, résultant ainsi dans l'application de besoins de tensions plus basses pendant la programmation de la cellule anti-fusible 1000B comparé à la programmation de la cellule anti-fusible 1000A. Bien que le mode de réalisation illustré soit pourvu d'un angle de 90°, la présente invention ne s'y limite pas, et tout agencement qui augmente le champ électrique dans une certaine zone de l'oxyde de grille 1120B peut être utilisée à la place. De plus, bien que le mode de réalisation illustre à la fois l'oxyde de grille et la grille atteignant la couche isolante 1150, la présente invention n'y est pas limitée. En alternative, ou en complément, la grille peut être façonnée de manière à atteindre seulement une profondeur intermédiaire de la première couche semi-conductrice 1140B. La Figure 2A illustre schématiquement une vue en coupe verticale d'une implémentation physique d'un agencement de cellules anti-fusibles NON-OU (soit « NOR » en anglais) conformément à un mode de réalisation de la présente invention. La Figure 2B illustre le schéma électrique correspondant. Plus spécifiquement, l'agencement de cellules anti-fusibles NON-OU (soit « NOR » en anglais) 2000 comprend deux transistors de programmation 5201 et 5202 et un transistor de sélection 1300. Les deux transistors de programmation sont reliés chacun à un côté de la zone de connexion 5120. Ainsi, lorsqu'une tension est appliquée sur la grille du transistor de sélection 1300 correspondant à la couche semi-conductrice massive 1160 de manière à rendre le transistor conducteur, une intensité peut circuler vers le contact 5130 à travers le premier transistor de programmation 5201 et/ou à travers le deuxième transistor de programmation 5202, en fonction de la manière dont chacun des deux transistors de programmation a été programmé. Par conséquent, la fonctionnalité résultante de la structure est une fonction NON-OU (soit « NOR » en anglais) de la programmation des deux transistors de programmation 5201 et 5202. Ceci fournit l'avantage que seulement un transistor de sélection peut être utilisé pour deux transistors de programmation. La Figure 3A illustre schématiquement une vue en coupe d'une implémentation physique d'un agencement de cellules anti-fusibles NON-ET (soit « NAND » en anglais) conformément à un mode de réalisation de la présente invention. La Figure 3B illustre le schéma électrique correspondant. Plus spécifiquement, l'agencement de cellules anti-fusibles NON-ET (soit « NAND » en anglais) 3000 comprend deux transistors de programmation 5203 et 5204 et un transistor de sélection 1300. Les deux transistors de programmation sont placés l'un à côté de l'autre et sont reliés en série, tandis que l'autre bout du transistor de programmation 5204 est relié à une deuxième zone de connexion 5120. Par conséquent, lorsqu'une tension est appliquée sur la grille du transistor de sélection 1300 correspondant à la couche semi-conductrice massive 1160 de manière à rendre le transistor conducteur, un courant peut s'écouler vers le contact 5130 à travers le premier transistor de programmation 5201 et/ou à travers le deuxième transistor de programmation 5202, en fonction de la manière dont chacun des deux transistors de programmation a été programmé. Par conséquent, la fonctionnalité résultante de la structure est une fonction NON-ET (soit « NAND » en anglais) de la programmation des deux transistors de programmation 5201 et 5202. En particulier, n'importe quel nombre de transistors de programmation est possible. Ces transistors sont en série avec le contact 5130. Dans un procédé de programmation exemplaire, le transistor de sélection 1300 est conducteur, de telle sorte qu'une couche d'inversion est créée dans la couche 1301. La grille 5204 est flottante, et la grille 5203 est à une tension élevée. En raison de la couche d'inversion, un champ électrique élevé est présent entre les régions 5203 et 1301. Le fractionnement de l'oxyde 5220 va avoir lieu dans la zone en-dessous de la grille 5203. Pendant une première opération de lecture, le transistor de sélection 1300 est sélectionné en état conducteur (soit « on » en anglais), la grille 5204 est flottante, et la grille 5203 est à une tension de marche (soit « on » en anglais). Ainsi un courant s'écoule de 5203 à 5130 à travers la couche d'inversion. Pendant une deuxième opération de lecture, le transistor de sélection 1300 est sélectionné en état de marche (soit « on » en anglais), la grille 5203 est flottante. Une tension de marche (soit « on » en anglais) est appliquée sur la grille 5204. Étant donné que l'oxyde de grille 5220 n'a pas été fractionné, aucun courant ne s'écoule de 5204 à 5130. 10 Bien que ce mode de réalisation ait été illustré avec seulement deux transistors de programmation 5203 et 5204, la présente invention n'y est pas limitée. En alternative, ou en complément, plusieurs autres transistors de programmation pourraient être réalisés, tous reliés en série aux transistors de programmation 5203 et 5204. Toujours en alternative, ou en complément, dans tous les modes de réalisation, plusieurs autres 15 transistors de programmation pourraient être réalisés dans des plans coupant le plan de la vue en coupe de la Figure 3A. Par exemple, dans un plan perpendiculaire à celui de la Figure 3A, un ou deux transistors de programmation supplémentaires pourraient être reliés d'une manière similaire à ce qui est illustré à la Figure 3A. Dans tous ces cas, un seul transistor de sélection pourrait être utilisé pour certains des transistors de 20 programmation ou pour tous les transistors de programmation. Ceci est avantageux comparé à l'anti-fusible de l'état de l'art, dans lequel un réseau en série ne pouvait pas être utilisé, car chaque élément de stockage avait besoin de son propre transistor de sélection. De plus, étant donné que n'importe quel nombre de transistors peut être placé en série, l'agencement NON-ET (soit « NAND » en anglais) 25 utilise moins de surface pour un nombre élevé de transistors que l'agencement NON-OU (soit « NOR » en anglais). Les Figures 4A et 4B illustrent un autre agencement de cellules anti-fusibles 4000 conformément à un mode de réalisation de la présente invention. En particulier, alors que dans les modes de réalisation précédents les vues en coupe était prises suivant la 30 direction A-A' de la Figure 4A, la Figure 4B est une vue en coupe de la Figure 4A prise suivant la direction B-B'. Plus spécifiquement, dans les Figures 4A et 4B, l'agencement de cellules antifusibles 4000 comprend six transistors de programmation 1201B-1206B et deux transistors de sélection 1310-1320 séparés par des lignes d'isolation en tranchées 4500. Les transistors de programmation 1201B-1203B sont associés au transistor de sélection 1310, par exemple en le chevauchant. Les transistors de programmation 1204B-1206B sont associés au transistor de sélection 1320, par exemple en le chevauchant. Comme on le voit sur la figure, la cellule anti-fusible peut être organisée de telle manière que des transistors de programmation verticaux adjacents, par exemple 1201B et 1204B, soient séparés par une isolation de tranchée 4400. Ceci fournit l'avantage bénéfique qu'un seul transistor de sélection 1310 peut être utilisé pour une pluralité de transistors de programmation.
Dans ce mode de réalisation particulier, la programmation pourrait être effectuée en appliquant une tension élevée sur une grille donnée, par exemple 1210B, et une tension plus basse sur le contact 5130. Si le silicium 1301 a une couche d'inversion qui est aussi reliée au contact 5130 à une tension fixe, la différence de tension élevée va fractionner l'oxyde de grille 1220B du transistor de programmation 1201B. De manière similaire, en appliquant une tension élevée sur la grille 1211B et une tension plus basse sur le contact 5131 alors que le transistor de programmation 1302 est conducteur, la différence de tension va fractionner l'oxyde de grille 1220B du transistor de programmation 1205B. Même si seulement deux rangées sont illustrées ici, il sera clair aux hommes de l'art qu'il est possible d'implémenter plusieurs rangées. De plus, le mode de réalisation des Figures 4A et 4B pourrait être aussi réalisé avec certains des transistors de programmation étant les transistors de programmation 1200B décrits par le mode de réalisation de la Figure 1B et avec certains des transistors de programmation étant les transistors de programmation 5200 décrits par le mode de réalisation de la Figure 1A. Encore davantage, le placement parallèle de rangées de transistors de programmation 1201B-1203B et 1204B-1206B pourrait être similaire aussi si certaines des rangées ou toutes les rangées étaient disposées dans un agencement NON-ET (soit « NAND » en anglais) 3000 conformément au mode de réalisation des Figures 3A et 3B ou bien disposées dans un agencement NON-OU (soit « NOR » en anglais) 2000 conformément au mode de réalisation des Figures 2A et 2B. Plus généralement, bien que les modes de réalisation des Figures 2A et 3A aient été illustrés comme étant réalisés avec un transistor de programmation 5200, la présente invention n'y est pas limitée. En alternative, ou en complément, ils peuvent être aussi implémentés avec un ou plusieurs transistors de programmation 1200B. De plus, bien que les modes de réalisation décrits plus haut aient été illustrés avec la grille du transistor de sélection étant réalisée par toute la couche semi-conductrice massive 1160, la présente invention n'y est pas limitée. En particulier, la couche semi- conductrice massive pourrait être des structures de manière à réaliser une pluralité de grilles indépendantes pour une pluralité de transistors de sélection, chacun chevauchant un ou plusieurs transistors de programmation. De plus, bien que les modes de réalisation aient été illustrés en se référant à une structure silicium sur isolant, la présente invention peut être réalisée avec toute technologie permettant la réalisation d'une première grille de transistor sur un côté d'une couche semi-conductrice agissant en tant que corps et d'une deuxième grille de transistor sur un deuxième côté de la couche semi-conductrice, en particulier sur le côté opposé à celui sur lequel est réalisée la première grille.
De plus, bien que les modes de réalisation aient été illustrés avec le transistor de sélection étant réalisé comme un « transistor à grille arrière » (soit « back-gate transistor » en anglais) avec la couche isolante 1150 et la couche semi-conductrice massive 1160, alors que le transistor de programmation est réalisé comme un « transistor à grille supérieure » (soit « top-gate transistor » en anglais) avec une grille 5210 et un oxyde de grille 5220, la présente invention n'y est pas limitée. En alternative, ou en complément, les deux transistors pourraient être intervertis. C'est-à-dire que le transistor de programmation pourrait être réalisé comme un « transistor à grille arrière » (soit « back-gate transistor » en anglais) avec la couche isolante 1150 et la couche semiconductrice massive 1160, tandis que le transistor de sélection pourrait être réalisé comme un « transistor à grille supérieure » (soit « top-gate transistor » en anglais) avec une grille 5210 et une oxyde de grille 5220.

Claims (6)

  1. REVENDICATIONS1. Structure semi-conductrice (1000-4000) comprenant : une première couche semi-conductrice (1140, 1140B), et un premier transistor de programmation (5200, 1200B) et un premier transistor de sélection (1300) implémentant une première cellule anti-fusible (1000A, 1000B), dans laquelle la première couche semi-conductrice agit comme le corps (1301) du premier transistor de programmation et en tant que corps (1301) du premier transistor de sélection, caractérisée en ce que une grille (5210, 1210B) du premier transistor de programmation et une grille (1160, 1161) du premier transistor de sélection sont sur des côtés différents de la première couche semi-conductrice.
  2. 2. Structure semi-conductrice selon la revendication 1, dans laquelle la structure semi-conductrice est une structure semi-conductrice à grilles multiples, et la grille du premier transistor de programmation et la grille du premier transistor de sélection sont respectivement l'une une grille arrière et l'autre une grille supérieure, ou vice-versa, de la structure semi-conductrice à grilles multiples.
  3. 3. Structure semi-conductrice selon l'une quelconque des revendications précédentes, comprenant en outre au moins un deuxième transistor de programmation (5202) implémentant une deuxième cellule anti-fusible en combinaison avec le premier transistor de sélection, dans laquelle le premier transistor de programmation (5201) est relié en parallèle avec l'au moins un deuxième transistor de programmation.
  4. 4. Structure semi-conductrice selon l'une quelconque des revendications précédentes, comprenant en outreau moins un troisième transistor de programmation (5204) implémentant une troisième cellule anti-fusible en combinaison avec le premier transistor de sélection, dans laquelle le premier transistor de programmation (5201) est relié en série avec l'au moins un troisième transistor de programmation.
  5. 5. Structure semi-conductrice selon l'une quelconque des revendications précédentes, dans laquelle la grille et l'oxyde de grille de l'un quelconque des transistors sont façonnés de telle sorte que le champ électrique de la grille soit concentré en un point (R1) ou 10 une ligne de l'oxyde de grille.
  6. 6. Structure semi-conductrice selon la revendication 5, dans laquelle la première couche semi-conductrice comprend une zone gravée, l'oxyde de grille est placé sur la première couche semi-conductrice et au moins sur une partie (R1) de la paroi de la région gravée, et 15 la grille est placée sur l'oxyde de grille de sorte à réaliser un angle en correspondance avec la région gravée.
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