FR2818425A1

FR2818425A1 - Amplificateur de lecture de cellules memoire a fonction logique de type ou-exclusif

Info

Publication number: FR2818425A1
Application number: FR0016399A
Authority: FR
Inventors: Richard Ferrant
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2000-12-15
Filing date: 2000-12-15
Publication date: 2002-06-21
Anticipated expiration: 2020-12-15
Also published as: US20040036508A1; EP1342241A2; US6920075B2; FR2818425B1; WO2002049034A2; WO2002049034A3

Abstract

L'invention concerne un amplificateur (1), commandable par un signal d'activation, de lecture de cellules mémoire d'un réseau matriciel comprenant, pour chaque colonne, une ligne de bit directe (BLdi) et une ligne de bit de référence (BLri), l'amplificateur étant commun à deux colonnes et réalisant une combinaison de type OU-Exclusif des états de cellules lus dans ces deux colonnes.

Description

AMPLIFICATEUR DE LECTURE DE CELLULES MÉMOIRE À FONCTION LOGIQUE
DE TYPE OU-EXCLUSIF
La présente invention concerne les mémoires réalisées sous la forme d'un réseau matriciel de cellules mémoire en cir- cuit intégré. L'invention s'applique plus particulièrement aux mémoires dynamiques (DRAM), c'est-à-dire dans lesquelles la lecture du contenu d'une cellule mémoire s'effectue par comparaison par rapport à un niveau de précharge.

La figure 1 représente, de façon partielle et schématique, un exemple classique de structure d'une mémoire DRAM.

Des éléments de mémorisation ou cellules mémoire C (j, i) sont organisés en réseau matriciel. Chaque élément de mémorisation est associé à une paire de lignes de bit BLdi et BLri en colonne BLi (de rang i) représentées verticalement et à une ligne de mot (WLj) représentée horizontalement. Les lignes de bit sont communes à des colonnes d'élément de mémorisation et les lignes de mot sont communes à des rangées d'élément de mémorisation. Chaque élément de mémorisation C (j, i) de colonne i et de rangée j comprend, entre une ligne de bit (par exemple, BLdi) et la masse, la connexion en série d'un transistor MOS T et d'un élément capacitif C. La grille du transistor T est reliée à la ligne de mot BLj. La ligne de bit à laquelle n'est pas relié l'élément de mémorisation constitue, pour cette cellule, une

ligne de référence ou de précharge. Le plus souvent, chaque ligne de bit constitue alternativement la ligne de précharge d'un élément de mémorisation une rangée sur deux. Chaque colonne BLi du plan mémoire est associée à un amplificateur de lecture SAi dont le rôle est de comparer les niveaux analogiques présents sur les lignes de bit lors d'un cycle de lecture d'un élément de mémorisation, pour les convertir en niveaux logiques. Généralement, on précharge les lignes de bit et on mesure, au moyen du comparateur constitutif de l'amplificateur de lecture de la colonne, un écart de quelques centaines de millivolts au plus pour différentier un état bas (0) d'un état haut (1).

La structure et le fonctionnement d'un amplificateur classique de lecture de cellules DRAM ainsi que les éléments de sélection et de précharge qui y sont associés sont parfaitement connus et ne seront pas détaillés.

Dans certaines applications, les signaux logiques délivrés par les amplificateurs de lecture d'une cellule DRAM sont combinés par une machine d'état en logique câblée pour fournir un résultat particulier. Un exemple d'une telle application est le repérage de contours d'images dans des applications graphiques.

On utilise généralement des combinaisons de type OU-Exclusif (XOR) ou NON-OU-Exclusif (XNOR) afin de repérer les contours d'une image numérique stockée dans un réseau matriciel de cellules mémoire en respectant l'organisation des pixels par rapport à l'affichage.

Dans de telles applications, la réalisation des combinaisons logiques au moyen de machines d'état en logique câblée requiert, pour une même rangée, plusieurs combinaisons successives en raison de la lecture individuelle des cellules mémoire du réseau. La comparaison effectuée est généralement séquentielle, ce qui prend du temps.

La présente invention vise à proposer un nouvel amplificateur de lecture pour cellules DRAM qui permette une combinaison logique de type OU-Exclusif qui soit plus rapide.

L'invention vise également à proposer une solution qui n'accroisse pas l'encombrement des circuits d'entrée/sortie d'une telle mémoire.

Pour atteindre ces objets, la présente invention prévoit un amplificateur, commandable par un signal d'activation, de lecture de cellules mémoire d'un réseau matriciel comprenant, pour chaque colonne, une ligne de bit directe et une ligne de bit de référence, l'amplificateur étant commun à deux colonnes et réalisant une combinaison de type OU-Exclusif des états de cellules lus dans ces deux colonnes.

Selon un mode de réalisation de la présente invention, l'amplificateur comporte : une première branche constituée d'un premier transistor en série avec un deuxième transistor et un troisième transistor entre une borne d'application d'un potentiel haut et un point de référence, les grilles respectives des deuxième et troisième transistors, de préférence à canal N, étant reliées à une première ligne de bit d'une première colonne et à une première ligne de bit d'une deuxième colonne, et la borne du premier transistor, de préférence à canal P, opposée à la borne d'application du potentiel haut définissant une première borne de sortie ; une deuxième branche constituée d'un quatrième transistor, d'un cinquième transistor et d'un sixième transistor connectés entre la borne d'application du potentiel haut et le point de référence, les grilles respectives des cinquième et sixième transistors, de préférence à canal N, étant reliées à la première ligne de bit de la première colonne et à une deuxième ligne de bit de la deuxième colonne, et la borne du quatrième transistor, de préférence à canal P, opposée à la borne d'application du potentiel haut définissant une deuxième borne de sortie complémentaire ; et un septième et un huitième transistors reliant, respectivement, la première borne de sortie à un premier point commun entre les cinquième et sixième transistors et la deuxième borne de sortie à un deuxième point commun entre les deuxième et troi-

sième transistors, les grilles des septième et huitième tran- sistors, de préférence à canal N, étant reliées à une deuxième ligne de bit de la première colonne.

Selon un mode de réalisation de la présente invention, l'amplificateur comporte un neuvième et un dixième transistor, de préférence à canal P, reliant respectivement, la grille du premier transistor et celle du quatrième transistor, à la borne d'application du potentiel haut d'alimentation.

Selon un mode de réalisation de la présente invention, les grilles des neuvième et dixième transistors reçoivent ledit signal d'activation, un onzième transistor, de préférence à canal P, dont la grille reçoit ledit signal d'activation reliant, de préférence, les grilles des premier et quatrième transistors.

Selon un mode de réalisation de la présente invention, lesdits premier et deuxième points communs sont respectivement reliés, par des douzième et treizième transistors (P7, P6), de préférence à canal P, à la borne d'application du potentiel haut d'alimentation.

Selon un mode de réalisation de la présente invention, les grilles des douzième et treizième transistors reçoivent ledit signal d'activation.

Selon un mode de réalisation de la présente invention, le point de référence est relié, par un quatorzième transistor, de préférence à canal N, à un potentiel de référence.

Selon un mode de réalisation de la présente invention, la grille du quatorzième transistor reçoit ledit signal d'activation.

Selon un mode de réalisation de la présente invention, l'amplificateur comporte en outre : un quinzième transistor, de préférence à canal N, entre les premier et deuxième transistors de la première branche, la grille du quinzième transistor étant reliée à la deuxième borne de sortie ; et un seizième transistor, de préférence à canal N, entre les quatrième et cinquième transistors de la deuxième branche, la

grille du seizième transistor étant reliée à la première borne de sortie.

Selon un mode de réalisation de la présente invention, l'amplificateur est appliqué à la détermination de contour d'une image numérique.

La présente invention prévoit également une mémoire dynamique en circuit intégré.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment représente un exemple classique d'architecture de mémoire dynamique du type auquel s'applique la présente invention ; la figure 2 représente partiellement l'architecture d'une mémoire équipée d'amplificateurs-opérateurs selon l'invention ; la figure 3 représente un premier mode de réalisation d'un amplificateur de lecture à opération de type OU-Exclusif selon l'invention ; et la figure 4 représente un deuxième mode de réalisation d'un amplificateur de lecture à opération de type OU-Exclusif selon l'invention.

Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les constituants d'une mémoire en circuit intégré et de ses circuits d'entrée/sortie qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, les constitutions respectives des dispositifs de sélection de colonne et de rangée n'ont pas été détaillées et ne font pas l'objet de la présente invention.

Une caractéristique de l'invention est de combiner, au sein de l'amplificateur de lecture, l'élément de comparaison permettant la détection de l'état stocké dans une cellule du

réseau matriciel et une combinaison de type OU-Exclusif. En d'autres termes, un amplificateur de l'invention réalise une comparaison de type OU-Exclusif entre les deux entrées de type analogique de l'amplificateur de lecture.

La figure 2 représente, par une vue schématique, l'architecture des entrées/sorties d'un réseau matriciel de cellules mémoire selon l'invention au niveau des amplificateurs de lecture.

Une caractéristique de l'invention est que chaque amplificateur de lecture 1 est associé à deux colonnes du réseau matriciel de cellules mémoire, c'est-à-dire à quatre lignes de bit. Dans l'exemple de la figure 2, un premier amplificateuropérateur 1 (SAOP (i, i+1)) reçoit les lignes de bit directes et de référence des colonnes i et i+1. Un deuxième amplificateuropérateur SAOP (i+2, i+3) reçoit les lignes de bit directes et de référence des colonnes i+2 et i+3.

Chaque amplificateur-opérateur de l'invention délivre le résultat logique de la comparaison de type OU-Exclusif (XOR) entre les deux lignes de bit ainsi que son complémentaire (XNOR).

Par conséquent, les amplificateurs de la figure 2 délivrent

respectivement les signaux XOR (i, i+1), XNOR (i, i+1) et XOR (i+2, i+3), XNOR (i+2, i+3).

La figure 3 représente un premier mode de réalisation d'un amplificateur-opérateur 1 de l'invention. Par convention arbitraire, les lignes de bit auxquelles on fera référence par la suite sont celles des colonnes i et i+1.

Un amplificateur-opérateur de l'invention comprend deux branches respectivement directe et complémentaire délivrant chacune, sur une borne OUT et OUT, le résultat de la comparaison OU-Exclusif et son complémentaire. Les bornes OUT et OUT sont chacune reliées, par un transistor MOS à canal P, respectivement Pl et P2, à un potentiel haut Vdd. La grille du transistor P1 est reliée à la tension Vdd par un transistor MOS à canal P P3 dont la grille est commandée par un signal de sélection SEL. La grille du transistor P2 est reliée à la tension Vdd par un transistor

MOS à canal P P4 dont la grille est commandée par le signal SEL.

Un transistor MOS à canal P P5, commandé par ce même signal SEL, relie en outre les grilles des transistors P1 et P2. Par ailleurs, la grille du transistor PI est reliée à la borne OUT

et, par un transistor MOS à canal N N1, à un point 10 d'inter- connexion entre deux transistors MOS à canal N N3 et N5 reliant la borne OUT à un point 15 de référence. Le point 15 est relié, par un transistor MOS à canal N N6 commandé par le signal SEL, à la masse. La grille du transistor P2 est reliée à la borne OUT et, par un transistor MOS à canal N N2, à un point 20 d'interconnexion entre deux transistors MOS à canal N N4 et N6 reliant la borne OUT au point 15. Les points 10 et 20 sont en outre chacun reliés, par un transistor MOS à canal P, respectivement P6 et P7, à la tension haute Vdd.

Les grilles des transistors N1 et N2 sont reliées à la ligne de bit directe de rang i, BLdi. Les grilles des transistors N3 et N4 sont reliées à la ligne de bit de référence de rang i, BLri. La grille du transistor N5 est reliée à la ligne de référence de rang i+1, BLri+1. La grille du transistor N6 est reliée à la ligne de bit directe de rang i+1, BLdi+1. Les grilles des transistors P6, P7 et N7 reçoivent le signal de sélection SEL.

S'agissant d'un amplificateur-opérateur de lecture de cellules dynamiques, la lecture s'effectue en comparant le niveau de tension d'une ligne de bit de chaque colonne par rapport à la ligne de référence de cette colonne. L'opération logique est réalisée sur les signaux dits analogiques, c'est-à-dire sur une faible amplitude de variation par rapport à un niveau de précharge, à la manière d'un amplificateur de lecture classique.

Lorsque le signal SEL est inactif (à l'état bas), les deux sorties OUT et OUT sont préchargées au niveau de tension haut (Vdd). En effet, un signal SEL à l'état bas rend passant les transistors P3, P4 et P5. Le niveau de tension Vdd se trouve donc reporté sur la base des transistors P1 et P2 ainsi que sur les bornes OUT et OUT. Les transistors PI et P2 sont par conséquent bloqués et les sorties OUT et OUT sont tirées au niveau haut.

Sous l'effet de la commande SEL au niveau bas, les transistors P6 et P7 sont également passants. Il en découle que les transistors N1, N2, N3 et N4 sont insensibles aux signaux présents sur les lignes BLdi et BLri, leurs drains et sources respectives étant au même potentiel Vdd (en négligeant les chutes de tension dans les transistors à l'état passant). En outre, comme le transistor N7 est bloqué par le signal SEL à l'état bas, le niveau des points 10 et 20 est maintenu quel que soit l'état des transistors N5 et

N6. Cet état de l'amplificateur-opérateur 1 correspond à un état de repos où l'on n'effectue pas de lecture.

Pour effectuer une lecture dans un réseau matriciel dynamique, on commence, de façon classique, par précharger au niveau Vdd/2 l'une des lignes de bit de chaque paire associée à chaque colonne. Cette précharge s'effectue généralement au moyen de transistors MOS reliant les lignes de bit directe et de référence au niveau haut. La précharge consiste à introduire le niveau Vdd/2 dans une cellule de référence associée à la ligne de bit de référence et commandée par une ligne de mot particulière (non représentée). La précharge consiste donc à polariser à Vdd/2 une ligne de référence de chaque paire de lignes de bit, cette ligne de référence correspondant à une ligne qui, pour la rangée devant être lue, n'est connectée à aucun transistor de cellule mémoire.

Effectuer une lecture consiste à autoriser le transfert des niveaux présents sur les lignes de bit directe et de référence jusqu'à l'amplificateur-opérateur. Pour cela, on utilise de façon classique et non représentée, des transistors de séparation ou d'isolement intercalés entre le réseau matriciel de cellules mémoire et les amplificateurs-opérateurs de lecture sur chaque ligne de bit. Par conséquent, ce qui a été illustré en figure 2 comme étant les lignes de bit BLri, BLdi, BLdi+1 et BLri+1 correspond en fait aux entrées analogiques de l'amplificateuropérateur qui sont reliées aux colonnes du réseau matriciel par l'intermédiaire des transistors d'isolement.

Pour lire et comparer le contenu de deux cellules mémoire d'une même rangée au moyen d'un amplificateur-opérateur de l'invention, on transfère les niveaux présents sur les lignes de bit directe et de référence sur les grilles respectives des transistors N1, N2, N3, N4, N5 et N6. On sélectionne alors l'amplificateur-opérateur en commutant le signal SEL à l'état haut. Il en découle un blocage des transistors P3, P4, P5, P6 et P7 et une mise en conduction du transistor N7. Le blocage des transistors P3 à P5 libère les grilles des transistors PI et P2 montés en inverseur pour permettre la lecture. Le blocage des transistors P6 et P7 libère les noeuds 10 et 20 pour permettre la comparaison. La mise en conduction du transistor N7 porte le point 15 à la masse pour fixer l'état bas.

On suppose que le contenu de la cellule lue (par exemple de rangée j) de la colonne i contient un 11111. Cela signifie que, lors de sa sélection en lecture, après adressage par la rangée de mot WLj, la ligne de bit BLdi est portée à un potentiel supérieur au potentiel de précharge (par exemple, Vdd/2). La ligne de référence BLri reste quant à elle au niveau Vdd/2. Il en découle une mise en conduction des transistors N1 et N2 plus forte que celle des transistors N3 et N4. L'état de sortie est, selon l'invention, conditionné par les états pris par les transistors N5 et N6, eux-mêmes conditionnés par la lecture de la cellule de la colonne i+1.

On suppose que cette colonne i+1 contient également, dans la cellule lue, un état haut. La ligne BLri est alors à un niveau supérieur au niveau de précharge de la ligne BLri+1. Le transistor N5 conduit donc plus que le transistor N6. Ce déséquilibre de conduction fait que le point 10 est un potentiel inférieur à celui du point 20. Par conséquent, le transistor N1 abaisse le potentiel de la borne OUT plus vite que le transistor N2 n'abaisse le potentiel de la borne OUT. Le transistor P1 en devient conducteur, ce qui force le potentiel de la borne OUT à l'état haut. Cela confirme le blocage du transistor P2. On obtient donc une sortie directe (OUT) à l'état haut et une sortie

inverse (OUT) à l'état bas. Cela est conforme au résultat d'une fonction OU-Exclusif dont les deux entrées sont à l'état haut.

Si le contenu de la cellule de la colonne i+1 est à l'état bas, sa sélection entraîne une diminution du potentiel par rapport au niveau de précharge. Il en découle que le transistor N5 conduit moins que le transistor N6 qui est resté au niveau de précharge. Le déséquilibre de conduction entraîne un abaissement plus rapide du potentiel de point 20 et, par voie de conséquence, une conduction plus forte du transistor N2. La conséquence est que le potentiel de la borne OUT diminue et que le transistor P2 est rendu passant. Cet état passant du transistor P2 confirme un état haut sur la borne OUT et confirme le blocage du transistor PI, donc l'état bas sur la borne OUT. Cet état est cohérent avec la fonction OU-Exclusif quand les deux entrées ont des états différents.

Supposons maintenant que la cellule de la colonne i contient un état bas. Sa sélection entraîne alors une conduction plus rapide des transistors N3 et N4 préchargés au niveau Vdd/2 par rapport aux transistors N1 et N2 dont les grilles reçoivent un signal de niveau inférieur.

Si la cellule de rang i+1 contient un état 1, le transistor N5 conduit plus fortement. Le point 10 s'abaisse plus vite que le point 20 et le transistor N3 provoque la mise en conduction du transistor P2 et l'abaissement du point de sortie OUT.

Comme précédemment, la conduction du transistor P2 confirme le

blocage du transistor P1 et le niveau haut en sortie OUT. Cet état est cohérent avec la fonction OU-Exclusif dont les deux entrées sont à l'état bas.

Enfin, si la cellule de rang i+1 contient un 1, le transistor N6 abaisse plus vite le potentiel du point 20 et, par voix de conséquence, la borne OUT descend plus rapidement ce qui rend conducteur le transistor P1 et confirme le blocage du transistor P2. On atteint là un état correspondant à la fonction OUExclusif de deux entrées de niveaux différents.

En variante et comme cela est connu dans des amplifiateurs de lecture classiques, le niveau de précharge peut être supérieur à Vdd/2 (compris entre Vdd/2 et Vdd).

On remarque qu'un amplificateur-opérateur de l'invention délivre à la fois le résultat d'une opération OU-Exclusif et de son complémentaire (NON-OU-Exclusif).

Un avantage de la présente invention est que le niveau de sortie est obtenu très rapidement par rapport à un circuit classique. En effet, en combinant la lecture et la fonction logique, il n'est plus nécessaire d'attendre que les états de sortie des amplificateurs de lecture se stabilisent, la comparaison s'effectuant directement sur les états analogiques. On remarquera cependant que les états de sortie fournis correspondent bien à des états logiques. Les inventeurs ont, par essai, pu constater que le résultat était disponible quelques centaines de picosecondes après la commutation du signal de sélection de l'amplificateur-opérateur.

Un autre avantage de la présente invention est qu'elle réduit le nombre de transistors nécessaires pour effectuer l'amplification et la comparaison logique par rapport aux circuits classiques. En effet, dans un amplificateur de lecture classique, on utilise au minimum une douzaine de transistors.

Pour une porte logique de type OU-Exclusif, le nombre minimal de transistors est six. Comme l'invention traite deux colonnes à la fois, le nombre de transistors de l'amplificateur-opérateur qui est de 14 dans l'exemple de la figure 2 est à comparer avec une quarantaine de transistors nécessaires dans le cas classique.

Un autre avantage de la présente invention est que la rapidité avec lesquels les états de sortie sont obtenus participe à minimiser le bruit en entrée et en sortie de l'amplificateuropérateur.

La figure 4 représente un deuxième mode de réalisation d'un amplificateur-opérateur 1'selon l'invention. Par rapport au circuit de la figure 3, la différence réside dans l'adjonction de deux transistors MOS à canal N N9 et N10 montés en inverseur

entre les transistors P1 et N3 et entre les transistors P2 et N4. La grille du transistor N9 est reliée à la borne OUT et la grille du transistor N10 est reliée à la borne OUT. En figure 4, les signaux d'entrées BLdi, BLri, BLdi+1 et BLri+1 ont été dési-

gnés par A, A, B et B.

Le rôle des transistors N9 et N10 est de bloquer l'état lu dans la cellule afin de figer les états de sortie.

Le fonctionnement du circuit de la figure 4 se déduit de celui exposé ci-dessus en relation avec la figure 3.

Un avantage du circuit de la figure 4 est que la consommation du circuit est supprimée dès que le signal de sortie est complètement établi.

Pour effectuer une détection de contour d'image, on peut par exemple associer chaque ligne de bit (chaque paire de lignes de bit) à deux amplificateurs voisins pour comparer l'état de la colonne par rapport aux deux colonnes voisines. On réalise ainsi successivement des comparaisons de type XOR entre deux cellules voisines. Chaque colonne (à l'exception de la première et de la dernière) est donc examinée (lue et combinée) deux fois.

Le nombre de circuits 1 ou l'de l'invention est donc de n-1, ou n représente le nombre de colonnes du plan mémoire à examiner. En un seul cycle de lecture, on détermine, pour une rangée donnée, les lignes séparatrices d'une image par exemple noir et blanc dont le noir correspond à l'état 1 et dont le blanc correspond à l'état 0.

L'exposé ci-dessus est schématique pour illustrer une application de l'invention. Cet exemple simplifié fait apparaître les avantages de l'invention par rapport à une utilisation séparée d'amplificateurs et de portes de type OU-Exclusif utilisés séquentiellement.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, les connexions des différentes lignes de bit aux amplificateurs-opérateurs et l'exploitation des signaux de sortie de ces amplificateurs-opérateurs dépendra de l'applica-

tion. De plus, les niveaux de tension (en particulier, les niveaux de précharge utilisés pourront être modifiés). Par ailleurs, l'invention s'applique à tout mode de lecture utilisé classiquement pour les mémoires dynamiques. Par exemple, l'invention s'applique également au cas où la ligne de bit de référence de chaque colonne est dédiée à la fonction de référence, ainsi qu'au cas où la ligne de référence d'une colonne est en fait la ligne directe d'une colonne voisine. En outre, les dimensions des différents transistors sont à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus et de l'application envisagée.

Claims

REVENDICATIONS

1. Amplificateur (1, 1'), commandable par un signal d'activation (SEL), de lecture de cellules mémoire (C (j, i)) d'un réseau matriciel comprenant, pour chaque colonne (BLi), une ligne de bit directe (BLdi) et une ligne de bit de référence (BLri), caractérisé en ce qu'il est commun à deux colonnes et en ce qu'il réalise une combinaison de type OU-Exclusif des états de cellules lus dans ces deux colonnes.

2. Amplificateur selon la revendication 1, caractérisé en ce qu'il comporte : une première branche constituée d'un premier transistor (PI) en série avec un deuxième transistor (N3) et un troisième transistor (N5) entre une borne d'application d'un potentiel haut (Vdd) et un point (15) de référence, les grilles respectives des deuxième et troisième transistors, de préférence à canal N, étant reliées à une première ligne de bit (BLri) d'une première colonne et à une première ligne de bit (BLri+1) d'une deuxième colonne, et la borne du premier transistor, de préférence à canal P, opposée à la borne d'application du potentiel haut définissant une première borne de sortie (OUT) ; une deuxième branche constituée d'un quatrième transistor (P2), d'un cinquième transistor (N4) et d'un sixième transistor (N6) connectés entre la borne d'application du potentiel haut et le point de référence, les grilles respectives des cinquième et sixième transistors, de préférence à canal N, étant reliées à la première ligne de bit (BLri) de la première colonne et à une deuxième ligne de bit (BLdi+l) de la deuxième colonne, et la borne du quatrième transistor, de préférence à canal P, opposée à la borne d'application du potentiel haut définissant une deuxième borne de sortie (OUT) complémentaire ; et un septième (N2) et un huitième (N1) transistors reliant, respectivement, la première borne de sortie à un premier point commun (20) entre les cinquième et sixième transistors et la deuxième borne de sortie à un deuxième point commun (10) entre les deuxième et troisième transistors, les grilles des septième

et huitième transistors, de préférence à canal N, étant reliées à une deuxième ligne de bit (BLdi) de la première colonne.

3. Amplificateur selon la revendication 2, caractérisé en ce qu'il comporte un neuvième (P3) et un dixième transistor (P4), de préférence à canal P, reliant respectivement, la grille du premier transistor (PI) et celle du quatrième transistor, à la borne d'application du potentiel haut d'alimentation (Vdd).

4. Amplificateur selon la revendication 3, caractérisé en ce que les grilles des neuvième (P3) et dixième (P4) transistors reçoivent ledit signal d'activation (SEL), un onzième transistor, de préférence à canal P, dont la grille reçoit ledit signal d'activation reliant, de préférence, les grilles des premier et quatrième transistors.

5. Amplificateur selon l'une quelconque des revendications 2 à 4, caractérisé en ce que lesdits premier et deuxième points communs (20,10) sont respectivement reliés, par des douzième et treizième transistors (P7, P6), de préférence à canal P, à la borne d'application du potentiel haut d'alimentation.

6. Amplificateur selon la revendication 5, caractérisé en ce que les grilles des douzième (P7) et treizième (P6) transistors reçoivent ledit signal d'activation (SEL).

7. Amplificateur selon l'une quelconque des revendications 3 à 6, caractérisé en ce que le point de référence (15) est relié, par un quatorzième transistor (N7), de préférence à canal N, à un potentiel de référence.

8. Amplificateur selon la revendication 7, caractérisé en ce que la grille du quatorzième transistor reçoit ledit signal d'activation (SEL).

9. Amplificateur selon l'une quelconque des revendications 2 à 8, caractérisé en ce qu'il comporte en outre : un quinzième transistor (N9), de préférence à canal N, entre les premier (PI) et deuxième (N3) transistors de la première branche, la grille du quinzième transistor étant reliée à la deuxième borne (OUT) de sortie ; et

un seizième transistor (N10), de préférence à canal N, entre les quatrième (P2) et cinquième (N4) transistors de la deuxième branche, la grille du seizième transistor étant reliée à la première borne (OUT) de sortie.

10. Amplificateur (1, 1') selon l'une quelconque des revendications 1 à 10, caractérisé en ce qu'il est appliqué à la détermination de contour d'une image numérique.

11. Mémoire dynamique en circuit intégré, caractérisée en ce qu'elle comporte des amplificateurs conformes à l'une quelconque des revendications 1 à 10.