FR2857149A1 - Procede de commande des amplificateurs de lecture d'une memoire et circuit integre de memoire correspondant - Google Patents

Abstract

Le circuit intégré comprend un dispositif de mémoire comportant un plan mémoire et un chemin de référence destiné à auto-ajuster temporellement la délivrance d'un signal d'activation des amplificateurs de lecture respectivement disposés aux pieds des colonnes du plan mémoire. Le chemin de référence (CHR) comporte des cellules-mémoire de référence respectivement connectées entre deux lignes de bits de référence (bltdum, blfdum), des moyens de sélection (WLD) d'au moins une cellule de référence (CELR1) destinée à décharger une première ligne de bit de référence (bltdum), la deuxième ligne de bit de référence (blfdum) étant parcourue par un courant de fuite, et des moyens de commande (MC) connectés aux deux lignes de bits, et à délivrer ledit signal d'activation (SCA) lorsque la valeur absolue de la différence entre les valeurs des tensions sur les deux lignes de bits de référence dépasse un seuil prédéterminé.

Description

Procédé de commande des amplificateurs de lecture d'une mémoire et circuit

intégré de mémoire correspondant

L'invention concerne les circuits intégrés, notamment les circuits de mémoire, et plus particulièrement la prise en compte des courants de fuite des lignes de bits pour la commande des amplificateurs de lecture disposés au pied des colonnes de la mémoire.

L'invention s'applique avantageusement à tout type de mémoire, en particulier une mémoire vive statique (mémoire SRAM) ou bien une mémoire vive dynamique (mémoire DRAM) et tout particulièrement les mémoires dites embarquées , ( embedded memories , en anglais), c'est-à-dire des mémoires qui sont par exemple réalisées conjointement à d'autres composants par un même procédé ( process ) technologique, et destinées à être intégrées ensemble au sein d'un circuit intégré spécifique (ASIC).

Classiquement, lorsque les cellules-mémoire d'un plan-mémoire d'une mémoire sont connectées en différentiel entre deux lignes de bits, l'une des lignes de bits, lors d'une opération de lecture et après avoir été préchargée à une tension haute, est déchargée (tirée vers la masse) tandis que l'autre ligne de bits est supposée rester à son état haut de précharge. Mais, en réalité, cette autre ligne de bits est également tirée vers la masse en raison de courants de fuite parasites des autres cellules-mémoire connectées sur cette autre ligne de bits. Et les fuites sont d'autant plus importantes que le nombre de point mémoire sur la même colonne stocke l'information inverse de la valeur lue. Ceci provoque une réduction de la différence de tension entre les deux lignes de bits.

Habituellement, la mémoire est équipée d'un chemin de référence ( dummy path , en anglais) destiné à auto-ajuster temporellement la délivrance d'un signal d'activation des amplificateurs de lecture respectivement disposés au pied des colonnes du plan-mémoire, ces amplificateurs de lecture étant destinés à amplifier ladite différence de tension présente entre les deux lignes de bits lors de l'opération de lecture.

Ce chemin de référence comporte habituellement une colonne de référence formée de deux lignes de bits sur lesquelles sont connectées des cellulesmémoire de référence, dont au moins l'une d'entre elles est activée par une ligne de mot de référence ( dummy word line , selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier).

L'une des lignes de bits de référence, à savoir celle qui est destinée à être déchargée lors de l'activation de la cellule de référence, est utilisée pour générer un signal d'activation des amplificateurs de lecture.

Par ailleurs, pour compenser les effets des courants de fuite mentionnés ci-avant, et pour obtenir une mémoire fonctionnant dans une plage élevée de température notamment, on insère généralement dans le chemin de référence un circuit de retard qui est destiné à retarder la délivrance du signal d'activation des amplificateurs de lecture, de façon à obtenir un fonctionnement correct de la mémoire dans une situation de pire cas, c'est-à-dire par exemple lors d'une température très élevée pour laquelle les courants de fuite sont importants.

Cependant, une telle solution, si elle conduit à des performances acceptables dans la situation de pire cas, limite les performances de la mémoire dans les situations intermédiaires et normales de fonctionnement.

L'invention vise à apporter une solution à ce problème.

Un but de l'invention est de tenir réellement compte du courant de fuite de la ligne de bits sensée ne pas se décharger, pour l'activation des amplificateurs de lecture.

L'invention propose donc un circuit intégré comprenant un dispositif de mémoire comportant un plan-mémoire et un chemin de référence destinés à auto-ajuster temporellement la délivrance d'un signal d'activation des amplificateurs de lecture respectivement disposés aux pieds des colonnes du plan-mémoire.

Selon une caractéristique générale de l'invention, le chemin de référence comprend des cellules-mémoire de référence respectivement connectées entre deux lignes de bits de référence, des moyens de sélection d'au moins une cellule de référence destinée à décharger une première ligne de bits de référence, la deuxième ligne de bits de référence étant parcourue par un courant de fuite, et des moyens de commande connectés aux deux lignes de bits et aptes à délivrer ledit signal d'activation lorsque la valeur absolue de différence entre les valeurs des tensions sur les deux lignes de bits de référence dépasse un seuil prédéterminé.

En d'autres termes, l'invention utilise la ligne de bits de référence qui est sensée ne pas se décharger (mais dont la tension chute néanmoins en raison des courants de fuite) en tant que générateur de tension pour contrôler la délivrance du signal 20 d'activation des amplificateurs de lecture.

Ces deux lignes de bits de référence sur lesquelles sont connectés les moyens de commande délivrant le signal d'activation, peuvent être les lignes de bits de référence sur lesquelles sont connectées directement les cellules-mémoire de référence, ou bien des lignes de bits de référence, dites globales , les cellules-mémoire de référence étant alors connectées sur ces lignes globales par l'intermédiaire de lignes de bits de référence intermédiaire et de transistors fonctionnant en mode bloqué ou passant ( path gate ).

Selon un mode de réalisation de l'invention, les moyens de commande comportent un inverseur commandé par le courant de décharge de ladite première ligne de bits de référence et alimenté par le courant de fuite de la deuxième ligne de bits de référence. 10 15

Il est également préférable que les moyens de commande comportent en outre une bascule possédant une première entrée connectée sur la première ligne de bits de référence, une deuxième entrée connectée à la sortie de l'inverseur, et une sortie délivrant le signal d'activation.

L'invention propose également un procédé de commande des amplificateurs de lecture disposés au pied des colonnes d'un plan-mémoire d'une mémoire.

Selon une caractéristique générale de l'invention, cette mémoire comprenant en outre un chemin de référence comportant les cellulesmémoire de référence respectivement connectées entre deux lignes de bits de référence, on sélectionne au moins une cellule de référence de façon à décharger une première ligne de bits de référence, la deuxième ligne de bits de référence étant parcourue par un courant de fuite, et on active les amplificateurs de lecture lorsque la valeur absolue de la différence entre les valeurs de tension sur les deux lignes de bits de référence dépassent un seuil prédéterminé.

Selon un mode de mise en oeuvre de l'invention, l'étape d'activation des amplificateurs de lecture comporte la commande d'un inverseur par le courant de décharge de ladite première ligne de bits de référence et l'alimentation de cet inverseur par le courant de fuite de la deuxième ligne de bit de référence.

D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels: - la figure 1 illustre schématiquement un premier mode de réalisation d'un circuit intégré selon l'invention, - la figure 2 illustre plus en détail une partie du circuit intégré de la figure 1, et, - la figure 3 illustre schématiquement un deuxième mode de réalisation d'un circuit intégré selon l'invention.

Sur la figure 1, la référence CI désigne un circuit intégré en technologie CMOS, incorporant une mémoire MM comportant outre un plan- mémoire PM, un chemin de référence CHR ( dummy path , selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier).

Le plan-mémoire PM comporte de façon classique des lignes WLi et des colonnes COLj comportant ici chacune deux lignes de bits bit et blf. Les cellules-mémoire non-représentées sur la figure 1 à des fins de simplification, sont connectées de façon différentielle entre les deux ligne de bits blt et blf de chaque colonne et peuvent être activées par une ligne de mot WLi.

Par ailleurs, des amplificateurs de lecture SAM sont disposés au pied des colonnes du plan-mémoire et sont activés par un signal d'activation délivré, avant passage dans un amplificateur ( buffer ) BF, par des moyens de commande MC.

Un décodeur-colonne classique est disposé après les amplificateurs SAM, et est non-représenté ici à des fins de simplification.

Le chemin de référence CHR comporte une colonne de référence formée de deux lignes de bits de référence bltdum et blfdum. Sur cette colonne de référence sont connectées des cellules-mémoire de référence CELRi dont au moins l'une d'entre elles est activée par une ligne de mot de référence WLD ( dummy word line ). Cette cellule de référence est référencée CELR1.

La cellule-mémoire activée par la ligne de mot de référence WLD est programmée de façon à tirer vers la masse, c'est-à-dire décharger, la ligne de bits de référence bltdum.

Les autres cellules de référence CELRi sont programmées avec des données opposées à celles mémorisées dans la cellule CELR1. De ce fait, comme on le verra plus en détail sur la figure 2, la ligne de bits de référence blfdum, qui est sensée ne pas se décharger, est en fait également tirée vers la masse par la somme des courants de fuite des transistors d'accès des cellules CELRi dans leur état bloqué.

Le fait d'utiliser une colonne de référence ayant n-1 cellules de référence (n désignant le nombre de cellules-mémoire d'une colonne du plan-mémoire PM) programmées avec une donnée opposée à celle contenue dans la ou les cellules CELRi, permet de tenir compte d'un pire cas de fonctionnement dans lequel le courant de fuite d'une colonne est maximum. Par ailleurs, alors que sur la figure 1, une seule cellule CELRi a été représentée, en pratique, plusieurs cellules de référence du type CELRi sont susceptibles d'être activées par la ligne de mot WLD, de façon à produire une décharge de la ligne de bits bltdum plus rapide que la décharge d'une ligne de bits bit d'une colonne du plan-mémoire.

Enfin, contrairement au chemin de référence de l'art antérieur, la ligne de bits de référence blfdum, qui est sensée ne pas se décharger, mais qui en fait se décharge lentement en raison des courants de fuite, est utilisée pour la commande du signal d'activation des amplificateurs SAM.

C'est la raison pour laquelle les moyens de commande MC sont connectés à la fois à la ligne de bits bltdum qui est sensée se décharger lorsque la cellule CELRi est activée, et à la ligne de bits blfdum qui est sensée ne pas se décharger.

On a représenté sur la figure 2 à des fins de simplification une seule colonne COLj du plan-mémoire PM. Par ailleurs, dans cet exemple, les cellules-mémoire du plan-mémoire ainsi que les cellules de référence sont des cellules du type SRAM à quatre transistors de mémorisation et deux transistors d'accès.

Les moyens de commande MC comportent ici un inverseur CMOS référencé IV, et comportant un transistor PMOS Ti connecté en 30 série avec un transistor NMOS T2.

Les grilles des deux transistors Ti et T2 sont connectées ensemble sur la ligne de bits de référence bltdum. La source du transistor T2 est reliée à la masse tandis que la source du transistor Ti est reliée à la ligne de bits blfdum. Les drains des deux transistors Ti et T2 sont reliés à la grille d'un transistor T4 appartenant à une bascule BSC.

Cette bascule BSC comporte par ailleurs un autre transistor T3 dont la grille est reliée à la ligne de bits bltdum. Outre ces deux transistors NMOS T3 et T4, la bascule BSC comporte de façon classique et connue en soi deux autres transistors PMOS T5 et T6 dont les grilles sont connectées de façon croisée sur les drains des transistors T3 et T4. Le drain du transistor T4 forme la sortie de la bascule BSC et est destiné à fournir le signal d'activation SCA qui, après passage dans le buffer BF, permettra d'activer l'amplificateur de lecture SAM.

Dans l'exemple illustré sur la figure 2, on suppose que la cellule la plus basse de la colonne j est destinée à être lue et qu'elle est programmée de sorte que lorsque les transistors d'accès de cette cellule sont activés, le transistor d'accès de droite sur la figure 2 (TA1) est passant, tirant la ligne de bits blt vers la masse (courant ICell).

En d'autres termes, la cellule CEL1 est programmée de sorte à avoir un 1 sur la grille du transistor TM1 et un 0 sur la grille du transistor TM2.

Par ailleurs, on suppose que les autres cellules de cette colonne COLj sont programmées avec une valeur opposée à celle de la cellule la plus basse, ce qui conduit à rendre bloqués les transistors d'accès de gauche de ces cellules, la référence IsbPG désignant alors le courant de fuite de ces transistors. Ces transistors ont un courant de fuite maximum car ils ont une différence de tension égale à Vdd entre leur drain et leur source. L'ensemble de ces courants de fuite va donc conduire à également tirer vers la masse la ligne de bits W. En ce qui concerne le chemin de référence CHR, la cellule CELR1 est programmée dans cet exemple de la même façon que la

S

cellule CEL1, c'est-à-dire avec un 1 sur la grille du transistor de mémorisation TMR1 et un 0 sur la grille du transistor TMR2. Ainsi, lors de l'activation de cette cellule CELR1 par la ligne de mot WLD, le transistor TARI et le transistor TMR1 sont passants, ce qui conduit à décharger la ligne de bits de référence bltdum.

Bien entendu, comme indiqué ci-avant, bien qu'une seule cellule CELR1 ait été représentée sur la figure 2 à des fins de simplification, la ligne de mot WLD active en fait plusieurs cellules CELR1 programmées de façon identique, et ce de façon à obtenir une décharge de la ligne bltdum plus rapide que la décharge de la ligne bit.

Les autre cellules CELRi de la colonne de référence sont programmées de façon opposée, de sorte que les transistors d'accès de gauche de ces cellules sont dans leur état bloqué, ce qui provoque la décharge de la ligne blfdum par les courants de fuite IsbPG de ces transistors.

Juste après la précharge des lignes de bits bltdum et blfdum, on a un 1 logique sur la grille du transistor T3 et un 0 logique sur la grille du transistor T4 de la bascule BSC, le signal SCA étant à 1, rendant inactif l'amplificateur de lecture SAM.

Au fur et à mesure de la décharge des lignes de bits bltdum et blfdum, le courant dans le transistor Ti de l'inverseur va augmenter, de façon plus ou moins lente en fonction de la valeur des tensions sur les lignes de bits bltdum et blfdum.

Lorsque le courant traversant le transistor T 1 devient supérieur au courant traversant le transistor T2, l'inverseur IV voit sa sortie passer à 1, ce qui provoque alors une chute à 0 du signal SCA, et par conséquent l'activation de l'amplificateur de lecture SAM.

Et, plus il y a de fuites sur la ligne blfdum, plus la tension de cette ligne blfdum va chuter rapidement, plus la tension de sortie de l'inverseur IV va croître lentement et plus cette tension de sortie va mettre de temps pour dépasser la tension présente sur la ligne bltdum, c'est-à-dire pour faire passer le signal SCA à O. Au contraire, moins il y a de fuites sur la ligne de bits blfdum, plus la tension sur cette ligne blfdum va décroître lentement et plus la tension de sortie de l'inverseur IV va croître rapidement, ce qui va provoquer rapidement le basculement à o du signal SCA.

Le dispositif selon l'invention permet ainsi de prendre en compte notamment l'effet de la température sur les courants de fuite.

L'invention n'est pas limitée au mode de réalisation qui vient d'être décrit mais s'applique également, comme illustré sur la figure 3, lorsque le plan-mémoire, et par voie de conséquence la colonne du chemin de référence CHR, sont composés en fait de plusieurs blocs BCEL comportant chacun plusieurs cellules-mémoire. Les cellules-mémoire de chacun des blocs sont connectées directement sur des lignes de bits et sur des lignes de bits de référence.

Par ailleurs, en ce qui concerne le plan-mémoire, les lignes blt et blf de chaque bloc sont reliés à respectivement une ligne de bits globale GBlt et une autre ligne de bits globale GB1f par l'intermédiaire de transistors PG ( path gate ) fonctionnant en mode bloqué ou passant. Et, ce sont des lignes de bits globales qui sont reliées à l'amplificateur de lecture SAM.

De même, en ce qui concerne le chemin de référence, les lignes de bits blfdum et bltdum de chaque bloc BCEL de cellules-mémoire de référence sont connectées par des transistors de type path gate à des lignes globales de référence GBlfdum et GBltdum.

Et, ce sont ces lignes globales qui sont reliées aux moyens de commande MC de la façon décrite ci-avant.

Ainsi, ce mode de réalisation permet de prendre en compte non seulement la fuite des transistors d'accès bloqués des cellules de référence, mais également la fuite IsbPG2 des transistors bloqués reliant les lignes de bits blfdum à la ligne de bits globale GBlfdum.

Claims (9)

REVENDICATIONS

1. Circuit intégré comprenant un dispositif de mémoire comportant un plan mémoire et un chemin de référence destiné à auto-ajuster temporellement la délivrance d'un signal d'activation des amplificateurs de lecture respectivement disposés aux pieds des colonnes du plan mémoire, caractérisé par le fait que le chemin de référence (CHR) comporte des cellules-mémoire de référence respectivement connectées entre deux lignes de bits de référence (bltdum, blfdum), des moyens de sélection (WLD) d'au moins une cellule de référence (CELR1) destinée à décharger une première ligne de bit de référence (bltdum), la deuxième ligne de bit de référence (blfdum) étant parcourue par un courant de fuite, et des moyens de commande (MC) connectés aux deux lignes de bits, et à délivrer ledit signal d'activation (SCA) lorsque la valeur absolue de la différence entre les valeurs des tensions sur les deux lignes de bits de référence dépasse un seuil prédéterminé.

2. Circuit selon la revendication 1, caractérisé par le fait que les moyens de commande (MC) comportent un inverseur (IV) commandé par le courant de décharge de ladite première ligne de bit de référence et alimenté par le courant de fuite de la deuxième ligne de bit de référence.

3. Circuit selon la revendication 2, caractérisé par le fait que les moyens de commande (MC) comportent en outre une bascule (BSC) possédant une première entrée connectée sur la première ligne de bits de référence, une deuxième entrée connectée à la sortie de l'inverseur, et une sortie délivrant le signal d'activation.

4. Circuit selon l'une des revendications précédentes, caractérisé par le fait que les cellules de référence sont directement connectées entre les deux lignes de bits de référence (bltdum, blfdum).

5. Circuit selon l'une des revendications 1 à 3, caractérisé par le fait que les cellules de référence sont connectées entre les deux lignes de bits de référence (GBltdum, GBlfdum), par l'intermédiaire d'autres lignes de bits de référence (bltdum, blfdum) et de transistors fonctionnant en mode passant ou bloqué.

6. Procédé de commande des amplificateurs de lecture disposés aux pieds des colonnes d'un plan mémoire d'une mémoire, caractérisé par le fait que cette mémoire comprenant en outre un chemin de référence (CHR) comportant des cellules-mémoire de référence respectivement connectées entre deux lignes de bits de référence, on sélectionne au moins une cellule de référence de façon à décharger une première ligne de bit de référence, la deuxième ligne de bit de référence étant parcouru par un courant de fuite, et on active les amplificateurs de lecture lorsque la valeur absolue de la différence entre les valeurs des tensions sur les deux lignes de bits de référence dépasse un seuil prédéterminé.

7. Procédé selon la revendication 6, caractérisé par le fait que l'étape d'activation des amplificateurs de lecture (SAM) comporte la commande d'un inverseur (IV) par le courant de décharge de ladite première ligne de bit de référence et l'alimentation de cet inverseur par le courant de fuite de la deuxième ligne de bit de référence.

8. Procédé selon la revendication 6 ou 7, caractérisé par le fait 20 que les cellules de référence sont directement connectées entre les deux lignes de bits de référence (bltdum, blfdum).

9. Procédé selon la revendication 6 ou 7, caractérisé par le fait que les cellules de référence sont connectées entre les deux lignes de bits de référence (GBltdum, GBlfdum), par l'intermédiaire d'autres lignes de bits de référence (bltdum, blfdum) et de transistors fonctionnant en mode passant ou bloqué.