FR2798218A1 - Dispositif de memoire flash du type nor haute densite et son procede de programmation - Google Patents
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Abstract
Conformément à un procédé de programmation d'un dispositif de mémoire flash, tout d'abord des cellules de mémoire flash, en fonction de l'unité mot/ octet, parmi des cellules de mémoire flash d'un réseau de cellules de mémoire (110) sont sélectionnées. Les cellules de mémoire flash sélectionnées au moyen des circuits de décodeurs de rangée (120) et de colonne (130) sont programmées séquentiellement de manière à présenter une tension de seuil prédéterminée inférieure à une tension de seuil cible. Ensuite, les cellules de mémoire flash sélectionnées sont simultanément programmées depuis la tension de seuil prédéterminée jusqu'à la tension de seuil cible ou sont divisées selon plusieurs groupes destinés à être programmés séquentiellement. Moyennant cet algorithme de programmation, bien que le degré d'intégration du dispositif de mémoire flash soit augmenté et que le niveau de tension d'alimentation soit abaissé, une quantité suffisante de courant requise pour une programmation peut être appliquée sans augmenter la dimension d'une puce de circuit intégré.
Description
DOMAINE DE L'INVENTION
La présente invention concerne des dispositifs de mémoire flash et plus particulièrement, un dispositif de mémoire flash du type NON-OU haute densité qui fonctionne à une tension d'alimentation très faible ainsi qu'un procédé de programmation du dispositif de mémoire.
ARRIÈRE-PLAN DE L'INVENTION
Les mémoires flash sont classiquement utilisées dans une large variété de systèmes d'ordinateur afin d'assurer un stockage d'information non volatile. Les mémoires flash classiques incluent typiquement un circuit de programmation pour programmer une information dans les cellules de mémoire flash de même qu'un circuit d'effacement pour effacer les cellules de mémoire. Cependant, les niveaux de tension requis par ces circuits de programmation et d'effacement diffèrent des niveaux de tension d'alimentation qui sont typiquement disponibles à
partir d'une tension d'alimentation de système d'ordinateur.
Certaines mémoires flash ont besoin de multiples alimentations en tension afin de faire fonctionner les circuits de programmation et d'effacement. Par exemple, une quelconque mémoire flash a besoin d'une tension d'alimentation et d'une tension élevée séparée pour le circuit de programmation. Malheureusement, une telle exigence constituée par deux alimentations en tension augmente typiquement la complexité de la conception du système d'alimentation pour les systèmes d'ordinateur qui utilisent de telles mémoires flash à
alimentation double et augmente le coût global de ces systèmes.
Par ailleurs, les mémoires flash à unique alimentation contiennent classiquement un circuit spécialisé qui génère les niveaux de tension appropriés et les niveaux de courant électrique appropriés requis pour programmer et effacer les cellules de mémoire flash individuelles. Par exemple, ces mémoires flash incluent typiquement un circuit de pompage de charge qui convertit une unique tension d'alimentation électrique selon le niveau de tension approprié requis pour piloter les entrées sur les cellules de mémoire flash pendant la programmation. Les systèmes d'ordinateur plus récents tels que les ordinateurs portables utilisent des circuits intégrés ainsi que d'autres dispositifs qui fonctionnent à l'aide de niveaux de tension d'alimentation relativement faibles par comparaison avec les systèmes antérieurs. Par exemple, les systèmes d'ordinateur du type agenda classiques qui utilisent une tension d'alimentation de 5 V sont maintenant en train d'évoluer en direction d'une tension d'alimentation de 3 V ou de tensions
d'alimentation plus faibles (par exemple de 2 V ou de 1,5 V).
Malheureusement, ces niveaux faibles des tensions d'alimentation électrique imposent une limite pratique sur la valeur du courant de programmation électrique qui peut être généré par le circuit de pompage de charge sur la mémoire flash. Une telle limite portant sur le courant de programmation disponible peut réduire la vitesse globale de ces mémoires flash en limitant le nombre de cellules flash qui
peuvent être programmées simultanément.
Dans la théorie, une mise en oeuvre de plus grande dimension et davantage complexe du circuit de pompage de charge devrait assurer le courant électrique nécessaire qui est requis pour programmer des octets ou des mots entiers de cellules de mémoire flash simultanément. Si le niveau de tension de la tension d'alimentation est davantage réduit, par exemple s'il est abaissé au-dessous de 2 V, le circuit de pompage de charge devient beaucoup plus compliqué et d'une dimension beaucoup plus importante. Ceci a pour effet que ce circuit de pompage de charge de plus grande dimension et davantage complexe consomme des aires importantes d'une puce de circuit intégré. Ces quantités importantes d'espace de puce de circuit intégré dédié au pompage de charge réduisent typiquement la disponibilité pour des cellules de mémoire flash et pour les circuits d'accès associés, ce qui limite par conséquent la capacité de stockage globale d'une telle mémoire flash. Par ailleurs, ces quantités importantes d'espace de puce peuvent nécessiter une augmentation significative de la dimension globale de la puce de circuit
intégré, ce qui augmente les coûts de fabrication.
RÉSUMÉ DE L'INVENTION
Par conséquent, un objet de la présente invention consiste à proposer un dispositif de mémoire flash du type NON-OU (ou NOR) haute densité permettant d'assurer la réduction de la dimension du pompage de charge en minimisant le courant de fonctionnement maximum consommé pendant la programmation ainsi qu'à proposer son
procédé de programmation.
Un autre objet de l'invention consiste à proposer un dispositif de mémoire flash du type NON-OU haute densité qui permette de raccourcir le temps de programmation ainsi qu'à proposer son procédé de programmation. Afin d'atteindre les objets mentionnés ci-avant, selon un aspect de la présente invention, on propose un dispositif de mémoire flash du type NON- OU qui comprend un réseau constitué par une pluralité de cellules de mémoire agencées selon des rangées et des colonnes, un circuit de sélection de rangée pour sélectionner l'une des rangées et un circuit de sélection de colonne pour sélectionner certaines colonnes d'un groupe de colonnes parmi les colonnes. Dans le dispositif de mémoire, un circuit de pompage est prévu, lequel circuit de pompage génère une tension de drain destinée à être appliquée sur les colonnes sélectionnées pendant une opération de programmation. En outre, le dispositif de mémoire prévoit un circuit de commande de période de
programmation, un circuit de sélection et un circuit de pilotage d'écriture.
Le circuit de commande de période de programmation génère des premiers et seconds signaux de période de programmation indiquant une période de programmation de cellules de mémoire assignées au moyen de la rangée sélectionnée et des colonnes sélectionnées. Le circuit de sélection génère des signaux de sélection qui assignent les colonnes sélectionnées de façon respective en réponse aux premiers et seconds signaux de période de programmation et des bits de données destinés à être programmés aux cellules de mémoire assignées. Et le circuit de pilotage d'écriture pilote les colonnes sélectionnées à l'aide de la tension de drain en provenance du circuit de pompage en réponse aux
signaux de sélection.
Selon ce mode de réalisation, le circuit de commande de période de programmation génère les premiers signaux de période de programmation dont chacun correspond aux cellules de mémoire assignées de telle sorte que les cellules de mémoire assignées soient séquentiellement programmées jusqu'à une tension de seuil prédéterminée qui est inférieure à une tension de seuil cible; et le circuit de commande de période de programmation génère le second signal de période de programmation de telle sorte que les cellules de mémoire assignées soient simultanément programmées jusqu'à la tension de
seuil cible à partir de la tension de seuil prédéterminée.
Selon ce mode de réalisation, la première tension de drain présente un niveau différent de celui d'une seconde tension de drain, la première tension de drain étant appliquée sur les colonnes sélectionnées pendant un premier temps lorsque les cellules de mémoire assignées sont programmées jusqu'à la tension de seuil prédéterminée et la seconde tension de drain étant appliquée sur les colonnes sélectionnées pendant un second temps lorsque les cellules de mémoire assignées sont programmées jusqu'à la tension de seuil cible à partir de la tension
de seuil prédéterminée.
Selon ce mode de réalisation, la seconde tension de drain est supérieure à la première tension de drain et un temps de programmation unitaire de chacune des cellules de mémoire sélectionnées est identique
à une somme du premier temps et du second temps.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera décrite au moyen de modes de réalisation présentés à titre d'exemples et qui ne sont pas limités, lesquels sont illustrés sur les dessins annexés sur lesquels des index de référence identiques représentent des éléments similaires, et parmi ces dessins: la figure 1 est un schéma en coupe qui représente une cellule de mémoire flash classique; la figure 2 est un schéma qui représente une relation entre un courant de cellule et un temps de programmation lorsque deux bits de données sont simultanément programmés; la figure 3 est un schéma qui représente une relation entre une tension de seuil d'une cellule de mémoire flash et un temps de programmation pendant une programmation; la figure 4 est un schéma qui représente les variations d'une tension de seuil et d'un courant de cellule en fonction d'un temps de programmation; la figure 5 est un schéma fonctionnel qui représente un dispositif de mémoire flash conformément à un premier mode de réalisation de la présente invention; la figure 6 est un schéma qui représente une relation entre un courant de cellule et un temps de programmation conformément au procédé de programmation du premier mode de réalisation; la figure 7 est un schéma fonctionnel qui représente un dispositif de mémoire flash conformément à un second mode de réalisation de la présente invention; la figure 8 est un schéma fonctionnel qui représente une pompe de charge de la figure 7; la figure 9 est un schéma qui représente les variations d'une tension de seuil d'une cellule de mémoire flash et d'un temps de programmation en fonction d'une variation d'une tension de drain appliquée sur une ligne de bit; la figure 10OA est un schéma qui représente une capacité d'alimentation en courant d'une pompe de charge; la figure 10B est un schéma qui représente une variation de courant en fonction d'une alimentation et du nombre d'étages de pompage de charge; la figure 10 OC est un schéma qui représente une variation de courant conformément en fonction du nombre d'étages de pompage de charge; et la figure 11 est un schéma qui représente une relation entre un courant de cellule et un temps de programmation conformément au
procédé de programmation du second mode de réalisation.
DESCRIPTION DU MODE DE RÉALISATION PRÉFÉRÉ
Ci-après, les modes de réalisation préférés selon la présente invention seront décrits de manière davantage complète par report aux
dessins annexés.
Par report à la figure 1 qui représente un schéma en coupe d'une cellule de mémoire flash, la cellule de mémoire flash comporte une source de type N+ 3 et un drain de type N+ 4 qui sont formés dans un substrat de type P 2, une grille flottante 6 qui est formée au-dessus d'un canal, une couche mince isolante 5 inférieure à 100 A étant interposée entre, et une grille de commande 8 qui est formée au-dessus de la grille
flottante 6, une autre couche isolante 7 étant interposée entre.
La cellule de mémoire flash de la figure 1 est programmée en reliant à la masse le substrat 2 et la région de source 3, en appliquant une tension élevée Vg d'environ +10 V sur la grille de commande 8 et une tension positive Vd d'environ +5 V à +6 V sur le drain 4. Si un temps prédéterminé s'écoule dans cette condition de polarisation, une quantité suffisante de charges négatives est injectée jusqu'à la grille flottante 6 depuis le canal adjacent au drain 4. A cet instant, la grille flottante 6 présente un potentiel négatif (-). Ceci a pour effet d'augmenter une tension de seuil de la cellule de mémoire flash pendant une opération de lecture. Un tel état d'une cellule de mémoire flash est appelé "cellule coupée". Lorsque la tension positive Vd d'environ +5 V à +6 V est appliquée sur le drain 4 de la cellule coupée, aucun courant de cellule jusqu'à la source 3 reliée à la masse 2 depuis le drain 4 ne circule. Un état effacé, c'est-à-dire un état non programmé de la cellule de mémoire flash, est appelé "cellule activée". Lorsque la tension positive Vd d'environ +5 V à +6 V est appliquée sur le drain 4 de la cellule activée, un courant de cellule d'environ 200 pA circule jusqu'à la source 3 depuis
le drain 4 au travers du canal.
Comme il est bien connu de l'homme de l'art, les cellules de mémoire sélectionnées d'un dispositif de mémoire flash tel qu'un dispositif de mémoire flash du type NON-OU sont programmées au moyen de l'unité octet (constituée par 8 bits de données) ou au moyen de l'unité mot (constituée par 16 bits de données). Lorsque tous les bits de données de l'unité octet/mot sont simultanément programmés, le courant maximum de 1,6 mA (200 pA * 8) est requis lors de la programmation au moyen de l'unité octet et le courant maximum de 3,2 mA (200 pA * 16) est requis lors de la programmation au moyen de l'unité mot. Une pompe de charge très importante est requise afin de générer la tension Vd d'environ +5 V à +6 V destinée à être appliquée sur le drain 4 de la cellule de mémoire flash et simultanément pour
appliquer le plus de courant possible (c'est-à-dire 1,6 mA ou 3,2 mA).
Ceci, comme mis en exergue ci-avant, a pour effet qu'une telle pompe de charge consomme des aires importantes d'une puce de circuit intégré. Ces quantités importantes d'espace de puce de circuit intégré dédié à la pompe de charge réduisent typiquement la disponibilité pour des cellules de mémoire flash et des circuits d'accès associés, ce qui limite en conséquence la capacité de stockage globale d'une telle mémoire flash (ceci signifie que la dimension de la puce de circuit intégré est augmentée). En outre, lorsqu'une quantité importante de courant est consommée de façon instantanée, un bruit d'alimentation se produit, ce qui a pour effet que le dispositif de mémoire flash dysfonctionne. Lorsque le niveau de la tension d'alimentation utilisée dans le dispositif de mémoire flash du type NON-OU est abaissé de plus
en plus, un tel problème peut devenir sérieux.
Conformément à un procédé de programmation classique permettant de réduire l'aire dédiée à la pompe de charge, tout d'abord une pluralité de bits de données destinés à être programmés sont divisés selon plusieurs groupes. Puis les bits de données de chacun des plusieurs groupes sont simultanément programmés dans un temps de programmation unitaire Tcycle (qui correspond à un temps requis pour programmer de façon suffisante jusqu'à une tension de seuil cible une cellule de mémoire flash). Par exemple, dans le cas o chaque groupe est constitué par deux bits de données, le courant maximum consommé dans le temps de programmation unitaire Tcycle est réduit d'un facteur 8, c'est-à-dire qu'il devient égal à environ 400 pA par comparaison avec le procédé de programmation décrit ci-avant (un procédé qui est tel que tous les bits de données de l'unité mot sont simultanément programmés). La dimension de la pompe de charge peut être diminuée en proportion du courant maximum ainsi réduit. Ici, si l'on suppose que le courant de crête ou de pic d'une cellule de mémoire flash est représenté par Ipeak, comme représenté sur la figure 2, le courant maximum du temps de programmation unitaire respectif Tcycle correspond à deux fois le courant de pic (2 * Ipeak). Par ailleurs, on peut voir que le temps de programmation total Tpgm devient huit fois plus long que celui du cas du procédé de programmation décrit ci-avant (lorsque Tcycle = 1 ps, Tpgm
= 1 ps* 8= 8 ps).
Dans le cas o le dispositif de mémoire flash du type NON-OU
fonctionne à une tension d'alimentation très faible (par exemple au-
dessous de 2,0 V), le temps qui est requis pour générer un niveau de courant et un niveau de tension destinés à être appliqués sur le drain de la cellule de mémoire flash pendant la programmation peut être plus long. Par ailleurs, afin de réduire le temps de programmation total, la dimension de la pompe de charge peut être augmentée. Dans ce cas, la pompe de charge consomme une aire importante de la puce de circuit intégré lorsque le dispositif de mémoire flash est hautement intégré. Ceci signifie que ces quantités importantes d'espace de puce de circuit intégré qui sont dédiées à la pompe de charge réduisent typiquement la disponibilité pour des cellules de mémoire flash et des circuits d'accès associés, ce qui limite la capacité de stockage globale d'une telle
mémoire flash.
PREMIER MODE DE RÉALISATION
Par report à la figure 3, un schéma qui représente la relation entre des variations du temps de programmation et d'une tension de seuil d'une cellule est représenté. Sur la figure 3, un axe vertical représente une tension de seuil d'une cellule de mémoire flash et un axe horizontal représente son temps de programmation, lequel est représenté à l'échelle logarithmique. On suppose qu'une tension de seuil cible Vth_pgm de la cellule destinée à être programmée est de 8 V et que le temps de programmation unitaire Tcycle requis pour programmer la cellule est de 1 ps. Dans cette condition, on peut voir au vu de la figure 3 que la tension de seuil Vth de la cellule est augmentée jusqu'à environ 7 V (jusqu'à approximativement 85% de 8 V) en 0,5 ps, ce qui
est la moitié du temps de programmation unitaire Tcycle.
Comme représenté sur la figure 4 qui représente des variations de la tension de seuil et du courant de cellule en fonction du temps de programmation, la tension de seuil Vth de la cellule est brutalement augmentée jusqu'à Vthl pendant un premier temps de programmation de 0 à T1 tandis que le courant de cellule qui circule au travers de la cellule programmée est brutalement diminué (consommé) depuis Ipeak jusqu'à It1 pendant le premier temps de programmation. Puis pendant un second temps de programmation de T1 à Tcycle, la tension de seuil Vth de la cellule est augmentée lentement depuis Vthl jusqu'à Vth_pgm et
une quantité moindre de courant de cellule est consommee.
Comme on peut le voir au vu des figures 3 et 4, lorsque la tension de seuil Vth de la cellule de mémoire flash est brutalement augmentée au niveau de la phase initiale du temps de programmation unitaire Tcycle, le courant de cellule qui circule depuis le drain jusqu'à la source via le canal est brutalement diminué. Ici, il est évident pour l'homme de l'art qu'une telle pente représentant le fait que la tension de seuil Vth est augmentée en fonction de la caractéristique de la cellule de mémoire flash peut être soumise à variations. Ceci signifie que le premier temps de programmation de 0 à T1 soit devient court, soit devient long, en
fonction de la caractéristique de la cellule.
Un schéma fonctionnel qui représente le dispositif de mémoire flash du type NON-OU conformément au premier mode de réalisation est
représenté sur la figure 5. Le dispositif de mémoire flash du type NON-
OU 100 comprend un réseau de cellules de mémoire 110 qui est constitué par plusieurs lignes de mot s'étendant selon des rangées, par plusieurs lignes de bit s'étendant selon des colonnes et par plusieurs cellules de mémoire flash (des cellules EEPROM ou de mémoire morte programmable et effaçable électriquement) dont chacune est agencée au niveau d'intersections de lignes de mot et de lignes de bit, bien que ceci ne soit pas représenté sur la figure. L'une des lignes de mot est sélectionnée au moyen d'un circuit de décodeur de rangée 120 en fonction d'une adresse de rangée et les lignes de bit d'une partie des lignes de bit sont sélectionnées au moyen d'un circuit de décodeur de colonne 130 et d'un circuit de porte de passage de colonne 140 en fonction d'une adresse de colonne. Par exemple, dans le cas o des cellules de mémoire sont programmées au moyen de l'unité octet, huit lignes de bit sont sélectionnées par le circuit de décodeur de colonne et par le circuit de porte de passage de colonne 140. Et dans le cas o des cellules de mémoire sont programmées au moyen de l'unité mot, seize lignes de bit sont sélectionnées par le circuit de décodeur de
colonne 130 et par le circuit de porte de passage de colonne 140. C'est-
à-dire que 8/16 cellules de mémoire flash sont sélectionnées, lesquelles sont agencées au niveau d'intersections de la ligne de mot sélectionnée
et des lignes de bit sélectionnées, de façon respective.
Dans le dispositif de mémoire flash 100, un circuit de commande de période de programmation 150, un circuit de tampon d'entrée de données 160, un circuit de sélection 170, un circuit de pompage 180 et un circuit de pilotage d'écriture 190 sont en outre prévus. Des bits de données de "0" ou de "1" destinés à être programmés sont stockés temporairement dans le circuit de tampon d'entrée de données 160 conformément à l'unité octet/mot. Le circuit de commande de période de programmation 150 génère des signaux de période de programmation PGM_BLi d'une forme impulsionnelle lorsqu'une opération de
programmation pour les cellules de mémoire sélectionnées est réalisée.
Selon ce mode de réalisation, le circuit de commande de période de
programmation 150 comprend par exemple un compteur.
En continu, le circuit de sélection 170 reçoit les signaux de période de programmation PGMBLi (i = 0 à 17) et les bits de données Dini (i = 0 à 15) puis il produit des signaux de sélection de ligne de données DLSELi (i = 0 à 15), lesquels signaux correspondent aux lignes de bit sélectionnées, de façon respective. Par exemple, lorsque le premier signal de période de programmation PGM_BL0 est activé et que le premier bit de données Din_0 doit être programmé (par exemple à la valeur logique de "0"), le premier signal de sélection de ligne de données DLSEL0 est activé. Par ailleurs, lorsque le premier signal de période de programmation PGM_BL0 est activé et que le premier bit de données Din _0 doit être inhibé par programmation (par exemple à la valeur logique de "1"), le premier signal de sélection de ligne de données DLSEL0 est inactive. Les autres signaux de sélection de ligne de données DLSEL1 à DLSEL15 sont activés ou inactives conformément à
la manière décrite ci-avant.
Le circuit de pompage 180 applique sur le circuit de pilotage d'écriture 190 une tension de drain Vd et un courant destinés à être transférés sur la ligne de bit sélectionnée ou les lignes de bit sélectionnées. Le circuit de pilotage d'écriture 190 applique sur les lignes de bit sélectionnées la tension de drain Vd et le courant en provenance du circuit de pompage 180 en réponse aux signaux de sélection de ligne de données DLSELi. Un exemple du circuit de pompage est décrit dans le brevet des États-Unis numéro 5 642 309 intitulé "Auto-program circuit
in a nonvolatile semiconductor memory device".
En supposant que les cellules du dispositif de mémoire flash du type NONOU décrit ci-avant 100 sont programmées au moyen de l'unité mot, I'opération de programmation de la présente invention sera davantage pleinement décrite ci-après. Cependant, il est évident que le procédé de programmation de la présente invention peut être appliqué à un dispositif de mémoire flash qui est programmé en fonction de l'unité octet. Le dispositif de mémoire flash du type NON-OU 100 supporte un mode de fonctionnement du type lecture pendant l'écriture (RWW) selon lequel une opération de programmation et une opération de lecture sont réalisées simultanément. Le dispositif de mémoire du mode de fonctionnement RWW est décrit dans le brevet des États-Unis numéro 5 867 430 intitulé "Bank architecture for a non-volatile memory enabling
simultaneous reading and writing".
La figure 6 est un schéma qui représente la relation entre un courant de cellule et le temps de programmation conformément au procédé de programmation du premier mode de réalisation de la
présente invention. Avant de procéder à la description du procédé de
programmation de la présente invention, le premier temps de programmation T1 est défini en tant que temps pendant lequel la tension de seuil Vth de la cellule de mémoire flash atteint une tension de seuil (par exemple de 6 V à 7 V) Vthl au-dessous de la tension de seuil cible Vth_pgm et un second temps de programmation T2 est défini en tant que temps de programmation unitaire moins le premier temps de programmation (Tcycle-T1) (Tcycle est un temps requis pour programmer la cellule de mémoire flash de façon suffisante jusqu'à la
tension de seuil cible Vthpgm).
Lorsque l'opération de programmation démarre, I'une des lignes de mot du réseau de cellules de mémoire 110 est sélectionnée au moyen du circuit de décodeur de rangée 120 et 16 lignes de bit (de l'unité mot) sont sélectionnées par le circuit de décodeur de colonne 130 et le circuit de porte de passage de colonne 140. En tant que résultat de l'opération décrite ci-avant, 16 cellules de mémoire flash sont sélectionnées, lesquelles cellules de mémoire flash sont agencées au niveau d'intersections de la ligne de mot sélectionnée et des lignes de bit sélectionnées, de façon respective. Bien que ceci ne soit pas représenté sur la figure, une tension élevée d'environ 10 V qui par exemple est pompée à partir d'un circuit de génération de tension de ligne de mot bien connu peut être appliquée sur la ligne de mot sélectionnée à laquelle des grilles de commande des cellules sélectionnées sont
couplées de façon classique.
Puis lorsqu'un premier signal de période de programmation PGMBL0 en provenance du circuit de commande de période de programmation 150 réalise une transition depuis le niveau bas jusqu'au niveau haut, le circuit de sélection 170 reçoit le premier signal de période de programmation PGM_BL0 et un premier bit de données Din_0 (par exemple de valeur logique "0") puis active un premier signal de sélection de ligne de données DLSEL0 en réponse à cela. Le premier bit de données Din_0 est l'un des bits de données Din_0 à Din_15 qui sont stockés dans le circuit de tampon d'entrée de données 160 et qui doivent être programmés. Ceci a pour effet que la tension de drain Vd et le courant de drain en provenance du circuit de pompage 180 sont appliqués sur une première ligne de bit qui correspond au premier bit de données Din_0 par l'intermédiaire du circuit de pilotage d'écriture 190 et du circuit de porte de passage de colonne 140. En tant que résultat, une première cellule de mémoire flash commence à être programmée. A cet instant, comme mis en exergue ci-avant, le courant de cellule qui circule via la cellule de mémoire flash sélectionnée correspond au courant maximum lpeak d'environ 200 pA et la première cellule de mémoire flash est programmée jusqu'à Vthl au-dessous de la tension de seuil cible
Vthpgm pendant le premier temps de programmation T1.
Comme représenté sur la figure 6, après que le signal PGM_BL0 est activé et que le premier temps de programmation T1 s'est écoulé, le premier signal de période de programmation PGM_BL0 réalise une
transition depuis le niveau haut jusqu'au niveau bas (il est inactive).
Dans le même temps, le circuit de commande de période de programmation 150 active un second signal de période de programmation PGM_BL1 qui indique une opération de programmation d'un second bit de données Din _1 des bits de données Din _0 à Din 15 qui doivent être programmés. La tension de drain Vd et le courant en provenance du circuit de pompage 180 sont appliqués sur une seconde ligne de bit correspondant au second bit de données Din_l par l'intermédiaire du circuit de pilotage d'écriture 190 et du circuit de porte de passage de colonne 140. En tant que résultat, une seconde cellule de mémoire flash commence à être programmée. A cetinstant, le courant de cellule qui circule via la cellule de mémoire flash sélectionnée correspond au courant maximum Ipeak d'environ 200 pA et la seconde cellule de mémoire flash est programmée jusqu'à la tension de seuil
Vthl pendant le premier temps de programmation T1.
Les cellules de mémoire flash sélectionnées correspondant à d'autres bits de données (par exemple Din_2 à Din_15) sont programmées séquentiellement jusqu'à la tension de seuil Vthl de la même manière que dans le cas de l'opération de programmation décrite ci-avant. Après qu'elles sont programmées séquentiellement jusqu'à la tension de seuil Vthl, les cellules de mémoire sélectionnées peuvent être programmées simultanément conformément à la capacité du circuit de pompage 180. Ou, après division des cellules de mémoire sélectionnées selon deux groupes ou plus, les groupes de cellules de mémoire peuvent être programmés conformément à la capacité du circuit de pompage 180, de façon respective. Selon ce mode de réalisation, en supposant que la capacité en termes de courant du circuit de pompage 180 est égale à Ipeak (200 pA), le nombre N de bits de données destinés à être programmés simultanément est déterminé par la capacité en termes de courant du circuit de pompage 180 et par le courant de cellule It1 qui est consommé par la cellule de mémoire flash au niveau de la phase initiale du second temps de programmation T2. Si N = 8, les 16 cellules de mémoire sélectionnées sont divisées selon deux
groupes puis les groupes respectifs sont programmés comme suit.
Comme représenté sur la figure 6, lorsqu'un signal de période de programmation PGM_BL16 est activé au niveau haut, des signaux de sélection de ligne de données DLSEL0 à DLSEL7 dont chacun correspond à un groupe de bits de données respectif sont simultanément activés au niveau haut au moyen du circuit de sélection 170. Ceci a pour effet que la tension de drain Vd et le courant en provenance du circuit de pompage 180 sont appliqués sur les lignes de bit dont chacune correspond aux signaux activés DLSEL0 à DLSEL7. En tant que résultat, les cellules de mémoire qui sont couplées de façon respective aux lignes de bit pilotées sont simultanément programmées jusqu'à la tension de seuil cible Vth_pgm à partir de la tension de seuil Vthl pendant le second temps de programmation T2 (Tcycle-T1). Les cellules de mémoire flash correspondant aux bits de données d'autres bits de
groupe seront programmées de la même manière que décrit ci-avant.
L'opération de programmation pour les cellules de mémoire
sélectionnées est terminée de la manière décrite ci-avant.
Conformément au procédé de programmation du premier mode de réalisation, un temps de programmation total Tpgm est comme suit: Tpgm = T1 x N + (Tcycle - T1) x r Ici, le symbole N représente le nombre de bits de données à programmer (N = 8 dans le cas de l'unité octet, N = 16 dans le cas de I'unité mot), le symbole r représente le nombre de groupes de cellules de mémoire flash qui est déterminé en fonction du courant It1 et du courant maximum Ipeak. Par exemple, lorsque Tcycle = 1 ps, T1 = 0,5 ps et r = 2, le temps de programmation total Tpgm de l'unité mot est de 9 ps (0,5
ps * 16 + 0,5 ps * 2).
On peut voir au vu de l'algorithme de programmation décrit ci-
avant que le courant maximum consommé pendant l'opération de programmation du premier mode de réalisation correspond au courant de pic ou Ipeak qui est consommé par une cellule de mémoire flash. La dimension du circuit de pompage 180 destiné à être conçu conformément au procédé de programmation du premier mode de réalisation est divisée par deux par comparaison avec le procédé de programmation classique du fait que deux bits de données sont programmés en même temps. Par conséquent, selon le premier mode de réalisation de l'invention, bien que le degré d'intégration du dispositif de mémoire flash du type NON-OU soit augmenté et que le niveau de la tension d'alimentation qui est utilisée dans le dispositif de mémoire soit abaissé (par exemple en dessous de 2,0 V), une quantité suffisante de courant requis pour la programmation peut être appliquée sans une augmentation de la dimension de la puce du circuit intégré du fait du
circuit de pompage 180.
SECOND MODE DE RÉALISATION
Un schéma fonctionnel qui représente le dispositif de mémoire flash du type NON-OU selon le second mode de réalisation de la présente invention est représenté sur la figure 7. Sur la figure 7, les éléments constitutifs qui sont identiques à ceux représentés sur la figure sont étiquetés à l'aide des mêmes index de référence et leur
description est par conséquent omise. Le second mode de réalisation
diffère du premier mode de réalisation en ce sens que la tension de drain qui est appliquée sur une ligne de bit pendant le premier temps de programmation T1 requis pour programmer une cellule de mémoire flash jusqu'à la tension de seuil Vthl au-dessous de la tension de seuil cible Vth_pgm est différente de la tension de drain qui est appliquée sur une ligne de bit pendant le second temps de programmation T2 requis pour programmer la cellule de mémoire flash jusqu'à la tension de seuil cible
Vth_pgm à partir de la tension Vthl.
Par report à la figure 7, le circuit de pompage 180' conformément au second mode de réalisation de la présente invention applique sur le circuit de pilotage d'écriture 190 la tension de drain Vd destinée à être transférée sur une ligne de bit en réponse à des signaux de commande Svdl et Svd2. En particulier, une tension de drain Vd qui est appliquée sur le circuit de pilotage d'écriture 190 depuis le circuit de pompage 180' lorsque le signal de commande Svdl est activé est inférieure à une tension de drain Vd qui est appliquée sur le circuit de pilotage d'écriture depuis le circuit de pompage 180' lorsque le signal de commande
Svd2 est activé. Ceci sera décrit de manière davantage complète ci-
après. Le circuit de pompage 180' comprend une pompe de charge 181, un régulateur 182, des premier et second détecteurs 183 et 184 ainsi
qu'un oscillateur 185, comme représenté sur la figure 8.
La pompe de charge 182 réalise son opération de pompage en réponse à un signal d'oscillation OSC en provenance de l'oscillateur 185, d'o ainsi la production d'une tension Vout destinée à être appliquée sur un drain d'une cellule de mémoire flash. L'oscillateur 185 fonctionne en réponse à un signal de validation d'oscillation OSCE. La pompe de charge 181 est constituée par des étages de pompage connectés en série, ce qui est décrit dans le brevet des États-Unis numéro 5 280 420 intitulé "Charge pump which operates on a low voltage power supply". Le régulateur 182 a pour but d'établir la tension instable Vout générée depuis la pompe de charge 182, et une tension de sortie en provenance du régulateur 182, c'est-à-dire une tension de drain Vd, est appliquée sur le circuit de pilotage d'écriture 190. Puis lorsque le signal de commande Svdl est activé, le premier détecteur 183 détecte si oui ou non la tension de sortie Vd en provenance du régulateur 182 est supérieure à une tension prédéterminée Vdl de par exemple 4,5 V. Si Vd > Vdl, l'oscillateur 185 est inactivé par le premier détecteur 183 de telle sorte que l'opération de pompage de la pompe de charge 182 est arrêtée. De façon similaire, lorsque le signal de commande Svd2 est activé, le second détecteur 184 détecte si oui ou non la tension de sortie Vd du régulateur 182 est supérieure à une tension prédéterminée Vd2 de par exemple 5,5 V. Si Vd > Vd2, l'oscillateur 185 est inactivé par le second détecteur 184 de telle sorte que l'opération de pompage de la pompe de
charge 182 est arrêtée.
Par report à la figure 9 qui représente la variation de la tension de seuil et du temps de programmation en fonction d'une variation de la tension Vd appliquée sur une ligne de bit, un premier temps de programmation TI' requis pour programmer une cellule de mémoire flash jusqu'à une tension de seuil Vthl lorsque Vd = Vd2 (par exemple ,5 V) est plus court qu'un temps de programmation T1 lorsque Vd = Vdl (par exemple 4,5 V) (correspondant au premier temps de programmation du premier mode de réalisation). Comme on peut le voir au vu de ce résultat, un temps de programmation total Tpgm peut être raccourci en augmentant la tension Vd destinée à être appliquée sur le drain d'une cellule de mémoire flash. Comme représenté sur la figure 9, le courant de cellule qui circule via une cellule de mémoire flash lorsque
Vd = Vd2 correspond également au courant de pic Ipeak.
Comme représenté sur la figure 10A qui représente la capacité d'alimentation en courant de la pompe de charge, lorsque la tension Vout qui est émise en sortie depuis la pompe de charge 181 est augmentée, un courant lout qui est émis en sortie depuis la pompe 181 est diminué. Par exemple, dans le cas o une tension d'alimentation est de 2 V et o la pompe de charge 181 est constituée par huit étages de pompage, lorsque la tension de sortie Vout de la pompe de charge 181 est d'environ 4,5 V, le courant de sortie lout est d'environ 200 pA (se reporter au point A). Par ailleurs, lorsque la tension de sortie Vout est augmentée jusqu'à 5,5 V, le courant de sortie lout est diminué jusqu'à
environ 150 pA (se reporter au point B).
Comme décrit ci-avant, puisque le courant de cellule qui circule via la cellule de mémoire flash lorsque Vd = Vd2 correspond au courant de crête Ipeak, le nombre d'étages de pompage constituant la pompe de charge 181 selon le second mode de réalisation doit être augmenté par comparaison avec celui selon le premier mode de réalisation. Par exemple, afin d'obtenir la tension Vout d'environ 5,5 V et le courant d'environ 200 pA, comme on peut le voir au vu des figures 10OB et 10C, la pompe de charge 181 peut être constituée de dix étages de pompage connectés en série. Dans ce cas, la pompe de charge 181 qui est constituée par dix étages de pompage peut appliquer le courant lout d'environ 240 pA lorsque Vd = Vdl. Ceci signifie que le nombre de bits de données destinés à être programmés simultanément pendant le
second temps de programmation T2 (de T1 à Tcycle) devient plus grand.
Par ailleurs, la dimension de la pompe de charge 181 conformément au second mode de réalisation de la présente invention est quelque peu augmentée par comparaison avec celle conformément au premier mode de réalisation de la présente invention (la dimension augmentée de la
pompe 181 correspond à deux étages de pompage additionnés).
La figure 11 est un schéma qui représente la relation entre le courant de cellule et le temps de programmation conformément au second mode de réalisation de la présente invention. Le procédé de programmation selon le second mode de réalisation sera davantage
pleinement décrit ci-après par report aux dessins annexés.
Lorsque l'opération de programmation démarre, I'une des lignes de mot du réseau de cellules de mémoire 110 est sélectionnée par le circuit de décodeur de rangée 120 et 16 lignes de bit (l'unité mot) sont sélectionnées par le circuit de décodeur de colonne 130 et par le circuit de porte de passage de colonne 140. En tant que résultat de l'opération décrite ci-avant, 16 cellules de mémoire flash sont sélectionnées, lesquelles sont agencées au niveau d'intersections de la ligne de mot
sélectionnée et des lignes de bit sélectionnées, de façon respective.
Bien que ceci ne soit pas représenté sur la figure, une tension élevée d'environ 10 V qui par exemple est pompée à partir d'un circuit de génération de tension de ligne de mot bien connu peut être appliquée sur la ligne de mot sélectionnée sur laquelle des grilles de commande
des cellules sélectionnées sont couplées de façon commune.
Puis lorsqu'un premier signal de période de programmation PGM_BL0 en provenance du circuit de commande de période de programmation 150 réalise une transition depuis le niveau bas jusqu'au niveau haut, le circuit de sélection 170 reçoit le premier signal de période de programmation PGM_BL0 et un premier bit de données Din_0 (par exemple d'une valeur logique de "0") puis il active un premier signal de sélection de ligne de données DLSEL0 en réponse. Le premier bit de données Din_0 est l'un des bits de données Din_0 à Din_15 qui sont stockés dans le circuit de tampon d'entrée de données 160 et qui doivent être programmés. Et le circuit de pompage 180' génère une tension de drain Vd en réponse au signal de commande Svd2. Ceci provoque l'application de la tension de drain Vd (= Vd2) et du courant lout en provenance du circuit de pompage 180' sur une première ligne de bit correspondant au premier bit de données Din_0 par l'intermédiaire du circuit de pilotage d'écriture 190 et du circuit de porte de passage de colonne 140. En tant que résultat, une première cellule de mémoire flash commence à être programmée. A cet instant, le courant de cellule qui circule via la cellule de mémoire flash sélectionnée correspond au courant maximum Ipeak d'environ 200 pA et la première cellule de mémoire flash est programmée jusqu'à Vthl au-dessous de la tension
de seuil cible Vth_pgm pendant le premier temps de programmation TIl'.
Comme mis en exergue ci-avant, le temps TIl' est plus court que le temps T1. En continu, comme représenté sur la figure 11, après que le signal PGM_BL0 est activé et que le premier temps de programmation TI' s'est écoulé, le premier signal de période de programmation PGM_BL0 réalise une transition depuis le niveau haut jusqu'au niveau bas. Dans le même temps, le circuit de commande de période de programmation 150 active un second signal de période de programmation PGM_BL1 qui indique une opération de programmation pour un second bit de données Din_1 des bits de données Din_0 à Din_15. Ceci a pour effet que la tension de drain Vd (= Vd2) et le courant lout en provenance du circuit de pompage 180 sont appliqués sur une seconde ligne de bit correspondant au second bit de données Din_l par l'intermédiaire du circuit de pilotage d'écriture 190 et du circuit de porte de passage de colonne 140. En tant que résultat, une seconde cellule de mémoire flash commence à être programmée. A cet instant, le courant de cellule qui circule via la cellule de mémoire flash correspond au courant maximum Ipeak d'environ 200 pA et la seconde cellule de mémoire flash est programmée jusqu'à Vthl au-dessous de la tension
de seuil cible Vth_pgm pendant le premier temps de programmation Ti'.
Ensuite, des cellules de mémoire flash correspondant à d'autres bits de données Din_2 à Din_15 sont programmées jusqu'à la tension de seuil Vthl en séquence de la même manière que décrit ci-avant. Après qu'elles sont programmées séquentiellement jusqu'à la tension de seuil Vthl, les cellules de mémoire sélectionnées peuvent être programmées
simultanément conformément à la capacité du circuit de pompage 180'.
Ou, après division des cellules de mémoire sélectionnées selon des groupes, chaque groupe de cellules de mémoire peut être programmé conformément à la capacité du circuit de pompage 180'. En supposant que la capacité en termes de courant du circuit de pompage 180' est le courant de crête Ipeak d'environ 240 pA, le nombre N de bits de données destinés à être programmés simultanément est déterminé par la capacité en termes de courant du circuit de pompage 180' et par le courant de cellule It1 qui est consommé par la cellule de mémoire flash au niveau de la phase initiale du second temps de programmation T2 (Ipeak > It1 * N). Si N = 16, les 16 cellules de mémoire sélectionnées sont simultanément programmées. Par ailleurs, si N = 8, les 16 cellules de mémoire sélectionnées sont divisées selon deux groupes puis les
groupes respectifs sont programmés comme suit.
Comme représenté sur la figure 11, lorsqu'un signal de période de programmation PGM_BL16 est activé au niveau haut, les signaux de sélection de ligne de données DLSEL0 à DLSEL7 dont chacun correspond à un groupe de bits de données respectif sont simultanément activés au niveau haut au moyen du circuit de sélection 170. Et le circuit de pompage 180' génère la tension de drain Vd en réponse au signal de commande Svdl. Ceci a pour effet que la tension de drain Vd (= Vdl) (elle est inférieure du point de vue du niveau à la tension Vd2 qui est utilisée dans le premier temps de programmation TI') et le courant lout (il est supérieur à celui utilisé dans le premier temps de programmation TIl') en provenance du circuit de pompage 180' sont appliqués sur les lignes de bit dont chacune correspond aux signaux activés DLSEL0 à DLSEL7. En tant que résultat, les cellules de mémoire qui sont couplées de façon respective aux lignes de bit pilotées sont simultanément programmées jusqu'à la tension de seuil cible Vth_pgm à partir de la tension de seuil Vthl pendant le second temps de programmation T2 (Tcycle moins T1). Les cellules de mémoire flash correspondant aux bits de données d'un autre groupe seront programmées de la même manière
que décrit ci-avant.
L'opération de programmation pour les cellules de mémoire
sélectionnées est terminée de la manière décrite ci-avant.
Conformément au procédé de programmation du premier mode de réalisation, un temps de programmation total Tpgm est comme suit: Tpgm = TIl'x N + (Tcycle - T1) x r Ici, le symbole N représente le nombre de bits de données à programmer (N = 8 dans le cas de l'unité octet, N = 16 dans le cas de l'unité mot), le symbole r représente le nombre de groupes de cellules de mémoire flash qui est déterminé en fonction du courant It1 et du courant maximum Ipeak. Par exemple, lorsque Tcycle = 1 ps, T1 = 0,5 ps, TIl' = 0,3 ps et r = 2, le temps de programmation total Tpgm de l'unité mot est d'environ 5,8 ps (0,3 ps * 16 + 0,5 ps * 2). En tant que résultat, le temps de programmation total Tpgm du second mode de réalisation est raccourci de {(T1-T1') * 16 + Tcycle * (r-r')} par comparaison avec celui du premier mode de réalisation, le symbole r' représentant le nombre de groupes de cellules de mémoire flash destinés à être programmés
simultanément conformément au second mode de réalisation.
On peut voir au vu de l'algorithme de programmation décrit ci-
avant que le courant maximum qui est consommé pendant l'opération de programmation du premier mode de réalisation correspond au courant de crête ou de pic Ipeak qui est consommé par une cellule de mémoire flash. La dimension du circuit 180' à concevoir conformément au procédé de programmation du second mode de réalisation est considérablement réduite par comparaison avec le procédé de programmation classique qui programme deux bits de données en même temps. En tant que résultat, bien que le degré d'intégration du dispositif de mémoire flash du type NON-OU soit augmenté et que la tension d'alimentation utilisée dans le dispositif de mémoire soit abaissée, une quantité suffisante de courant requise pour programmer peut être appliquée sans une augmentation de la dimension de la puce de circuit intégré du fait du circuit de pompage 180'. En outre, comme mentionné ci-avant, le temps de programmation total conformément au procédé de programmation du second mode de réalisation peut être raccourci de façon considérable par comparaison avec le procédé
classique.
Comme mis en exergue ci-avant, puisque le dispositif de mémoire flash du type NON-OU présente le mode de fonctionnement RWW, l'opération de programmation pour un groupe est réalisée et l'opération de lecture pour un autre groupe est réalisée. Il est évident pour l'homme de l'art que du bruit d'alimentation est généré lorsque la tension élevée Vd et le courant de drain sont générés à partir du circuit de pompage. Le bruit d'alimentation généré pendant la programmation affecte l'opération de lecture qui est réalisée dans l'autre groupe. Par conséquent, il est souhaitable que la valeur maximum du courant de drain générant le bruit d'alimentation soit moindre. Par conséquent, le courant maximum générant le bruit d'alimentation peut être minimisé en utilisant les procédés de programmation conformément aux premier et
second modes de réalisation.
L'invention a été décrite en utilisant des modes de réalisation préférés présentés à titre d'exemples. Cependant, il doit être bien entendu que le cadre de l'invention n'est pas limité aux modes de réalisation décrits. A l'opposé, I'invention est destinée à couvrir diverses modifications et agencements similaires. Par conséquent, le cadre des
revendications doit être compris conformément à l'interprétation la plus
large de manière à englober toutes ces modifications et tous ces
agencements similaires.
Claims (18)
1. Procédé de programmation pour une utilisation dans un dispositif de mémoire flash qui comprend un réseau (110) d'une pluralité de cellules de mémoire agencées selon des rangées et des colonnes, le procédé de programmation étant caractérisé en ce qu'il comprend: une première étape consistant à sélectionner au moins deux des cellules de mémoire; et une seconde étape consistant à programmer séquentiellement les cellules de mémoire sélectionnées jusqu'à une tension de seuil prédéterminée pendant un premier temps (T1), la tension de seuil
prédéterminée étant inférieure à une tension de seuil cible.
2. Procédé de programmation selon la revendication 1, caractérisé en ce que le dispositif de mémoire flash est un dispositif de
mémoire flash du type NON-OU.
3. Procédé de programmation selon la revendication 1, caractérisé en ce qu'il comprend en outre une troisième étape consistant à programmer simultanément les cellules de mémoire sélectionnées depuis la tension de seuil prédéterminée jusqu'à la tension de seuil cible pendant un second temps (T2) après la programmation séquentielle des cellules de mémoire sélectionnées jusqu'à la tension de seuil
prédéterminée.
4. Procédé de programmation selon la revendication 2, caractérisé en ce que les colonnes dont chacune correspond aux cellules de mémoire sélectionnées reçoivent en application une tension de drain d'un niveau différent au niveau de la seconde étape et au
niveau de la troisième étape.
5. Procédé de programmation selon la revendication 4, caractérisé en ce que la tension de drain appliquée respectivement sur les colonnes correspondant aux cellules de mémoire sélectionnées au niveau de la seconde étape est supérieure à celle au niveau de la
troisième étape.
6. Procédé de programmation selon la revendication 4, caractérisé en ce que la tension de drain appliquée respectivement sur les colonnes correspondant aux cellules de mémoire sélectionnées au niveau de la seconde étape est identique à celle au niveau de la troisième étape.
7. Procédé de programmation selon la revendication 1, caractérisé en ce qu'il comprend en outre: une troisième étape consistant à diviser selon au moins deux groupes les cellules de mémoire sélectionnées qui présentent la tension de seuil prédéterminée, de façon respective; et une quatrième étape consistant à programmer séquentiellement les groupes des cellules de mémoire sélectionnées pendant un second temps (T2), o les cellules de mémoire sélectionnées de chaque groupe
sont programmées simultanément.
8. Procédé de programmation selon la revendication 7, caractérisé en ce que les colonnes dont chacune correspond aux cellules de mémoire sélectionnées reçoivent en application une tension de drain d'un niveau différent au niveau de la seconde étape et au
niveau de la troisième étape.
9. Procédé de programmation selon la revendication 8, caractérisé en ce que la tension de drain appliquée respectivement sur les colonnes correspondant aux cellules de mémoire sélectionnées au niveau de la seconde étape est supérieure à celle au niveau de la
quatrième étape.
10. Procédé de programmation selon la revendication 9, caractérisé en ce que la tension de drain appliquée respectivement sur les colonnes correspondant aux cellules de mémoire sélectionnées au niveau de la seconde étape est identique à celle au niveau de la
quatrième étape.
11. Procédé de programmation selon la revendication 3 ou 7, caractérisé en ce qu'un temps de programmation unitaire de chaque cellule de mémoire est identique à une somme du premier temps (T1) et
du second temps (T2).
12. Dispositif de mémoire flash du type NON-OU caractérisé en ce qu'il comprend: un réseau (110) d'une pluralité de cellules de mémoire agencées selon des rangées et des colonnes; un circuit de sélection de rangée (120) pour sélectionner l'une des rangées; un circuit de sélection de colonne (130) pour sélectionner certaines colonnes d'un groupe de colonnes parmi les colonnes; un circuit de pompage (180) pour générer une tension de drain destinée à être appliquée sur les colonnes sélectionnées pendant une opération de programmation; un circuit de commande de période de programmation (150) pour générer des premier et second signaux de période de programmation indiquant une période de programmation de cellules de mémoire assignées au moyen de la rangée sélectionnée et des colonnes sélectionnées; un circuit de sélection (170) pour générer des signaux de sélection assignant les colonnes sélectionnées de façon respective en réponse aux premier et second signaux de période de programmation et des bits de données destinés à être programmés aux cellules de mémoire assignées; et un circuit de pilotage d'écriture (190) pour piloter les colonnes sélectionnées avec la tension de drain en provenance du circuit de pompage (180) en réponse aux signaux de sélection, o le circuit de commande de période de programmation (150) génère les premiers signaux de période de programmation dont chacun correspond aux cellules de mémoire assignées de telle sorte que les cellules de mémoire assignées soient programmées séquentiellement jusqu'à une tension de seuil prédéterminée qui est inférieure à une tension de seuil cible; et o le circuit de commande de période de programmation (150) génère le second signal de période de programmation de telle sorte que les cellules de mémoire assignées soient programmées simultanément jusqu'à la tension de seuil cible à
partir de la tension de seuil prédéterminée.
13. Dispositif de mémoire flash du type NON-OU selon la revendication 12, caractérisé en ce qu'une première tension de drain présente un niveau différent d'une seconde tension de drain, la première tension de drain étant appliquée sur les colonnes sélectionnées pendant un premier temps (T1) lorsque les cellules de mémoire assignées sont programmées jusqu'à la tension de seuil prédéterminée et la seconde tension de drain étant appliquée sur les colonnes sélectionnées pendant un second temps (T2) lorsque les cellules de mémoire assignées sont programmées jusqu'à la tension de seuil cible à partir de la tension de
seuil prédéterminée.
14. Dispositif de mémoire flash du type NON-OU selon la revendication 13, caractérisé en ce que la seconde tension de drain est
supérieure à la première tension de drain.
15. Dispositif de mémoire flash du type NON-OU selon la revendication 13, caractérisé en ce qu'un temps de programmation unitaire (Tcycle) de chacune des cellules de mémoire sélectionnées est
identique à une somme du premier temps (T1) et du second temps (T2).
16. Dispositif de mémoire flash du type NON-OU caractérisé en ce qu'il comprend: un réseau (110) d'une pluralité de cellules de mémoire agencées selon des rangées et des colonnes; un circuit de sélection de rangée (120) pour sélectionner l'une des rangées; un circuit de sélection de colonne (130) pour sélectionner certaines colonnes d'un groupe de colonnes parmi les colonnes; un circuit de pompage (180') pour générer une tension de drain destinée à être appliquée sur les colonnes sélectionnées pendant une opération de programmation; un circuit de commande de période de programmation (150) pour générer des premier et second signaux de période de programmation indiquant une période de programmation de cellules de mémoire assignées au moyen de la rangée sélectionnée et des colonnes sélectionnées; un circuit de sélection (170) pour générer des signaux de sélection assignant les colonnes sélectionnées de façon respective en réponse aux premier et second signaux de période de programmation et des bits de données destinés à être programmés aux cellules de mémoire assignées; et un circuit de pilotage d'écriture (190) pour piloter les colonnes sélectionnées à l'aide de la tension de drain en provenance du circuit de pompage (180') en réponse aux signaux sélectionnés, o le circuit de commande de période de programmation (150) génère les premiers signaux de période de programmation dont chacun correspond aux cellules de mémoire assignées de telle sorte que les cellules de mémoire assignées soient programmées séquentiellement jusqu'à une tension de seuil prédéterminée qui est inférieure à une tension de seuil cible; et o le circuit de commande de période de programmation (150) génère les seconds signaux de période de programmation de telle sorte que plusieurs groupes des cellules de mémoire assignées dont chacun présente la tension de seuil prédéterminée soient programmés séquentiellement, les cellules de mémoire assignées de chaque groupe étant programmées simultanément.
17. Dispositif de mémoire flash du type NON-OU selon la revendication 16, caractérisé en ce qu'une première tension de drain présente un niveau différent d'une seconde tension de drain, la première tension de drain est appliquée sur les colonnes sélectionnées pendant un premier temps (T1) lorsque les cellules de mémoire assignées sont programmées jusqu'à la tension de seuil prédéterminée, la seconde tension de drain est appliquée sur les colonnes sélectionnées pendant un second temps (T2) lorsque les cellules de mémoire assignées sont programmées jusqu'à la tension de seuil cible à partir de la tension de seuil prédéterminée et un temps de programmation unitaire (Tcycle) de chaque cellule de mémoire assignée est identique à une somme du premier temps (T1l) et du second temps (T2).
18. Dispositif de mémoire flash du type NON-OU selon la revendication 17, caractérisé en ce que la seconde tension de drain est supérieure à la première tension de drain.
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