KR0170296B1 - 비휘발성 메모리소자 - Google Patents

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Abstract

본 발명은 비휘발성 메모리소자에 관한 것으로 소오스 영역과 드레인 영역을 서로 이웃하는 셀들과 공유하면서 직렬로 연결된 n개의 메모리 셀 트랜지스터들; 메모리 셀 트랜드지스터들의 일단에 메모리 셀트랜지스터들과 직렬로 연결된 스트링 선택 트랜지스터; 및 메모리 셀 트랜지스터들의 타단에 메모리 셀 트랜지스터들과 직렬로 연결된 접지 선택 트랜지스터를 구비하는 복수개의 스트링과, 복수개의 스트링과 평행하게 형성된 비트라인과, 비트라인과 수직하게 형성되며, 서로 다른 스트링을 구성하고 있는 메모리 셀 트랜지스터들의 콘트롤 게이트를 연결하는 워드라인을 구비하는 비휘발성 메모리소자에 있어서, 워드라인과 평행하게 형성된 프로그램 금지라인과, 프로그램 금지라인과 각 메모리 셀 트랜지스터의 소오스/ 드레인 사이에 형성된 캐패시터를 더 구비하는 것을 특징으로 한다. 따라서, 프로그램시 통과 전압을 최소화하여 통과전압 스트레스를 완화시키고, 프로그램 금지전압에 의해 비선택된 셀 트랜지스터들이 하나로 부스팅되어 프로그램 전압 스트레스를 감소시킴으로써 소자의 성능 및 신뢰성의 향상이 가능하다.

Description

비휘발성 메모리소자
제1도는 종래 기술에 따른 EEPROM (Electrically Erasable Programmable Read Only Memory) 셀의 등가회로도이다.
제2도는 상기 제1도의 EEPROM의 구동을 위한 바이어스 조건을 나타낸 테이블이다.
제3도는 프로그램 시 비선택된 셀의 통과전압(Vpass)과 문턱전압(Vth) 간의 관계를 나타낸 그래프이다.
제4도는 본 발명의 일 기술에 따른 EEPROM 셀의 등가회로도이다.
제5도는 상기 제4도의 EEPROM의 구동을 위한 바이어스 조건을 나타낸 테이블이다.
제6도는 본 발명의 다른 기술에 따른 EEPROM 셀의 등가회로도이다.
본 발명은 반도체 메모리소자에 관한 것으로, 특히 프로그램시 비선택된 셀 트랜지스터가 프로그램되는 오동작을 방지할 수 있는 비휘발성 메모리소자에 관한 것이다.
데이타 처리 시스템(data processing system)에 있어서 정보를 정장하는 메모리소자를 기억유지라는 관점에서 분류하면, 휘발성(volatile) 메모리와 비휘발성(nonvolatile) 메모리로 나눌 수 있다. 휘발성 메모리는 전원공급이 중단되면 메모리 내용이 소멸되는 반면, 비휘발성 메모리는 전원공급이 중단되더라도 메모리 내용이 소멸되지 않고 유지되는 성질을 지닌다.
비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmble ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM)으로 분류할 수 있다. 이 중, 현재, 전기적 방법을 이용하여 데이타를 프로그램하고 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있다. EEPROM 중 일괄소거 기능을 가진 메모리를 플래쉬 메모리(flash memory)라고 한다.
EEPROM은 각각의 셀(cell) 트랜지스터(transistor)들이 비트라인(bit line)과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NOR형과, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고, 이러한 단위 스트링들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NAND형으로 구분할 수 있는데, 대용량 메모리 셀의 고집적화에는 NAND형이 유리하다. 기본적인 NAND형 셀 구조는 1988년의 Symposium on VLSI Technology의 논문집(pp. 33-44)에 상세히 언급되어 있다.
NAND형 플래쉬 EEPROM의 정보는 메모리 셀의 상태 (소서(erase) 및 프로그램(program) 상태)에 따라 정의되며, 이러한 메모리 셀의 상태는 셀 트랜지스터의 문턱전압에 의해 결정된다. 즉, 메모리 셀 트랜지스터의 플로팅 게이트(floating gate)에 저장되는 전하량을 변화시켜 셀 트랜지스터의 문턱전압이 달라지도록 함으로써 1 또는 0 상태를 표시하게 된다. 통상, 셀 트랜지스터의 문턱전압이 낮아져 있는 것을 소거 상태 (0 상태)라 하고, 셀 트랜지스터의 문턱전압이 높아져 있는 것을 프로그램 상태 (1 상태)라 한다.
한편, 기억소자에 저장되어 있는 정보를 읽어내기 위해서는 메모리 셀들의 상태를 검출해야 한다. 이를 위해, 디코더(decoder) 회로를 이용하여 읽기를 원하는 메모리 셀을 선택하고, 필요한 신호들을 셀과 관련된 회로들에 가해준다. 그 결과로써 메모리 셀의 상태에 따른 전류 및 전압신호가 비트라인에 나타나게 되고, 이를 측정하면 저장되어 있는 정보를 검출할 수 있게 된다.
기억소자의 선택된 메모리 셀에 원하는 정보를 프로그램하려는 경우, 대표적인 선행기술의 등가회로와 동작전압을 제1도 및 제2도에 나타내었다.
제1도는 종래기술에 따른 EEPROM 셀의 등가회로도이다.
도면부호 100은 디코더를, WL1 내지 WLn은 제1 내지 제n워드라인을, BL1 및 BL2는 제1 및 제2 비트라인들을, SSL은 스트링 선택라인을, GSL은 접지 선택라인을, CS는 공통소오스를, 1은 제1선택 트랜지스터를, 2는 제2선택 트랜지스터를, 3은 제1접지 선택 트랜지스터를, 4는 제2접지 선택 트랜지스터를 11~n은 제1스트링(S1)의 제1 내지 제n셀 트랜지스터들을 그리고 21~m은 제2 스트링(S2)의 제1 내지 제m셀 트랜지스터들을 각각 나타낸다.
제1도를 참조하면, 소오스/ 드레인영역을 이웃하는 셀들과 서로 공유하면서 연결된 (즉, 직렬 연결된) n개의 메모리 셀 트랜지스터들(11~n)과, 상기 메모리 셀 트랜지스터들의 일단에 직렬 연결된 제1스트링 선택 트랜지스터(1) 및 상기 메모리 셀 트랜지스터들의 타단에 직렬 연결된 제1접지 선택 트랜지스터(3)가 제1스트링(S1)을 구성하고 있고, m개의 메모리 셀 트랜지스터들(21~m)과, 상기 m개의 메모리 셀 트랜지스터들의 일단에 직렬 연결된 제2스트링 선택 트랜지스터(2) 및 상기 m개의 메모리 셀 트랜지스터들의 타단에 직렬 연결된 제2접지 선택 트랜지스터(4)가 제2스트링(S2)을 구성하고 있다.
상기 제1스트링(S1)은 제1비트라인(BL1)과 평행하도록 배치되어 있고, 제2스트링(S2)은 제2비트라인(BL2)과 평행하도록 배치되어 있다. 제1스트링의 제1 내지 제n셀 트랜지스터들(11~n)은 제2스트링의 제1 내지 제m셀 트랜지스터들(21~m)과 각각 연결되어 제1 내지 제n워드라인(WL 내지 WLn)을 각각 형성한다. 또한, 상기 제1스트링 선택 트랜지스터(1)의 일단은 상기 제1비트라인(BL1)과 연결되어 있고, 상기 제2스트링 선택 트랜지스터(2)의 일단은 상기 제2비트라인(BL2)과 연결되어 있으며, 상기 제1 및 제2접지 선택 트랜지스터들(3 및 4)의 일단과 공통소오스(CS)가 각각 연결되어 있다.
상기 EEPROM의 동작을 살펴보면 다음과 같다.
첫째, 0 또는 1인 데이타의 판별(데이타의 검출)은 각 셀 트랜지스터의 콘트롤 게이트를 기준으로하여 본 셀 트랜지스터의 문턱전압(Vth)으로 구분한다. 선택된 워드라인에 0V를, 비선택된 워드라인에는 전원전압(Vcc) 이상의 전압을 그리고 스트링 선택 트랜지스터와 접지 선택 트랜지스터에는 전원전압(Vcc)을 인가하여 트랜지스터를 도통상태로 만든다. 이때 소오스 접지시킨 상태엥서 비트라인(BL1 및 BL2)에 0~Vcc인 전압을 인가할 때 흐르는 전류를 감지하고 일정수준 이상이면 온(on) 상태, 그 이하는 오프(off) 상태로 구분하며, 통상 온 상태의 문턱전압(Vth)은 -3V이하, 오프 상태의 문턱전압(Vth)은 +1V이상으로 하고 있다. 다시말하면, 통상적으로 프로그램된 셀 트랜지스터의 문턱전압(Vth)은 +1V로 (+)의 문턱전압(Vth) 상태를 나타내게 된다.
둘째, 프로그램 동작(데이타의 기록)은 상기 플로팅 게이트 내에 전자를 주입하여 셀의 문턱전압을 (+)로 이동시키는 것으로서 기판에 비해 상대적으로 높은 전위를 상기 콘트롤 게이트에 인가하여, 기판으로부터 상기 플로팅 게이트 내로 파울러-노드하임 터널링(Fowler-Nordheim tunneling; 이하, F-N 터널링이라 칭함) 효과에 의해 전자를 충전(charge) 시킴으로써 이루어진다.
셋째, 소거동작은 상기 플로팅 게이트내의 전자를 기판으로 방출시킴으로써 셀의 문턱전압을 (-)로 이동시키는 것으로서, 상기 콘트롤 게이트에 비하여 상대적으로 높은 전위를 기판에 인가하여 상기 플로팅 게이트를 정공(hole)으로 충전시킴으로써 이루어진다.
즉, EEPROM의 동작 중 특히 데이타의 저장은 콘트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나, 빼냄으로써 이루어진다는 것을 알 수 있다.
계속해서, 선택된 셀에 프로그램하는 동작을 설명한다.
프로그램 하고자 하는 상태가 소거상태와 동일한 경우에는 선택된 셀이라도 프로그램을 할 필요가 없으며 이 경우의 비트 라인은 비선택 되었다고 한다. 또한, 프로그램 하고자 하는 상태가 소거상태와 다른 경우에는 선택된 셀의 프로팅 게이트에 실제적으로 F-N 터널링 효과를 이용하여 전자를 충전함으로써 프로그램을 하게 된다. 이 경우의 비트 라인은 선택되었다고 한다.
상기 제1비트라인(BL1)에 연결된 선택된 셀 트랜지스터(16)는 소거상태로 프로그램하고, 상기 제2비트라인(BL2)에 연결된 선택된 셀 트랜지스터(26)는 소거상태와 다르게 프로그램하는 경우를 가정하면, 프로그램 동작시 상기 제1비트라인(BL1)은 비선택된, 제2비트라인(BL2)는 선택 되었다고 할 수 있다. 셀의 프로그램을 위해 먼저, 선택된 상기 셀 트랜지스터가 포함된 제2스트링(S2)의 상기 스트링 선택라인(SSL)에는, 통상 전원전압(Vcc)을 인가하는 한편, 상기 제2비트라인(BL2)에는 0V를 인가하고, 비선택된 상기 제1비트라인(BL1)에는 전원전압(Vcc)을 인가한다. 따라서 선택된 상기 제2스트링(S2)은 온 상태가 되어 채널의 전하를 드레인으로 배출한다. 이때, 비선택된 상기 제1비트라인(BL1)을 보다 효과적으로 오프 상태로 만들기 위해서는 상기 접지 선택라인(GSL)에는 0V를 인가한다. 이 상태에서 선택된 워드라인(WL6)에는 약 18V인 프로그램 전압(Vpgm)을 인가하고, 비선택된 나머지 n-1개의 워드라인(WL1, WL5, WL7, WLn)에는 제2비트라인(BL2)에 가해진 전압이 통과하도록 하는 약 10V의 통과전압(Vpass)을 인가한다. 또한, 상기 공통소오스(CS)에는 전원전압(Vcc)을 인가한다.
이러한 전압조건하에서 상기 선택된 제2비트라인(BL2)에 연결된 선택된 제2스트링 내부의 셀 트랜지스터(21~n)들의 소오스, 드레인 그리고 채널전압을 통과전압(Vpass) 혹은 프로그램 전압(Vpgm) 에 상관없이 0V가 되어 상기 선택된 셀 트랜지스터(26)의 콘트롤 게이트와 채널 사이에는 프로그램 전압(Vpgm)이 인가된다. 이에 따라 상기 선택된 셀 트랜지스터(26)에는 F-N 터널링 현상이 일어나 전자가 상기 기판의 채널 영역으로부터 플로팅 게이트로 이동하여 셀이 프로그램된다.
한편, 상기 비선택된 제1비트라인(BL1)에 소오스가 연결되고 스트링 선택라인(SSL)에 게이트가 연결된 상기 스트링 선택 트랜지스터(1)는 소오스전압(비트라인(BL1) 전압)과 게이트전압(SSL)이 모두 전원전압(Vcc)이다. 이때, 비선택된 제1스트링 내부의 셀 트랜지스터(11~n)의 콘트롤 게이트(WL1~WLn) 전압이 0V로부터 통과전압(Vpass) 또는 프로그램 전압(Vpass)으로 증가하면, 이들 전압이 증가하는 동안 상기 셀 트랜지스터(11~n)이 온 상태가 됨에 따라 상기 비선택된 비트라인(BL1)으로부터 전류가 공급되어 채널영역의 전압은 (Vcc-스트링 선택 트랜지스터의 문턱전압) 으로 된다.
이에 따라 스트링 선택 트랜지스터(1)는 오프 상태가 되며, 이후 통과전압(Vpass) 혹은 프로그램 전압(Vpgm)이 계속 증가하면, 스트링내의 소오스, 드레인 그리고 채널전압은 캐패시터 커플링 효과에 의하여(전원전압(Vcc)-스트링 선택 트랜지스터의 문턱전압) 이상으로 부스팅(boosting)된다. 이에 따라 상기 비선택된 제1비트라인(BL1)에 연결된 스트링내의 소오스, 드레인 그리고 채널전압은 7V~8V인 부스트전압(Vboost)이 된다. 이와 같이 상기 비선택된 제1비트라인(BL1)의 선택된 워드라인(WL6)에 연결된 셀 트랜지스터(16)의 콘트롤 게이트에는 약18V인 프로그램 전압(Vpgm)이, 채널에는 7V~8V인 부스트전압(Vboost)이 각각 가해지는바 이 전압의 차이는 F-N 터너링을 발생시키기에 충분치 못하므로 프로그램 동작이 이루어지지 않는다.
상기한 동작 설명은 셀 트랜지스터에서 발생하는 F-N 터널링 효과가 일정한 전압, 예컨대 통과전압(Vpass) 또는 (프로그램 전압(Vpgm)-부스트전압(Vboost)) 이하에서는 발생되지 않는 것을 가정으로 한 것이다. 그러나 실제적으로 콘트롤 게이트와 채널 사이의 전압이 통과전압(Vpass) 또는 (프로그램 전압(Vpgm)-부스트전압(Vboost))인 경우에도 약간의 F-N 터널링 전류가 발생하여 비선택된 셀들의 문턱전압이 변하는 문제가 생긴다.
상기 제1도에서의 참조부호 21, 25, 27, n의 셀 트랜지스터와 같이 선택된 제2비트라인(BL2)의 비선택된 워드라인(WL1, WL5, WL7, WLn)에 연결된 셀 트랜지스터들은 콘트롤 게이트(WL1, WL5, WL7, WLn) 전압이 통과전압(Vpass)이고, 채널전압은 0V가 되어 소량의 F-N 터널링 전류에 의해 전자가 채널로부터 플로우팅 게이트에 유입되며 이에 따라 문턱전압이 증가한다. 이때 변화되는 문턱전압의 값은 통과전압(Vpass)이 증가할수록 커지게 되며 이러한 현상은 제3도의 참조부호 1과 같이 된다.
한편, 상기 제1도의 셀 트랜지스터(16)와 같이 비선택된 제1비트라인(BL1)에 연결된 제1스트링 내부의 선택된 워드 라인(WL6)에 연결된 셀 트랜지스터(16)는 콘트롤 게이트(WL6) 전압이 프로그램 전압(Vpgm)이고, 채널전압은 부스트전압(Vboost)이 되어 이경우에도 소량의 F-N 터널링 전류에 의해 전자가 채널로부터 플로우팅 게이트로 유입되며 이에 따라 문턱전압이 증가된다. 이때 변화되는 문턱전압의 값은 부스트전압(Vboost)이 증가할수록 작아진다. 한편, 부스트전압(Vboost)은 통과전압(Vpass)에 의한 캐패시터-커플링에 의해 유도되는 전압이므로 통과전압(Vpass)에 비례하며 제3도의 참조부호 2와 같이 된다.
비선택된 셀 트랜지스터들에 가해지는 원하지 않는 스트레스는, 상기한 바와 같이 프로그램 전압(Vpgm)에 의한 스트레스(비선택 제1비트라인(BL1)의 선택된 워드라인(WL6)에 연결된 셀 트랜지스터(16))와, 통과전압(Vpass)에 의한 스트레스(선택된 제2비트라인(BL2)의 비선택된 워드라인들(WL1, WL5, WL7, WLn)에 연결된 셀 트랜지스터들(21, 25, 27, n))가 있다.
한편, 이들의 통과전압(Vpass) 의존도는 상기 제3도에 나타난 바와 같이 통과전압(Vpass)에 대하여 서로 반대되는 특성을 갖고 있어 프로그램 전압(Vpgm)에 의한 스트레스와 통과전압(Vpass)에 의한 스트레스의 영향이 기억소자의 동작에 영향을 주지 않는 전압이 주어지므로 통과전압(Vpass)은 약10V 정도의 구간에서 정해진다.
비휘발성 기억소자에 원하는 정보를 프로그램하기 위해서는 먼저 선택된 메모리 셀들에 저장되어 있는 정보를 소거해야 하며 이 동작을 소거 동작이라 한다. NAND형 플레쉬 EERPOM에서 소거 동작시 메모리 셀에 가해지는 상태는 제2도에 나타난 것과 같다.
NAND형 플레쉬 EEPROM에서 소거 동작은 스트링 단위로 이루어진다. 제1도에 나타난 바와 같이 선택된 스트링에 있는 모든 셀 트랜지스터들(11~n, 21~n)을 소거할 때는, 워드라인들(WL1~WLn)은 모두 0V가 되고 셀 트랜지스터들의 기판에는 약 20V인 소거전압(Verase)이 인가되다. 이에 따라 플로팅 게이트에 저장되어 있던 전자들이 F-N 터널링에 의하여 기판으로 빠져 나와 셀 트랜지스터들의 문턱전압은 모두 음(-)의 값으로 변하여 소거 동작이 이루어진다.
한편, 제1 및 제2스트링에 있는 모든 셀 트랜지스터들(11~n, 21~n)이 소거되는 것을 방지할 때는, 워드라인들(WL1~WLn)은 모두 플로팅이 되게 하고 셀 트랜지스터들의 기판에는 약20V인 소거전압(Verase)을 인가한다. 이에 따라 플로팅된 워드라인들(WL1~WLn)에 연결되어 있는 콘트롤 게이트의 전압은 캐패시터 커플링에 의하여 소거전압(Verase)에 근접한 값을 갖게 되어 F-N 터널링에 의한 전자들의 기판으로의 유출은 발생하지 않게 된다.
상기와 같은 스트링 단위의 소거를 할 경우 프로그램시 비선택된 워드라인의 통과전압(Vpass)에 의한 스트레스는 (한 스트링의 워드 라인수-1) 만큼 받게 된다.
한편, 소거와 프로그램 동작을 선택한 하나의 워드라인 단위로 페이지(page) 소거를 반복적으로 수행할 경우, 선택된 워드라인(WL6)에 프로그램 전압(Vpgm)이 가해질 때 비선택된 워드라인들(WL1, WL5, WL7, WLn)에는 통과전압(Vpass)이 인가된다. 이에 따라 선택된 스트링 내에서 프로그램을 하지 않는 셀 트랜지스터들의 콘트롤 게이트에 통과전압(Vpass)이 반복적으로 가해져 선택되지 않는 셀의 문턱전압이 변하여 오동작을 유발하는 문제점을 가지고 있다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 NAND형 비휘발성 메모리소자에서 프로그램 동작시 통과전압(Vpass)을 낮춤으로써 비선택된 셀들의 문턱전압 값을 안정화시킬 수 있는 새로운 구조의 NADN형 비휘발성 메모리소자를 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 비휘발성 메모리소자는, 소오스영역과 드레인영역을 서로 이웃하는 셀들과 공유하면서 직렬로 연결된 n개의 메모리 셀 트랜지스터들; 상기 메모리 셀 트랜지스터들의 일단에 상기 메모리 셀 트랜지스터들과 직렬로 연결된 스트링 선택 트랜지스터; 및 상기 메모리 셀 트랜지스터들의 타단에 상기 메모리 셀 트랜지스터들과 직렬로 연결된 접지 선택 트랜지스터를 구비하는 복수의 스트링들과, 상기 스트링들과 평행하게 형성된 비트라인과, 상기 비트라인과 수직하게 형성되며, 서로 다른 스트링을 구성하는 있는 메모리 셀 트랜지스터들의 콘트롤 게이트를 연결하는 워드라인을 구비하는 비휘발성 메모리소자에 있어서, 상기 워드라인과 평행하게 형성된 프로그램 금지라인과, 상기 프로그램 금지라인과 상기 각 메모리 셀 트랜지스터의 소오스/ 드레인 사이에 형성된 캐패시터를 더 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 메모리 셀에 정보를 프로그램시, 프로그램 금지라인에는 프로그램 금지전압을 인가하고, 비선택된 프로그램 금지라인에는 0V 및 전원전압 중 어느 하나를 인가하고, 선택된 워드라인에는 프로그램 전압을 인가하고, 비선택된 워드라인에는 프로그램 셀의 문턱전압 보다 높고 프로그램 금지전압 보다는 낮은 전압을 인가함이 바람직하다.
본 발명에 있어서, 상기 메모리 셀의 정보를 소거시, 프로그램 금지라인은 소거전압 또는 전원전압이 인가되거나 플로팅되는 것이 바람직하다.
본 발명에 있어서, 상기 메모리 셀의 정보를 독출시, 프로그램 금지라인은 전원전압이 인가되거나 플로팅되는 것이 바람직하다.
본 발명에 있어서, 동작대기시, 프로그램 금지라인은 전원전압이 인가되거나 플로팅되는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.
제4도는 본 발명에 따른 EEPROM 셀의 제1등가회로도를 나타낸다.
상기 도면에 있어서 상기 제1도와 동일한 부분은 동일한 참조부호를 사용하였다.
제1스트링(S1)은 소오스 영역과 드레인 영역을 서로 이웃하는 셀들과 공유하면서 직렬로 연결된 n개의 제1메모리 셀 트랜지스터들(11~n)과, 상기 제1메모리 셀 트랜지스터들의 일단에 직렬로 연결된 제1스트링 선택 트랜지스터(1)와, 상기 제1메모리 셀 트랜지스터들의 타단에 직렬로 연결된 제1접지 선택 트랜지스터(3)으로 구성되고, 제2스트링(S2)은 소오스 영역과 드레인 영역을 서로 이웃하는 셀들과 공유하면서 직렬로 연결된 m개의 제2메모리 셀 트랜지스터들(21~m)과, 상기 제2메모리 셀 트랜지스터들의 일단에 직렬로 연결된 제2스트링 선택 트랜지스터(2), 상기 제2메모리 셀 트랜지스터들의 타단에 직렬로 연결된 제2접지 선택 트랜지스터(4)로 구성된다.
상기 제1 및 제2비트라인(BL1 및 BL2)은 상기 제1 및 제2스트링(S1 및 S2)의 배열방향에 대해 수직으로 배치되고, 각각 상기 제1 및 제2스트링 선택 트랜지스터(1 및 2)와 연결된다.
제1 및 제2메모리 셀 트랜지스터들의 콘트롤 게이트들을 서로 연결하여 형성된 워드라인들(WL1 내지 WLn)이 상기 제1 및 제2스트링(S1 및 S2)의 배열방향에 평행하도록 배치된다. 상기 각 워드라인들과 평행하게 프로그램 금지라인들(PIL1 내지 PILn)을 형성된다. 이 프로그램 금지라인(PIL1 내지 PILn)들 각각과 상기 각 메모리 셀 트랜지스터의 소오스/ 드레인 사이에 캐패시터(Cpi)를 내장한다.
또한, 상기 제1 및 제2스트링 선택 트랜지스터(1, 2)의 일단과 상기 제1 및 제2비트라인(BL1, BL2)이 각각 연결되고, 상기 제1 및 제2접지 선택 트랜지스터들(3 및 4)의 일단과 공통소오스(CS)가 각각 연결된다.
본 발명에 의한 바이어스 조건은 상기 제4도 및 제5도에 나타난 바와 같이 프로그램 동작시 선택된 제2비트라인(BL2)에는 0V, 비선택된 제1비트라인(BL1)에는 전원전압(Vcc)이 인가된다. 이때, 스트링 선택라인(SSL)에는 전원전압(Vcc)이 인가되고, 선택된 워드라인(WL6)에는 약 18V인 프로그램 전압(Vpgm)이, 비선택된 워드라인들(WL1, WL5, WL7, WLn)에는 통과전압(Vpass)(셀 트랜지스터를 온 시킬 수 있는 최소전압으로서, 프로그램 셀의 문턱전압 보다 높고 프로그램 금지전압 보다는 낮은 전압)이 인가된다. 또한, 접지 선택라인(GSL)에는 0V, 공통소오스(CS)에는 전원전압(Vcc), 그리고 프로그램 금지라인(PIL1~PILn)에는 셀 트랜지스터들이 온 되지 않도록 소오스 부스팅시키는 프로그램 금지전압(Vpi)을 약10V로 인가한다.
이러한 전압 조건하에서 선택된 비트라인(BL2)에 연결된 선택된 제2스트링 내부의 셀 트랜지스터(2, 21~n, 4)들의 소오스, 드레인 그리고 채널전압은 통과전압(Vpass) 또는 프로그램 전압(Vpgm) 그리고 프로그램 금지전압(Vpi)에 상관없이 0V가 되어 선택된 셀 트랜지스터(26)의 콘트롤 게이트와 채널 사이에는 프로그램 전압(Vpgm)이 인가된다. 이에 따라 선택된 셀 트랜지스터(26)는 F-N 터널링 동작이 일어나 채널영역으로부터 전자가 플로팅 게이트로 이동하여 프로그램 동작이 이루어진다.
한편, 비선택된 제1비트라인(BL1)에 소오스가 연결되고 스트링 선택라인(SSL)에 게이트가 연결된 제1스트링 선택 트랜지스터(1)는 소오스 전압(제1비트라인(BL1) 전압) 및 게이트 전압(GSL)이 전원전압(Vcc)이다. 또한, 공통소오스(CS)에 소오스가 연결되고 접지 선택라인(GSL)에 게이트가 연결된 제1접지 선택 트랜지스터(3)는 소오스 전압(공통소오스(CS) 전압)이 전원전압(Vcc)이고, 게이트 전압(GSL)이 0V이다. 이때, 제1스트링 내의 셀 트랜지스터(11~n)들의 콘트롤 게이트(WL1~WLn) 전압이 0V에서 통과전압(Vpass) 또는 프로그램 전압(Vpgm)으로 증가하면, 이들 전압이 증가하는 동안 셀(11~n)이 온 상태가 됨에 따라 제1비트라인(BL1)으로부터 전류가 공급되어 채널영역의 전압은 (통과전압(Vpass)-메모리 셀 트랜지스터의 문턱전압)으로 된다.
이와 거의 동시에 프로그램 금지라인(PIL1~PILn)에서 프로그램 금지전압(Vpi)이 인가됨으로써 비선택된 비트라인에 있고 비선택된 워드라인에 있는 메모리 셀 트랜지스터 소오스/ 드레인은 캐패시터 커플링에 의해 전압이 (Vpi×Cjn)/(Cjn+Cpi)로 부스팅되며 오프가 된다. 여기서, 상기 Cjn은 셀 트랜지스터에서 소오스/ 드레인의 접합용량을 나타낸다.
이에 따라 비선택된 비트라인의 선택된 워드라인에 있는 셀 트랜지스터의 소오스, 드레인 그리고 채널전압은 캐패시터-커플링에 의하여 프로그램 전압(Vpgm)에 가까우너 13~14V가 유기된다. 이 전압의 차이는 F-N 터널링을 발생시키기에 충분치 못하며 이에 따라 프로그램 동작이 이루어지지 않는다. 또한, 이와같은 전압조건에 의한 프로그램 방법은 페이지 단위로 프로그램 및 소거시 더욱 확실히 소자의 성능 및 신뢰성에 효과적이다.
본 발명에서 소거동작시 메모리 셀에 가해지는 상태는 제5도에 나타난 것과 같다. 제4도에 나타난 것과 같이 스트링에 있는 모든 셀들(11~n, 21~n)을 소거할때는, 워드 라인(WL1~WLn)들은 모두 0V가 되고 셀 트랜지스터들의 기판에는 약 20V인 소거전압(Verase)이 인가된다. 이에 따라 플로팅 게이트에 저장되어 있던 전자들이 F-N 터너링에 의하여 기판으로 빠져 나와 셀들의 문턱전압은 모두 음(-)의 값으로 변하여 소거동작이 이루어진다. 또한, 프로그램 금지라인에는 소거전압 또는 전원전압이 인가되거나, 플로팅되게 된다.
본 발명에서 메모리 셀내에 저장되어 있는 정보를 읽기 위해서는 제4도와 제5도에 나타난 바와 같이 선택 트랜지스터(1, 2, 3, 4)들이 온 상태가 되고, 스트링내에서 선택된 메모리 셀의 콘트롤 게이트(WL6)에는 0V, 비선택된 메모리 셀들의 콘트롤 게이트(WL1, WL5, WL7, WLn)에는 트랜지스터 온(ON) 전압(Vread)(비선택된 트랜지스터를 온 시킬 수 있는 전압)을 인가해 주며, 선택된 비트라인과 비선택된 비트라인에는 전원전압(Vcc)을 인가해 주고, 공통소오스에는 0V를 인가해준다. 또한, 프로그램 금지라인에는 전원전압(Vcc)이 인가되거나, 플로팅되게 된다.
또한, 동작 대기시에는 비트라인(BL1, BL2), 워드라인(WL1~WLn), 선택라인(SSL, GSL), 공통소오스(CS), 및 프로그램 금지라인(PIL1~PILn)이 모두 플로팅 상태로 된다.
제6도는 본 발명에 따른 EEPROM 셀의 제2등가회로도를 나타낸다.
제6도를 참조하면, 상기 제4도의 구성에서 하나의 스트링내의 캐패시터를 함께 연결해 놓은 것이다.
본 발명은 상기에서 언급한 종래기술의 NAND형 기억소자에 있어서, 프로그램 동작시 상기 통과전압(Vpass)을 낮추어서, 비선택된 셀들의 문턱전압을 안정화 시킬 수 잇는 방법에 대한 내용으로서, 제4도 및 제6도에 등가회로, 제5도에 바이어스 조건(bias condition)을 나타내었다.
종래의 기술이 상기한 프로그램 전압(Vpgm) 스트레스와 통과전압(Vpass) 스트레스에 의한 소자의 열화를 줄이기 위하여 통과전압(Vpass) 값을 약10V 정도로 인가하였으나, 이에 따라 선택되지 않은 셀 트랜지스터들이 소량의 F-N 터너링에 의해 문턱전압이 변하여 오동작을 유발하였고, 본 발명은 별도로 프로그램 금지라인과 셀 트랜지스터의 소오스/ 드레인 사이에 캐패시터를 내장하여 비 선택된 셀 트랜지스터의 소오스/ 드레인에 프로그램 금지전압을 부스팅시키고 비선택된 셀 트랜지스터의 콘트롤 게이트에 가해지는 통과전압(Vpass)을 최소화함을 특징으로 하며, 이에 따라 비선택된 셀 트랜지스터의 문턱전압을 안정화시킴으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 장점이 있다. 또한, 페이지 단위로 소거 또는 프로그램시 더욱 큰 장점이 된다.
이상과 같이, 본 발명에 의하여 프로그램시 통과전압(Vpass)을 최소화하여 통과전압(Vpass) 스트레스를 완화시키고, 또한 프로그램 금지전압(Vpi)에 의해 비선택된 셀 트랜지스터들이 하나로 부스팅되어 프로그램 전압(Vpgm) 스트레스를 감소시켜, 소자의 성능 및 신뢰성의 향상이 가능하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (5)

  1. 소오스 영역과 드레인 영역을 서로 이웃하는 셀들과 공유하면서 직렬로 연결된 n개의 메모리 셀 트랜지스터들, 메모리 셀 트랜드지스터들의 일단에 메모리 셀트랜지스터들과 직렬로 연결된 스트링 선택 트랜지스터, 및 메모리 셀 트랜지스터들의 타단에 상기 메모리 셀 트랜지스터들과 직렬로 연결된 접지 선택 트랜지스터를 구비하는 복수개의 스트링과; 복수개의 스트링과 평행하게 형성된 비트라인과; 상기 비트라인과 수직하게 형성되며, 서로 다른 스트링을 구성하고 있는 메모리 셀 트랜지스터들의 콘트롤 게이트를 연결하는 워드라인을 구비하는 비휘발성 메모리소자에 있어서, 상기 워드라인과 평행하게 형성된 프로그램 금지라인과, 상기 프로그램 금지라인과 상기 각 메모리 셀 트랜지스터의 소오스/ 드레인 사이에 형성된 캐패시터를 더 구비하는 것을 특징으로 하는 비휘발성 메모리소자.
  2. 제1항에 있어서, 상기 메모리 셀의 정보를 프로그램시, 프로그램 금지라인에는 프로그램 금지전압을 인가하고, 비선택된 프로그램 금지라인에는 0V 및 전원전압 중 어느 하나를 인가하고, 선택된 워드라인에는 프로그램 전압을 인가하고, 비선택된 워드라인에는 프로그램 셀의 문턱전압 보다 높고 프로그램 금지전압 보다는 낮은 전압을 인가함을 특징으로 하는 비휘발성 메모리소자.
  3. 제1항에 있어서, 상기 메모리 셀의 정보를 소거시, 프로그램 금지라인은 소거전압 또는 전원전압이 인가되거나 플로팅되는 것을 특징으로 하는 비휘발성 메모리소자.
  4. 제1항에 있어서, 상기 메모리 셀의 정보를 독출시, 프로그램 금지라인은 전원전압이 인가되거나 플로팅되는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1항에 있어서, 동작대기시, 프로그램 금지라인은 전원전압이 인가되거나 플로팅되는 것을 특징으로 하는 비휘발성 메모리 소자.
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