FR2623320A1 - Memoire de type dynamique - Google Patents
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Abstract
L'invention concerne les mémoires dynamiques à semiconducteurs. Une mémoire dynamique conforme à l'invention comprend notamment un réseau de mémoire 2 qui communique avec un registre d'entrée/sortie 5 par l'intermédiaire d'un sélecteur de groupe de lignes de bit 15. Les lignes de bit du réseau de mémoire sont divisées en deux groupes que le sélecteur sélectionne alternativement. Cette structure de mémoire permet d'effectuer des opérations d'accès rapides, de réduire l'aire occupée par la mémoire et d'assouplir les exigences concernant la durée de conservation des données dans chaque cellule. L'incorporation de circuits de retard dans la mémoire facilite la conception d'un système qui utilise la mémoire. Application aux mémoires vidéo.
Description
! La présente invention concerne une structure de mémoire de type
dynamique qui est applicable à un dispositif de mémoire vidéo, et elle porte plus particulièrement sur la structure de la mémoire de type dynamique dans laquelle les opérations d'entrée/sortie de données pour un réseau de cel- lules de mémoire sont accomplies par l'intermédiaire d'un registre. Le registre applique aux signaux d'entrée ou de
sortie une conversion série-parallèle ou une conversion pa-
rallèle-série.
La figure 1 montre une mémoire vidéo classique.
Sur la figure 1, les références 1, 1, 1... désignent chaque
cellule de mémoire, la référence 2 désigne un réseau de cel-
lules de mémoire (64 kilobits) constitué par un ensemble des cellules de mémoire, la référence 3 désigne un amplificateur de lecture, la référence 4 désigne un décodeur de rangée et
la référence 5 désigne un registre qui est destiné à conver-
tir un signal vidéo ayant 256 bits pour chaque période hori-
zontale (H), qui est lu dans le réseau de cellules de mémoi-
re 2, pour le faire passer d'une forme en parallèle par bit
à une forme en série par bit.
La mémoire vidéo qui est représentée sur la figure 1 transfère par exemple un signal à 256 bits, qui est lu par l'intermédiaire d'une seule ligne de mot sélectionnée au moyen du décodeur de rangée 4, vers le registre 5 ayant un
nombre de bits égal au nombre de toutes les lignes de bit.
Ce transfert s'effectue sous une forme en parallèle par bit,
et le registre 5 émet le signal à 256 bits vers un disposi-
tif externe, à partir de la mémoire vidéo, sous la forme en série par bit. Une lecture rapide de telles données série est effectuée par des répétitions de la commutation de la
ligne sélectionnée parmi les lignes de mot. De plus, on uti-
lise couramment une telle mémoire vidéo ayant des cellules de mémoire de type dynamique, à cause de sa supériorité en ce qui concerne ses possibilités de traitement rapide, sa densité d'intégration élevée et sa consommation d'énergie réduite. Dans un cas dans lequel la mémoire video qui est représentée sur la figure 1 est constituée par la mémoire de
type dynamique décrite ci-dessus, il est évidemment néces-
saire que la mémoire ait une capacité de conservation lui
permettant de conserver l'information enregistrée dans cha-
que cellule de mémoire 1, 1, 1,... pendant une durée supé-
rieure à une durée constante. Parallèlement aux progrès con-
duisant à une grande capacité d'enregistrement de la mémoire, avec une meilleure qualité des images vidéo, chaque cellule
de mémoire doit avoir une plus grande capacité de conserva-
tion d'information. Il devient difficile de satisfaire une
telle exigence accrue.
On trouvera ci-après une description plus détaillée
des difficultés qu'on rencontre pour satisfaire cette exigen-
ce. La mémoire vidéo représentée sur la figure 1 doit ainsi continuer à conserver un signal enregistré pendant une durée qui va d'un instant auquel l'une des lignes de mot pour
l'accès au signal enregistré dans la cellule de mémoire cor-
respondante est sélectionnée, jusqu'à l'instant suivant au-
quel la même ligne de mot est sélectionnée. La sélection des
lignes de mot est effectuée dans l'ordre suivant: première-
ment la première ligne de mot, secondement la seconde ligne de mot, et enfin la 256-ième ligne de mot, et une lecture
complète des signaux en mémoire est effectuée dans cet ordre.
A l'achèvement de la lecture du signal enregistré provenant
de la 256-ième ligne de mot, la lecture retourne à la premiè-
re ligne de mot. La durée pendant laquelle le signal enregis-
tré doit être conservé est égale au produit d'une durée de cycle des données série, du nombre de lignes de bit et du nombre de lignes de mot. Plus précisément, on supposera que la durée de cycle est de 70 nanosecondes (ns) dans le cas d'une mémoire vidéo de 64 kilobits. La durée de conservation d'information précitée atteint 4,6 millisecondes (ms). Dans le cas d'une mémoire vidéo de 256 kilobits, cette durée s'élève à 18 ms. Il n'est donc pas facile de faire en sorte que toutes les cellules de mémoire conservent les signaux enregistrés pendant une aussi longue durée.Ceci est une cause de réduction du rendemen de fabrication de circuits de mémoire vidéo, ce qui constitue un problème important qui est dû à l'exigence que les cellules de mémoire soient capables de
conserver l'information pendant longtemps.
D'autre part, dans la mémoire vidéo classique qui est représentée sur la figure 1, la capacité du registre 5 qui convertit le signal vidéo de la forme en parallèle par bit vers la forme en série par bit, doit tre parexemple de 256 bits par ligne horizontale (1H). Il en résulte que l'aire qu'occupe le registre 5 devient grande, ce qui fait que l'aire d'une puce de semiconducteur pour la mémoire de
type dynamique doit être grande de façon correspondante.
En outre, le problème suivant apparaît dans la
mémoire vidéo classique qui est représentée sur la figure 2.
Sur la figure 2, la référence 6 désigne une partie de la mémoire vidéo, la référence 2 désigne le réseau de cellules de mémoire qui comprend un grand nombre d'éléments
d'enregistrement. La figure 5i désigne un registre à décala-
ge d'entrée qui est destiné à convertit le signal vidéo d'entrée qui est appliqué sous la forme série, pour donner le signal parallèle pour une ligne horizontale (H), et le signal vidéo sous la forme parallèle qui est enregistré dans le registre à décalage 5i est enregistré dans le réseau de cellules de mémoire 2. La référence 50 désigne le registre à décalage qui émet les signaux en série par bit correspondant au signal vidéo de 1H qui est lu dans le réseau de cellules
de mémoire 2, cette lecture se faisant dans le mode en pa-
rallèle par bit.
La référence 4 désigne un décodeur de rangée, la référence 7 désigne un circuit de commande qui mémorise des
signaux de commande externes sous la dépendance d'une impul-
sion d'horloge de référence qui est appliquée de façon exter-
ne, et qui commande le réseau de cellules de mémoire 2 sous la dépendance des signaux de commande respectifs. Le circuit
de commande 7 comprend une partie de mémorisation 8 qui mémo-
rise les signaux de commande et une partie de commande 9 qui
commande le réseau de cellules de mémoire 2.
La référence 10 désigne une unité de commande qui est destinée à commander de façon externe la mémoire 6. Les
signaux de commande qui sont produits sur la base de l'impul-
sion d'horloge de référence, ainsi que l'horloge de référence
sont appliqués à la partie de mémoire 6. La référence 11 dé-
signe un oscillateur à quartz, la référence 12 désigne un
oscillateur de base destiné à produire des impulsions d'os-
cillation de base en utilisant l'oscillateur à quartz 11. La référence 13 désigne un générateur d'impulsions d'horloge qui divise et met en forme le signal de sortie de l'oscillateur
de base 12, pour produire des impulsions d'horloge de réfé-
rence (3,58 (sous-porteuses) x 4 MHz). Les symboles LG 1 à
LG n désignent des circuits logiques qui sont destinés à pro-
duire diverses sortes de signaux de commande désirés, à par-
tir des impulsions d'horloge de référence précitées. Les sym-
boles DL 1 à DL n désignent des circuits de retard qui sont destinés à retarder d'une durée prédéterminée les signaux de
commande que produisent les circuits logiques LG 1 à LG n.
Les signaux de commande respectifs sont retardés au moyen des circuits de retard DL et ils sont appliqués à la partie
de mémoire 6.
On décrira ci-après les raisons pour lesquelles les
signaux de commande sont tout d'abord retardés par les cir-
cuits de retard et sont appliqués à la partie de mémoire 6.
Chaque signal de commande doit en effet monter ou descendre à des instants qui sont fixés conformément à un
temps d'établissement ou un temps de maintien qui sont.déter-
minés conformément à des caractéristiques et des possibilités
du circuit de commande 7 de la partie de mémoire 6, en rela-
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tion avec le front descendant (ou le front montant) des im-
pulsions d'horloge de référence.
A titre d'exemple, pour la mémorisation des signaux de commande, comme représenté sur la figure 3, chaque signal de commande doit monter (ou descendre) avant, par exemple, le front montant de l'impulsion d'horloge de référence, avec un
intervalle de temps au moins supérieur au temps d'établisse-
ment, et chaque signal de commande doit être maintenu dans l'état haut (ou dans l'état bas) pendant la durée de
maintien, après la montée de l'impulsion d'horloge de réfé-
rence. Cependant, le signal de commande qui est obtenu à par-
tir de chaque circuit logique LG est synchronisé avec le
front montant (ou le front descendant) de l'impulsion d'hor-
loge de référence. Le signal de commande ne peut pas monter (ou descendre) avant le front montant (ou descendant) de l'horloge de référence avec un intervalle de temps égal au temps d'établissement, et il ne peut pas maintenir son état haut ( ou bien son état bas) jusqu'à l'écoulement du
temps de maintien, après la montée (ou la descente) de l'im-
pulsion d'horloge de référence. Ceci est nécessaire pour sa-
tisfaire les spécifications de temps d'établissement et de
temps de maintien. Il est nécessaire de satisfaire les spéci-
fications de temps d'établissement et de temps de maintien, et un retard approprié doit être introduit pour chaque signal de commande. Les circuits de retard DL 1, DL 2,... DL n sont
effectivement installés pour produire les retards.
Un autre problème important apparaît dans la mémoi-
re vidéo classique.
La durée de retard qui est établie pour les signaux
de commande, au moyen des circuits de retard DL 1, DL 2,...
DL n précités ne dépend pas du fonctionnement du circuit de commande 7, mais dépend du fonctionnement de la mémoire 6. La conception du circuit de commande 7 doit donc être faite-en
conformité avec la sélection de la mémoire.
Un fabricant d'équipements vidéo doit fabriquer des
circuits logiques et/ou des circuits de retard après la sélec-
tion de l'une des mémoires vidéo qui sont fabriquées par un fabricant de semiconducteurs. De ce fait, l'intervalle de temps qui s'écoule entre le moment auquel un nouveau produit est développé, et le moment auquel le nouveau produit est commercialisé, devient très long, ce qui rend difficile
l'adaptation à la tendance récente au raccourcissement du cy-
cle de vie d'un nouveau produit.
L'invention a pour but de procurer une mémoire de type dynamique perfectionnée, telle qu'une mémoire vidéo, dans laquelle on puisse réduire le temps de conservation
d'information de chaque cellule de mémoire.
On peut atteindre le but précité au moyen d'une mé-
moire de type dynamique dans laquelle un réseau de cellules de mémoire est divisé en un ensemble de groupes de colonnes,
et dans laquelle lorsque, par exemple, les signaux enregis-
trés sont lus, des signaux d'un groupe de lignes de bit qui est sélectionné au moyen d'un sélecteur de groupe de lignes
de bit, sont convertis en un signal série au moyen d'un re-
gistre, et le sélecteur de groupe de lignes de bit commute le groupe sélectionné parmi les groupes de lignes de bit, à chaque fin d'opération de régénération pour toutes les lignes
de mot.
On peut également atteindre le but précité au moyen
d'une mémoire de type dynamique qui est activée sous la dé-
pendance d'un signal mémorisé parmi des signaux de commande
qui sont mémorisés sous la dépendance d'une impulsions d'hor-
loge de référence, et dans laquelle des retards nécessaires
pour que les signaux de commande donnent lieu à un fonction-
nement normal, sont produits au moyen d'un circuit de retard qui est installé dans la mémoire, de façon à permettre la commande du fonctionnement de la mémoire en produisant des signaux de commande qui sont synchronisés avec le signal
d'impulsions d'horloge de référence.
D'autres caractéristiques et avantages de l'inven-
tion seront mieux compris à la lecture de la description qui
va suivre de modes de réalisation, et en se référant aux dessins annexes dans lesquels: Les figures 1, 2 et 3 sont.des schémas synoptiques et un diagramme séquentiel de signaux d'une mémoire de type dynamique et d'un circuit de mémoire vidéo classiques, pour
l'explication d'un temps de maintien et d'un temps d'établis-
sement représentés sur la figure 2.
La figure 4 est un schéma synoptique d'une mémoire vidéo de type dynamique, dans un premier mode de réalisation
préféré de l'invention.
La figure 5 est un schéma synoptique de la mémoire
vidéo dans un second mode de réalisation préféré de l'inven-
tion. La figure 6 est un schéma synoptique de la mémoire vidéo correspondant à une version modifiée du second mode de
réalisation préféré de l'invention.
La figure 7 est un schéma synoptique de la mémoire
vidéo dans un troisième mode de réalisation préféré de l'in-
vention.
La figure 8 est un diagramme séquentiel de signaux, destiné à l'explication du fonctionnement du troisième mode
de réalisation préféré qui est représenté sur la figure 7.
On a déjà décrit une mémoire vidéo classique au
cours de la description de l'art antérieur, en se référant
aux figures 1 à 3.
La figure 4 représente un schéma synoptique d'une mémoire vidéo dans un premier mode de réalisation préféré de l'invention.
Sur la figure 4, la référence 1 désigne une cellu-
le d'un ensemble de cellules de mémoire, et la référence 2 désigne un réseau de cellules de mémoire qui est constitué
par les cellules de mémoire 1. Le réseau de cellules de mé-
moire 2 est divisé en deux groupes de lignes de bit 21 et 22' Autrement dit, un premier groupe de lignes de bit 21 est constitué par les lignes de bit allant de la première à la
128-ième, et un second groupe de lignes de bit 22 est consti-
tué par les lignes de bit allant de la 129-ième à la 256-ième.
La référence 3 désigne un amplificateur de lecture. La réfé-
rence 4 désigne un décodeur de rangée qui sélectionne séquen-
tiellement l'une des lignes de mot, en procédant une par une.
La référence 5 désigne un registre à décalage destiné à con-
vertir des signaux d'entrée d'une forme en série par bit vers une forme en parallèle par-bit, et inversement. Le nombre de bits de ce registre est égal à 128. La référence 14 désigne un compteur à 8 bits qui est destiné à compter le nombre
d'impulsions d'horloge de transfert, et à commuter séquen-
tiellement une ligne de mot sélectionnée, par l'intermédiaire du décodeur de rangée 4. La référence 15 désigne un sélecteur de groupe de lignes de bit qui est placé entre le réseau de cellules de mémoire 2 et le registre 5. Le sélecteur de
groupe de lignes de bit 15 comprend des éléments de commuta-
tion en un nombre égal au nombre de lignes de bit dans un groupe de lignes de bit (soit 128 dans le premier mode de réalisation préféré). Chaque élément de commutation comporte deux bornes commutées et une borne commune. La borne commune
est connectée à chaque étage de bit du registre 5 qui corres-
pond à l'élément de commutation de bit considéré du sélecteur de groupe de lignes de bit 15. L'une des bornes des éléments
de commutation est une borne prévue pour la sélection du pre-
mier groupe de lignes de bit 21, et l'autre borne des élé-
ments de commutation est une borne prévue pour sélectionner le second groupe de lignes de bit 22. La borne de commutation
qui sélectionne le second groupe de lignes de bit 22 est con-
nectée à la ligne de bit qui correspond à l'élément de commu-
tation considéré, dans le second groupe de lignes de bit 22.
Le sélecteur de groupe de lignes de bit 15 est com-
mandé au moyen d'un signal de report du compteur 14. Par exemple, lorsque le signal de report est égal à "0", tous les éléments de commutation sélectionnent le premier groupe de lignes de bit 21. Lorsque le signal de report est "1", tous les éléments de commutation sélectionnent le second groupe
de lignes de bit 22.
On décrira maintenant ci-après une opération de lecture de la mémoire vidéo, en se référant à la figure 4. On suppose que les lignes de mot sont sélectionnées séquentiellement à partir d'une première ligne de mot jusqu'à une dernière ligne de mot, conformément à un ordre du décodeur de rangée 4, qui décode les signaux de sortie du compteur 14,
qui compte les impulsions d'horloge de transfert.
Tous les signaux présents dans 256 cellules de mé-
moire qui sont sélectionnées par la première ligne de mot sont lus de façon entièrement simultanée, et des opérations de
réécriture sont effectuées pour les cellules de mémoire res-
pectives, au moyen de l'amplificateur de lecture. Le signal
de report qui est émis par le compteur 14 est "0". A ce mo-
ment, le sélecteur de groupe de lignes de bit 15 est dans
l'état de commutation (indiqué par la ligne continue) qui sé-
lectionne le premier groupe de lignes de bit 21 (indiqué par
une ligne continue).
Par conséquent, seuls les signaux présents sur les lignes de bit qui appartiennent au premier groupe de lignes
de bit 2 sont transférés vers le registre 5 par l'intermé-
diaire du sélecteur de groupe de lignes de bit 15.
A la réception de 128 bits de signaux qui sont transférés sous la forme parallèle par bit, le registre 5 est décalé séquentiellement et il présente les signaux en sortie, bit par bit, dans l'ordre indiqué cidessus. A l'achèvement des 128 bits de signaux, la ligne de mot qui est sélectionnée sur la base des impulsions d'horloge transférées à la suite est commutée de la première ligne de mot vers la seconde. Il y a ensuite répétition d'une opération identique à celle qui a lieu lorsque la première ligne de mot est sélectionnée. De
cette manière, au fur et à mesure que les impulsions d'horlo-
ge de transfert arrivent au registre 5, les lignes de mot né-
cessaires pour la lecture sont commutées séquentiellement, de
façon que les 256 lignes de mot soient complètement sélec-
tionnées. Ensuite, lorsque l'opération qui a lieu dans cet état est entièrement accomplie, l'opération se termine avec le premier groupe de lignes de bit 21 sélectionné au moyen du sélecteur de groupe de lignes de bit 15. La durée nécessaire pour l'accomplissement de l'opération avec le premier groupe de lignes de bit 21 sélectionné est d'environ 2,8 ms. Ceci correspond à la moitié de la durée nécessaire dans le cas de la mémoire vidéo classique qui est représentée sur la figure 1.
Ceci résulte du fait suivant: alors que le regis-
tre 5 dans la mémoire vidéo qui est représentée sur la figure 1 comprend 256 bits, le registre dans la mémoire vidéo qui est représentée sur la figure 4 ne comprend que 126 bits, et la durée nécessaire pour effectuer la conversion de la forme parallèle par bit à la forme série par bit peut être réduite
de moitié.
On décrira maintenant ci-après le fonctionnement avec le second groupe de lignes de bit 2 sélectionnéau moyen du sélecteur de groupe de lignes de bit 15 (dans la position
indiquée en pointillés).
A l'arrivée de la première impulsion d'horloge de transfert après la fin de l'opération avec la première ligne
de bit sélectionnée, le décodeur de rangée 4 commande la sé-
lection de la première ligne de bit. A ce moment, le signal de report que le compteur 14 émet vers le sélecteur de groupe de lignes de bit 15 est commuté de l'état binaire "0" vers l'état binaire "1". Ensuite, le sélecteur de groupe de lignes
de bit 15 est commuté vers l'état de commutation qui sélec-
tionne le second groupe de lignes de bit 22. Les 256 signaux de bit qui sont sélectionnés au moyen de la première ligne de bit sont simultanément lus et réécrits sur la ligne de bit correspondante. Les signaux présents sur des lignes de bit qui appartiennent au second groupe de lignes de bit 22, c'est-à-dire les signaux présents sur les lignes de bit allant de la 129-ième ligne de bit jusqu'à la 256-ième ligne de bit, sont transférés vers le registre 5 sous la forme parallèle par bit. Le registre 5 convertit les signaux en parallèle par bit en signaux en série par bit, et il émet les signaux en série par bit. Ensuite, les mêmes opérations sont effectuées avec
commutation des lignes de mot sélectionnées. Lorsque la 256-
ième ligne de mot est sélectionnée, la totalité de l'informa-
tion qui est enregistrée dans le réseau de cellule de mémoire
2 a été émise par le registre 5.
Comme on peut le voir d'après ce qui précède, la mémoire d'image sélectionne deux fois toutes les lignes de mot pendant une seule opération de lecture de la totalité du contenu des signaux qui sont enregistrés dans le réseau de
cellules de mémoire 2. Autrement dit, chaque cellule de mé-
moire 1 est régénérée deux fois, pendant la lecture de la to-
talité du contenu du réseau de cellules de mémoire 2. La pé-
riode de régénération est donc diminuée de moitié. Il en ré-
sulte que le temps de conservation de signal qui est néces-
saire pour chaque cellule de mémoire peut être réduit de moi-
tié. On peut ainsi atténuer une exigence difficile à satisfai-
re, concernant une caractéristique de rétention d'information
de chaque cellule de mémoire, et on peut améliorer le rende-
ment de fabrication de la mémoire vidéo à semiconducteurs.
Bien que dans le mode de réalisation préféré, le réseau de cellules de mémoire 2 soit divisé en deux de façon
à réduire au moins de moitié le temps de conservation de si-
gnal exigé, on peut par exemple réduire le temps de conserva-
tion de signal au quart de sa valeur si'on divise en quatre
la cellule de mémoire 2.
La figure 5 montre un schéma synoptique de la mé-
moire vidéo de type dynamique, dans un second mode de réali-
sation préféré.
Dans le second mode de réalisation préféré qui est représenté sur la figure 5, le réseau de cellules de mémoire 2 est divisé en quatre groupes de lignes de bit 21, 22, 23 et 24. Le sélecteur de groupe de lignes de bit 15 comprend un sélecteur de quart qui sélectionne un groupe de lignes de bit spécifié, par l'intermédiaire d'un signal de commande à deux bits. La référence 16 désigne des compteurs à deux bits qui sont destinés à compter le nombre de signaux de report
que fournit le compteur 14, et à produire les signaux de com-
mande à deux bits précités, pour commander le sélecteur de
groupe de lignes de bit 15. Sur la figure 5, les nombres en-
cerclés désignent des ordres d'accès à des données à 64 bits.
Dans une telle mémoire vidéo, chaque cellule de mé-
moire 1 est régénérée quatre fois pendant l'accès à la tota-
lité des cellules de mémoire. On peut réduire au quart le temps minimal de conservation de signal qui est nécessaire pour chaque cellule de mémoire. Le nombre de bits (capacité)
du registre 5 qui est destiné à effectuer la conversion pa-
rallèle-série, peut être réduit au quart, ce qui permet de
réduire l'aire qu'occupe le registre 15.
La figure 6 montre une modification du circuit de
mémoire dans le second mode de réalisation préféré.
Comme le montre la figure 6, on peut faire varier
l'ordre d'accès aux cellules de mémoire.
De façon plus détaillée, l'ordre d'accès à des don-
nées dans un bloc de 64 bits au cours d'un cycle de fonction-
nement pendant lequel un accès est effectué pour une cellule de mémoire, ne correspond pas nécessairement à un changement de position dans l'ordre, faisant passer de la première ligne
de mot à la seconde ligne de mot, ou faisant passer du pre-
mier groupe de lignes de bit au second groupe de lignes de bit. Comme l'indiquent les nombres encerclés, l'accès peut
* être effectué dans un ordre aléatoire. Il faut cependant no-
ter que, dans ce cas, le groupe de lignes de bit à sélection-
ner est toujours commuté seulement à l'achèvement de l'opéra-
tion d'accès dans un ordre prédéterminé pour toutes les li-
gnes de mot, dans un état dans lequel un groupe de lignes de
bit est sélectionné.
La figure 7 montre un schéma synoptique de la mé-
moire vidéo dans un troisième mode de réalisation préféré de l'invention. Sur la figure 7, la référence 6 désigne la mémoire
vidéo, la référence 5i désigne un registre d'entrée, la ré-
férence 5o désigne un registre de sortie, la référence 4 dé-
signe un décodeur d'adresse, la référence 7 désigne un cir-
cuit de commande, la référence 8 désigne un réseau de bascu-
les, la référence 9 désigne une section de commande, les sym-
boles DL1 à DLn désignent des circuits de retard destinés à retarder de durées prédéterminées les signaux de commande respectifs qui sont appliqués au réseau de bascules 8, par rapport aux impulsions d'horloge de référence. Ces circuits
de retard sont connectés entre les bornes d'entrée de si-
gnaux de commande T1 à Tnet le réseau de bascules 8. Ces retards sDnt introduits pour satisfaire les spécifications de temps d'établissement et de temps de maintien, et dans le réseau de bascules 8, chaque signal de commande est mémorisé
sans erreur au moyen des impulsions d'horloge de référence.
On note que T désigne une borne d'entrée d'impul-
c sions d'horloge de référence qui est destinée à recevoir les
impulsions d'horloge de référence.
La référence 10 désigne la mémoire vidéo. La réfé-
rence 10 désigne une unité de commande destinée à commander de façon externe la mémoire vidéo 6. La référence 11 désigne
un oscillateur à quartz, la référence 12 désigne l'oscilla-
teur à quartz de base, la référence 13 désigne le générateur d'impulsions d'horloge qui produit les impulsions d'horloge
de référence, et les symboles LG1 à LGn désignent des cir-
cuits logiques qui sont destinés à produire les signaux de commande nécessaires pour obtenir divers effets vidéo, tels que des arrêts sur image ou des effacements, à partir des
impulsions d'horloge de référence, par les opérations logi-
ques qu'accomplissent ces circuits. Les signaux de commande respectifs que fournissent les circuits logiques LG1 à LGn, et les impulsions d'horloge de référence qui sont émises par le générateur d'impulsions d'horloge deréférence 13, sont appliqués aux bornes d'entrée de signaux de commande T1 à T de la mémoire vidéo 6, et à la borne d'entrée d'impulsions
d'horloge de référence Tc.
La figure 8 montre un diagramme séquentiel de si-
gnaux destiné à l'explication de la relation entre les im-
pulsions d'horloge de référence et les signaux de commande.
Sur la figure 8, les références (A), (B) et (C)
désignent des formes d'onde des impulsions d'horloge de réfé-
rence, et de deux signaux de commande que produit l'unité de
commande 10.
Sur la figure 8, les références (D), (E) et (F) désignent les impulsions d'horloge de référence et l'un des signaux de commande (représenté en (B)) et l'autre signal de
commande (représenté en (C)), dans le réseau de bascules 8.
Comme il est représenté aux lignes (A) à (C) de la figure 8, les signaux de commande que l'unité de commande 10
applique à la mémoire vidéo 6 sont synchronisés avec les im-
pulsions d'horloge de référence, et le temps de maintien est pratiquement réduit à zéro. Autrement dit, dans l'unité de commande 10, chaque signal de commande peut être produit au moyen de circuits logiques qui accomplissent des opérations
logiques conformément aux effets vidéo désirés, et les si-
gnaux de commande peuvent ne pas être retardés. De tels re-
tards sont produits au moyen des circuits de retard DL res-
pectifs dans la mémoire 6.
Comme le montrent les lignes (E) et (F) de la fi-
gure 8,-chaque signal de commande est retardé dans la mémoire
6 d'une durée qu'on désigne par delta Tsig. Delta Tclk dési-
gne une durée de retard qui est produite lorsque chaque si-
gnal de commande est appliqué à la mémoire 6, et qui contri-
bue ensuite à la mémorisation dans le réseau de bascules 8.
Delta Thin désigne le temps de maintien du signal de commande qui est nécessaire pour mémoriser le signal de commande dans
le réseau de bascules 8, en utilisant le signal de référence.
La relation suivante doit être établie entre les durées de
retard respectives.
Delta Tsig delta Tclk + delta Thin Un retard supérieur à delta Thin est nécessaire
pour chaque signal de commande. Cependant, du fait que l'im-
pulsion d'horloge de référence elle-même est retardée de delta Tclk avant de contribuer à la mémorisation, un retard au moins égal à delta Tclk + delta Thin doit être établi pour chaque signal de commande dans la mémoire. Chaque circuit de retard DL qui est incorporé dans la mémoire vidéo 6 remplit
la fonction décrite ci-dessus.
De la manière qu'on vient de décrire, du fait qu'un concepteur de système n'a pas besoin d'établir le temps de maintien entre les impulsions d'horloge de référence et les signaux de commande, la conception de l'unité de commande se trouve facilitée, sans avoir à prendre en considération les performances de la mémoire vidéo à utiliser. On peut donc réduire le coût de conception. On peut en outre raccourcir un intervalle de temps allant du développement de mémoires vidéo jusqu'à la fabrication en grande quantité et à la vente
de produits développés utilisant ces mémoires vidéo.
Il va de soi que de nombreuses modifications peu-
vent être apportées au dispositif et au procédé décrits et
représentés:sans sortir du cadre de l'invention.
Claims (6)
1. Mémoire de type dynamique, caractérisée en ce qu'elle comprend: (a) un réseau de mémoire (2) qui comprend un ensemble de cellules de mémoire (1); (b) un ensemble de lignes de bit; (c) un ensemble de groupes de lignes de bit (21, 22) obtenus par division de l'ensemble de lignes de bit; (d) un ensemble de lignes de mot; (e) un décodeur (4) destiné à sélectionner les lignes de mot; (f) un registre (5) ayant un nombre de bits qui est égal au nombre des lignes de bit de l'un des groupes de l'ensemble de groupes de ligne de bit
(21, 22), qui est destiné à effectuer l'une au moins des con-
versions comprenant la conversion en parallèle par bit et la conversion en série par bit; et (g) un sélecteur de groupe de lignes de bit (15), intercalé entre le réseau de cellules de mémoire (2) et le registre (5), pour transférer un signal entre chaque ligne de bit du groupe sélectionné parmi les groupes de ligne de bit (21, 22) et chaque bit du registre
(5), le sélecteur de groupe de lignes de bit commutant sé-
quentiellement le groupe sélectionné parmi les groupes de lignes de bit chaque fois que l'une des lignes de mot est sélectionnée, et l'opération de régénération étant effectuée
pour toutes les lignes de mot.
2. Mémoire de type dynamique selon la revendication
1, caractérisée en ce qu'elle comprend en outre un amplifica-
teur de lecture (3) qui est connecté à l'ensemble des lignes
de bit.
3. Mémoire de type dynamique selon la revendication
2, caractérisée en ce que les données présentes dans les cel-
lules de mémoire (1) de l'un des groupes de lignes de bit (21, 22) sont émises vers le registre (5) par l'intermédiaire du sélecteur de groupe de lignes de bit (15), et les données présentes dans les cellules de mémoire de l'autre groupe de lignes de bit sont régénérées au moyen de l'amplificateur de
lecture (3).
4. Structure de mémoire, caractérisée en ce qu'elle comprend: (a) une borne d'entrée d'impulsions d'horloge de référence (Tc); (b) une partie principale de mémoire (2) qui
fonctionne sous la dépendance des impulsions d'horloge de ré-
férence; (c) des bornes d'entrée de signal de commande (T1-
Tn), recevant un signal de commande qui est produit sur la base des impulsions d'horloge de référence; (d) un circuit
de commande (7) qui est destiné à commander la partie princi-
pale de mémoire sous la dépendance du signal de commande et des impulsions d'horloge de référence; et (e) un circuit de retard (DLi-DLn) qui est intercalé entre les bornes d'entrée de signal de commande (T1-Tn) et le circuit de commande (7),
pour produire un retard pour le signal de commande, par rap-
port aux impulsions d'horloge de référence.
5. Structure de mémoire selon la revendication 4, caractérisée en ce que le circuit de commande (7) comprend
des moyens de mémorisation à bascules (8) destinés à mémori-
ser le signal de commande sous la dépendance des impulsions
d'horloge de référence.
6. Structure de mémoire selon la revendication 5,
caractérisé en ce que la durée de retard que produit le cir-
cuit de retard (DL -DLn) est fixée de façon à être supérieure à une durée correspondant à la somme de la durée de retard
des impulsions d'horloge de référence dans la partie princi-
pale de mémoire (2) et d'un temps de maintien qui est exigé
pour le réseau de bascules des moyens de mémorisation à bas-
cules (8).
Applications Claiming Priority (2)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |