FR2722355A1 - Circuit de communication - Google Patents
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Abstract
Un circuit intégré comporte une unité centrale de traitement pour réaliser un traitement prédéterminé et un circuit de communication pour réaliser une communication de données entre celle-ci et l'extérieur du circuit intégré. Le circuit de communication inclut une unité de réception de données (6) pour recevoir des éléments de données à partir d'un signal reçu à un instant conformément à un signal de cadencement donné et également une unité pour différer dans le temps pour produire un instant différé auquel l'unité de réception de données (6) reçoit les plusieurs éléments de données à partir du signal reçu, et en outre une unité de sélection (9, 8) pour sélectionner si oui ou non l'unité pour différer dans le temps est utilisée et une autre unité de sélection pour sélectionner le signal de cadencement donné est appliqué depuis l'extérieur du circuit intégré ou est appliqué par un circuit de génération d'impulsion interne prévu dans le circuit intégré.
Description
La présente invention concerne un circuit de communication permettant de réaliser un transfert de données entre des unités centrales de traitement (CPU) telles que des micro-ordinateurs et entre une CPU et une unité d'entrée/sortie (I/O). L'unité I/O telle que celle qui inclut un registre à décalage est utilisée pour convertir un signal se présentant sous la forme données parallèles en un signal se présentant sous la forme données série et vice versa. Un tel circuit de communication convient pour une utilisation dans un appareil de formation d'image tel qu'un duplicateur. La présente invention concerne en particulier un circuit de communication inclus dans un circuit intégré (IC) d'une telle CPU.
Récemment, un appareil de formation d'image tel qu'un duplicateur a été muni de multiples fonctions. Ainsi, une CPU utilisée en tant qu'lC de l'appareil de formation d'image se voit demander de commander de nombreuses fonctions. En tant que résultat, il est nécessaire de prévoir de nombreuses unités de faisceau de fils sur l'IC de la CPU. Cependant, la fourniture de nombreuses unités de faisceau de fils dans l'IC de la CPU peut dégrader la performance de traitement de données de la CPU. Par exemple, en tant que résultat de l'augmentation des unités de faisceau de fils de l'IC de la CPU, le nombre de fils électriques connectés à l'IC de la CPU est augmenté et par conséquent, I'aire d'une carte de circuit imprimé comprenant l'IC de la CPU doit être augmentée. II résulte de cela que des problèmes concernant des bruits électriques se posent.
Afin d'éliminer ces problèmes, l'lC de la CPU est divisé en une pluralité d'lC de CPU qui sont distribués en divers emplacements appropriés dans l'appareil. Un transfert de données entre chacun des IC des CPU et l'une respective des unités I/O est réalisé en tant que communication de données série. L'unité I/O est utilisée entre une CPU et des dispositifs terminaux tels que des commutateurs de fonctionnement, des dispositifs d'affichage etc... pour transférer des données de spécification depuis les commutateurs jusqu'à l'IC de la CPU et des données d'affichage depuis l'IC de la CPU sur les dispositifs d'affichage. En tant que résultat, il est possible de diminuer le nombre d'unités de faisceau de fils à prévoir dans chacun des IC de la CPU.
Dans un tel appareil de formation d'image, il est nécessaire de réaliser un transfert de données entre les IC des
CPU et également entre chaque IC de la CPU et l'une respective des unités I/O. Afin d'obtenir un degré élevé de précision lors d'opérations de transfert de données, il est nécessaire de réaliser de façon simple ces opérations de transfert de données sans utiliser de quelconques circuits spéciaux insérés entre les
IC des CPU ainsi qu'entre chaque IC de la CPU et l'une pertinente des unités I/O.
CPU et également entre chaque IC de la CPU et l'une respective des unités I/O. Afin d'obtenir un degré élevé de précision lors d'opérations de transfert de données, il est nécessaire de réaliser de façon simple ces opérations de transfert de données sans utiliser de quelconques circuits spéciaux insérés entre les
IC des CPU ainsi qu'entre chaque IC de la CPU et l'une pertinente des unités I/O.
Cependant, dans les circuits de communication pour des appareils de formation d'image de l'art antérieur, par comparaison avec le cas où un transfert de données est réalisé entre des IC des CPU, de nombreuses conditions doivent être satisfaites pour permettre la réalisation d'opérations de transfert de données entre un IC d'une CPU et une unité I/O. Dans l'alternative, il est nécessaire d'insérer un circuit spécial entre un IC d'une CPU et une unité I/O pour permettre la réalisation d'opérations de transfert de données entre un IC d'une CPU et une unité I/O. Par exemple, lorsqu'un transfert de données est réalisé entre des IC de CPU en utilisant un signal d'horloge série
SCK, des données émises en sortie depuis un IC d'une CPU sont obtenues pour chaque front décroissant des impulsions d'horloge du signal d'horloge SCK tandis qu'une entrée de données par l'autre IC de la CPU est réalisée pour chaque front croissant des impulsions d'horloge du signal d'horloge SCK. Par conséquent, des données émises en sortie lors d'un front décroissant des impulsions d'horloge du signal d'horloge depuis l'IC de la CPU sont entrées par l'autre IC de la CPU lors du front croissant suivant des impulsions d'horloge du signal d'horloge.
SCK, des données émises en sortie depuis un IC d'une CPU sont obtenues pour chaque front décroissant des impulsions d'horloge du signal d'horloge SCK tandis qu'une entrée de données par l'autre IC de la CPU est réalisée pour chaque front croissant des impulsions d'horloge du signal d'horloge SCK. Par conséquent, des données émises en sortie lors d'un front décroissant des impulsions d'horloge du signal d'horloge depuis l'IC de la CPU sont entrées par l'autre IC de la CPU lors du front croissant suivant des impulsions d'horloge du signal d'horloge.
Cependant, lorsqu'un transfert de données est réalisé entre un IC d'une CPU et une unité I/O, certains types d'unités
I/O émettent en sortie des données pour chaque front croissant des impulsions d'horloge du signal d'horloge série SCK. Ainsi, dans certains cas, une unité I/O émet en sortie des données pour chaque front croissant des impulsions d'horloge du signal d'horloge série SCK et un IC d'une CPU entre les données également lors du front croissant des impulsions d'horloge du signal d'horloge série SCK, comme mentionné ci-avant. II est difficile d'assurer que les données émises en sortie lors du front des impulsions d'horloge du signal d'horloge série SCK par l'unité
I/O sont entrées de façon précisé au même moment par l'IC de la
CPU. De fait, il peut y avoir un retard temporel dû à un courant électrique qui circule dans un circuit entre l'instant où les données sont émises en sortie depuis l'unité I/O et l'instant où les données émises en sortie atteignent l'IC de la CPU. Afin d'assurer que des données émises en sortie par un composant sont entrées par un autre composant, il est nécessaire de faire en sorte que l'instant d'entrée où le composant de réception entre les données diffère de l'instant de sortie où le composant de sortie émet en sortie les données.
I/O émettent en sortie des données pour chaque front croissant des impulsions d'horloge du signal d'horloge série SCK. Ainsi, dans certains cas, une unité I/O émet en sortie des données pour chaque front croissant des impulsions d'horloge du signal d'horloge série SCK et un IC d'une CPU entre les données également lors du front croissant des impulsions d'horloge du signal d'horloge série SCK, comme mentionné ci-avant. II est difficile d'assurer que les données émises en sortie lors du front des impulsions d'horloge du signal d'horloge série SCK par l'unité
I/O sont entrées de façon précisé au même moment par l'IC de la
CPU. De fait, il peut y avoir un retard temporel dû à un courant électrique qui circule dans un circuit entre l'instant où les données sont émises en sortie depuis l'unité I/O et l'instant où les données émises en sortie atteignent l'IC de la CPU. Afin d'assurer que des données émises en sortie par un composant sont entrées par un autre composant, il est nécessaire de faire en sorte que l'instant d'entrée où le composant de réception entre les données diffère de l'instant de sortie où le composant de sortie émet en sortie les données.
Afin de faire en sorte que le cadencement d'entrée diffère de l'instant de sortie lorsque des données sont transférées entre une unité I/O qui émet en sortie des données lors de chaque front croissant des impulsions d'horloge et un IC d'une CPU qui entre les données lors du front croissant des impulsions d'horloge, il est nécessaire de prévoir un circuit spécial de manière à assurer une différence temporelle finie entre le cadencement d'entrée d'lC de CPU réel et le cadencement de sortie d'unité I/O réel.
Au lieu de prévoir un tel circuit spécial, il est possible de réaliser un transfert de données sans utiliser des unités I/O.
C'est-à-dire qu'un transfert de données entre un IC d'une CPU et des dispositifs terminaux tels que des commutateurs d'opération, des dispositifs d'affichage etc.. pour transférer des données de spécification depuis les commutateurs sur l'IC de la
CPU et pour afficher des données provenant de l'IC de la CPU sur les dispositif d'affichage est réalisé en utilisant des signaux sous forme de données parallèles. Cependant, si un transfert de données est réalisé sous la forme données parallèles, de nombreuses unités de faisceau de fils doivent nécessairement être prévues et par conséquent, la précision des opérations de transfert de données peut être dégradée. Selon une variante, il est également possible de tirer un bus de données depuis un IC d'une CPU. Le bus de données est ensuite connecté à un dilatateur
I/O pour convertir un signal sous forme de données parallèles en un signal sous forme série. Cependant, selon ce procédé, il est possible qu'un bruit électrique puisse être introduit dans le bus de données.
CPU et pour afficher des données provenant de l'IC de la CPU sur les dispositif d'affichage est réalisé en utilisant des signaux sous forme de données parallèles. Cependant, si un transfert de données est réalisé sous la forme données parallèles, de nombreuses unités de faisceau de fils doivent nécessairement être prévues et par conséquent, la précision des opérations de transfert de données peut être dégradée. Selon une variante, il est également possible de tirer un bus de données depuis un IC d'une CPU. Le bus de données est ensuite connecté à un dilatateur
I/O pour convertir un signal sous forme de données parallèles en un signal sous forme série. Cependant, selon ce procédé, il est possible qu'un bruit électrique puisse être introduit dans le bus de données.
Un objet de la présente invention consiste à proposer un circuit de communication dans un IC d'une CPU pour permettre la réalisation simple d'opérations de transfert de données sans l'utilisation de quelconques circuits spéciaux insérés entre les
IC des CPU ainsi qu'entre l'IC de la CPU et l'une pertinente des unités I/O. Ainsi, un degré de précision élevé peut être obtenu lors des opérations de transfert de données.
IC des CPU ainsi qu'entre l'IC de la CPU et l'une pertinente des unités I/O. Ainsi, un degré de précision élevé peut être obtenu lors des opérations de transfert de données.
Afin d'atteindre cet objet de la présente invention, le circuit de communication inclut un moyen pour différer dans le temps pour produire un temps différé auquel un moyen de réception de données reçoit une pluralité d'éléments de données à partir d'un signal reçu par rapport à un cadencement conformément à un signal de cadencement donné. En tant que résultat, si les éléments de données sont transférés depuis une unité I/O à des instants conformément au signal de cadencement donné, les instants du signal de cadencement donné sont retardés par le moyen pour différer dans le temps. Ensuite, les instants ainsi retardés sont utilisés pour que le moyen de réception de données tel qu'un registre à décalage reçoive les éléments de données à partir des données reçues. En tant que résultat de ce retard temporel, il est possible que le moyen de réception de données reçoive chaque élément des plusieurs éléments de données à partir du signal reçu après que l'élément de données supporté par un signal reçu a atteint le moyen de saisie de données.
Le signal reçu supporte les plusieurs éléments de données d'une manière selon laquelle les plusieurs éléments de données sont successivement supportés et chaque élément des plusieurs éléments de données est maintenu pendant une période temporelle prédéterminée. Par conséquent, aussi longtemps que la période temporelle pour laquelle le moyen pour différer dans le temps retarde l'instant de réception de données se situe dans la période temporelle prédéterminée pour laquelle chaque élément de données est maintenu, le moyen de réception de données reçoit l'élément de données à partir des données reçues.
Plus spécifiquement, le signal de cadencement donné comprend un signal d'horloge constitué par des impulsions d'horloge série. La période temporelle prédéterminée mentionnée ci-avant pour laquelle chaque élément des plusieurs éléments de données est maintenu est une durée entre deux mêmes types adjacents de fronts des impulsions d'horloge série. Le même type de front est constitué par soit des fronts croissants soit des fronts décroissants. Le moyen de réception de données reçoit chaque élément des plusieurs éléments de données à partir du signal reçu pour un même type de front, c'est-à-dire soit un front croissant soit un front décroissant, des impulsions d'horloge série. Le moyen pour différer dans le temps comprend un inverseur pour réaliser une inversion entre un niveau haut et un niveau bas du signal d'horloge. En tant que résultat de l'inversion du signal d'horloge, une durée pour chaque front croissant et une durée pour chaque front décroissant sont inversées l'une par rapport à l'autre dans le signal d'horloge.
Ainsi, I'instant auquel le moyen de réception de données reçoit un élément de donnée à partir du signal reçu est retardé jusqu'au front suivant des impulsions d'horloge série.
Plus spécifiquement, si l'unité I/O transfère les plusieurs éléments de données pour chaque front croissant des impulsions d'horloge série, chaque élément des plusieurs éléments de données est maintenu pendant la période temporelle prédéterminée entre deux fronts croissants adjacents des impulsions d'horloge série. En tant que résultat de l'action de l'inverseur qui inverse le signal de cadencement donné, I'instant de chaque front croissant des impulsions d'horloge série retardé résultant d'une inversion de l'impulsion d'horloge série originale est un instant de chaque front décroissant des impulsions d'horloge série originales. C'est-à-dire que l'instant de chaque front croissant de l'impulsion d'horloge série retardé résultant d'une inversion de l'impulsion d'horloge série originale est sensiblement retardé par rapport à un instant de chaque front croissant des impulsions d'horloge série originales pour une période temporelle entre un front croissant et le front décroissant suivant des impulsions d'horloge série originales. Le moyen de réception de données reçoit alors des données lors de chaque front croissant des impulsions d'horloge série retardées.
Du fait qu'un front croissant des impulsions d'horloge série retardées est présent au milieu de chaque jeu de deux fronts croissants adjacents des impulsions d'horloge série originales, le moyen de réception de données reçoit chaque élément de données à partir du signal de réception au milieu de la période temporelle prédéterminée pour laquelle l'élément de données est maintenu.
Selon une variante, le moyen pour différer dans le temps peut comprendre un moyen de retardement de signal pour retarder d'un temps de retard prédéterminé le signal reçu. La période temporelle prédéterminée comprend une période temporelle entre un front croissant et le front décroissant suivant des impulsions d'horloge série ou entre un front décroissant et le front croissant suivant des impulsions d'horloge série. C'est-à-dire que le moyen pour différer dans le temps retarde le signal de réception d'une période temporelle entre soit un front croissant et le front décroissant suivant soit un front décroissant et le front croissant suivant des impulsions d'horloge série.
Par conséquent, si l'unité I/O transfère les plusieurs éléments de données pour chaque front du même type de front, c'est-à-dire soit chaque front croissant soit chaque front décroissant des impulsions d'horloge série, chaque élément des plusieurs éléments de données est maintenu pendant la période temporelle prédéterminée entre deux fronts adjacents du même type de front des impulsions d'horloge série. Le signal porteur des plusieurs éléments de données est ensuite retardé, par le moyen pour différer dans le temps, de la période temporelle entre deux fronts adjacents des impulsions d'horloge série. Les deux fronts adjacents de chaque jeu de fronts des impulsions d'horloge série sont de types de fronts différents, c'est-à-dire un front croissant et un front décroissant. En tant que résultat, bien que le moyen de réception de données reçoive des données pour chaque front du même type de front mentionné ci-avant des impulsions d'horloge série, après que le moyen pour différer dans le temps a retardé le signal reçu, le moyen de réception de données reçoit chaque élément de données à partir du signal de réception au milieu de la période temporelle prédéterminée pour laquelle l'élément de données est maintenu.
C'est-à-dire que si l'unité I/O transfère les plusieurs éléments de données pour chaque front croissant des impulsions d'horloge série, chaque élément des plusieurs éléments de données est maintenu pendant la période temporelle prédéterminée entre deux fronts croissants adjacents des impulsions d'horloge série. Le signal porteur des plusieurs éléments de données est ensuite retardé par le moyen pour différer dans le temps de la période temporelle entre deux fronts adjacents des impulsions d'horloge série. En tant que résultat, chaque élément des plusieurs éléments de données est maintenu pendant la période temporelle prédéterminée entre deux fronts décroissants adjacents des impulsions d'horloge série. Le moyen de réception de données reçoit ensuite des données pour chaque front croissant des impulsions d'horloge série. Du fait qu'un front croissant est présent au milieu entre chaque jeu de deux fronts décroissants adjacents, le moyen de réception de données reçoit chaque élément de données à partir du signal de réception au milieu de la période temporelle prédéterminée pour laquelle l'élément de données est maintenu.
Le circuit de communication peut comprendre un moyen de placement de données pour placer plusieurs éléments de données sur un signal de transmission à un instant conforme à soit le signal de cadencement donné soit un autre signal de cadencement donné. Ainsi, il est possible de transférer des données en plus de la réception des données.
En outre, le circuit de communication peut comprendre en outre un moyen de sélection pour sélectionner si oui ou non le moyen pour différer dans le temps est utilisé. Si une communication de données est réalisée entre des IC incluant des
CPU, un instant auquel chaque élément de données est transféré depuis un IC et un instant auquel le même élément de données est reçu par l'autre IC sont différents l'un de l'autre. Par conséquent, il est nécessaire d'utiliser ce moyen pour différer dans le temps.
CPU, un instant auquel chaque élément de données est transféré depuis un IC et un instant auquel le même élément de données est reçu par l'autre IC sont différents l'un de l'autre. Par conséquent, il est nécessaire d'utiliser ce moyen pour différer dans le temps.
Un autre aspect de la présente invention est constitué par un circuit intégré comprenant
une unité centrale de traitement qui réalise un traitement prédéterminé
un circuit de communication qui réalise une communication de données entre l'unité centrale de traitement et l'extérieur du circuit intégré
le circuit de communication comprenant:
un moyen de réception de données pour recevoir des éléments de données à partir d'un signal reçu à un instant conformément à un signal de cadencement donné ; et
un moyen pour différer dans le temps pour produire un instant différé auquel ledit moyen de réception de données reçoit lesdits éléments de données à partir dudit signal reçu.
une unité centrale de traitement qui réalise un traitement prédéterminé
un circuit de communication qui réalise une communication de données entre l'unité centrale de traitement et l'extérieur du circuit intégré
le circuit de communication comprenant:
un moyen de réception de données pour recevoir des éléments de données à partir d'un signal reçu à un instant conformément à un signal de cadencement donné ; et
un moyen pour différer dans le temps pour produire un instant différé auquel ledit moyen de réception de données reçoit lesdits éléments de données à partir dudit signal reçu.
Du fait de la fourniture du moyen pour différer dans le temps dans le circuit intégré, il n'est pas nécessaire d'insérer un quelconque circuit spécial entre le circuit intégré et l'unité I/O afin de réaliser une communication de données entre eux.
Le circuit de communication peut comprendre en outre un moyen de sélection pour sélectionner si oui ou non le moyen pour différer dans le temps est utilisé et un autre moyen de sélection pour sélectionner si oui ou non le signal de cadencement donné est appliqué depuis l'extérieur du circuit intégré ou est appliqué par un circuit de génération d'impulsion interne prévu dans le circuit intégré. Ainsi, si des données sont transférées entre deux circuits intégrés similaires comme mentionné ci-avant, un instant auquel chaque élément de données est transféré depuis un IC et un cadencement auquel le même élément de données est reçu pour l'autre IC sont différents l'un de l'autre.
En outre, il est choisi dans un premier circuit intégré que le signal de cadencement donné est appliqué par le circuit de génération d'impulsion interne prévu en son sein et il est choisi dans le second circuit intégré que le signal de cadencement donné est appliqué depuis son extérieur. Par conséquent, le même signal de cadencement donné est utilisé dans les deux circuits intégrés en tant que résultat du fait que le premier circuit intégré applique le signal donné au second circuit intégré.
D'autres objets et d'autres caractéristiques de la présente invention apparaîtront de façon plus évidente à la lumière de la description détaillée qui suit que l'on lira en relation avec les dessins annexés parmi lesquels
la figure 1 représente un schéma de circuit partiel d'un IC incluant un circuit de communication selon un premier mode de réalisation de la présente invention
les figures 2A, 2B et 2D représentent des diagrammes temporels d'une opération de transfert de données du circuit de communication représenté sur la figure 1;
la figure 2C représente l'état d'un registre à décalage contenu dans le circuit de communication représenté sur la figure 1;
les figures 3A, 3B, 3C et 3D représentent des diagrammes temporels d'une opération de réception de données du circuit de communication représenté sur la figure 1;
la figure 3E représente l'état d'un registre à décalage 6 contenu dans le circuit de communication représenté sur la figure 1;
la figure 4 représente une connexion filaire entre deux IC dont chacun peut être un IC incluant le circuit de communication selon l'un quelconque des premier et second modes de réalisation de la présente invention
la figure 5 représente un schéma de circuit d'une unité I/O de l'art antérieur et représente une connexion filaire entre l'unité I/O et un IC, qui inclut le circuit de communication selon l'un quelconque des premier et second modes de réalisation de la présente invention
la figure 6 représente un schéma de circuit partiel d'un IC incluant un circuit de communication selon le second mode de réalisation de la présente invention
les figures 7A, 7B, 7C et 7D représentent des diagrammes temporels d'une opération de réception de données du circuit de communication représenté sur la figure 6;
la figure 7E représente l'état d'un registre à décalage contenu dans le circuit de communication représenté sur la figure 6;
la figure 8 représente un schéma de circuit partiel d'un IC incluant un circuit de communication selon un troisième mode de réalisation de la présente invention
la figure 9 représente une connexion filaire entre deux IC dont chacun inclut le circuit de communication selon le troisième mode de réalisation de la présente invention; et
la figure 10 représente un schéma de circuit d'une unité
I/O de l'art antérieur et représente une connexion filaire entre l'unité I/O et un IC, qui inclut le circuit de communication selon le troisième mode de réalisation de la présente invention.
la figure 1 représente un schéma de circuit partiel d'un IC incluant un circuit de communication selon un premier mode de réalisation de la présente invention
les figures 2A, 2B et 2D représentent des diagrammes temporels d'une opération de transfert de données du circuit de communication représenté sur la figure 1;
la figure 2C représente l'état d'un registre à décalage contenu dans le circuit de communication représenté sur la figure 1;
les figures 3A, 3B, 3C et 3D représentent des diagrammes temporels d'une opération de réception de données du circuit de communication représenté sur la figure 1;
la figure 3E représente l'état d'un registre à décalage 6 contenu dans le circuit de communication représenté sur la figure 1;
la figure 4 représente une connexion filaire entre deux IC dont chacun peut être un IC incluant le circuit de communication selon l'un quelconque des premier et second modes de réalisation de la présente invention
la figure 5 représente un schéma de circuit d'une unité I/O de l'art antérieur et représente une connexion filaire entre l'unité I/O et un IC, qui inclut le circuit de communication selon l'un quelconque des premier et second modes de réalisation de la présente invention
la figure 6 représente un schéma de circuit partiel d'un IC incluant un circuit de communication selon le second mode de réalisation de la présente invention
les figures 7A, 7B, 7C et 7D représentent des diagrammes temporels d'une opération de réception de données du circuit de communication représenté sur la figure 6;
la figure 7E représente l'état d'un registre à décalage contenu dans le circuit de communication représenté sur la figure 6;
la figure 8 représente un schéma de circuit partiel d'un IC incluant un circuit de communication selon un troisième mode de réalisation de la présente invention
la figure 9 représente une connexion filaire entre deux IC dont chacun inclut le circuit de communication selon le troisième mode de réalisation de la présente invention; et
la figure 10 représente un schéma de circuit d'une unité
I/O de l'art antérieur et représente une connexion filaire entre l'unité I/O et un IC, qui inclut le circuit de communication selon le troisième mode de réalisation de la présente invention.
Par report aux figures 1, 2, 3, 4 et 5, un circuit de communication selon un premier mode de réalisation de la présente invention est maintenant décrit. Le circuit de communication selon le premier mode de réalisation de la présente invention est inclus dans un IC 100 contenu dans une
CPU. La CPU est par exemple utilisée pour commander un traitement de données dans un appareil de formation d'image tel qu'un duplicateur, d'une façon bien connue. Le circuit de communication inclut un registre à décalage 4 du type entrée parallèle sortie série qui est connecté à un bus de données interne 1 de la CPU. Un signal de chargement de données LD pour une transmission de données et un signal d'horloge série SCK1 sont entrés sur le registre à décalage 4. Le signal d'horloge série
SCK1 est généré par un circuit de génération d'impulsion (non représenté sur la figure) en réponse à des instructions de transmission émises en sortie par la CPU dans l'IC 100. Une bascule bistable 5 est également incluse dans le circuit de communication et elle est connectée à une borne Q du registre à décalage 4, comme représenté sur la figure. La bascule bistable 5 émet en sortie un signal de transmission série TXD sous la forme données série via sa borne Q.
CPU. La CPU est par exemple utilisée pour commander un traitement de données dans un appareil de formation d'image tel qu'un duplicateur, d'une façon bien connue. Le circuit de communication inclut un registre à décalage 4 du type entrée parallèle sortie série qui est connecté à un bus de données interne 1 de la CPU. Un signal de chargement de données LD pour une transmission de données et un signal d'horloge série SCK1 sont entrés sur le registre à décalage 4. Le signal d'horloge série
SCK1 est généré par un circuit de génération d'impulsion (non représenté sur la figure) en réponse à des instructions de transmission émises en sortie par la CPU dans l'IC 100. Une bascule bistable 5 est également incluse dans le circuit de communication et elle est connectée à une borne Q du registre à décalage 4, comme représenté sur la figure. La bascule bistable 5 émet en sortie un signal de transmission série TXD sous la forme données série via sa borne Q.
En outre, le circuit de communication inclut un registre à décalage 6 du type entrée parallèle sortie série et il est connecté au bus de données interne mentionné ci-avant 1 de la
CPU. Un signal de réception série sous forme de données série
RXD et un signal d'horloge série SCK3 sont entrés sur le registre à décalage 6. Le signal d'horloge série SCK3 est émis en sortie sélectivement par un sélecteur de données 8 inclus dans le circuit de communication. Un signal d'horloge série SCK2 et un signal d'horloge inversé sont entrés sur le sélecteur de données 8. Le signal d'horloge inversé est obtenu en inversant le signal
SCK2 par l'intermédiaire d'un inverseur I. Le sélecteur de données 8 sélectionne un signal approprié pris parmi le signal d'horloge série SCK2 et le signal d'horloge inversé. Le signal est émis en sortie en tant qu'horloge série SCK3 depuis le sélecteur de données 8.
CPU. Un signal de réception série sous forme de données série
RXD et un signal d'horloge série SCK3 sont entrés sur le registre à décalage 6. Le signal d'horloge série SCK3 est émis en sortie sélectivement par un sélecteur de données 8 inclus dans le circuit de communication. Un signal d'horloge série SCK2 et un signal d'horloge inversé sont entrés sur le sélecteur de données 8. Le signal d'horloge inversé est obtenu en inversant le signal
SCK2 par l'intermédiaire d'un inverseur I. Le sélecteur de données 8 sélectionne un signal approprié pris parmi le signal d'horloge série SCK2 et le signal d'horloge inversé. Le signal est émis en sortie en tant qu'horloge série SCK3 depuis le sélecteur de données 8.
Une borne de sortie d'un registre d'établissement 9 est connectée à une borne S du sélecteur de données 8. Le registre d'établissement 9 est connecté au bus de données mentionné ci-avant 1. Un signal d'écriture WR est également entré sur le registre d'établissement 9. Le signal d'écriture WR est un signal de commande. Les données présentes dans le bus de données interne 1 sont écrites dans le registre d'établissement 9 sous la commande du signal d'écriture WR.
Par report aux figures 2A, 2B, 2C et 2D, une opération de transmission de données du circuit de communication décrit ci-avant est maintenant décrite. Les données sont transférées depuis la CPU 1 dans l'IC 100 jusqu'à une autre CPU ou une unité
I/O, la CPU dans l'IC 100 appliquant des données D7, D6, D5, D4,
D3, D2, D1 et Do (ci-après appelées données D7-Do) à transférer.
I/O, la CPU dans l'IC 100 appliquant des données D7, D6, D5, D4,
D3, D2, D1 et Do (ci-après appelées données D7-Do) à transférer.
Une unité de commande contenue dans la CPU de l'IC 100 applique le signal de chargement de données mentionné ci-avant LD sur le registre à décalage 4 avant la génération du signal d'horloge série SCK1, comme représenté sur les figures 2A et 2B. En tant que résultat du fait que le signal de chargement de données LD est entré sur le registre à décalage 4, les données D7-Do sont chargées dans le registre à décalage 4, comme représenté sur la figure 2C par l'intermédiaire du bus de données interne 1 par la
CPU. Puis 8 bits de données des données D7-Do ainsi chargées dans le registre à décalage 4 sont décalés lors de chaque front décroissant des impulsions d'horloge du signal d'horloge série
SCK1. Du fait que les 8 bits de données sont décalés, les bits de poids fort (MSB) des données D7-D0 sont successivement émis en sortie depuis la borne Q du registre à décalage 4. La bascule bistable 5 prend le bit de données ainsi émis en sortie via la borne D lors du front décroissant des impulsions d'horloge et émet en sortie le bit de données via la borne Q en tant que signal de transmission TXD représenté sur la figure 2D.
CPU. Puis 8 bits de données des données D7-Do ainsi chargées dans le registre à décalage 4 sont décalés lors de chaque front décroissant des impulsions d'horloge du signal d'horloge série
SCK1. Du fait que les 8 bits de données sont décalés, les bits de poids fort (MSB) des données D7-D0 sont successivement émis en sortie depuis la borne Q du registre à décalage 4. La bascule bistable 5 prend le bit de données ainsi émis en sortie via la borne D lors du front décroissant des impulsions d'horloge et émet en sortie le bit de données via la borne Q en tant que signal de transmission TXD représenté sur la figure 2D.
Par report aux figures 3A, 3B, 3C, 3D et 3E, une opération de réception de données du circuit de communication est maintenant décrite, opération au cours de laquelle des données transférées depuis une autre CPU ou une unité I/O est reçue par la CPU contenue dans l'IC 100. Lorsqu'un signal de niveau "H" (représenté dans la partie gauche de la figure 3B) est entré via la borne S sur le sélecteur de données 8, le sélecteur de données 8 émet en sortie via la borne Y le signal d'horloge série SCK3 (représenté dans la partie gauche de la figure 3C) qui est le signal d'horloge série SCK2 (représenté sur la figure 3A) qui est entré via une borne A. Lorsqu'un signal de niveau "L" (représenté au niveau de la partie droite de la figure 3B) est entré via la borne S sur le sélecteur de données 8, le sélecteur de données 8 émet en sortie via la borne Y le signal d'horloge SCK3 (représenté dans la partie droite de la figure 3C) qui est le signal inversé du signal d'horloge série SCK2 entré via une borne
B. Le fait de savoir si le signal de niveau "H" ou le signal de niveau "L" est appliqué sur la borne S du sélecteur de données 8 est déterminé par le registre d'établissement 9 sur la base de données écrites dans le registre d'établissement sous la commande du signal d'écriture WR.
B. Le fait de savoir si le signal de niveau "H" ou le signal de niveau "L" est appliqué sur la borne S du sélecteur de données 8 est déterminé par le registre d'établissement 9 sur la base de données écrites dans le registre d'établissement sous la commande du signal d'écriture WR.
Le signal de réception série RXD porteur des données D7-D0 (voir la figure 3D) est successivement entré sur le registre à décalage 6 et est décalé en son sein en synchronisation avec chaque front croissant des impulsions d'horloge du signal d'horloge série SCK3. Ainsi, en tant que résultat du fait que 8 impulsions d'horloge successives du signal d'horloge série SCK3 sont entrées sur le registre à décalage 6, 8 bits de données représentant les données de réception D7-Do sont saisis et stockés dans le registre à décalage 6, comme représenté sur la figure 3E. Ainsi, lorsque le signal d'horloge série SCK2 est choisi par le sélecteur de données 8, les données D7-Do du signal RXD sont reçues par le registre à décalage 6 lors de chaque front croissant des impulsions d'horloge du signal d'horloge série SCK2, comme représenté dans la partie gauche des figures 3A, 3B, 3C, 3D et 3E. Lorsque le signal d'horloge inversé du signal d'horloge série
SCK2 est sélectionné par le sélecteur de données 8, les données
D7-Do du signal RXD sont reçues par le registre à décalage 6 lors de chaque front décroissant des impulsions d'horloge du signal d'horloge série SCK2, comme représenté dans la partie droite des figures 3A, 3B, 3C, 3D et 3E. Le fait de savoir si un front croissant ou un front décroissant des impulsions d'horloge du signal d'horloge série SCK2 est utilisé pour entrer les données du signal de réception est déterminé par le signal entré sur la borne S du sélecteur de données 8, lequel signal est appliqué par le registre d'établissement 9 sur la base de données écrites dans le registre d'établissement 9 sous la commande du signal d'écriture WR.
SCK2 est sélectionné par le sélecteur de données 8, les données
D7-Do du signal RXD sont reçues par le registre à décalage 6 lors de chaque front décroissant des impulsions d'horloge du signal d'horloge série SCK2, comme représenté dans la partie droite des figures 3A, 3B, 3C, 3D et 3E. Le fait de savoir si un front croissant ou un front décroissant des impulsions d'horloge du signal d'horloge série SCK2 est utilisé pour entrer les données du signal de réception est déterminé par le signal entré sur la borne S du sélecteur de données 8, lequel signal est appliqué par le registre d'établissement 9 sur la base de données écrites dans le registre d'établissement 9 sous la commande du signal d'écriture WR.
Puis la CPU contenue dans l'IC 100 émet en sortie des instructions de lecture de données et par conséquent, applique un signal de lecture de données RD sur le registre à décalage 6. En tant que résultat, les 8 éléments des données de réception
D7-Do stockée dans le registre à décalage 6 sont lus par la CPU par l'intermédiaire du bus de données interne 1 sous forme de données parallèles.
D7-Do stockée dans le registre à décalage 6 sont lus par la CPU par l'intermédiaire du bus de données interne 1 sous forme de données parallèles.
En outre, dans le circuit de communication selon le premier mode de réalisation de la présente invention, un moyen pour faire passer un signal d'interruption, non représenté sur la figure, est prévu. Lorsque le signal d'interruption indiquant la fin du transfert des 8 bits de données est passé sur la CPU, la CPU lit des données de réception et charge des données à transférer ensuite. En outre, un registre d'indicateur est prévu pour surveiller si oui ou non des données sont en train d'être transférées.
En outre, I'opération de transfert de données est démarrée après que le chargement des données dans le registre à décalage 4 est terminé. Cependant, en prévoyant un autre registre entre le bus de données interne 1 et le registre à décalage 4, il est possible que la CPU réalise de façon indépendante l'opération de chargement des données par l'intermédiaire du bus de données interne 1 et une opération de transfert de données réelle.
C'est-à-dire que même si des données sont en train d'être chargées par l'intermédiaire du bus de données interne 1 dans l'autre registre, des données préalablement chargées dans le registre à décalage 4 peuvent être transférées.
De façon similaire, en prévoyant un autre registre entre le registre à décalage 6 et le bus de données interne 1, il est possible que la CPU réalise de façon indépendante une opération de lecture de données par l'intermédiaire du bus de données interne 1 ainsi qu'une opération de réception de données réelle.
C'est-à-dire que même si des données sont en train d'être reçues par le registre à décalage 6, des données
C2. De façon similaire, le signal d'horloge série SCK1 de l'IC C2 est le signal d'horloge série SCK2 reçu par l'IC C1.
C2. De façon similaire, le signal d'horloge série SCK1 de l'IC C2 est le signal d'horloge série SCK2 reçu par l'IC C1.
Dans ce cas, la CPU contenue dans chacun des IC C1 et C2 peut déterminer, en allouant de manière appropriée le signal d'écriture WR au registre d'établissement 9 et en écrivant par conséquent des données appropriées dans le registre d'établissement 9, que le sélecteur de données 8 sélectionne
SCK2 via la borne A. Ainsi, les données de réception RXD sont reçues par le registre à décalage 6 lors de chaque front croissant des impulsions d'horloge du signal d'horloge série
SCK2 dans un premier IC pris parmi C1 et C2, comme représenté dans la partie gauche des figures 3A, 3B, 3C, 3D et 3E. Les mêmes données sont transférées depuis la bascule bistable 5 lors de chaque front décroissant des impulsions d'horloge du même signal d'horloge série dans le second IC, comme représenté sur les figures 2A, 2B, 2C et 2D. Ainsi, I'instant auquel le registre à décalage 6 reçoit des données dans le premier IC est différent d'une étendue d'une impulsion du signal d'horloge série de l'instant auquel la bascule bistable 5 transfère les mêmes données dans le second IC.
SCK2 via la borne A. Ainsi, les données de réception RXD sont reçues par le registre à décalage 6 lors de chaque front croissant des impulsions d'horloge du signal d'horloge série
SCK2 dans un premier IC pris parmi C1 et C2, comme représenté dans la partie gauche des figures 3A, 3B, 3C, 3D et 3E. Les mêmes données sont transférées depuis la bascule bistable 5 lors de chaque front décroissant des impulsions d'horloge du même signal d'horloge série dans le second IC, comme représenté sur les figures 2A, 2B, 2C et 2D. Ainsi, I'instant auquel le registre à décalage 6 reçoit des données dans le premier IC est différent d'une étendue d'une impulsion du signal d'horloge série de l'instant auquel la bascule bistable 5 transfère les mêmes données dans le second IC.
Par report à la figure 5, une description selon laquelle des données sont transférées entre un certain IC C1 et une unité I/O 200 est produite. L'IC C1 est le même que l'IC 100 décrit ci-avant selon le premier mode de réalisation de la présente invention. L'unité l/O 200 inclut des registres à décalage 21, 22 et 23, tel que représenté sur la figure. Les registres à décalage 21, 22 et 23 peuvent être du type SN74LS164, SN74LS374 et
SN74LS165 fabriqués par Texas Instruments Inc.
SN74LS165 fabriqués par Texas Instruments Inc.
L'unité l/O 200 reçoit des données entrées depuis les dispositifs terminaux tels que des commutateurs d'opération etc.. via des ports d'entrée sous forme de données parallèles.
Puis le registre à décalage 23 convertit les données d'entrée de la forme données parallèles pour entrer des données sous la forme données série qui sont ensuite transférées sur la CPU dans l'IC C1. La CPU contenue dans l'IC C1 transfère les données de sortie sous forme de données série sur le registre à décalage 21 contenu dans l'unité l/O 200. Les registres à décalage 21 et 22 convertissent les données série de la forme données série en données de sortie sous la forme données parallèles, lesquelles sont ensuite appliquées sur des dispositifs terminaux tels que des dispositifs d'affichage etc... via des ports de sortie.
Dans ce cas, le signal d'horloge série SCK1 est également utilisé en tant que signal d'horloge série SCK2, comme représenté sur la figure. Puis la CPU contenue dans l'IC C1 peut déterminer, en allouant le signal d'écriture WR au registre d'établissement 9 et en écrivant donc des données dans le registre d'établissement 9, que le sélecteur de données 8 sélectionne le signal d'horloge inversé mentionné ci-avant du signal d'horloge série SCK2 qui lui est entré via sa borne B.
Ainsi, les données de réception RXD sont reçues par le registre à décalage 6 lors de chaque front décroissant des impulsions d'horloge du signal d'horloge série SCK2 dans l'IC C1, comme représenté au niveau de la partie droite des figures 3A, 3B, 3C, 3D et 3E tandis que les mêmes données sont transférées depuis le registre à décalage 23 lors de chaque front croissant des impulsions d'horloge du même signal d'horloge série dans l'unité l/O 200. Ainsi, I'instant auquel le registre à décalage 6 saisit des données dans l'IC C1 est différent d'une étendue d'impulsion du signal d'horloge série de l'instant auquel le registre à décalage 23 transfère les mêmes données dans l'unité l/O 200.
En tant que résultat, les données peuvent être transférées sans utiliser de quelconques circuits spéciaux entre l'IC C1 et l'unité l/O 200.
Dans lIC 100 décrit ci-avant, des données d'établissement sont écrites dans le registre d'établissement 9 sous la commande du signal d'écriture WR. Ceci détermine si le signal de niveau "H" ou le signal de niveau "L" est émis en sortie en fonction des programmes de logiciel en relation avec lesquels la CPU fonctionne, les programmes de logiciel et leurs modifications étant bien connus dans le domaine du transfert de données par communication. Par conséquent, il est très aisé pour un utilisateur de sélectionner l'un de deux modes de fonctionnement. Un premier mode de fonctionnement est sélectionné lorsque l'IC 100 réalise une communication de données avec une unité I/O telle que l'unité I/O mentionnée ci-avant 200, comme représenté sur la figure 5. Afin de sélectionner le premier mode de fonctionnement, l'utilisateur doit tout simplement modifier une partie appropriée des programmes de logiciel. En tant que résultat, le circuit de communication est automatiquement établi de telle sorte que l'inverseur I soit utilisé en réponse au fait que la CPU écrit des données d'établissement appropriées dans le registre d'établissement 9.
Un second mode de fonctionnement est sélectionné lorsque l'IC 100 réalise une communication de données avec un
IC similaire à celui représenté sur la figure 4. Afin de sélectionner le second mode de fonctionnement, I'utilisateur doit tout simplement modifier une partie appropriée des programmes de logiciel. En tant que résultat, le circuit de communication est automatiquement établi de telle sorte que l'inverseur I ne soit pas utilisé en réponse au fait que la CPU écrit des données d'établissement appropriées dans le registre d'établissement 9.
IC similaire à celui représenté sur la figure 4. Afin de sélectionner le second mode de fonctionnement, I'utilisateur doit tout simplement modifier une partie appropriée des programmes de logiciel. En tant que résultat, le circuit de communication est automatiquement établi de telle sorte que l'inverseur I ne soit pas utilisé en réponse au fait que la CPU écrit des données d'établissement appropriées dans le registre d'établissement 9.
Un circuit de communication selon un second mode de réalisation de la présente invention est maintenant décrit par report à la figure 6. Le circuit de communication selon le second mode de réalisation est inclus dans un IC 300. Dans le circuit de communication, au lieu de l'inverseur I représenté sur la figure 1, une bascule bistable 1 1 est prévue. Le signal de réception série RXD et le signal d'horloge série SCK2 sont entrés sur la bascule bistable 11. En outre, la borne Y du sélecteur de données 8 est connectée à la borne D du registre à décalage 6 et l'horloge
SCK2 est également connectée à la borne d'horloge du registre à décalage 6. A l'exception de ces connexions, le circuit de communication selon le second mode de réalisation est le même que le circuit de communication selon le premier mode de réalisation représenté sur la figure 1.
SCK2 est également connectée à la borne d'horloge du registre à décalage 6. A l'exception de ces connexions, le circuit de communication selon le second mode de réalisation est le même que le circuit de communication selon le premier mode de réalisation représenté sur la figure 1.
Dans le circuit de communication du second mode de réalisation, on sélectionne soit le signal SCK2 soit le signal inversé, en fonction de si le signal de réception RXD est directement reçu par le registre à décalage 6 ou de s'il est tout d'abord reçu par la bascule bistable 1 1 et ensuite par le registre à décalage 6. Par conséquent, lorsque la bascule bistable 11 est utilisée en tant que résultat du fait que le signal de niveau "L" est appliqué sur le sélecteur de données 8, le signal de réception
RXD représenté dans la partie droite de la figure 7C est converti en un signal représenté au niveau de la partie droite de la figure 7D. C'est-à-dire que l'instant de début pour lequel le signal est porteur de chacun des 8 éléments de données D7-Do est retardé pour être en synchronisation avec le front décroissant suivant des impulsions d'horloge du signal d'horloge série SCK2 représenté sur la figure 7A. Puis le registre à décalage 6 saisit les données du signal représenté dans la partie droite de la figure 7D lors de fronts croissants du signal d'horloge série
SCK2, comme représenté dans la partie droite de la figure 7E.
RXD représenté dans la partie droite de la figure 7C est converti en un signal représenté au niveau de la partie droite de la figure 7D. C'est-à-dire que l'instant de début pour lequel le signal est porteur de chacun des 8 éléments de données D7-Do est retardé pour être en synchronisation avec le front décroissant suivant des impulsions d'horloge du signal d'horloge série SCK2 représenté sur la figure 7A. Puis le registre à décalage 6 saisit les données du signal représenté dans la partie droite de la figure 7D lors de fronts croissants du signal d'horloge série
SCK2, comme représenté dans la partie droite de la figure 7E.
Une description selon laquelle des données sont transférées entre les deux IC C1 et C2 comme représenté sur la figure 4 est maintenant produite. Chacun des IC C1 et C2 comporte une CPU et le circuit de communication du second mode de réalisation décrit ci-avant. Dans ce cas, la CPU dans chacun des IC C1 et C2 peut déterminer, en transmettant le signal d'écriture WR au registre d'établissement 9 et en écrivant par conséquent des données dans le registre d'établissement 9, que le sélecteur de données 8 sélectionne le signal de réception RXD via la borne A. Ainsi, les données de réception RXD sont directement reçues par le registre à décalage 6 lors de chaque front croissant des impulsions d'horloge du signal d'horloge série SCK2 dans un premier IC, comme représenté au niveau de la partie gauche des figures 7A, 7B, 7C, 7D et 7E. Les mêmes données sont transférées depuis la bascule bistable 5 lors de chaque front décroissant des impulsions d'horloge du même signal d'horloge série dans le second IC, comme représenté sur les figures 2A, 2B, 2C et 2D. Par conséquent, I'instant auquel le registre à décalage 6 saisit des données dans le premier IC est différent d'une étendue d'impulsion du signal d'horloge série de l'instant auquel la bascule bistable 5 transfère les mêmes données dans le second IC.
Une description selon laquelle des données sont transférées entre un IC C1 et une unité l/O 200 comme représenté sur la figure 5 est maintenant produite. L'IC C1 comporte une CPU et le circuit de communication du second mode de réalisation décrit ci-avant. Le signal d'horloge série SCK1 est également utilisé en tant que signal d'horloge série SCK2, comme représenté sur la figure 5. La CPU contenue dans l'IC C1 peut déterminer, en allouant le signal d'écriture WR au registre d'établissement 9 et en écrivant donc des données dans le registre d'établissement 9, que le sélecteur de données 8 et la borne B sélectionnent la sortie au niveau de la borne Q de la bascule bistable 11.
Les données de réception RXD sont transmises depuis le registre à décalage 23 lors de chaque front croissant des impulsions d'horloge du signal d'horloge série dans l'unité I/O 200. Ainsi, I'instant de début d'une période temporelle pour laquelle le signal est porteur de chaque élément des 8 éléments de données D7.D0 coïncide avec le front croissant des impulsions d'horloge du signal d'horloge série. Puis dans le signal obtenu par l'intermédiaire de la bascule bistable 11,
I'instant de début de la période temporelle pour laquelle le signal est porteur de chaque élément des 8 éléments de données
D7-Do est retardé pour être en synchronisation avec le front décroissant suivant des impulsions d'horloge du signal d'horloge série SCK2, comme représenté dans la partie droite de la figure 7A. Ainsi, la forme d'onde représentée sur la figure 7C est convertie en la forme d'onde représentée sur la figure 7D par la fonction de la bascule bistable 11.
I'instant de début de la période temporelle pour laquelle le signal est porteur de chaque élément des 8 éléments de données
D7-Do est retardé pour être en synchronisation avec le front décroissant suivant des impulsions d'horloge du signal d'horloge série SCK2, comme représenté dans la partie droite de la figure 7A. Ainsi, la forme d'onde représentée sur la figure 7C est convertie en la forme d'onde représentée sur la figure 7D par la fonction de la bascule bistable 11.
Les données D7-Do supportées par le signal ainsi obtenu sont reçues par le registre à décalage 6 lors du front croissant suivant des impulsions d'horloge du signal d'horloge série dans l'IC C1, comme représenté dans la partie droite des figures 7A, 7B, 7C, 7D et 7E. Ainsi, le registre à décalage 23 transfère des données dans l'unité l/O 200 lors d'un front croissant des impulsions d'horloge du signal d'horloge série. Puis cet instant de transfert de données est retardé jusqu'au front décroissant suivant des impulsions d'horloge du signal d'horloge série par l'intermédiaire de la bascule bistable 11. Le temps de retard vaut une étendue d'impulsion entre le front croissant et le front décroissant suivant. Puis le registre à décalage 6 reçoit des données dans l'IC C1 lors du front croissant suivant des impulsions d'horloge du signal d'horloge série.
Ainsi, I'instant auquel le registre à décalage 6 saisit les données dans l'IC C1 est différent d'une étendue d'impulsion du signal d'horloge série entre le front décroissant suivant mentionné ci-avant et le front croissant suivant mentionné ci-avant de l'instant en question. Cet instant est obtenu en tant que résultat du retardement, par l'intermédiaire de la bascule bistable 11, depuis l'instant où le registre à décalage 23 transfère les mêmes données dans l'unité l/O 200. En tant que résultat, les données sont transférées sans utiliser un quelconque circuit spécial inséré entre l'IC C1 et l'unité l/O 200.
Dans l'IC 300 décrit ci-avant, le fait de savoir quelles données d'établissement sont écrites dans le registre d'établissement 9 est déterminé en fonction des programmes de logiciel conformément auxquels la CPU fonctionne, les programmes de logiciel et leurs modifications étant bien connus du domaine du transfert de données par communication. Par conséquent, il est très aisé pour un utilisateur de sélectionner l'un de deux modes de fonctionnement. Un premier mode de fonctionnement est sélectionné lorsque l'IC 300 réalise une communication de données avec une unité I/O telle que l'unité
I/O mentionnée ci-avant 200. Afin de sélectionner le premier mode de fonctionnement, I'utilisateur doit tout simplement modifier une partie appropriée des programmes de logiciel. En tant que résultat, le circuit de communication est automatiquement établi de telle sorte que la bascule bistable 11 soit utilisée en tant que résultat de l'écriture par la CPU de données d'établissement appropriées dans le registre d'établissement 9.
I/O mentionnée ci-avant 200. Afin de sélectionner le premier mode de fonctionnement, I'utilisateur doit tout simplement modifier une partie appropriée des programmes de logiciel. En tant que résultat, le circuit de communication est automatiquement établi de telle sorte que la bascule bistable 11 soit utilisée en tant que résultat de l'écriture par la CPU de données d'établissement appropriées dans le registre d'établissement 9.
Un second mode de fonctionnement est sélectionné lorsque l'IC 300 réalise une communication de données avec un
IC similaire à celui représenté sur la figure 4. Afin de sélectionner le second mode de fonctionnement, I'utilisateur doit tout simplement modifier une partie appropriée des programmes de logiciel. En tant que résultat, le circuit de communication est automatiquement établi de telle sorte que la bascule bistable 1 1 ne soit pas utilisée en réponse à l'écriture par la CPU de données d'établissement appropriées dans le registre d'établissement 9.
IC similaire à celui représenté sur la figure 4. Afin de sélectionner le second mode de fonctionnement, I'utilisateur doit tout simplement modifier une partie appropriée des programmes de logiciel. En tant que résultat, le circuit de communication est automatiquement établi de telle sorte que la bascule bistable 1 1 ne soit pas utilisée en réponse à l'écriture par la CPU de données d'établissement appropriées dans le registre d'établissement 9.
Par report à la figure 8, un circuit de communication selon un troisième mode de réalisation de la présente invention est maintenant décrit. Le circuit de communication selon le troisième mode de réalisation est inclus dans un IC 400 qui inclut une CPU. Selon le troisième mode de réalisation, la CPU émet en sortie des instructions d'écriture de données et des données d'établissement appropriées sont écrites dans un registre d'établissement 15 sous la commande d'un signal d'écriture WR2. Un signal émis en sortie par le registre d'établissement 15 est entré sur une borne S d'un sélecteur de données 17 via un circuit ET A. Le sélecteur de données 17 sélectionne l'un de deux signaux, entrés via respectivement des bornes A et B, et émet en sortie le signal sélectionné via une borne Y. Ainsi, le circuit de communication utilise un signal d'horloge série SCK entré depuis l'extérieur ou le circuit de communication utilise le signal d'horloge série SCK1 qui est appliqué par le circuit de génération d'impulsion interne. Le signal d'horloge sélectionné est utilisé en tant que signal d'horloge série SCK4 dans le circuit de communication.
Deux tampons à trois états T1 et T2 sont prévus. Lorsqu'un signal de niveau "H" est entré sur les tampons depuis le circuit
ET A, le tampon T1 ne laisse pas passer un quelconque signal au travers de lui-même et le tampon T2 laisse passer un signal au travers de lui-même. Ainsi, le signal d'horloge série SCK appliqué depuis l'extérieur est amené à traverser le tampon T2 et est entré sur la borne A du sélecteur de données 17.
ET A, le tampon T1 ne laisse pas passer un quelconque signal au travers de lui-même et le tampon T2 laisse passer un signal au travers de lui-même. Ainsi, le signal d'horloge série SCK appliqué depuis l'extérieur est amené à traverser le tampon T2 et est entré sur la borne A du sélecteur de données 17.
Cependant, le signal d'horloge série SCK1 appliqué par le circuit de génération d'impulsion interne n'est pas émis en sortie depuis l'IC 400. Lorsque le signal de niveau "L" est entré sur les tampons depuis le circuit ET A, le tampon T1 laisse passer un signal au travers de lui-même et le tampon T2 ne laisse pas passer un quelconque signal au travers de lui-même. Ainsi, le signal d'horloge série SCK1 appliqué par le circuit de génération d'impulsion interne est émis en sortie depuis l'IC 400 au travers du tampon T2 et le signal d'horloge série SCK n'est pas appliqué sur le sélecteur de données 17.
Dans le circuit de communication selon le troisième mode de réalisation, lorsque des données d'établissement sont écrites dans le registre d'établissement 9 par un signal d'écriture WR1 provenant de la CPU par l'intermédiaire du bus de données interne 1, le signal de niveau "H" est émis en sortie et un mode de communication "inter-CPU" est sélectionné. Ce mode est un mode permettant de transférer des données entre des IC, chacun comportant une CPU. Si les données d'établissement sont écrites dans le registre d'établissement 15 et que par conséquent le signal de niveau "H" en est émis en sortie, il est déterminé que le signal d'horloge série SCK est utilisé en tant que signal d'horloge série SCK4. De fait, en tant que résultat du fait que des signaux de niveau "H" sont émis en sortie depuis les deux registres d'établissement 9 et 15, le circuit ET émet en sortie le signal de niveau "H" sur le sélecteur de données 17 et sur les tampons à trois états T1 et T2. Ainsi, les tampons à trois états
T1 et T2 laissent passer le signal SCK sur le sélecteur de données 17 et ne laissent pas passer le signal SCK1 jusqu'à l'extérieur de l'IC 400. En outre, le sélecteur de données 17 sélectionne le signal d'horloge SCK entré sur la borne A depuis l'extérieur de l'IC 400. Ainsi, le signal d'horloge SCK est utilisé en tant que signal d'horloge SCK4.
T1 et T2 laissent passer le signal SCK sur le sélecteur de données 17 et ne laissent pas passer le signal SCK1 jusqu'à l'extérieur de l'IC 400. En outre, le sélecteur de données 17 sélectionne le signal d'horloge SCK entré sur la borne A depuis l'extérieur de l'IC 400. Ainsi, le signal d'horloge SCK est utilisé en tant que signal d'horloge SCK4.
Si les données d'établissement sont écrites dans le registre d'établissement 15 et si le signal de niveau "L" en est émis en sortie, il est déterminé que le signal d'horloge série
SCK1 est utilisé en tant que signal d'horloge série SCK4. Dans ce cas, le signal d'horloge série SCK1 est également appliqué à l'extérieur. De fait, en tant que résultat du fait que le signal de niveau "H" est émis en sortie depuis le registre d'établissement 9 et que le signal de niveau "L" est émis en sortie depuis le registre d'établissement 15, le circuit ET émet donc en sortie le signal de niveau "L" sur le sélecteur de données 17 et sur les tampons à trois états T1 et T2. Ainsi, les tampons à trois états
T1 et T2 ne laissent pas passer le signal SCK sur le sélecteur de données 17 et laissent passer le signal SCK1 sur l'extérieur de l'IC 400. Le sélecteur de données 17 sélectionne le signal d'horloge SCK1 entré sur la borne B depuis le circuit de génération d'impulsion interne. Ainsi, le signal d'horloge SCK1 appliqué par le circuit de génération d'impulsion interne est utilisé en tant que signal d'horloge SCK4.
SCK1 est utilisé en tant que signal d'horloge série SCK4. Dans ce cas, le signal d'horloge série SCK1 est également appliqué à l'extérieur. De fait, en tant que résultat du fait que le signal de niveau "H" est émis en sortie depuis le registre d'établissement 9 et que le signal de niveau "L" est émis en sortie depuis le registre d'établissement 15, le circuit ET émet donc en sortie le signal de niveau "L" sur le sélecteur de données 17 et sur les tampons à trois états T1 et T2. Ainsi, les tampons à trois états
T1 et T2 ne laissent pas passer le signal SCK sur le sélecteur de données 17 et laissent passer le signal SCK1 sur l'extérieur de l'IC 400. Le sélecteur de données 17 sélectionne le signal d'horloge SCK1 entré sur la borne B depuis le circuit de génération d'impulsion interne. Ainsi, le signal d'horloge SCK1 appliqué par le circuit de génération d'impulsion interne est utilisé en tant que signal d'horloge SCK4.
Dans le circuit de communication selon le troisième mode de réalisation de la présente invention, le signal d'horloge SCK4 est utilisé en commun pour un transfert de données et une réception de données, et le transfert de données et la réception de données sont réalisés en parallèle.
A l'exception des opérations décrites ci-avant, le circuit de communication selon le troisième mode de réalisation de la présente invention est le même que le circuit de communication du second mode de réalisation de la présente invention.
Si des données sont transférées entre deux IC, soit C1 et
C2 représentés sur la figure 9, chacun étant le même que l'IC 400, la CPU contenue dans chacun des IC C1 et C2 établit les circuits de communication dans le mode communication "inter-CPU" mentionné ci-avant.
C2 représentés sur la figure 9, chacun étant le même que l'IC 400, la CPU contenue dans chacun des IC C1 et C2 établit les circuits de communication dans le mode communication "inter-CPU" mentionné ci-avant.
En outre, la CPU d'un premier IC C1 des IC peut établir le circuit de communication dans le premier IC C1 afin d'utiliser le signal d'horloge série SCK1 dans le premier IC C1 en tant que signal d'horloge série SCK4 et afin d'émettre en sortie ce même signal d'horloge SCK1 sur le second IC C2. La CPU contenue dans le second IC C2 peut par conséquent établir le circuit de communication dans le second IC C2 de manière à ne pas utiliser le signal d'horloge série SCK1 appliqué par le circuit de génération d'impulsion interne du second IC C2 en tant que signal d'horloge série SCK4 et également de manière à utiliser le signal d'horloge série SCK1 appliqué par le premier IC C1. A l'exception de ces opérations, le fonctionnement du circuit de communication selon le troisième mode de réalisation est le même que celui du second mode de réalisation de la présente invention décrit ci-avant.
Le fonctionnement du circuit de communication selon le troisième mode de réalisation de la présente invention est maintenant décrit pour le cas pour lequel, comme représenté sur la figure 10, des données sont transférées entre un IC C1, qui est le même que l'IC 400, et l'unité l/O 200, qui est la même que l'unité l/O 200 représentée sur la figure 5.
Dans ce cas, les données d'établissement sont écrites dans le registre d'établissement 9 sous la commande du signal d'écriture WR1 et par conséquent, le signal de niveau "L" en est émis en sortie. En tant que résultat, le signal de niveau "L" émis en sortie depuis le registre d'établissement 9 comme mentionné ci-avant est également entré sur le circuit ET A. Par conséquent, indépendamment du niveau du signal émis en sortie par l'autre registre d'établissement 15, le circuit ET A émet en sortie le signal de niveau "L" sur le registre à décalage 17 au niveau de sa borne S. Ainsi, les tampons à trois états T1 et T2 ne laissent pas passer le signal SCK sur le sélecteur de données 17 et laissent passer le signal SCK1 sur l'unité IIO 200. En outre, le sélecteur de données 17 sélectionne le signal d'horloge SCK1 entré sur la borne B depuis le circuit de génération d'impulsion interne.
Ainsi, le signal d'horloge SCK1 est utilisé en tant que signal d'horloge SCK4.
En outre, de façon similaire au fonctionnement du circuit de communication selon le second mode de réalisation de la présente invention, le sélecteur de données 8 sélectionne le signal de réception RXD par l'intermédiaire de la bascule bistable 11. Ainsi, la différence temporelle d'une étendue d'impulsion est créée entre l'instant retardé d'une étendue d'impulsion par l'intermédiaire de la bascule bistable ^ 1 depuis l'instant où le registre à décalage 23 transfère un élément de données contenu dans le signal et l'instant où le registre à décalage 6 saisit le même élément de données dans le même signal. En tant que résultat, les données peuvent être transférées de façon sûre sans utiliser de quelconques circuits spéciaux insérés entre l'IC C1 et l'unité l/O 200.
Les autres opérations du circuit de communication selon le troisième mode de réalisation de la présente invention sont les mêmes que celles selon le second mode de réalisation.
Dans l'IC 400 décrit ci-avant, les données d'établissement sont écrites dans le registre d'établissement 9 et sont sous la commande du signal d'écriture WR1. Ainsi, il est déterminé si le signal de niveau "H" ou le signal de niveau "L" est émis en sortie depuis le registre d'établissement 9 en fonction des programmes de logiciel appropriés qui font fonctionner la CPU, ces programmes de logiciel et leurs modifications étant bien connus dans le domaine du transfert des données par communication. En outre, les données d'établissement sont écrites dans le registre d'établissement 15 et sont sous la commande du signal d'écriture WR2. Ainsi, il est déterminé si le signal de niveau "H" ou le signal de niveau "L" est émis en sortie depuis le registre d'établissement 15 en fonction des programmes de logiciel qui font fonctionner la CPU les programmes de logiciel et leurs modifications étant bien connus dans le domaine du transfert des données par communication.
Par conséquent, il est très aisé pour un utilisateur de sélectionner un mode de fonctionnement parmi un premier mode de fonctionnement, un second mode de fonctionnement et un troisième mode de fonctionnement. La sélection décrite ci-avant peut être réalisée tout simplement en modifiant une partie appropriée des programmes de logiciel. En tant que résultat de la modification des programmes de logiciel, la CPU écrit automatiquement des données d'établissement appropriées dans les registres d'établissement 9 et 15.
Le premier mode de fonctionnement est sélectionné lorsque l'IC 400 réalise une communication de données avec une unité I/O telle que l'unité l/O 200. Si le premier mode de fonctionnement est sélectionné en tant que résultat de la modification du programme de logiciel mentionné ci-avant réalisée par l'utilisateur, I'opération de sélection qui suit est automatiquement réalisée : le circuit de communication est établi par l'intermédiaire du registre d'établissement 9 de telle sorte que la bascule bistable 1 1 est utilisée. En outre, par l'intermédiaire des registres d'établissement 9 et 15, le signal d'horloge série SCK1 généré par le circuit de génération interne est utilisé en tant que signal d'horloge série SCK4 dans I'IC 400 et également, le même signal SCK1 est appliqué à l'extérieur de l'IC 400.
Le second mode de fonctionnement est sélectionné lorsque l'IC 400 réalise une communication de données avec un IC similaire à celui représenté sur la figure 9 et également lorsque le signal d'horloge série SCK1 généré par le circuit de génération interne est utilisé en tant que signal d'horloge série SCK4 et que le signal SCK1 est appliqué à l'extérieur de l'IC 400. Si le second mode de fonctionnement est sélectionné en tant que résultat de la modification des programmes de logiciel par l'utilisateur,
I'opération de sélection qui suit est réalisée automatiquement: le circuit de communication est établi par l'intermédiaire du registre d'établissement 9 de telle sorte que la bascule bistable 1 1 n'est pas utilisée. Ainsi, par l'intermédiaire des registres d'établissement 9 et 15, le signal d'horloge série SCK1 est utilisé en tant que signal d'horloge série SCK4 et également, le même signal SCK1 est appliqué à l'extérieur de l'IC 400.
I'opération de sélection qui suit est réalisée automatiquement: le circuit de communication est établi par l'intermédiaire du registre d'établissement 9 de telle sorte que la bascule bistable 1 1 n'est pas utilisée. Ainsi, par l'intermédiaire des registres d'établissement 9 et 15, le signal d'horloge série SCK1 est utilisé en tant que signal d'horloge série SCK4 et également, le même signal SCK1 est appliqué à l'extérieur de l'IC 400.
Le troisième mode de fonctionnement est sélectionné lorsque l'IC 400 réalise une communication de données avec un
IC similaire à celui représenté sur la figure 9 et également lorsque le signal d'horloge série SCK appliqué par l'IC similaire mentionné ci-avant est utilisé en tant que signal d'horloge série
SCK4 dans l'IC 400. Si le troisième mode de fonctionnement est sélectionné en tant que résultat de la modification des programmes de logiciel par l'utilisateur, I'opération de sélection suivante est automatiquement réalisée : le circuit de communication est établi par l'intermédiaire du registre d'établissement 9 de telle sorte que la bascule bistable 11 n'est pas utilisée. En outre, par l'intermédiaire des registres d'établissement 9 et 15, le signal d'horloge série SCK appliqué par l'IC est utilisé en tant que signal d'horloge série SCK4 dans l'IC 400.
IC similaire à celui représenté sur la figure 9 et également lorsque le signal d'horloge série SCK appliqué par l'IC similaire mentionné ci-avant est utilisé en tant que signal d'horloge série
SCK4 dans l'IC 400. Si le troisième mode de fonctionnement est sélectionné en tant que résultat de la modification des programmes de logiciel par l'utilisateur, I'opération de sélection suivante est automatiquement réalisée : le circuit de communication est établi par l'intermédiaire du registre d'établissement 9 de telle sorte que la bascule bistable 11 n'est pas utilisée. En outre, par l'intermédiaire des registres d'établissement 9 et 15, le signal d'horloge série SCK appliqué par l'IC est utilisé en tant que signal d'horloge série SCK4 dans l'IC 400.
Ainsi, selon les modes de réalisation mentionnés ci-avant de la présente invention, il est possible de réaliser un transfert de données sous la forme données série en utilisant une construction de circuit relativement simple même entre un IC incluant une CPU et une unité I/O. Ainsi, un transfert de données fiable selon lequel une contamination par du bruit est éliminée peut être obtenu.
En outre, selon le troisième mode de réalisation, un transfert et une réception de données peuvent être réalisés en parallèle en utilisant un signal d'horloge série commun. Ainsi, le rendement de la communication de données peut être amélioré.
La présente invention n'est pas limitée aux modes de réalisation décrits ci-avant et des variantes et modifications peuvent être apportées sans que l'on s'écarte du cadre de la présente invention.
Claims (12)
1. Circuit de communication caractérisé en ce qu'il comprend
un moyen de réception de données (6) pour recevoir des éléments de données à partir d'un signal reçu, à un certain instant conformément à un signal de cadencement donné ; et
un moyen pour différer dans le temps (I; 11) pour produire un instant différé auquel ledit moyen de réception de données reçoit lesdits éléments de données à partir dudit signal reçu.
2. Circuit de communication selon la revendication 1, caractérisé en ce que:
ledit signal reçu transmet lesdits éléments de données en son sein de telle sorte que lesdits éléments de données soient successivement émis et que chaque élément desdits éléments de données soit maintenu pendant une période temporelle prédéterminée ; et
ledit moyen pour différer dans le temps (I; 11) produit ledit instant différé en réalisant un retard d'une certaine période dans ladite période temporelle prédéterminée.
3. Circuit de communication selon la revendication 2, caractérisé en ce que:
ledit signal de cadencement donné comprend un signal d'horloge comportant des impulsions d'horloge série, ladite période temporelle prédéterminée étant un temps entre deux mêmes types adjacents de fronts desdites impulsions d'horloge série
ledit moyen de réception de données (6) reçoit chaque élément desdits éléments de données à partir dudit signal reçu pour un même type de front desdites impulsions d'horloge série; et
ledit moyen pour différer dans le temps (I) inclut un inverseur (I) pour inverser ledit signal d'horloge entre un niveau haut et un niveau bas.
4. Circuit de communication selon la revendication 2, caractérisé en ce que:
ledit signal de cadencement comprend un signal d'horloge produisant des impulsions d'horloge série, ladite période temporelle prédéterminée étant un temps entre deux mêmes types adjacents de fronts desdites impulsions d'horloge série;
ledit moyen de réception de données (6) reçoit chaque élément desdits éléments de données à partir dudit signal reçu pour un même type de front desdites impulsions d'horloge série; et
ledit moyen pour différer dans le temps (11) comprend un moyen de retardement de signal (11) pour retarder d'un temps de retard prédéterminé ledit signal de réception.
5. Circuit de communication selon la revendication 4, caractérisé en ce que ledit temps de retard prédéterminé comprend une période temporelle entre un type de front et un type de front différent suivant desdites impulsions d'horloge série.
6. Circuit de communication selon la revendication 1, caractérisé en ce que ledit circuit de communication comprend en outre un moyen de placement de données (4, 5) pour placer lesdits éléments de données sur un signal de transmission à un instant conformément à un signal pris parmi ledit signal de cadencement donné et un autre signal de cadencement donné.
7. Circuit de communication selon la revendication 1, caractérisé en ce que ledit circuit de communication comprend en outre un moyen de sélection (9, 8) pour sélectionner si oui ou non ledit moyen pour différer dans le temps (I; 11) est utilisé.
8. Circuit intégré comprenant une unité centrale de traitement qui réalise un traitement prédéterminé,
caractérisé en ce que:
ledit circuit intégré comprend en outre un circuit de communication qui assure une communication de données entre ladite unité centrale de traitement et l'extérieur dudit circuit intégré
ledit circuit de communication comprenant:
un moyen de réception de données (6) pour recevoir des éléments de données à partir d'un signal reçu à un instant conformément à un signal de cadencement donné; et
un moyen pour différer dans le temps (I; 11) pour produire un instant différé auquel ledit moyen de réception de données reçoit lesdits éléments de données à partir dudit signal reçu.
9. Circuit intégré selon la revendication 8, caractérisé en ce que ledit circuit de communication comprend en outre un moyen de sélection (9, 8) pour sélectionner si oui ou non ledit moyen pour différer dans le temps (I; 11) est utilisé.
10. Circuit intégré selon la revendication 9, caractérisé en ce qu'une sélection par ledit moyen de sélection (9, 8) est automatiquement réalisée en tant que résultat d'une modification d'un programme de logiciel.
11. Circuit intégré selon la revendication 8, caractérisé en ce que ledit circuit de communication comprend en outre un moyen de sélection (T1, T2) pour sélectionner ledit signal de cadencement donné qui est produit soit à partir de l'extérieur dudit circuit intégré soit à partir d'un circuit de génération d'impulsion interne prévu dans ledit circuit intégré.
12. Circuit intégré selon la revendication 11, caractérisé en ce qu'une sélection par ledit moyen de sélection (T1, T2) est automatiquement réalisée en tant que résultat d'une modification d'un programme de logiciel.
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|---|---|---|---|
| JP14707194 | 1994-06-06 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2001059577A1 (fr) * | 2000-02-07 | 2001-08-16 | Siemens Aktiengesellschaft | Procede et unite d'interface pour le couplage de systemes de bus processeurs independants |
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| US4782499A (en) * | 1986-09-29 | 1988-11-01 | Rockwell International Corporation | Automatic alignment of a synchronous data system using a local reference clock and external clock with an unknown delay between the two clocks |
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- 1995-06-06 FR FR9506640A patent/FR2722355B1/fr not_active Expired - Fee Related
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|---|---|
| FR2722355B1 (fr) | 1998-03-13 |
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