EP2668664A1 - Integrierte schaltung mit einer elektrischen durchkontaktierung sowie verfahren zur herstellung einer elektrischen durchkontaktierung - Google Patents

Integrierte schaltung mit einer elektrischen durchkontaktierung sowie verfahren zur herstellung einer elektrischen durchkontaktierung

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Publication number
EP2668664A1
EP2668664A1 EP12709304.5A EP12709304A EP2668664A1 EP 2668664 A1 EP2668664 A1 EP 2668664A1 EP 12709304 A EP12709304 A EP 12709304A EP 2668664 A1 EP2668664 A1 EP 2668664A1
Authority
EP
European Patent Office
Prior art keywords
substrate
hole
section
integrated circuit
electrical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP12709304.5A
Other languages
English (en)
French (fr)
Inventor
Harry Hedler
Markus Schieber
Stefan Wirth
Jörg ZAPF
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Healthcare GmbH
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP2668664A1 publication Critical patent/EP2668664A1/de
Withdrawn legal-status Critical Current

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    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Definitions

  • the present invention relates to an integrated circuit according to the preamble of claim 1 and to a method for producing an electrical feedthrough according to the preamble of claim 8.
  • Such an integrated circuit and such Ver ⁇ drive for producing an electrical feedthrough are known for example from DE 10 2006 035 864 AI.
  • a micro-electronic integrated circuit formed by stacking a plurality of, in each case a microelectronic functionalized region having substrates is formed, wherein (at least) one of these Substra ⁇ te with (at least) is provided an electrical through-contact to signal or power connection paths of to allow a substrate to another substrate of Substratsta ⁇ pels or out of the integrated circuit out.
  • electrical plated- through tierept here are provided, which are each formed as a first surface of a substrate to an opposite second substrate surface by the respective substrate through ver ⁇ current and consistently filled with an electrically conductive material through holes.
  • DE 10 2006 035 864 AI of such holes is regarding a "aspect ratio" in a substrate, thus noted the relationship between hole depth and hole width (Loch twistmes ⁇ ser), that this is in a range of 2 to 10, but typically greater than 3 is.
  • the through hole has at least one step, at which a transition from a smaller hole cross-section on the part of the first surface to a larger hole cross-section takes place on the part of the second surface.
  • the basic idea of the invention is to form a through-hole with a hole cross-section which, viewed over the hole length, varies in such a way that in favor of a technolo- cally less problematic filling process although a larger hole cross-section is provided, the maximum time of one gradation in the range, however, merges Wenig ⁇ favor of a reduction in the space requirement in the functionalized substrate region in egg nen smaller hole cross-section.
  • the invention thus makes it possible to provide an electrical feedthrough with a small space requirement (in the relevant area) and nevertheless of outstanding quality and reliability with respect to both the production process and the subsequent function.
  • the key for the later function continuous replenishment of the through ⁇ hole with the electrically conductive material "from ei ⁇ nem cast", ie continuous over the entire hole length be- see the two substrate surfaces in question with great process reliability.
  • the through-hole may have one or more such cross-sectional varying gradations, wherein at each step, a very abrupt change in cross-section may be preferentially effected (eg over a transitional area considered in the longitudinal direction of the hole of less than 10% of the total hole length).
  • the terms "small hole cross section” and “larger hole ⁇ cross section” here refer to the difference of the hole cross-sections on both sides of the respective gradation.
  • first "passivated fourth ⁇ " ie is provided with an electrical insulation during or after the production of the through hole before the electrically conductive material is introduced.
  • the passivation may be formed by a silicon oxide film.
  • the through hole preferably has a circular hole cross section.
  • the following are with regard to a given such circular hole cross section preferred dimensioning ⁇ ments or sizing rules. It is understood that this also appropriate dimensioning and dimensioning rules concerning the corresponding hole cross sections (surfaces) are disclosed, which are read along with the after ⁇ following information, respectively (and also be applied to non-circular hole cross sections Kgs ⁇ NEN).
  • a diameter of the smaller hole cross-section is smaller than 20 ⁇ m, in particular smaller than 10 ⁇ m.
  • Diameter preferably at least 1 ⁇ or at least 2 ⁇ , for example, about 5 ⁇ .
  • the height of the functionalized region can be in the range of 1 ⁇ to 20 ⁇ ⁇ example. If the functionalized area on its lateral extent be ⁇ seek has an uneven height, so the term "amount of the functionalized portion" refers to that amount which is in the immediate order ⁇ nosti the respective mouth of the through hole.
  • the diameter of the smaller hole cross-section and the larger hole cross-section of at least a factor 2, preferably by at least a factor of 5 min ⁇ differ.
  • a diameter of the larger hole cross-section is greater than 30 .mu.m, in particular greater than 60 .mu.m. On the other hand, this diameter is preferably less than 200 ⁇ , for example, about 100 ⁇ .
  • the through hole can also have more than ei ⁇ ne gradation at which the hole cross section or hole diameter changes. If more than one gradation is provided, then the statements given above concerning the "smaller hole cross-section" refer to the hole cross-section reaching directly to the first substrate surface, that is to say the "very smallest hole cross-section” in this multistage design. In contrast, in this case, the "larger hole cross-section” designates the hole cross-section which directly reaches the second surface, that is, to a certain extent, the "largest hole cross-section” in the multi-stage design.
  • the distance of the gradation from the first surface is smaller than the distance of the gradation from the second surface, preferably by at least a factor 2.
  • the spacing of the gradation from the first surface is 150% to 300% of the height of the functionalized area. If the altitude is varying, this figure refers back to the height in the area of the relevant mouth of the through-hole.
  • the thickness of the substrate in which the through hole is formed may be, for example, in the range of 50 ⁇ to 500 ⁇ .
  • the space requirement in particular the space requirement in the functionalized area
  • the reliability of the electrical feedthrough can be optimized to a large extent.
  • the substrate for this purpose is only accessible from the second surface. is working, so z.
  • This processing of the substrate by the two ⁇ th surface thereof can be carried out in several (quer4.000sverkleinernden) stages.
  • hole sections produced on the one hand by the second surface and on the other hand by the first surface are added to the desired through hole.
  • the continuous filling of the through hole with the electrically conductive material is preferably carried out by means of egg ⁇ nes liquid-filling method, for. B. with a molten solder material.
  • known per se Lot ⁇ materials eg. As "Solder Alloys”
  • passivation of the substrate surfaces exposed after the formation of the through-hole takes place before the electrically conductive material is introduced.
  • a liquid filling method according to a "one shot one material” method e.g. B. by submerging the substrate in a bath of the liquefied electrically conductive material, the cavity formed by the through hole with high process reliability can be almost completely filled with the conductive material.
  • the filled in the through-hole conductive material on at least ei ⁇ ner of the two substrate surfaces forms a contact, for example, so-called "solder balls-contacting" from.
  • the continuous replenishment of the through hole as well as the formation of a contact to the first and / or second substrate surface can advantageously take place in a single Pro ⁇ zessön.
  • a contact surface wettable by the conductive material is provided on the first surface and annularly surrounds the mouth of the through hole on the first substrate surface.
  • the portion of the conductive material which wets such a contact surface can also be a contact to a surface of an immediately adjacent further substrate of the relevant integrated circuit, for example to another substrate which is stacked to form the integrated circuit with the first-mentioned substrate.
  • an embodiment is particularly advantageous, in which the mouth of the through-hole surrounding the second surface has a ring projecting from the second surface and filled with the conductive material to an extent is such that the conductive material protrudes from the distal end of the ring.
  • the ring can z. B. are made of a polymer material.
  • the height of the inside diameter and the wall thickness of the ring can be determined according to at ⁇ case of use and reliability requirements. Suitable dimensions for many applications are, for example, a height of 30 ⁇ m to 100 ⁇ m, while For example, about 40 ⁇ , an inner diameter in the range of 30 ⁇ to 200 ⁇ , for example, about 50 ⁇ , and a Wan ⁇ strength in the range of 20 ⁇ to 200 ⁇ , for example, about 50 ⁇ .
  • a wall thickness of at least 10% of the inner diameter and / or at most 100% of the inner diameter is advantageous.
  • a ring made of plastic material can, for example, be carried out so that the substrate surface in question is first provided with a plastic film or coating over its full area and then using photolithographic methods (eg using photoresist) over a large area denudation (z. B. etching) of the plastic material, whereby le ⁇ diglich the material in question is allowed to stand at the respectively desired locations of the rings.
  • plastic material eg polymer
  • the ring (z. B. Polymer) may advantageously result in a Stability capitalization of the ring from the end projecting material part (z. B. "Solder Ball”) in the plane and thus to the raised stabili ⁇ hung reliability.
  • the ring can reduce a shearing action between soldered substrate and substrate (eg, other substrate or "circuit carrier" in a substrate stack), which can arise under thermal stress due to different linear expansions of the joining partners.
  • End face and optionally additionally on its outer peripheral surface have a wettable with the respective filler wettable coating ⁇ .
  • Such coatings can, for. B. using photolithographic methods or the like can be realized.
  • ring is to be understood here very broadly, for example as an annularly closed elevation on the relevant substrate surface in the region of the mouth of a relevant through-hole.
  • the ring may also have a non-circular outer periphery in particular.
  • the integrated circuit comprises a plurality of stacked and arranged electrically to each other kon ⁇ lactated substrates, wherein at least one of said substrates with at least one electrical through connection is provided as described above.
  • a circuit can be composed of three stacked substrates übereinan ⁇ .
  • a bottom substrate may, for. B. act as a circuit carrier, in which at the top conductor tracks and wettable (eg., Metallic) contact surfaces are provided, via which the electrical connection with the substrate arranged above it (middle substrate in the stack) is produced.
  • the middle substrate can be z. B. have multiple electrical contacts of the type already described above, z. B.
  • the vias may be connected to the top of this substrate and to a functionalized region (microelectronic
  • Circuit arrangement lead and / or turn on this substrate top side electrical contacts for electrical connection of the third, the substrate stack uppermost substrate.
  • the uppermost substrate may thus in turn have electrical feedthroughs, which connect the underside thereof with the upper side, wherein z. B. at the top (alternatively or in addition, bottom) of the top substrate again a functionalized area can be provided.
  • the electrical feedthroughs of the central substrate and the upper substrate may, for. B. at least partially coaxial to each other, so that form in this case electrical vias from the bottom of the middle substrate to the top of the obe ⁇ ren substrate.
  • An inventive method for producing an electrical plated-through hole in a substrate for an integrated circuit comprising the steps of: - forming a second from a first substrate surface to be ei ⁇ ner opposing substrate surface through the substrate extending through hole (preferably with subsequent passivation of the hole inner surface), wherein the through hole is formed with at least one gradation, where a transition from a smaller hole cross-section of the part of the first substrate surface to a RESIZE ⁇ ßeren hole cross-sectional part of the second substrate surface,
  • the formation of the through hole can be carried out by an etching process, wherein the substrate of etched at ⁇ the substrate surfaces her will so that the hole step is formed (with differing ⁇ chen hole cross-sections) at the point at which gene the two (coaxial) Operaharm- particular "clash".
  • a complete, continuous Auf ⁇ fill can be done without material transitions with a (single) electrically conductive material between the two substrate surfaces. This is preferred with a liquid filling method of the kind already explained above.
  • Fig. 1 shows the production of an electrical through-contact to a substrate of an integrated circuit according to a first Principalsbei ⁇ play
  • 2 shows such a method according to another exemplary embodiment
  • FIG. 3 is an illustration for illustrating a modified embodiment of an electrical connection element of the electrical feedthrough, with respect to the example of FIG. 1;
  • FIG. 5 shows the arrangement of the substrate stack of FIG. 4 on a further, acting as a circuit carrier
  • FIGS. 1 a to 1 c illustrate the manufacture of an integrated circuit 1 comprising a stacked arrangement of a first substrate 10 and a second substrate 20.
  • the substrates 10, 20 form a first (upper) substrate (10) and a second (lower) substrate ⁇ strat (20) of the substrate stack.
  • the substrate 10 has a (top) first surface 11 and an opposite (lower) second surface 12.
  • the substrate 20 has a (top) first surface 21 and an opposite (lower) second surface 22.
  • a material for the substrates 10, 20 can z. B. silicon may be provided.
  • the lower substrate 20 le ⁇ diglich a circuit substrate or a circuit board is thus used mainly for electrical "wiring" of the arranged thereon substrate 10 and the creation of ways for external contacting of the integrated circuit 1.
  • the substrate 20 z. B. also be made of a ceramic material or epoxy resin or other electrically insulating materials, but at least at its top electrically conductive area such as metallic conductor tracks or contact surfaces are provided.
  • These functionalized regions 13 and 23, also referred to as functional regions include, but are be ⁇ known per se essential electrical or electronic com- ponents of the integrated circuit 1, whereas deeper in the interior of the substrate regions ( "bulk") primarily or as electrical insulation Support for the functional areas 13, 23 serve.
  • the functional area 13 of the first substrate 10 may, in particular differently doped regions, passivation (z. B. from oxides or nitrides include (z. B. S1O 2) or Metalli ⁇ stechniken to each of desired electronic components (eg., Transistors to provide etc.) and their electrical connections diodes, resistors (z. B. in CMOS technology or other suitable technology. fabricated) As part of the functional area 13 in the fi gures ⁇ a contact surface 14 (z. B. metallized area ).
  • the functional region 23 of the second substrate 20 essentially comprises conductor tracks which lead to different contact surfaces or such contact surfaces. connect with each other. Plotted in Fig. Lc is such a contact surface 24 (metal layer). 25 denotes a so-called solder stop layer.
  • the individual functional areas of the integrated circuit 1 formed from a plurality of substrates are connected to one another via one or more electrical feedthroughs.
  • a via 40 is shown as an example, which provides an electrical connection between the contact surface 14 of the first substrate 10 and the con ⁇ tact surface 24 of the second substrate 20.
  • a special feature of the via 40 is that the through hole 42 has a step 46, at which a transition from a smaller hole diameter dl from the first surface 11 to a larger hole cross section d2 takes place from the second surface 12.
  • a step 46 at which a transition from a smaller hole diameter dl from the first surface 11 to a larger hole cross section d2 takes place from the second surface 12.
  • the procedure was as follows: First, the first sub ⁇ strat as shown in Figure la, 10. (Here, the semiconductor substrate such as silicon.) Machining ⁇ tet order on the upper surface (first surface 11) of the functional area 13 and through the substrate 10 extending therethrough to form the through hole 42. This may advantageous in known processes of the semiconductor industry Retired ⁇ attacked (such. As CMOS technology).
  • the through hole 42 may, for. B.
  • the gradation 46 viewed in the vertical direction, is relatively scarce (eg less than 10 ⁇ m, in particular less than 5 ⁇ m) below the functional area 13.
  • an annular elevation here a ring 50 arranged of polymer material whose inner cross section corresponds approximately to the hole cross section at this point.
  • the through hole 42 fully ⁇ constantly and homogeneously filled with the electrically conductive material (Lot 44), wherein at the substrate top, the metallic contact surface 14 has been wetted and at the substrate ⁇ bottom
  • the electrically conductive material Lit 44
  • the ring 50 serves to a certain extent as a limiting ring for the lateral delimitation of the solder 44 protruding at the lower mouth of the through-hole 42 and together with this solder 44 forms an advantageous electrical "connection element" for contacting the through-connection 40 with another substrate or circuit carrier.
  • the ring 50 (or another purpose serving annular closed survey) was z. B. formed by a photolithographic process on the second surface 12 of the substrate 10.
  • the second substrate 20 is then attached to the first substrate 10 in such a way that electrical contacting of the plated through-hole 40 takes place at the metallic contact surface 24 of the functional region 23 of the second substrate 20.
  • This preferably under a suitably elevated temperature, so that the proportion of the solder 44 protruding from the ring 50 in this case wets the contact surface 24 well.
  • the substrate 10 may in practice be provided with a plurality of plated-through holes of the type shown, which are e.g. B.
  • the second substrate functioning as a circuit carrier could be 20, for example, a plurality of (side by side) arranged thereon first substrates (such as the illustrated substrate 10) wear.
  • the through-connection 40 it is advantageously possible to construct geometrically space-saving multifunctional systems in which a plurality of substrates can be combined not only laterally but alternatively or additionally also vertically stacked to form an integrated circuit.
  • a particularly small hole cross section or hole ⁇ diameter is provided saves valuable surface Be ⁇ area of the functionalized region, said ground up of the larger Hole cross section in the interior of the Substra ⁇ tes nevertheless a continuous filling of the through hole with high quality (especially without inclusions) well ge ⁇ ling.
  • the through-connection 40 is to divide the through-connection 40 into three regions which have special features specially adapted to the respective functionality:
  • the through-hole 42 has a relatively small diameter, so that a high efficiency of the area utilization in the area of the first surface 11 results.
  • a relatively large hole cross-section is provided which, unlike the illustrated embodiment, could also increase in multiple stages to the second surface 12. This results in a smoother filling as well as advantageously a high electrical conductivity.
  • a stepped through-hole 40 is provided in the illustrated example, which is integrated together with the electrical connection element ("solder bump") to form a continuous and homogeneous electrical conductor without "interfaces".
  • the mechanical support of the Lotanteiles used for contacting by the Begrenzungsring 50 extends the functionality of the via 40 considerably.
  • the invention thus allows advantageous stacking of multiple substrates with a "3D contacting".
  • FIGS. 2a to 2c show, in Figs. La to lc representation corresponding to a modifiedskysbei ⁇ game.
  • a polymer ring 50a arranged on the underside of a first substrate 10a is provided with a wettable coating 52a which, in the example shown, also extends over the entire lateral surface starting from the distal end face of the ring 50a of the ring 50a.
  • solder material protrudes on the underside of a first substrate or the limiting ring formed there.
  • this solder supernatant has a crowned shape, for which the aforementioned coating of a wettable material (metal coating 52a) is advantageous in the case of a non-wettable ring material (eg polymer).
  • the subfigures 3a to 3c represent various stages of the filling process.
  • Fig. 3a shows the still unfilled state.
  • a special feature of the ring 50b is that this starting from a substantially cylindrical central Kavi- ty star-shaped outwardly projecting bulges 54b, which function as solder reservoir having the subsequently inserted ⁇ brought Lot 44b.
  • a certain amount of the solder 44 b can be introduced into these bulges 54 b, in particular if, for example, B. due to the lack of wettability of the ring material no protrusion of the solder 44 b is formed at the distal end of the ring 50 b. This situation is shown in Fig. 3b.
  • FIGS. 4a to 4c show a further embodiment of the production of an integrated circuit 1c (FIG. 4c).
  • FIG. 4a are first separately provided two sub strate ⁇ 10c and 30c and provided at least in part with through holes 42c of the already described above.
  • the substrate 10c shown in FIG. 4a corresponds in its execution to the example shown in FIG. 2a and already explained.
  • two variants were drawn simultaneously in FIG. 4a, namely in the left part of the figure with the functional area 33c facing the first substrate 10c and in the right part of the figure with the functional area 33c facing away from this substrate 10c.
  • First and second surfaces of the substrate 30c are designated 31c and 32c, respectively.
  • the two substrates 10c and 30c are then positioned in a stacked relationship to one another.
  • the substrate 30c is hereby stacked on the (upper) first surface 11c of the first substrate 10c.
  • Fig. 4b illustrated substrate stack a liquid-filling process is then subjected, for example, as above be ⁇ already described (melted by immersing the substrate stack in a bath of solder) to the through-holes 42c, and the second to the (lower) surface 12c of the substrate
  • FIG. 4c there are various possibilities with regard to the electrical connections which are created by the plated-through holes 40c.
  • 4c leftmost drawing ⁇ is designated via 40c is for the in Fig.
  • an electric contact with contact surfaces of both the substrate 10c and the substrate 30c is provided.
  • the right adjacent in the figure via 40c only a contact with a contact surface in the function area 13c of the substrate 10c provide ge ⁇ at the upper end. From the right part of Fig. 4c are more

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Description

Beschreibung
Integrierte Schaltung mit einer elektrischen Durchkontaktie¬ rung sowie Verfahren zur Herstellung einer elektrischen
Durchkontaktierung
Die vorliegende Erfindung betrifft eine integrierte Schaltung nach dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zur Herstellung einer elektrischen Durchkontaktierung nach dem Oberbegriff des Anspruchs 8.
Eine derartige integrierte Schaltung und ein derartiges Ver¬ fahren zur Herstellung einer elektrischen Durchkontaktierung sind beispielsweise aus der DE 10 2006 035 864 AI bekannt. Bei diesem Stand der Technik wird eine mikroelektronisch integrierte Schaltung durch Stapeln von mehreren, jeweils einen mikroelektronisch funktionalisierten Bereich aufweisenden Substraten gebildet, wobei (wenigstens) eines dieser Substra¬ te mit (wenigstens) einer elektrischen Durchkontaktierung versehen wird, um Signal- oder auch Leistungsverbindungswege von einem Substrat zu einem anderen Substrat des Substratsta¬ pels oder auch aus der integrierten Schaltung heraus zu ermöglichen. Insbesondere sind hierbei elektrische Durchkontak- tierungen vorgesehen, die jeweils als ein von einer ersten Substratoberfläche zu einer gegenüberliegenden zweiten Substratoberfläche durch das betreffende Substrat hindurch ver¬ laufende und mit einem elektrisch leitfähigen Material durchgängig aufgefüllte Durchgangslöcher ausgebildet sind. In der DE 10 2006 035 864 AI wird hinsichtlich eines "Aspektverhältnisses" derartiger Löcher in einem Substrat, also dem Verhältnis zwischen Lochtiefe und Lochbreite (Lochdurchmes¬ ser) , angemerkt, dass dieses in einem Bereich von 2 bis 10 liegt, typischerweise jedoch größer als 3 ist.
Hierzu ist folgendes anzumerken: Um den Flächen- bzw. Volumenbedarf einer elektrischen Durchkontaktierung der bekannten Art zu verringern, wurde bereits versucht, das Durchgangsloch im Substrat mit einem Aspektverhältnis von mehr als 10 bzw. dementsprechend mit einem "sehr kleinen Durchmesser" zu er- zeugen. Dieser Ansatz für eine Miniaturisierung der Durchkon- taktierung scheiterte bislang jedoch an zahlreichen Technolo- gieproblemen .
Insbesondere wird bei größeren Aspektverhältnissen der Füll- prozess (Auffüllung mit elektrisch leitfähigem Material) extrem erschwert und verlangsamt. Außerdem können Inhomogenitä¬ ten bzw. eine unvollständige Füllung resultieren. In der Praxis wird also bei besonders großem Aspektverhältnis insbeson¬ dere eine durchgängige und fehlerfreie Auffüllung "aus einem Guss" verhindert.
Ein anderer Ansatz zur Miniaturisierung bestand darin, bei einem vorgegebenen Aspektverhältnis den Lochdurchmesser zu verringern, indem die Dicke des Substrates verringert wird. Jedoch sind einem solchen "Abdünnen" der Substrate bzw. Wafer in der Praxis ebenfalls technologische Grenzen gesetzt. Au¬ ßerdem kann (bei nicht allzu kleinem Aspektverhältnis) ein besonders kleiner Lochquerschnitt wieder die fehlerfreie durchgängige Auffüllung vereiteln.
Es ist eine Aufgabe der vorliegenden Erfindung, bei einer integrierten Schaltung der eingangs genannten Art eine einfach und zuverlässig herstellbare und dennoch vorteilhaft platz¬ sparende elektrische Durchkontaktierung zu ermöglichen.
Diese Aufgabe wird bei einer erfindungsgemäßen integrierten Schaltung dadurch gelöst, dass das Durchgangsloch wenigstens eine Abstufung aufweist, an der ein Übergang von einem klei- neren Lochquerschnitt seitens der ersten Oberfläche zu einem größeren Lochquerschnitt seitens der zweiten Oberfläche er- folgt .
Die Grundidee der Erfindung besteht darin, ein Durchgangsloch mit einem Lochquerschnitt auszubilden, der über die Lochlänge betrachtet derart variiert, dass zugunsten eines technolo- gisch weniger problematischen Auffüllprozesses zwar ein größerer Lochquerschnitt vorgesehen wird, der im Bereich wenigs¬ tens einer Abstufung jedoch zugunsten einer Verringerung des Flächenbedarfes im funktionalisierten Substratbereich in ei- nen kleineren Lochquerschnitt übergeht.
Die Erfindung ermöglicht somit die Schaffung einer elektrischen Durchkontaktierung mit geringem Platzbedarf (im relevanten Bereich) und dennoch überragender Qualität und Zuver- lässigkeit hinsichtlich sowohl des Herstellungsprozesses als auch der späteren Funktion. Vorteilhaft gelingt die für die spätere Funktion wichtige durchgängige Auffüllung des Durch¬ gangsloches mit dem elektrisch leitfähigen Material "aus ei¬ nem Guss", d. h. durchgehend über die gesamte Lochlänge zwi- sehen den beiden betreffenden Substratoberflächen mit großer ProzessSicherheit .
Das Durchgangsloch kann eine oder mehrere solche querschnittsverändernden Abstufungen aufweisen, wobei an jeder Abstufung bevorzugt eine sehr abrupte Querschnittsveränderung erfolgen kann (z. B. über einen in Längsrichtung des Loches betrachteten Übergangsbereich von weniger als 10% der Lochgesamtlänge) . Die Begriffe "kleinerer Lochquerschnitt" und "größerer Loch¬ querschnitt" beziehen sich hier auf den Unterschied der Lochquerschnitte beiderseits der betreffenden Abstufung.
Oftmals ist es vorteilhaft, wenn beim oder nach dem Erzeugen des Durchgangsloches dessen Umfangsfläche zunächst "passi¬ viert", d. h. mit einer elektrischen Isolation versehen wird, bevor das elektrisch leitfähige Material eingebracht wird. Bei einem Durchgangsloch in einem Siliziumsubstrat kann die Passivierung beispielsweise durch eine Siliziumoxidschicht ausgebildet werden.
Das Durchgangsloch besitzt bevorzugt einen kreisförmigen Lochquerschnitt. Im Folgenden werden im Hinblick auf einen solchen kreisförmigen Lochquerschnitt bevorzugte Dimensionie¬ rungen bzw. Dimensionierungsregeln angegeben. Es versteht sich, dass damit auch entsprechende Dimensionierungen und Dimensionierungsregeln hinsichtlich der entsprechenden Loch- querschnitte (Flächen) offenbart sind, welche bei den nach¬ folgenden Angaben jeweils mitzulesen sind (und auch für nicht-kreisförmige Lochquerschnitte angewendet werden kön¬ nen) .
In einer Aus führungs form ist vorgesehen, dass ein Durchmesser des kleineren Lochquerschnittes kleiner als 20 μπι, insbesondere kleiner als 10 μπι ist. Andererseits beträgt dieser
Durchmesser bevorzugt wenigstens 1 μπι oder wenigstens 2 μπι, beispielsweise etwa 5 μπι.
In einer Aus führungs form ist vorgesehen, dass ein Durchmesser des kleineren Lochquerschnittes kleiner als 200%, insbesonde¬ re kleiner als 100%, der Höhe des funktionalisierten Bereiches ist. Die Höhe des funktionalisierten Bereiches kann bei¬ spielsweise im Bereich von 1 μπι bis 20 μπι liegen. Falls der funktionalisierte Bereich über seine laterale Ausdehnung be¬ trachtet eine ungleichmäßige Höhe besitzt, so bezieht sich der hier verwendete Begriff "Höhe des funktionalisierten Bereiches" auf diejenige Höhe, welche in der unmittelbaren Um¬ gebung der betreffenden Mündung des Durchgangsloches vorliegt .
In einer Aus führungs form ist vorgesehen, dass sich die Durchmesser des kleineren Lochquerschnittes und des größeren Loch- querschnittes um mindestens einen Faktor 2, bevorzugt um min¬ destens einen Faktor 5, unterscheiden.
In einer Aus führungs form ist ein Durchmesser des größeren Lochquerschnittes größer als 30 μπι, insbesondere größer als 60 μπι. Andererseits ist dieser Durchmesser bevorzugt kleiner als 200 μπι, beispielsweise etwa 100 μπι. Wie bereits erwähnt kann das Durchgangsloch auch mehr als ei¬ ne Abstufung aufweisen, an welcher sich der Lochquerschnitt bzw. Lochdurchmesser verändert. Falls mehr als eine Abstufung vorgesehen ist, so beziehen sich die vorstehend angegebenen Angaben betreffend den "kleineren Lochquerschnitt" auf den unmittelbar an die erste Substratoberfläche heranreichenden Lochquerschnitt, also gewissermaßen den "allerkleinsten Lochquerschnitt" in dieser mehrstufigen Gestaltung. Demgegenüber bezeichnet in diesem Fall der "größere Lochquerschnitt" den unmittelbar an die zweite Oberfläche heranreichenden Lochquerschnitt, also gewissermaßen den "allergrößten Lochquerschnitt" in der mehrstufigen Gestaltung.
In einer Aus führungs form ist vorgesehen, dass der Abstand der Abstufung von der ersten Oberfläche kleiner als der Abstand der Abstufung von der zweiten Oberfläche ist, bevorzugt um wenigstens einen Faktor 2. Alternativ oder zusätzlich kann vorteilhaft vorgesehen sein, dass der Abstand der Abstufung von der ersten Oberfläche 150% bis 300% der Höhe des funktio- nalisierten Bereiches beträgt. Bei variierender Höhe bezieht sich diese Angabe wieder auf die im Bereich der betreffenden Mündung des Durchgangsloches vorliegende Höhe.
Die Dicke des Substrates, in welchem das Durchgangsloch aus- gebildet ist, entsprechend dem Abstand zwischen der ersten und der zweiten Substratoberfläche, kann beispielsweise im Bereich von 50 μπι bis 500 μπι liegen.
Unter Berücksichtigung der hier angegebenen Dimensionierungen bzw. Dimensionierungsregeln lassen sich der Platzbedarf (insbesondere Flächenbedarf im funktionalisierten Bereich) und die Zuverlässigkeit der elektrischen Durchkontaktierung besonders weitgehend optimieren. Für die Ausbildung des Durchgangsloches mit der wenigstens einen Abstufung gibt es vielfältige Möglichkeiten. Gemäß einer (weniger bevorzugten) Ausführung ist vorgesehen, dass das Substrat hierfür lediglich von der zweiten Oberfläche her be- arbeitet wird, also z. B. zunächst ein Sackloch mit größerem Lochquerschnitt ausgebildet wird und sodann ausgehend vom Bo¬ den dieses Sackloches der Lochabschnitt mit demgegenüber kleinerem Querschnitt bis hin zur ersten Oberfläche herausge¬ arbeitet wird. Diese Bearbeitung des Substrates von der zwei¬ ten Oberfläche her kann auch in mehreren (querschnittsverkleinernden) Stufen durchgeführt werden. In einer alternativen (bevorzugten) Ausführung werden einerseits von der zweiten Oberfläche und andererseits von der ersten Oberfläche her erzeugte Lochabschnitte zum gewünschten Durchgangsloch ergänzt .
Das durchgängige Auffüllen des Durchgangsloches mit dem elektrisch leitfähigen Material erfolgt bevorzugt mittels ei¬ nes Flüssig-Füll-Verfahrens , z. B. mit einem aufgeschmolzenen Lotmaterial. Hierfür können vorteilhaft an sich bekannte Lot¬ materialien (z. B. "Solder-Legierungen") verwendet werden. Gegebenenfalls, zumeist bevorzugt, erfolgt eine Passivierung der nach Ausbildung des Durchgangsloches freigelegten Substratflächen, bevor das elektrisch leitfähige Material eingebracht wird.
Durch ein Flüssig-Füllverfahren gemäß einer "Ein-Schuss-Ein- Material"-Methode, z. B. durch Untertauchen des Substrates in ein Bad des verflüssigten elektrisch leitfähigen Materials, kann die von dem Durchgangsloch gebildete Kavität mit hoher Prozesssicherheit praktisch vollständig mit dem leitfähigen Material aufgefüllt werden.
In einer besonders bevorzugten Ausführung bildet das in das Durchgangsloch gefüllte leitfähige Material an wenigstens ei¬ ner der beiden Substratoberflächen eine Kontaktierung, beispielsweise so genannte "Lotbällchen-Kontaktierung" aus. Die durchgängige Auffüllung des Durchgangsloches wie auch die Ausbildung einer Kontaktierung an der ersten und/oder zweiten Substratoberfläche können vorteilhaft in einem einzigen Pro¬ zessschritt erfolgen. Insbesondere zur Herstellung eines elektrischen Kontaktes zwischen der Durchkontaktierung und dem funktionalisierten Bereich an der ersten Substratoberfläche kann vorgesehen sein, dass an der ersten Oberfläche eine mit dem leitfähigen Material benetzbare Kontaktfläche vorgesehen ist, welche die Mündung des Durchgangsloches an der ersten Substratoberfläche ringförmig umgibt. Beim Auffüllen des Durchgangsloches mit dem leitfähigen Material kann somit vorteilhaft sogleich eine Benetzung der (z. B. metallischen) Kontaktfläche erfolgen. Falls auch an der zweiten Substratoberfläche ein funktionali- sierter Bereich ausgebildet ist, so kann auch dort eine derartige benetzbare Kontaktfläche vorgesehen sein.
Der eine solche Kontaktfläche benetzende Anteil des leitfähi- gen Materials kann darüber hinaus auch eine Kontaktierung zu einer Oberfläche eines unmittelbar angrenzenden weiteren Substrates der betreffenden integrierten Schaltung darstellen, etwa zu einem anderen Substrat welches zur Ausbildung der integrierten Schaltung mit dem erstgenannten Substrat gestapelt wird.
Insbesondere zur Ausbildung einer elektrischen Kontaktierung hin zu einem benachbarten Substrat in einem Substratstapel ist eine Aus führungs form besonders vorteilhaft, bei welcher an der zweiten Oberfläche die Mündung des Durchgangsloches umgebend ein von der zweiten Oberfläche abstehender und in einem Ausmaß mit dem leitfähigen Material gefüllter Ring vorgesehen ist, so dass das leitfähige Material aus dem distalen Ende des Ringes heraussteht.
Mit einem solchen Ring kann vorteilhaft ein aus der Substrat¬ oberfläche definiert herausragendes lötfähiges Kontaktie- rungselement geschaffen werden. Der Ring kann z. B. aus einem Polymermaterial ausgeführt werden. Die Höhe, der Innendurch- messer und die Wandungsstärke des Ringes können je nach An¬ wendungsfall und Zuverlässigkeitsanforderungen festgelegt werden. Für viele Anwendungsfälle geeignete Dimensionierungen sind beispielsweise eine Höhe von 30 μπι bis 100 μπι, bei- spielsweise etwa 40 μπι, ein Innendurchmesser im Bereich von 30 μπι bis 200 μπι, beispielsweise etwa 50 μπι, und eine Wan¬ dungsstärke im Bereich von 20 μπι bis 200 μπι, beispielsweise etwa 50 μπι. Ganz allgemein ist eine Wandungsstärke von we- nigstens 10 % des Innendurchmessers und/oder höchstens 100 % des Innendurchmessers vorteilhaft.
Aufgrund der eher kleinen Abmessungen des Ringes wird dieser bevorzugt nicht als "separates Bauteil" angebracht sondern durch einen Strukturierungsprozess hergestellt, wobei hierfür auf an sich bekannte Methoden zur Mikrostrukturierung von Substratoberflächen zurückgegriffen werden kann, insbesondere Methoden, die aus der Halbleiterindustrie bekannt sind. Die Herstellung eines Ringes aus Kunststoffmaterial (z. B. Poly- mer) kann dementsprechend beispielsweise so erfolgen, dass die betreffende Substratoberfläche zunächst vollflächig mit einer Kunststofffolie bzw. -beschichtung versehen wird und dann unter Verwendung von photolithographischen Methoden (z. B. unter Verwendung von Photolack) eine großflächige Abtra- gung (z. B. Ätzen) des Kunststoffmaterials erfolgt, wobei le¬ diglich an dem bzw. den gewünschten Orten der Ringe das betreffende Material stehengelassen wird.
Der Ring (z. B. aus Polymer) kann vorteilhaft zu einer Stabi- lisierung des aus dem Ringende herausstehenden Materialanteils (z. B. "Solder-Ball") in der Ebene und damit zur Erhö¬ hung der Zuverlässigkeit führen. Außerdem kann der Ring eine Scherwirkung zwischen verlötetem Substrat und Unterlage (z. B. anderes Substrat bzw. "Schaltungsträger" in einem Sub- stratstapel) verringern, welche bei thermischer Beanspruchung aufgrund unterschiedlicher Längenausdehnungen der Fügepartner entstehen kann.
Falls bei der Herstellung der elektrischen Durchkontaktierung ein Flüssig-Befüllen des Durchgangsloches (z. B. mit einem verflüssigten Lot) durchgeführt wird, so kommt es im Falle einer nicht-benetzbaren Ringoberfläche oftmals zu Füllungen, welche nicht bis zum distalen Ringende reichen bzw. aus die- sem Ringende herausstehen. Abhilfe kann z. B. eine zusätzliche Beschichtung des Verbindungselementes (z. B. Polymerring) mit einer benetzbaren Schicht (bevorzugt metallische Schicht) schaffen. Insbesondere kann der Ring an seiner distalen
Stirnseite und gegebenenfalls zusätzlich an seiner äußeren Umfangsfläche eine mit dem betreffenden Füllmaterial benetz¬ bare Beschichtung aufweisen. Auch derartige Beschichtungen können z. B. unter Verwendung von photolithographischen Methoden oder dergleichen realisiert werden.
Will man sich den Aufwand einer solchen Beschichtung ersparen, so kann man in der Formgestaltung eines nichtbenetzbaren Ringes ein Reservoir für das leitfähige Material vorsehen, bevorzugt mit großer Oberfläche bei relativ kleinem Volumen, beispielsweise in Form von einer oder mehreren radialen Buchten an der Innenmantelfläche des Ringes. Wenn das leitfähige Material in die Durchgangsöffnung und den daran angelagerten Ring eingefüllt wird, so füllt sich auch das Re¬ servoir mit dem Material, welches in dieser Situation nicht aus dem Ringende hervorsteht. Erfolgt jedoch sodann ein Um- schmelzen des Materials (Lot) , bevorzugt unter Schutzgas, so verringert sich die Gesamtoberfläche des Materials im Ring und es kann die Ausbildung eines kugelförmigen Balles bewirkt werden, welcher dann aus dem Ring hervorsteht.
Der Begriff "Ring" ist hier sehr weitgehend zu verstehen, etwa als ringförmig geschlossene Erhebung an der betreffenden Substratoberfläche im Bereich der Mündung eines betreffenden Durchgangsloches. Insbesondere wenn ein solcher Ring mit ei¬ nem Materialreservoir der vorstehend erwähnten Art vorgesehen werden soll, so kann der Ring auch insbesondere einen nichtkreisförmigen Außenumfang besitzen.
In einer Aus führungs form umfasst die integrierte Schaltung mehrere gestapelt angeordnete und elektrisch miteinander kon¬ taktierte Substrate, wobei wenigstens eines dieser Substrate mit wenigstens einer elektrischen Durchkontaktierung wie oben beschrieben versehen ist. Beispielsweise kann eine solche Schaltung aus drei übereinan¬ der gestapelten Substraten zusammengesetzt sein. Ein unterstes Substrat kann z. B. als Schaltungsträger fungieren, bei welchem an der Oberseite Leiterbahnen und benetzbare (z. B. metallische) Kontaktflächen vorgesehen sind, über welche die elektrische Verbindung mit dem darüber angeordneten Substrat (mittleres Substrat im Stapel) hergestellt wird. Das mittlere Substrat kann hierfür z. B. mehrere elektrische Durchkontak- tierungen der oben bereits beschriebenen Art aufweisen, z. B. mit Verbindungselementen in Form von Ringen an der Substratunterseite, aus welchen leitfähiges Material (aus dem zugehö¬ rigen Durchgangsloch) herausragt. Die Durchkontaktierungen können zu der Oberseite dieses Substrats und einem dort ange- ordneten funktionalisierten Bereich (mikroelektronische
Schaltungsanordnung) führen und/oder an dieser Substratoberseite wiederum elektrische Kontaktierungen zur elektrischen Anbindung des dritten, im Substratstapel obersten Substrates bilden. Das oberste Substrat kann also wiederum elektrische Durchkontaktierungen aufweisen, welche dessen Unterseite mit der Oberseite verbinden, wobei z. B. an der Oberseite (alternativ oder zusätzlich auch Unterseite) des obersten Substrates wieder ein funktionalisierter Bereich vorgesehen sein kann. Die elektrischen Durchkontaktierungen des mittleren Substrates und des oberen Substrates können z. B. wenigstens zum Teil koaxial zueinander angeordnet sein, so dass sich in diesem Fall elektrische Durchkontaktierungen von der Unterseite des mittleren Substrates bis hin zur Oberseite des obe¬ ren Substrates bilden.
Ein erfindungsgemäßes Verfahren zur Herstellung einer elektrischen Durchkontaktierung in einem Substrat für eine integrierte Schaltung umfasst die Schritte: - Ausbilden eines von einer ersten Substratoberfläche zu ei¬ ner gegenüberliegenden zweiten Substratoberfläche durch das Substrat hindurch verlaufenden Durchgangsloches (bevorzugt mit nachfolgender Passivierung der Lochinnenfläche) , wobei das Durchgangsloch mit wenigstens einer Abstufung ausgebildet wird, an der ein Übergang von einem kleineren Lochquerschnitt seitens der ersten Substratoberfläche zu einem grö¬ ßeren Lochquerschnitt seitens der zweiten Substratoberflä- che erfolgt,
- durchgängiges Auffüllen des Durchgangsloches mit einem elektrisch leitfähigen Material. Das Ausbilden des Durchgangsloches kann insbesondere durch einen Ätzprozess erfolgen, bei welchem das Substrat von bei¬ den Substratoberflächen her geätzt wird (mit unterschiedli¬ chen Lochquerschnitten) , so dass die Lochabstufung an der Stelle entsteht, an welcher die beiden (koaxialen) Teilätzun- gen "aufeinandertreffen". Nach der sodann bevorzugt erfolgenden vollständigen Passivierung der Innenoberfläche ("Relief") des Durchgangsloches, beispielsweise durch ein CVD-Verfahren oder dergleichen, kann ein vollständiges, durchgängiges Auf¬ füllen ohne Materialübergänge mit einem (einzigen) elektrisch leitfähigen Material zwischen den beiden Substratoberflächen erfolgen. Dies bevorzugt mit einem Flüssig-Füllverfahren der oben bereits erläuterten Art. Damit resultiert eine homogene "Ein-Material"-Füllung der Struktur. Die weiter oben für die integrierte Schaltung bzw. deren elektrische Durchkontaktierung bereits beschriebenen besonderen Ausgestaltungen und Weiterbildungen können in analoger Weise, einzeln oder in beliebigen Kombinationen, auch für das erfindungsgemäße Herstellungsverfahren vorgesehen sein.
Die Erfindung wird nachfolgend anhand von Ausführungsbeispie¬ len mit Bezug auf die beigefügten Zeichnungen weiter beschrieben. Es stellen schematisch und nicht maßstäblich dar: Fig. 1 die Herstellung einer elektrischen Durchkontaktierung in einem Substrat einer integrierten Schaltung gemäß eines ersten Ausführungsbei¬ spiels, Fig. 2 ein derartiges Verfahren gemäß eines weiteren Aus führungsbeispiels ,
Fig. 3 eine Darstellung zur Veranschaulichung einer gegenüber dem Beispiel von Fig. 1 abgewandelten Ausgestaltung eines elektrischen Verbindungselementes der elektrischen Durchkontaktierung,
Fig. 4 ein Ausführungsbeispiel der Herstellung einer integrierten Schaltung aus mehreren gestapelten Substraten, und
Fig. 5 die Anordnung des Substratstapels von Fig. 4 auf einen weiteren, als Schaltungsträger fungierenden
Substrat .
Die Fig. la bis lc veranschaulichen die Herstellung einer integrierten Schaltung 1 umfassend eine gestapelte Anordnung aus einem ersten Substrat 10 und einem zweiten Substrat 20.
Mit Bezug auf Fig. lc wird nachfolgend zunächst der Aufbau der bereits fertig hergestellten integrierten Schaltung 1 beschrieben .
Die Substrate 10, 20 bilden im dargestellten Beispiel ein erstes (oberes) Substrat (10) und ein zweites (unteres) Sub¬ strat (20) des Substratstapels. Das Substrat 10 besitzt eine (obere) erste Oberfläche 11 und eine gegenüberliegende (untere) zweite Oberfläche 12. Das Substrat 20 besitzt eine (obere) erste Oberfläche 21 und eine gegenüberliegende (untere) zweite Oberfläche 22. Als Material für die Substrate 10, 20 kann z. B. Silizium vorgesehen sein. Es kommen jedoch auch insbesondere alle in der Halbleiterindustrie zur Herstellung von mikroelektronisch integrierten Schaltungen üblichen Materialien in Betracht. Im dargestellten Beispiel stellt das untere Substrat 20 le¬ diglich einen Schaltungsträger bzw. eine Leiterplatte dar und dient somit vornehmlich zur elektrischen "Verdrahtung" des darauf angeordneten Substrates 10 und zur Schaffung von Möglichkeiten zur externen Kontaktierung der integrierten Schaltung 1. Insofern kann speziell das Substrat 20 z. B. auch aus einem Keramikmaterial oder Epoxidharz oder anderen elektrisch isolierenden Materialien hergestellt sein, wobei jedoch zu- mindest an dessen Oberseite elektrisch leitende Bereich wie metallische Leiterbahnen bzw. Kontaktflächen vorzusehen sind.
An den ersten Oberflächen 11 und 21 der Substrate 10 und 20 sind jeweilige " funktionalisierte Bereiche" 13 bzw. 23 ausge- bildet.
Diese funktionalisierten Bereiche 13 und 23, nachfolgend auch als Funktionsbereiche bezeichnet, beinhalten in an sich be¬ kannter Weise essentielle elektrische bzw. elektronische Kom- ponenten der integrierten Schaltung 1, wohingegen tiefer im Substratinneren liegende Bereiche ("bulk") vornehmlich als elektrische Isolation bzw. Träger für die Funktionsbereiche 13, 23 dienen. Der Funktionsbereich 13 des ersten Substrates 10 kann insbesondere unterschiedlich dotierte Bereiche, Passivierungen (z. B. aus Oxiden oder Nitriden (z. B. S1O2) oder auch Metalli¬ sierungen umfassen, um die jeweils gewünschten elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände etc.) und deren elektrische Verbindungen bereitzustellen (z. B. in CMOS-Technologie oder einer anderen geeigneten Technologie gefertigt) . Als Teil des Funktionsbereiches 13 ist in den Fi¬ guren eine Kontaktfläche 14 (z. B. metallisierter Bereich) eingezeichnet .
Der Funktionsbereich 23 des zweiten Substrates 20 umfasst im dargestellten Beispiel im Wesentlichen Leiterbahnen, die zu verschiedenen Kontaktflächen führen bzw. solche Kontaktflä- chen miteinander verbinden. In Fig. lc eingezeichnet ist eine solche Kontaktfläche 24 (Metallschicht) . Mit 25 ist eine so genannte Lötstoppschicht bezeichnet. Die einzelnen Funktionsbereiche der aus mehreren Substraten gebildeten integrierten Schaltung 1 sind über eine oder mehrere elektrische Durchkontaktierungen miteinander verbunden.
In Fig. lc ist beispielhaft eine solche Durchkontaktierung 40 eingezeichnet, welche eine elektrische Verbindung zwischen der Kontaktfläche 14 des ersten Substrates 10 und der Kon¬ taktfläche 24 des zweiten Substrates 20 bereitstellt.
Konventionell ist bei dieser Durchkontaktierung 40, dass die- se als ein von der ersten Substratoberfläche 11 zur zweiten Substratoberfläche 12 durch das Substrat 10 hindurch verlau¬ fendes Durchgangsloch 42 ausgebildet ist, welches (nach Pas¬ sivierung der Innenumfangsfläche) mit einem elektrisch leit¬ fähigen Material aufgefüllt wurde (Das leitfähige Material ist in den Figuren schraffiert dargestellt) . Bei dem leitfä¬ higen Material handelt es sich im dargestellten Beispiel um ein Lot 44 aus Metall bzw. einer Metalllegierung (z. B. mit einem Schmelzpunkt im Bereich von 150°C bis 300°C) . Konventi¬ onell ist bei dem dargestellten Beispiel auch, dass ein Loch- querschnitt des Durchgangsloches 42 kreisförmig ist.
Eine Besonderheit der Durchkontaktierung 40 besteht jedoch darin, dass das Durchgangsloch 42 eine Abstufung 46 aufweist, an der ein Übergang von einem kleineren Lochdurchmesser dl seitens der ersten Oberfläche 11 zu einem größeren Lochquerschnitt d2 seitens der zweiten Oberfläche 12 erfolgt. Mit an¬ deren Worten verkleinert sich über die Länge des Durchgangs¬ loches 42 in Richtung von der zweiten Oberfläche 12 zur ersten Oberfläche 11 betrachtet an der Abstufung 46 der Loch- querschnitt.
Bei der Herstellung der integrierten Schaltung 1 (Fig. lc) wurde wie folgt vorgegangen: Zunächst wurde, wie in Fig. la dargestellt, das erste Sub¬ strat 10 (hier: Halbleitersubstrat, z. B. Silizium) bearbei¬ tet, um an der Oberseite (erste Oberfläche 11) den Funktions- bereich 13 und durch das Substrat 10 hindurch verlaufend das Durchgangsloch 42 auszubilden. Hierfür kann vorteilhaft auf an sich bekannte Prozesse der Halbleiterindustrie zurückge¬ griffen werden (z. B. CMOS-Technologie ) . Das Durchgangsloch 42 kann z. B. mit Hilfe von üblichen Verfahren wie anisotro- pes Ätzen, Trockenätzen, anisotropes Nassätzen, Ätzen mit Unterstützung eines elektrischen Feldes oder Laserätzen ausgebildet werden, wobei im dargestellten Beispiel an einer Stelle im Lochverlauf die erwähnte Äbstufung 46 erzeugt wird, an welcher im dargestellten Beispiel ein Übergang von dem klei- neren Lochdurchmesser dl = 5 μπι (seitens der ersten Oberfläche 11) auf den größeren Lochdurchmesser d2 = 100 μπι erfolgt.
Im dargestellten Beispiel befindet sich die Äbstufung 46 in Höhenrichtung betrachtet relativ knapp (z. B. weniger als 10 um, insbesondere weniger als 5 μπι) unter dem Funktionsbereich 13. An der zweiten Oberfläche 12, im Bereich der Mündung des Durchgangsloches 42, ist koaxial zum Durchgangsloch 42 eine ringförmige Erhebung, hier ein Ring 50 aus Polymermaterial angeordnet, dessen Innenquerschnitt etwa dem Lochquerschnitt an dieser Stelle entspricht.
Sodann erfolgt ein durchgängiges und vollständiges Auffüllen des Durchgangsloches 42 (einschließlich des Ringes 50) mit dem elektrisch leitfähigen Material, im dargestellten Bei- spiel mit dem Lot 44. Dieses "voidfreie" Auffüllen des gesam¬ ten Lochreliefs in "einem Schuss" und mit einem einzigen Ma¬ terial erfolgt mittels eines Flüssig-Befüllverfahrens , bei welchem das Substrat 10 beispielsweise unter Vakuum vollständig in ein Bad des verflüssigten Lotes 44 (z. B. bei einer Temperatur von mehr als 150°C) eingetaucht wird, wobei mit einer Druckerhöhung nach dem Untertauchen bewirkt wird, dass das flüssige Lot in die Durchgangsöffnung hineingedrückt wird. Nach dem Entfernen des Substrates 10 aus dem Lotbad (und Erstarren des Lotes 44) ergibt sich z. B. der in Fig. lb dargestellte Zustand, bei welchem das Durchgangsloch 42 voll¬ ständig und homogen mit dem elektrisch leitfähigen Material (Lot 44) gefüllt ist, wobei an der Substratoberseite die me- tallische Kontaktfläche 14 benetzt wurde und an der Substrat¬ unterseite am distalen Ende des Polymerringes 50 ein konvexer Überstand eines Anteils des Lotes 44 vorhanden ist. Der Ring 50 dient gewissermaßen als Begrenzungsring zur lateralen Begrenzung des an der unteren Mündung des Durchgangsloches 42 herausstehenden Lotes 44 und bildet zusammen mit diesem Lot 44 ein vorteilhaftes elektrisches "Verbindungselement" zur Kontaktierung der Durchkontaktierung 40 mit einem anderen Substrat bzw. Schaltungsträger. Der Ring 50 (oder eine andere diesem Zweck dienende ringförmig geschlossene Erhebung) wurde z. B. durch ein photolithographisches Verfahren an der zweiten Oberfläche 12 des Substrates 10 ausgebildet.
Im dargestellten Beispiel, wie in Fig. lb unten dargestellt, wird sodann das zweite Substrat 20 derart an das erste Sub- strat 10 angefügt, dass eine elektrische Kontaktierung der Durchkontaktierung 40 an der metallischen Kontaktfläche 24 des Funktionsbereiches 23 des zweiten Substrates 20 erfolgt. Dies bevorzugt unter geeignet erhöhter Temperatur, so dass der aus dem Ring 50 hervorstehende Anteil des Lotes 44 die Kontaktfläche 24 hierbei gut benetzt.
Es resultiert die in Fig. lc dargestellte und bereits be¬ schriebene Struktur, bei welcher die integrierte Schaltung 1 aus den beiden vertikal gestapelt aneinandergefügten Substra- ten 10 und 12 gebildet wird. Selbstverständlich kann das Substrat 10 in der Praxis mit einer Vielzahl von Durchkontaktie- rungen der dargestellten Art versehen werden, die z. B.
gleichzeitig durch dieselben Prozessschritte ausgebildet wer¬ den. Die im dargestellten Ausführungsbeispiel veranschaulich- te vertikale Stapelung schließt keineswegs aus, dass zusätz¬ lich auch eine horizontale Stapelung bzw. Nebeneinanderanord¬ nung von Substraten erfolgt. Bei dem dargestellten Beispiel könnte das als Schaltungsträger fungierende zweite Substrat 20 beispielsweise mehrere (nebeneinander) darauf angeordnete erste Substrate (wie das dargestellte Substrat 10) tragen.
Mit der besonderen Ausgestaltung der Durchkontaktierung 40 ist vorteilhaft der Aufbau von geometrisch platzsparenden multifunktionalen Systemen ermöglicht, bei denen mehrere Substrate nicht nur lateral sondern alternativ oder zusätzlich auch vertikal gestapelt zu einer integrierten Schaltung zu- sammengefasst werden können. Mittels der erfindungsgemäßen Durchkontaktierung, bei welcher zumindest an einer Substratoberfläche (an welcher ein funktionalisierter Bereich ausgebildet ist) ein besonders kleiner Lochquerschnitt bzw. Loch¬ durchmesser vorgesehen ist, wird wertvolle Oberfläche im Be¬ reich des funktionalisierten Bereich eingespart, wobei auf- grund des größeren Lochquerschnittes im Inneren des Substra¬ tes dennoch eine durchgehende Befüllung des Durchgangsloches mit hoher Qualität (insbesondere ohne Einschlüsse) gut ge¬ lingt. Die Grundidee des Ausführungsbeispiels gemäß Fig. 1 besteht darin, die Durchkontaktierung 40 in drei Bereiche einzuteilen, die der jeweiligen Funktionalität speziell ange- passte Besonderheiten aufweisen: Im aktiven Bereich (Funktionsbereich 13) besitzt das Durchgangsloch 42 einen relativ kleinen Durchmesser, so dass sich eine hohe Effizienz der Flächenausnutzung im Bereich der ersten Oberfläche 11 ergibt. Demgegenüber ist im "bulk" des Substrates 10 ein relativ großer Lochquerschnitt vorgesehen, der sich abweichend vom dargestellten Ausführungsbeispiel auch mehrstufig zur zweiten Oberfläche 12 hin vergrößern könnte. Damit ergibt sich eine problemlosere Befüllung wie auch vorteilhaft eine hohe elekt- rische Leitfähigkeit. Das an der zweiten Oberfläche 12 vorge¬ sehene Verbindungselement, wie insbesondere die mit dem Ring 50 realisierte Polymereinfassung, verbessert schließlich vorteilhaft die thermomechanische Zuverlässigkeit der damit be¬ werkstelligten elektrischen Kontaktierung .
Diese drei Bereich können vorteilhaft in einem Prozess¬ schritt, mit einem lötfähigen, leitfähigen Material (hier: Lot 44) ohne zusätzliche verkomplizierende Maßnahmen gefüllt und somit gleichzeitig erzeugt werden. Das vereinfacht den Prozess und erhöht die ProduktZuverlässigkeit .
Mit anderen Worten wird bei dem dargestellten Beispiel eine gestufte Durchkontaktierung 40 vorgesehen, die zusammen mit dem elektrischen Verbindungselement ( "Solder-Bump" ) zu einem durchgängigen und homogenen elektrischen Leiter ohne "Interfaces" integriert wird. Die mechanische Unterstützung des zur Kontaktierung verwendeten Lotanteiles durch den Begrenzungs- ring 50 erweitert die Funktionalität der Durchkontaktierung 40 erheblich.
Die Erfindung ermöglicht somit vorteilhafte Stapelungen von mehreren Substraten mit einer " 3D-Kontaktierung" .
Bei der nachfolgenden Beschreibung von weiteren Ausführungsbeispielen werden für gleichwirkende Komponenten die gleichen Bezugszahlen verwendet, jeweils ergänzt durch einen kleinen Buchstaben zur Unterscheidung der Aus führungs form. Dabei wird im Wesentlichen nur auf die Unterschiede zu dem bzw. den bereits beschriebenen Ausführungsbeispielen eingegangen und im Übrigen hiermit ausdrücklich auf die Beschreibung vorangegangener Ausführungsbeispiele verwiesen. Die Fig. 2a bis 2c zeigen in einer den Fig. la bis lc entsprechenden Darstellung ein modifiziertes Ausführungsbei¬ spiel .
Die Modifikation gegenüber dem bereits beschriebenen Ausfüh- rungsbeispiel besteht darin, dass ein an der Unterseite eines ersten Substrates 10a angeordneter Polymerring 50a mit einer benetzbaren Beschichtung 52a versehen ist, die sich im dargestellten Beispiel ausgehend von der distalen Stirnfläche des Ringes 50a auch über die gesamte Mantelfläche des Ringes 50a erstreckt.
Wenn das Auffüllen des betreffenden Durchgangsloches 42a mit einem verflüssigtem Lot 44a erfolgt, so benetzt der aus dem distalen Ende des Ringes 50a hervortretende Anteil des Lotes 44a die Metallbeschichtung 52a, was bei dem Flüssig- Befüllprozess die Ausbildung eines zuverlässigen elektrischen Verbindungselementes mittels des Ringes 50a begünstigt.
Ansonsten gelten für das Ausführungsbeispiel gemäß Fig. 2 die oben bereits für das Ausführungsbeispiel gemäß Fig. 1 gegebe¬ nen Erläuterungen. Den Beispielen gemäß der Fig. 1 und Fig. 2 ist gemeinsam, dass an der Unterseite eines ersten Substrates bzw. dem dort ausgebildeten Begrenzungsring Lotmaterial absteht. Gemäß einer bevorzugten Aus führungs form besitzt dieser Lotüberstand eine ballige Form, wofür bei einem nicht-benetzbaren Ringma- terial (z. B. Polymer) die erwähnte Beschichtung aus einem benetzbaren Material (Metallbeschichtung 52a) von Vorteil ist .
Eine alternative Möglichkeit zur Verbesserung der Ausbildung eines "Lötbällches " am distalen Ende eines Begrenzungsringes veranschaulicht die in Fig. 3 beispielhaft gezeigte Ausges¬ taltung eines (ebenfalls nicht-benetzbaren) Ringes 50b, z. B. wieder aus Polymermaterial. Die Teilfiguren 3a bis 3c stellen verschiedene Stadien des Befüllprozesses dar. Fig. 3a zeigt den noch unbefüllten Zustand. Eine Besonderheit des Ringes 50b besteht darin, dass dieser ausgehend von einer etwa zylindrischen zentralen Kavi- tät sternförmig nach außen hin abstehende Ausbuchtungen 54b aufweist, welche als Lotreservoir für das nachfolgend einge¬ brachte Lot 44b fungieren.
Wie in Fig. 3b dargestellt kann in diesen Ausbuchtungen 54b eine gewisse Menge des Lotes 44b eingebracht werden, insbe- sondere wenn z. B. aufgrund der mangelnden Benetzbarkeit des Ringmaterials kein Überstand des Lotes 44b am distalen Ende des Ringes 50b ausgebildet wird. Diese Situation ist in Fig. 3b dargestellt. Nach einer derartigen Befüllung des Durchgangsloches 42b und des Ringes 50b mitsamt dessen Reservoir (Ausbuchtungen 54b) kann jedoch ein Umschmelzen des Lotes 44b erfolgen, bei wel- chem sich die Gesamtoberfläche des Lotes 44b im Ring 50b ver¬ ringert und sich ein mehr oder weniger kugelförmiger Ball (Lötbällchen) ergibt, welcher dann auch dem Ring 50b hervorsteht. Diese Situation ist in Fig. 3c dargestellt. Die Fig. 4a bis 4c zeigen ein weiteres Ausführungsbeispiel der Herstellung einer integrierten Schaltung lc (Fig. 4c) .
Wie in Fig. 4a dargestellt, werden zunächst separat zwei Sub¬ strate 10c und 30c bereitgestellt und wenigstens zum Teil mit Durchgangslöchern 42c der oben bereits beschriebenen Art versehen. Das in Fig. 4a dargestellte Substrat 10c entspricht von der Ausführung her dem in Fig. 2a gezeigten und bereits erläuterten Beispiel. Bei der Darstellung des Substrates 30c wurden in Fig. 4a gleichzeitig zwei Varianten eingezeichnet, nämlich im linken Teil der Figur mit zum ersten Substrat 10c hinweisendem Funktionsbereich 33c und im rechten Teil der Figur mit diesem Substrat 10c abgewandtem Funktionsbereich 33c. Erste und zweite Oberflächen des Substrates 30c sind mit 31c bzw. 32c bezeichnet.
Wie aus Fig. 4b ersichtlich, werden die beiden Substrate 10c und 30c sodann in einer gestapelten Anordnung zueinander positioniert. Das Substrat 30c wird hierbei an der (oberen) ersten Oberfläche 11c des ersten Substrates 10c aufgestapelt.
Der in Fig. 4b dargestellte Substratstapel wird sodann einem Flüssig-Befüllvorgang unterzogen, beispielsweise wie oben be¬ reits beschrieben (durch Eintauchen des Substratstapels in ein Bad aufgeschmolzenen Lotes), um die Durchgangslöcher 42c und an der (unteren) zweiten Oberfläche 12c des Substrates
10c befindliche Verbindungselementringe 50c in "einem Schuss" mit Lot 44c zu füllen. Es resultiert der in Fig. 4c gezeigte Zustand, in welchem die Durchgangslöcher 42c homogen und durchgängig mit Lot 44c gefüllt sind und hierbei gleichzeitig auch die entsprechenden Durchkontaktierungen 40c fertig gestellt sind.
Wie aus Fig. 4c ersichtlich, gibt es hinsichtlich der elektrischen Verbindungen, welche durch die Durchkontaktierungen 40c geschaffen werden, verschiedenste Möglichkeiten. Beispielsweise ist für die in Fig. 4c ganz links eingezeich¬ nete Durchkontaktierung 40c vorgesehen, dass am oberen Ende ein elektrischer Kontakt mit Kontaktflächen sowohl des Substrates 10c als auch des Substrates 30c geschaffen ist. Bei der in der Figur rechts benachbarten Durchkontaktierung 40c ist hingegen am oberen Ende lediglich ein Kontakt mit einer Kontaktfläche im Funktionsbereich 13c des Substrates 10c ge¬ schaffen. Aus dem rechten Teil der Fig. 4c sind weitere
(selbsterklärende) Varianten der hergestellten elektrischen Verbindungen ersichtlich.
Beispielsweise um die in Fig. 4c gezeigte integrierte Schal¬ tung lc in einem üblichen Gehäuse (z. B. Epoxidharzummante- lung) einzuschließen und eine elektrische Verbindung aus einem solchen Gehäuse heraus vorsehen zu können, können
schließlich die an der Unterseite des Substrates 10c ausge¬ bildeten elektrischen Verbindungselemente (Ringe 50c mit da¬ von herausstehenden Anteilen an Lot 44c) auf ein weiteres, als Schaltungsträger dienendes Substrat 20c aufgesetzt und somit kontaktiert werden, wie dies in Fig. 5 dargestellt ist.

Claims

Integrierte Schaltung, umfassend ein Substrat (10) mit einer ersten Oberfläche (11) und einer gegenüberliegenden zweiten Oberfläche (12), wobei ein funktionalisierter Bereich (13) zumindest an der ersten Oberfläche (11) ausge¬ bildet ist und wobei wenigstens eine elektrische Durch- kontaktierung (40) als ein von der ersten Oberfläche (11) zur zweiten Oberfläche (12) durch das Substrat (10) hindurch verlaufendes und mit einem elektrisch leitfähigen Material (44) durchgängig aufgefülltes Durchgangsloch (42) vorgesehen ist,
dadurch gekennzeichnet, dass das Durchgangsloch (42) we¬ nigstens eine Abstufung (46) aufweist, an der ein Übergang von einem kleineren Lochquerschnitt (dl) seitens der ersten Oberfläche (11) zu einem größeren Lochquerschnitt (d2) seitens der zweiten Oberfläche (12) erfolgt.
Integrierte Schaltung nach Anspruch 1, wobei ein Durchmesser (dl) des kleineren Lochquerschnittes kleiner als 20 μπι, insbesondere kleiner als 10 μπι ist.
Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei ein Durchmesser (dl) des kleineren Lochquerschnittes kleiner als 200%, insbesondere kleiner als 100%, der Höhe des funktionalisierten Bereiches (13) ist.
Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei sich die Durchmesser (dl, d2 ) des kleine¬ ren Lochquerschnittes und des größeren Lochquerschnittes um mindestens einen Faktor 2 voneinander unterscheiden.
Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei der Abstand der Abstufung (46) von der ersten Oberfläche (11) kleiner als der Abstand der Abstu¬ fung (46) von der zweiten Oberfläche (12) ist. Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei an der zweiten Oberfläche (12) die Mündung des Durchgangsloches (42) umgebend ein von der zweiten Oberfläche (12) abstehender Ring (50) vorgesehen ist, der in einem Ausmaß mit dem leitfähigen Material (44) gefüllt ist, so dass das leitfähige Material (44) aus dem dista¬ len Ende des Ringes (50) heraussteht.
Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei das genannte Substrat (10) eines von meh¬ reren gestapelt angeordneten und elektrisch miteinander kontaktierten Substraten (10, 20, 30) darstellt.
Verfahren zur Herstellung einer elektrischen Durchkontak- tierung (40) in einem Substrat (10) für eine integrierte Schaltung, umfassend die Schritte:
- Ausbilden eines von einer ersten Oberfläche (11) des Substrates (10) zu einer gegenüberliegenden zweiten Oberfläche (12) des Substrates (10) durch das Substrat (10) hindurch verlaufenden Durchgangsloches (42), und
- durchgängiges Auffüllen des Durchgangsloches (42) mit einem elektrisch leitfähigen Material (44),
dadurch gekennzeichnet, dass das Durchgangsloch (42) mit wenigstens einer Abstufung (46) ausgebildet wird, an der ein Übergang von einem kleineren Lochquerschnitt (dl) seitens der ersten Oberfläche (11) zu einem größeren Lochquerschnitt (d2) seitens der zweiten Oberfläche (12) erfolgt .
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833033B2 (en) 2011-07-27 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Bump structure having a side recess and semiconductor structure including the same
DE102013201479A1 (de) * 2013-01-30 2014-08-14 Siemens Aktiengesellschaft Verfahren zur Durchkontaktierung eines Halbleitersubstrats und Halbleitersubstrat
US9397038B1 (en) * 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
KR20220167423A (ko) * 2021-06-11 2022-12-21 삼성전자주식회사 관통 전극들을 포함하는 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378342B2 (en) * 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
JP4857642B2 (ja) * 2005-07-29 2012-01-18 Ｔｄｋ株式会社 薄膜電子部品の製造方法
DE102006035864B4 (de) 2006-08-01 2014-03-27 Qimonda Ag Verfahren zur Herstellung einer elektrischen Durchkontaktierung
US7838967B2 (en) * 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
KR101458958B1 (ko) * 2008-06-10 2014-11-13 삼성전자주식회사 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법
US20100001378A1 (en) * 2008-07-01 2010-01-07 Teledyne Scientific & Imaging, Llc Through-substrate vias and method of fabricating same
IT1391239B1 (it) * 2008-08-08 2011-12-01 Milano Politecnico Metodo per la formazione di bump in substrati con through via

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
None *
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