EP1417830A1 - Anordnung zur verarbeitung von digitalen videosignalen in echtzeit - Google Patents

Anordnung zur verarbeitung von digitalen videosignalen in echtzeit

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EP1417830A1
EP1417830A1 EP01945011A EP01945011A EP1417830A1 EP 1417830 A1 EP1417830 A1 EP 1417830A1 EP 01945011 A EP01945011 A EP 01945011A EP 01945011 A EP01945011 A EP 01945011A EP 1417830 A1 EP1417830 A1 EP 1417830A1
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EP
European Patent Office
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memory
arrangement according
video signals
interface
digital video
Prior art date
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Withdrawn
Application number
EP01945011A
Other languages
English (en)
French (fr)
Inventor
Sieghard Hasenzahl
Rolf Ernst
Peter Rueffer
Kersten Henriss
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thomson Multimedia Distribution Netherlands BV
Original Assignee
Thomson Multimedia Distribution Netherlands BV
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Publication date
Application filed by Thomson Multimedia Distribution Netherlands BV filed Critical Thomson Multimedia Distribution Netherlands BV
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Publication of EP1417830A1 publication Critical patent/EP1417830A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/443—OS processes, e.g. booting an STB, implementing a Java virtual machine in an STB or power management in an STB
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will

Definitions

  • the invention relates to an arrangement for processing digital video signals in real time.
  • Real-time processing is generally required in professional television studios and within television technology equipment. This can consist, for example, of mixing different signals, filtering or influencing the video signals with respect to their characteristic (gradation, black contrast, overall amplitude and the individual components of a color video signal with one another).
  • circuits for processing these signals also became known, but because of the relatively high data rate - for example in the CCIR 601 standard, 270 Mbit / s - they are special "hardware" circuits.
  • the object of the present invention is to propose an arrangement for real-time processing of digital video signals which is largely neutral on the hardware side and can be configured and reconfigured by appropriate software.
  • This object is achieved according to the invention by at least one field-programmable gate array which can be configured by a program for the respective processing.
  • a particularly cheap and fast signal processing enables a further development of the arrangement according to the invention in that a memory is formed by at least one SDRAM, into which video data streams to be processed, processed and forming intermediate results can be written and read out from the memory such that the Arrangement supplied digital video signals recorded in real time and processed digital video signals are output in real time. It is preferably provided that a plurality of memory banks are formed in the memory, which are activated overlapping in time for memory accesses.
  • this development can be designed in such a way that data from a plurality of pixels is processed as a data block and stored in the memory under a start address. This makes optimal use of the available memory bandwidth.
  • the arrangement according to the invention can have two inputs and two
  • Outputs for digital video signals can be provided.
  • the arrangement according to the invention can be used for standard television, for example for digital video signals in accordance with CCIR 601, or for high-definition television (HDTV), for example in accordance with the SMPTE 274M standard.
  • One embodiment of the invention is that two independent video
  • Inputs with 20 bits each in parallel and two synchronous 20 bit parallel video outputs are provided for high-definition television, whereby only 10 bits are required for standard television according to CCIR 601.
  • parameters and / or tables for processing the digital video signals can also be stored in the memory.
  • These parameters or tables can represent, for example, non-linear characteristic curves.
  • the processing of digital video signals in real time does not mean that the video signals are present at the outputs without delay. For example, there may be delays of a few lines or even images if processing so requires - for example if signals from several images are integrated for the purpose of noise reduction.
  • the at least one field-programmable gate array contains a video Interface area, an interface area for the memory, an interface area for a digital signal processor and an interface area for an arithmetic unit also formed by the field programmable gate array.
  • a configuration of the field-programmable gate array can be carried out by a program that is stored outside the arrangement, for example on a hard disk.
  • the digital signal processor is used, among other things, to initiate and control the loading of this program.
  • the digital signal processor can also take on administrative tasks in the operation of the arrangement according to the invention. If individual interface areas access the memory several times in succession, it could happen that other interface areas cannot make memory accesses that are necessary for real-time processing. In order to prevent such congestion, a priority management for the access of the interface areas to the memory can be provided in the arrangement according to the invention. For example, the priority of a memory access can be passed on in turn.
  • Equalization of the clocks of the supplied and the output digital video signals and a further clock used for processing the video data streams are provided.
  • the formation of bursts is also possible, that is to say that in each case several pixel data are combined and processed as a data block, for example stored in the memory under a start address.
  • the memory is also operated with the further clock.
  • the digital signal processor is operated with a third clock and that the area of the interface for the digital signal processor is buffer memory to compensate for
  • FIG. 1 shows a block diagram of an arrangement according to the invention
  • FIG. 2 shows the write and read processes in the SDRAM.
  • Fig. 1 single lines are thin and multiple lines thick with correspondingly wide arrows that indicate the direction of data transmission.
  • the supplied and processed video signals as well as the processed video signals are referred to as digital video signals.
  • the data transmitted with the aid of a data bus 37 which for the most part also represent image information, are referred to as video data or video data streams, in order to emphasize that there is no pixel-by-bit serial data stream here.
  • FIG. 1 shows an arrangement according to the invention with a field-programmable gate array 1, which is configured via a permanently installed configuration interface 2 with the aid of a program supplied at 3 in the form of a JT AG program code.
  • a field-programmable gate array For example, a reconfigurable Xilinx Virtex XCV600 or XC4085 field programmable gate array (FPGA) is suitable for the invention.
  • the following areas are formed by the configuration:
  • DSP interface for a digital signal processor
  • FIG. 1 Of the interfaces 4, 5, 6 and 8, only FIFO memories 9, 10, 11, 12 are shown, which are important for understanding the timing of the signal processing. Further functions, in particular the control of the signal curve between the interfaces and the further components, are not shown in FIG. 1.
  • An SDRAM 13 and a digital signal processor 14 are connected to the field-programmable gate array 1. Both the SDRAM 13 and the digital signal processor 14 each have their own clock generator 15, 16.
  • an arithmetic extension 17 can be connected. This can be a coprocessor or a processing unit formed from a further field programmable gate array.
  • the digital signal processor operates with a memory unit 18 which contains an SRAM and EPROM.
  • the SRAM serves as a working memory, while data for initializing the arrangement after switching on are stored in the EPROM, which is the basis for further configuration of the arrangement with the aid of the data supplied at 3. Further data can be routed via a gate interface 19 and an input / output 20.
  • two 20 bit wide inputs 21, 22 are provided with corresponding clock inputs 23, 24.
  • two 20 bit wide outputs 25, 26 are also arranged with a common output, to which a clock input 27 is assigned , External synchronization of the two further inputs 28 can also take place.
  • bus lines 29, 30, 31 serve as control lines, in particular for the transmission of the information "request, acknowledge, read / write, read FIFO, write FIFO.
  • bus lines 32, 33, 34 serve for the transmission of frame, field
  • video synchronization signals derived within the gate array are distributed via a line 35 in the video interface to the interfaces 5, 6 and 8.
  • clock signal sD R A M generated at 15, for which purpose this is fed via lines 36 to the FIFO memories 9 to 12 and the SDRAM interface 6.
  • the clock signal fbsp from the clock generator 16 is also fed to the FIFOs 11 as an input clock as an input clock ,
  • the bus system 37 connects the outputs of the FIFO memory 9, the inputs of the FIFO memory 10, inputs and outputs of the FIFO memory 11 and the FIFO memory 12 to the data inputs / outputs of the SDRAM 13. It has the Embodiment a width of 64 bits. Other bus lines are shown in Fig. 1 corresponding to that transported by them
  • Fig. 2 illustrates the addressing as well as the write and read process with SDRAM 13.
  • the upper line represents the control data, while the lower line represents the data read or written in each case.
  • ACT means activate, NOP no operation or no operation, WR write and RD read.
  • NOP no operation or no operation
  • WR write and RD read.
  • the write process for a data block consisting of four data words Da, Da + 1, Da + 2 and Da + 3 is started at WR.
  • the data block is written from the data words Db to Db + 3.
  • the following control data cause a data block Qc to Qc + 3 to be read, whereupon again a read command comes, which results in the reading of a data block from Qd to Qd + 3.
  • the SDRAM 13 (FIG. 1) can be operated very effectively.
  • the video signals supplied according to the CCIR 601 standard comprise 10- Bit-
  • the sampling frequency is 74.25 MHz. If the SDRAM works at the same frequency, then three memory accesses per sample or data word are possible. Since the clocks of the SDRAM, the digital video signals and the digital signal processor are independent of one another through the use of FIFO memories, the number of accesses per data word of the video signals can be increased by a corresponding increase in the clock frequency fs DRAM . The write / read speed and thus also the overall processing speed can be increased by using DDR SDRAMs (double data rate SDRAMs), in which read and write processes take place on the leading and trailing edges.
  • DDR SDRAMs double data rate SDRAMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Software Systems (AREA)
  • Studio Circuits (AREA)

Abstract

Eine Anordnung zur Verarbeitung von digitalen Videosignalen in Echtzeit weist mindestens ein feldprogrammierbares Gate-Array (1) auf, welches durch ein Programm zur jeweiligen Verarbeitung konfigurierbar ist. Vorzugsweise ist dabei vorgesehen, dass ein Speicher von mindestens einem SDRAM (13) gebildet ist, in den zur Verarbeitung anstehende, verarbeitete und Zwischenergebnisse (6) bildende Video-Datenströme derart einschreibbar und aus dem Speicher auslesbar sind, dass der Anordnung zugeführte digitale Videosignale in Echtzeit aufgenommen und verarbeitete digitale Videosignale in Echtzeit abgegeben werden.

Description

Anordnung zur Verarbeitung von digitalen Videosignalen in Echtzeit
Die Erfindung betrifft eine Anordnung zur Verarbeitung von digitalen Videosignalen in Echtzeit.
In professionellen Fernsehstudios sowie innerhalb von fernsehtechnischen Geräten ist in der Regel eine sogenannte Echtzeitverarbeitung erforderlich. Diese kann beispielsweise in der Mischung verschiedener Signale, in einer Filterung oder in einer Beeinflussung der Videosignale bezüglich ihrer Kennlinie (Gradation, Schwarzabhebung, Gesamtamplitude und der einzelnen Komponenten eines Färb- Videosignals untereinander) bestehen. Mit der Einführung von digitalen Videosignalen wurden auch Schaltungen zur Verarbeitung dieser Signale bekannt, die jedoch wegen der relativ hohen Datenrate - beispielsweise beim Standard CCIR 601, 270 Mbit/s - spezielle "Hardware"-Schaltungen sind.
Diese weisen den Nachteil auf, daß für jede Anwendung eine spezielle Schaltung entwickelt und hergestellt werden muß, wobei häufig auch nachträgliche Änderungen nicht möglich sind, wie beispielsweise die Änderung des Einstellbereichs eines Stellgliedes oder die Zahl der Stützstellen eines digitalen Filters.
Eine Verbesserung in dieser Hinsicht ist durch die Anwendung von digitalen Signalprozessoren möglich. Eine solche Anwendung ist beispielsweise beschrieben in Maas, Herrmann, Ernst, Rüffer, Hasenzahl, Seitz: "A Processor-Coprocessor Architecture for High End Video Applications" in Proceeding International Conference Acoustics, Speech, and Signal Processing, IEEE pp. 595-598, 1997. Durch die beschriebene Hardware und die ebenfalls dort beschriebenen Software-Entwicklungswerkzeuge ist zwar eine weitgehend flexible Fertigung der Geräte möglich, eine nachträgliche Änderung ist jedoch ebenfalls ausgeschlossen.
Aufgabe der vorliegenden Erfindung ist es, eine Anordnung zur Echtzeit- Verarbeitung von digitalen Videosignalen vorzuschlagen, die seitens der Hardware weitgehend neutral ist und durch entsprechende Software konfiguriert und rekonfiguriert werden kann. Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch mindestens ein feldprogrammierbares Gate-Array, welches durch ein Programm zur jeweiligen Verarbeitung konfigurierbar ist.
Eine besonders günstige und schnelle Signal-Verarbeitung ermöglicht eine Weiterbildung der erfindungsgemäßen Anordnung dadurch, daß ein Speicher von mindestens einem SDRAM gebildet ist, in den zur Verarbeitung anstehende, verarbeitete und Zwischenergebnisse bildende Video-Datenströme derart einschreibbar und aus dem Speicher auslesbar sind, daß der Anordnung zugeführte digitale Videosignale in Echtzeit aufgenommen und verarbeitete digitale Videosignale in Echtzeit abgegeben werden. Dabei ist vorzugsweise vorgesehen, daß im Speicher mehrere Speicherbänke gebildet sind, die zeitlich überlappend für Speicherzugriffe aktiviert werden. Außerdem kann diese Weiterbildung derart gestaltet werden, daß Daten mehrerer Pixel als Datenblock verarbeitet und unter einer Start- Adresse im Speicher abgelegt werden. Dadurch wird die zur Verfügung stehende Speicherbandbreite optimal genutzt. Die erfindungsgemäße Anordnung kann mit jeweils zwei Eingängen und zwei
Ausgängen für digitale Videosignale versehen sein. Außerdem kann die erfindungsgemäße Anordnung für Standard-Fernsehen, beispielsweise für digitale Videosignale nach CCIR 601, oder für hochauflösendes Fernsehen (HDTV), beispielsweise nach der Norm SMPTE 274M, angewendet werden. Eine Ausgestaltung der Erfindung besteht darin, daß zwei unabhängige Video-
Eingänge mit jeweils 20 Bit parallel und zwei synchrone 20 Bit parallele Video- Ausgänge für hochauflösendes Fernsehen vorgesehen sind, wobei für Standard-Fernsehen nach CCIR 601 lediglich 10 Bit erforderlich sind.
Bei einer anderen vorteilhaften Ausgestaltung ist vorgesehen, daß in dem Speicher ferner Parameter und/oder Tabellen für die Verarbeitung der digitalen Videosignale speicherbar sind. Diese Parameter bzw. Tabellen können beispielsweise nichtlineare Kennlinien darstellen.
Die Verarbeitung von digitalen Videosignalen in Echtzeit bedeutet im Zusammenhang mit der vorliegenden Erfindung nicht, daß die Videosignale unverzögert an den Ausgängen anliegen. So kann es beispielsweise durchaus zu Verzögerungen von einigen Zeilen oder sogar Bildern kommen, wenn die Verarbeitung dies erfordert - beispielsweise wenn zu Zwecken einer Rauschreduktion Signale mehrerer Bilder integriert werden.
Eine weitere vorteilhafte Ausgestaltung der erfindungsgemäßen Anordnung besteht darin, daß das mindestens eine feldprogrammierbare Gate-Array einen Video- Schnittstellenbereich, einen Schnittstellenbereich für den Speicher, einen Schnittstellenbereich für einen digitalen Signalprozessor und einen Schnittstellenbereich für eine ebenfalls von dem feldprogrammierbaren Gate-Array gebildete Arithmetikeinheit aufweist. Eine solche Konfiguration des feldprogrammierbaren Gate-Array kann durch ein Programm erfolgen, das außerhalb der Anordnung - beispielsweise auf einer Festplatte - abgelegt ist. Dabei dient der digitale Signalprozessor unter anderem dazu, das Laden dieses Programms einzuleiten und zu steuern. Der digitale Signalprozessor kann ferner Verwaltungsaufgaben bei dem Betrieb der erfindungsgemäßen Anordnung übernehmen. Greifen einzelne Schnittstellenbereiche mehrfach hintereinander auf den Speicher zu, könnte es vorkommen, daß andere Schnittstellenbereiche Speicherzugriffe, die zur Echtzeitverarbeitung notwendig sind, nicht vornehmen können. Um derartige Staus zu verhindern, kann bei der erfindungsgemäßen Anordnung eine Prioritätenverwaltung für die Zugriffe der Schnittstellenbereiche auf den Speicher vorgesehen sein. Dabei kann beispielsweise die Priorität auf einen Speicherzugriff reihum weitergereicht werden. Zum Laden des Konfigurationsprogramms kann die erfindungsgemäße
Anordnung derart ausgestaltet sein, daß in dem feldprogrammierbaren Gate-Array ferner ein Bereich als Konfigurations-Schnittstelle vorgesehen ist. Um eine Echtzeit- Verarbeitung zu ermöglichen, ist innerhalb der erfindungsgemäßen Anordnung ein wesentlich höherer Takt als der Pixeltakt der digitalen Videosignale erforderlich. Um beide Takte nicht miteinander verkoppeln zu müssen, sind in dem Bereich der Video-Schnittstelle Pufferspeicher zum
Ausgleich der Takte der zugeführten und der abgegebenen digitalen Videosignale und eines für die Verarbeitung der Video-Datenströme benutzten weiteren Taktes vorgesehen.
Mit den Pufferspeichern, die in vorteilhafter Weise durch FIFOs realisiert werden, ist auch die Bildung von Bursts möglich, das heißt, daß jeweils mehrere Pixeldaten zusammengefaßt und als Datenblock verarbeitet werden, beispielsweise unter einer Start- Adresse im Speicher abgelegt werden. Dazu ist es vorteilhaft, wenn auch der Speicher mit dem weiteren Takt betrieben wird.
Bei der erfindungsgemäßen Anordnung kann ferner vorgesehen sein, daß der digitale Signalprozessor mit einem dritten Takt betrieben wird und daß der Bereich der Schnittstelle für den digitalen Signalprozessor Pufferspeicher zum Ausgleich von
Differenzen zwischen dem weiteren und dem dritten Takt aufweist. Damit kann auch der digitale Signalprozessor bezüglich seiner Taktfrequenz optimal betrieben werden.
Ausfuhrungsbeispiele der Erfindung sind in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt: Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Anordnung und Fig. 2 die Schreib- und Lesevorgänge im SDRAM.
In Fig. 1 sind einfache Leitungen dünn und Mehrfachleitungen dick mit entsprechend breiten Pfeilen dargestellt, welche die Datenübertragungsrichtung kennzeichnen. Im vorliegenden Zusammenhang werden die zugeführten und zu verarbeitenden sowie die verarbeiteten Videosignale als digitale Videosignale bezeichnet. Die mit Hilfe eines Datenbusses 37 übertragenen Daten, die größtenteils ebenfalls Bildinformationen darstellen, werden im Gegensatz dazu als Videodaten bzw. Video- Datenströme bezeichnet, um hervorzuheben, daß hier kein pixelweise serieller Datenstrom vorliegt.
Fig. 1 zeigt eine erfindungsgemäße Anordnung mit einem feldprogrammierbaren Gate-Array 1, das über eine festinstallierte Konfigurations- Schnittstelle 2 mit Hilfe eines bei 3 zugeführten Programms in Form eines JT AG-Programm- Codes konfiguriert ist. Für die Erfindung ist beispielsweise ein rekonfigurierbares feldprogrammierbares Gate-Array (FPGA) des Typs Xilinx Virtex XCV600 oder XC4085 geeignet. Durch die Konfiguration werden folgende Bereiche gebildet:
- Video-Schnittstelle 4,
- Video-Schnittstelle für einen digitalen Signalprozessor (DSP interface) 5,
- eine Schnittstelle für das SDRAM 6 und - eine Arithmetikeinheit 7 mit zugehöriger Schnittstelle 8.
Von den Schnittstellen 4, 5, 6 und 8 sind lediglich FIFO-Speicher 9, 10, 11, 12 dargestellt, welche für das Verständnis des zeitlichen Ablaufs der Signalverarbeitung wichtig sind. Weitere Funktionen, insbesondere die Steuerung des Signalverlaufs zwischen den Schnittstellen und den weiteren Komponenten sind in Fig. 1 nicht dargestellt. Mit dem feldprogrammierbaren Gate-Array 1 sind ein SDRAM 13 und ein digitaler Signalprozessor 14 verbunden. Sowohl das SDRAM 13 als auch der digitale Signalprozessor 14 verfügen über je einen eigenen Taktgenerator 15, 16. Optional kann eine arithmetische Erweiterung 17 angeschlossen werden. Diese kann ein Coprozessor oder eine aus einem weiteren feldprogrammierbaren Gate-Array gebildete Verarbeitungseinheit sein. Der digitale Signalprozessor arbeitet mit einer Speichereinheit 18, die ein SRAM und EPROM enthält. Dabei dient das SRAM als Arbeitsspeicher, während im EPROM Daten zur Initialisierung der Anordnung nach dem Einschalten abgelegt sind, die Basis für eine weitere Konfiguration der Anordnung mit Hilfe der bei 3 zugeführten Daten ist. Weitere Daten können über eine Tor-Schnittstelle 19 und einen Ein/Ausgang 20 gefuhrt werden.
Für die zu verarbeitenden Videosignale sind zwei jeweils 20 Bit breite Eingänge 21, 22 vorgesehen mit entsprechenden Takteingängen 23, 24. Für die verarbeiteten Videosignale sind ebenfalls zwei jeweils 20 Bit breite Ausgänge 25, 26 angeordnet mit einem gemeinsamen Ausgang, denen ein Takteingang 27 zugeordnet ist. Außerdem kann eine externe Synchronisierung der beiden weiteren Eingänge 28 erfolgen.
Zwischen den einzelnen Schnittstellenbereichen dienen Busleitungen 29, 30, 31 als Steuerleitungen, insbesondere zur Übertragung der Informationen "request, acknowledge, read/write, read FIFO, write FIFO. Weitere Busleitungen 32, 33, 34 dienen zur Übertragung von Frame-, Field-, Line- und Burst- Adressen. Schließlich werden innerhalb des Gate-Arrays über eine Leitung 35 in der Video-Schnittstelle abgeleitete Video- Synchronisiersignale an die Schnittstellen 5, 6 und 8 verteilt. An sich erfolgt jedoch innerhalb des Gate-Arrays und im SDRAM die Verarbeitung nach dem bei 15 erzeugten Taktsignal sDRAM, wozu dieses über Leitungen 36 den FIFO-Speichern 9 bis 12 und der SDRAM- Schnittstelle 6 zugeführt wird. Als Eingangstakt wird ferner das Taktsignal fbsp vom Taktgenerator 16 den FIFOs 11 als Eingangstakt zugeführt.
Das Bussystem 37 verbindet die Ausgänge der FIFO-Speicher 9, die Eingänge der FIFO-Speicher 10, Ein- und Ausgänge der FIFO-Speicher 11 und der FIFO-Speicher 12 mit den Daten-Ein/ Ausgängen des SDRAMs 13. Es weist bei dem Ausführungsbeispiel eine Breite von 64 Bit auf. Weitere Busleitungen sind in Fig. 1 entsprechend der durch sie transportierten
Daten mit C wie Control, A wie Adressen und D wie Daten gekennzeichnet.
Fig. 2 verdeutlicht die Adressierung sowie den Schreib- und Leseprozeß beim SDRAM 13. Die obere Zeile stellt die Kontrolldaten dar, während die untere Zeile die jeweils gelesenen oder geschriebenen Daten darstellt. Bei den Steuerdaten bedeutet ACT Aktivieren, NOP kein Betrieb bzw. no Operation, WR Schreiben und RD Lesen. Nach einer Vorbereitung durch ACT und NOP wird bei WR der Schreibvorgang für einen aus vier Datenworten bestehenden Datenblock Da, Da+1, Da+2 und Da+3 gestartet. Nach dem nächsten Schreibbefehl WR wird der Datenblock aus den Datenworten Db bis Db+3 geschrieben. Die nachfolgenden Steuerdaten bewirken ein Lesen eines Datenblockes Qc bis Qc+3, worauf wiederum ein Lesebefehl kommt, der das Lesen eines Datenblocks von Qd bis Qd+3 zur Folge hat. Durch die relativ geringe Zahl von Adressierungsvorgängen (die Adresse wird jeweils einheitlich bei einem Schreib- bzw. Lesebefehl für den darauffolgenden Datenblock eingegeben. Das SDRAM 13 (Fig. 1) sehr effektiv betrieben werden. Die zugeführten Videosignale gemäß der Norm CCIR 601 umfassen 10-Bit-
Abtastwerte mit einer Frequenz von 27 MHz. Bei dem 64-Bit-SDRAM können mit einer Frequenz fsDRAM =40,5 MHz neun Speicherzugriffe innerhalb des vorgegebenen Abtastintervalls erfolgen.
Bei 20-Bit-Abtastwerten gemäß SMPTE 274M ist die Abtastfrequenz 74,25 MHz. Arbeitet das SDRAM mit der gleichen Frequenz, dann sind drei Speicherzugriffe pro Abtastwert bzw. Datenwort möglich. Da die Takte des SDRAMs, der digitalen Videosignale und des digitalen Signalprozessors durch die Anwendung von FIFÖ-Speichern unabhängig voneinander sind, kann durch entsprechende Erhöhung der Taktfrequenz fsDRAM die Anzahl der Zugriffe pro Datenwort der Videosignale erhöht werden. Die Schreib/Lese- Geschwindigkeit und damit auch die gesamte Verarbeitungs-Geschwindigkeit kann durch Anwendung von DDR-SDRAMs (double data rate SDRAMs) erhöht werden, bei denen jeweils an der Vorder- und an der Rückflanke Lese- bzw. Schreibvorgänge erfolgen.

Claims

PATENTANSPRÜCHE:
1. Anordnung zur Verarbeitung von digitalen Videosignalen in Echtzeit, gekennzeichnet durch mindestens ein feldprogrammierbares Gate-Array (1), welches durch ein Programm zur jeweiligen Verarbeitung konfigurierbar ist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Speicher (13) von mindestens einem SDRAM gebildet ist, in den zur Verarbeitung anstehende, verarbeitete und Zwischenergebnisse bildende Video-Datenströme derart einschreibbar und aus dem Speicher (13) auslesbar sind, daß der Anordnung zugeführte digitale Videosignale in Echtzeit aufgenommen und verarbeitete digitale Videosignale in Echtzeit abgegeben werden.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß im Speicher (13) mehrere Speicherbänke gebildet sind, die zeitlich überlappend für Speicherzugriffe aktiviert werden.
4. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß Daten mehrerer
Pixel als Datenblock verarbeitet und unter einer Start- Adresse im Speicher (13) abgelegt werden.
5. Anordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß in dem Speicher (13) ferner Parameter und/oder Tabellen für die Verarbeitung der digitalen
Videosignale speicherbar sind.
6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das mindestens eine feldprogrammierbare Gate-Array (1) einen Video- Schnittstellenbereich (4), einen Schnittstellenbereich (6) für den Speicher (13), einen Schnittstellenbereich (5) für einen digitalen Signalprozessor (14) und einen Schnittstellenbereich (8) für eine ebenfalls von dem feldprogrammierbaren Gate-Array (1) gebildete Arithmetikeinheit (7) aufweist.
7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß eine
Prioritätenverwaltung für die Zugriffe der Schnittstellenbereiche auf den Speicher (13) vorgesehen ist.
8. Anordnung nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß in dem feldprogrammierbaren Gate-Array (1) ferner ein Bereich als Konfigurations- Schnittstelle (2) vorgesehen ist.
9. Anordnung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß in dem Bereich der Video-Schnittstelle (4) Pufferspeicher (9, 10) zum Ausgleich der Takte der zugeführten und der abgegebenen digitalen Videosignale und einem für die Verarbeitung der Video-Datenströme benutzten weiteren Taktes vorgesehen sind.
10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß der Speicher (13) mit dem weiteren Takt betrieben wird.
11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß der digitale Signalprozessor (14) mit einem dritten Takt betrieben wird und daß der Bereich (5) der Schnittstelle für den digitalen Signalprozessor (14) Pufferspeicher (11) zum Ausgleich von Differenzen zwischen dem weiteren und dem dritten Takt aufweist.
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