EP0276887B1 - Anordnung zum Erzeugen von Bildsteuersignalen - Google Patents
Anordnung zum Erzeugen von Bildsteuersignalen Download PDFInfo
- Publication number
- EP0276887B1 EP0276887B1 EP88200092A EP88200092A EP0276887B1 EP 0276887 B1 EP0276887 B1 EP 0276887B1 EP 88200092 A EP88200092 A EP 88200092A EP 88200092 A EP88200092 A EP 88200092A EP 0276887 B1 EP0276887 B1 EP 0276887B1
- Authority
- EP
- European Patent Office
- Prior art keywords
- memory
- arrangement
- processor
- address
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
Definitions
- the invention relates to an arrangement for generating image signals, in particular color image signals, for the sequential representation of the pixels of a matrix-shaped image from supplied image information, which are received as a result of individual multi-bit characters, the bit combination of which either represents the color value of a pixel or a character symbol to be displayed in a field Specify from several pixel lines with several pixels each or a control code for specifying attributes of the character symbols to be displayed, such as the color tone of the character symbol and background color, with a processor which controls the processing of the incoming multi-bit characters, a first memory, which is addressed by character codes which are derived from the multi-bit characters each indicating a character symbol to be displayed, and by the number of the pixel line and in each case emits a bit sequence indicating the pixels in the relevant pixel line, a second memory for recording code words, which are repeatedly read out sequentially in synchronism with the representation of the pixels and a conversion arrangement which converts the code words read from the second memory into serial image signals which are synchronous to represent the
- Such an arrangement is described in connection with the integrated circuit SAA 5350 "Eurom” in Technical information 840827 “from Valvo or in the data sheet of the above-mentioned integrated circuit.
- This includes in particular the conversion arrangement and the first memory as well as further control circuits which, among other things, write the multi-bit characters for character symbols of a complete character line of the color image and the associated attributes into the integrated
- the multi-bit characters for pixels are combined in a field corresponding to the field for a character symbol by the processor and brought into the same data structure as the drawing symbols and stored in a separate memory, so that all pixels of a field can only be reached together via the address of this field and an associated attribute information n Parts of the image from image points specified in this way and parts of the image with character symbols in a color image are made considerably more difficult.
- the object of the invention is to provide an arrangement of the type mentioned that is largely independent of the type of description of the pixels, i.e. Regardless of whether these pixels are specified directly by the incoming multi-bit characters or by multi-bit characters that indicate character symbols, simple implementation and processing of the multi-bit characters enables the processor to be largely relieved, so that it is easier to manipulate the image in this way the processor is relatively little involved.
- control arrangement which combines bit sequences read from the first memory with data supplied by the processor which are derived from the control codes for specifying the attributes and thereby generates the code words, which each contain the complete picture information of a number of successive picture elements, and writes these generated code words into the second memory locations, the addresses of which generate a separate address control arrangement independent of the processor from address information of the processor.
- the multi-bit characters supplied are first resolved into pixels or pixel groups by the control arrangement, so that the code words of the second memory largely contain only the color information and, if appropriate, further attributes of the individual pixels or pixel groups, which of the conversion arrangement can be converted into the color image signals at high speed.
- certain targeted changes to the image content are possible more easily, regardless of the type of multi-bit character that the image content comes from.
- one is Mixed display of code words that have arisen from different types of multi-bit characters is particularly easy.
- the address control arrangement can manage the addressing largely autonomously both when writing the code words into the second memory and when reading from it, so that the processor is also largely relieved in this regard.
- the control arrangement has a masking arrangement which, depending on first data supplied by the processor, parts of a bit sequence supplied by the first memory or a code word supplied by the second memory by corresponding parts of second, data supplied by the processor replaced.
- each bit sequence read from the first memory is simply combined with the associated attribute information, in particular the color information, without a significant load on the processor.
- this structure makes it particularly simple to replace individual code words partially or completely directly with code words from the processor, so that changes in an image which is generated from information supplied from the outside can be carried out easily and clearly.
- the address control arrangement largely relieves the processor of essential program sequences for address management.
- the masking arrangement has a switch for each bit of the code word which, depending on masking information provided by the processor and temporarily stored in a register, supplies the code word output with the information of the bit sequence or code word or that supplied by the processor Feeds data.
- the masking arrangement is preceded by a controllable shifting arrangement for the bit sequences supplied by the first memory, which shifts each bit of a bit sequence by a number of positions dependent on the position in the bit sequence and assigns the same values to a plurality of adjacent bit positions.
- a controllable shifting arrangement for the bit sequences supplied by the first memory, which shifts each bit of a bit sequence by a number of positions dependent on the position in the bit sequence and assigns the same values to a plurality of adjacent bit positions.
- the address control arrangement contains an address computer for changing the addresses in predetermined steps, addressable address registers that can be loaded by the processor and a comparator for comparing an address changed by the address calculator with an address stored in a selected address register.
- the address calculator is a simple adder / subtractor, which adds or subtracts certain step values to start addresses from the processor in a corresponding address register, so that the processor only has to provide start addresses for larger image areas.
- the comparator immediately determines when the processing of the image field specified by the processor by the address control arrangement has ended. Since only certain increments occur in the machining operations carried out by the control arrangement, it is also expedient to that the values for the step size for changing the addresses are stored in a read-only memory in the address control arrangement. In this way, the address control arrangement forms a largely self-contained unit that is easy to control by the processor.
- control arrangement contains a sequence control from a counter and a read-only memory addressed by it, the outputs of which are connected to set inputs of the counter via a third switch and further outputs form control lines, in particular for the registers, the masking arrangement and the address control arrangement.
- the processor only needs to supply initial values for the control processes in the control arrangement and the address control arrangement, so that the further processes take place independently of the processor and the processor is further relieved.
- control arrangement the address control arrangement and the conversion arrangement are contained in a single monolithically integrated circuit arrangement.
- control arrangement the address control arrangement and the conversion arrangement are contained in a single monolithically integrated circuit arrangement.
- FIG. 1 shows a schematic block diagram in which the block 10 represents an image signal control which supplies the preferably analog color image signals for the control of a color image tube (not shown) at the three outputs 18.
- the image signal controller 10 is also connected via a bidirectional data line 17 to a read / write memory 16 which is addressed by the image signal controller 10 via an address line 19.
- the data line 17 and the address line 19 actually each consist in the usual manner of a larger number of parallel individual lines for the individual bits of the data or addresses and are shown here only as a double line for the sake of simplicity. This also applies in the further description for such multiple lines, e.g. lines 13 and 15 in FIG. 1.
- the image signal controller 10 is also connected to a processor 12 via a bidirectional data line 13 and an address line 15, to which a read-only memory is also connected 14 is connected, which contains in particular the program data for the processor 12 and possibly further fixed data for the image signal controller 10.
- Processor 12 may be a conventional microprocessor that is formed as a single integrated circuit. Such microprocessors are inexpensive available on the market.
- the image signal controller 10 is also expediently designed as a single integrated circuit in order in this way to reduce the number of external connections between circuit parts and to increase the reliability.
- the processor 12 receives the multi-bit characters from the outside via the line 11 which, depending on the source, are constructed in a specific, predetermined manner.
- An operating unit not shown, in particular a keyboard, via which an operator can enter instructions into the processor 12, is also connected to the processor. If necessary, the latter carries out preprocessing of the multi-bit characters supplied via line 11 and generates character codes which are fed to image signal controller 10 via data line 13, address line 15 being used to indicate at which point in the color image the image information generated therefrom is displayed should.
- the image signal controller 10 processes these character codes by converting them into codewords with a specific format and storing them in the memory 16 via the data line 17, and to represent the image information thereby provided, these codewords are read out from the memory 16 cyclically in synchronism with the beam deflection of the color picture tube (not shown) and supplied via the data line 17 to the image signal controller 10, which uses them to generate the color image signals which are output on the lines 18.
- the image signal controller 10 has for this purpose further inputs or outputs, in particular for clock signals and synchronization signals, which are not shown here for the sake of clarity.
- the processor 12 and the memories 14 and 16 are basically known components.
- the structure of the image signal controller 10, however, is shown in somewhat more detail as a block diagram in FIG. 2.
- the multiple lines 13 and 15 from processor 12 (FIG. 1) lead to an interface circuit 20, which converts signals on these lines into processor control signals which are output via line 21 and are supplied to other circuit parts, as well as into processor data and processor addresses which are connected via the line 23 and 25 are fed to the other circuit parts.
- Block 24 represents a clock controller which receives clock signals via input 29 and generates clock control signals with the aid of signals supplied via lines 21 and 23, which are output via further lines of multiple line 21, and synchronization signals which are output via output 27 are emitted and control, for example, the beam current deflection of the color picture tube for the generation of the color picture.
- the control arrangement 22 now converts the character codes supplied by the processor via the data line 13, which are formed from the multi-bit characters and are forwarded via the line 23, into code words, with the assistance of control signals from the control line 21, and the generated code words Released again via the data line 23 and in particular fed to the memory controller 28.
- This is used to generate data words and addresses on lines 17 and 19, which are supplied to memory 16 in FIG
- This memory not only contains the code words from which the color image signals are generated, but also, for example, the data for converting the character codes, which represent symbol symbols, formed by the processor from the multi-bit characters into the corresponding bit sequences, as will be explained later.
- the memory controller 28 serves not only to control the writing, but also the reading out of the memory 16, and the read code words are fed to a conversion arrangement 26 via the data line 23, and the conversion arrangement 26 also receives address signals via the line 25 and control signals via line 21, which have been generated either from processor data in the interface circuit 20 or in the clock generator 24.
- the conversion arrangement 26 generates a sequence of parallel data words on the output line 18, which occur at the speed of the pixels to be displayed and which indicate the color of these pixels. These color data words are fed in a known manner to a triple digital-to-analog converter, not shown, which generates three analog color-image signals for driving the color-image tube on line 18, provided that this digital-to-analog converter is not contained in the conversion arrangement 26 .
- FIG. 3 shows a block diagram of the part of the control arrangement 22 which is used for processing data, in particular for converting the character codes formed by the processor into the code words for the second memory. It is assumed that the first and the second memory only different memory areas, ie different address areas of a physically uniform memory with a single parallel multi-bit data connection for writing or reading Data words are formed in or from a memory area.
- This parallel multi-bit data connection leads via the bidirectional data line 31 to a memory register 32 which, with the aid of a control signal, writes the data word supplied via the line 31 in parallel and feeds it to a shifting arrangement 34, which will be described later.
- this shift arrangement 34 outputs each supplied data word unchanged via line 33 and supplies one input of a mask arrangement 30. Its second input is connected via line 39 to the output of a register 38, to which parallel data words are fed by the processor via line 35.
- the masking arrangement 30 contains a changeover switch for each bit of the two lines 33 and 39 or for each bit that is present in both lines, and these changeover switches are controlled by one bit each on line 37, which corresponds to the output of a register 36 is connected, which also receives 35 data words from the processor via the line.
- the selection of the two registers 36 and 38 for writing a data word on line 35 is made via control lines, not shown.
- the register 36 is loaded first, which causes a presetting of the changeover switches which is constant for a number of successive data words on the lines 33 and 39, namely in particular when converting character codes into code words.
- each character code from the processor which the processor has formed from the multi-bit characters by supplementing them with additional bits for selecting, for example, different character sets, results in the Bits of the individual pixel rows of a field are read out from the first memory area of the memory, each bit sequence comprising, for example, 12 bits, and these bit sequences are successively fed to the masking arrangement 30, which is designed for a total of 32 bits.
- the missing 20 bits are supplemented by information via line 39 by setting the corresponding changeover switches of masking arrangement 30 via line 37.
- the 32 bits thus generated are successively output in two halves, which comprise the upper and the lower 16 bits, by corresponding control lines, not shown, on the masking arrangement 30 via the line 31 and fed to the memory. It is assumed that the memory can store 16-bit data words.
- a 16-bit code word supplied via the data line 31 contains the 4-bit color information of four successive pixels.
- a changed code word is then fed back to the memory via the data line 31 and written therein.
- the sliding arrangement is intended to enable the first to be used to display a double-width character symbol of the bit sequence supplied via the data line 31 Expand half to the full number of bits of the bit sequence so that two adjacent bits of the output line 33 of the shift arrangement 34 each receive the same bit value of a corresponding bit input while maintaining the order of the bits, and this bit sequence thus expanded is used by the masking arrangement 30 for conversion into one complete code word supplied, which is saved.
- the second half of the bit sequence supplied via the data line 31 is then expanded in a corresponding manner, supplied to the masking arrangement 30 and supplemented by the same information via line 39 to form a complete code word which is stored in the memory for the following pixel group.
- a data word arriving on line 35 which represents a character code from the processor, is translated into an address in the arrangement 42, in the simplest case by shifting it by a number of digits, and written into a specific one of the address registers 46 via line 41.
- This address register is selected via a line 43 which, via a multiplexer 48, receives specific address information from the processor (see FIG. 2) from line 25 or specific address information from the internal sequence control, which will be explained later, from line 55.
- Multiplexer 48 is preferably controlled by a control signal from the processor on line 21.
- the address stored in the selected address register 46 is output on the line 45 and supplemented by a number of most significant bits from the register 60 in order to obtain the full width of the addresses for the memory, with certain memory areas being selected at the same time by the content of this register 60 can be.
- register 60 contains two values so that different memory areas can be addressed when addressing for reading and writing.
- the line 45 also leads to the one input of the address computer 50, which receives further data at the other input via the line 47 from a multiplexer 52, which also contains a memory register.
- the multiplexer 52 is set via control lines (not shown) in such a way that it outputs on line 47 data from line 49 which is from a small read-only memory 54 are supplied, which is controlled via line 51. This provides, for example, a positive unit step, so that the address computer 50 increases the supplied address by one unit and feeds it back to the line 41 for writing back into the address register 46.
- the following memory location is then addressed, which in particular contains the information of the second picture line of a character symbol field, and in this form the entire information of a character symbol is addressed in succession.
- This information is processed in the arrangement according to FIG. 3, as was described there.
- the data supplied via line 35 can also directly represent an address, for example for directly influencing individual pixels or larger image areas, in which case these data are then fed directly to line 41 via switch 44.
- larger image areas can be specified with a starting point and the dimensions in height and width, for example to change the content of this image area or to replace the information in this image area with other information from the memory. Since in this case the same operations take place successively for many pixels, this process no longer needs to be controlled individually by the processor, but can be controlled completely independently with the help of the internal process control to be described.
- the information about the image area to be changed and possibly about the data to be inserted there are written into individual predetermined registers 46, which are selected by the processor via line 25, and then the multiplexer 48 is switched over in order to select the address via to perform the line 55 from the internal sequence control.
- the end value is first calculated in the address computer 50 from the initial value and size, and this calculated value is written into an register 56 via an address register 46, which feeds its content via line 53 to a comparator 58, which has the current address of line 45 at its other input receives. Now the individual pixels of the desired image area are processed one after the other, and when the end point is reached, the comparator 58 emits a signal at the output 59 which influences the internal sequence control.
- the addresses for other similar processes can largely be generated internally without the processor being specifically required to control them.
- the control signals required for this, in particular for writing in and reading out registers and for switching multiplexers, can for the most part be supplied by an internal sequence control, which is shown in more detail in FIG. 5.
- the effort required for this is very limited, since only very specific processes occur and therefore only a few different steps, i.e. a few different data words are required in the read-only memory 62.
- the read-only memory 62 is addressed via a counter 64, the counter 64 is controlled via an input 61, via which the counter 64 is reset, for example, is further counted by means of a clock signal or can also be set to a position which can be set via the Line 67 is supplied.
- This is supplied by a multiplexer 66, specifically by processor data on line 35, by data on line 69, which consists of certain data bits, in particular line 31 (FIG. 3) and signal states of other circuit parts such as at output 59 of comparator 58 (FIG 4) are composed, or by data generated by the read-only memory 62 on the multiple line 63, the selection likewise being controlled via line 65 by certain bits of the data word read from the read-only memory 62.
- the read-only memory 62 also supplies the address for the read-only memory 54 for the fixed values in the address calculation by means of the address computer 50 in FIG. 4, via line 55 the selection of the address register 46 in FIG. 4 and on the multiple line 57 further control signals for in particular the registers and multiplexers of the arrangements according to FIGS. 3 and 4.
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
Description
- Die Erfindung betrifft eine Anordnung zum Erzeugen von Bildsignalen, insbesondere Farbbildsignalen, für die sequentielle Darstellung der Bildpunkte eines matrixförmig aufgebauten Bildes aus zugeführten Bildinformationen, die als Folge einzelner Mehrbitzeichen eingehen, deren Bitkombination entweder den Farbwert jeweils eines Bildpunktes oder jeweils ein darzustellendes Zeichensymbol in einem Feld aus mehreren Bildpunktzeilen mit je mehreren Bildpunkten oder einen Steuercode zur Angabe von Attributen der darzustellenden Zeichensymbole wie z.B. Farbton des Zeichensymbols und Hintergrundfarbe angeben, mit einem Prozessor, der die Verarbeitung der eingehenden Mehrbitzeichen steuert,
einem ersten Speicher, der von Zeichencodes, die von den jeweils ein darzustellendes Zeichensymbol angebenden Mehrbitzeichen abgeleitet sind, und durch die Nummer der Bildpunktzeile adressiert wird und jeweils eine die Bildpunkte in der betreffenden Bildpunktzeile angebende Bitfolge abgibt,
einem zweiten Speicher zur Aufnahme von Codewörtern, die wiederholt sequentiell synchron zur Darstellung der Bildpunkte ausgelesen werden und
einer Umsetzanordnung, die die aus dem zweiten Speicher ausgelesenen Codewörter in serielle, zur Darstellung der Bildpunkte synchrone Bildsignale umsetzt. - Eine derartige Anordnung ist im Zusammenhang mit der integrierten Schaltung SAA 5350 "Eurom" beschrieben in Technische Information 840827" der Firma Valvo bzw. im Datenblatt der genannten integrierten Schaltung. Diese umfaßt dabei insbesondere die Umsetzanordnung und den ersten Speicher sowie weitere Steuerschaltungen, die u.a. das Einschreiben der Mehrbitzeichen für Zeichensynbole einer vollständigen Zeichenzeile des Farbbildes sowie die zugehörigen Attribute in die integrierte Schaltung steuert, wobei diese Mehrbitzeichen dem zweiten Speicher entnommen werden. Um Bildpunkte darzustellen, deren Farbwert jeweils durch ein eingegangenes Mehrbitzeichen bestimmt ist, werden die Mehrbitzeichen für Bildpunkte jeweils eines Feldes entsprechend dem Feld für ein Zeichensymbol vom Prozessor zusammengefaßt und in die gleiche Datenstruktur gebracht wie die Zeichensymbole und in einen gesonderten Speicher abgespeichert, so daß alle Bildpunkte eines Feldes nur gemeinsam über die Adresse dieses Feldes und eine zugehörige Attributinformation erreichbar sind. Dadurch ist die gemischte Darstellung von Bildteilen aus derart angegebenen Bildpunkten und Bildteilen mit Zeichensynbolen in einem Farbbild wesentlich erschwert. Außerdem sind Manipulationen an Teilen der Bildinformation, insbesondere an Mehrbitzeichen für Zeichensynbole, nur unter wesentlicher Verwendung des Prozessors möglich, der dafür erhebliche Zeit benötigt, da er dafür nicht speziell ausgelegt ist. Ferner ist durch die Tatsache, daS der Umsetzanordnung die vollständigen Mehrbitzeichen für Zeichensynbole und die Attribute unmittelbar zugeführt werden, so daß diese bei jedem Halbbild erneut in Farbbildsignale umgesetzt werden müssen, die Umsetzgeschwindigkeit begrenzt, so daS für Farbbilder mit hoher Auflösung und höherer Bildfrequenz die technisch mögliche Geschwindigkeit der Umsetzanordnung nicht ausreicht.
- Aufgabe der Erfindung ist es, eine Anordnung der eingangs genannten Art anzugeben, die weitgehend unabhängig von der Art der Beschreibung der Bildpunkte, d.h. unabhängig davon, ob diese Bildpunkte unmittelbar durch die eingehenden Mehrbitzeichen angegeben sind oder durch Mehrbitzeichen, die Zeichensymbole angeben, eine einfache Umsetzung und Verarbeitung der Mehrbitzeichen unter weitgehender Entlastung des Prozessors ermöglicht, so daß auf diese Weise einfacher Manipulationen am Bild vorgenommen werden können, an denen der Prozessor nur relativ wenig beteiligt ist.
- Diese Aufgabe wird erfindungsgemäß bei einer Anordnung der obengenannten Art dadurch gelöst, daß eine Steueranordnung vorgesehen ist, die aus dem ersten Speicher ausgelesene Bitfolgen mit vom Prozessor zugeführten Daten, die von den Steuercodes zur Angabe der Attribute abgeleitet sind, verknüpft und dabei die Codewörter erzeugt, die je die vollständige Bildinformation einer Anzahl aufeinanderfolgender Bildpunkte enthalten, und diese erzeugten Codewörter in den zweiten Speicher Speicherstellen einschreibt, deren Adressen eine gesonderte, vom Prozessor unabhängige Adressensteueranordnung aus Adresseninformation des Prozessors erzeugt.
- Die zugeführten Mehrbitzeichen werden in dem Fall, daß sie Zeichensynbole bedeuten, also zunächst durch die Steueranordnung in Bildpunkte bzw. Bildpunktgruppen aufgelöst, so daß die Codewörter des zweiten Speichers weitgehend nur die Farbinformationen und gegebenenfalls weitere Attribute der einzelnen Bildpunkte bzw. Bildpunktgruppen enthalten, die von der Umsetzanordnung mit hoher Geschwindigkeit in die Farbbildsignale umgesetzt werden können. Zusätzlich sind bestimmte gezielte Veränderungen des Bildinhaltes leichter möglich, unabhängig davon, von welcher Art von Mehrbitzeichen dieser Bildinhalt stammt. Außerdem ist eine gemischte Darstellung von Codewörtern, die aus verschiedenen Arten von Mehrbitzeichen entstanden sind, besonders einfach möglich. Die Adressensteueranordnung kann sowohl beim Einschreiben der Codewörter in den zweiten Speicher als auch beim Auslesen aus diesem dessen Adressierung weitgehend autonom verwalten, so daß der Prozessor auch in dieser Hinsicht weitgehend entlastet ist.
- Zum Verknüpfen der Bitfolgen des ersten Speichers mit den Datenwörtern des Prozessors weist gemäß einer Ausgestaltung der Erfindung die Steueranordnung eine Maskieranordnung auf, die abhängig von ersten vom Prozessor zugeführten Daten Teile einer vom ersten Speicher zugeführten Bitfolge oder eines vom zweiten Speicher zugeführten Codewortes durch entsprechende Teile von zweiten, vom Prozessor zugeführten Daten ersetzt. Dadurch wird ohne wesentliche Belastung des Prozessors jede aus dem ersten Speicher ausgelesene Bitfolge einfach mit der zugehörigen Attritbutinformation, insbesondere der Farbinformation, kombiniert. Zusätzlich ermöglicht dieser Aufbau besonders einfach, einzelne Codewörter teilweise oder vollständig direkt durch Codewörter aus dem Prozessor zu ersetzen, so daß Änderungen eines Bildes, das aus von außen zugeführten Informationen erzeugt ist, leicht und übersichtlich möglich sind. Die Adressensteueranordnung entlastet den Prozessor auch in diesem Falle weitgehend von wesentlichen Programmabläufen zur Adressenverwaltung.
- Gemäß einer weiteren Ausgestaltung der Erfindung weist die Maskieranordnung für jedes Bit des Codewortes einen Umschalter auf, der dem Codewortausgang wahlweise abhängig von einer vom Prozessor gelieferten Maskierinformation, die in einem Register zwischengespeichert ist, die Information der Bitfolge bzw. des Codewortes oder der vom Prozessor zugeführten Daten zuführt. Durch die vorweg vom Prozessor gelieferte Maskierinformation werden die Stellen des Codewortes, die durch Prozessordaten ersetzt werden sollen, einfach ausgewählt.
- Nach einer weiteren Ausgestaltung der Erfindung ist der Maskieranordnung eine steuerbare Schiebeanordnung für die vom ersten Speicher zugeführten Bitfolgen vorgeschaltet, die jedes Bit einer Bitfolge um eine von der Stelle in der Bitfolge abhängige Anzahl Stellen verschiebt und jeweils mehreren benachbarten Bitstellen gleiche Werte zuordnet. Auf diese Weise können mit geringem Aufwand insbesondere Zeichensymbole mit doppelter oder mehrfacher Breite dargestellt werden. Die Darstellung mit doppelter Höhe ist einfach durch entsprechende Adressenumrechnung mit Hilfe der Adressensteueranordnung möglich.
- Für eine weitgehend vom Prozessor unabhängige Adressenverwaltung enthält die Adressensteueranordnung einen Adressenrechner zum Ändern der Adressen in vorgegebenen Schritten,
adressierbare, vom Prozessor ladbare Adreßregister und einen Vergleicher zum Vergleichen einer vom Adressenrechner geänderten Adresse mit einer in einem ausgewählten Adressenregister gespeicherten Adresse. Der Adressenrechner ist ein einfacher Addierer/Subtrahierer, der zu Anfangsadressen vom Prozessor in einem entsprechenden Adreßregister jeweils bestimmte Schrittwerte addiert oder von diesen Anfangswerten subtrahiert, so daß der Prozessor lediglich Anfangsadressen für größere Bildbereiche zu liefern braucht. Durch den Vergleicher wird unmittelbar festgestellt, wann die Bearbeitung des vom Prozessor vorgegebenen Bildfeldes durch die Adressensteueranordnung beendet ist. Da bei den von der Steueranordnung durchgeführten Bearbeitungen jeweils nur bestimmte Schrittweiten auftreten, ist es ferner zweckmäßig, daß die Werte für die Schrittweite zum Ändern der Adressen in einen Festwertspeicher in der Adressensteueranordnung gespeichert sind. Auf diese Weise bildet die Adressensteueranordnung eine weitgehend abgeschlossene Einheit, die vom Prozessor leicht zu steuern ist. - Die Steuerung der Vorgänge in der Steueranordnung und der Adressensteueranordnung, insbesondere das Einschreiben und Auslesen von Registern darin, kann vollständig durch den Prozessor erfolgen. Da hierfür jedoch nur wenige festgelegte Abläufe vorkommen, ist es nach einer weiteren Ausgestaltung der Erfindung zweckmäßig, daß die Steueranordnung eine Ablaufsteuerung aus einem Zähler und einem von diesem adressierten Festwertspeicher enthält, von dessen Ausgängen einige über einen dritten Umschalter mit Setzeingängen des Zählers verbunden sind und weitere Ausgänge Steuerleitungen insbesondere für die Register, die Maskieranordnung und die Adressensteueranordnung bilden. Auf diese Weise braucht der Prozessor nur Anfangswerte für die Steuerabläufe in der Steueranordnung und der Adressensteueranordnung zu liefern, so daß die weiteren Abläufe unabhängig vom Prozessor erfolgen und dieser weiter entlastet wird.
- Eine besonders günstige Realisierung der erfindungsgemäßen Anordnung ergibt sich dadurch, daß die Steueranordnung, die Adressensteueranordnung und die Umsetzanordnung in einer einzigen monolithisch integrierten Schaltungsanordnung enthalten sind. Für den Aufbau einer Darstellungsanordnung mit einer Farbbildröhre sind dann außer den dafür erforderlichen Ablenkschaltungen nur wenige weitere aktive Bauelemente erforderlich. Bei entsprechender Technik der Halbleiterherstellung ist es auch möglich, die letztgenannten Elemente mit dem Prozessor zusammen auf einer Halbleiterscheibe zu integrieren und lediglich die Speicher extern vorzusehen, so daß sich eine sehr kompakte Bauweise ergibt.
- Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
- Fig. 1 schematisch ein Blockschaltbild der wichtigsten Teile einer erfindungsgemäßen Anordnung,
- Fig. 2 schematisch ein Blockschaltbild der Bildsignalsteuerung,
- Fig. 3 den näheren Aufbau der Steueranordnung darin,
- Fig. 4 Einzelheiten des Aufbaues der Adressensteuerung,
- Fig. 5 den Aufbau der Ablaufsteuerung in der Steueranordnung.
- Die Fig. 1 zeigt ein schematisches Blockschaltbild, in dem der Block 10 eine Bildsignalsteuerung darstellt, die an den drei Ausgängen 18 die vorzugsweise analogen Farbbildsignale für die Ansteuerung einer nicht dargestellten Farbbildröhre liefert. Die Bildsignalsteuerung 10 ist ferner über eine bidirektionale Datenleitung 17 mit einem Schreib-Lese-Speicher 16 verbunden, der über eine Adressleitung 19 von der Bildsignalsteuerung 10 adressiert wird. Die Datenleitung 17 und die Adressleitung 19 bestehen tatsächlich in üblicher Weise je aus einer größeren Anzahl paralleler einzelner Leitungen für die einzelnen Bits der Daten bzw. Adressen und sind hier der Einfachheit halber nur als eine Doppelleitung dargestellt. Dies gilt auch in der weiteren Beschreibung für derartige Mehrfachleitungen, wie z.B. die Leitungen 13 und 15 in Fig. 1.
- Die Bildsignalsteuerung 10 ist außerdem mit einem Prozessor 12 über eine bidirektionale Datenleitung 13 und eine Adressleitung 15 verbunden, an die ferner ein Festwertspeicher 14 angeschlossen ist, der insbesondere die Programmdaten für den Prozessor 12 sowie gegebenenfalls weitere feste Daten für die Bildsignalsteuerung 10 enthält. Der Prozessor 12 kann ein üblicher Mikroprozessor sein, der als eine einzige integrierte Schaltung ausgebildet ist. Derartige Mikroprozessoren sind preisgünstig auf dem Markt erhältlich. Zweckmäßig wird auch die Bildsignalsteuerung 10 als eine einzige integrierte Schaltung ausgeführt, um auf diese Weise die Anzahl äußerer Verbindungen zwischen Schaltungsteilen zu verringern und die Zuverlässigkeit zu erhöhen.
- Der Prozessor 12 empfängt über die Leitung 11 von außen die Mehrbitzeichen, die je nach Quelle in bestimmter, vorgegebener Weise aufgebaut sind. An den Prozessor ist ferner eine nicht dargestellte Bedienungseinheit, insbesondere eine Tastatur angeschlossen, über die eine Bedienungsperson Anweisungen in den Prozessor 12 eingeben kann. Dieser nimmt gegebenenfalls entsprechend diesen Anweisungen eine Vorverarbeitung der über die Leitung 11 zugeführten Mehrbitzeichen vor und erzeugt Zeichencodes, die der Bildsignalsteuerung 10 über die Datenleitung 13 zugeführt werden, wobei über die Adressenleitung 15 angegeben wird, an welcher Stelle des Farbbildes die daraus erzeugte Bildinformation dargestellt werden soll. Die Bildsignalsteuerung 10 verarbeitet diese Zeichencodes, indem diese in Codewörter mit bestimmtem Format umgesetzt und über die Datenleitung 17 im Speicher 16 abgespeichert werden, und zum Darstellen der dadurch gegebenen Bildinformation werden diese Codewörter aus dem Speicher 16 zyklisch synchron mit der Strahlablenkung der nicht dargestellten Farbbildröhre ausgelesen und über die Datenleitung 17 der Bildsignalsteuerung 10 zugeführt, die daraus die Farbbildsignale erzeugt, die auf den Leitungen 18 abgegeben werden. Die Bildsignalsteuerung 10 weist hierfür noch weitere Eingänge bzw. Ausgänge auf, insbesondere für Taktsignale und Synchronisiersignale, die hier der Übersichtlichkeit halber nicht dargestellt sind.
- In Fig. 1 sind der Prozessor 12 sowie die Speicher 14 und 16 grundsätzlich bekannte Bauelemente. Der Aufbau der Bildsignalsteuerung 10 ist dagegen etwas ausführlicher als Blockschaltbild in Fig. 2 dargestellt. Die Mehrfachleitungen 13 und 15 vom Prozessor 12 (Fig. 1) führen auf eine Schnittstellenschaltung 20, die Signale auf diesen Leitungen in Prozessorsteuersignale umsetzt, die über die Leitung 21 abgegeben und anderen Schaltungsteilen zugeführt werden, sowie in Prozessordaten und Prozessoradressen, die über die Leitung 23 bzw. 25 den weiteren Schaltungsteilen zugeführt werden.
- Der Block 24 stellt eine Taktsteuerung dar, die über den Eingang 29 Taktsignale empfängt und mit Hilfe von über die Leitungen 21 und 23 zugeführten Signalen Taktsteuersignale, die über weitere Leitungen der Mehrfach-Leitung 21 abgegeben werden, und Synchronisiersignale erzeugt, die über den Ausgang 27 abgegeben werden und beispielsweise die Strahlstromablenkung der Farbbildröhre für die Erzeugung des Farbbildes steuern.
- In der Steueranordnung 22 erfolgt nun die Umsetzung der über die Datenleitung 13 vom Prozessor zugeführten Zeichencodes, die aus den Mehrbitzeichen gebildet sind und über die Leitung 23 weitergeleitet werden, in Codewörter, und zwar unter Mitwirkung von Steuersignalen der Steuerleitung 21, und die erzeugten Codewörter werden über die Datenleitung 23 wieder abgegeben und insbesondere der Speichersteuerung 28 zugeführt. Diese dient zur Erzeugung von Datenwörtern und Adressen auf den Leitungen 17 und 19, die dem Speicher 16 in Fig. 1 zugeführt werden, wobei dieser Speicher nicht nur die Codewörter enthält, aus denen die Farbbildsignale erzeugt werden, sondern auch beispielsweise die Daten für die Umsetzung der vom Prozessor aus den Mehrbitzeichen gebildeten Zeichencodes, die Zeichensymbole darstellen, in die entsprechenden Bitfolgen, wie später noch erläutert wird.
- Die Speichersteuerung 28 dient jedoch nicht nur für das Steuern des Einschreibens, sondern auch des Auslesens aus dem Speicher 16, und die ausgelesenen Codewörter werden einer Umsetzanordnung 26 über die Datenleitung 23 zugeführt, und außerdem erhält die Umsetzanordnung 26 noch Adressensignale über die Leitung 25 sowie Steuersignale über die Leitung 21, die entweder aus Prozessordaten in der Schnittstellenschaltung 20 oder im Taktgenerator 24 erzeugt worden sind. Die Umsetzanordnung 26 erzeugt eine Folge von je parallelen Datenwörtern auf der Ausgangsleitung 18, die mit der Geschwindigkeit der darzustellenden Bildpunkte auftreten und die die Farbe dieser Bildpunkte angeben. Diese Farb-Datenwörter werden in bekannter Weise einem nicht dargestellten Dreifach-Digital-Analog-Wandler zugeführt, der daraus drei analoge Farbbildsignale für die Ansteuerung der Farbbildröhre auf der Leitung 18 erzeugt, sofern dieser Digital-Analog-Wandler nicht in der Umsetzanordnung 26 enthalten ist.
- Die Fig. 3 zeigt ein Blockschaltbild des Teils der Steueranordnung 22, der für die Verarbeitung von Daten dient, insbesondere zur Umsetzung der vom Prozessor gebildeten Zeichencodes in die Codewörter für den zweiten Speicher. Dabei wird angenommen, daß der erste und der zweite Speicher lediglich verschiedene Speicherbereiche, d.h. verschiedene Adressenbereiche eines physikalisch einheitlichen Speichers mit einem einzigen parallelen Mehrbit-Datenanschluß zum Einschreiben oder Auslesen von Datenwörtern in einen bzw. aus einem Speicherbereich gebildet sind.
- Dieser parallele Mehrbit-Datenanschluß führt über die bidirektionale Datenleitung 31 auf ein Speicherregister 32, das mit Hilfe eines Steuersignals das über die Leitung 31 zugeführte Datenwort parallel einschreibt und einer Schiebeanordnung 34 zuführt, die später beschrieben wird. Zunächst wird angenommen, daß diese Schiebeanordnung 34 jedes zugeführte Datenwort über die Leitung 33 unverändert abgibt und dem einen Eingang einer Maskieranordnung 30 zuführt. Deren zweiter Eingang ist über die Leitung 39 mit dem Ausgang eines Registers 38 verbunden, dem über die Leitung 35 parallele Datenwörter vom Prozessor zugeführt werden.
- Die Maskieranordnung 30 enthält für jedes Bit der beiden Leitungen 33 und 39 bzw. für jedes Bit, das in beiden Leitungen vorhanden ist, einen Umschalter, und diese Umschalter werden durch je ein Bit auf der Leitung 37 gesteuert, die mit dem Ausgang eines Registers 36 verbunden ist, das ebenfalls über die Leitung 35 Datenwörter vom Prozessor erhält. Die Auswahl der beiden Register 36 und 38 zum Einschreiben eines Datenwortes auf der Leitung 35 erfolgt über nicht dargestellte Steuerleitungen. Normalerweise wird zunächst das Register 36 geladen, das eine Voreinstellung der Umschalter bewirkt, die für eine Anzahl aufeinanderfolgender Datenwörter auf den Leitungen 33 und 39 konstant ist, nämlich insbesondere beim Umsetzen von Zeichencodes in Codewörter.
- In diesem Falle werden durch jeden Zeichencode vom Prozessor, den dieser aus den Mehrbitzeichen durch eine Ergänzung um zusätzliche Bits zur Auswahl beispielsweise verschiedener Zeichensätze gebildet hat, nacheinander die Bits der einzelnen Bildpunktzeilen eines Feldes aus dem ersten Speicherbereich des Speichers ausgelesen, wobei jede Bitfolge beispielsweise 12 Bit umfaßt, und diese Bitfolgen werden nacheinander der Maskieranordnung 30 zugeführt, die insgesamt für 32 Bit ausgelegt ist. Die fehlenden 20 Bit werden durch Information über die Leitung 39 ergänzt, indem über die Leitung 37 die entsprechenden Umschalter der Maskieranordnung 30 eingestellt werden. Die so erzeugten 32 Bit werden aufeinanderfolgend in zwei Hälften, die die oberen bzw. die unteren 16 Bit umfassen, durch entsprechende, nicht dargestellte Steuerleitungen an der Maskieranordnung 30 über die Leitung 31 ausgegeben und dem Speicher zugeführt. Dabei wird angenommen, daß der Speicher Datenwörter mit 16 Bit speichern kann.
- Mit dieser Anordnung ist es auch möglich, Codewörter zur Darstellung von Graphikinformation zu erzeugen oder zu ändern. In diesem Falle enthält ein über die Datenleitung 31 zugeführtes Codewort mit 16 Bit die 4-Bit-Farbinformation von jeweils vier aufeinanderfolgenden Bildpunkten. Durch entsprechende Maskierinformation, die dem Register 36 vorher zugeführt wird, kann in einem derartigen, über die Datenleitung 33 der Maskieranordnung 30 zugeführten Codewort die Farbinformation eines oder mehrerer Bildpunkte durch Informationen, die vom Prozessor über die Datenleitung 35, das Register 38 und die Leitung 39 der Maskieranordnung 30 zugeführt werden, ersetzt werden. Ein geändertes Codewort wird dann wieder über die Datenleitung 31 dem Speicher zugeführt und darin eingeschrieben.
- Die Schiebeanordnung soll ermöglichen, zur Darstellung eines Zeichensymbols mit doppelter Breite von der über die Datenleitung 31 zugeführten Bitfolge zunächst die erste Hälfte auf die volle Anzahl der Bits der Bitfolge zu erweitern, so daß jeweils zwei benachbarte Bits der Ausgangsleitung 33 der Schiebeanordnung 34 denselben Bitwert eines entsprechenden Biteingangs erhalten unter Aufrechterhaltung der Reihenfolge der Bits, und diese so erweiterte Bitfolge wird der Maskieranordnung 30 zur Umsetzung in ein vollständiges Codewort zugeführt, das abgespeichert wird. Anschließend wird die zweite Hälfte der über die Datenleitung 31 zugeführten Bitfolge in entsprechender Weise erweitert, der Maskieranordnung 30 zugeführt und um dieselbe Information über die Leitung 39 zu einem vollständigen Codewort ergänzt, das im Speicher an der Stelle für die folgende Bildpunktgruppe abgespeichert wird. Diese Erweiterungen der Bitfolge in der Schiebeanordnung läßt sich durch entsprechend verbundene Umschalter erreichen, die durch ein nicht dargestelltes Steuersignal für die Schiebeanordnung 34 parallel betätigt werden.
- Bisher wurde nur die Verarbeitung von Daten aus dem Speicher (Speicher 16 in Fig. 1) bzw. die Verknüpfung dieser Daten mit Mikroprozessordaten in dem in Fig. 3 dargestellten entsprechenden Teil der Steueranordnung 22 erläutert. Die Adressierung des Speichers erfolgt mit Hilfe einer Anordnung, die näher in Fig. 4 dargestellt ist. Diese empfängt über den Eingang 35 ebenso wie die Anordnung nach Fig. 3 Daten, insbesondere einen Teil oder alle der auf der Leitung 23 in Fig. 2 gelieferten Prozessordaten. Diese führen auf eine Anordnung 42 sowie auf einen Schalter 44 und außerdem auf ein Register 60, dessen Funktion später erwähnt wird. Die Ausgänge der Anordnungen 42 und 44 sowie eines Adressenrechners 50, die alle auf der Leitung 41 zusammenführen, sind normalerweise hochohmig und geben nur bei Steuersignalen auf entsprechenden, nicht dargestellten Steuerleitungen ein Datenwort niederohmig auf diese Leitung 41.
- Ein auf der Leitung 35 eintreffendes Datenwort, das einen Zeichencode vom Prozessor darstellt, wird in der Anordnung 42 in eine Adresse übersetzt, im einfachsten Falle durch Verschiebung um eine Anzahl Stellen, und über die Leitung 41 in ein bestimmtes der Adressenregister 46 eingeschrieben. Dieses Adressenregister ist über eine Leitung 43 ausgewählt, die über einen Multiplexer 48 von der Leitung 25 eine bestimmte Adresseninformation vom Prozessor (siehe Fig. 2) oder von der Leitung 55 eine bestimmte Adresseninformation von der internen Ablaufsteuerung, die später erläutert wird, erhält. Der Multiplexer 48 wird vorzugsweise durch ein Steuersignal vom Prozessor auf der Leitung 21 gesteuert.
- Die in dem ausgewählten Adreßregister 46 gespeicherte Adresse wird auf der Leitung 45 ausgegeben und um eine Anzahl höchstwertiger Bits aus dem Register 60 ergänzt, um auf die volle Breite der Adressen für den Speicher zu kommen, wobei gleichzeitig durch den Inhalt dieses Registers 60 bestimmte Speicherbereiche ausgewählt werden können. Tatsächlich enthält das Register 60 zwei Werte, damit beim Adressieren für das Auslesen und für das Einschreiben verschiedene Speicherbereiche angesprochen werden können.
- Im übrigen führt die Leitung 45 u.a. auch auf den einen Eingang des Adressenrechners 50, der am anderen Eingang über die Leitung 47 von einem Multiplexer 52, der außerdem ein Speicherregister enthält, weitere Daten erhält. Im vorliegenden Falle bei der Umsetzung von Zeichencodes in Codewörter wird der Multiplexer 52 über nicht dargestellte Steuerleitungen so eingestellt, daß er auf der Leitung 47 Daten der Leitung 49 abgibt, die von einem kleinen Festwertspeicher 54 geliefert werden, der über die Leitung 51 angesteuert wird. Dieser liefert beispielsweise einen positiven Einheitsschritt, so daß der Adressenrechner 50 die zugeführte Adresse um eine Einheit erhöht und wieder der Leitung 41 zum Zurückschreiben in das Adressenregister 46 zuführt. Dadurch wird anschließend die folgende Speicherstelle adressiert, die insbesondere die Information der zweiten Bildzeile eines Zeichensymbolfeldes enthält, und in dieser Form wird nacheinander die gesamte Information eines Zeichensymbols adressiert. Diese Information wird in der Anordnung nach Fig. 3 verarbeitet, wie dort beschrieben wurde.
- Die über die Leitung 35 zugeführten Daten können jedoch auch direkt eine Adresse darstellen, beispielsweise zur unmittelbaren Beeinflussung einzelner Bildpunkte oder größerer Bildbereiche, wobei dann diese Daten über den Schalter 44 direkt der Leitung 41 zugeführt werden. Im letzteren Falle können beispielweise größere Bildbereiche mit einem Anfangspunkt und den Dimensionen in Höhe und Breite angegeben werden, beispielsweise zum Verändern des Inhalts dieses Bildbereiches oder zum Ersetzen der Information dieses Bildbereiches durch andere Informationen aus dem Speicher. Da in diesem Falle die gleichen Operationen für viele Bildpunkte nacheinander ablaufen, braucht dieser Ablauf nicht mehr vom Prozessor im einzelnen gesteuert zu werden, sondern kann mit Hilfe der noch zu beschreibenden internen Ablaufsteuerung vollständig selbständig gesteuert werden. Die Angaben über den zu verändernden Bildbereich und ggf. über die Daten, die dort eingefügt werden sollen, werden in einzelne vorgegebene Register 46 eingeschrieben, die vom Prozessor über die Leitung 25 ausgewählt werden, und danach wird der Multiplexer 48 umgeschaltet, um die Adressenauswahl über die Leitung 55 aus der internen Ablaufsteuerung vorzunehmen.
- Bei Vorgabe eines Anfangspunktes und der Größe eines Bildbereiches, der weitgehend selbständig bearbeitet werden soll, muß geprüft werden, wann das Ende des Bereiches erreicht ist. Dazu wird zunächst aus Anfangswert und Größe der Endwert im Adressenrechner 50 berechnet und dieser berechnete Wert über ein Adressenregister 46 in ein Register 56 eingeschrieben, das seinen Inhalt über die Leitung 53 einem Vergleicher 58 zuführt, der an seinem anderen Eingang die momentane Adresse der Leitung 45 empfängt. Nun werden nacheinander die einzelnen Bildpunkte des gewünschten Bildbereich bearbeitet, und wenn der Endpunkt erreicht ist, gibt der Vergleicher 58 am Ausgang 59 ein Signal ab, das die interne Ablaufsteuerung beeinflußt.
- Auf ähnliche Weise können die Adressen für noch weitere ähnliche Abläufe weitgehend intern erzeugt werden, ohne daß der Prozessor im einzelnen für deren Steuerung erforderlich ist. Die dafür notwendigen Steuersignale, insbesondere für das Einschreiben und Auslesen von Registern und das Umschalten von Multiplexern, kann größtenteils von einer internen Ablaufsteuerung geliefert werden, die in Fig. 5 näher dargestellt ist. Diese enthält einen Festwertspeicher 62 mit einer sehr großen Wortbreite, die alle erforderlichen Steuersignale ohne weitere Decodierung unmittelbar enthält. Der dafür erforderliche Aufwand ist jedoch sehr begrenzt, da nur ganz bestimmte Abläufe vorkommen und somit nur wenige unterschiedliche Schritte, d.h. wenige unterschiedliche Datenwörter in dem Festwertspeicher 62 erforderlich sind.
- Die Adressierung des Festwertspeichers 62 erfolgt über einen Zähler 64, die Steuerung des Zählers 64 erfolgt über einen Eingang 61, über den der Zähler 64 beispielsweise rückgesetzt, mittels eines Taktsignals weitergezählt oder auch auf eine Stellung gesetzt werden kann, die über die Leitung 67 zugeführt wird. Diese wird von einem Multiplexer 66 geliefert, und zwar durch Prozessordaten auf der Leitung 35, durch Daten auf der Leitung 69, die aus bestimmten Datenbits insbesondere der Leitung 31 (Fig. 3) und Signalzuständen anderer Schaltungsteile wie am Ausgang 59 des Vergleichers 58 (Fig. 4) zusammengesetzt sind, oder durch vom Festwertspeicher 62 auf der Mehrfachleitung 63 erzeugte Daten, wobei die Auswahl ebenfalls von bestimmten Bits des aus dem Festwertspeicher 62 ausgelesenen Datenwortes über die Leitung 65 gesteuert wird. Durch das Setzen des Zählers 64 auf eine auf der Leitung 63 vom Festwertspeicher 62 gelieferte Stellung lassen sich leicht Ablaufschleifen realisieren, während durch die Daten auf den Leitungen 35 und 69 bestimmte Abläufe ausgewählt werden, die insbesondere im letzteren Fall von internen Bedingungen abhängen. Der Festwertspeicher 62 liefert ferner über die Leitung 51 die Adresse für den Festwertspeicher 54 für die Festwerte bei der Adressenberechnung mittels des Adressenrechners 50 in Fig. 4, über die Leitung 55 die Auswahl der Adressenregister 46 in Fig. 4 sowie auf der Mehrfachleitung 57 weitere Steuersignale für insbesondere die Register und Multiplexer der Anordnungen nach Fig. 3 und Fig. 4.
Claims (8)
- Anordnung zum Erzeugen von Bildsignalen, insbesondere Farbbildsignalen, für die sequentielle Darstellung der Bildpunkte eines matrixförmig aufgebauten Bildes aus zugeführten Bildinformationen, die als Folge einzelner Mehrbitzeichen eingehen, deren Bitkombination entweder den Farbwert jeweils eines Bildpunktes oder jeweils ein darzustellendes Zeichensymbol in einem Feld aus mehreren Bildpunktzeilen mit je mehreren Bildpunkten oder einen Steuercode zur Angabe von Attributen der darzustellenden Zeichensymbole wie z.B. Farbton des Zeichensymbols und Hintergrundfarbe angeben, mit- einem Prozessor (12), der die Verarbeitung der eingehenden Mehrbitzeichen steuert,- einem ersten Speicher (16), der von Zeichencodes, die von den jeweils ein darzustellendes Zeichensymbol angebenden Mehrbitzeichen abgeleitet sind, und durch die Nummer der Bildpunktzeile adressiert wird und jeweils eine die Bildpunkte in der betreffenden Bildpunktzeile angebende Bitfolge abgibt,- einem zweiten Speicher (16) zur Aufnahme von Codewörtern, die wiederholt sequentiell synchron zur Darstellung der Bildpunkte ausgelesen werden und- einer Umsetzanordnung (26), die die aus dem zweiten Speicher ausgelesenen Codewörter in serielle, zur Darstellung der Bildpunkte synchrone Bildsignale umsetzt,dadurch gekennzeichnet, daß eine Steueranordnung (22) vorgesehen ist, die aus dem ersten Speicher (16) ausgelesene Bitfolgen mit vom Prozessor (12) zugeführten Daten, die von den Steuercodes zur Angabe der Attribute abgeleitet sind, verknüpft und dabei die Codewörter erzeugt, die je die vollständige Bildinformation einer Anzahl aufeinanderfolgender Bildpunkte enthalten, und diese erzeugten Codewörter in den zweiten Speicher (16) an Speicherstellen einschreibt, deren Adressen eine gesonderte, vom Prozessor (12) unabhängige Adressensteueranordnung (28) aus Adresseninformation des Prozessors (12) erzeugt.
- Anordnung nach Anspruch 1,
dadurch gekennzeichnet, daß die Steueranordnung (22) eine Maskieranordnung (30) aufweist, die abhängig von ersten, vom Prozessor (12) zugeführten Daten Teile einer vom ersten Speicher (16) zugeführten Bitfolge oder eines vom zweiten Speicher (16) zugeführten Codewortes durch entsprechende Teile von zweiten, vom Prozessor (12) zugeführten Daten ersetzt. - Anordnung nach Anspruch 2,
dadurch gekennzeichnet, daß die Maskieranordnung (30) für jedes Bit des Codewortes einen Umschalter aufweist, der dem Codewortausgang (31) wahlweise abhängig von einer vom Prozessor (12) gelieferten Maskierinformation, die in einem Register (36) zwischengespeichert ist, die Information der Bitfolge bzw. des Codewortes oder der vom Prozessor (12) zugeführten Daten zuführt. - Anordnung nach Anspruch 3,
dadurch gekennzeichnet, daß der Maskieranordnung (30) eine Schiebeanordnung (34) für die vom ersten Speicher (16) zugeführten Bitfolgen vorgeschaltet ist, die jedes Bit einer Bitfolge um eine von der Stelle in der Bitfolge abhängige Anzahl Stellen verschiebt und jeweils mehreren benachbarten Bitstellen gleiche Werte zuordnet. - Anordnung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die Adressensteueranordnung (28) einen Adressenrechner (50) zum Ändern der Adressen in vorgegebenen Schritten,
adressierbare, vom Prozessor ladbare Adreßregister (46) und einen Vergleicher (58) zum Vergleichen einer vom Adressenrechner (50) geänderten Adresse mit einer in einem ausgewählten Adressenregister (56) gespeicherten Adresse enthält. - Anordnung nach Anspruch 5,
dadurch gekennzeichnet, daß die Werte für die Schrittweite zum Ändern der Adressen in einen Festwertspeicher (54) in der Adressensteueranordnung (28) gespeichert sind. - Anordnung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß die Steueranordnung (22) eine Ablaufsteuerung aus einem Zähler (64) und einem von diesem adressierten Festwertspeicher (62) enthält, von dessen Ausgängen einige über einen dritten Umschalter (66) mit Setzeingängen des Zählers (64) verbunden sind und weitere Ausgänge (51, 55, 57) Steuerleitungen insbesondere für die Register (32, 36, 38), die Maskieranordnung (30) und die Adressensteueranordnung (28; 54, 48) bilden. - Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daS die Steueranordnung (22), die Adressensteueranordnung (28) und die Umsetzanordnung (26) in einer einzigen monolithisch integrierten Schaltungsanordnung enthalten sind.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873702226 DE3702226A1 (de) | 1987-01-26 | 1987-01-26 | Anordnung zum erzeugen von bildsteuersignalen |
DE3702226 | 1987-01-26 |
Publications (3)
Publication Number | Publication Date |
---|---|
EP0276887A2 EP0276887A2 (de) | 1988-08-03 |
EP0276887A3 EP0276887A3 (en) | 1990-01-17 |
EP0276887B1 true EP0276887B1 (de) | 1993-06-09 |
Family
ID=6319560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
EP88200092A Expired - Lifetime EP0276887B1 (de) | 1987-01-26 | 1988-01-20 | Anordnung zum Erzeugen von Bildsteuersignalen |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0276887B1 (de) |
JP (1) | JPS63247791A (de) |
DE (2) | DE3702226A1 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0608586A1 (de) * | 1993-01-25 | 1994-08-03 | Siemens Aktiengesellschaft | Einrichtung zum Betrieb eines Datensichtgerätes |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3046513C2 (de) * | 1980-12-10 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zum Speichern von graphischen Mustern |
-
1987
- 1987-01-26 DE DE19873702226 patent/DE3702226A1/de not_active Withdrawn
-
1988
- 1988-01-20 EP EP88200092A patent/EP0276887B1/de not_active Expired - Lifetime
- 1988-01-20 DE DE8888200092T patent/DE3881534D1/de not_active Expired - Fee Related
- 1988-01-26 JP JP63015690A patent/JPS63247791A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPS63247791A (ja) | 1988-10-14 |
EP0276887A3 (en) | 1990-01-17 |
DE3702226A1 (de) | 1988-08-04 |
DE3881534D1 (de) | 1993-07-15 |
EP0276887A2 (de) | 1988-08-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2536616C3 (de) | Schaltungsanordnung zur Verbindung einer eine Eingabetastatur und eine Anzeigeeinrichtung enthaltenden Engabe/Ausgabe-Einrichtung über eine Busleitung mit einem zu einem Mikrorechner gehörenden Mikroprozessor | |
DE3687358T2 (de) | Bildpufferspeicher mit variablem zugriff. | |
DE3440377C2 (de) | ||
DE2607842C2 (de) | ||
DE1774682C3 (de) | Einrichtung zur sichtbaren Datenwiedergabe | |
DE69119930T2 (de) | Vorrichtung zur Programmierung einer speicherprogrammierbaren Steuerung und Verfahren zum Gebrauch der Ablaufplantechnik | |
DE3148099C2 (de) | Anordnung zum Erkennen einer Digitalfolge | |
DE2845290A1 (de) | Datensichtgeraet | |
DE3043100C2 (de) | ||
DE2652900C2 (de) | Steuerschaltung zur Bildwiederholung für ein Raster-Datensichtgerät | |
DE3015887C2 (de) | Serien-Parallel-Signalumsetzer | |
DE2459106A1 (de) | Anordnung zur erzeugung von graphischen symbolen auf einer kathodenstrahlroehre und bei dieser anordnung verwendbarer zeichensymbolgenerator | |
DE3716752C2 (de) | ||
DE2920230C2 (de) | Digitaler Vektorengenerator für graphische Sichtgeräte | |
DE2021373B2 (de) | Vorrichtung zur darstellung von schriftzeichen | |
DE3933253A1 (de) | Einrichtung und verfahren zur durchfuehrung von booleschen rasteroperationen an quellen- und zieldaten | |
DE1499191B2 (de) | Elektronische einrichtung fuer eine datenverarbeitungsanlage | |
EP0006131A1 (de) | Verfahren zur Übertragung von Aufzeichnungen mit gemischtem Darstellungsinhalt auf einen Sichtanzeigeschirm, insbesondere in Fernsprechanlagen | |
EP0276887B1 (de) | Anordnung zum Erzeugen von Bildsteuersignalen | |
DE2612295A1 (de) | Verfahren und datenanzeigeanlage zum anzeigen von daten an mehreren endstellen | |
DE69425426T2 (de) | Mehrfache blockmodus-operationen in einem rasterpuffersystem für fensteroperationen | |
DE3781969T2 (de) | Regler fuer kathodenstrahl-bildroehre. | |
DE3149905C2 (de) | ||
DE3733930C2 (de) | ||
DE3046972A1 (de) | Punktmustersteuervorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PUAI | Public reference made under article 153(3) epc to a published international application that has entered the european phase |
Free format text: ORIGINAL CODE: 0009012 |
|
AK | Designated contracting states |
Kind code of ref document: A2 Designated state(s): DE FR GB IT |
|
PUAL | Search report despatched |
Free format text: ORIGINAL CODE: 0009013 |
|
AK | Designated contracting states |
Kind code of ref document: A3 Designated state(s): DE FR GB IT |
|
17P | Request for examination filed |
Effective date: 19900712 |
|
17Q | First examination report despatched |
Effective date: 19920313 |
|
GRAA | (expected) grant |
Free format text: ORIGINAL CODE: 0009210 |
|
AK | Designated contracting states |
Kind code of ref document: B1 Designated state(s): DE FR GB IT |
|
REF | Corresponds to: |
Ref document number: 3881534 Country of ref document: DE Date of ref document: 19930715 |
|
ITF | It: translation for a ep patent filed |
Owner name: ING. C. GREGORJ S.P.A. |
|
ET | Fr: translation filed | ||
GBT | Gb: translation of ep patent filed (gb section 77(6)(a)/1977) |
Effective date: 19930903 |
|
PLBE | No opposition filed within time limit |
Free format text: ORIGINAL CODE: 0009261 |
|
STAA | Information on the status of an ep patent application or granted ep patent |
Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT |
|
26N | No opposition filed | ||
ITPR | It: changes in ownership of a european patent |
Owner name: CAMBIO RAGIONE SOCIALE;PHILIPS ELECTRONICS N.V. |
|
REG | Reference to a national code |
Ref country code: FR Ref legal event code: CD |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: GB Payment date: 19971229 Year of fee payment: 11 |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: FR Payment date: 19980120 Year of fee payment: 11 |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: DE Payment date: 19980323 Year of fee payment: 11 |
|
REG | Reference to a national code |
Ref country code: FR Ref legal event code: CD |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: GB Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 19990120 |
|
GBPC | Gb: european patent ceased through non-payment of renewal fee |
Effective date: 19990120 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: FR Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 19990930 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: DE Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 19991103 |
|
REG | Reference to a national code |
Ref country code: FR Ref legal event code: ST |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: IT Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES;WARNING: LAPSES OF ITALIAN PATENTS WITH EFFECTIVE DATE BEFORE 2007 MAY HAVE OCCURRED AT ANY TIME BEFORE 2007. THE CORRECT EFFECTIVE DATE MAY BE DIFFERENT FROM THE ONE RECORDED. Effective date: 20050120 |