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Die
vorliegende Erfindung betrifft einen Prozeß zur Taktrückgewinnung während des
Abtastens digitaler Signale und insbesondere einen Prozeß, durch
den es möglich
wird, den Takt während
des Abtastens von aus einer Computer-Einrichtung kommenden Videosignalen
zurückzugewinnen.
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Das
Abtasten von aus einer analogen Quelle kommenden Videosignalen ist
wohlbekannt. Es verwendet das Theorem von Shannon-Nyquist. Gemäß diesem
Theorem ist es, wenn das Durchlaßband eines Signals auf einen
Frequenzbereich von z.B. [0, Fmax] beschränkt wird, notwendig und hinreichend,
dieses Signal mit einer Minimalfrequenz von 2 × Fmax abzutasten, um es aus
diesen Abtastwerten rekonstruieren zu können. Diese Nebenbedingung
wird durch die Einführung
von Tiefpaßfiltern
manifestiert, deren Zweck darin besteht, das Spektrum der Signale
vor der Abtastung zu begrenzen. In diesem Fall hat die Phase des
Taktsignals bei der Abtastprozedur keine Bedeutung. Tatsächlich enthält dasselbe
Signal, das durch zwei Takte derselben Frequenz, die aber phasenverschoben
sind, dieselben Informationen bis auf eine konstante Verzögerung.
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Dasselbe
gilt nicht, wenn Videosignale abzutasten sind, die aus einer Computereinrichtung
kommen, nämlich
Signale mit digitalem Ursprung. Tatsächlich ist das Spektrum dieser
Signale sehr breit und sie sollen unter der höchstmöglichen Auflösung betrachtet
werden. Folglich darf das Durchlaßband nicht begrenzt werden,
da Feinheit verloren ginge. Wenn Signale dieser Art in eine Einrichtung
eingespeist werden müssen,
die eine Abtaststufe umfaßt,
kommt es zu den folgenden Problemen:
- – Wenn das
ankommende Signal gefiltert wird, um so sein Durchlaßband zu
begrenzen und das Nyquist-Kriterium zu erfüllen, ruft die Antwort des
Filters auf Signale des digitalen Typs, die steile Übergänge aufweisen, Überschwingungen
hervor, die für
die Schärfe
der Zeichen abträglich
sind.
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Wenn
das ankommende Signal kaum gefiltert wird, um so Überschwingungen
zu vermeiden, wird die den Frequenzkomponenten vermittelte Dämpfung für die Vermeidung
eines ähnlich
abträglichen
spektralen Alias-Effekts unzureichend sein.
- – Wenn das
ankommende Signal ohne vorherige Filterung abgetastet wird, ist
es dringend erforderlich, nicht nur die genaue Frequenz zu verwenden,
die zur Erzeugung des Signals diente, sondern auch eine Abtastphase,
die der Mitte jeder Schulter spricht.
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Das
Problem wird noch komplexer, da auf diesem Gebiet kein vordefinierter
fester Standard besteht. Beim Anzeigen von Videosignalen, die aus
einer Grafikkarte kommen, ist tatsächlich nur die Anzahl aktiver
Pixel pro Zeile der Quelle und die Anzahl der aktiven Zeilen pro
Bild der Quelle definiert. Die Gesamtzahl der Pixel pro Zeile, die
Gesamtzahl der Zeilen sowie die Bildfrequenz und die Pixel-Frequenz sind folglich
nicht standardisiert. Ähnlich
ist die Phase des ersten aktiven Pixels in bezug auf die Flanke
des synchronisierten Takts weder zeilenweise noch bildweise definiert.
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US-A-5657
089 ist als eine Videosignal-Verarbeitungseinrichtung
zum Abtasten von TV-Signalen mit einem Abtast-Taktsignal bekannt,
das mit einem Horizontal-Synchronsignal
synchron ist, das aus dem Videosignal getrennt wird, sowie zum Bereitstellen
des abgetasteten Videosignals als digitale Daten bekannt.
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Die
Aufgabe der vorliegenden Erfindung ist folglich der Vorschlag eines
Prozesses, durch den es möglich
wird, den Frequenzparameter und Phasenparameter des Abtasttakts
im Fall der Abtastung von Signalen des digitalen Typs und insbesondere
von Videosignalen, die aus einer Einrichtung des Computertyps kommen, zurückzugewinnen.
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Der
Gegenstand der vorliegenden Erfindung ist ein Prozeß zur Taktrückgewinnung
während
des Abtastens von Signalen des Computertyps, wobei der Abtasttakt
aus einem Phasenregelkreis oder PLL erzeugt wird, der eine gegebene
Frequenz mit einer ganzen Zahl oder "Divisionsstufe" multipliziert, dadurch gekennzeichnet,
daß er
die folgenden Schritte umfaßt:
- – Messen
der Position der Flanken der Signale des Computertyps mit Bezug
auf den Abtasttakt mit Hilfe einer analogen Rampe, die durch ansteigende
Flanken der Signale des Computertyps getriggert wird dergestalt,
daß ein
von der Position abhängiger
erster Wert erhalten wird.
- – Ausführen einer
Abtasttakt-Phasenkorrektur,
• durch Vergleichen des ersten
positionsabhängigen
Werts mit einem Referenzwert dergestalt, daß ein zweiter vorzeichenbehafteter
Wert erhalten wird,
• durch
Akkumulieren der zweiten vorzeichenbehafteten Werte während der
gegebenen Frequenz,
• durch
Transformieren der akkumulierten Werte zu einem Analogwert abhängig von
der Abtastphasenverschiebung und durch Anlegen des so erhaltenen
Werts an den PLL, um so die Phase des Abtasttakts zu verschieben.
- – Ausführen einer
Frequenzkorrektur,
• durch
Messen der Veränderung
des Phasenfehlers zwischen zwei aufeinanderfolgenden analogen Rampen,
• durch Bestimmen
und Akkumulieren des Vorzeichens dieser Veränderung,
• dann, wenn
der akkumulierte Wert einen positiven oder negativen Schwellenwert übersteigt,
durch Senden eines Inkrements von +1 oder –1 abhängig von dem Schwellenwert
in bezug auf die Divisionsstufe des PLL.
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Gemäß einer
weiteren Eigenschaft der vorliegenden Erfindung geht dem Messen
der Position der Flanken der Signale des digitalen Typs eine Operation
der Umformung der Übergänge voraus.
Diese Umformung wird durch Filtern der Signale des digitalen Typs
mit Hilfe eines Hochpaßfilters
und durch Vergleichen der Amplitude der gefilterten Signale mit
einer Spannungswelle ausgeführt.
Vorzugsweise wird der Vergleich durch einen Spannungskomparator
mit Hysterese ausgeführt,
und das Messen der Position der Flanken wird durch Anlegen der analogen
Rampe an einen Analog/Digital-Umsetzer, dessen Taktsignal der Abtasttakt
ist, ausgeführt.
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Beim
Ausführen
der Phasenkorrektur und um unnötige
Operationen zu vermeiden, werden die Werte, die einem Fehlen eines
benutzbaren Übergangs
entsprechen, und die Werte, die einem zu alten Übergang, nämlich einem vor der aktuellen
Abtastperiode, entsprechenden Werte auf den Referenzwert gesetzt.
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Ähnlich werden
vor dem Ausführen
der Frequenzkorrektur die verwendeten Werte an eine Schaltung angelegt,
wodurch es möglich
wird, die Nullwerte, die entweder einem Null-Phasenfehler entsprechen oder einem
Fehlen eines ansteigenden Übergangs
oder einem Fehlen eines fallenden Übergangs, zu eliminieren.
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Gemäß einer
weiteren Eigenschaft der vorliegenden Erfindung wird eine anfängliche
Divisionsstufe als Funktion des Standards berechnet, zu dem die
abzutastenden Signale des digitalen Typs gehören. Diese Vorberechnung ermöglicht eine
Beschleunigung der Konvergenz während
der Korrektur der Abtastfrequenz.
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Obwohl
die Konvergenzprozedur an einer Videovorlage, die aus einer weiß/schwarzen
Veränderung mit
der Pixel-Frequenz besteht, schneller ist, ist diese bestimmte Bedingung
für den
ordnungsgemäßen Betrieb
der Einrichtung nicht absolut notwendig. Jede Videovorlage, die
pro Bild eine Anzahl von regelmäßig entlang
der horizontalen Achse des Bilds verteilter Videoübergänge aufweist,
die mindestens gleich zweimal dem Fehler in der Divisionsstufe ist,
ermöglicht
eine Garantie der Konvergenz, auch wenn diese Übergänge über mehrere Zeilen verteilt
sind. Wenn dem obigen Kriterium nicht genügt wird (Verletzung des Nyquist-Kriteriums), aber
die Abtastung der Phasenfehlerfunktion an Zeitpunkten stattfindet,
die zufällig
auf die gesamte Zeile verteilt sind, kann darüber hinaus auch Konvergenz
erhalten werden. Weitere Eigenschaften und Vorteile der vorliegenden
Erfindung werden bei Durchsicht einer bevorzugten Ausübungsart
der Implementierung der vorliegenden Erfindung ersichtlich, wobei
die vorliegende Beschreibung unter Bezugnahme auf die angefügten Zeichnungen
gegeben wird. Es zeigen:
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1 eine
Diagrammdarstellung der zur Implementierung der vorliegenden Erfindung
verwendeten Hauptschaltungen.
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2A und 2B jeweils
eine Schaltung, die die Erkennung von Flanken und ihre Umformung
ermöglicht,
sowie die an verschiedenen Punkten der Schaltung angelegten Signale.
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3 eine
Diagrammdarstellung einer Schaltung zur Ausführung der Phasenkorrektur.
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4 und 5 Diagramme
des Prinzips, das implementiert wird, um die Frequenzkorrektur des
Abtasttakts auszuführen.
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6 eine
Diagrammdarstellung der zur Implementierung der Frequenzkorrektur
verwendeten Schaltungen und
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7 und 8 Diagramme
in Form von Blöcken
zweier Ausführungsformen
eines Phasenregelkreises, durch die es möglich wird, die vorliegende
Erfindung zu implementieren.
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Eine
Schaltung, die eine Implementierung des Prozesses der Abtasttaktrückgewinnung
während
des Abtastens von Videosignalen des digitalen Typs im Hinblick auf
eine Anzeige gemäß der vorliegenden
Erfindung ermöglicht,
ist in 1 als Diagramm dargestellt. Wie in 1 dargestellt,
werden RGB-Videosignale des digitalen Typs durch Verstärker 1 verstärkt. Sie
werden zu Analog/Digital-Umsetzern 6 gesendet,
die durch einen Abtasttakt H gesteuert werden, der dergestalt durch
die Schaltung 2 verarbeitet wurde, daß er mit den Eingangssignalen
synchron ist. Als Diagramm umfaßt
die Schaltung 2 eine Flankenextraktionsschaltung 3,
das aus der Schaltung 3 kommende Signal wird zu einem Prozessor 4 gesendet,
der als Diagramm durch den Verweis S gezeigte Signale entsprechend
einem Wert der Divisionsstufe und einer Phasenkorrektur in bezug
auf einen PLL 5 ausgibt, der als Eingangssignal ein Zeilensynchronisationssignal
empfängt,
das mit SNC-H bezeichnet wird, und der den zu den Umsetzern 6 gesendeten
Abtasttakt ausgibt. Auf allgemeine Weise besteht der Prozeß der Erfindung
deshalb aus der Erzeugung des Abtasttakts H aus einem PLL, der die
ankommende Leitungsfrequenz mit einem als Divisionsstufe bezeichneten
ganzzahligen Faktor multipliziert. Dieser Faktor muß genau
mit der Gesamtzahl der Pixel des ankommenden Signals zusammenfallen.
Zu diesem Zweck verwendet der Prozessor 4 die Position
der Übergänge des
ankommenden Video, die aus der Schaltung 3 erhalten werden. Ähnlich kann
der Prozessor 4 die Phase des Abtasttakts durch Detektieren
der Phasenschwankung mit Hilfe der aus der Schaltung 3 stammenden
Signale ändern.
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Eine
konkrete Ausführungsform
der Flankenextraktionsschaltung 3 wird nun mit Bezug auf 2 beschrieben.
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Die
in 2A dargestellte Schaltung ermöglicht die Ausführung zweier
Operationen, nämlich:
- • Umformung
der Videoübergänge und
- • Messung
der Position der Flanken in bezug auf den Abtasttakt.
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Wie
in 2A dargestellt, werden somit die RGB-Videosignale des
digitalen Chips als Eingangssignal zu einer Schaltung 30 gesendet,
die Analog-Matrixierung ausführt,
um so ein Pseudonominalsignal Y folgendermaßen auszugeben: Y
= (R + G + B)/3
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Das
erhaltene Signal Y ist ein Signal des Treppenfunktions-Analogtyps, wie z.B.
in 2B dargestellt. Es umfaßt impulsartige Signale a1,
a2, a3, die Amplituden und Dauern aufweisen, die abhängig von
der Luminanz des Signals unterschiedlich sind. Das Signal Y wird
an einen Hochpaßfilter 31 erster
Ordnung angelegt, das auf bekannte Weise aus einem Kondensator C1
unter einem Widerstand Re in Differenzierer-Anordnung besteht. Die
Zeitkonstante des Differenzierers wird vorzugsweise so gewählt, daß sie kleiner
als die minimale Dauer der Schulter der ankommenden Signale ist.
Das von dem Filter 31 ausgegebene Signal hat die Form des
Signals b in 2b. Das aus dem Hochpaßfilter
kommende Signal wird zu einem der Eingänge eines Komparators 32 gesendet,
dessen anderer Eingang einen Schwellenwert 34 empfängt. Der
Komparator 32 ist ein mit Hysterese eingerichteter Spannungskomparator,
nämlich
wird das Ausgangssignal des Komparators 32 in einer Schleife
durch einen Addierer 34 zu dem zweiten Eingang oder negativen
Eingang zurückgeführt. Das
an den zweiten Eingang des Komparators angelegte Signal ist in 2B als
c dargestellt. Wenn sich der Komparator im Ruhezustand befindet,
ist das bei c anliegende Signal ein Schwellenwert Sr mit Sr > 0. Bei der oben beschriebenen
Schaltung bleibt, wenn die Amplitude des positiven Übergangs
am Ausgang des Differenzierers 31 kleiner als die Schwelle
Sr des Komparators bleibt, letzterer im Ruhezustand, wie bei d in 2B dargestellt.
Da der erste Übergang
a1 kleiner als Sr ist, ist tatsächlich
bei d kein a'1 dargestellt.
Wenn die Amplitude des positiven Übergangs am Ausgang des Integrierers 31 dagegen
die Schwelle sr des Komparators übersteigt,
schaltet sich letzteres in den Arbeitszustand um und gibt als Ausgangssignal
ein Signal wie z.B. a'2 oder
a'3 in 2B.
Gleichzeitig wird dieses Ausgangssignal zu dem negativen Eingang
des Komparators 32 zurückgesendet
und wird dort mit der Schwelle Sr addiert, wodurch die Schwelle
auf einen Wert St modifiziert wird, der wie in 2B dargestellt,
kleiner als Sr ist. Wenn am Ausgang des Integriers 31 ein
negativer Übergang
erkannt wird und wenn dieser Übergang
eine Amplitude von weniger als St aufweist, kehrt der Komparator
zu dem Null-Minus-Zustand zurück.
Die Funktionsweise des Komparators ist in 2B durch
die Form der Signale c, b und d deutlich dargestellt. Mit dieser
Art von Schaltung werden die Videoübergänge mit niedriger Amplitude
nicht von dem Prozessor 4 berücksichtigt, wodurch es möglich wird,
das System gegenüber Rauschen
unempfindlich zu machen. Die Dauern gegenüber hohen und niedrigen Schultern
am Ausgang des Komparators sind darüberhinaus Vielfache der Elementardauer
jeder Pixel-Schulter des ankommenden Video.
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Die
Signale, wie z.B. die in 2B bei
d dargestellten, werden zu Schaltungen gesendet, die eine Messung
der Position der Flanken erlauben. Diese Schaltungen umfassen einen
Generator von Strom I, der eine aus einem Kondensator C2 und einem
Schalter 33 bestehende Schaltung versorgt. Diese zwei Elemente ermöglichen
die Erzeugung einer analogen Rampe, die an den Analog/Digital-Umsetzer 34 angelegt
wird, dessen Takt der Abtasttakt He ist. Die oben beschriebene Schaltung
arbeitet auf die folgende Weise. Wenn der Komparator arbeitet, ist
der Schalter 33 offen und der Kondensator C2 lädt sich
auf. Die Spannung an den Anschlüssen
des Kondensators ändert
sich somit mit der Zeit auf lineare Weise, wodurch man eine Spannungsrampe
erhält.
Wenn der Komparator in den Ruhezustand übergeht, schließt sich
der Schalter 33 und entlädt den Kondensator C2, wodurch
die Schaltung neu initialisiert wird. Der Anfang jeder neuen Rampe
ist somit synchron mit einem ansteigenden Übergang in dem nützlichen
Video, wie in 2B bei e dargestellt. Das bei e
dargestellte Signal wird an den Eingang des Analog/Digital-Umsatzes 34 angelegt,
dessen Taktsignal der aktuelle Abtastakt ist. Die Wahl des Verhältnisses
I/C ist dergestalt, daß in
einer Periode des Abtasttakts die Rampe eine Spannungsauslenkung
ausführt,
die mindestens gleich dem Gleichstromeingangshub des Umsetzers ist.
Die aus dem Umsetzer 34 kommenden Signale werden zu dem
Prozessor 4 gesendet, wodurch es möglich wird, Werte für Phasenkorrektur
und Frequenzkorrektur des Abtasttakts zu erhalten. Der Analog/Digital-Umsetzer
ergibt z.B. 8-Bit-Werte, die deshalb zwischen 00 und 255 variieren.
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Eine
Ausführungsform
verschiedener Schaltungen, die eine Implementierung des Prozesses
zur Ausführung
der Phasenkorrektur des Abtasttakts gemäß der vorliegenden Erfindung
ermöglichen,
wird nun mit Bezug auf 3 beschrieben. Die Phasenkorrektur
wird unter der Annahme ausgeführt,
daß konventionsgemäß die Abtastphase
optimal ist, wenn der Analog/Digital-Umsetzer 34, der die
aus den Schaltungen I und C2 kommende analoge Rampe abtastet, diese
Rampe mit ihrem Halbwert abtastet, nämlich bei der dargestellten
Ausführungsform
mit 128. Folglich umfaßt
die Phasenkorrekturschaltung einen Subtrahierer 40, der
eine Subtraktion des Werts 128 von den durch den Umsetzer 34 gelieferten
Codes ermöglicht.
Am Ausgang des Subtrahierers 40 erhält man einen vorzeichenbehafteten
Wert des Abtastphasenfehlers, nämlich
einen Null-Wert für optimale
Phase, einen positiven für
zu späte
Phase und einen negativen für
zu frühe
Phase. Ferner eliminiert die Schaltung 40 die Werte 00,
die einem Fehlen eines nutzbaren Signals entsprechen, und die Werte
255, die einem ansteigenden Übergang
vor einer Abtastperiode entsprechen. Um diese Werte zu eliminieren,
ersetzen sie diese durch Werte 128. Wenn ein beträchtliches
Zeitintervall ohne fallenden Übergang
nach einem ansteigenden Übergang
vergeht, bleibt die Rampe tatsächlich
auf ihrem Maximalwert eingefroren, und der resultierende Code 255 darf
nicht als Phasenfehler interpretiert werden, da er einfach nur auf
das Fehlen eines negativen Übergangs
zurückzuführen ist,
wodurch das Rücksetzen
der Rampe auf Null hervorgerufen wird.
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Wenn ähnlich ein
beträchtliches
Zeitintervall ohne ansteigenden Übergang
nach einem fallenden Übergang
vergeht, bleibt die Rampe auf ihrem Wert 00 eingefroren und dieser
Code darf nicht als Phasenfehler, nämlich eine Vorauseilung, interpretiert
werden, da dieser Code lediglich auf das Fehlen eines positiven Übergangs
zurückzuführen ist,
wodurch die Auslösung
der Rampe hervorgerufen wird. Die aus der Schaltung 40 kommenden
Werte werden zu einer Schaltung gesendet, die eine vorzeichenbehaftete
Akkumulation der besagten Werte ausführt. Diese Schaltung umfaßt einen
Addierer 410, der das Ausgangssignal der Schaltung 40 an
einem Eingang und das Ausgangssignal des Akkumulators 411 an
seinem anderen Eingang empfängt. Das
Ausgangssignal der Schaltung 411 wird auch als Eingangssignal
zu einer Schaltung 412 gesendet, die ein Dämpfungsglied
bildet, das nur die höchstwertigen
Bit behält,
um so die Phasenkorrektur auszuführen.
Dadurch wird es möglich,
gute Stabilität
der Rückkopplungsregelung
zu erhalten. Die aus dem Dämpfungsglied oder
der Abschneideschaltung 412 kommenden Signale werden zu
einem Umsetzer 413 für
PWM (Impulsbreitenmodulation) oder einem Digital/Analog-Umsetzer
gesendet, dessen Rolle darin besteht, das abgeschnittene digitale
Ausgangssignal des Akkumulators in eine analoge Spannung zu transformieren,
die an der Phase des Phasenregelkreises wirkt, wie später erläutert werden
wird.
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Eine
Ausführungsform
einer Schaltung, die die Ausführung
einer Frequenzkorrektur des Abtasttakts ermöglicht, wird nun mit Bezug
auf 4 bis 6 erläutert. 4 und 5 zeigen
das für
diese Frequenzkorrektur implementierte Prinzip. Das Prinzip der
Messung der Position der Flanken ist dergestalt, daß abhängig von
dem Fehler in der aktuellen Divisionsstufe, die aus einem ganzzahligen
Wert wie etwa Erg besteht, eine zeilenweise periodische Phasenfehlerfunktion
existiert, die für
diese Dauer eine Anzahl von Maxima aufweist, die nahe bei Erg liegt.
Diese Funktion kann beobachtet werden, wie z.B. in 4 in
dem konkreten Fall einer Videovorlage mit der Pixelfrequenz alternierend
in Schwarz-Weiß-Pegeln
dargestellt.
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Die
Kurve a von 4 repräsentiert einen Fehler in der
Divisionsstufe von –1.
In diesem Fall ist der Abtasttakt langsamer als der Pixeltakt. Sie
verliert allmählich
ihren Vorsprung bis zur Mitte der Zeile und eilt tatsächlich am
Ende der Zeile nach. Kurve b repräsentiert einen Fehler in der
Divisionsstufe von –2,
und in diesem Fall ist der Abtasttakt auch langsamer als der Pixeltakt.
Er verliert allmählich
seinen Vorsprung bis zu dem ersten Viertel der Zeile und nimmt in
der Mitte der Zeile die maximale Nacheilung an. Diese maximale Nacheilung
verwandelt sich abrupt aufgrund der Periodizität der Phasenfehlerfunktion
in eine maximale Vorauseilung. Die Kurve c repräsentiert einen Fehler in der
Divisionsstufe von –3
mit einem Abtasttakt, der langsamer als der Pixeltakt ist, mit ähnlichen
Erläuterungen
wie die für
Kurve b gegebenen.
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Kurve
d betrifft einen Fehler in der Divisionsstufe von +4. In diesem
Fall ist der Abtasttakt schneller als der Pixeltakt, er eilt bis
zu 1/8 der Zeile mit einem Maximum bei einem Viertel der Zeile voraus.
Diese maximale Vorauseilung verwandelt sich aufgrund der Periodizität der Phasenfehlerfunktion
in eine maximale Nacheilung. Kurve e betrifft einen Fehler in der
aktuellen Divisionsstufe von 0. Der dargestellte Fall entspricht
einer konstanten Nacheilung von etwa der Hälfte der maximalen Nacheilung.
Wenn ein Phasenfehler einem Frequenzfehler überlagert wird, ist die allgemeine
Form der Kurven bis auf eine Verschiebung entlang der Zeitachse identisch.
Wenn dieser einfache Fall betrachtet wird, zeigt sich, daß das Vorzeichen
des Fehlers durch Berechnen der Differenz zwischen zwei aufeinanderfolgenden
Messungen bestimmt werden kann. Diese als "slip" bezeichnete
Differenz ist in den Fällen
a, b, c positiv, im Fall d negativ und im Fall e null. Der Pegel
der stabilen Schulter der Differenz ist proportional zu der Divisionsstufe.
Die Unstetigkeit in der periodischen Funktion manifestiert sich
durch eine vorzeichenbehaftete Spitze, die der Schulter entgegengesetzt,
aber sehr lokalisiert ist. Wenn also nur das Vorzeichen des Slip
und nicht seine Amplitude interessiert und wenn dieses Vorzeichen in
einem Integrierer akkumuliert wird, ändert sich letzterer in Richtung
von zu hohen Werten, die abhängig
von dem Vorzeichen der Divisionsstufe entweder positiv oder negativ
sind. Dies ist in 5 dargestellt, wobei d' die differenzierte
Phasenfehlerfunktion im Fall einer Divisionsstufe von +4 und D die
ganze Zahl des Vorzeichens der differenzierten Phasenfehlerfunktion
für denselben
Wert der Divisionsstufe repräsentiert.
Mit diesem Phänomen
wird die Korrektur der Divisionsstufe bestimmt, die auf die Divisionsstufe
des PLL durch Verwendung von Schaltungen wie z.B. in 6 dargestellt
angewandt werden soll.
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Wie
in 6 dargestellt, bestehen die Schaltungen 42,
die Frequenzkorrektur ermöglichen,
hauptsächlich
aus einer ersten Schaltung 420 zum Elminieren der Nullwerte,
da diese Werte, die entweder einem Nullphasenfehler oder dem Fehlen
einer Rampe entsprechen oder einer gesättigten Rampe, es nicht ermöglichen,
irgendeinen Divisionsstufen-Fehler zu deduzieren. Diese erste Stufe 420 besteht
aus einer Schaltung 420a zum Decodieren eines O-Codes,
einem Register RD 420d und einem Schalter 420c.
Die Ausgangswerte des Subtrahiers 40 werden deshalb als
Ausgabe aus der Schaltung 420 kopiert, wenn sie ≠ 0 sind. Im
gegenteiligen Fall behält
die Ausgabe der Schaltung 420 den Speicher des letzten
von Null verschiedenen Werts, der von dem Subtrahierer 40 abgeliefert
wurde. Als nächstes
wird das Ausgangssignal der Schaltung 420 zu einer Schaltung
zum Berechnen von Differenzen 421 gesendet. Diese Schaltung
ermöglicht
die Berechnung einer vorzeichenbehafteten Differenz zwischen den
von Null verschiedenen Werten und daher die Messung der Veränderungen
des Phasenfehlers zwischen zwei aufeinanderfolgenden Rampen. Hierzu
umfaßt
sie ein Register RD 421a, das das Speichern von Werten
entsprechend der vorherigen Rampe ermöglicht, dessen Ausgang mit
dem Minus-Eingang eines Subtrahierers 421b verbunden ist,
der das direkte Ausgangssignal der Schaltung 420 an seinem
Plus-Eingang empfängt.
Das Ausgangssignal der Schaltung 421 wird zu einer Schwellenschaltung 422 gesendet,
nämlich
einer Schaltung, die die Berechnung nur des Vorzeichens des Werts
ermöglicht.
Die Schwellenmethode wird mit einer Totzone ausgeführt, wenn
das Slip sehr klein ist, um so gegenüber den Fluktuationen des analogen
PLL nicht empfindlich zu sein, und führt ein Clippen auf +1 oder –1 aus,
da das Vorzeichen der Veränderung
des Fehlers ausreicht, um die Divisionsstufe zu bestimmen, wobei der
absolute Betrag nicht notwendig ist. Das Vorzeichen von +1 oder –1, das
aus der Schaltung 422 kommmt, wird zu einer Schaltung 423 zum
Akkumulieren des Vorzeichens gesendet. Diese Schaltung besteht aus
einem Addierer 423a, der den Ausgangswert der Schaltung 422 zu
dem Wert addiert, der aus einer Speicherschaltung 423b kommt,
wodurch der akkumulierte Wert erhalten wird. Der Akkumulator 423 wird
durch einen Impuls RZ zurückgesetzt,
der aus einer nachfolgend beschriebenen Schwellenschaltung stammt.
Das Ausgangssignal der Akkumulationsschaltung 423 wird
zu einer Schwellenschaltung 424 gesendet, die einen Schwellenimpuls
Se an einem Eingang empfängt
und, wenn die Schwelle, die positiv oder negativ sein kann, überschritten wird,
einen Impuls zum Rücksetzen
auf 0 erhält,
wie in 6 dargestellt, zurück zu der Schaltung 423.
Die Schwellenstufe 424 führt der nächsten Stufe dann abhängig davon,
ob die überschrittene
Schwelle kleiner als 0 der größer als
0 ist, eine inkrementelle Korrektur +1 oder –1 zu. Dieser Wert wird in
der Akkumulationsschaltung 425 akkumuliert, die aus einem
Addierer besteht, dessen Ausgang zu einem der Eingänge zurückgeschleift
wird. Der Ausgangswert des Addierers ergibt die auf die Divisionsstufe
des PLL anzuwendende Korrektur. Vorzugsweise wird eine anfängliche
Divisionsstufe berechnet, die in einem Addierer 426 zu
der Korrektur der Divisionsstufe addiert wird.
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Diese
anfängliche
Divisionsstufe wird durch Messen der Anzahl der Zeilen pro Bild
des ankommenden Standards erhalten. Da Computerstandards nur durch
ihre aktive Anzahl von Pixel und von Zeilen gekennzeichnet sind,
ergibt dies tatsächlich,
wenn die Gesamtzahl der Zeilen gezählt wird, ein Informationselement über die
Anzahl aktiver Zeilen, und daher ist es möglich, daraus eine anfängliche
Schätzung
der Anzahl aktiver Pixel auf der Basis einer statistischen Analyse
der Dokumentation in Bezug auf Grafikdaten zu deduzieren.
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Die
erhaltene Divisionsstufe (RDPLL) wird deshalb, wie in 7 und 8 dargestellt,
in einem PLL verwendet. Der PLL von 7 besteht
aus einem Phasenkomparator 50, einem Integrierer 51,
der aus einem Verstärker
A besteht, dessen Ausgangssignal mittels eines Kondensators C3 in
Reihe mit einem Widerstand zu dem Eingang zurückgeschleift wird, der Ausgang
des Integrierers 51 ist mit einem spannungsverriegelten Oszillator 52 (VCO)
verbunden. Das Ausgangssignal des VCO wird durch eine Schaltung 53 zurückgeschleift, die
die Divisionsstufe in Form einer ganzen Zahl (:N) auf dem zweiten
Eingang des Phasenkomparators 50 liefert. Der erste Eingang
empfängt
das ankommende Zeilen-sync mit der Bezeichnung SYNC-H. Zur Ausführung der
Phasenkorrektur kann der am Ausgang der Schaltung 3 erhaltene
Wert an den Anschluß 55 und
mittels eines Reihenwiderstands 34 als Eingangssignal an
den Integrierer I angelegt werden, um so einen Offsetstrom in den
Eingang des Integrierers selbst verknüpft mit dem Ausgang des Phasenkomparators
mittels des Reihenwiderstands R5 einzuspeisen. Durch seine fast
unendliche Gleichstromverstärkung
garantiert die Verwendung eines Integrierers, daß der absichtlich in den Ausgang
des Komparators eingespeiste Offsetstrom durch eine Verschiebung
zwischen den Signalen sync-H und local-H automatisch kompensiert
wird, so daß der Mittelwert
des sich aus dieser Verschiebung ergebenden pulsierenden Stroms
genau den eingespeisten Gleichstrom-Offset-Strom kompensiert.
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Gemäß einer
in 8 dargestellten weiteren Ausführungsform kann die Phasenkorrektur
auch mit Hilfe einer gesteuerten Nacheilung ausgeführt werden,
die mit dem Pegel der Schaltung 54 in bezug auf das Zeilensynchronisationssignal,
ankommendes sync H, in einem PLL gebildet wird, der dieselben Elemente
wie der PLL von 7 umfaßt, nämlich einen Phasenkomparator 50,
der durch einen Reihenwiderstand R5 am Eingang eines Integrierers 51 angeschlossen
ist, der aus einem Verstärker
gebildet wird, der eine Rückkopplung durch
eine Schaltung aufweist, die durch einen Kondensator C3 und einen
Widerstand R3 in Reihe gebildet wird, wobei der Integrierer mit
einem spannungsgesteuerten Oszillator 52 verbunden ist,
wobei der Ausgang des Oszillators mittels einer Schaltung, die die
ganzzahlige Divisionsstufe 53 gibt, an den lokalen Eingang
des Phasenkomparators 50 zurückgeschleift wird, wobei diese
Anordnung verwendet wird, wenn alle obigen Schaltungen integriert
sind.
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Der
Prozeß der
vorliegenden Erfindung wurde unter Bezugnahme auf eine konkrete
Implementierungsschaltung beschrieben, die durch eine programmierbare
Komponente realisiert werden kann, wie z.B. die Komponente, die
mit dem Namen FLEX 10000 von ALTERA bekannt ist. Für Fachleute ist
jedoch ersichtlich, daß andere
Arten von Prozessoren zur Implementierung des in den nachfolgenden
Ansprüchen
beanspruchten Prozesses verwendet werden können.
