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Die
vorliegende Erfindung bezieht sich auf ein Verfahren zum Testen
einer integrierten Schaltung, wie dasselbe in dem Oberbegriff von
Anspruch 1 definiert ist und aus der
US
5 625 300 bekannt ist.
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Nach
Abschluss des Prozesses, eine Mehrzahl von identischen integrierten
Schaltungen auf einem Wafer aus Halbleitermaterial herzustellen,
werden, noch bevor die einzelnen Bauelemente voneinander getrennt
werden, dieselben durch eine geeignete automatische Vorrichtung
einem abschließenden
Testen auf dem Wafer (Endwafertest) unterzogen. Der Test weist verschiedene
programmierte elektrische Messungen auf, die ermitteln sollen, ob jedes
Bauelement mit bestimmten Funktionsanforderungen, die bei der Entwurfsstufe
definiert werden, konform ist. Bauelemente, die nicht alle diese
Anforderungen erfüllen,
werden nach dem Testen identifiziert, so dass dieselben abgelehnt
werden können, nachdem
der Wafer in Chips aufgeteilt wurde, während die Bauelemente, die
den Test bestanden haben, zu den nachfolgenden Assemblierungs- und Einkapselungsstufen
fortschreiten.
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Ein
Parameter, der der Gegenstand von einer der wichtigsten elektrischen
Messungen bei dem Testen von digitalen oder gemischten analogen
und digitalen integrierten Schaltungen großer Abmessungen ist, die unter
Verwendung der CMOS-Technologie
erzeugt werden, ist der Strom in Ruhe bei statischen Bedingungen,
d. h. der Strom, der durch die integrierte Schaltung absorbiert
wird, wenn dieselbe mit der Versorgung verbunden ist, jedoch funktionsmäßig inaktiv
und in einem Wartezustand (Stand-by-Modus) ist, oder wenn die Versorgung deaktiviert
ist (Abschaltmodus). Dieser Parameter wird allgemein mit IDDQ angezeigt,
wobei I den Strom anzeigt, DD eine Gleichstromversorgung anzeigt,
und Q den „ruhenden" oder Ruhezustand
anzeigt.
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Der
gemessene IDDQ-Strom ist im Grunde durch die Summe der sogenannten
Unterschwellenströme
der MOS-Transistoren, einschließlich
derer, die die Speicherzellen bilden, und der Leckströme aufgrund
von Herstellungsfehlern oder Materialfehlern gegeben. Weitere Leckströme der Halbleiterübergänge (Übergangsleckströme) sind
zumindest zwei Größenordnungen
niedriger und sind somit zu vernachlässigen. Falls die Probe, die
dem Testen unterzogen wird, in dem Sinn, der im Folgenden näher erläutert wird,
fehlerhaft ist, umfasst der gemessene Strom auch einen Beitrag,
der direkt von dem Fehler herrührt.
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Für jede integrierte
Schaltung, die einem Testen unterzogen wird, wird der gemessene IDDQ-Strom
mit einem Schwellenwert Ith verglichen, der vorab durch ein Untersuchen
von Testproben des gleichen Bauelements und ein Berücksichtigen
geeigneter Toleranzspannen gesetzt wird. Falls der Vergleich zeigt,
dass der IDDQ-Wert größer oder
gleich dem Wert Ith ist, wird das getestete Bauelement für eine nachfolgende
Ablehnung identifiziert.
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Es
ist anerkannt, dass das Verfahren des Messens des IDDQ-Stroms bei Programmen
zum Testen von integrierten CMOS-Schaltungen
sehr wichtig ist, es wird jedoch in dem Maße, in dem die Komplexität der integrierten
Schaltungen zunimmt, immer schwieriger, dasselbe durchzuführen, d.
h. mit der Zunahme der Integrationsdichte und der Anzahl von Logikgattern,
was allgemein den Komplexitätsgrad
einer digitalen integrierten Schaltung anzeigt. Um diese Tatsache
näher zu
erläutern,
sollte bedacht werden, dass mit der Weiterentwicklung von Integrationstechniken
innerhalb kurzer Zeit ein Übergang von
IDDQ-Strömen
zwischen 1 μA
und 10 μA
für integrierte
Schaltungen, die 1.000–10.000
Logikgatter enthalten, die durch eine 1,5–1,0 μm-Technologie hergestellt werden, zu IDDQ-Strömen zwischen 100 und
10.000 μA
für integrierte
Schaltungen, die 100.000 10 Millionen Logikgatter enthalten, die
durch eine 0,5–0,2 μm-Technologie
erzeugt werden, einhergegangen ist.
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Es
ist bekannt, dass der Beitrag von Unterschwellenströmen zu dem
IDDQ-Strom proportional zu der Anzahl von Transistoren zunimmt.
Andererseits muss der Schwellenstrom Ith auf eine Weise gesetzt
sein, dass ein fehlerhaftes Bauelement identifiziert werden kann.
Das heißt,
derselbe muss gleich der Summe des gemessenen IDDQ-Stromes für ein fehlerfreies
Bauelement und eines Stromes sein, der geringer als der Strom If
aufgrund des Vorhandenseins selbst eines einzigen elektrischen Fehlers, wie
z. B. eines Kurzschlusses oder eines floatenden Knotens in der integrierten
Schaltung, ist. Da dieser Strom If im Wesentlichen von der Komplexität der integrierten
Schaltung unabhängig
ist, ist die Differenz zwischen dem IDDQ-Strom, der für ein fehlerfreies Bauelement
gemessen wird, und dem Strom Ith prozentual umso kleiner, je größer die
Anzahl von Transistoren in der integrierten Schaltung ist. Falls
der IDDQ-Strom für
ein Bauelement ohne elektrische Fehler z. B. 10 μA beträgt, und falls der Strom If
aufgrund eines Fehlers zumindest 50 μA beträgt, kann der Schwellenstrom
Ith auf 60 μA
festgelegt werden, d. h. das Sechsfache des IDDQ eines fehlerfreien Bauelements.
Falls der IDDQ eines fehlerfreien Bauelements jedoch 1 mA beträgt, muss
die Schwellenspannung Ith, um nicht zu riskieren, dass diejenigen Bauelemente,
die selbst einen einzigen Fehler aufweisen, der 50 μA zu der
IDDQ-Messung beiträgt, als fehlerfrei
angenommen werden, auf 1,05 mA festgelegt werden, d. h. auf einen
Wert, der sich von dem IDDQ eines fehlerfreien Bauelements nur um
einen Bruchteil desselben (in diesem Beispiel 1/20) unterscheidet.
Schließlich
beträgt
bei dem ersten Fall die Differenz zwischen IDDQ und Ith 50 μA, wobei
es sich um 500% des zu vergleichenden IDDQ-Stromes handelt, und
bei dem zweiten Fall beträgt
die Differenz zwar immer noch 50 μA,
dabei handelt es sich jedoch nur um 5% des zu vergleichenden IDDQ-Stromes.
Um verlässliche
Ergebnisse der Messung selbst für
Bauelemente mit einer hohen Integrationsdichte sicherzustellen,
ist es deshalb notwendig, immer empfindlichere und somit komplexere
Erfassungsschaltungen und immer kritischere Messverfahren zu verwenden.
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Um
dieses Problem zu vermeiden, wurde vorgeschlagen, die IDDQ-Messungen
durch ein Halten des Wafers, der die zu testenden integrierten Schaltungen
enthält,
bei einer Temperatur, die viel geringer als die Umgebungstemperatur
ist, z. B. –40°C, durchzuführen. Bei
diesen Bedingungen werden die Unterschwellenströme reduziert, während die
Leckströme
aufgrund von Fehlern der Struktur zunehmen (aufgrund der erhöhten Mobilität der Ladungsträger bei
niedrigen Temperaturen). Obwohl diese Technik wirksam ist, ist dieselbe
in der Praxis bei der Massenproduktion von integrierten Schaltungen
nicht anwendbar, da dieselbe eine äußerst teure Vorrichtung erfordert,
die konzipiert ist, um bei einer niedrigen Temperatur wirksam zu
sein.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Messen
des IDDQ-Stromes während
des Testens von integrierten Schaltungen mit einer hohen Komponentendichte
zu finden, das weder besonders empfindliche Detektorschaltungen noch
eine teure Vorrichtung erfordert.
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Diese
Aufgabe wird durch die Implementierung des Verfahrens, das in dem
ersten Anspruch allgemein definiert und charakterisiert ist, gelöst.
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Die
Erfindung wird mit Hilfe der folgenden detaillierten Beschreibung
eines Ausführungsbeispiels
derselben, das als ein nicht einschränkendes Beispiel gegeben ist,
unter Bezugnahme auf die einzige angehängte Zeichnung, bei der die
einzige Figur schematisch einen Abschnitt einer integrierten Schaltung
mit Verbindungen und Vorspannung zeigt, die das Messverfahren gemäß der Erfindung
veranschaulicht, besser verstanden.
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Bei
einer integrierten MOS- oder CMOS-Schaltung können die Regionen, in denen
die Source- und Drain-Regionen von ein oder mehr Transistoren des
gleichen Typs gebildet sind, und die als Körperregionen bekannt sind,
durch das Substrat der integrierten Schaltung oder durch Regionen,
die geeignet in dem Substrat gebildet sind, gebildet sein. Es ist
bekannt, dass die Source-Regionen der Transistoren, die in einer
Körperregion
enthalten sind, normalerweise mittels eines gemeinsamen Oberflächenkontaktstreifens
elektrisch mit der jeweiligen Körperregion
verbunden sind. Das heißt,
es gibt eine einzige Leiterbahn, die die Source-Regionen und die
jeweiligen Körperregionen
der n-Kanal-MOS-Transistoren elektrisch verbindet. Diese Bahn endet
in einer Anschlusskontaktanschlussfläche der integrierten Schaltung,
die mit dem negativen Anschluss (VSS) einer Versorgung der integrierten
Schaltung verbunden sein soll. Auf ähnliche Weise verbindet eine
einzige Leiterbahn die Source-Regionen und die jeweiligen Körperregionen
der P-Kanal-MOS-Transistoren elektrisch
und endet in einer Anschlussfläche,
die mit dem positiven Anschluss (VDD) der Versorgung verbunden sein
soll.
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Um
das Testverfahren gemäß der Erfindung zu
implementieren, ist es notwendig, die integrierte Schaltung mit
einer modifizierten Struktur der Source- und Körperverbindungen zu bilden;
genauer gesagt müssen
separate Verbindungsbahnen für
die Source-Regionen und für
die Körperregionen
beider Typen von Transistoren gebildet werden, und jede der Bahnen
muss in einer separaten Anschlusskontaktanschlussfläche enden.
Eine integrierte Schaltungsstruktur, die auf diese Weise gebildet
ist, ist z. B. in der Veröffentlichung
EP-A-0782187 beschrieben.
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Bevor
der Wafer in Chips aufgeteilt wird, werden die integrierten Schaltungen,
die darin gebildet sind, einzeln mittels einer geeigneten automatischen Vorrichtung
einem elektrischen Testen unterzogen. Um den Test gemäß der Erfindung
durchzuführen, weist
die Vorrichtung zwei zusätz liche
Nadeln zum Herstellen der notwendigen Kontakte zur Verbindung der
Messvorrichtung mit den Anschlusskörperanschlussflächen auf,
die in der Zeichnung mit NW und PW angezeigt sind.
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Die
Zeichnung zeigt schematisch und im Schnitt einen Abschnitt einer
integrierten Schaltung, die ein Paar von CMOS-Transistoren enthält. Die
integrierte Schaltung ist auf einer p-Typ-Epitaxialschicht 9 mit
einer niedrigen Konzentration von Dotierstoffen (P–), die
auf ein stark dotiertes (P+) p-Typ-Substrat aufgewachsen ist, gebildet.
Eine n-Typ-Region 12, die in der Schicht 9 gebildet
ist, enthält
zwei stark dotierte p-Typ-Regionen, die die Source-Region (S) und die
Drain-Region (D) eines p-Kanal-MOS-Transistors bilden. Ein leitfähiger Streifen, der
von der Schicht 9 isoliert ist, ist über dem Kanal zwischen der
Source- und der Drain-Region angeordnet und bildet die Gateelektrode
(G) des Transistors. Die Region 12 bildet die Körperregion
des p-Kanal-Transistors und kann andere MOS-Transistoren des gleichen Typs enthalten.
Zwei stark dotierte (N+) n-Typ-Regionen sind ebenfalls in der Schicht 9 gebildet
und bilden die Source-Region (S) und die Drain-Region (D) eines n-Kanal-MOS-Transistors. Ein
leitfähiger
Streifen, der von der Schicht 9 isoliert ist und die Gateelektrode
(G) des Transistors bildet, ist ebenfalls über dem Kanal zwischen diesen
beiden Regionen angeordnet. Die Schicht 9 bildet die Körperregion
des n-Kanal-Transistors und kann andere MOS-Transistoren des gleichen
Typs enthalten.
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Separate
leitfähige
Streifen, die mit 23 und 21 angezeigt sind, befinden
sich in Kontakt mit den Oberflächen
der Source-Regionen der p-Kanal-Transistoren, die in den Körperregionen 12 und
in anderen ähnlichen
Körperregionen
(nicht gezeigt) enthalten sind, und mit den Oberflächen der
Source-Regionen der n-Kanal-Transistoren, die in der Körperregion 9 gebildet
sind, und enden in jeweiligen Anschlussflächen SP, SN der integrierten
Schaltung. Zwei separate leitfähige
Streifen, die mit 24 und 22 angezeigt sind, befinden
sich in Kontakt mit der Oberfläche
der Körperregion 12 und
jeglicher beliebiger anderer Körperregionen,
die p-Kanal-Transistoren enthalten, und mit der Oberfläche der
Körperregion (Schicht 9)
der n-Kanal-Transistoren,
und enden in den jeweiligen Anschlussflächen NW, PW.
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Zum
elektrischen Testen wird die integrierte Schaltung mittels Nadeln,
die sich in Kontakt mit den Anschlussflächen befinden, mit der Messvorrichtung verbunden.
Das IDDQ-Messprogramm
liefert gemäß der Erfindung
die Versorgung der integrierten Schaltung bei statischen Bedingungen
und die Anlegung einer negativen Spannung zwischen dem gemeinsamen
Verbindungsanschluss der Körperregionen
der n-Kanal-Transistoren
und dem negativen Anschluss VSS (Masse) der Versorgung, und die
Anlegung einer positiven Spannung zwischen dem gemeinsamen Verbindungsanschluss
der Körperregionen
der p-Kanal-Transistoren und dem positiven Versorgungsanschluss
VDD. Dies ist in der Zeichnung durch die Schaltung einer Spannungsquelle
VBBN zwischen die Anschlussfläche
PW und den Masseanschluss und durch die Schaltung einer Spannungsquelle
VBBP zwischen die Anschlussfläche NW
und den positiven Anschluss VDD der Spannungsversorgung dargestellt.
Die Polaritäten
der Spannungen VBBN und VBBP sind derart, dass die Körperpotentiale
sowohl der n-Kanal- als auch der p-Kanal-Transistoren in ihrem Absolutwert
zunehmen. Dies hat die Wirkung, die Unterschwellenströme erheblich
zu reduzieren, beeinflusst jedoch die Leckströme aufgrund von Herstellungsfehlern
oder Materialfehlern nicht nennenswert.
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Der
gemessene IDDQ-Strom wird mit einem vorbestimmten Schwellenstrom
Ith verglichen. Der Schwellenstrom wird bevorzugt experimentell
durch ein Messen des IDDQ-Stromes einer bestimmten Anzahl von integrierten
Schaltungen, die den gleichen Typ wie die zu testenden aufweisen
und die auf die gleiche Weise versorgt und vorgespannt werden, durch ein
Durchführen
einer statistischen Analyse der Ergebnisse der Messungen und durch
ein Berücksichtigen
einer geeigneten Toleranzspanne bestimmt. Derselbe könnte jedoch
auf eine andere Weise bestimmt werden, z. B. durch Computersimulationsprogramme
oder durch Berechnung.
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Die
bewertete integrierte Schaltung wird dann angenommen oder wird abgelehnt,
falls der Vergleich zeigt, dass der gemessene Strom geringer bzw.
größer als
der Schwellenwert ist. Bei einem praktischen Beispiel, bei dem die
Spannung VDD 5V betrug und die Spannungen VBBP und VBBN im Absolutwert
1V betrugen, wurde festgestellt, dass der IDDQ-Strom etwa drei Größenordnungen
kleiner war als der IDDQ-Strom, der gemäß dem bekannten Verfahren gemessen
wurde, während
der Strom aufgrund des Vorhandenseins eines elektrischen Fehlers
im Wesentlichen unverändert
blieb. Folglich wurde der Schwellenstrom auch auf einen Wert gesetzt, der
um die gleiche Größenordnung
geringer war, so dass die zu messende Stromdifferenz prozentual
viel größer war.
Zusammenfassend kann deshalb mit dem Verfahren gemäß der Erfindung
das Testen von Bauelementen, die gemäß dem Stand der Technik einen
IDDQ zwischen 100 und 10.000 μA
aufweisen würden,
mit der gleichen Leichtigkeit und Verlässlichkeit durchgeführt werden
wie das Testen von Bauelementen, die einen gemäß dem Stand der Technik gemessenen
IDDQ zwischen 0,1 und 10 μA
aufweisen.